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WO2013035561A1 - 半導体装置の製造方法及び基板処理システム - Google Patents

半導体装置の製造方法及び基板処理システム Download PDF

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WO2013035561A1
WO2013035561A1 PCT/JP2012/071514 JP2012071514W WO2013035561A1 WO 2013035561 A1 WO2013035561 A1 WO 2013035561A1 JP 2012071514 W JP2012071514 W JP 2012071514W WO 2013035561 A1 WO2013035561 A1 WO 2013035561A1
Authority
WO
WIPO (PCT)
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dielectric constant
film
high dielectric
insulating film
constant insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2012/071514
Other languages
English (en)
French (fr)
Inventor
秋山　浩二
裕和 東島
知大 田村
青山　真太郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to US14/342,908 priority Critical patent/US20140242808A1/en
Priority to KR1020147005999A priority patent/KR20140060515A/ko
Publication of WO2013035561A1 publication Critical patent/WO2013035561A1/ja
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    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0144—Manufacturing their gate insulating layers
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Definitions

  • the present invention relates to a semiconductor device manufacturing method and a substrate processing system.
  • High-K film has been used as a gate insulating film in accordance with a demand for higher integration and higher performance of a MOSFET (Metal Oxide Semiconductor Field Effect Transistor).
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • hafnium oxide-based materials have attracted attention, and attempts have been made to improve the dielectric constant of materials such as hafnium oxide (HfO 2 ) and reduce the equivalent oxide thickness (EOT).
  • a method for increasing the dielectric constant of HfO 2 for example, a method of adding a material having a high polarizability such as titanium dioxide (TiO 2 ) into HfO 2 , or a method of heat-treating the HfO 2 film at a high temperature (for example, Patent Documents) 1) etc. have been proposed.
  • a material having a high polarizability such as titanium dioxide (TiO 2 ) into HfO 2
  • a method of heat-treating the HfO 2 film at a high temperature for example, Patent Documents
  • the former method has a problem that since the band gap of the material such as TiO 2 is narrow, the band gap of the synthesized HfO 2 -based insulating film is also narrowed, and the leakage current is increased.
  • the latter method of Patent Document 1 also has a problem that a high dielectric constant material is crystallized by high-temperature heat treatment, and leakage current increases due to electric conduction through the generated grain boundary.
  • the present invention has been made in view of such circumstances, and an object thereof is to provide a semiconductor device manufacturing method and a substrate processing system capable of achieving both a reduction in EOT and a reduction in leakage current.
  • a method of processing a silicon wafer will be described with reference to FIG. 1 as one step of a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • a silicon wafer is processed to form a gate insulating film
  • the present invention is not limited to this.
  • the method for manufacturing a semiconductor device according to an embodiment of the present invention can also be applied to a method for forming a capacitor insulating film (capacitor capacitor film) of a capacitor.
  • FIG. 1 shows a flowchart for explaining a manufacturing method of a semiconductor manufacturing apparatus according to an embodiment of the present invention.
  • the surface of the silicon wafer is cleaned with dilute hydrofluoric acid or the like. Further, if necessary, a pretreatment for forming an interface layer made of SiO 2 is performed (step 100).
  • the interface layer made of SiO 2 can be formed by cleaning a silicon wafer with hydrochloric acid / hydrogen peroxide (HCl / H 2 O 2 ). Usually, the interface layer made of SiO 2 is formed with a thickness of about 0.3 nm.
  • a first high dielectric constant insulating film is formed (step 110).
  • the first high dielectric constant insulating film include a hafnium oxide film (HfO 2 ), a zirconium oxide film (ZrO 2 ), a zirconium oxide hafnium film (HfZrO x ), and a laminated film of these films (for example, ZrO 2 / HfO 2).
  • a laminated film can preferably be used.
  • a hafnium oxide film is used and a film thickness of 2.5 nm is formed.
  • the first high dielectric constant insulating film is formed by a technique such as ALD (Atomic Layer Deposition), CVD (Chemical Vapor Deposition), PVD (Physical Vapor Deposition), etc. Can be formed. Among these, it is preferable to form a film by ALD which can be formed at a low temperature and has a good step coverage.
  • the raw material (precursor) for forming the first high dielectric constant insulating film by CVD or ALD is given as an example of the precursor for forming the HfO 2 film, but is not limited to this. It is not something.
  • Other examples of the precursor when forming the HfO 2 film include amide-based organic hafnium compounds such as TDEAH (tetrakisdiethylaminohafnium) and TEMAH (tetrakisethylmethylaminohafnium), HTB (hafnium tetratertiary oxide), and the like.
  • An alkoxide-based organic hafnium compound or the like can be used.
  • As the oxidizing agent O 3 gas, O 2 gas, H 2 O gas, NO 2 gas, NO gas, N 2 O gas, or the like can be used. At this time, the reactivity may be improved by converting the oxidizing agent into plasma.
  • HfO 2 film by ALD is deposited HfO 2 film by repeating the sequence of alternately supplying a sequence with an oxidizing agent to thin adsorb Hf material. Further, when HfO 2 is formed by CVD, the Hf raw material and the oxidizing agent are simultaneously supplied while heating the silicon wafer.
  • the film formation temperature when the HfO 2 film is formed by ALD is usually about 150 ° C. to 350 ° C.
  • the film formation temperature when the HfO 2 film is formed by CVD is usually 350 ° C. to 600 ° C. Degree.
  • a crystallization heat treatment is performed in order to crystallize the first high dielectric constant insulating film (step 120).
  • FIG. 2 shows a flowchart for explaining a method of manufacturing a semiconductor device according to another embodiment of the present invention. This embodiment is the same as the first embodiment except that a step (115) of performing plasma treatment is added between step 110 and step 120.
  • the fine structure remaining during the film formation of HfO 2 can be pulverized. Therefore, at the time of crystallization heat treatment in step 120, it becomes easy to precipitate a Cubic phase or a tetragonal phase having a high relative dielectric constant, which will be described later.
  • the HfO 2 film formed as the first high dielectric constant insulating film has a relative dielectric constant ⁇ of about 16 because the main phase at low temperature is a monoclinic phase that is a stable phase.
  • An HfO 2 film having a Cubic phase or a tetragonal phase can be obtained by quenching the HfO 2 film in which the Cubic phase or the tetragonal phase is precipitated.
  • the HfO 2 film and the TiO 2 film crystal grain boundaries are formed by crystallization, the diffusion coefficient is increased, and mutual diffusion is likely to occur.
  • these interdiffusion prone at high temperatures for example, when the crystallization heat treatment after formation of the HfO 2 film and a TiO 2 film, and the HfO 2 and TiO 2 film interdiffusion, the HfO 2 film HfTiO May change to membrane.
  • the band offset of the HfO film decreases to the value of the band offset of the TiO 2 film, and the leakage current increases.
  • the crystallization heat treatment in step 120 is performed before the second high dielectric constant insulating film (step 130) is formed. Therefore, mutual diffusion between the first high dielectric constant insulating film and the second high dielectric constant insulating film can be suppressed.
  • the crystallization heat treatment can be performed by spike annealing using an RTP (Rapid Thermal Process) apparatus such as lamp heating.
  • the heat treatment temperature for the crystallization heat treatment needs to be a temperature at which crystallization of the high dielectric constant insulating film occurs (usually 650 ° C. or higher). In this embodiment mode, the measurement was performed at 700 ° C. (under reduced pressure N 2 atmosphere).
  • the heat application time by spike annealing is preferably less than 60 seconds, and particularly preferably 0.1 to 10 seconds. This is because when the heat application time by spike annealing is 60 seconds or more, the monoclinic phase, which is a stable phase of the HfO 2 film, is likely to precipitate.
  • a second high dielectric constant insulating film is formed (step 130).
  • the second high dielectric constant insulation it is preferable to use a material having a higher dielectric constant than the first high dielectric constant insulating film (a material having a higher relative dielectric constant).
  • a material containing a metal element having an ion radius smaller than that of the metal element of the first high dielectric constant insulating film for example, Hf in the case of HfO 2 ).
  • a material containing a metal element having a small ionic radius as the material of the second high dielectric constant insulating film is that by introducing a material containing a metal element having a small ionic radius, This is because the voids in the dielectric constant insulating film (HfO 2 ) are reduced and the molecular volume is contracted, so that the electrical characteristics are improved.
  • the second high dielectric constant insulating film examples include a titanium dioxide (TiO 2 ) film, a tungsten trioxide (WO 3 film), and a titanate film (for example, Ti x Me y O z ).
  • TiO 2 titanium dioxide
  • WO 3 film tungsten trioxide
  • titanate film for example, Ti x Me y O z
  • Me Hf, Zr, Ce, Nb, Ta, Si, Al, Sr, etc.
  • a TiO 2 film and a WO 3 film are used, but the present invention is not limited to this.
  • the second high dielectric constant insulating film can be formed by techniques such as ALD, CVD, and PVD.
  • the second high dielectric constant insulating film is used to suppress mutual diffusion between the first high dielectric constant insulating film and the second high dielectric constant insulating film.
  • the film is preferably formed at as low a temperature as possible. Therefore, it is preferable to use ALD and low temperature PVD which can be formed at a relatively low temperature.
  • a precursor can be appropriately used from known ones.
  • Ti CVD or ALD raw material for example, TiCl 4 , Ti (O—iPr) 4, etc. can be used, but the precursor is not limited to these, and other known precursors are used. Also good.
  • the oxidizing agent the oxidizing agent in the case of forming the above-described HfO 2 film can be used.
  • the thickness of the second high dielectric constant insulating film depends on the material of the second high dielectric constant insulating film, but is preferably 5 nm or less. Specifically, when TiO 2 is used as the second high dielectric constant insulating film, the thickness of the second high dielectric constant insulating film is preferably 5 nm or less. When WO 3 is used, the thickness of the second high dielectric constant insulating film is preferably 5 nm or less, and particularly preferably in the range of 0.2 nm to 0.5 nm. When the thickness of the second high dielectric constant insulating film exceeds 5 nm, the short channel characteristics may be deteriorated due to FIBL (Fringing Induced Barrier Lowering).
  • FIBL Frringing Induced Barrier Lowering
  • a gate electrode material such as TiN is formed by, for example, PVD to manufacture a semiconductor device (step 140).
  • the obtained semiconductor device is usually sintered at a low temperature of about 400 ° C. to electrically inactivate unpaired electrons between the insulating film and silicon.
  • FIG. 3 is a schematic diagram showing a configuration example of a substrate processing system for carrying out the semiconductor manufacturing method according to the embodiment of the present invention.
  • the substrate processing system 200 performs a process of steps 110 to 130 on the silicon wafer after the pretreatment process of the process 100 in FIG. 1 to form a gate insulating film.
  • the substrate processing system 200 includes two film forming apparatuses 1 and 2 for forming a first high dielectric constant insulating film and a second high dielectric constant insulating film, and a first 120 in step 120. And a crystallization treatment apparatus 4 for subjecting the high dielectric constant insulating film to a crystallization heat treatment.
  • the substrate processing system 200 preferably includes a plasma processing apparatus 3 for performing plasma processing on the first high dielectric constant insulating film in step 115.
  • the film forming apparatuses 1, 2, the crystallization processing apparatus 4, and the plasma processing apparatus 3 are provided in correspondence with four sides of the wafer transfer chamber 5 having a hexagonal shape.
  • Load lock chambers 6 and 7 are provided on the other two sides of the wafer transfer chamber 5, respectively.
  • a wafer loading / unloading chamber 8 is provided on the opposite side of the load lock chambers 6 and 7 from the wafer transfer chamber 5.
  • ports 9, 10, 11 for attaching three FOUPs F that can accommodate the silicon wafer W are provided on the opposite side of the wafer loading / unloading chamber 8 from the load lock chambers 6, 7, ports 9, 10, 11 for attaching three FOUPs F that can accommodate the silicon wafer W are provided.
  • the film forming apparatuses 1 and 2, the crystallization processing apparatus 4, the plasma processing apparatus 3, and the load lock chambers 6 and 7 are connected to each hexagonal side of the wafer transfer chamber 5 through a gate valve G.
  • a gate valve G By opening each gate valve G, the wafer transfer chamber 5 is communicated, and by closing each gate valve G, the wafer transfer chamber 5 is shut off.
  • a gate valve G is also provided at a portion of the load lock chambers 6 and 7 connected to the wafer loading / unloading chamber 8.
  • the load lock chambers 6 and 7 communicate with the wafer loading / unloading chamber 8 by opening the gate valve G, and are disconnected from the wafer loading / unloading chamber 8 by closing.
  • a wafer transfer device 12 that loads and unloads the wafer W with respect to the film forming apparatuses 1 and 2, the crystallization processing apparatus 4, the plasma processing apparatus 3, and the load lock chambers 6 and 7 is provided. ing.
  • the wafer transfer device 12 is disposed substantially at the center of the wafer transfer chamber 5, and has two blades 14 a and 14 b that hold the wafer W at the tip of a rotatable / extensible / retractable portion 13 that can rotate and extend.
  • the blades 14a and 14b are attached to the rotating / extending / contracting portion 13 so as to face opposite directions.
  • the wafer transfer chamber 5 is maintained at a predetermined degree of vacuum.
  • a HEPA filter (not shown) is provided at the ceiling of the wafer loading / unloading chamber 8. Clean air from which organic substances, particles and the like have been removed through the HEPA filter is supplied into the wafer carry-in / out chamber 8 in a down-flow state. For this reason, the wafer W is carried in and out in a clean air atmosphere at atmospheric pressure.
  • the three ports 9, 10, 11 for attaching the FOUP F in the wafer carry-in / out chamber 8 are each provided with a shutter (not shown). These ports 9, 10, 11 have wafers W accommodated therein or empty hoops directly attached, and when attached, the shutter is released to communicate with the wafer loading / unloading chamber 8 while preventing the entry of outside air. Yes.
  • An alignment chamber 15 is provided on the side surface of the wafer loading / unloading chamber 8 to align the wafer W.
  • a wafer transfer device 16 for loading / unloading the wafer W into / from the FOUP F and loading / unloading the wafer W into / from the load lock chambers 6 and 7 is provided.
  • the wafer transfer device 16 has two articulated arms, and has a structure capable of traveling on the rail 18 along the direction in which the hoops F are arranged. The transfer of the wafer W is performed by placing the wafer W on the hand 17 at the tip.
  • FIG. 3 shows a state in which one hand 17 exists in the wafer carry-in / out chamber 8 and the other hand is inserted into the FOUP F.
  • the components of the substrate processing system 200 are connected to a control unit 20 that is configured by a computer.
  • the configuration is controlled.
  • the control unit 20 is connected to a user interface 21 including a keyboard for an operator to input commands for managing the system, a display for visualizing and displaying the operating status of the system, and the like.
  • the control unit 20 further includes a control program for realizing various processes executed by the system under the control of the control unit 20, and a program for causing each component unit to execute a process according to a processing condition (that is, a process).
  • a storage unit 22 storing recipes is connected.
  • the processing recipe is stored in a storage medium in the storage unit 22.
  • the storage medium may be a hard disk or a portable medium such as a CDROM, DVD, or flash memory.
  • the structure which transmits a recipe suitably from another apparatus via a dedicated line, for example may be sufficient.
  • the processing in the substrate processing system 200 is performed, for example, by calling an arbitrary processing recipe from the storage unit 22 according to an instruction from the user interface 21 and causing the control unit 20 to execute the processing recipe.
  • the control unit 20 may directly control each component unit, or may provide an individual controller for each component unit and control it via them.
  • the FOUP F containing the preprocessed wafer W is loaded.
  • one wafer W is taken out from the FOUP F and carried into the alignment chamber 15 by the wafer transfer device 16 in the wafer carry-in / out chamber 8 held in a clean air atmosphere at atmospheric pressure, and the wafer W is aligned.
  • the wafer W is carried into one of the load lock chambers 6 and 7, and the inside of the load lock is evacuated.
  • the wafer in the load lock is taken out by the wafer transfer device 12 in the wafer transfer chamber 5, the wafer W is loaded into the film forming device 1, and the film forming process in step 110 is performed.
  • the wafer W is taken out by the wafer transfer device 12 and preferably carried into the plasma processing apparatus 3 in step 115 to perform the plasma treatment of the first high dielectric constant insulating film. . Thereafter, the wafer W is taken out by the wafer transfer device 12 and inserted into the crystallization processing device 4 to perform the crystallization process in step 120. Thereafter, the wafer W is taken out by the wafer transfer device 12, and the wafer W is loaded into the film forming apparatus 2 to perform the film forming process in step 130. After the film forming process in step 130, the wafer W is carried into one of the load lock chambers 6 and 7 by the wafer transfer device 12, and the inside of the load lock chamber is returned to atmospheric pressure.
  • the wafer W in the load lock chamber is taken out by the wafer transfer device 16 in the wafer carry-in / out chamber 8 and stored in one of the FOUPs F.
  • the above operation is performed on one lot of wafers W, and one set of processing is completed.
  • FIG. 4 is a schematic diagram showing a configuration example of the film forming apparatus 1 (or 2) according to the embodiment of the present invention.
  • the film forming apparatus 1 (and 2) an example of the film forming apparatus in the case where the film is formed by ALD or CVD will be described.
  • the structure which forms into a film by PVD which is not shown in figure may be sufficient.
  • the film forming apparatus 1 has a substantially cylindrical chamber 31 that is hermetically configured, and a susceptor 32 for horizontally supporting a wafer W that is an object to be processed is disposed therein.
  • a cylindrical support member 33 is provided at the center lower portion of the susceptor 32, and the susceptor 32 is supported by the support member 33.
  • the susceptor 32 is made of, for example, AlN ceramics.
  • a heater 35 is embedded in the susceptor 32, and a heater power source 36 is connected to the heater 35.
  • a thermocouple 37 is provided in the vicinity of the upper surface of the susceptor 32, and a signal from the thermocouple 37 is transmitted to the controller 38.
  • the controller 38 transmits a command to the heater power supply 36 in accordance with a signal from the thermocouple 37, controls the heating of the heater 35, and controls the wafer W to a predetermined temperature.
  • a quartz liner 39 is provided on the inner wall of the chamber 31, the outer periphery of the susceptor 32, and the support member 33 to prevent deposits from accumulating.
  • a purge gas shield gas
  • the quartz liner 39 is configured to be removable so that maintenance in the chamber 31 can be performed efficiently.
  • An annular hole 31b is formed in the top wall 31a of the chamber 31, and a shower head 40 protruding from the inside into the chamber 31 is fitted therein.
  • the shower head 40 is for discharging the above-described source gas for film formation into the chamber 31, and a first introduction path 41 through which the source gas is introduced and an oxidant are introduced into the upper portion thereof.
  • a second introduction path 42 is connected.
  • a first introduction path 41 is connected to the upper space 43, and a first gas discharge path 45 communicating with the space 43 extends to the bottom surface of the shower head 40.
  • a second introduction path 42 is connected to the lower space 44, and a second gas discharge path 46 communicating with the space 44 extends to the bottom surface of the shower head 40.
  • the shower head 40 is a post-mix type in which the source gas and the oxidant are not mixed and are uniformly diffused in the spaces 43 and 44 and discharged independently from the discharge passages 45 and 46, respectively.
  • the susceptor 32 can be moved up and down by a lifting mechanism (not shown), and the process gap is adjusted so as to minimize the space exposed to the source gas.
  • An exhaust chamber 51 protruding downward is provided on the bottom wall of the chamber 31.
  • An exhaust pipe 52 is connected to the side surface of the exhaust chamber 51, and an exhaust device 53 is connected to the exhaust pipe 52. By operating the exhaust device 53, the inside of the chamber 31 can be depressurized to a predetermined degree of vacuum.
  • a loading / unloading port 54 for loading / unloading the wafer W to / from the wafer transfer chamber 5 and a gate valve G for opening / closing the loading / unloading port 54 are provided.
  • the aforementioned source gas passes through the first introduction path 41 and the oxidizing agent passes through the second introduction path 42 at the same time. It is supplied to the shower head 40.
  • the above-mentioned source gas and oxidant are alternately supplied.
  • the raw material gas is supplied, for example, by pumping a liquid raw material from a raw material container and vaporizing it with a vaporizer.
  • the wafer W is loaded into the chamber 31, and then the inside thereof is evacuated to a predetermined vacuum state, and the heater 35 is heated to a predetermined temperature.
  • the source gas and the oxidizing agent are simultaneously introduced into the chamber 31 via the shower head 40 via the first introduction path 41 and the second introduction path 42.
  • these are alternately introduced into the chamber 31.
  • the source gas and the oxidizing agent react on the heated wafer W, and a predetermined high dielectric constant insulating film is formed on the wafer W.
  • FIG. 5 is a schematic diagram showing a configuration example of the plasma processing apparatus 3 according to the embodiment of the present invention.
  • microwave plasma apparatus an example of a microwave plasma apparatus is shown, and an example of a microwave plasma processing apparatus of an RLSA (Radial Line Slot Antenna) microwave plasma system is shown, but the present invention is not limited to this.
  • RLSA Random Line Slot Antenna
  • the plasma processing apparatus 3 includes a substantially cylindrical chamber 81, a susceptor 82 provided therein, and a gas introduction part 83 for introducing a processing gas provided on the side wall of the chamber 81. Further, the plasma processing apparatus 3 is provided so as to face the opening at the top of the chamber 81, and includes a planar antenna 84 in which a large number of microwave transmission holes 84a are formed, a microwave generator 85 that generates micro waves, A microwave transmission mechanism 86 that guides the microwave generation unit 85 to the planar antenna 84 is provided.
  • a microwave transmitting plate 91 made of a dielectric is provided below the planar antenna 84, and a shield member 92 is provided on the planar antenna 84.
  • the shield member 92 has a water cooling structure (not shown). It should be noted that a slow wave material made of a dielectric may be provided on the upper surface of the planar antenna 84.
  • the microwave transmission mechanism 86 includes a waveguide 101 extending in the horizontal direction for guiding microwaves from the microwave generation unit 85, a coaxial waveguide 102 including an inner conductor 103 and an outer conductor 104 extending upward from the planar antenna 84, A mode conversion mechanism 105 provided between the waveguide 101 and the coaxial waveguide 102 is included.
  • An exhaust pipe 93 is provided on the bottom wall of the chamber 81, and the inside of the chamber 81 can be depressurized to a predetermined degree of vacuum through an exhaust apparatus (not shown) via the exhaust pipe 93.
  • the susceptor 82 may be connected to a high frequency power source 106 for ion attraction.
  • a heater 87 is embedded in the susceptor 82, and a heater power supply 88 is connected to the heater 87, and heating of the heater 87 is controlled by a voltage from the heater power supply 88 to control the wafer W to a predetermined temperature. It has become.
  • the plasma processing apparatus 3 guides the microwave generated by the microwave generation unit 85 to the planar antenna 84 in a predetermined mode via the microwave transmission mechanism 86, and the microwave transmission hole 84 a and the microwave transmission plate of the planar antenna 84.
  • the gas is uniformly supplied into the chamber 81 through 91.
  • the processing gas supplied from the gas introduction unit 83 is ionized or dissociated by the supplied microwave to generate plasma, and the first high dielectric constant on the wafer W is generated by active species (for example, radicals) in the plasma.
  • the insulating film is plasma treated.
  • As the processing gas O 2 gas, O 2 gas and rare gas (inert gas), rare gas, rare gas, and N 2 gas can be used.
  • FIG. 6 is a schematic diagram showing a configuration example of the crystallization treatment apparatus 4 according to the embodiment of the present invention.
  • the crystallization treatment apparatus 4 shown in FIG. 6 is configured as an RTP apparatus using lamp heating, and performs spike annealing on the first high dielectric constant insulating film.
  • the crystallization processing apparatus 4 includes a substantially cylindrical chamber 121 that is hermetically configured, and a support member 122 that rotatably supports the wafer W is provided in the chamber 121.
  • a rotation shaft 123 of the support member 122 extends downward and is rotated by a rotation drive mechanism 124 outside the chamber 121. As a result, the wafer W rotates together with the support member 122.
  • the outer periphery of the chamber 121 is provided with an annular exhaust path 125, and the chamber 121 and the exhaust path 125 are connected via an exhaust hole 126.
  • An exhaust mechanism (not shown) such as a vacuum pump is connected to at least one location of the exhaust path 125 so that the chamber 121 is exhausted.
  • a gas introduction pipe 128 is inserted in the top wall of the chamber 121, and a gas supply pipe 129 is connected to the gas introduction pipe 128.
  • the processing gas is introduced into the chamber 121 through the gas supply pipe 129 and the gas introduction pipe 128.
  • a rare gas such as Ar gas or N 2 gas can be suitably used.
  • a lamp chamber 130 is provided at the bottom of the chamber 121, and a translucent plate 131 made of a transparent material such as quartz is provided on the upper surface of the lamp chamber 130.
  • a plurality of heating lamps 132 are provided in the lamp chamber, and the wafer W can be heated.
  • a bellows 133 is provided between the bottom surface of the lamp chamber 130 and the rotation drive mechanism 124 so as to surround the rotation shaft 123.
  • the wafer W is loaded into the chamber 121, and then the inside thereof is evacuated to a predetermined vacuum state. Thereafter, while introducing the processing gas into the chamber 121, the rotation drive mechanism 124 rotates the wafer W via the support member 122, and the wafer W is rapidly heated by the lamp 132 in the lamp chamber 130 to reach a predetermined temperature. At this point, the lamp 132 is turned off and the temperature is rapidly lowered. Thereby, the crystallization process can be performed for a short time.
  • the wafer W is not necessarily rotated. Further, the lamp chamber 130 may be arranged above the wafer W. In this case, a cooling mechanism may be provided on the back surface side of the wafer W to enable a more rapid temperature decrease.
  • First Embodiment the surface of the silicon wafer was cleaned with dilute hydrofluoric acid or the like.
  • the cleaned silicon wafer was washed with hydrochloric acid / hydrogen peroxide to form an interface layer made of SiO 2 (step 100).
  • a 2.5 nm HfO 2 film was formed by ALD as a first high dielectric constant insulating film on the silicon wafer W after formation (step 110), and spike annealing was performed at 700 ° C. (step 120).
  • 3 nm of TiO 2 was deposited by PVD as the second high dielectric constant insulating film (step 130).
  • 10 nm of TiN was formed as a gate electrode by PVD (step 140), and a low-temperature heat treatment at 400 ° C. was performed for 10 minutes to manufacture the semiconductor device of Example 1.
  • Table 1 shows EOT (nm) and leakage current (A / cm 2 ) for the semiconductor devices obtained in Examples and Comparative Examples. Table 1 also shows the flat band voltage (VFB; V).
  • Example 1 From Table 1, the semiconductor device obtained in Example 1 had the smallest EOT. On the other hand, regarding the leakage current, the method of Comparative Example 1 had a smaller leakage current than the method of Example 1, but the EOT was 1 nm or more. In other words, it was found that the method of the example can suppress the leakage current while reducing the EOT (can achieve both EOT and leakage current characteristic values).
  • FIG. 8 shows the concentration distribution of each element with respect to the depth direction of the semiconductor device obtained in Example 1 (FIG. 8A) and Comparative Example 2 (FIG. 8B) using a high-resolution Rutherford backscattering analyzer (HR-RBS).
  • HR-RBS Rutherford backscattering analyzer
  • the semiconductor device obtained by the method of the comparative example shows that Hf and Ti at the interface between the first high dielectric constant insulating film (HfO 2 film) and the second high dielectric constant insulating film (TiO 2 film). It can be seen that are interdiffused. In particular, Hf diffuses deep into the TiO 2 phase, which is one of the causes for increasing the leakage current. The increase in interdiffusion between Hf and Ti is due to the fact that after the HfO 2 film and the TiO 2 film were formed, crystallization heat treatment was performed at a high temperature (700 ° C.), so that grain boundaries were formed and the diffusion coefficient increased. Conceivable.
  • FIG. 8A shows that the interdiffusion of Hf and Ti is suppressed in the semiconductor device obtained by the method of the example as compared with the semiconductor device obtained by the method of the comparative example. This is presumably because the crystallization heat treatment was performed after the HfO 2 film was formed, and then the TiO 2 film was formed, and the heat treatment at a high temperature was not performed after the TiO 2 film was formed.
  • FIG. 9 shows the result of X-ray diffraction (XRD) analysis of the film after film formation in the method for manufacturing a semiconductor device according to the embodiment of the present invention.
  • the surface of the silicon wafer was cleaned with dilute hydrofluoric acid or the like.
  • the cleaned silicon wafer was washed with hydrochloric acid / hydrogen peroxide to form an interface layer made of SiO 2 (step 100).
  • a 2.5 nm HfO 2 film was formed by ALD as a first high dielectric constant insulating film on the silicon wafer W after formation (step 110), and spike annealing was performed at 700 ° C. (step 120). .
  • 3 nm of TiO 2 was formed as a second high dielectric constant insulating film by PVD (step 130).
  • the result of XRD analysis of the film thus obtained is shown as a solid line in FIG. 9 as an example.
  • FIG. 9 as a comparative example, the results of XRD analysis of a film that was heat-treated at 900 ° C. for 10 minutes and not subjected to the subsequent treatment in Step 120 are indicated by broken lines.
  • the HfO 2 phase eg, Cubic phase
  • the film obtained in the example can be obtained.
  • the electrical characteristics are considered to have improved.
  • the surface of the silicon wafer was cleaned with dilute hydrofluoric acid or the like.
  • the cleaned silicon wafer was washed with hydrochloric acid / hydrogen peroxide to form an interface layer made of SiO 2 (step 100).
  • step 110 On the silicon wafer W after the formation, 2.5 nm of HfO 2 was formed as a first high dielectric constant insulating film by ALD (Step 110), and the HfO 2 film was subjected to plasma treatment. At this time, plasma treatment was not performed in some examples. Thereafter, spike annealing at 700 ° C. was performed (step 120).
  • TiO 2 with a thickness of 0 to 5 nm (0 nm indicates that TiO 2 was not formed) was formed by PVD as the second high dielectric constant insulating film (step 130). Thereafter, 10 nm of TiN was formed as a gate electrode (step 140), and a low temperature heat treatment at 400 ° C. was performed for 10 minutes to manufacture a semiconductor device.
  • Table 2 shows EOT (nm) and leakage current (A / cm 2 ) for the semiconductor devices obtained in Examples and Comparative Examples. Table 2 also shows the flat band voltage (VFB; V).
  • both the EOT and the leakage current are small in dependence on the film thickness of the second high dielectric constant insulating film, and the second high dielectric constant insulating film of 5 nm or less is used.
  • the second high dielectric constant insulating film of 5 nm or less is used.
  • the surface of the silicon wafer was cleaned with dilute hydrofluoric acid or the like.
  • the cleaned silicon wafer was washed with hydrochloric acid / hydrogen peroxide to form an interface layer made of SiO 2 (step 100).
  • 2.5 nm of HfO 2 was deposited by ALD as a first high dielectric constant insulating film (step 110).
  • spike annealing at 700 ° C. was performed (step 120).
  • 0.2 to 5 nm of WO 3 was deposited by PVD as the second high dielectric constant insulating film (step 130).
  • 10 nm of TiN was formed as a gate electrode (step 140), and a low temperature heat treatment at 400 ° C. was performed for 10 minutes to manufacture a semiconductor device.
  • Table 3 shows the conditions and results of Example 1 and Comparative Example 5 in Table 1 for reference.
  • Table 3 shows EOT (nm) for the semiconductor devices obtained in Examples and Comparative Examples. Table 3 also shows the flat band voltage (VFB; V).
  • the present invention can be variously modified without being limited to the above embodiment.
  • the method for forming a gate insulating film of the present invention can also be applied to a method for forming a capacitor insulating film (capacitor capacitor film) of a capacitor.
  • a silicon wafer silicon substrate
  • another semiconductor substrate may be used.

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Abstract

　被処理体上に第１の高誘電率絶縁膜を成膜する第１の成膜工程と、前記第１の高誘電率絶縁膜を、６５０℃以上で６０秒未満の間熱処理する結晶化熱処理工程と、前記第１の高誘電率絶縁膜上に、前記第１の高誘電率絶縁膜の金属元素のイオン半径よりも小さいイオン半径を有する金属元素を有し、前記第１の高誘電率絶縁膜よりも比誘電率が大きい、第２の高誘電率絶縁膜を成膜する第２の成膜工程と、を含む、半導体装置の製造方法が提供される。

Description

半導体装置の製造方法及び基板処理システム
　本発明は、半導体装置の製造方法及び基板処理システムに関する。
　近年、ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）の高集積化及び高性能化の要求に伴い、ゲート絶縁膜として高誘電率膜（Ｈｉｇｈ－Ｋ膜）が用いられている。中でも、ハフニウム酸化物系材料が注目されており、酸化ハフニウム（ＨｆＯ２）等の材料の誘電率を向上させ、等価酸化膜厚（Ｅｑｕｉｖａｌｅｎｔ　Ｏｘｉｄｅ　Ｔｈｉｃｋｎｅｓｓ；ＥＯＴ）を低減する試みがなされている。
　ＨｆＯ２の誘電率を上げる方法としては、例えば、二酸化チタン（ＴｉＯ２）等の分極率が大きい材料をＨｆＯ２中へ添加する方法や、ＨｆＯ２膜を高温で熱処理する方法（例えば、特許文献１）などが提案されている。
米国特許公開２００５／０１３６６９０Ａ１号公報
　しかしながら、前者の方法では、ＴｉＯ２等の材料はバンドギャップが狭いことから、合成したＨｆＯ２ベースの絶縁膜のバンドギャップも狭くなり、リーク電流が増加するという課題があった。また特許文献１等の後者の方法においても、高温熱処理により高誘電率材料が結晶化し、生じた結晶粒界を介した電気伝導によりリーク電流が増加するという課題があった。
　本発明はかかる事情に鑑みてなされたものであって、ＥＯＴの低減及びリーク電流の低減を両立できる半導体装置の製造方法及び基板処理システムを供することを目的とする。
　本発明の実施の形態の例によれば、
　被処理体上に第１の高誘電率絶縁膜を成膜する第１の成膜工程と、
　前記第１の高誘電率絶縁膜を、６５０℃以上で６０秒未満の間熱処理する結晶化熱処理工程と、
　前記第１の高誘電率絶縁膜上に、前記第１の高誘電率絶縁膜の金属元素のイオン半径よりも小さいイオン半径を有する金属元素を有し、前記第１の高誘電率絶縁膜よりも比誘電率が大きい、第２の高誘電率絶縁膜を成膜する第２の成膜工程と、
　を含む、半導体装置の製造方法が提供される。
　本発明によれば、ＥＯＴの低減及びリーク電流の低減を両立できる半導体装置の製造方法及び基板処理システムを提供できる。
本発明の一実施の形態の例に係る半導体製造装置の製造方法を説明するためのフローチャートである。 本発明の一実施の形態の他の例に係る半導体製造装置の製造方法を説明するためのフローチャートである。 本発明の一実施の形態の半導体製造方法を実施するための、基板処理システムの構成例を示す概略図である。 本発明の一実施の形態の実施の形態に係る成膜装置の構成例を示す概略図である。 本発明の一実施の形態の実施の形態に係るプラズマ処理装置の構成例を示す概略図である。 本発明の一実施の形態の実施の形態に係る結晶化処理装置の構成例を示す概略図である。 実施例及び比較例で得られた半導体装置のＥＯＴ、リーク電流の値に基づき、スパイクアニールする工程等の効果を示した表である。 実施例で得られた半導体装置の深さ方向に対する、各元素の濃度分布を示す概略図である。 比較例で得られた半導体装置の深さ方向に対する、各元素の濃度分布を示す概略図である。 本発明の一実施の形態に係る半導体装置の例のＸ線回折（ＸＲＤ）分析の結果を示す。 実施例及び比較例で得られた半導体装置のＥＯＴ、リーク電流の値に基づき、プラズマ処理する工程の効果を示した表である。 実施例及び比較例で得られた半導体装置のＥＯＴ、リーク電流の値に基づき、第２の高誘電率絶縁膜としてＷＯ３を成膜した効果を示した表である。
　以下、添付図面を参照して本発明の実施の形態について説明する。
　先ず、本発明の実施の形態に係る半導体装置の製造方法の一工程として、シリコンウエハを処理する方法について、図１を参照して説明する。ここでは、シリコンウエハを処理して、ゲート絶縁膜を形成する例について説明するが、これに限定されない。例えば、本発明の一実施の形態に係る半導体装置の製造方法は、キャパシタの容量絶縁膜（キャパシタ容量膜）を形成する方法にも適用することができる。
　図１に、本発明の実施の形態に係る、半導体製造装置の製造方法を説明するためのフローチャートを示す。
　まず、希フッ酸等によりシリコンウエハの表面を洗浄する。さらに必要に応じてＳｉＯ２からなる界面層を形成する前処理を行う（工程１００）。ＳｉＯ２からなる界面層は、シリコンウエハを塩酸過水（ＨＣｌ／Ｈ２Ｏ２）洗浄することにより、形成することができる。通常、ＳｉＯ２からなる界面層は、０．３ｎｍ程度形成する。
　その後、第１の高誘電率絶縁膜を成膜する（工程１１０）。第１の高誘電率絶縁膜としては、酸化ハフニウム膜（ＨｆＯ２）、酸化ジルコニウム膜（ＺｒＯ２）、酸化ジルコニウムハフニウム膜（ＨｆＺｒＯｘ）及びこれらの膜の積層膜（例えば、ＺｒＯ２／ＨｆＯ２積層膜）を好ましくは使用することができる。本実施の形態では、酸化ハフニウム膜を使用し、２．５ｎｍの膜厚で成膜した。
　第１の高誘電率絶縁膜の成膜は、ＡＬＤ（原子層堆積：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ（化学気相成長：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）、ＰＶＤ（物理気相成長：Ｐｈｙｓｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）等の手法により成膜することができる。この中でも、低温で成膜可能であり、段差被覆性が良好であるＡＬＤで成膜することが好ましい。
　ＣＶＤ又はＡＬＤにより第１の高誘電率絶縁膜を成膜する場合の原料（プリカーサ）は、本実施形態では、ＨｆＯ２膜を成膜するときのプリカーサの一例として挙げるが、特にこれに限定されるものではない。ＨｆＯ２膜を成膜するときのプリカーサの他の例としては、ＴＤＥＡＨ（テトラキスジエチルアミノハフニウム）、ＴＥＭＡＨ（テトラキスエチルメチルアミノハフニウム）等のアミド系有機ハフニウム化合物、ＨＴＢ（ハフニウムテトラターシャリブトキサイド）等のアルコキシド系有機ハフニウム化合物等を使用することができる。酸化剤としては、Ｏ３ガス、Ｏ２ガス、Ｈ２Ｏガス、ＮＯ２ガス、ＮＯガス、Ｎ２Ｏガス等を用いることができる。この時、酸化剤をプラズマ化して反応性を高めても良い。
　ＡＬＤによりＨｆＯ２膜を成膜する場合には、Ｈｆ原料を薄く吸着させるシーケンスと酸化剤を供給するシーケンスを交互に繰り返してＨｆＯ２膜を成膜する。また、ＣＶＤによりＨｆＯ２を成膜する場合には、シリコンウエハを加熱しながらＨｆ原料と酸化剤とを同時に供給する。なお、ＡＬＤによりＨｆＯ２膜を成膜するときの成膜温度は、通常１５０℃～３５０℃程度であり、ＣＶＤによりＨｆＯ２膜を成膜するときの成膜温度は、通常３５０℃～６００℃程度である。
　第１の高誘電率絶縁膜を成膜した後、第１の高誘電率絶縁膜を結晶化させるために、結晶化熱処理を行う（工程１２０）。
　工程１２０の前に、第１の高誘電率絶縁膜をプラズマ処理する工程を追加しても良い。図２に、本発明の他の実施の形態に係る半導体装置の製造方法を説明するためのフローチャートを示す。この実施の形態では、工程１１０と工程１２０との間に、プラズマ処理を施す工程（１１５）を追加する以外は、第１の実施の形態と同様である。
　プラズマ処理することにより、ＨｆＯ２の成膜時において残存した微細構造を粉砕することができる。そのため、工程１２０による結晶化熱処理時において、後述する高い比誘電率を有するＣｕｂｉｃ相やＴｅｔｒａｇｏｎａｌ相を析出させやすくなる。
　第１の高誘電率絶縁膜として成膜されたＨｆＯ２膜は、低温での主相は安定相であるＭｏｎｏｃｌｉｎｉｃ相であるため、比誘電率εは１６程度である。一方、ＨｆＯ２膜は、高温では準安定相であるＣｕｂｉｃ相（比誘電率ε＝２９）やＴｅｔｒａｇｏｎａｌ相（比誘電率ε＝７０）が存在する。そのため、ＨｆＯ２膜を短時間熱処理（スパイクアニール）することにより、高誘電率を有するＣｕｂｉｃ相やＴｅｔｒａｇｏｎａｌ相をＨｆＯ２膜に析出させることができる。Ｃｕｂｉｃ相やＴｅｔｒａｇｏｎａｌ相を析出させたＨｆＯ２膜は、急冷することにより、Ｃｕｂｉｃ相やＴｅｔｒａｇｏｎａｌ相を有するＨｆＯ２膜を得ることができる。
　通常、ＨｆＯ２膜やＴｉＯ２膜は、結晶化により結晶粒界が形成され、拡散係数が大きくなり、相互拡散が生じやすい。特に、これらの相互拡散は高温で生じやすく、例えば、ＨｆＯ２膜とＴｉＯ２膜とを形成した後に結晶化熱処理を行うと、ＨｆＯ２とＴｉＯ２膜とが相互拡散し、ＨｆＯ２膜がＨｆＴｉＯ膜へと変化することがある。この時、ＨｆＯ膜のバンドオフセットがＴｉＯ２膜のバンドオフセットの値まで低下し、リーク電流が増加する。しかしながら、工程１２０の結晶化熱処理は、第２の高誘電率絶縁膜（工程１３０）を成膜する前に行っている。そのため、第１の高誘電率絶縁膜と第２の高誘電率絶縁膜との間の相互拡散を抑制することができる。
　結晶化熱処理は、例えば、ランプ加熱等によるＲＴＰ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ｐｒｏｃｅｓｓ）装置を用いたスパイクアニールにより行うことができる。結晶化熱処理の熱処理温度は、高誘電率絶縁膜の結晶化が起こる温度（通常、６５０℃以上）で行う必要がある。本実施の形態では、７００℃（減圧Ｎ２雰囲気下）で行った。また、スパイクアニールによる熱印加時間は、６０秒未満であることが好ましく、０．１秒から１０秒であることが特に好ましい。スパイクアニールによる熱印加時間が６０秒以上の場合、ＨｆＯ２膜の安定相であるＭｏｎｏｃｌｉｎｉｃ相が析出しやすくなるためである。
　結晶化熱処理の工程の後、第２の高誘電率絶縁膜を成膜する（工程１３０）。第２の高誘電率絶縁としては、第１の高誘電率絶縁膜よりも高誘電率を有する材料（比誘電率が大きい材料）を使用することが好ましい。また、第１の高誘電率絶縁膜の金属元素（例えば、ＨｆＯ２の場合、Ｈｆ）よりもイオン半径が小さい金属元素を含む材料を使用することが好ましい。第２の高誘電率絶縁膜の材料として、イオン半径の小さい金属元素を含む材料を使用することが好ましい理由としては、イオン半径の小さい金属元素を含む材料を導入することにより、第１の高誘電率絶縁膜（ＨｆＯ２）中の空隙が減少し、分子体積が収縮するため、電気的特性が良好になるからである。
　第２の高誘電率絶縁膜の具体的な例としては、二酸化チタン（ＴｉＯ２）膜、三酸化タングステン（ＷＯ３膜）及びチタン酸塩膜（例えば、ＴｉｘＭｅｙＯｚで表されるチタン酸塩の膜であり、Ｍｅとしては、Ｈｆ、Ｚｒ、Ｃｅ、Ｎｂ、Ｔａ、Ｓｉ、Ａｌ、Ｓｒ等が挙げられる）を用いることができる。本発明の実施の形態では、ＴｉＯ２膜、ＷＯ３膜を使用したが、これに限られない。
　第２の高誘電率絶縁膜の成膜は、ＡＬＤ、ＣＶＤ、ＰＶＤ等の手法により成膜することができる。第２の高誘電率絶縁膜を成膜する場合、第１の高誘電率絶縁膜と第２の高誘電率絶縁膜との間の相互拡散を抑制するために、第２の高誘電率絶縁膜の成膜は出来るだけ低温で成膜することが好ましい。そのため、比較的低温で成膜可能であるＡＬＤ、低温ＰＶＤを使用することが好ましい。
　なお、第２の高誘電率絶縁膜をＣＶＤ又はＡＬＤにより成膜する場合の、プリカーサは公知のものの中から適宜使用することができる。例えば、ＴｉのＣＶＤ又はＡＬＤ原料としては、例えば、ＴｉＣｌ４、Ｔｉ（Ｏ－ｉＰｒ）４等を使用することができるが、プリカーサとしてこれらに限定されるものではなく、その他公知のプリカーサを用いても良い。また、酸化剤としては、前述のＨｆＯ２を成膜する場合の酸化剤を使用することができる。
　第２の高誘電率絶縁膜の膜厚としては、第２の高誘電率絶縁膜の材質にも依存するが、５ｎｍ以下とすることが好ましい。具体的には、第２の高誘電率絶縁膜として、ＴｉＯ２を使用する場合、第２の高誘電率絶縁膜の膜厚は５ｎｍ以下であることが好ましい。ＷＯ３を使用する場合、第２の高誘電率絶縁膜の膜厚は５ｎｍ以下であることが好ましく、０．２ｎｍ～０．５ｎｍの範囲であることが特に好ましい。第２の高誘電率絶縁膜の膜厚が５ｎｍを超える場合、ＦＩＢＬ（Ｆｒｉｎｇｉｎｇ　Ｉｎｄｕｃｅｄ　Ｂａｒｒｉｅｒ　Ｌｏｗｅｒｉｎｇ）により、短チャネル特性が劣化することがある。
　第２の高誘電率絶縁膜の成膜後、ＴｉＮ等のゲート電極材料を、例えば、ＰＶＤにより形成し、半導体装置を製造する（工程１４０）。得られた半導体装置は、通常、４００℃程度の低温で焼結し、絶縁膜とシリコン間の不対電子を電気的に不活性化する。
　［本発明の実施の形態を実現するための基板処理システム］
　次に、本発明の実施の形態に係る半導体製造方法を実施するための、基板処理システムについて、図３を参照して説明する。
　図３に、本発明の実施の形態に係る半導体製造方法を実施するための、基板処理システムの構成例を示す概略図である。なお、この基板処理システム２００は、図１における工程１００の前処理工程を行った後のシリコンウエハに対して、工程１１０～工程１３０の処理を行い、ゲート絶縁膜を形成するものである。
　図３に示すように、基板処理システム２００は、第１の高誘電率絶縁膜及び第２の高誘電率絶縁膜を成膜する２つの成膜装置１、２と、工程１２０で第１の高誘電率絶縁膜を結晶化熱処理するための結晶化処理装置４と、を有する。また、基板処理システム２００は、工程１１５で第１の高誘電率絶縁膜をプラズマ処理するための、プラズマ処理装置３を有することが好ましい。
　成膜装置１、２、結晶化処理装置４及びプラズマ処理装置３は、六角形をなすウエハ搬送室５の４つの辺に、それぞれ対応して設けられている。また、ウエハ搬送室５の他の２つの辺には、各々、ロードロック室６、７が設けられている。これらロードロック室６、７のウエハ搬送室５と反対側には、ウエハ搬入出室８が設けられている。ウエハ搬入出室８のロードロック室６、７と反対側には、シリコンウエハＷを収容可能な３つのフープ（Ｆｏｕｐ）Ｆを取り付けるポート９、１０、１１が設けられている。
　成膜装置１、２、結晶化処理装置４、プラズマ処理装置３及びロードロック室６、７は、ウエハ搬送室５の六角形の各辺に、ゲートバルブＧを介して接続されている。各ゲートバルブＧを開放することにより、ウエハ搬送室５と連通され、各ゲートバルブＧを閉じることにより、ウエハ搬送室５から遮断される。また、ロードロック室６、７のウエハ搬入出室８に接続される部分にもゲートバルブＧが設けられている。ロードロック室６、７は、ゲートバルブＧを開放することによりウエハ搬入出室８に連通され、閉じることによりウエハ搬入出室８から遮断される。
　ウエハ搬送室５内には、成膜装置１、２、結晶化処理装置４、プラズマ処理装置３及びロードロック室６、７に対して、ウエハＷの搬入出を行うウエハ搬送装置１２が設けられている。ウエハ搬送装置１２は、ウエハ搬送室５の略中央に配設されており、回転及び伸縮可能な回転・伸縮部１３の先端にウエハＷを保持する２つのブレード１４ａ、１４ｂを有している。ブレード１４ａ、１４ｂは、互いに反対方向を向くように回転・伸縮部１３に取り付けられている。なお、このウエハ搬送室５内は所定の真空度に保持されるようになっている。
　なお、ウエハ搬入出室８の天井部には、ＨＥＰＡフィルタ（不図示）が設けられている。ＨＥＰＡフィルタを通過して有機物やパーティクル等が除去された清浄な空気が、ウエハ搬入出室８内にダウンフロー状態で供給される。そのため、大気圧の清浄空気雰囲気でウエハＷの搬入出が行われる。ウエハ搬入出室８のフープＦ取り付け用の３つのポート９、１０、１１には、各々シャッター（不図示）が設けられている。これらポート９、１０、１１にウエハＷを収容した又は空のフープが直接取り付けられ、取り付けられた際にシャッターが外れて外気の侵入を防止しつつウエハ搬入出室８と連通する構成になっている。また、ウエハ搬入出室８の側面には、アライメントチャンバー１５が設けられており、ウエハＷのアライメントが行われる。
　ウエハ搬入出室８内には、フープＦへのウエハＷの搬入出及びロードロック室６、７へのウエハＷの搬入出を行うウエハ搬送装置１６が設けられている。ウエハ搬送装置１６は、２つの多関節アームを有しており、フープＦの配列方向に沿ってレール１８上を走行可能な構造となっている。ウエハＷの搬送は、先端のハンド１７上にウエハＷを載せて実施される。なお、図３では、一方のハンド１７がウエハ搬入出室８に存在し、他方のハンドはフープＦ内に挿入されている状態を示している。
　基板処理システム２００の構成部（例えば成膜装置１、２、結晶化処理装置４、プラズマ処理装置３、ウエハ搬送装置１２、１６）は、コンピュータからなる制御部２０に接続され、制御部２０により制御される構成となっている。また、制御部２０には、オペレータがシステムを管理するためにコマンドの入力操作等を行うキーボードや、システムの稼働状況を可視化して表示するディスプレイ等からなるユーザーインターフェース２１が接続されている。
　制御部２０には、さらに、システムで実行される各種処理を制御部２０の制御にて実現するための制御プログラムや、処理条件に応じて各構成部に処理を実行させるためのプログラム（即ち処理レシピ）が格納された記憶部２２が接続されている。処理レシピは記憶部２２の中の記憶媒体に記憶されている。記憶媒体は、ハードディスクであっても良く、ＣＤＲＯＭ、ＤＶＤ、フラッシュメモリ等の可搬性のものであっても良い。また、他の装置から、例えば専用回線を介してレシピを適宜伝送させる構成であっても良い。
　基板処理システム２００での処理は、例えば、ユーザーインターフェース２１からの指示等にて任意の処理レシピを記憶部２２から呼び出して制御部２０に実行させることで実施される。なお、制御部２０は、各構成部を直接制御するようにしても良いし、各構成部に個別のコントローラを設け、それらを介して制御するようにしても良い。
　本発明の実施の形態に係る基板処理システム２００においては、まず、前処理が行われたウエハＷを収容したフープＦがローディングされる。次いで、大気圧の清浄空気雰囲気に保持されたウエハ搬入出室８内のウエハ搬送装置１６により、フープＦからウエハＷを一枚取り出してアライメントチャンバー１５に搬入し、ウエハＷの位置合わせを行う。引き続き、ウエハＷをロードロック室６、７のいずれかに搬入し、ロードロック内を真空引きする。ウエハ搬送室５内のウエハ搬送装置１２により、ロードロック内のウエハを取り出し、ウエハＷを成膜装置１に装入して、工程１１０の成膜処理を行う。第１の高誘電率絶縁膜の成膜後、ウエハＷをウエハ搬送装置１２により取り出し、好ましくは工程１１５のプラズマ処理装置３に搬入して、第１の高誘電率絶縁膜のプラズマ処理を行う。その後、ウエハ搬送装置１２によりウエハＷを取り出し、結晶化処理装置４に挿入して、工程１２０の結晶化処理を施す。その後、ウエハ搬送装置１２によりウエハＷを取り出し、ウエハＷを成膜装置２に装入して、工程１３０の成膜処理を行う。工程１３０の成膜処理後、ウエハＷをウエハ搬送装置１２によりロードロック室６、７のいずれかに搬入し、ロードロック室の中を大気圧に戻す。ウエハ搬入出室８内のウエハ搬送装置１６によりロードロック室内のウエハＷを取り出し、フープＦのいずれかに収容される。以上のような動作を１ロットのウエハＷに対して行い、１セットの処理が終了する。
　［成膜装置１、２の構成例］
　次に、工程１１０及び工程１３０を実施するための、成膜装置１、２の構成について、図４を参照しながら説明する。図４は、本発明の実施の形態に係る成膜装置１（又は２）の構成例を示す概略図である。なお、成膜装置１（及び２）による第１（及び第２）の高誘電率絶縁膜の好ましい成膜方法として、ＡＬＤ又はＣＶＤにより成膜する場合の、成膜装置の例について、説明するが、図示しないＰＶＤにより成膜する構成であっても良い。
　成膜装置１は、気密に構成された略円筒状のチャンバ３１を有しており、その中には被処理体であるウエハＷを水平に支持するためのサセプタ３２が配置されている。サセプタ３２の中央下部には、円筒状の支持部材３３が設けられ、サセプタ３２は支持部材３３により支持されている。サセプタ３２は、例えばＡｌＮのセラミックスから構成されている。
　また、サセプタ３２には、ヒーター３５が埋め込まれており、このヒーター３５にはヒーター電源３６が接続されている。一方、サセプタ３２の上面近傍には熱電対３７が設けられ、熱電対３７の信号はコントローラ３８に伝送されるようになっている。そして、コントローラ３８は、熱電対３７の信号に応じてヒーター電源３６に指令を送信し、ヒーター３５の加熱を制御してウエハＷを所定の温度に制御するようになっている。
　チャンバ３１の内壁、サセプタ３２及び支持部材３３の外周には、付着物が堆積することを防止するための石英ライナー３９が設けられている。石英ライナー３９とチャンバ３１の壁部との間には、パージガス（シールドガス）を流すようになっており、これにより壁部へ付着物が堆積することが防止されコンタミネーションが防止される。なお、石英ライナー３９はチャンバ３１内のメンテナンスが効率的に行われるように取り外しが可能な構成となっている。
　チャンバ３１の天壁３１ａには、環状の孔３１ｂが形成されており、そこからチャンバ３１内へ突出するシャワーヘッド４０が嵌め込まれている。シャワーヘッド４０は、前述の成膜用の原料ガスをチャンバ３１内に吐出するためのものであり、その上部には原料ガスが導入される第１の導入路４１と、酸化剤が導入される第２の導入路４２とが接続されている。
　シャワーヘッド４０の内部には上下２段に空間４３、４４が設けられている。上側の空間４３には第１の導入路４１が繋がっており、この空間４３と連通する第１のガス吐出路４５がシャワーヘッド４０の底面まで延びている。下側の空間４４には、第２の導入路４２が繋がっており、この空間４４と連通する第２のガス吐出路４６がシャワーヘッド４０の底面まで延びている。即ち、シャワーヘッド４０は、原料ガスと酸化剤とが混じることなく、空間４３、４４で均一に拡散して、それぞれ独立して吐出路４５及び４６から吐出するポストミックスタイプとなっている。
　なお、サセプタ３２は図示しない昇降機構により昇降可能となっており、原料ガスに曝される空間を極小化するようにプロセスギャップが調整される。
　チャンバ３１の底壁には、下方に向けて突出する排気室５１が設けられている。排気室５１の側面には排気管５２が接続されており、この排気管５２には排気装置５３が接続されている。排気装置５３を作動させることにより、チャンバ３１内を所定の真空度まで減圧することが可能となっている。
　チャンバ３１の側壁には、ウエハ搬送室５との間でウエハＷの搬入出を行うための搬入出口５４と、この搬入出口５４を開閉するゲートバルブＧとが設けられている。
　なお、第１（又は第２）の高誘電率絶縁膜をＣＶＤにより成膜する場合には、前述の原料ガスが第１の導入路４１、酸化剤が第２の導入路４２を通って同時にシャワーヘッド４０に供給される。ＡＬＤにより成膜する場合いは、前述の原料ガス及び酸化剤が、交互に供給される。原料ガスは、例えば原料容器から液体状の原料を圧送して、気化器で気化させて供給される。
　このように構成された成膜装置においては、先ず、チャンバ３１内にウエハＷを搬入した後、その中を排気して所定の真空状態とし、ヒーター３５によりウエハＷを所定温度に加熱する。この状態で、ＣＶＤの場合は第１導入路４１及び第２導入路４２を介して原料ガスと酸化剤とを同時にシャワーヘッド４０を介してチャンバ３１内に導入する。ＡＬＤの場合には、これらを交互にチャンバ３１内に導入する。
　これにより、加熱されたウエハＷ上で原料ガスと酸化剤とが反応し、ウエハＷ上に所定の高誘電率絶縁膜が成膜される。
　［プラズマ処理装置３の構成例］
　次に、工程１１５を実施するための、プラズマ処理装置３について、図５を参照しながら説明する。図５は、本発明の実施の形態に係るプラズマ処理装置３の構成例を示す概略図である。
　なお、ここでは、マイクロ波プラズマ装置の例であり、ＲＬＳＡ（Ｒａｄｉａｌ　Ｌｉｎｅ　Ｓｌｏｔ　Ａｎｔｅｎｎａ）マイクロ波プラズマ方式のマイクロ波プラズマ処理装置の例を示すが、これに限定されない。
　プラズマ処理装置３は、略円筒状のチャンバ８１と、その中に設けられたサセプタ８２と、チャンバ８１の側壁に設けられた処理ガスを導入するガス導入部８３とを有する。また、プラズマ処理装置３には、チャンバ８１の上部の開口部に臨むように設けられ、多数のマイクロ波透過孔８４ａが形成された平面アンテナ８４と、マイクロを発生させるマイクロ波発生部８５と、マイクロ波発生部８５を平面アンテナ８４に導くマイクロ波伝送機構８６とが設けられる。
　平面アンテナ８４の下方には、誘電体からなるマイクロ波透過板９１が設けられ、平面アンテナ８４の上にはシールド部材９２が設けられている。シールド部材９２は水冷構造（図示せず）となっている。なお、平面アンテナ８４の上面には誘電体からなる遅波材が設けられていても良い。
　マイクロ波伝送機構８６は、マイクロ波発生部８５からマイクロ波を導く水平方向に伸びる導波管１０１と、平面アンテナ８４から上方に伸びる内導体１０３及び外導体１０４からなる同軸導波管１０２と、導波管１０１と同軸導波管１０２との間に設けられたモード変換機構１０５とを有する。チャンバ８１の底壁には、排気管９３が設けられており、この排気管９３を介して、図示しない排気装置によりチャンバ８１内を所定の真空度まで減圧することが可能となっている。
　また、サセプタ８２には、イオン引き込みのための高周波電源１０６が接続されていても良い。サセプタ８２には、ヒーター８７が埋め込まれており、このヒーター８７にはヒーター電源８８が接続され、ヒーター電源８８からの電圧によりヒーター８７の加熱を制御してウエハＷを所定の温度に制御するようになっている。
　プラズマ処理装置３は、マイクロ波発生部８５で発生したマイクロ波を、マイクロ波伝送機構８６を介して所定のモードで平面アンテナ８４に導き、平面アンテナ８４のマイクロ波透過孔８４ａ及びマイクロ波透過板９１を通ってチャンバ８１内に均一に供給する。供給されたマイクロ波により、ガス導入部８３から供給された処理ガスは電離又は解離してプラズマを生成し、プラズマ中の活性種（例えば、ラジカル）により、ウエハＷ上の第１の高誘電率絶縁膜はプラズマ処理される。なお、処理ガスとしては、Ｏ２ガス、Ｏ２ガス及び希ガス（不活性ガス）、希ガス、希ガス及びＮ２ガスを用いることができる。
　［結晶化処理装置４の構成例］
　次に、工程１２０を実施するための、結晶化処理装置４について、図６を参照しながら説明する。図６は、本発明の実施の形態に係る結晶化処理装置４の構成例を示す概略図である。
　図６に示す結晶化処理装置４は、ランプ加熱を用いたＲＴＰ装置として構成され、第１の高誘電率絶縁膜に対してスパイクアニールを施すものである。結晶化処理装置４は、気密に構成された略円筒状のチャンバ１２１を有し、チャンバ１２１内にはウエハＷを回転可能に支持する支持部材１２２が設けられている。支持部材１２２の回転軸１２３は下方に延び、チャンバ１２１外の回転駆動機構１２４により回転する。これによりウエハＷが支持部材１２２とともに回転するようになっている。
　チャンバ１２１の外周には、環状に排気経路１２５が設けられており、チャンバ１２１と排気経路１２５は排気孔１２６を介して繋がっている。そして、排気径路１２５の少なくとも１箇所に真空ポンプ等の排気機構（不図示）が接続され、チャンバ１２１内が排気されるようになっている。
　チャンバ１２１の天壁には、ガス導入管１２８が挿入されており、ガス導入管１２８にはガス供給管１２９が接続されている。即ち、ガス供給管１２９及びガス導入管１２８を介して、処理ガスがチャンバ１２１内に導入されるようになっている。処理ガスとしてはＡｒガス等の希ガスやＮ２ガスを好適に用いることができる。
　チャンバ１２１の底部には、ランプ室１３０が設けられており、ランプ室１３０の上面は石英等の透明材料からなる透光板１３１が設けられている。ランプ室内には複数の加熱ランプ１３２が設けられており、ウエハＷを加熱することが可能となっている。なお、ランプ室１３０の底面と回転駆動機構１２４との間には、回転軸１２３を囲むようにベローズ１３３が設けられている。
　結晶化処理装置４においては、先ず、チャンバ１２１内にウエハＷを搬入した後、その中を排気して所定の真空状態とする。その後、チャンバ１２１内に処理ガスを導入しつつ、回転駆動機構１２４により支持部材１２２を介してウエハＷを回転させるとともにランプ室１３０のランプ１３２によりウエハＷを急速に昇温し所定温度になった時点でランプ１３２をオフにして急速に降温する。これにより、短時間結晶化処理が可能となる。
　なお、ウエハＷは必ずしも回転させなくてもよい。また、ランプ室１３０をウエハＷの上方に配置する構成であっても良い。この場合、ウエハＷの裏面側に冷却機構を設けて、より急速な降温を可能にする構成であっても良い。
　［実施の形態］
　次に、本発明の実施の形態に係る半導体の製造方法を用いた効果の実証について説明する。
　　≪第１の実施の形態≫
　まず、希フッ酸等によりシリコンウエハの表面を洗浄した。洗浄後のシリコンウエハを塩酸過水で洗浄することにより、ＳｉＯ２からなる界面層を形成した（工程１００）。形成後のシリコンウエハＷに対して、第１の高誘電率絶縁膜として、ＡＬＤにより２．５ｎｍのＨｆＯ２を成膜し（工程１１０）、７００℃のスパイクアニール処理を施した（工程１２０）。さらに、第２の高誘電率絶縁膜として３ｎｍのＴｉＯ２をＰＶＤにより成膜した（工程１３０）。その後、ＰＶＤによりゲート電極として１０ｎｍのＴｉＮを形成し（工程１４０）、１０分間、４００℃の低温熱処理を施すことにより、実施例１の半導体装置を製造した。
　また、比較例として、工程１２０のスパイクアニールを施さない例、工程１３０の第２の高誘電率絶縁膜を成膜しない例、工程１３０後に高温熱処理を施した例を示す。なお、実施例及び比較例の詳細な製造条件を図７に表１として示す。
　表１に、実施例及び比較例で得られた半導体装置について、ＥＯＴ（ｎｍ）、リーク電流（Ａ／ｃｍ２）を示す。また、表１には、フラットバンド電圧（ＶＦＢ；Ｖ）も示している。
　表１より実施例１で得られた半導体装置は、ＥＯＴが最も小さかった。一方、リーク電流に関しては、比較例１の方法は、実施例１の方法と比してリーク電流は小さかったが、ＥＯＴが１ｎｍ以上であった。即ち、実施例の方法は、ＥＯＴを低減しつつ、リーク電流を抑制できる（ＥＯＴとリーク電流の特性値を両立できる）ことがわかった。
　図８に、高分解能ラザフォード後方散乱分析装置（ＨＲ－ＲＢＳ）による、実施例１（図８Ａ）及び比較例２（図８Ｂ）で得られた半導体装置の深さ方向に対する、各元素の濃度分布を示す。なお、横軸の軸方向は、シリコンウエハＷを下面として水平な面に静置した場合に、ＴｉＯ２膜の上面を０ｎｍとして、ＴｉＯ２膜の上面から鉛直方向下向きの方向である。
　図８Ｂより、比較例の方法で得られた半導体装置は、第１の高誘電率絶縁膜（ＨｆＯ２膜）と第２の高誘電率絶縁膜（ＴｉＯ２膜）の界面において、ＨｆとＴｉが相互拡散していることがわかる。特に、Ｈｆは、ＴｉＯ２相の奥深くまで拡散し、このことがリーク電流の増加要因の１つになっている。ＨｆとＴｉの相互拡散の増加は、ＨｆＯ２膜及びＴｉＯ２膜の成膜の後に、高温（７００℃）での結晶化熱処理を施したため、結晶粒界が形成され、拡散係数が大きくなったと考えられる。
　一方、図８Ａより、実施例の方法で得られた半導体装置は、比較例の方法で得られた半導体装置と比して、ＨｆとＴｉの相互拡散が抑制されていることがわかる。これは、ＨｆＯ２膜の成膜後に結晶化熱処理を施し、その後、ＴｉＯ２膜を成膜し、ＴｉＯ２膜の成膜後は、高温での熱処理を施さなかったからであると考えられる。
　　≪第２の実施の形態≫
　次に、本発明の実施の形態に係る半導体装置の製造方法において、スパイクアニール（短時間熱処理、工程１２０）の効果を実証した実験について、図９を参照して説明する。
　図９に、本発明の実施の形態に係る半導体装置の製造方法において、成膜後の膜のＸ線回折（ＸＲＤ）分析の結果を示す。
　まず、希フッ酸等によりシリコンウエハの表面を洗浄した。洗浄後のシリコンウエハを塩酸過水で洗浄することにより、ＳｉＯ２からなる界面層を形成した（工程１００）。形成後のシリコンウエハＷに対して、第１の高誘電率絶縁膜として、ＡＬＤにより２．５ｎｍのＨｆＯ２を成膜し（工程１１０）、７００℃のスパイクアニール処理を施した（工程１２０）。さらに、ＰＶＤにより第２の高誘電率絶縁膜として３ｎｍのＴｉＯ２を成膜した（工程１３０）。このようにして得られた膜のＸＲＤ分析の結果について、図９では実施例として実線で示している。また、図９には比較例として、工程１２０において、９００℃で１０分間熱処理し、その後の処理を行わなかった膜のＸＲＤ分析の結果について、破線で示している。
　図９より、比較例の方法で得られた膜は、熱処理により、安定相であるＭｏｎｏｃｌｉｎｉｃ相（比誘電率ε＝１６程度）由来のピークが観察された。一方、実施例の方法で得られた膜は、ＨｆＯ２膜の成膜後に短時間の結晶化熱処理（スパイクアニール）を施し、その後、ＴｉＯ２膜を成膜し、ＴｉＯ２膜の成膜後は、高温での熱処理を施さなかったため、準安定相であるＣｕｂｉｃ相（比誘電率ε＝２９程度）由来のピークが観察された。即ち、本発明の実施の形態に係る半導体装置の製造方法により、比誘電率が高いＨｆＯ２相（例えば、Ｃｕｂｉｃ相）を、効率よく析出することができたため、実施例で得られた膜の電気的特性が向上したと考えられる。
　　≪第３の実施の形態≫
　次に、本発明の実施の形態に係る半導体装置の製造方法において、プラズマ処理する工程（工程１１５）の効果及び第２の高誘電率絶縁膜の膜厚を実証した実験について、説明する。
　まず、希フッ酸等によりシリコンウエハの表面を洗浄した。洗浄後のシリコンウエハを塩酸過水で洗浄することにより、ＳｉＯ２からなる界面層を形成した（工程１００）。形成後のシリコンウエハＷに対して、第１の高誘電率絶縁膜として、ＡＬＤにより２．５ｎｍのＨｆＯ２を成膜し（工程１１０）、ＨｆＯ２膜にプラズマ処理を施した。この時、一部の例においては、プラズマ処理を施さなかった。その後、７００℃のスパイクアニール処理を施した（工程１２０）。さらに、第２の高誘電率絶縁膜として０～５ｎｍのＴｉＯ２（０ｎｍとは、ＴｉＯ２を成膜しなかった場合を指す）をＰＶＤにより成膜した（工程１３０）。その後、ゲート電極として１０ｎｍのＴｉＮを形成し（工程１４０）、１０分間、４００℃の低温熱処理を施すことにより、半導体装置を製造した。
　第３の実施の形態において、実施例及び比較例の詳細な製造条件を図１０の表２に示す。
　表２に、実施例及び比較例で得られた半導体装置について、ＥＯＴ（ｎｍ）、リーク電流（Ａ／ｃｍ２）を示す。また、表２には、フラットバンド電圧（ＶＦＢ；Ｖ）も示している。
　表２より、プラズマ処理を施すことにより、ＥＯＴの薄膜化及びリーク電流の抑制が達成されたことが確認された。これは、プラズマ処理することにより、ＨｆＯ２の成膜時において残存した微細構造を粉砕され、結晶化熱処理時において、高い比誘電率を有するＣｕｂｉｃ相やＴｅｔｒａｇｏｎａｌ相を析出しやすくなったからであると考えられる。
　また、表２により、本実施の形態の実施範囲においては、ＥＯＴ及びリーク電流ともに、第２の高誘電率絶縁膜の膜厚依存性は小さく、５ｎｍ以下の第２の高誘電率絶縁膜を成膜（積層）することにより、ＥＯＴの薄膜化及びリーク電流の抑制が達成された。
　　≪第４の実施の形態≫
　次に、本発明の実施の形態に係る半導体装置の製造方法において、第２の高誘電率絶縁膜としてＷＯ３を成膜した場合について、説明する。
　まず、希フッ酸等によりシリコンウエハの表面を洗浄した。洗浄後のシリコンウエハを塩酸過水で洗浄することにより、ＳｉＯ２からなる界面層を形成した（工程１００）。形成後のシリコンウエハＷに対して、第１の高誘電率絶縁膜として、ＡＬＤにより２．５ｎｍのＨｆＯ２を成膜し（工程１１０）た。その後、７００℃のスパイクアニール処理を施した（工程１２０）。さらに、第２の高誘電率絶縁膜として０．２～５ｎｍのＷＯ３をＰＶＤにより成膜した（工程１３０）。その後、ゲート電極として１０ｎｍのＴｉＮを形成し（工程１４０）、１０分間、４００℃の低温熱処理を施すことにより、半導体装置を製造した。
　第４の実施の形態において、実施例の詳細な製造条件を図１１の表３に示す。表３には、参考として、表１の実施例１及び比較例５の条件及び結果を示している。
　表３に、実施例及び比較例で得られた半導体装置について、ＥＯＴ（ｎｍ）を示す。また、表３には、フラットバンド電圧（ＶＦＢ；Ｖ）も示している。
　表３より、第２の高誘電率絶縁膜としてＷＯ３を成膜した場合、０．２ｎｍ～０．５ｎｍ程度のＷＯ３を成膜することにより、ＥＯＴの薄膜化を達成することができた。
　なお、本発明は、上記実施の形態に限定されることなく種々変形可能である。例えば、本発明のゲート絶縁膜の形成方法は、キャパシタの容量絶縁膜（キャパシタ容量膜）の形成方法にも適用することができる。また、上記実施の形態では、被処理体としてシリコンウエハ（シリコン基板）を用いたが、他の半導体基板であっても良い。
　本国際出願は、２０１１年９月７日に出願された日本国特許出願２０１１－１９５２４６号に基づく優先権を主張するものであり、その全内容を本国際出願に援用する。
　１、２　成膜装置
　３　　　プラズマ処理装置
　４　　　結晶化処理装置
　６、７　ロードロック室
　２０　　制御部
　２２　　記憶部
　２００　基板処理システム
　Ｇ　　　ゲートバルブ
　Ｗ　　　半導体ウエハ

Claims (10)

  1. 　被処理体上に第１の高誘電率絶縁膜を成膜する第１の成膜工程と、
    　前記第１の高誘電率絶縁膜を、６５０℃以上で６０秒未満の間熱処理する結晶化熱処理工程と、
    　前記第１の高誘電率絶縁膜上に、前記第１の高誘電率絶縁膜の金属元素のイオン半径よりも小さいイオン半径を有する金属元素を有し、前記第１の高誘電率絶縁膜よりも比誘電率が大きい、第２の高誘電率絶縁膜を成膜する第２の成膜工程と、
    　を含む、半導体装置の製造方法。
  2. 　前記結晶化熱処理工程の前に、前記第１の高誘電率絶縁膜をプラズマ処理する工程を含む、請求項１に記載の半導体装置の製造方法。
  3. 　前記結晶化熱処理工程はスパイクアニール装置で行う、請求項１に記載の半導体装置の製造方法。
  4. 　前記第１の高誘電率絶縁膜は、酸化ハフニウム膜、酸化ジルコニウム膜、酸化ジルコニウムハフニウム膜又はそれらの膜の積層膜である、請求項１に記載の半導体装置の製造方法。
  5. 　前記第２の高誘電率絶縁膜は、酸化チタン膜、三酸化タングステン膜又はチタン酸塩膜である、請求項１に記載の半導体装置の製造方法。
  6. 　前記第２の高誘電率絶縁膜の膜厚は５ｎｍ以下である、請求項１に記載の半導体装置の製造方法。
  7. 　被処理体上に第１の高誘電率絶縁膜を成膜する第１の成膜装置と、
    　前記第１の高誘電率絶縁膜を、６５０℃以上で６０秒未満の間熱処理する結晶化熱処理装置と、
    　前記結晶化熱処理装置による間熱処理後、前記第１の高誘電率絶縁膜上に、前記第１の高誘電率絶縁膜の金属元素のイオン半径よりも小さいイオン半径を有する金属元素を有し、前記第１の高誘電率絶縁膜よりも比誘電率が大きい、第２の高誘電率絶縁膜を成膜する第２の成膜装置と、
    　を有する、基板処理システム。
  8. 　前記第１の成膜装置による成膜処理、前記結晶化熱処理装置による結晶化熱処理、前記第２の成膜装置による第２の成膜処理が、この順で行われるように制御する制御部を更に有する、請求項７に記載の基板処理システム。
  9. 　被処理体上に第１の高誘電率絶縁膜を成膜する第１の成膜装置と、
    　前記高誘電率絶縁膜をプラズマ処理するプラズマ処理装置と、
    　前記第１の高誘電率絶縁膜を、６５０℃以上で６０秒未満の間熱処理する結晶化熱処理装置と、
    　前記結晶化熱処理装置による間熱処理後、前記第１の高誘電率絶縁膜上に、前記第１の高誘電率絶縁膜の金属元素のイオン半径よりも小さいイオン半径を有する金属元素を有し、前記第１の高誘電率絶縁膜よりも比誘電率が大きい、第２の高誘電率絶縁膜を成膜する第２の成膜装置と、
    　を有する、基板処理システム。
  10. 　前記第１の成膜装置による成膜処理、前記プラズマ処理装置によるプラズマ処理、前記結晶化熱処理装置による結晶化熱処理、前記第２の成膜装置による第２の成膜処理が、この順で行われるように制御する制御部を更に有する、請求項９に記載の基板処理システム。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020053612A (ja) * 2018-09-28 2020-04-02 東京エレクトロン株式会社 半導体装置の製造方法
WO2021015019A1 (ja) * 2019-07-24 2021-01-28 東京エレクトロン株式会社 キャパシタ形成システム及びキャパシタ形成方法
WO2022168773A1 (ja) * 2021-02-08 2022-08-11 東京エレクトロン株式会社 基板処理方法、及び基板処理装置

Families Citing this family (267)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5698043B2 (ja) * 2010-08-04 2015-04-08 株式会社ニューフレアテクノロジー 半導体製造装置
US20130023129A1 (en) 2011-07-20 2013-01-24 Asm America, Inc. Pressure transmitter for a semiconductor processing environment
JP5955658B2 (ja) * 2012-06-15 2016-07-20 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法および熱処理装置
US10714315B2 (en) 2012-10-12 2020-07-14 Asm Ip Holdings B.V. Semiconductor reaction chamber showerhead
US20160376700A1 (en) 2013-02-01 2016-12-29 Asm Ip Holding B.V. System for treatment of deposition reactor
WO2014181777A1 (ja) * 2013-05-09 2014-11-13 独立行政法人物質・材料研究機構 薄膜トランジスタおよびその製造方法
KR102053350B1 (ko) * 2013-06-13 2019-12-06 삼성전자주식회사 저유전율 절연층을 가진 반도체 소자를 형성하는 방법
JP6616070B2 (ja) * 2013-12-01 2019-12-04 ユージェヌス インコーポレイテッド 誘電性複合体構造の作製方法及び装置
US10858737B2 (en) 2014-07-28 2020-12-08 Asm Ip Holding B.V. Showerhead assembly and components thereof
US10941490B2 (en) 2014-10-07 2021-03-09 Asm Ip Holding B.V. Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same
US10276355B2 (en) 2015-03-12 2019-04-30 Asm Ip Holding B.V. Multi-zone reactor, system including the reactor, and method of using the same
US10458018B2 (en) 2015-06-26 2019-10-29 Asm Ip Holding B.V. Structures including metal carbide material, devices including the structures, and methods of forming same
US10211308B2 (en) 2015-10-21 2019-02-19 Asm Ip Holding B.V. NbMC layers
US11139308B2 (en) 2015-12-29 2021-10-05 Asm Ip Holding B.V. Atomic layer deposition of III-V compounds to form V-NAND devices
US10529554B2 (en) 2016-02-19 2020-01-07 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US10343920B2 (en) 2016-03-18 2019-07-09 Asm Ip Holding B.V. Aligned carbon nanotubes
US11453943B2 (en) 2016-05-25 2022-09-27 Asm Ip Holding B.V. Method for forming carbon-containing silicon/metal oxide or nitride film by ALD using silicon precursor and hydrocarbon precursor
CN105932053B (zh) * 2016-06-01 2019-06-11 中国科学院微电子研究所 半导体结构及其形成方法
US9859151B1 (en) 2016-07-08 2018-01-02 Asm Ip Holding B.V. Selective film deposition method to form air gaps
US10612137B2 (en) 2016-07-08 2020-04-07 Asm Ip Holdings B.V. Organic reactants for atomic layer deposition
US9812320B1 (en) 2016-07-28 2017-11-07 Asm Ip Holding B.V. Method and apparatus for filling a gap
US9887082B1 (en) 2016-07-28 2018-02-06 Asm Ip Holding B.V. Method and apparatus for filling a gap
US11532757B2 (en) 2016-10-27 2022-12-20 Asm Ip Holding B.V. Deposition of charge trapping layers
US10714350B2 (en) 2016-11-01 2020-07-14 ASM IP Holdings, B.V. Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures
KR102546317B1 (ko) 2016-11-15 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기체 공급 유닛 및 이를 포함하는 기판 처리 장치
KR102762543B1 (ko) 2016-12-14 2025-02-05 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11447861B2 (en) 2016-12-15 2022-09-20 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus and a method of forming a patterned structure
US11581186B2 (en) 2016-12-15 2023-02-14 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus
US10269558B2 (en) 2016-12-22 2019-04-23 Asm Ip Holding B.V. Method of forming a structure on a substrate
US11390950B2 (en) 2017-01-10 2022-07-19 Asm Ip Holding B.V. Reactor system and method to reduce residue buildup during a film deposition process
US10468261B2 (en) 2017-02-15 2019-11-05 Asm Ip Holding B.V. Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures
US10770286B2 (en) 2017-05-08 2020-09-08 Asm Ip Holdings B.V. Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
US12040200B2 (en) 2017-06-20 2024-07-16 Asm Ip Holding B.V. Semiconductor processing apparatus and methods for calibrating a semiconductor processing apparatus
US11306395B2 (en) 2017-06-28 2022-04-19 Asm Ip Holding B.V. Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus
KR20190009245A (ko) 2017-07-18 2019-01-28 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물
US11374112B2 (en) 2017-07-19 2022-06-28 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US10590535B2 (en) 2017-07-26 2020-03-17 Asm Ip Holdings B.V. Chemical treatment, deposition and/or infiltration apparatus and method for using the same
TWI815813B (zh) 2017-08-04 2023-09-21 荷蘭商Ａｓｍ智慧財產控股公司 用於分配反應腔內氣體的噴頭總成
US10692741B2 (en) 2017-08-08 2020-06-23 Asm Ip Holdings B.V. Radiation shield
US10770336B2 (en) 2017-08-08 2020-09-08 Asm Ip Holding B.V. Substrate lift mechanism and reactor including same
US11769682B2 (en) 2017-08-09 2023-09-26 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US20190057860A1 (en) * 2017-08-18 2019-02-21 Lam Research Corporation Methods for improving performance in hafnium oxide-based ferroelectric material using plasma and/or thermal treatment
US11830730B2 (en) 2017-08-29 2023-11-28 Asm Ip Holding B.V. Layer forming method and apparatus
US11295980B2 (en) 2017-08-30 2022-04-05 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
US10658205B2 (en) 2017-09-28 2020-05-19 Asm Ip Holdings B.V. Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber
US10403504B2 (en) 2017-10-05 2019-09-03 Asm Ip Holding B.V. Method for selectively depositing a metallic film on a substrate
US10923344B2 (en) 2017-10-30 2021-02-16 Asm Ip Holding B.V. Methods for forming a semiconductor structure and related semiconductor structures
CN111344522B (zh) 2017-11-27 2022-04-12 阿斯莫Ip控股公司 包括洁净迷你环境的装置
JP7214724B2 (ja) 2017-11-27 2023-01-30 エーエスエム アイピー ホールディング ビー．ブイ． バッチ炉で利用されるウェハカセットを収納するための収納装置
US10872771B2 (en) 2018-01-16 2020-12-22 Asm Ip Holding B. V. Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures
TWI852426B (zh) 2018-01-19 2024-08-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 沈積方法
US11482412B2 (en) 2018-01-19 2022-10-25 Asm Ip Holding B.V. Method for depositing a gap-fill layer by plasma-assisted deposition
US11081345B2 (en) 2018-02-06 2021-08-03 Asm Ip Holding B.V. Method of post-deposition treatment for silicon oxide film
US10896820B2 (en) 2018-02-14 2021-01-19 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
JP7124098B2 (ja) 2018-02-14 2022-08-23 エーエスエム・アイピー・ホールディング・ベー・フェー 周期的堆積プロセスにより基材上にルテニウム含有膜を堆積させる方法
US10731249B2 (en) 2018-02-15 2020-08-04 Asm Ip Holding B.V. Method of forming a transition metal containing film on a substrate by a cyclical deposition process, a method for supplying a transition metal halide compound to a reaction chamber, and related vapor deposition apparatus
KR102636427B1 (ko) 2018-02-20 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 장치
US10975470B2 (en) 2018-02-23 2021-04-13 Asm Ip Holding B.V. Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment
US11473195B2 (en) 2018-03-01 2022-10-18 Asm Ip Holding B.V. Semiconductor processing apparatus and a method for processing a substrate
US11629406B2 (en) 2018-03-09 2023-04-18 Asm Ip Holding B.V. Semiconductor processing apparatus comprising one or more pyrometers for measuring a temperature of a substrate during transfer of the substrate
KR102646467B1 (ko) 2018-03-27 2024-03-11 에이에스엠 아이피 홀딩 비.브이. 기판 상에 전극을 형성하는 방법 및 전극을 포함하는 반도체 소자 구조
US11230766B2 (en) 2018-03-29 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102600229B1 (ko) 2018-04-09 2023-11-10 에이에스엠 아이피 홀딩 비.브이. 기판 지지 장치, 이를 포함하는 기판 처리 장치 및 기판 처리 방법
KR102709511B1 (ko) 2018-05-08 2024-09-24 에이에스엠 아이피 홀딩 비.브이. 기판 상에 산화물 막을 주기적 증착 공정에 의해 증착하기 위한 방법 및 관련 소자 구조
US12025484B2 (en) 2018-05-08 2024-07-02 Asm Ip Holding B.V. Thin film forming method
US12272527B2 (en) 2018-05-09 2025-04-08 Asm Ip Holding B.V. Apparatus for use with hydrogen radicals and method of using same
KR102596988B1 (ko) 2018-05-28 2023-10-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 그에 의해 제조된 장치
US11718913B2 (en) 2018-06-04 2023-08-08 Asm Ip Holding B.V. Gas distribution system and reactor system including same
TWI840362B (zh) 2018-06-04 2024-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 水氣降低的晶圓處置腔室
US11286562B2 (en) 2018-06-08 2022-03-29 Asm Ip Holding B.V. Gas-phase chemical reactor and method of using same
US10797133B2 (en) 2018-06-21 2020-10-06 Asm Ip Holding B.V. Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures
KR102568797B1 (ko) 2018-06-21 2023-08-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 시스템
CN112292477A (zh) 2018-06-27 2021-01-29 Asm Ip私人控股有限公司 用于形成含金属的材料的循环沉积方法及包含含金属的材料的膜和结构
US11492703B2 (en) 2018-06-27 2022-11-08 Asm Ip Holding B.V. Cyclic deposition methods for forming metal-containing material and films and structures including the metal-containing material
US10612136B2 (en) 2018-06-29 2020-04-07 ASM IP Holding, B.V. Temperature-controlled flange and reactor system including same
US10755922B2 (en) 2018-07-03 2020-08-25 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10388513B1 (en) 2018-07-03 2019-08-20 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US11430674B2 (en) 2018-08-22 2022-08-30 Asm Ip Holding B.V. Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US11024523B2 (en) 2018-09-11 2021-06-01 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102707956B1 (ko) 2018-09-11 2024-09-19 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
CN110970344B (zh) 2018-10-01 2024-10-25 Asmip控股有限公司 衬底保持设备、包含所述设备的系统及其使用方法
US11232963B2 (en) 2018-10-03 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102592699B1 (ko) 2018-10-08 2023-10-23 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 박막 증착 장치와 기판 처리 장치
KR102546322B1 (ko) 2018-10-19 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
KR102605121B1 (ko) 2018-10-19 2023-11-23 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
US12378665B2 (en) 2018-10-26 2025-08-05 Asm Ip Holding B.V. High temperature coatings for a preclean and etch apparatus and related methods
US11087997B2 (en) 2018-10-31 2021-08-10 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
KR102748291B1 (ko) 2018-11-02 2024-12-31 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 기판 처리 장치
US11572620B2 (en) 2018-11-06 2023-02-07 Asm Ip Holding B.V. Methods for selectively depositing an amorphous silicon film on a substrate
US10818758B2 (en) 2018-11-16 2020-10-27 Asm Ip Holding B.V. Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures
US12040199B2 (en) 2018-11-28 2024-07-16 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
US11217444B2 (en) 2018-11-30 2022-01-04 Asm Ip Holding B.V. Method for forming an ultraviolet radiation responsive metal oxide-containing film
KR102636428B1 (ko) 2018-12-04 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치를 세정하는 방법
US11158513B2 (en) 2018-12-13 2021-10-26 Asm Ip Holding B.V. Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures
TWI874340B (zh) 2018-12-14 2025-03-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成裝置結構之方法、其所形成之結構及施行其之系統
TWI819180B (zh) 2019-01-17 2023-10-21 荷蘭商Ａｓｍ 智慧財產控股公司 藉由循環沈積製程於基板上形成含過渡金屬膜之方法
KR102727227B1 (ko) 2019-01-22 2024-11-07 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
TWI838458B (zh) 2019-02-20 2024-04-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於3d nand應用中之插塞填充沉積之設備及方法
JP7509548B2 (ja) 2019-02-20 2024-07-02 エーエスエム・アイピー・ホールディング・ベー・フェー 基材表面内に形成された凹部を充填するための周期的堆積方法および装置
TWI873122B (zh) 2019-02-20 2025-02-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 填充一基板之一表面內所形成的一凹槽的方法、根據其所形成之半導體結構、及半導體處理設備
KR102626263B1 (ko) 2019-02-20 2024-01-16 에이에스엠 아이피 홀딩 비.브이. 처리 단계를 포함하는 주기적 증착 방법 및 이를 위한 장치
TWI842826B (zh) 2019-02-22 2024-05-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基材處理設備及處理基材之方法
KR102762833B1 (ko) 2019-03-08 2025-02-04 에이에스엠 아이피 홀딩 비.브이. SiOCN 층을 포함한 구조체 및 이의 형성 방법
KR102858005B1 (ko) 2019-03-08 2025-09-09 에이에스엠 아이피 홀딩 비.브이. 실리콘 질화물 층을 선택적으로 증착하는 방법, 및 선택적으로 증착된 실리콘 질화물 층을 포함하는 구조체
KR20200116033A (ko) 2019-03-28 2020-10-08 에이에스엠 아이피 홀딩 비.브이. 도어 개방기 및 이를 구비한 기판 처리 장치
KR102809999B1 (ko) 2019-04-01 2025-05-19 에이에스엠 아이피 홀딩 비.브이. 반도체 소자를 제조하는 방법
US11447864B2 (en) 2019-04-19 2022-09-20 Asm Ip Holding B.V. Layer forming method and apparatus
KR20200125453A (ko) 2019-04-24 2020-11-04 에이에스엠 아이피 홀딩 비.브이. 기상 반응기 시스템 및 이를 사용하는 방법
KR20200130121A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 딥 튜브가 있는 화학물질 공급원 용기
KR102869364B1 (ko) 2019-05-07 2025-10-10 에이에스엠 아이피 홀딩 비.브이. 비정질 탄소 중합체 막을 개질하는 방법
KR20200130652A (ko) 2019-05-10 2020-11-19 에이에스엠 아이피 홀딩 비.브이. 표면 상에 재료를 증착하는 방법 및 본 방법에 따라 형성된 구조
JP7598201B2 (ja) 2019-05-16 2024-12-11 エーエスエム・アイピー・ホールディング・ベー・フェー ウェハボートハンドリング装置、縦型バッチ炉および方法
JP7612342B2 (ja) 2019-05-16 2025-01-14 エーエスエム・アイピー・ホールディング・ベー・フェー ウェハボートハンドリング装置、縦型バッチ炉および方法
USD975665S1 (en) 2019-05-17 2023-01-17 Asm Ip Holding B.V. Susceptor shaft
USD947913S1 (en) 2019-05-17 2022-04-05 Asm Ip Holding B.V. Susceptor shaft
KR20200141002A (ko) 2019-06-06 2020-12-17 에이에스엠 아이피 홀딩 비.브이. 배기 가스 분석을 포함한 기상 반응기 시스템을 사용하는 방법
KR102918757B1 (ko) 2019-06-10 2026-01-28 에이에스엠 아이피 홀딩 비.브이. 석영 에피택셜 챔버를 세정하는 방법
KR20200143254A (ko) 2019-06-11 2020-12-23 에이에스엠 아이피 홀딩 비.브이. 개질 가스를 사용하여 전자 구조를 형성하는 방법, 상기 방법을 수행하기 위한 시스템, 및 상기 방법을 사용하여 형성되는 구조
USD944946S1 (en) 2019-06-14 2022-03-01 Asm Ip Holding B.V. Shower plate
KR102911421B1 (ko) 2019-07-03 2026-01-12 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치용 온도 제어 조립체 및 이를 사용하는 방법
JP7499079B2 (ja) 2019-07-09 2024-06-13 エーエスエム・アイピー・ホールディング・ベー・フェー 同軸導波管を用いたプラズマ装置、基板処理方法
CN112216646B (zh) 2019-07-10 2026-02-10 Asmip私人控股有限公司 基板支撑组件及包括其的基板处理装置
KR102895115B1 (ko) 2019-07-16 2025-12-03 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR102860110B1 (ko) 2019-07-17 2025-09-16 에이에스엠 아이피 홀딩 비.브이. 실리콘 게르마늄 구조를 형성하는 방법
KR20210010816A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 라디칼 보조 점화 플라즈마 시스템 및 방법
US11643724B2 (en) 2019-07-18 2023-05-09 Asm Ip Holding B.V. Method of forming structures using a neutral beam
KR102903090B1 (ko) 2019-07-19 2025-12-19 에이에스엠 아이피 홀딩 비.브이. 토폴로지-제어된 비정질 탄소 중합체 막을 형성하는 방법
TWI839544B (zh) 2019-07-19 2024-04-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成形貌受控的非晶碳聚合物膜之方法
CN112309843B (zh) 2019-07-29 2026-01-23 Asmip私人控股有限公司 实现高掺杂剂掺入的选择性沉积方法
CN112309899B (zh) 2019-07-30 2025-11-14 Asmip私人控股有限公司 基板处理设备
KR20210015655A (ko) 2019-07-30 2021-02-10 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 방법
CN112309900B (zh) 2019-07-30 2025-11-04 Asmip私人控股有限公司 基板处理设备
US11587815B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11227782B2 (en) 2019-07-31 2022-01-18 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587814B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
KR20210018759A (ko) 2019-08-05 2021-02-18 에이에스엠 아이피 홀딩 비.브이. 화학물질 공급원 용기를 위한 액체 레벨 센서
CN112342526A (zh) 2019-08-09 2021-02-09 Asm Ip私人控股有限公司 包括冷却装置的加热器组件及其使用方法
KR20210021266A (ko) 2019-08-14 2021-02-25 에이에스엠 아이피 홀딩 비.브이. 웨이퍼를 처리하는 장치 및 방법
USD965524S1 (en) 2019-08-19 2022-10-04 Asm Ip Holding B.V. Susceptor support
USD965044S1 (en) 2019-08-19 2022-09-27 Asm Ip Holding B.V. Susceptor shaft
JP7810514B2 (ja) 2019-08-21 2026-02-03 エーエスエム・アイピー・ホールディング・ベー・フェー 成膜原料混合ガス生成装置及び成膜装置
USD949319S1 (en) 2019-08-22 2022-04-19 Asm Ip Holding B.V. Exhaust duct
USD940837S1 (en) 2019-08-22 2022-01-11 Asm Ip Holding B.V. Electrode
KR20210024423A (ko) 2019-08-22 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 홀을 구비한 구조체를 형성하기 위한 방법
USD979506S1 (en) 2019-08-22 2023-02-28 Asm Ip Holding B.V. Insulator
TWI838570B (zh) 2019-08-23 2024-04-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 使用雙(二乙基胺基)矽烷藉由peald沉積具有經改良品質之氧化矽膜的方法
US11286558B2 (en) 2019-08-23 2022-03-29 Asm Ip Holding B.V. Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film
CN112442674A (zh) 2019-09-03 2021-03-05 Asm Ip私人控股有限公司 用于沉积硫族化物膜的方法和设备以及包括膜的结构
KR102806450B1 (ko) 2019-09-04 2025-05-12 에이에스엠 아이피 홀딩 비.브이. 희생 캡핑 층을 이용한 선택적 증착 방법
KR102733104B1 (ko) 2019-09-05 2024-11-22 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US12469693B2 (en) 2019-09-17 2025-11-11 Asm Ip Holding B.V. Method of forming a carbon-containing layer and structure including the layer
US11562901B2 (en) 2019-09-25 2023-01-24 Asm Ip Holding B.V. Substrate processing method
CN112593212B (zh) 2019-10-02 2023-12-22 Asm Ip私人控股有限公司 通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法
KR20210042810A (ko) 2019-10-08 2021-04-20 에이에스엠 아이피 홀딩 비.브이. 활성 종을 이용하기 위한 가스 분배 어셈블리를 포함한 반응기 시스템 및 이를 사용하는 방법
TW202128273A (zh) 2019-10-08 2021-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 氣體注入系統、及將材料沉積於反應室內之基板表面上的方法
TWI846953B (zh) 2019-10-08 2024-07-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理裝置
KR102879443B1 (ko) 2019-10-10 2025-11-03 에이에스엠 아이피 홀딩 비.브이. 포토레지스트 하부층을 형성하기 위한 방법 및 이를 포함한 구조체
US12009241B2 (en) 2019-10-14 2024-06-11 Asm Ip Holding B.V. Vertical batch furnace assembly with detector to detect cassette
TWI834919B (zh) 2019-10-16 2024-03-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 氧化矽之拓撲選擇性膜形成之方法
US11637014B2 (en) 2019-10-17 2023-04-25 Asm Ip Holding B.V. Methods for selective deposition of doped semiconductor material
KR102845724B1 (ko) 2019-10-21 2025-08-13 에이에스엠 아이피 홀딩 비.브이. 막을 선택적으로 에칭하기 위한 장치 및 방법
KR20210050453A (ko) 2019-10-25 2021-05-07 에이에스엠 아이피 홀딩 비.브이. 기판 표면 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
US11646205B2 (en) 2019-10-29 2023-05-09 Asm Ip Holding B.V. Methods of selectively forming n-type doped material on a surface, systems for selectively forming n-type doped material, and structures formed using same
KR102890638B1 (ko) 2019-11-05 2025-11-25 에이에스엠 아이피 홀딩 비.브이. 도핑된 반도체 층을 갖는 구조체 및 이를 형성하기 위한 방법 및 시스템
US11501968B2 (en) 2019-11-15 2022-11-15 Asm Ip Holding B.V. Method for providing a semiconductor device with silicon filled gaps
KR102861314B1 (ko) 2019-11-20 2025-09-17 에이에스엠 아이피 홀딩 비.브이. 기판의 표면 상에 탄소 함유 물질을 증착하는 방법, 상기 방법을 사용하여 형성된 구조물, 및 상기 구조물을 형성하기 위한 시스템
KR20210065848A (ko) 2019-11-26 2021-06-04 에이에스엠 아이피 홀딩 비.브이. 제1 유전체 표면과 제2 금속성 표면을 포함한 기판 상에 타겟 막을 선택적으로 형성하기 위한 방법
CN112951697B (zh) 2019-11-26 2025-07-29 Asmip私人控股有限公司 基板处理设备
CN112885692B (zh) 2019-11-29 2025-08-15 Asmip私人控股有限公司 基板处理设备
CN120432376A (zh) 2019-11-29 2025-08-05 Asm Ip私人控股有限公司 基板处理设备
JP7527928B2 (ja) 2019-12-02 2024-08-05 エーエスエム・アイピー・ホールディング・ベー・フェー 基板処理装置、基板処理方法
KR20210070898A (ko) 2019-12-04 2021-06-15 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11885013B2 (en) 2019-12-17 2024-01-30 Asm Ip Holding B.V. Method of forming vanadium nitride layer and structure including the vanadium nitride layer
US11527403B2 (en) 2019-12-19 2022-12-13 Asm Ip Holding B.V. Methods for filling a gap feature on a substrate surface and related semiconductor structures
JP7636892B2 (ja) 2020-01-06 2025-02-27 エーエスエム・アイピー・ホールディング・ベー・フェー チャネル付きリフトピン
KR20210089077A (ko) 2020-01-06 2021-07-15 에이에스엠 아이피 홀딩 비.브이. 가스 공급 어셈블리, 이의 구성 요소, 및 이를 포함하는 반응기 시스템
US11993847B2 (en) 2020-01-08 2024-05-28 Asm Ip Holding B.V. Injector
KR102882467B1 (ko) 2020-01-16 2025-11-05 에이에스엠 아이피 홀딩 비.브이. 고 종횡비 피처를 형성하는 방법
KR102675856B1 (ko) 2020-01-20 2024-06-17 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법 및 박막 표면 개질 방법
TWI889744B (zh) 2020-01-29 2025-07-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 污染物捕集系統、及擋板堆疊
TWI871421B (zh) 2020-02-03 2025-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 包括釩或銦層的裝置、結構及其形成方法、系統
KR20210100010A (ko) 2020-02-04 2021-08-13 에이에스엠 아이피 홀딩 비.브이. 대형 물품의 투과율 측정을 위한 방법 및 장치
US11776846B2 (en) 2020-02-07 2023-10-03 Asm Ip Holding B.V. Methods for depositing gap filling fluids and related systems and devices
KR20210103953A (ko) 2020-02-13 2021-08-24 에이에스엠 아이피 홀딩 비.브이. 가스 분배 어셈블리 및 이를 사용하는 방법
KR102916725B1 (ko) 2020-02-13 2026-01-23 에이에스엠 아이피 홀딩 비.브이. 수광 장치를 포함하는 기판 처리 장치 및 수광 장치의 교정 방법
TWI855223B (zh) 2020-02-17 2024-09-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於生長磷摻雜矽層之方法
TWI895326B (zh) 2020-02-28 2025-09-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 專用於零件清潔的系統
KR20210113043A (ko) 2020-03-04 2021-09-15 에이에스엠 아이피 홀딩 비.브이. 반응기 시스템용 정렬 고정구
US11876356B2 (en) 2020-03-11 2024-01-16 Asm Ip Holding B.V. Lockout tagout assembly and system and method of using same
KR20210116240A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 조절성 접합부를 갖는 기판 핸들링 장치
CN113394086A (zh) 2020-03-12 2021-09-14 Asm Ip私人控股有限公司 用于制造具有目标拓扑轮廓的层结构的方法
US12173404B2 (en) 2020-03-17 2024-12-24 Asm Ip Holding B.V. Method of depositing epitaxial material, structure formed using the method, and system for performing the method
KR102755229B1 (ko) 2020-04-02 2025-01-14 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법
TWI887376B (zh) 2020-04-03 2025-06-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 半導體裝置的製造方法
TWI888525B (zh) 2020-04-08 2025-07-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於選擇性蝕刻氧化矽膜之設備及方法
KR20210127620A (ko) 2020-04-13 2021-10-22 에이에스엠 아이피 홀딩 비.브이. 질소 함유 탄소 막을 형성하는 방법 및 이를 수행하기 위한 시스템
US11821078B2 (en) 2020-04-15 2023-11-21 Asm Ip Holding B.V. Method for forming precoat film and method for forming silicon-containing film
KR20210128343A (ko) 2020-04-15 2021-10-26 에이에스엠 아이피 홀딩 비.브이. 크롬 나이트라이드 층을 형성하는 방법 및 크롬 나이트라이드 층을 포함하는 구조
US11996289B2 (en) 2020-04-16 2024-05-28 Asm Ip Holding B.V. Methods of forming structures including silicon germanium and silicon layers, devices formed using the methods, and systems for performing the methods
TW202143328A (zh) 2020-04-21 2021-11-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於調整膜應力之方法
KR102866804B1 (ko) 2020-04-24 2025-09-30 에이에스엠 아이피 홀딩 비.브이. 냉각 가스 공급부를 포함한 수직형 배치 퍼니스 어셈블리
TW202539998A (zh) 2020-04-24 2025-10-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 包含釩化合物之組成物與容器及用於穩定釩化合物之方法及系統
TW202208671A (zh) 2020-04-24 2022-03-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成包括硼化釩及磷化釩層的結構之方法
US11898243B2 (en) 2020-04-24 2024-02-13 Asm Ip Holding B.V. Method of forming vanadium nitride-containing layer
KR20210132600A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐, 질소 및 추가 원소를 포함한 층을 증착하기 위한 방법 및 시스템
KR102783898B1 (ko) 2020-04-29 2025-03-18 에이에스엠 아이피 홀딩 비.브이. 고체 소스 전구체 용기
KR20210134869A (ko) 2020-05-01 2021-11-11 에이에스엠 아이피 홀딩 비.브이. Foup 핸들러를 이용한 foup의 빠른 교환
JP7726664B2 (ja) 2020-05-04 2025-08-20 エーエスエム・アイピー・ホールディング・ベー・フェー 基板を処理するための基板処理システム
JP7736446B2 (ja) 2020-05-07 2025-09-09 エーエスエム・アイピー・ホールディング・ベー・フェー 同調回路を備える反応器システム
KR20210137395A (ko) 2020-05-07 2021-11-17 에이에스엠 아이피 홀딩 비.브이. 불소계 라디칼을 이용하여 반응 챔버의 인시츄 식각을 수행하기 위한 장치 및 방법
KR102788543B1 (ko) 2020-05-13 2025-03-27 에이에스엠 아이피 홀딩 비.브이. 반응기 시스템용 레이저 정렬 고정구
KR20210141384A (ko) 2020-05-15 2021-11-23 에이에스엠 아이피 홀딩 비.브이. 다중 전구체를 사용하여 실리콘 게르마늄 균일도를 제어하기 위한 방법
KR102905441B1 (ko) 2020-05-19 2025-12-30 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210145079A (ko) 2020-05-21 2021-12-01 에이에스엠 아이피 홀딩 비.브이. 기판을 처리하기 위한 플랜지 및 장치
KR102795476B1 (ko) 2020-05-21 2025-04-11 에이에스엠 아이피 홀딩 비.브이. 다수의 탄소 층을 포함한 구조체 및 이를 형성하고 사용하는 방법
KR102702526B1 (ko) 2020-05-22 2024-09-03 에이에스엠 아이피 홀딩 비.브이. 과산화수소를 사용하여 박막을 증착하기 위한 장치
KR20210146802A (ko) 2020-05-26 2021-12-06 에이에스엠 아이피 홀딩 비.브이. 붕소 및 갈륨을 함유한 실리콘 게르마늄 층을 증착하는 방법
TWI876048B (zh) 2020-05-29 2025-03-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202212620A (zh) 2020-06-02 2022-04-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 處理基板之設備、形成膜之方法、及控制用於處理基板之設備之方法
KR20210156219A (ko) 2020-06-16 2021-12-24 에이에스엠 아이피 홀딩 비.브이. 붕소를 함유한 실리콘 게르마늄 층을 증착하는 방법
CN113838794B (zh) 2020-06-24 2024-09-27 Asmip私人控股有限公司 用于形成设置有硅的层的方法
TWI873359B (zh) 2020-06-30 2025-02-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TWI896694B (zh) 2020-07-01 2025-09-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 沉積方法、半導體結構、及沉積系統
KR102707957B1 (ko) 2020-07-08 2024-09-19 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법
KR20220010438A (ko) 2020-07-17 2022-01-25 에이에스엠 아이피 홀딩 비.브이. 포토리소그래피에 사용하기 위한 구조체 및 방법
KR20220011092A (ko) 2020-07-20 2022-01-27 에이에스엠 아이피 홀딩 비.브이. 전이 금속층을 포함하는 구조체를 형성하기 위한 방법 및 시스템
TWI878570B (zh) 2020-07-20 2025-04-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於沉積鉬層之方法及系統
TW202219303A (zh) 2020-07-27 2022-05-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 薄膜沉積製程
KR20220020210A (ko) 2020-08-11 2022-02-18 에이에스엠 아이피 홀딩 비.브이. 기판 상에 티타늄 알루미늄 카바이드 막 구조체 및 관련 반도체 구조체를 증착하는 방법
KR102915124B1 (ko) 2020-08-14 2026-01-19 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법
US12040177B2 (en) 2020-08-18 2024-07-16 Asm Ip Holding B.V. Methods for forming a laminate film by cyclical plasma-enhanced deposition processes
KR20220026500A (ko) 2020-08-25 2022-03-04 에이에스엠 아이피 홀딩 비.브이. 표면을 세정하는 방법
US11725280B2 (en) 2020-08-26 2023-08-15 Asm Ip Holding B.V. Method for forming metal silicon oxide and metal silicon oxynitride layers
KR20220027772A (ko) 2020-08-27 2022-03-08 에이에스엠 아이피 홀딩 비.브이. 다중 패터닝 공정을 사용하여 패터닝된 구조체를 형성하기 위한 방법 및 시스템
TWI904232B (zh) 2020-09-10 2025-11-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 沉積間隙填充流體之方法及相關系統和裝置
USD990534S1 (en) 2020-09-11 2023-06-27 Asm Ip Holding B.V. Weighted lift pin
KR20220036866A (ko) 2020-09-16 2022-03-23 에이에스엠 아이피 홀딩 비.브이. 실리콘 산화물 증착 방법
USD1012873S1 (en) 2020-09-24 2024-01-30 Asm Ip Holding B.V. Electrode for semiconductor processing apparatus
TWI889903B (zh) 2020-09-25 2025-07-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
US12009224B2 (en) 2020-09-29 2024-06-11 Asm Ip Holding B.V. Apparatus and method for etching metal nitrides
CN114388427A (zh) 2020-10-06 2022-04-22 Asm Ip私人控股有限公司 用于在特征的侧壁上形成氮化硅的方法和系统
KR20220045900A (ko) 2020-10-06 2022-04-13 에이에스엠 아이피 홀딩 비.브이. 실리콘 함유 재료를 증착하기 위한 증착 방법 및 장치
CN114293174A (zh) 2020-10-07 2022-04-08 Asm Ip私人控股有限公司 气体供应单元和包括气体供应单元的衬底处理设备
TW202229613A (zh) 2020-10-14 2022-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 於階梯式結構上沉積材料的方法
KR102873665B1 (ko) 2020-10-15 2025-10-17 에이에스엠 아이피 홀딩 비.브이. 반도체 소자의 제조 방법, 및 ether-cat을 사용하는 기판 처리 장치
KR20220053482A (ko) 2020-10-22 2022-04-29 에이에스엠 아이피 홀딩 비.브이. 바나듐 금속을 증착하는 방법, 구조체, 소자 및 증착 어셈블리
TW202223136A (zh) 2020-10-28 2022-06-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於在基板上形成層之方法、及半導體處理系統
TWI902467B (zh) * 2020-11-06 2025-10-21 美商應用材料股份有限公司 增強材料結構的處理
TW202229620A (zh) 2020-11-12 2022-08-01 特文特大學 沉積系統、用於控制反應條件之方法、沉積方法
TW202229795A (zh) 2020-11-23 2022-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 具注入器之基板處理設備
TW202235649A (zh) 2020-11-24 2022-09-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 填充間隙之方法與相關之系統及裝置
TW202235675A (zh) 2020-11-30 2022-09-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 注入器、及基板處理設備
US12255053B2 (en) 2020-12-10 2025-03-18 Asm Ip Holding B.V. Methods and systems for depositing a layer
TW202233884A (zh) 2020-12-14 2022-09-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成臨限電壓控制用之結構的方法
CN114639631A (zh) 2020-12-16 2022-06-17 Asm Ip私人控股有限公司 跳动和摆动测量固定装置
TW202232639A (zh) 2020-12-18 2022-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 具有可旋轉台的晶圓處理設備
TW202226899A (zh) 2020-12-22 2022-07-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 具匹配器的電漿處理裝置
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TW202242184A (zh) 2020-12-22 2022-11-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 前驅物膠囊、前驅物容器、氣相沉積總成、及將固態前驅物裝載至前驅物容器中之方法
USD981973S1 (en) 2021-05-11 2023-03-28 Asm Ip Holding B.V. Reactor wall for substrate processing apparatus
USD1023959S1 (en) 2021-05-11 2024-04-23 Asm Ip Holding B.V. Electrode for substrate processing apparatus
USD980814S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas distributor for substrate processing apparatus
USD980813S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas flow control plate for substrate processing apparatus
US12020991B2 (en) * 2021-08-26 2024-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. High-k gate dielectric and method forming same
USD990441S1 (en) 2021-09-07 2023-06-27 Asm Ip Holding B.V. Gas flow control plate
USD1099184S1 (en) 2021-11-29 2025-10-21 Asm Ip Holding B.V. Weighted lift pin
USD1060598S1 (en) 2021-12-03 2025-02-04 Asm Ip Holding B.V. Split showerhead cover

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003243534A (ja) * 2002-02-14 2003-08-29 Hitachi Ltd 半導体装置
WO2004066376A1 (ja) * 2003-01-17 2004-08-05 Fujitsu Limited 誘電体膜の形成方法
JP2005150228A (ja) * 2003-11-12 2005-06-09 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2010103130A (ja) * 2008-10-21 2010-05-06 Panasonic Corp 半導体装置及びその製造方法
JP2010165705A (ja) * 2009-01-13 2010-07-29 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2011066345A (ja) * 2009-09-18 2011-03-31 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び基板処理システム
JP2011134909A (ja) * 2009-12-24 2011-07-07 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び基板処理システム

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100718839B1 (ko) * 2005-08-31 2007-05-16 삼성전자주식회사 박막 제조 방법 및 이를 이용한 커패시터의 제조 방법
JP5119606B2 (ja) * 2006-03-31 2013-01-16 東京エレクトロン株式会社 半導体装置及び半導体装置の製造方法
US8765570B2 (en) * 2012-06-12 2014-07-01 Intermolecular, Inc. Manufacturable high-k DRAM MIM capacitor structure

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003243534A (ja) * 2002-02-14 2003-08-29 Hitachi Ltd 半導体装置
WO2004066376A1 (ja) * 2003-01-17 2004-08-05 Fujitsu Limited 誘電体膜の形成方法
JP2005150228A (ja) * 2003-11-12 2005-06-09 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2010103130A (ja) * 2008-10-21 2010-05-06 Panasonic Corp 半導体装置及びその製造方法
JP2010165705A (ja) * 2009-01-13 2010-07-29 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2011066345A (ja) * 2009-09-18 2011-03-31 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び基板処理システム
JP2011134909A (ja) * 2009-12-24 2011-07-07 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び基板処理システム

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020053612A (ja) * 2018-09-28 2020-04-02 東京エレクトロン株式会社 半導体装置の製造方法
WO2020066819A1 (ja) * 2018-09-28 2020-04-02 東京エレクトロン株式会社 半導体装置の製造方法
JP7149794B2 (ja) 2018-09-28 2022-10-07 東京エレクトロン株式会社 半導体装置の製造方法
WO2021015019A1 (ja) * 2019-07-24 2021-01-28 東京エレクトロン株式会社 キャパシタ形成システム及びキャパシタ形成方法
WO2022168773A1 (ja) * 2021-02-08 2022-08-11 東京エレクトロン株式会社 基板処理方法、及び基板処理装置

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