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WO2012120730A1 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

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WO2012120730A1
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semiconductor device
protective film
region
manufacturing
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増田　健良
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Sumitomo Electric Industries Ltd
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Sumitomo Electric Industries Ltd
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    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H10P30/20—
    • H10P30/2042—
    • H10P30/21—
    • H10P95/906—

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device, and more specifically, a method for manufacturing a semiconductor device capable of suppressing surface roughness of a substrate in activation annealing for activating impurities introduced into a substrate made of silicon carbide. It is about.
  • silicon carbide has been increasingly adopted as a material constituting semiconductor devices in order to enable higher breakdown voltage, lower loss, and use in high-temperature environments.
  • Silicon carbide is a wide band gap semiconductor having a larger band gap than silicon that has been widely used as a material for forming semiconductor devices. Therefore, by adopting silicon carbide as a material constituting the semiconductor device, it is possible to achieve a high breakdown voltage and a low on-resistance of the semiconductor device.
  • a semiconductor device that employs silicon carbide as a material has an advantage that a decrease in characteristics when used in a high temperature environment is small as compared with a semiconductor device that employs silicon as a material.
  • activation annealing for activating the impurity is performed.
  • activation annealing of a substrate made of silicon carbide needs to be performed at a high temperature.
  • surface roughness of the substrate may occur due to activation annealing. Since the surface roughness may adversely affect the characteristics of the semiconductor device to be manufactured, it is desirable to reduce the surface roughness.
  • a method for manufacturing a silicon carbide semiconductor device has been proposed in which the surface of an ion-implanted region is covered with a silicon nitride film before activation annealing of impurities introduced by ion implantation (for example, JP-A-7-86199 (Patent Document 1)).
  • the substrate needs to be heated to a high temperature of 1600 ° C. or higher. Therefore, in the method of manufacturing a semiconductor device described in Patent Document 1, there is a risk that a crack may occur in the silicon nitride film due to a difference in linear expansion coefficient between silicon carbide and silicon nitride. And when a crack arises in the silicon nitride film as a protective film, the problem that the surface roughness of a board
  • the present invention has been made to address such problems, and an object thereof is to provide a method of manufacturing a semiconductor device capable of suppressing surface roughness in activation annealing of a substrate made of silicon carbide. That is.
  • a method of manufacturing a semiconductor device includes a step of preparing a substrate made of silicon carbide, a step of performing ion implantation on the substrate, and forming a protective film made of silicon nitride on the substrate on which ion implantation has been performed. And a step of heating the substrate on which the protective film is formed to a temperature range of 1600 ° C. or higher in an atmosphere containing a gas containing nitrogen atoms.
  • the temperature is 1600 ° C. or higher in an atmosphere containing a gas containing nitrogen atoms.
  • Activation annealing is performed by heating the zone.
  • the crack is caused by the silicon nitride generated by the combination of silicon released from the silicon carbide substrate and nitrogen atoms contained in the gas in the atmosphere. Is suppressed.
  • surface roughness in activation annealing of a substrate made of silicon carbide can be suppressed.
  • the substrate on which the protective film is formed in the step of heating the substrate, may be heated to a temperature range of 1900 ° C. or lower.
  • the heating temperature of the substrate By setting the heating temperature of the substrate to 1900 ° C. or lower, it is possible to more reliably suppress the surface roughness of the substrate by the protective film made of silicon nitride.
  • the substrate on which the protective film is formed is heated in an atmosphere containing nitrogen gas.
  • Nitrogen gas is suitable as a gas (gas containing nitrogen atoms) constituting the atmosphere of the process of heating the substrate because it is inexpensive and easy to handle.
  • the protective film in the step of forming the protective film, may be formed by a CVD (Chemical Vapor Deposition) method.
  • the CVD method is suitable as a method for forming a protective film made of silicon nitride.
  • the method for manufacturing a semiconductor device of the present invention it is possible to provide a method for manufacturing a semiconductor device capable of suppressing surface roughness in activation annealing of a substrate made of silicon carbide. it can.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • MOSFET 100 as a semiconductor device is a DiMOSFET, and includes a silicon carbide substrate 1 having a conductivity type of n type (first conductivity type) and a buffer made of silicon carbide and having a conductivity type of n type.
  • Layer 2 drift layer 3 made of silicon carbide and having n conductivity type, a pair of p type body regions 4 having conductivity type of p type (second conductivity type), and n + region 5 having conductivity type of n type.
  • a p + region 6 having a conductivity type of p type.
  • Buffer layer 2 is formed on one main surface 1A of silicon carbide substrate 1 and has an n-type conductivity by including an n-type impurity.
  • Drift layer 3 is formed on buffer layer 2 and has an n-type conductivity by including an n-type impurity.
  • the n-type impurity contained in the drift layer 3 is, for example, N (nitrogen), and is contained at a lower concentration (density) than the n-type impurity contained in the buffer layer 2.
  • Buffer layer 2 and drift layer 3 are epitaxial growth layers formed on one main surface 1 ⁇ / b> A of silicon carbide substrate 1.
  • the pair of p-type body regions 4 are formed separately from each other so as to include a main surface 3A opposite to the main surface on the silicon carbide substrate 1 side in the epitaxial growth layer, and p-type impurities (conductivity type is p-type). By including an impurity), the conductivity type is p-type.
  • the p-type impurity contained in p-type body region 4 is, for example, aluminum (Al), boron (B), or the like.
  • the n + region 5 is formed inside each of the pair of p-type body regions 4 so as to include the main surface 3 ⁇ / b > A and be surrounded by the p-type body region 4.
  • the n + region 5 contains an n-type impurity, such as P, at a higher concentration (density) than the n-type impurity contained in the drift layer 3.
  • P + region 6 includes main surface 3 ⁇ / b > A , is surrounded by p type body region 4, and is formed inside each of the pair of p type body regions 4 so as to be adjacent to n + region 5.
  • the p + region 6 contains a p-type impurity such as Al at a higher concentration (density) than the p-type impurity contained in the p-type body region 4.
  • the buffer layer 2, the drift layer 3, the p-type body region 4, the n + region 5 and the p + region 6 constitute an active layer 7.
  • MOSFET 100 includes a gate oxide film 91 as a gate insulating film, a gate electrode 93, a pair of source contact electrodes 92, an interlayer insulating film 94, a source wiring 95, and a drain electrode 96. And.
  • Gate oxide film 91 is formed on main surface 3A of the epitaxial growth layer so as to contact main surface 3A and extend from the upper surface of one n + region 5 to the upper surface of the other n + region 5,
  • it is made of silicon dioxide (SiO 2 ).
  • Gate electrode 93 is arranged in contact with gate oxide film 91 so as to extend from one n + region 5 to the other n + region 5.
  • the gate electrode 93 is made of a conductor such as polysilicon or Al to which impurities are added.
  • Source contact electrode 92 extends from each of the pair of n + regions 5 in a direction away from gate oxide film 91 to reach p + region 6 and is in contact with main surface 3A. .
  • the source contact electrode 92 is made of a material capable of ohmic contact with the n + region 5 such as Ni x Si y (nickel silicide).
  • Interlayer insulating film 94 is formed to surround gate electrode 93 on main surface 3A of drift layer 3 and to extend from one p-type body region 4 to the other p-type body region 4, for example, it is made from silicon dioxide (SiO 2) which is an insulator.
  • Source wiring 95 surrounds interlayer insulating film 94 on main surface 3 ⁇ / b> A of drift layer 3 and extends to the upper surface of source contact electrode 92.
  • the source wiring 95 is made of a conductor such as Al and is electrically connected to the n + region 5 through the source contact electrode 92.
  • Drain electrode 96 is formed in contact with the main surface of silicon carbide substrate 1 opposite to the side on which drift layer 3 is formed. Drain electrode 96 is made of a material capable of making ohmic contact with silicon carbide substrate 1 such as Ni x Si y , and is electrically connected to silicon carbide substrate 1.
  • MOSFET 100 in the state where the voltage of gate electrode 93 is lower than the threshold voltage, that is, in the off state, even if a voltage is applied to the drain electrode, p-type body region 4 located immediately below gate oxide film 91 drifts. The pn junction with the layer 3 is reverse-biased and becomes non-conductive.
  • a voltage equal to or higher than the threshold voltage is applied to the gate electrode 93, an inversion layer is formed in the channel region in the vicinity of the p-type body region 4 in contact with the gate oxide film 91.
  • n + region 5 and drift layer 3 are electrically connected, and a current flows between source line 95 and drain electrode 96.
  • MOSFET 100 an inversion layer is formed in the channel region, which is a region in contact with gate oxide film 91 of p-type body region 4, and current flows through the inversion layer. For this reason, when surface roughness occurs on the main surface 3A, the resistance (channel resistance) in the inversion layer increases and the on-resistance increases.
  • MOSFET 100 in the present embodiment is manufactured by the method for manufacturing a semiconductor device in the present embodiment described below, so that surface roughness of main surface 3A is reduced and the occurrence of the above problem is suppressed. Yes.
  • a method for manufacturing MOSFET 100 in the present embodiment will be described with reference to FIGS.
  • a silicon carbide substrate preparation step is performed as a step (S110).
  • silicon carbide substrate 1 obtained by slicing an ingot manufactured by a sublimation method is prepared.
  • an epitaxial growth step is performed as a step (S120).
  • step (S120) referring to FIG. 3, buffer layer 2 and drift layer 3 made of silicon carbide are sequentially formed on one main surface 1A of silicon carbide substrate 1 by epitaxial growth. Thereby, substrate 8 with an epitaxial growth layer as a substrate made of silicon carbide is obtained.
  • an ion implantation step is performed as a step (S130).
  • step (S130) referring to FIGS. 3 and 4, first, ion implantation for forming p type body region 4 is performed. Specifically, for example, Al (aluminum) ions are implanted into drift layer 3 to form p-type body region 4. Next, ion implantation for forming the n + region 5 is performed. Specifically, for example, P (phosphorus) ions are implanted into p type body region 4 to form n + region 5 in p type body region 4. Further, ion implantation for forming the p + region 6 is performed.
  • Al ions are implanted into the p-type body region 4, thereby forming a p + region 6 in the p-type body region 4.
  • the ion implantation can be performed by, for example, forming a mask layer made of silicon dioxide (SiO 2 ) on the main surface of the drift layer 3 and having an opening in a desired region where ion implantation is to be performed.
  • a protective film forming step is performed as a step (S140).
  • protective film 80 made of silicon nitride is formed on main surface 3A of substrate 8 with the epitaxial growth layer on which ion implantation has been performed in step (S130).
  • This protective film 80 can be formed by, for example, a plasma CVD method.
  • the thickness of the protective film 80 can be 0.1 micrometer or more and 1 micrometer or less, for example.
  • an activation annealing step is performed as a step (S150).
  • the substrate 8 with the epitaxial growth layer on which the protective film 80 is formed in the step (S140) is heated to a temperature range of 1600 ° C. or higher in an atmosphere containing a gas containing nitrogen atoms.
  • the impurity introduced into the substrate 8 with the epitaxial growth layer by ion implantation in the step (S130) is activated, and the p-type body region 4, n + region 5 and p + region 6 of desired conductivity type are obtained.
  • the substrate 8 with an epitaxial growth layer is heated in an atmosphere containing a gas containing nitrogen atoms. Therefore, silicon separated from the substrate 8 with the epitaxial growth layer is combined with nitrogen in the atmosphere to be silicon nitride.
  • a silicon nitride film 82 is formed at the boundary between the substrate 8 with the epitaxial growth layer and the protective film 80, and a crack suppressing portion 81 that is made of silicon nitride and fills (repairs) the crack 80A. Is formed. Thereby, generation
  • the gas containing nitrogen atoms for example, nitrogen gas, ammonia gas, nitrogen monoxide gas, nitrogen dioxide gas and the like can be employed.
  • Nitrogen gas is particularly suitable as the gas containing nitrogen atoms because it is inexpensive and easy to handle.
  • the substrate 8 with an epitaxial growth layer may be heated in a nitrogen gas atmosphere.
  • the heating temperature of the substrate 8 with an epitaxial growth layer is preferably 1900 ° C. or lower.
  • the heating temperature of the substrate 8 with the epitaxial growth layer is preferably 1700 ° C. or higher, for example, 1800 ° C.
  • a protective film removal step is performed as a step (S160).
  • the protective film 80 is removed.
  • the removal of the protective film 80 may be performed using, for example, a hydrofluoric acid-based liquid or may be performed by a fluorine-based plasma treatment.
  • an oxide film forming step is performed as a step (S170).
  • this step (S170) referring to FIG. 8, for example, an oxide film (gate oxide film) 91 is formed by performing a heat treatment of heating to 1300 ° C. and holding for 60 minutes in an oxygen atmosphere.
  • an electrode forming step is performed as a step (S180).
  • gate electrode 93 made of polysilicon which is a conductor doped with impurities at a high concentration is formed by, for example, CVD, photolithography and etching. Is done.
  • an interlayer insulating film 94 made of SiO 2 as an insulator is formed on the main surface 3A so as to surround the gate electrode 93 by, eg, CVD.
  • the interlayer insulating film 94 and the oxide film 91 in the region where the source contact electrode 92 is to be formed are removed by photolithography and etching.
  • a nickel (Ni) film formed by vapor deposition is heated and silicided, whereby the source contact electrode 92 and the drain electrode 96 are formed.
  • source wiring 95 made of Al as a conductor surrounds interlayer insulating film 94 on main surface 3A and extends to the upper surfaces of n + region 5 and source contact electrode 92. To be formed. With the above procedure, MOSFET 100 in the present embodiment is completed.
  • the semiconductor device that can be manufactured by the manufacturing method of the present invention is not limited thereto.
  • the method of manufacturing a semiconductor device of the present invention can be widely applied to a method of manufacturing a semiconductor device in which a process of performing activation annealing after ion implantation is performed on a substrate made of silicon carbide.
  • the method for manufacturing a semiconductor device of the present invention can be applied particularly advantageously to a method for manufacturing a semiconductor device in which a process of performing activation annealing after ion implantation is performed on a substrate made of silicon carbide.
  • SYMBOLS 1 Silicon carbide substrate, 1A main surface, 2 Buffer layer, 3 Drift layer, 3A main surface, 4 p-type body area

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Abstract

　ＭＯＳＦＥＴの製造方法は、炭化珪素からなるエピタキシャル成長層付き基板（８）を準備する工程と、エピタキシャル成長層付き基板（８）にイオン注入を実施する工程と、イオン注入が実施されたエピタキシャル成長層付き基板（８）上に窒化珪素からなる保護膜（８０）を形成する工程と、保護膜（８０）が形成されたエピタキシャル成長層付き基板（８）を、窒素原子を含むガスを含有する雰囲気中において１６００℃以上の温度域に加熱する工程とを備えている。

Description

半導体装置の製造方法
　本発明は半導体装置の製造方法に関し、より特定的には、炭化珪素からなる基板に導入された不純物を活性化させる活性化アニールにおける基板の表面荒れを抑制することが可能な半導体装置の製造方法に関するものである。
　近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
　このような炭化珪素を材料として用いた半導体装置の製造方法では、炭化珪素からなる基板に所望の不純物を導入した後、当該不純物を活性化させる活性化アニールが実施される。ここで、炭化珪素からなる基板の活性化アニールは高温で実施する必要がある。その結果、活性化アニールにより基板の表面荒れが発生する場合がある。この表面荒れは、製造される半導体装置の特性に悪影響を及ぼすおそれがあるため、低減されることが望ましい。
　これに対し、イオン注入により導入された不純物の活性化アニールの前に、イオン注入が行なわれた領域の表面を窒化珪素膜により被覆する炭化珪素半導体装置の製造方法が提案されている（たとえば、特開平７－８６１９９号公報（特許文献１）参照）。
特開平７－８６１９９号公報
　しかしながら、上記活性化アニールにおいては、基板は１６００℃以上の高温に加熱される必要がある。そのため、上記特許文献１に記載の半導体装置の製造方法では、炭化珪素と窒化珪素との線膨張係数の違い等に起因して、窒化珪素膜に亀裂が生じるおそれがある。そして、保護膜としての窒化珪素膜に亀裂が生じると、基板の表面荒れを十分に抑制できないという問題が生じる。
　本発明はこのような問題に対応するためになされたものであって、その目的は、炭化珪素からなる基板の活性化アニールにおける表面荒れを抑制することが可能な半導体装置の製造方法を提供することである。
　本発明に従った半導体装置の製造方法は、炭化珪素からなる基板を準備する工程と、基板にイオン注入を実施する工程と、イオン注入が実施された基板上に窒化珪素からなる保護膜を形成する工程と、保護膜が形成された基板を、窒素原子を含むガスを含有する雰囲気中において１６００℃以上の温度域に加熱する工程とを備えている。
　本発明の半導体装置の製造方法においては、イオン注入が実施された炭化珪素からなる基板に窒化珪素からなる保護膜を形成した後、窒素原子を含むガスを含有する雰囲気中において１６００℃以上の温度域に加熱することにより活性化アニールが実施される。このとき、窒化珪素からなる保護膜に亀裂が生じ得る状態となった場合でも、炭化珪素基板から離脱する珪素と雰囲気中のガスに含まれる窒素原子とが結合して生成する窒化珪素により当該亀裂の発生が抑制される。その結果、本発明の半導体装置の製造方法によれば、炭化珪素からなる基板の活性化アニールにおける表面荒れを抑制することができる。
　上記本発明の半導体装置の製造方法においては、基板を加熱する工程では、保護膜が形成された基板が１９００℃以下の温度域に加熱されてもよい。基板の加熱温度を１９００℃以下とすることにより、窒化珪素からなる保護膜により基板の表面荒れをより確実に抑制することが可能となる。
　上記本発明の半導体装置の製造方法においては、基板を加熱する工程では、保護膜が形成された基板が窒素ガスを含有する雰囲気中において加熱される。
　窒素ガスは、安価で取り扱いも容易であるため、上記基板を加熱する工程の雰囲気を構成するガス（窒素原子を含むガス）として好適である。
　上記本発明の半導体装置の製造方法においては、保護膜を形成する工程では、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により保護膜が形成されてもよい。ＣＶＤ法は、窒化珪素からなる保護膜を形成する方法として好適である。
　以上の説明から明らかなように、本発明の半導体装置の製造方法によれば、炭化珪素からなる基板の活性化アニールにおける表面荒れを抑制することが可能な半導体装置の製造方法を提供することができる。
本発明の一実施の形態におけるＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）の構造を示す概略断面図である。 ＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
　以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
　まず、本発明の一実施の形態における半導体装置の製造方法により製造可能な半導体装置について説明する。図１を参照して、半導体装置としてのＭＯＳＦＥＴ１００は、ＤｉＭＯＳＦＥＴであって、導電型がｎ型（第１導電型）である炭化珪素基板１と、炭化珪素からなり導電型がｎ型であるバッファ層２と、炭化珪素からなり導電型がｎ型のドリフト層３と、導電型がｐ型（第２導電型）の一対のｐ型ボディ領域４と、導電型がｎ型のｎ＋領域５と、導電型がｐ型のｐ＋領域６とを備えている。
　バッファ層２は、炭化珪素基板１の一方の主面１Ａ上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ドリフト層３は、バッファ層２上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ドリフト層３に含まれるｎ型不純物は、たとえばＮ（窒素）であり、バッファ層２に含まれるｎ型不純物よりも低い濃度（密度）で含まれている。バッファ層２およびドリフト層３は、炭化珪素基板１の一方の主面１Ａ上に形成されたエピタキシャル成長層である。
　一対のｐ型ボディ領域４は、エピタキシャル成長層において、炭化珪素基板１側の主面とは反対側の主面３Ａを含むように互いに分離して形成され、ｐ型不純物（導電型がｐ型である不純物）を含むことにより、導電型がｐ型となっている。ｐ型ボディ領域４に含まれるｐ型不純物は、たとえばアルミニウム（Ａｌ）、硼素（Ｂ）などである。
　ｎ＋領域５は、上記主面３Ａを含み、かつｐ型ボディ領域４に取り囲まれるように、一対のｐ型ボディ領域４のそれぞれの内部に形成されている。ｎ＋領域５は、ｎ型不純物、たとえばＰなどをドリフト層３に含まれるｎ型不純物よりも高い濃度（密度）で含んでいる。ｐ＋領域６は、上記主面３Ａを含み、かつｐ型ボディ領域４に取り囲まれるとともに、ｎ＋領域５に隣接するように一対のｐ型ボディ領域４のそれぞれの内部に形成されている。ｐ＋領域６は、ｐ型不純物、たとえばＡｌなどをｐ型ボディ領域４に含まれるｐ型不純物よりも高い濃度（密度）で含んでいる。上記バッファ層２、ドリフト層３、ｐ型ボディ領域４、ｎ＋領域５およびｐ＋領域６は、活性層７を構成する。
　さらに、図１を参照して、ＭＯＳＦＥＴ１００は、ゲート絶縁膜としてのゲート酸化膜９１と、ゲート電極９３と、一対のソースコンタクト電極９２と、層間絶縁膜９４と、ソース配線９５と、ドレイン電極９６とを備えている。
　ゲート酸化膜９１は、主面３Ａに接触し、一方のｎ＋領域５の上部表面から他方のｎ＋領域５の上部表面にまで延在するようにエピタキシャル成長層の主面３Ａ上に形成され、たとえば二酸化珪素（ＳｉＯ２）からなっている。
　ゲート電極９３は、一方のｎ＋領域５上から他方のｎ＋領域５上にまで延在するように、ゲート酸化膜９１に接触して配置されている。また、ゲート電極９３は、不純物が添加されたポリシリコン、Ａｌなどの導電体からなっている。
　ソースコンタクト電極９２は、一対のｎ＋領域５上のそれぞれから、ゲート酸化膜９１から離れる向きに延在してｐ＋領域６上にまで達するとともに、主面３Ａに接触して配置されている。また、ソースコンタクト電極９２は、たとえばＮｉｘＳｉｙ（ニッケルシリサイド）など、ｎ＋領域５とオーミックコンタクト可能な材料からなっている。
　層間絶縁膜９４は、ドリフト層３の主面３Ａ上においてゲート電極９３を取り囲み、かつ一方のｐ型ボディ領域４上から他方のｐ型ボディ領域４上にまで延在するように形成され、たとえば絶縁体である二酸化珪素（ＳｉＯ２）からなっている。
　ソース配線９５は、ドリフト層３の主面３Ａ上において、層間絶縁膜９４を取り囲み、かつソースコンタクト電極９２の上部表面上にまで延在している。また、ソース配線９５は、Ａｌなどの導電体からなり、ソースコンタクト電極９２を介してｎ＋領域５と電気的に接続されている。
　ドレイン電極９６は、炭化珪素基板１においてドリフト層３が形成される側とは反対側の主面に接触して形成されている。このドレイン電極９６は、たとえばＮｉｘＳｉｙなど、炭化珪素基板１とオーミックコンタクト可能な材料からなっており、炭化珪素基板１と電気的に接続されている。
　次に、ＭＯＳＦＥＴ１００の動作について説明する。図１を参照して、ゲート電極９３の電圧が閾値電圧未満の状態、すなわちオフ状態では、ドレイン電極に電圧が印加されても、ゲート酸化膜９１の直下に位置するｐ型ボディ領域４とドリフト層３との間のｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極９３に閾値電圧以上の電圧を印加すると、ｐ型ボディ領域４のゲート酸化膜９１と接触する付近であるチャネル領域において、反転層が形成される。その結果、ｎ＋領域５とドリフト層３とが電気的に接続され、ソース配線９５とドレイン電極９６との間に電流が流れる。
　ここで、上述のようにＭＯＳＦＥＴ１００では、ｐ型ボディ領域４のゲート酸化膜９１と接触する付近の領域であるチャネル領域において反転層が形成され、当該反転層を電流が流れる。そのため、主面３Ａに面荒れが生じた場合、反転層における抵抗（チャネル抵抗）が上昇し、オン抵抗が高くなるという問題を生じ得る。しかし、本実施の形態におけるＭＯＳＦＥＴ１００は、以下に説明する本実施の形態における半導体装置の製造方法により製造されていることにより、主面３Ａの面荒れが低減され、上記問題の発生が抑制されている。
　次に、本実施の形態におけるＭＯＳＦＥＴ１００の製造方法について、図２～図８を参照して説明する。図２を参照して、本実施の形態におけるＭＯＳＦＥＴ１００の製造方法では、まず工程（Ｓ１１０）として炭化珪素基板準備工程が実施される。この工程（Ｓ１１０）では、図３を参照して、たとえば昇華法により製造されたインゴットをスライスして得られた炭化珪素基板１が準備される。
　次に、工程（Ｓ１２０）としてエピタキシャル成長工程が実施される。この工程（Ｓ１２０）では、図３を参照して、エピタキシャル成長により炭化珪素基板１の一方の主面１Ａ上に炭化珪素からなるバッファ層２およびドリフト層３が順次形成される。これにより、炭化珪素からなる基板としてのエピタキシャル成長層付き基板８が得られる。
　次に、工程（Ｓ１３０）としてイオン注入工程が実施される。この工程（Ｓ１３０）では、図３および図４を参照して、まずｐ型ボディ領域４を形成するためのイオン注入が実施される。具体的には、たとえばＡｌ（アルミニウム）イオンがドリフト層３に注入されることにより、ｐ型ボディ領域４が形成される。次に、ｎ＋領域５を形成するためのイオン注入が実施される。具体的には、たとえばＰ（リン）イオンがｐ型ボディ領域４に注入されることにより、ｐ型ボディ領域４内にｎ＋領域５が形成される。さらに、ｐ＋領域６を形成するためのイオン注入が実施される。具体的には、たとえばＡｌイオンがｐ型ボディ領域４に注入されることにより、ｐ型ボディ領域４内にｐ＋領域６が形成される。上記イオン注入は、たとえばドリフト層３の主面上に二酸化珪素（ＳｉＯ２）からなり、イオン注入を実施すべき所望の領域に開口を有するマスク層を形成して実施することができる。
　次に、工程（Ｓ１４０）として保護膜形成工程が実施される。この工程（Ｓ１４０）では、図５を参照して、工程（Ｓ１３０）においてイオン注入が実施されたエピタキシャル成長層付き基板８の主面３Ａ上に窒化珪素からなる保護膜８０が形成される。この保護膜８０は、たとえばプラズマＣＶＤ法により形成することができる。また、保護膜８０の厚みは、たとえば０．１μｍ以上１μｍ以下とすることができる。
　次に、工程（Ｓ１５０）として活性化アニール工程が実施される。この工程（Ｓ１５０）では、工程（Ｓ１４０）において保護膜８０が形成されたエピタキシャル成長層付き基板８が、窒素原子を含むガスを含有する雰囲気中において１６００℃以上の温度域に加熱される。これにより、工程（Ｓ１３０）においてイオン注入によりエピタキシャル成長層付き基板８に導入された不純物が活性化し、所望の導電型のｐ型ボディ領域４、ｎ＋領域５およびｐ＋領域６が得られる。
　このとき、工程（Ｓ１５０）においてエピタキシャル成長層付き基板８が、たとえばアルゴンガス雰囲気中において加熱された場合、図６に示すように炭化珪素と窒化珪素との線膨張係数の違い等に起因して保護膜８０に亀裂８０Ａが生じるおそれがある。この場合、エピタキシャル成長層付き基板８から離脱した珪素原子が当該亀裂８０Ａを通して雰囲気中に放出される。その結果、表面荒れが発生する。
　これに対し、本実施の形態における工程（Ｓ１５０）では、エピタキシャル成長層付き基板８が窒素原子を含むガスを含有する雰囲気中において加熱される。そのため、エピタキシャル成長層付き基板８から離脱した珪素は雰囲気中の窒素と結合し、窒化珪素となる。その結果、図７に示すように、エピタキシャル成長層付き基板８と保護膜８０との境界部に窒化珪素膜８２が形成されるとともに、窒化珪素からなり亀裂８０Ａを充填（修復）する亀裂抑制部８１が形成される。これにより、亀裂８０Ａの発生や成長が抑制され、表面荒れの発生が低減される。
　ここで、上記窒素原子を含むガスとしては、たとえば窒素ガス、アンモニアガス、一酸化窒素ガス、二酸化窒素ガスなどを採用することができる。窒素ガスは、安価で取り扱いも容易であるため、上記窒素原子を含むガスとして特に好適である。また、工程（Ｓ１５０）では、エピタキシャル成長層付き基板８が、窒素ガス雰囲気中において加熱されてもよい。
　また、工程（Ｓ１５０）では、エピタキシャル成長層付き基板８の加熱温度は１９００℃以下とすることが好ましい。エピタキシャル成長層付き基板８の加熱温度を１９００℃以下とすることにより、窒化珪素からなる保護膜８０、窒化珪素膜８２および亀裂抑制部８１によって表面荒れをより確実に抑制することができる。一方、イオン注入により導入された不純物の活性化の割合を向上させる観点から、工程（Ｓ１５０）におけるエピタキシャル成長層付き基板８の加熱温度は１７００℃以上、たとえば１８００℃とすることが好ましい。
　次に、工程（Ｓ１６０）として保護膜除去工程が実施される。この工程（Ｓ１６０）では、保護膜８０が除去される。保護膜８０の除去は、たとえばフッ酸系の液体を用いて実施してもよいし、フッ素系プラズマ処理により実施してもよい。
　次に、工程（Ｓ１７０）として酸化膜形成工程が実施される。この工程（Ｓ１７０）では、図８を参照して、たとえば酸素雰囲気中において１３００℃に加熱して６０分間保持する熱処理が実施されることにより、酸化膜（ゲート酸化膜）９１が形成される。
　次に、工程（Ｓ１８０）として電極形成工程が実施される。図８および図１を参照して、この工程（Ｓ１８０）では、まず、たとえばＣＶＤ法、フォトリソグラフィおよびエッチングにより、高濃度に不純物が添加された導電体であるポリシリコンからなるゲート電極９３が形成される。その後、たとえばＣＶＤ法により、絶縁体であるＳｉＯ２からなる層間絶縁膜９４が、主面３Ａ上においてゲート電極９３を取り囲むように形成される。次に、フォトリソグラフィおよびエッチングにより、ソースコンタクト電極９２を形成すべき領域の層間絶縁膜９４と酸化膜９１とが除去される。次に、たとえば蒸着法により形成されたニッケル（Ｎｉ）膜が加熱されてシリサイド化されることにより、ソースコンタクト電極９２およびドレイン電極９６が形成される。そして、たとえば蒸着法により、導電体であるＡｌからなるソース配線９５が、主面３Ａ上において、層間絶縁膜９４を取り囲むとともに、ｎ＋領域５およびソースコンタクト電極９２の上部表面上にまで延在するように形成される。以上の手順により、本実施の形態におけるＭＯＳＦＥＴ１００が完成する。
　以上のように、本実施の形態におけるＭＯＳＦＥＴ１００の製造方法においては、工程（Ｓ１５０）において窒化珪素からなる保護膜８０に亀裂８０Ａが生じ得る状態となった場合でも、エピタキシャル成長層付き基板８から離脱する珪素と雰囲気中のガスに含まれる窒素原子とが結合して生成する窒化珪素により当該亀裂８０Ａの発生が抑制される。その結果、本実施の形態におけるＭＯＳＦＥＴ１００の製造方法によれば、エピタキシャル成長層付き基板８の活性化アニールにおける表面荒れを抑制することができる。
　なお、上記実施の形態においては、本発明の半導体装置の製造方法の一例としてＭＯＳＦＥＴが製造される場合について説明したが、本発明の製造方法により製造可能な半導体装置はこれに限られない。本発明の半導体装置の製造方法は、炭化珪素からなる基板にイオン注入を実施した後、活性化アニールを実施するプロセスが採用される半導体装置の製造方法に広く適用することができ、具体的にはダイオード、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）などの製造方法にも適用することができる。
　今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
　本発明の半導体装置の製造方法は、炭化珪素からなる基板にイオン注入を実施した後、活性化アニールを実施するプロセスが採用される半導体装置の製造方法に、特に有利に適用され得る。
　１　炭化珪素基板、１Ａ　主面、２　バッファ層、３　ドリフト層、３Ａ　主面、４　ｐ型ボディ領域、５　ｎ＋領域、６　ｐ＋領域、７　活性層、８　エピタキシャル成長層付き基板、８０　保護膜、８０Ａ　亀裂、８１　亀裂抑制部、８２　窒化珪素膜、９１　ゲート酸化膜（酸化膜）、９２　ソースコンタクト電極、９３　ゲート電極、９４　層間絶縁膜、９５　ソース配線、９６　ドレイン電極、１００　ＭＯＳＦＥＴ。

Claims (4)

  1. 　炭化珪素からなる基板（８）を準備する工程と、
    　前記基板（８）にイオン注入を実施する工程と、
    　前記イオン注入が実施された前記基板（８）上に窒化珪素からなる保護膜（８０）を形成する工程と、
    　前記保護膜（８０）が形成された前記基板（８）を、窒素原子を含むガスを含有する雰囲気中において１６００℃以上の温度域に加熱する工程とを備えた、半導体装置（１００）の製造方法。
  2. 　前記基板（８）を加熱する工程では、前記保護膜（８０）が形成された前記基板（８）が１９００℃以下の温度域に加熱される、請求項１に記載の半導体装置（１００）の製造方法。
  3. [規則91に基づく訂正 12.04.2012]　
    　前記基板（８）を加熱する工程では、前記保護膜（８０）が形成された前記基板（８）が窒素ガスを含有する雰囲気中において加熱される、請求項１に記載の半導体装置（１００）の製造方法。
  4. 　前記保護膜（８０）を形成する工程では、ＣＶＤ法により前記保護膜（８０）が形成される、請求項１に記載の半導体装置（１００）の製造方法。
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