JP2015065318A - 炭化珪素半導体装置の製造方法 - Google Patents
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Abstract
【課題】炭化珪素半導体装置を高い歩留まりで製造する。
【解決手段】炭化珪素半導体装置の製造方法は、第１の主面Ｐ１と第１の主面Ｐ１の反対側に位置する第２の主面Ｐ２とを有する炭化珪素基板１００を準備する工程Ｓ１と、第１の主面Ｐ１へ不純物をドーピングすることにより、炭化珪素基板１００内にドーピング領域を形成する工程Ｓ２と、第１の主面Ｐ１上に第１の保護膜１０を形成する工程Ｓ３と、第２の主面Ｐ２上に第２の保護膜２０を形成する工程Ｓ４と、を備え、第１の保護膜１０を形成する工程Ｓ３は、ドーピング領域を形成する工程Ｓ２後に行なわれ、さらに、第１の主面Ｐ１の少なくとも一部が第１の保護膜１０により覆われるとともに、第２の主面Ｐ２の少なくとも一部が第２の保護膜２０により覆われた状態でアニールを行なうことにより、ドーピング領域に含まれる不純物を活性化する工程Ｓ５を備える。
【選択図】図９
【解決手段】炭化珪素半導体装置の製造方法は、第１の主面Ｐ１と第１の主面Ｐ１の反対側に位置する第２の主面Ｐ２とを有する炭化珪素基板１００を準備する工程Ｓ１と、第１の主面Ｐ１へ不純物をドーピングすることにより、炭化珪素基板１００内にドーピング領域を形成する工程Ｓ２と、第１の主面Ｐ１上に第１の保護膜１０を形成する工程Ｓ３と、第２の主面Ｐ２上に第２の保護膜２０を形成する工程Ｓ４と、を備え、第１の保護膜１０を形成する工程Ｓ３は、ドーピング領域を形成する工程Ｓ２後に行なわれ、さらに、第１の主面Ｐ１の少なくとも一部が第１の保護膜１０により覆われるとともに、第２の主面Ｐ２の少なくとも一部が第２の保護膜２０により覆われた状態でアニールを行なうことにより、ドーピング領域に含まれる不純物を活性化する工程Ｓ５を備える。
【選択図】図９
Description
本発明は、炭化珪素半導体装置に関する。より詳しくは、炭化珪素半導体装置の製造方法に関する。
近年、電力用半導体装置として、炭化珪素半導体装置の実用化が進められている。半導体装置に炭化珪素材料を用いることにより、現在主流である珪素材料を用いた半導体装置に比べて、高耐圧化および低オン抵抗化が期待できるからである。このような炭化珪素半導体装置の製造過程では、たとえばイオン注入法によって半導体基板内に不純物がドーピングされる（たとえば、特開２００１−６８４２８号公報（特許文献１）参照。）。
イオン注入法などによって形成されたドーピング領域は、その後アニールを行なうことにより活性化される。このときのアニール温度は、１５００℃以上の高温に達するため、基板の上面で昇華等が起こり、表面荒れが発生する場合がある。そして、このように表面荒れが発生すると、半導体装置の製造歩留まりが低下することとなる。
この問題に対応するため、特許文献１では、炭化珪素基板の上面に保護膜を形成し、その後にアニールする方法が開示されている。この方法を用いると保護膜によって、昇華が抑制され、基板の上面における表面荒れを防止することができる。
ところで、近年、炭化珪素半導体装置は実用段階へと移行し、半導体基板のコスト低減が喫緊の課題となっている。現状、炭化珪素半導体基板の口径は、４ｉｎｃｈが最大であるが、コスト低減のためには、４ｉｎｃｈを超える大口径基板が必要である。しかしながら、本発明者が検討を行なったところ、このような大口径基板の場合、基板の上面に保護膜を形成しても、工業的に十分な歩留まりを得ることができないことが明らかになった。
本発明は、上記のような問題点に鑑みてなされたものであって、その目的とするところは、炭化珪素半導体装置を高い歩留まりで製造できる製造方法を提供することにある。
本発明の実施の形態に係る炭化珪素半導体装置の製造方法は、第１の主面と第１の主面の反対側に位置する第２の主面とを有する炭化珪素基板を準備する工程と、第１の主面へ不純物をドーピングすることにより、炭化珪素基板内にドーピング領域を形成する工程と、第１の主面上に第１の保護膜を形成する工程と、第２の主面上に第２の保護膜を形成する工程と、を備え、第１の保護膜を形成する工程は、ドーピング領域を形成する工程後に行なわれ、さらに、第１の主面の少なくとも一部が第１の保護膜により覆われるとともに、第２の主面の少なくとも一部が第２の保護膜により覆われた状態でアニールを行なうことにより、ドーピング領域に含まれる不純物を活性化する工程を備える。
本発明の実施の形態に係る炭化珪素半導体装置の製造方法によれば、炭化珪素半導体装置を高い歩留まりで製造することができる。
以下、本発明に係わる実施の形態についてさらに詳細に説明する。なお、本願の図面において同一または相当する部分には同一の参照符号を付すものとし、同じ説明は繰り返さない。
[本願発明の実施形態の説明]
まず、本願発明の実施の形態（以下、「本実施の形態」とも記す）の概要を以下の（１）〜（９）に列記して説明する。
まず、本願発明の実施の形態（以下、「本実施の形態」とも記す）の概要を以下の（１）〜（９）に列記して説明する。
本発明者は、上記課題を解決するために鋭意研究を行なったところ、基板の口径が大きくなるにつれて、アニールの際に、炭化珪素基板を支持するサセプタと炭化珪素基板との密着性が低下し、基板の下面からも原子の昇華が起こり、これにより、基板が反るなどの不具合が生じていることを見出し、本発明を完成させるに至った。すなわち、本実施の形態に係る炭化珪素半導体装置の製造方法は、以下の構成を備える。
（１）第１の主面Ｐ１と第１の主面Ｐ１の反対側に位置する第２の主面Ｐ２とを有する炭化珪素基板１００を準備する工程Ｓ１と、第１の主面Ｐ１へ不純物をドーピングすることにより、炭化珪素基板１００内にドーピング領域を形成する工程Ｓ２と、第１の主面Ｐ１上に第１の保護膜１０を形成する工程Ｓ３と、第２の主面Ｐ２上に第２の保護膜２０を形成する工程Ｓ４と、を備え、第１の保護膜１０を形成する工程Ｓ３は、ドーピング領域を形成する工程Ｓ２後に行なわれ、さらに、第１の主面Ｐ１の少なくとも一部が第１の保護膜１０により覆われるとともに、第２の主面Ｐ２の少なくとも一部が第２の保護膜２０により覆われた状態でアニールを行なうことにより、ドーピング領域に含まれる不純物を活性化する工程Ｓ５を備える。
従来、炭化珪素半導体装置の製造において、ドーピング領域に含まれる不純物を活性化させるアニール（以下、「活性化アニール」とも記す）を行なう際、基板の表面荒れは、基板の上面（第１の主面Ｐ１）側でのみ問題となっていた。これは、口径の比較的小さな基板では、基板とサセプタとの間に隙間が生じることがなかったためであると考えられる。ところが、基板の口径が大きくなると、基板とサセプタとの間に生じた僅かな隙間で、基板から原子の昇華が起こり、局所的に下面（第２の主面Ｐ２）で表面荒れが発生する。そして、この表面荒れが起点となり、基板の反りが生じ、さらに基板の反りによって隙間が大きくなり、下面での表面荒れが促進される。
本実施の形態では、炭化珪素基板１００の上面に第１の保護膜１０を形成するとともに、炭化珪素基板１００の下面に第２の保護膜２０を形成することにより、基板の下面においても表面荒れを抑制し、基板の反りを防止することができる。
（２）第１の保護膜１０および第２の保護膜２０の少なくともいずれかは、有機膜であることが好ましい。有機膜は、活性化アニールの昇温過程で炭化してカーボン膜となるからである。これにより、活性化アニールに耐え得る保護膜となることができる。有機膜としては、たとえば、半導体装置の製造用に一般に用いられているフォトレジストを用いることができる。
（３）第１の保護膜１０および第２の保護膜２０の少なくともいずれかは、ダイヤモンドライクカーボン膜であることが好ましい。ダイヤモンドライクカーボン膜（以下「ＤＬＣ（Diamond‐Like Carbon）膜」とも記す）は、活性化アニールに耐え得る耐熱性を有することができる。また、ＤＬＣ膜は、ＥＣＲ（Electron Cyclotron Resonance）スパッタリングなどの方法によって、容易に形成することができる。
（４）第１の保護膜１０および第２の保護膜２０の少なくともいずれかは、カーボン層であることが好ましい。カーボン層は、活性化アニールに耐え得る耐熱性を有することができる。
（５）カーボン層は、炭化珪素基板１００から珪素を部分的に除去することにより形成されることが好ましい。このようにして形成されたカーボン層は、炭化珪素基板１００に由来する炭素を含む層となることができる。このようなカーボン層は、炭化珪素基板１００の表面を緻密に覆うことができるため、基板からの原子の昇華を効率的に抑制することができる。
（６）第２の保護膜２０は、第２の主面Ｐ２の全面を覆うことが好ましい。これにより、炭化珪素基板１００のうち、実質的にデバイスとして使用される部分のすべてを覆うことができる。そして、基板の反りをより一層効率的に防止することができる。
（７）準備する工程Ｓ１では複数の炭化珪素基板１００が準備され、活性化する工程Ｓ５において、複数の炭化珪素基板１００は、第１の主面Ｐ１と交差する方向に沿って１枚ずつ間隔を開けて保持された状態でアニールされることが好ましい。
本実施の形態では、第２の主面Ｐ２にも第２の保護膜２０が形成されているため、第２の主面Ｐ２が露出した状態で活性化アニールを行なうことができる。すなわち、活性化アニールの際、炭化珪素基板１００をサセプタ等に保持させなければならないという工程制約が解消される。これにより、炭化珪素基板１００を第１の主面Ｐ１と交差する方向（たとえば、第１の主面Ｐ１と垂直な縦方向）に、間隔を開けながら積み重ねて、複数の基板をまとめて処理することが可能となる。そして、これにより、炭化珪素半導体装置の生産性を大幅に向上させることができる。
（８）炭化珪素基板１００の直径は、１００ｍｍ以上であることが好ましい。すなわち、炭化珪素基板１００の直径は、たとえば４ｉｎｃｈ以上とすることができる。本実施の形態の炭化珪素半導体装置の製造方法を用いることにより、直径が１００ｍｍ以上である大口径基板を高い歩留まりで製造することができる。これにより、炭化珪素半導体装置の低コスト化が可能である。
（９）炭化珪素基板１００の厚さは、６００μｍ以下であることが好ましい。本実施の形態の炭化珪素半導体装置の製造方法を用いることにより、基板の反りが防止できるため、厚さが６００μｍ以下の薄型基板の製造も可能である。従来、このような薄型基板は、アニール時に基板が反るなどの不具合があるため、厚さが６００μｍを超える基板を活性化アニールした後、研磨等を行なうことにより製造されていた。これに対して、本実施の形態では、厚さが６００μｍ以下の基板を活性化アニールできるため、従来に比べ資源の有効利用が可能である。
[本願発明の実施形態の詳細]
以下、本実施の形態の炭化珪素半導体装置の製造方法について、より詳細に説明するが、本実施の形態はこれらに限定されるものではない。
以下、本実施の形態の炭化珪素半導体装置の製造方法について、より詳細に説明するが、本実施の形態はこれらに限定されるものではない。
＜炭化珪素半導体装置の製造方法＞
図１４は、本実施の形態に係る炭化珪素半導体装置の製造方法の概略を示すフローチャートである。図１４に示すように、本実施の形態の炭化珪素半導体装置の製造方法は、工程Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７およびＳ８を備える。本実施の形態では、基板の下面である第２の主面Ｐ２の少なくとも一部が第２の保護膜２０により覆われた状態で、活性化アニール（工程Ｓ５）が実行されるため、基板の下面（裏面）における昇華を抑制し、基板の反りを防止することができる。
図１４は、本実施の形態に係る炭化珪素半導体装置の製造方法の概略を示すフローチャートである。図１４に示すように、本実施の形態の炭化珪素半導体装置の製造方法は、工程Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７およびＳ８を備える。本実施の形態では、基板の下面である第２の主面Ｐ２の少なくとも一部が第２の保護膜２０により覆われた状態で、活性化アニール（工程Ｓ５）が実行されるため、基板の下面（裏面）における昇華を抑制し、基板の反りを防止することができる。
以下、各工程について説明する。なお、以下の説明において、第１の保護膜１０と第２の保護膜２０を総称して単に「保護膜」と記すことがある。
＜工程Ｓ１＞
図１は、本実施の形態の炭化珪素半導体装置の製造方法における工程Ｓ１を図解する模式的な断面図である。図１を参照して、第１の主面Ｐ１と第１の主面Ｐ１の反対側に位置する第２の主面Ｐ２を有する炭化珪素基板１００が準備される。炭化珪素基板１００は、炭化珪素単結晶基板８０とその上にエピタキシャル成長させられた炭化珪素エピタキシャル層８１とを含む。
図１は、本実施の形態の炭化珪素半導体装置の製造方法における工程Ｓ１を図解する模式的な断面図である。図１を参照して、第１の主面Ｐ１と第１の主面Ｐ１の反対側に位置する第２の主面Ｐ２を有する炭化珪素基板１００が準備される。炭化珪素基板１００は、炭化珪素単結晶基板８０とその上にエピタキシャル成長させられた炭化珪素エピタキシャル層８１とを含む。
炭化珪素基板１００の直径は、１００ｍｍ以上（たとえば４ｉｎｃｈ以上）であることが好ましい。直径が１００ｍｍ以上である大口径基板とすることにより、炭化珪素半導体装置の製造コストを低減することができるからである。また、炭化珪素基板１００の厚さは、６００μｍ以下であることが好ましい。従来、このような大口径基板および薄型基板は、基板の反りが大きく、好適な歩留まりで生産することが困難であった。これに対して、本実施の形態では、後述するように、第１の主面Ｐ１および第２の主面Ｐ２に保護膜が形成された状態でアニールを行なうため、大口径基板および薄型基板を工業的に好適な歩留まりを以って生産することができる。なお、炭化珪素基板１００の直径は、より好ましくは１２５ｍｍ以上（たとえば５ｉｎｃｈ以上）であり、特に好ましくは１５０ｍｍ以上（たとえば６ｉｎｃｈ以上）である。また、炭化珪素基板１００の厚さは、より好ましくは４００μｍ以下であり、特に好ましくは３００μｍ以下である。これにより、炭化珪素半導体装置のさらなる低コスト化が可能である。
炭化珪素単結晶基板８０は、たとえば、ポリタイプ４Ｈの六方晶炭化珪素からなる。炭化珪素単結晶基板８０は、たとえば、炭化珪素単結晶からなるインゴット（図示せず）をスライスすることにより準備される。炭化珪素単結晶基板８０は、たとえば窒素（Ｎ）などの不純物を含んでおり、ｎ型の導電型を有する。
炭化珪素単結晶基板８０の下面は、炭化珪素基板１００における第２の主面Ｐ２を構成している。炭化珪素単結晶基板８０の上面は、エピタキシャル成長が行われる面である。
炭化珪素エピタキシャル層８１は、たとえば、ポリタイプ４Ｈの六方晶の結晶構造を有する。炭化珪素エピタキシャル層８１の上面は、第１の主面Ｐ１を構成している。炭化珪素エピタキシャル層８１は、たとえば、ｎ型の導電型を有する。炭化珪素エピタキシャル層８１のエピタキシャル成長は、たとえば、原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとして、たとえば、水素（Ｈ2）を用いたＣＶＤ（Chemical Vapor Deposition）法により行うことができる。この際、不純物として、たとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。このとき、炭化珪素エピタキシャル層８１の不純物の濃度が炭化珪素単結晶基板８０の不純物の濃度よりも低く調整することが好ましい。
＜工程Ｓ２＞
図２〜図７は、工程Ｓ２を図解する模式的な断面図である。図２〜図７を参照して、第１の主面Ｐ１に所定の開口部を有するマスク層を形成して選択的にイオン注入を行なうことにより、図７に示す各ドーピング領域（ｐボディ層８２、ｎ＋層８３およびｐコンタクト領域８４）が形成される。なお、本実施の形態では、イオン注入法によって、ドーピング領域を形成する方法を例示しているが、ドーピング領域の形成は、不純物の添加を伴うエピタキシャル成長であってもよい。また、図７に示す各ドーピング領域の配置はあくまでも例示であり、これらの配置は適宜変更することができる。
図２〜図７は、工程Ｓ２を図解する模式的な断面図である。図２〜図７を参照して、第１の主面Ｐ１に所定の開口部を有するマスク層を形成して選択的にイオン注入を行なうことにより、図７に示す各ドーピング領域（ｐボディ層８２、ｎ＋層８３およびｐコンタクト領域８４）が形成される。なお、本実施の形態では、イオン注入法によって、ドーピング領域を形成する方法を例示しているが、ドーピング領域の形成は、不純物の添加を伴うエピタキシャル成長であってもよい。また、図７に示す各ドーピング領域の配置はあくまでも例示であり、これらの配置は適宜変更することができる。
まず、図２を参照して第１の主面Ｐ１上に第１のマスク層４１が形成される。第１のマスク層４１は、たとえば二酸化珪素、窒化珪素および窒化酸化珪素などからなり、たとえば熱ＣＶＤ法および光ＣＶＤ法によって形成することができる。熱ＣＶＤ法としては、低圧熱ＣＶＤ法が好適である。たとえば、６００℃以上８００℃以下程度の温度下において、ＴＥＯＳ（Tetraethyl orthosilicate）ガスを６０ｓｃｃｍ以上１００ｓｃｃｍ以下程度の流速で、炭化珪素基板１００が配置されたチャンバー内に供給し、圧力を０．８Ｔｏｒｒ以上１．４Ｔｏｒｒ以下程度とすることにより、二酸化珪素層を形成することができる。
また、第１のマスク層４１は、第１の主面Ｐ１を熱酸化することにより形成された二酸化珪素層（図示せず）や、ポリシリコンからなるエッチングストップ層（図示せず）などを含んでいてもよい。第１のマスク層４１がエッチングストップ層を含むことにより、後に第１のマスク層４１をエッチングする際の基板へのダメージが軽減される。
ポリシリコンからなるエッチングストップ層は、たとえば、５００℃以上７００℃以下程度の温度下において、シラン（ＳＨ4）ガスを８００ｓｃｃｍ以上１２００ｓｃｃｍ以下程度の流速で、炭化珪素基板１００が配置されたチャンバー内に供給し、圧力を０．４Ｔｏｒｒ以上０．８Ｔｏｒｒ以下程度とすることにより、形成することができる。
次に、図３を参照して、第１のマスク層４１に第１の開口部５１が形成される。第１の開口部５１は、たとえばＣＦ4やＣＨＦ3を用いたエッチングにより第１のマスク層４１の一部を除去することにより形成される。第１の開口部５１が形成された後、第１のマスク層４１を介して、イオン注入を行なうことにより、ｐボディ層８２が形成される。ここで、注入される不純物は、たとえば、アルミニウム（Ａｌ）、硼素（Ｂ）などのｐ型の不純物である。
次に、図４を参照して、第１のマスク層４１上に第２のマスク層４２が形成される。第２のマスク層４２は、たとえば二酸化珪素層であり、低圧ＣＶＤ法により形成することができる。次に、第２のマスク層４２に対して異方性のエッチングを行なうことにより、第２のマスク層４２の一部が除去され、図５に示すように、第１の開口部５１よりも幅の狭い第２の開口部５２が形成される。そして、第１のマスク層４１および第２のマスク層４２を介して、イオン注入を行なうことにより、ｎ＋層８３が形成される。ここで、注入される不純物は、たとえば、リン（Ｐ）、窒素（Ｎ）などのｎ型の不純物である。
さらに、図６を参照して、層形成と異方性のエッチングを併用することにより、第２の開口部５２よりも幅の狭い第３の開口部５３を有する第３のマスク層４３が形成される。第３のマスク層４３は、たとえば二酸化珪素層であり、低圧ＣＶＤ法により形成することができる。そして、第１のマスク層４１、第２のマスク層４２および第３のマスク層４３を介して、イオン注入を行なうことにより、ｐコンタクト領域８４が形成される。ここで、注入される不純物は、たとえば、アルミニウム（Ａｌ）、硼素（Ｂ）などのｐ型の不純物である。
次に、図７を参照して、第１のマスク層４１、第２のマスク層４２および第３のマスク層４３が除去される。マスク層が二酸化珪素層である場合には、たとえばフッ酸を用いたウェットエッチングにより、マスク層を除去することができる。また、ポリシリコンからなる層は、たとえばドライエッチングにより除去することができる。
＜工程Ｓ３＞
図８は、工程Ｓ３を図解する模式的な断面図である。図８を参照して、炭化珪素エピタキシャル層８１内に各ドーピング領域が形成された後、第１の主面Ｐ１におけるドーピング領域上に第１の保護膜１０を形成する工程Ｓ３が実行される。図８に示すように、第１の保護膜１０は、第１の主面Ｐ１の少なくとも一部を覆う。これにより、第１の主面Ｐ１からの原子の昇華を防止することができる。第１の保護膜１０は、各ドーピング領域を覆うことが好ましい。すなわち、第１の主面Ｐ１のうちデバイスとして利用される部分のすべて覆うことが好ましい。ドーピング領域では、特に昇華が起こりやすいからである。より好ましくは、第１の保護膜１０は、実質的に第１の主面Ｐ１の全体を覆う。なお、第１の保護膜１０を構成する材料については後述する。
図８は、工程Ｓ３を図解する模式的な断面図である。図８を参照して、炭化珪素エピタキシャル層８１内に各ドーピング領域が形成された後、第１の主面Ｐ１におけるドーピング領域上に第１の保護膜１０を形成する工程Ｓ３が実行される。図８に示すように、第１の保護膜１０は、第１の主面Ｐ１の少なくとも一部を覆う。これにより、第１の主面Ｐ１からの原子の昇華を防止することができる。第１の保護膜１０は、各ドーピング領域を覆うことが好ましい。すなわち、第１の主面Ｐ１のうちデバイスとして利用される部分のすべて覆うことが好ましい。ドーピング領域では、特に昇華が起こりやすいからである。より好ましくは、第１の保護膜１０は、実質的に第１の主面Ｐ１の全体を覆う。なお、第１の保護膜１０を構成する材料については後述する。
＜工程Ｓ４＞
図９は、工程Ｓ４を図解する模式的な断面図である。図９を参照して、第２の主面Ｐ２上に第２の保護膜２０が形成される。第２の保護膜２０は、第２の主面Ｐ２の少なくとも一部を覆う。これにより、第２の主面Ｐ２からの原子の昇華を抑制して、基板の表面荒れおよび反りを防止することができる。第２の保護膜２０は、第２の主面Ｐ２の大部分（すなわち、第２の主面Ｐ２の５０％以上）を覆うことが好ましい。これにより、十分な基板品質を確保することができる。より好ましくは、第２の主面Ｐ２のエッジ部から２ｍｍより内側の領域のすべてを覆うことが好ましい（すなわち、第２の保護膜２０は、実質的に第２の主面Ｐ２の全体を覆うことが好ましい）。なお、本実施の形態では、工程Ｓ３の後、工程Ｓ４が実行される工程フローを例示しているが、工程Ｓ４は、工程Ｓ５（すなわち、活性化アニール）の前であれば、いずれのタイミングで実行されてもよい。また、工程Ｓ３と工程Ｓ４は実質的に同時に行なわれてもよい。
図９は、工程Ｓ４を図解する模式的な断面図である。図９を参照して、第２の主面Ｐ２上に第２の保護膜２０が形成される。第２の保護膜２０は、第２の主面Ｐ２の少なくとも一部を覆う。これにより、第２の主面Ｐ２からの原子の昇華を抑制して、基板の表面荒れおよび反りを防止することができる。第２の保護膜２０は、第２の主面Ｐ２の大部分（すなわち、第２の主面Ｐ２の５０％以上）を覆うことが好ましい。これにより、十分な基板品質を確保することができる。より好ましくは、第２の主面Ｐ２のエッジ部から２ｍｍより内側の領域のすべてを覆うことが好ましい（すなわち、第２の保護膜２０は、実質的に第２の主面Ｐ２の全体を覆うことが好ましい）。なお、本実施の形態では、工程Ｓ３の後、工程Ｓ４が実行される工程フローを例示しているが、工程Ｓ４は、工程Ｓ５（すなわち、活性化アニール）の前であれば、いずれのタイミングで実行されてもよい。また、工程Ｓ３と工程Ｓ４は実質的に同時に行なわれてもよい。
＜第１の保護膜および第２の保護膜＞
工程Ｓ３および工程Ｓ４において形成される第１の保護膜１０および第２の保護膜２０は、それぞれ異なる材料から形成されていてもよいが、同一の材料から形成されることが好ましい。同一の材料を用いることにより、工程負担を低減できるからである。第１の保護膜１０および第２の保護膜２０としては、活性化アニールに耐え得る耐熱性を有するものが好ましく、たとえば、有機膜を加熱して炭化させたカーボン膜、ＤＬＣ膜およびカーボン層が好適である。
工程Ｓ３および工程Ｓ４において形成される第１の保護膜１０および第２の保護膜２０は、それぞれ異なる材料から形成されていてもよいが、同一の材料から形成されることが好ましい。同一の材料を用いることにより、工程負担を低減できるからである。第１の保護膜１０および第２の保護膜２０としては、活性化アニールに耐え得る耐熱性を有するものが好ましく、たとえば、有機膜を加熱して炭化させたカーボン膜、ＤＬＣ膜およびカーボン層が好適である。
（有機膜）
有機膜は炭素原子（Ｃ）を含むため、活性化アニールの昇温過程で、炭化してカーボン膜となることができる。そして、このカーボン膜は、１５００℃を超える温度で行なわれる活性化アニールにも耐え得る保護膜となることができる。また、炭化珪素エピタキシャル層８１の表面近傍の炭素原子と保護膜中の炭素原子とが結合することができるため、炭化珪素エピタキシャル層８１と保護膜との密着性が向上し、炭化珪素エピタキシャル層８１からの原子の昇華を効率的に防止することができる。
有機膜は炭素原子（Ｃ）を含むため、活性化アニールの昇温過程で、炭化してカーボン膜となることができる。そして、このカーボン膜は、１５００℃を超える温度で行なわれる活性化アニールにも耐え得る保護膜となることができる。また、炭化珪素エピタキシャル層８１の表面近傍の炭素原子と保護膜中の炭素原子とが結合することができるため、炭化珪素エピタキシャル層８１と保護膜との密着性が向上し、炭化珪素エピタキシャル層８１からの原子の昇華を効率的に防止することができる。
このような有機膜としては、たとえば、アクリル樹脂、フェノール樹脂、尿素樹脂、エポキシ樹脂などの各種樹脂を用いることができる。また、光の作用で架橋または分解する感光性樹脂として組成されたものも用いることができる。感光性樹脂としては、半導体装置の製造用に一般に用いられているポジ型またはネガ型フォトレジストを用いることができる。フォトレジストは、スピンコート法による塗布技術が確立されており、厚さの制御を容易に行なうことができるため好適である。なお、フォトレジストを用いる場合、当該材料は第１の主面Ｐ１および第２の主面Ｐ２上に配置された後、たとえば１００℃〜２００℃程度の温度でベーキングして溶剤を揮発させ、定着させることが好ましい。
（ＤＬＣ膜）
第１の保護膜１０および第２の保護膜２０として、ＤＬＣ膜を用いることもできる。ＤＬＣ膜も活性化アニールに耐え得る耐熱性を有することができ、基板表面からの原子の昇華を防止することができる。ＤＬＣ膜は、たとえば、ＥＣＲスパッタリングによって容易に形成することができる。
第１の保護膜１０および第２の保護膜２０として、ＤＬＣ膜を用いることもできる。ＤＬＣ膜も活性化アニールに耐え得る耐熱性を有することができ、基板表面からの原子の昇華を防止することができる。ＤＬＣ膜は、たとえば、ＥＣＲスパッタリングによって容易に形成することができる。
（カーボン層）
第１の保護膜１０および第２の保護膜２０は、炭化珪素基板１００から珪素を部分的に除去することにより形成されたカーボン層であってもよい。たとえば、第１の主面Ｐ１または第２の主面Ｐ２に対して、塩素（Ｃｌ2）を含む反応ガス雰囲気下、７００℃以上１０００℃以下の温度で熱エッチングを行なうことにより、第１の主面Ｐ１または第２の主面Ｐ２から珪素を部分的（選択的）に除去して、カーボン層を形成することができる。このようにして形成されたカーボン層も、活性化アニールに耐え得る耐熱性を有することができ、基板表面からの原子の昇華を防止することができる。
第１の保護膜１０および第２の保護膜２０は、炭化珪素基板１００から珪素を部分的に除去することにより形成されたカーボン層であってもよい。たとえば、第１の主面Ｐ１または第２の主面Ｐ２に対して、塩素（Ｃｌ2）を含む反応ガス雰囲気下、７００℃以上１０００℃以下の温度で熱エッチングを行なうことにより、第１の主面Ｐ１または第２の主面Ｐ２から珪素を部分的（選択的）に除去して、カーボン層を形成することができる。このようにして形成されたカーボン層も、活性化アニールに耐え得る耐熱性を有することができ、基板表面からの原子の昇華を防止することができる。
ここで、第１の保護膜１０および第２の保護膜２０の厚さは、基板の表面荒れおよび反りを防止するとの観点から、０．５μｍ以上であることが好ましく、材料使用量の観点から、好ましくは１０μｍ以下である。同様の観点から、第１の保護膜１０および第２の保護膜２０の厚さは、より好ましくは１μｍ以上５μｍ以下である。第１の保護膜１０および第２の保護膜２０の厚さは、たとえば、３μｍ程度とすることができる。
＜工程Ｓ５＞
工程Ｓ５では、第１の保護膜１０および第２の保護膜２０が形成された状態でアニールが行なわれ、各ドーピング領域に含まれる不純物が活性化される。これにより、各ドーピング領域において、所望のキャリアが生成される。活性化アニールの温度は、好ましくは１５００℃以上２０００℃以下であり、たとえば１８００℃程度である。活性化アニールの時間は、たとえば３０分程度とすることができる。活性化アニールは、不活性ガス雰囲気下で行なわれることが好ましく、たとえばアルゴン（Ａｒ）雰囲気下で行なうことができる。本実施の形態では、第１の保護膜１０および第２の保護膜２０が形成された状態でアニールが行なわれるため、たとえば、直径が１００ｍｍ以上である大口径基板であっても、基板の表面荒れや反りが生じることなく、高品質な基板を製造することができる。
工程Ｓ５では、第１の保護膜１０および第２の保護膜２０が形成された状態でアニールが行なわれ、各ドーピング領域に含まれる不純物が活性化される。これにより、各ドーピング領域において、所望のキャリアが生成される。活性化アニールの温度は、好ましくは１５００℃以上２０００℃以下であり、たとえば１８００℃程度である。活性化アニールの時間は、たとえば３０分程度とすることができる。活性化アニールは、不活性ガス雰囲気下で行なわれることが好ましく、たとえばアルゴン（Ａｒ）雰囲気下で行なうことができる。本実施の形態では、第１の保護膜１０および第２の保護膜２０が形成された状態でアニールが行なわれるため、たとえば、直径が１００ｍｍ以上である大口径基板であっても、基板の表面荒れや反りが生じることなく、高品質な基板を製造することができる。
また、第２の保護膜２０を形成することにより、第２の主面Ｐ２が開放された状態でのアニールが可能となる。従来、活性化アニールは、基板をサセプタ等に保持させて炉内に設置し、アニールを行なうため、当該工程での処理量には一定の制約が課されていた。これに対して、本実施の形態では、たとえば、図１３に示すように、複数の炭化珪素基板１００を、所定の治具７０などに積層して保持させて、アニールを行なうことができる。すなわち、準備する工程Ｓ１では複数の炭化珪素基板１００が準備され、活性化する工程Ｓ５において、複数の炭化珪素基板１００は、第１の主面Ｐ１と交差する方向に沿って１枚ずつ間隔を開けて保持された状態でアニールされ得る。すなわち、既存設備の炉内スペースを有効利用して、大口径基板の大量生産に適した製造方法を提供することもできる。そして、これにより、活性化アニールの処理効率が大幅に向上し、炭化珪素半導体装置の製造コストを低減することができる。
＜工程Ｓ６＞
工程Ｓ５の後、第１の保護膜１０および第２の保護膜２０は除去される。保護膜の除去は、特に制限されることなく、任意の方法で行なうことができる。保護膜がフォトレジストである場合には、たとえば、光励起アッシングや、プラズマアッシングにより除去することができる。また、所定の洗浄溶液を用いたウェット洗浄を併用することもできる。
工程Ｓ５の後、第１の保護膜１０および第２の保護膜２０は除去される。保護膜の除去は、特に制限されることなく、任意の方法で行なうことができる。保護膜がフォトレジストである場合には、たとえば、光励起アッシングや、プラズマアッシングにより除去することができる。また、所定の洗浄溶液を用いたウェット洗浄を併用することもできる。
次に図１０を参照して、ゲート絶縁膜９１が形成される。ゲート絶縁膜９１は、たとえば二酸化珪素膜であり、熱酸化により形成されることが好ましい。たとえば、酸素を含む雰囲気中において炭化珪素基板１００を１３００℃程度に加熱することにより、二酸化珪素膜であるゲート絶縁膜９１を形成することができる。ゲート絶縁膜９１を形成した後、雰囲気ガスとして一酸化窒素（ＮＯ）ガスを用いたＮＯアニールが行なわれてもよい。ＮＯアニールは、たとえば、１１００℃以上１３００℃以下の温度で、１時間程度保持されることにより実行される。
＜工程Ｓ８＞
次に図１１を参照して、ゲート電極９２が形成される。ゲート電極９２は、ゲート絶縁膜９１上に形成される。ゲート電極９２は、たとえばリンなどの不純物を含むポリシリコンからなり、低圧ＣＶＤ法によって形成することができる。ゲート電極９２は、ゲート絶縁膜９１上において、ｐボディ層８２およびｎ＋層８３に対向して形成される。次に、たとえばプラズマＣＶＤ法によって、層間絶縁膜９３が、ゲート電極９２を取り囲むように、ゲート電極９２およびゲート絶縁膜９１に接して形成される。層間絶縁膜９３は、たとえば二酸化珪素からなる。
次に図１１を参照して、ゲート電極９２が形成される。ゲート電極９２は、ゲート絶縁膜９１上に形成される。ゲート電極９２は、たとえばリンなどの不純物を含むポリシリコンからなり、低圧ＣＶＤ法によって形成することができる。ゲート電極９２は、ゲート絶縁膜９１上において、ｐボディ層８２およびｎ＋層８３に対向して形成される。次に、たとえばプラズマＣＶＤ法によって、層間絶縁膜９３が、ゲート電極９２を取り囲むように、ゲート電極９２およびゲート絶縁膜９１に接して形成される。層間絶縁膜９３は、たとえば二酸化珪素からなる。
次に、図１２を参照して後工程を説明する。ｎ＋層８３およびｐコンタクト領域８４に対向して形成されたゲート絶縁膜９１および層間絶縁膜９３が、たとえばドライエッチングによって除去される。さらに、スパッタリングにより、たとえばチタン（Ｔｉ）、アルミニウム（Ａｌ）および珪素（Ｓｉ）を含む金属膜が、ｎ＋層８３、ｐコンタクト領域８４およびゲート絶縁膜９１に接して形成される。続いて、当該金属膜が形成された炭化珪素基板１００を、たとえば１０００℃程度に加熱することにより、金属膜が合金化し、炭化珪素基板１００とオーミック接合するソース電極９４が形成される。さらに、ソース電極９４と電気的に接続するように、ソース配線層９５が形成される。ソース配線層９５は、たとえばアルミニウムを含み、層間絶縁膜９３を覆うように形成されてもよい。さらに、炭化珪素基板１００の第２の主面Ｐ２と接するようにドレイン電極９６が形成される。
以上のようにして、炭化珪素半導体装置を高い歩留まりを以って製造することができる。
なお、本実施の形態において、炭化珪素半導体装置としてプレーナ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を例示して説明したが、炭化珪素半導体装置はトレンチ型のＭＯＳＦＥＴであってもよい。また、炭化珪素半導体装置は、たとえばＩＧＢＴ（Insulated Gate Bipolar Transistor）やＳＢＤ（Schottky Barrier Diode）などであってもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１０ 第１の保護膜
２０ 第２の保護膜
４１ 第１のマスク層
４２ 第２のマスク層
４３ 第３のマスク層
５１ 第１の開口部
５２ 第２の開口部
５３ 第３の開口部
７０ 治具
８０ 炭化珪素単結晶基板
８１ 炭化珪素エピタキシャル層
８２ ｐボディ層
８３ ｎ＋層
８４ ｐコンタクト領域
９１ ゲート絶縁膜
９２ ゲート電極
９３ 層間絶縁膜
９４ ソース電極
９５ ソース配線層
９６ ドレイン電極
１００ 炭化珪素基板
Ｐ１ 第１の主面
Ｐ２ 第２の主面
２０ 第２の保護膜
４１ 第１のマスク層
４２ 第２のマスク層
４３ 第３のマスク層
５１ 第１の開口部
５２ 第２の開口部
５３ 第３の開口部
７０ 治具
８０ 炭化珪素単結晶基板
８１ 炭化珪素エピタキシャル層
８２ ｐボディ層
８３ ｎ＋層
８４ ｐコンタクト領域
９１ ゲート絶縁膜
９２ ゲート電極
９３ 層間絶縁膜
９４ ソース電極
９５ ソース配線層
９６ ドレイン電極
１００ 炭化珪素基板
Ｐ１ 第１の主面
Ｐ２ 第２の主面
Claims (9)
- 第１の主面と前記第１の主面の反対側に位置する第２の主面とを有する炭化珪素基板を準備する工程と、
前記第１の主面へ不純物をドーピングすることにより、前記炭化珪素基板内にドーピング領域を形成する工程と、
前記第１の主面上に第１の保護膜を形成する工程と、
前記第２の主面上に第２の保護膜を形成する工程と、を備え、
前記第１の保護膜を形成する工程は、前記ドーピング領域を形成する工程後に行なわれ、さらに、
前記第１の主面の少なくとも一部が前記第１の保護膜により覆われるとともに、前記第２の主面の少なくとも一部が前記第２の保護膜により覆われた状態でアニールを行なうことにより、前記ドーピング領域に含まれる前記不純物を活性化する工程を備える、炭化珪素半導体装置の製造方法。 - 前記第１の保護膜および前記第２の保護膜の少なくともいずれかは、有機膜である、請求項１に記載の炭化珪素半導体装置の製造方法。
- 前記第１の保護膜および前記第２の保護膜の少なくともいずれかは、ダイヤモンドライクカーボン膜である、請求項１に記載の炭化珪素半導体装置の製造方法。
- 前記第１の保護膜および前記第２の保護膜の少なくともいずれかは、カーボン層である、請求項１に記載の炭化珪素半導体装置の製造方法。
- 前記カーボン層は、前記炭化珪素基板から珪素を部分的に除去することにより形成される、請求項４に記載の炭化珪素半導体装置の製造方法。
- 前記第２の保護膜は、前記第２の主面の全面を覆う、請求項１〜請求項５のいずれか１項に記載の炭化珪素半導体装置の製造方法。
- 前記準備する工程では複数の前記炭化珪素基板が準備され、
前記活性化する工程において、複数の前記炭化珪素基板は、前記第１の主面と交差する方向に沿って１枚ずつ間隔を開けて保持された状態でアニールされる、請求項１〜請求項６のいずれか１項に記載の炭化珪素半導体装置の製造方法。 - 前記炭化珪素基板の直径は、１００ｍｍ以上である、請求項１〜請求項７のいずれか１項に記載の炭化珪素半導体装置の製造方法。
- 前記炭化珪素基板の厚さは、６００μｍ以下である、請求項１〜請求項８のいずれか１項に記載の炭化珪素半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013198563A JP2015065318A (ja) | 2013-09-25 | 2013-09-25 | 炭化珪素半導体装置の製造方法 |
| PCT/JP2014/070558 WO2015045627A1 (ja) | 2013-09-25 | 2014-08-05 | 炭化珪素半導体装置の製造方法 |
| US15/024,345 US9691616B2 (en) | 2013-09-25 | 2014-08-05 | Method of manufacturing silicon carbide semiconductor device by using protective films to activate dopants in the silicon carbide semiconductor device |
| CN201480053018.6A CN105580111A (zh) | 2013-09-25 | 2014-08-05 | 制造碳化硅半导体器件的方法 |
| DE112014004465.2T DE112014004465T5 (de) | 2013-09-25 | 2014-08-05 | Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013198563A JP2015065318A (ja) | 2013-09-25 | 2013-09-25 | 炭化珪素半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2015065318A true JP2015065318A (ja) | 2015-04-09 |
Family
ID=52742783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013198563A Pending JP2015065318A (ja) | 2013-09-25 | 2013-09-25 | 炭化珪素半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US9691616B2 (ja) |
| JP (1) | JP2015065318A (ja) |
| CN (1) | CN105580111A (ja) |
| DE (1) | DE112014004465T5 (ja) |
| WO (1) | WO2015045627A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015065289A (ja) * | 2013-09-25 | 2015-04-09 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
| DE112015003483B4 (de) * | 2014-07-30 | 2025-05-08 | Mitsubishi Electric Corporation | Verfahren zum herstellen einer halbleitervorrichtung |
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| JP5626037B2 (ja) * | 2011-03-09 | 2014-11-19 | 住友電気工業株式会社 | 半導体装置の製造方法 |
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| US9240476B2 (en) * | 2013-03-13 | 2016-01-19 | Cree, Inc. | Field effect transistor devices with buried well regions and epitaxial layers |
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| JP6053645B2 (ja) * | 2013-09-10 | 2016-12-27 | 三菱電機株式会社 | ＳｉＣ半導体装置の製造方法 |
-
2013
- 2013-09-25 JP JP2013198563A patent/JP2015065318A/ja active Pending
-
2014
- 2014-08-05 DE DE112014004465.2T patent/DE112014004465T5/de not_active Withdrawn
- 2014-08-05 CN CN201480053018.6A patent/CN105580111A/zh active Pending
- 2014-08-05 WO PCT/JP2014/070558 patent/WO2015045627A1/ja not_active Ceased
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| WO2013011740A1 (ja) * | 2011-07-20 | 2013-01-24 | 住友電気工業株式会社 | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US9691616B2 (en) | 2017-06-27 |
| DE112014004465T5 (de) | 2016-06-09 |
| CN105580111A (zh) | 2016-05-11 |
| US20160240380A1 (en) | 2016-08-18 |
| WO2015045627A1 (ja) | 2015-04-02 |
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Legal Events
| Date | Code | Title | Description |
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|
| A601 | Written request for extension of time |
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|
| A02 | Decision of refusal |
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