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WO2012117439A1 - 薄膜半導体装置及びその製造方法 - Google Patents

薄膜半導体装置及びその製造方法 Download PDF

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永井　久雄
悠治 岸田
佐藤　栄一
玄士朗 河内
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Panasonic Corp
Panasonic Liquid Crystal Display Co Ltd
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    • H10D30/6745—Polycrystalline or microcrystalline silicon

Definitions

  • the present invention relates to a thin film semiconductor device and a manufacturing method thereof, and more particularly to a channel protection type (etching stopper type) thin film semiconductor device used in an active matrix organic EL display device and a manufacturing method thereof.
  • a channel protection type (etching stopper type) thin film semiconductor device used in an active matrix organic EL display device and a manufacturing method thereof.
  • One aspect of a thin film semiconductor device is formed on a gate electrode formed on a substrate, a gate insulating film formed to cover the substrate on which the gate electrode is formed, and the gate insulating film.
  • a crystalline silicon thin film having a channel region, a channel protective layer formed on the crystalline silicon thin film including the channel region and containing an organic material containing silicon, oxygen, and carbon, a channel region of the crystalline silicon thin film, and the Formed at the interface with the channel protective layer, containing carbon as a main component, and the carbon as the main component is an interface layer made of carbon derived from the organic material, and the channel protective layer above the channel region via the channel protective layer
  • the concentration of sulfur contained in the interface layer is preferably 100 times or more the concentration of sulfur as an impurity contained in the crystalline silicon thin film. In one embodiment of the thin film semiconductor device according to the present invention, the concentration of sulfur contained in the interface layer is preferably 5 ⁇ 10 19 [atoms / cm 3 ] or more.
  • the interface layer preferably contains sulfur.
  • each of the pair of contact layers 7 is formed so as to straddle the channel protective layer 5 and the semiconductor layer 4.
  • the upper and side surfaces of the channel protective layer 5, the side surfaces of the interface layer 6, and the semiconductor layer 4 is formed so as to cover the upper surface.
  • the pair of contact layers 7 is, for example, an n-type semiconductor layer in which amorphous silicon is doped with phosphorus (P) as an impurity, and n containing a high-concentration impurity of 1 ⁇ 10 19 [atm / cm 3 ] or more. + Layer.
  • the film thickness of the contact layer 7 is, for example, 5 nm to 100 nm.
  • the source electrode 8s and the drain electrode 8d have a single layer structure or a multilayer structure such as a conductive material and an alloy, respectively.
  • a conductive material and an alloy for example, aluminum (Al), molybdenum (Mo), tungsten (W), copper It is comprised with materials, such as (Cu), titanium (Ti), and chromium (Cr).
  • the source electrode 8s and the drain electrode 8d are formed by a three-layer structure of MoW / Al / MoW.
  • the film thickness of the source electrode and the drain electrode is, for example, about 100 nm to 500 nm.
  • the pair of amorphous silicon layers 70 are formed above the channel region of the semiconductor layer 4 via the channel protective layer 5.
  • the pair of amorphous silicon layers 70 are arranged to face each other with a predetermined interval.
  • FIG. 2B is a cross-sectional view schematically showing a configuration of a thin film semiconductor device 10B according to another modification of the present invention.
  • FIG. 2B the same components as those shown in FIG.
  • the interface layer 6 is not removed by the development processing when the channel protective layer 5 is patterned, and the interface layer 6 in a region not covered with the channel protective layer 5 is exposed.
  • the interface layer 6 has a higher carbon concentration and sulfur concentration than the other layers, and the carbon concentration contained in the interface layer 6 is 5 ⁇ 10 20 [atoms / cm 3 ] or more. In addition, it can be seen that the concentration of sulfur contained in the interface layer 6 is 5 ⁇ 10 19 [atoms / cm 3 ] or more.
  • the carbon concentration contained in the interface layer 6 is 50 times or more the carbon concentration as an impurity contained in the semiconductor layer 4. It can also be seen that the sulfur concentration contained in the interface layer 6 is 100 times or more the sulfur concentration as impurities contained in the semiconductor layer 4.

Landscapes

  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

　基板（１）上に形成されたゲート電極（２）と、ゲート電極（２）が形成された基板（１）を覆って形成されたゲート絶縁膜（３）と、ゲート絶縁膜（３）上に形成され、所定のチャネル領域を有する結晶シリコン薄膜からなる半導体層（４）と、チャネル領域を含む半導体層（４）上に形成され、シリコン、酸素及びカーボンを含む有機材料を含有するチャネル保護層（５）と、半導体層（４）のチャネル領域とチャネル保護層（５）との界面に形成され、カーボンを主成分として含み、その主成分であるカーボンはチャネル保護層（５）の有機材料に由来するカーボンである界面層（６）と、チャネル領域の上方にチャネル保護層（５）を介して形成されたソース電極（８ｓ）と、チャネル領域の上方にチャネル保護層（５）を介してソース電極（８ｓ）と対向配置されたドレイン電極（８ｄ）とを含む。

Description

薄膜半導体装置及びその製造方法
　本発明は、薄膜半導体装置及びその製造方法に関し、特に、アクティブマトリクス方式の有機ＥＬ表示装置に用いられるチャネル保護型（エッチングストッパ型）の薄膜半導体装置及びその製造方法に関する。
　液晶表示装置又は有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等のアクティブマトリクス駆動型の表示装置では、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）と呼ばれる薄膜半導体装置が用いられる。
　表示装置において、ＴＦＴは、画素を選択するスイッチング素子として、あるいは、画素を駆動する駆動トランジスタ等として用いられる。
　近年、表示装置の大型化や高精細化に伴って、ＴＦＴの高性能化に向けた開発が盛んに行われており、結晶化した半導体薄膜をチャネル層として用いたＴＦＴが注目されている。
　また、大型表示装置用のＴＦＴとしては、低コスト化が可能なゲート電極がチャネル層より基板側にあるボトムゲート型のＴＦＴが一般的に用いられる。このボトムゲート型ＴＦＴは、チャネル保護型（エッチングストッパ型）及びチャネルエッチング型の２つに大別される。チャネル保護型のＴＦＴでは、チャネル層を保護するためにチャネル層上にチャネル保護層が形成される。従って、チャネル保護型のＴＦＴの方がチャネル層を薄膜化することができ、寄生抵抗成分を低減（オン特性向上）することができるため、高精細化には有利である。
　例えば特許文献１には、結晶シリコン薄膜からなるチャネル層を有するチャネル保護型のＴＦＴが開示されており、チャネル層上にプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）によって酸化シリコン膜を堆積し、これをエッチングによって所望のパターンに形成することにより、チャネル層上に酸化シリコン膜からなるチャネル保護層を形成することが記載されている。
特開平７－２７３３４７号公報
　しかしながら、チャネル保護層として酸化シリコン等の無機材料を用いた場合、チャネル保護層に正の固定電荷が発生してしまう。このため、固定電荷によってチャネル保護層の下のチャネル層（チャネル保護層と半導体層の界面）に微弱な電圧（Ｖｆ）が印加される。この場合、固定電荷による電圧（Ｖｆ）が、チャネル層におけるバックチャネルの閾値電圧（Ｖｂｃ）以上になってしまうと、ＴＦＴのオフ時において、寄生トランジスタが動作して上記バックチャネルを介してリーク電流が流れる。
　特に、チャネル層として結晶シリコン薄膜を用いた場合、チャネル保護層とチャネル層との界面においてキャリア移動度が高くなることから、オフ時のリーク電流（オフ電流）が増大する傾向にある。
　このように、チャネル保護層として無機材料を用いた従来の薄膜半導体装置では、オフ電流が高くなってオフ特性が低下するという問題がある。
　本発明は、上記問題を解決するためになされたものであり、オフ電流を抑制することができる薄膜半導体装置及びその製造方法を提供することを目的とする。
　上記目的を達成するために、本発明に係る薄膜半導体装置の一態様は、基板上に形成されたゲート電極と、前記ゲート電極が形成された前記基板を覆って形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、チャネル領域を有する結晶シリコン薄膜と、前記チャネル領域を含む前記結晶シリコン薄膜上に形成され、シリコン、酸素及びカーボンを含む有機材料を含有するチャネル保護層と、前記結晶シリコン薄膜のチャネル領域と前記チャネル保護層との界面に形成され、カーボンを主成分として含み、その主成分であるカーボンは前記有機材料に由来するカーボンである界面層と、前記チャネル領域の上方に前記チャネル保護層を介して形成されたソース電極と、前記チャネル領域の上方に前記チャネル保護層を介して前記ソース電極と対向配置されたドレイン電極と、を含むものである。
　本発明によれば、オフ電流を抑制することができ、優れたオフ特性を有する薄膜半導体装置を実現することができる。
図１は、本発明の実施の形態に係る薄膜半導体装置１０の構成を模式的に示した断面図である。 図２Ａは、本発明の変形例に係る薄膜半導体装置１０Ａの構成を模式的に示した断面図である。 図２Ｂは、本発明の他の変形例に係る薄膜半導体装置１０Ｂの構成を模式的に示した断面図である。 図３Ａは、本発明の実施の形態に係る薄膜半導体装置１０の製造方法における基板準備工程を模式的に示した断面図である。 図３Ｂは、本発明の実施の形態に係る薄膜半導体装置１０の製造方法におけるゲート電極形成工程を模式的に示した断面図である。 図３Ｃは、本発明の実施の形態に係る薄膜半導体装置１０の製造方法におけるゲート絶縁膜形成工程を模式的に示した断面図である。 図３Ｄは、本発明の実施の形態に係る薄膜半導体装置１０の製造方法における非結晶シリコン薄膜形成工程を模式的に示した断面図である。 図３Ｅは、本発明の実施の形態に係る薄膜半導体装置１０の製造方法における非結晶シリコン薄膜の結晶化工程を模式的に示した断面図である。 図３Ｆは、本発明の実施の形態に係る薄膜半導体装置１０の製造方法における水素プラズマ処理工程を模式的に示した断面図である。 図３Ｇは、本発明の実施の形態に係る薄膜半導体装置１０の製造方法におけるチャネル保護層用膜形成工程を模式的に示した断面図である。 図３Ｈは、本発明の実施の形態に係る薄膜半導体装置１０の製造方法におけるチャネル保護層用膜のプリベーク工程を模式的に示した断面図である。 図３Ｉは、本発明の実施の形態に係る薄膜半導体装置１０の製造方法におけるチャネル保護層のパターニング工程を模式的に示した断面図である。 図３Ｊは、本発明の実施の形態に係る薄膜半導体装置１０の製造方法における界面層除去工程を模式的に示した断面図である。 図３Ｋは、本発明の実施の形態に係る薄膜半導体装置１０の製造方法におけるチャネル保護層のポストベーク工程を模式的に示した断面図である。 図３Ｌは、本発明の実施の形態に係る薄膜半導体装置１０の製造方法におけるコンタクト層用膜形成工程を模式的に示した断面図である。 図３Ｍは、本発明の実施の形態に係る薄膜半導体装置１０の製造方法におけるソースドレイン金属膜形成工程を模式的に示した断面図である。 図３Ｎは、本発明の実施の形態に係る薄膜半導体装置１０の製造方法におけるソース電極及びドレイン電極のパターニング工程を模式的に示した断面図である。 図３Ｏは、本発明の実施の形態に係る薄膜半導体装置１０の製造方法におけるコンタクト層及び半導体層のパターニング工程を模式的に示した断面図である。 図４Ａは、本発明の実施の形態に係る薄膜半導体装置の製造方法によって作製した薄膜半導体装置１０における図１の破線で囲まれる領域Ａの断面ＴＥＭ像である。 図４Ｂは、図４Ａの破線で囲まれる領域Ｂの断面構造を説明するための模式図である。 図５Ａは、本発明の実施の形態の変形例に係る薄膜半導体装置１０Ｃの断面図である。 図５Ｂは、図５Ａに示す薄膜半導体装置１０Ｃを構成する膜中に含まれる炭素及び硫黄の濃度分布を示す図である。 図６Ａは、従来例に係る薄膜半導体装置１００の作用を説明するための図である。 図６Ｂは、本発明の実施の形態に係る薄膜半導体装置１０の作用を説明するための図である。 図７Ａは、本発明の実施の形態に係る薄膜半導体装置１０において、チャネル保護層５を形成した後に水素プラズマ処理を行った場合における水素プラズマ処理前後の半導体層４の状態を示す図である。 図７Ｂは、本発明の実施の形態に係る薄膜半導体装置１０において、チャネル保護層５を形成する前に水素プラズマ処理を行った場合における水素プラズマ処理前後の半導体層４の状態を示す図である。 図８Ａは、ベーク温度が３００℃の場合における薄膜半導体装置の電流電圧特性を示す図である。 図８Ｂは、ベーク温度が３５０℃の場合における薄膜半導体装置の電流電圧特性を示す図である。 図９は、ＲＦパワー密度を変化させた場合において、μ－ＰＣＤ法によって薄膜半導体装置のキャリアのライフタイムを測定したときの測定結果を示す図である。 図１０Ａは、図９の「Ｘ」の試料における薄膜半導体装置の電流電圧特性を示す図である。 図１０Ｂは、図９の「Ｙ」の試料における薄膜半導体装置の電流電圧特性を示す図である。 図１０Ｃは、図９の「Ｚ」の試料における薄膜半導体装置の電流電圧特性を示す図である。 図１１は、水素プラズマ処理時の電極設定温度を変化させた場合において、μ－ＰＣＤ法によって薄膜半導体装置のキャリアのライフタイムを測定したときの測定結果を示す図である。 図１２は、本発明の実施の形態に係る有機ＥＬディスプレイの一部切り欠き斜視図である。 図１３は、本発明の実施の形態に係る薄膜半導体装置を用いた画素の回路構成を示す図である。
　本発明に係る薄膜半導体装置の一態様は、基板上に形成されたゲート電極と、前記ゲート電極が形成された前記基板を覆って形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、チャネル領域を有する結晶シリコン薄膜と、前記チャネル領域を含む前記結晶シリコン薄膜上に形成され、シリコン、酸素及びカーボンを含む有機材料を含有するチャネル保護層と、前記結晶シリコン薄膜のチャネル領域と前記チャネル保護層との界面に形成され、カーボンを主成分として含み、その主成分であるカーボンは前記有機材料に由来するカーボンである界面層と、前記チャネル領域の上方に前記チャネル保護層を介して形成されたソース電極と、前記チャネル領域の上方に前記チャネル保護層を介して前記ソース電極と対向配置されたドレイン電極と、を含むものである。
　本態様によれば、結晶シリコン薄膜とチャネル保護層との間にカーボンを主成分として含む界面層が形成されているので、チャネル領域上部の抵抗値を増加させることができる。これにより、結晶シリコン薄膜のバックチャネル領域におけるキャリア移動度を低下させることができるとともに、チャネル保護層から結晶シリコン薄膜への固定電荷の移動を低下させることができる。従って、オフ時のリーク電流を抑制することができる。
　さらに、本発明に係る薄膜半導体装置の一態様において、前記界面層に含まれるカーボンの濃度は、前記結晶シリコン薄膜に含まれる不純物としてのカーボンの濃度の５０倍以上であることが好ましい。また、本発明に係る薄膜半導体装置の一態様において、前記界面層に含まれるカーボンの濃度は、５×１０２０［ａｔｏｍｓ／ｃｍ３］以上であることが好ましい。
　本態様によれば、界面層における上記のキャリア移動度を低下させる効果を確実に発現させることができる。
　さらに、本発明に係る薄膜半導体装置の一態様において、前記界面層は硫黄を含むことが好ましい。
　本態様によれば、界面層に含まれる硫黄によって、上記のキャリア移動度をさらに低下させることができる。
　さらに、本発明に係る薄膜半導体装置の一態様において、前記界面層に含まれる硫黄の濃度は、前記結晶シリコン薄膜に含まれる不純物としての硫黄の濃度の１００倍以上であることが好ましい。また、本発明に係る薄膜半導体装置の一態様において、前記界面層に含まれる硫黄の濃度は、５×１０１９［ａｔｏｍｓ／ｃｍ３］以上であることが好ましい。
　本態様によれば、界面層における上記のキャリア移動度を低下させる効果を確実に発現させることができる。
　さらに、本発明に係る薄膜半導体装置の一態様において、前記界面層の比抵抗は、２×１０６［Ω・ｃｍ］以上であることが好ましい。
　本態様によれば、界面層の絶縁性を高めることができるので、界面層における上記のキャリア移動度を一層低下させることができる。
　さらに、本発明に係る薄膜半導体装置の一態様において、前記界面層の厚みは、１ｎｍ以上５ｎｍ以下であることが好ましい。
　本態様によれば、カーボンを主成分として含むチャネル保護層を形成するときに、膜厚が１ｎｍ～５ｎｍ程度の界面層を形成することができる。
　さらに、本発明に係る薄膜半導体装置の一態様において、前記結晶シリコン薄膜に含まれる所定のチャネル領域は、多結晶性シリコン薄膜であることが好ましい。本態様によれば、オフ特性にも優れた薄膜半導体装置を得ることができる。
　さらに、本発明に係る薄膜半導体装置の一態様において、前記結晶シリコン薄膜と前記チャネル保護層との間に形成された非結晶シリコン薄膜を有することが好ましい。
　本態様によれば、オン特性及びオフ特性に優れた薄膜半導体装置を得ることができる。
　また、本発明に係る薄膜半導体装置の製造方法の一態様は、ガラス基板を準備する第１工程と、前記ガラス基板上にゲート電極を形成する第２工程と、前記ゲート電極が形成された前記ガラス基板を覆ってゲート絶縁膜を形成する第３工程と、前記ゲート絶縁膜上にチャネル領域を有する結晶シリコン薄膜を形成する第４工程と、前記結晶シリコン薄膜に含まれる前記チャネル領域上に、所定の塗布方式によりシリコン、酸素及びカーボンを含む有機材料を塗布してチャネル保護層を形成する第５工程と、前記チャネル保護層を焼成することにより、前記チャネル領域における前記結晶シリコン薄膜と前記チャネル保護層との界面に、カーボンを主成分として含み、その主成分であるカーボンは前記有機材料に由来するカーボンである界面層を形成する第６工程と、前記チャネル領域の上方に前記チャネル保護層を介してソース電極とドレイン電極とを対向させて形成する第７工程と、を含むものである。
　本態様によれば、シリコン、酸素及びカーボンを含む有機材料からなるチャネル保護層を焼成することによって、結晶シリコン薄膜とチャネル保護層との界面にチャネル保護層の有機材料に由来するカーボンを含む界面層を形成することができる。これにより、チャネル領域上部の抵抗値を増加させることができるので、結晶シリコン薄膜のバックチャネル領域におけるキャリア移動度を低下させることができるとともに、チャネル保護層から結晶シリコン薄膜への固定電荷の移動を低下させることができる。従って、オフ時のリーク電流を抑制することができる。
　さらに、本発明に係る薄膜半導体装置の製造方法の一態様において、前記界面層に含まれるカーボンの濃度は、前記結晶シリコン薄膜に含まれる不純物としてのカーボンの濃度の５０倍以上であることが好ましい。また、本発明に係る薄膜半導体装置の製造方法の一態様において、前記界面層に含まれるカーボンの濃度は、５×１０２０［ａｔｏｍｓ／ｃｍ３］以上であることが好ましい。
　本態様によれば、界面層における上記のキャリア移動度を低下させる効果を確実に発現させることができる。
　さらに、本発明に係る薄膜半導体装置の製造方法の一態様において、前記界面層は硫黄を含むことが好ましい。
　本態様によれば、界面層に含まれる硫黄によって、上記のキャリア移動度をさらに低下させることができる。
　さらに、本発明に係る薄膜半導体装置の製造方法の一態様において、前記界面層に含まれる硫黄の濃度は、前記結晶シリコン薄膜に含まれる不純物としての硫黄の濃度の１００倍以上であることが好ましい。また、本発明に係る薄膜半導体装置の製造方法の一態様において、前記界面層に含まれる硫黄の濃度は、５×１０１９［ａｔｏｍｓ／ｃｍ３］以上であることが好ましい。
　本態様によれば、界面層における上記のキャリア移動度を低下させる効果を確実に発現させることができる。
　さらに、本発明に係る薄膜半導体装置の製造方法の一態様において、前記第４工程は、前記結晶シリコン薄膜から水素が抜ける温度で行われ、一方、前記第５工程から前記７工程までの工程は、前記結晶シリコン薄膜から前記水素が抜けない温度で行われることが好ましい。この場合、本発明に係る薄膜半導体装置の製造方法の一態様において、前記結晶シリコン薄膜から前記水素が抜ける前記温度とは４００℃以上の温度であり、前記結晶シリコン薄膜から前記水素が抜けない前記温度とは３００℃以下の温度であることが好ましい。
　本態様によれば、第５工程から第７工程までの工程、すなわち、チャネル保護層を形成する工程以降の工程における処理は、結晶シリコン薄膜から水素が抜けない温度で行われる。これにより、結晶シリコン薄膜におけるシリコン原子のダングリングボンドに結合した水素が抜けて再びダングリングボンドが発生するということを防止することができる。
　さらに、本発明に係る薄膜半導体装置の製造方法の一態様において、前記チャネル保護層に含有される有機材料は、水素プラズマ処理によって削られる性質のものであり、前記第５工程から前記第６工程により前記チャネル保護層及び前記界面層が形成される前に、前記結晶シリコン薄膜に含まれる前記チャネル領域を前記水素プラズマ処理によって水素化処理する工程を含むことが好ましい。
　本態様によれば、結晶シリコン薄膜に対する水素プラズマ処理がチャネル保護層を形成する前に行われるので、水素プラズマがチャネル保護層のカーボンを削ることに消費されることによって結晶シリコン薄膜のダングリングボンドの水素終端が不十分となってしまうことを防止することができる。
　さらに、本発明に係る薄膜半導体装置の製造方法の一態様において、前記水素プラズマ処理は、水素ガスを原料ガスとして高周波電力により水素プラズマを発生させ、前記水素プラズマを前記結晶シリコン薄膜に照射することで行われ、前記高周波電力の投入電力の電力パワー密度は０．２から０．８［Ｗ／ｃｍ２］であることが好ましい。
　本態様によれば、オフ特性だけではなくオン特性にも優れた薄膜半導体装置を得ることができる。
　さらに、本発明に係る薄膜半導体装置の製造方法の一態様において、前記水素プラズマ処理は、水素ガスを原料ガスとして水素プラズマを発生させ、前記水素プラズマを前記結晶シリコン薄膜に照射することで行われ、前記水素プラズマを発生させるときの電極設定温度は、２５０℃から３５０℃であることが好ましい。
　本態様によれば、オフ特性だけではなくオン特性にも優れた薄膜半導体装置を得ることができる。
　（実施の形態）
　以下、本発明に係る薄膜半導体装置及び薄膜半導体装置の製造方法について、実施の形態に基づいて説明する。
　（薄膜半導体装置の構成）
　まず、本発明の実施の形態に係る薄膜半導体装置１０の構成について、図１を用いて説明する。図１は、本発明の実施の形態に係る薄膜半導体装置１０の構成を模式的に示した断面図である。
　図１に示すように、本発明の実施の形態に係る薄膜半導体装置１０は、ボトムゲート型の薄膜トランジスタ装置であって、基板１と、基板１の上方に形成されたゲート電極２、ゲート絶縁膜３、半導体層４及びチャネル保護層５と、半導体層４及びチャネル保護層５の界面に形成された界面層６と、半導体層４の上方に形成された一対のコンタクト層７並びに一対のソース電極８ｓ及びドレイン電極８ｄとを備える。
　以下、本実施の形態に係る薄膜半導体装置１０の各構成要素について詳述する。
　基板１は、例えば、石英ガラス、無アルカリガラス、高耐熱性ガラス等のガラス材料からなるガラス基板である。なお、ガラス基板の中に含まれるナトリウムやリン等の不純物が半導体層４に侵入することを防止するために、基板１上にシリコン窒化膜（ＳｉＮｘ）、酸化シリコン（ＳｉＯｙ）又はシリコン酸窒化膜（ＳｉＯｙＮｘ）等からなるアンダーコート層を形成してもよい。また、アンダーコート層は、レーザーアニールなどの高温熱処理プロセスにおいて、基板１への熱の影響を緩和させる役割を担うこともある。アンダーコート層の膜厚は、例えば、１００ｎｍ～２０００ｎｍ程度とする。
　ゲート電極２は、導電性材料及び合金等の単層構造又は多層構造、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、クロム（Ｃｒ）、及びモリブデンタングステン（ＭｏＷ）等からなり、基板１上に所定形状でパターン形成される。ゲート電極の膜厚は、例えば、２０～５００ｎｍ程度とする。
　ゲート絶縁膜３は、例えば、酸化シリコン（ＳｉＯｙ）、窒化シリコン（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯｙＮｘ）、酸化アルミニウム（ＡｌＯｚ）、酸化タンタル（ＴａＯｗ）又はその積層膜等からなり、ゲート電極２が形成された基板１を覆って形成される。すなわち、ゲート絶縁膜３は、ゲート電極２を覆うように基板１上に形成される。本実施の形態では、半導体層４として結晶シリコン薄膜を用いているので、ゲート絶縁膜３としては酸化シリコンを用いることが好ましい。これは、ＴＦＴにおける良好な閾値電圧特性を維持するためには半導体層４とゲート絶縁膜３との界面状態を良好なものにすることが好ましく、これには酸化シリコンが適しているからである。ゲート絶縁膜の膜厚は、例えば、５０ｎｍ～３０ｎｍとする。
　半導体層４は、ゲート絶縁膜３上に形成される結晶シリコン薄膜であって、ゲート電極２の電圧によってキャリアの移動が制御される領域であるチャネル領域を有する。なお、本実施の形態において、半導体層４は、非晶質シリコン（アモルファスシリコン）を結晶化することにより形成した多結晶性シリコン薄膜である。この多結晶性シリコン薄膜は、アモルファスシリコンと結晶性シリコンとの混晶構造を有するシリコン薄膜とすることができる。なお、優れたオン特性を得るために、少なくとも半導体層４の所定のチャネル領域については、結晶性シリコンの割合が多い膜で構成されていることが好ましい。半導体層４の膜厚は、例えば、２０ｎｍ～１００ｎｍ程度であり、多結晶性シリコン薄膜中の結晶シリコンの粒径は、例えば、５ｎｍ～１０００ｎｍ程度である。
　チャネル保護層５は、半導体層４のチャネル領域を保護する保護膜であって、半導体層４のチャネル領域の上方に形成される。本実施の形態において、チャネル保護層５は、一対のコンタクト層７を形成するときのエッチング処理時において、半導体層４のチャネル領域がエッチングされてしまうことを防止するためのチャネルエッチングストッパ（ＣＥＳ）層として機能する。すなわち、コンタクト層７を形成するときのエッチングによってチャネル保護層５の上部がエッチングされる。ここで、チャネル保護層５の膜厚（チャネルエッチングでエッチングされていない部分）は、例えば、３００ｎｍ～１０００ｎｍとする。チャネル保護層５の膜厚の下限は、チャネルエッチングによるマージン及びチャネル保護層中の固定電荷の影響を抑制することから決まる。また、チャネル保護層の上限は、段差の増大に伴うプロセスの信頼性低下を抑制することから決まる。
　また、チャネル保護層５は、シリコン、酸素及びカーボンを含む有機材料を主として含有する有機材料からなる有機材料層であり、酸化シリコンや窒化シリコン等の無機材料を主成分とする無機材料層ではない。なお、チャネル保護層５は、絶縁性を有し、一対のコンタクト層７同士は電気的に接続されていない。
　本実施の形態において、チャネル保護層５は、感光性塗布型の有機材料をパターニング及び固化することによって形成することができる。チャネル保護層５の形成するための有機材料は、例えば、有機樹脂材料、界面活性剤、溶媒及び感光剤からなる。
　有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン等の中の１種又は複数種からなる感光性又は非感光性の有機樹脂材料を用いることができる。界面活性剤としては、シロキサン等のシリコン化合物からなる界面活性剤を用いることができる。溶媒としては、プロピレングリコールモノメチルエーテルアセテート又は１，４－ジオキサン等の有機溶媒を用いることができる。また、感光剤としては、ナフトキノンジアジト等のポジ型感光剤を用いることができる。なお、感光剤には、炭素及び硫黄が含まれている。
　チャネル保護層５を形成するための有機材料は、スピンコート法等の塗布法によって塗布形成することができる。あるいは、液滴吐出法、又は、スクリーン印刷やオフセット印刷等の所定のパターンを形成することができる印刷法等によって所定形状の有機材料を選択的に形成することもできる。
　界面層６は、結晶シリコン薄膜からなる半導体層４とチャネル保護層５との間に形成される絶縁性を有する絶縁層である。なお、界面層６の比抵抗は、２Ｅ＋６（２×１０６）［Ω・ｃｍ］以上とすることが好ましい。界面層６は、半導体層４のチャネル領域上にチャネル保護層５を形成するときに生成される層であって、半導体層４のチャネル領域とチャネル保護層５との界面に生成される。
　また、界面層６は、カーボン（炭素）を主成分として含み、その主成分であるカーボンはチャネル保護層５を構成する有機材料に由来するカーボンである。すなわち、界面層６の主成分であるカーボンには、チャネル保護層５を形成するための有機材料に含まれるカーボンが含まれている。さらに、本実施の形態において、界面層６には硫黄も含まれている。なお、界面層６の詳細構成については後述する。
　一対のコンタクト層７は、不純物を高濃度に含む非晶質半導体層からなり、半導体層４のチャネル領域の上方にチャネル保護層５を介して形成される。また、一対のコンタクト層７は、所定の間隔をあけて対向配置される。
　本実施の形態において、一対のコンタクト層７のそれぞれは、チャネル保護層５及び半導体層４に跨るようにして形成され、チャネル保護層５の上部と側面、界面層６の側面、及び、半導体層４の上面を覆うように形成される。また、一対のコンタクト層７は、例えば、アモルファスシリコンに不純物としてリン（Ｐ）をドーピングしたｎ型半導体層であって、１×１０１９［ａｔｍ／ｃｍ３］以上の高濃度の不純物を含むｎ＋層である。また、コンタクト層７の膜厚は、例えば、５ｎｍ～１００ｎｍとする。
　一対のソース電極８ｓ及びドレイン電極８ｄは、それぞれ半導体層４のチャネル領域の上方にチャネル保護層５を介して形成され、本実施の形態では、一対のコンタクト層７上に形成される。また、一対のソース電極８ｓ及びドレイン電極８ｄは、所定の間隔をあけて対向配置される。
　本実施の形態において、ソース電極８ｓ及びドレイン電極８ｄは、それぞれ導電性材料及び合金等の単層構造又は多層構造であり、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）及びクロム（Ｃｒ）等の材料により構成される。本実施の形態では、ソース電極８ｓ及びドレイン電極８ｄは、ＭｏＷ／Ａｌ／ＭｏＷの三層構造によって形成されている。ソース電極及びドレイン電極の膜厚は、例えば、１００ｎｍ～５００ｎｍ程度とする。
　本実施の形態に係る薄膜半導体装置１０は、以上のようにして構成されているが、例えば、図２Ａに示すように構成することもできる。図２Ａは、本発明の変形例に係る薄膜半導体装置１０Ａの構成を模式的に示した断面図である。なお、図２Ａにおいて、図１に示す構成要素と同じ構成要素については同じ符号を付している。
　図２Ａに示すように、本変形例に係る薄膜半導体装置１０Ａは、図１の薄膜半導体装置１０に対して、一対のコンタクト層７とソース電極８ｓ及びドレイン電極８ｄとの間に、一対の非結晶シリコン層７０が形成されたものである。
　一対の非結晶シリコン層７０は、半導体層４のチャネル領域の上方にチャネル保護層５を介して形成される。また、一対の非結晶シリコン層７０は、所定の間隔をあけて対向配置される。
　非結晶シリコン層７０は、非晶質シリコン（アモルファスシリコン）層であって、意図的な不純物のドーピングが行われていないｉ層である。従って、非結晶シリコン層７０は、不純物がドープされたコンタクト層７と比べて電気抵抗が高い。なお、非結晶シリコン層７０は、不純物ドープが行われていないが、自然に含まれる不純物は存在する。非結晶シリコン層７０の不純物濃度としては、１×１０１７［ａｔｍ／ｃｍ３］以下である。
　このような非結晶シリコン層７０の導入はオフ電流の低減を図ることを目的としたものであり、半導体層４よりもバンドギャップエネルギーが大きい材料を導入する。非結晶シリコン層７０のバンドギャップエネルギーとしては、１．６０～１．９０ｅＶの材料を用いることが好ましい。また、非結晶シリコン層７０とコンタクト層７との間に、さらにコンタクト層７よりも不純物濃度の低い不純物がドープされた層を導入してもよい。あるいは、コンタクト層７の不純物は、非結晶シリコン層７０に向かって濃度が漸次低下するようなプロファイルが形成されていてもよい。これらにより、非結晶シリコン層７０とコンタクト層７との間における不純物濃度プロファイルの変化を緩やかにすることにより、ドレイン領域での電界が緩和され、オフ電流をさらに低減することができる。
　なお、本実施の形態において、一対の非結晶シリコン層７０は、チャネル保護層５及び半導体層４に跨るようにして形成され、チャネル保護層５の上部と側面、界面層６の側面、及び、半導体層４の上面を覆うように形成される。また、一対の非結晶シリコン層７０上には、一対のコンタクト層７が形成される。
　また、本実施の形態に係る薄膜半導体装置１０は、図２Ｂに示すように構成することもできる。図２Ｂは、本発明の他の変形例に係る薄膜半導体装置１０Ｂの構成を模式的に示した断面図である。なお、図２Ｂにおいて、図１に示す構成要素と同じ構成要素については同じ符号を付している。
　図２Ｂに示すように、本変形例に係る薄膜半導体装置１０Ｂは、チャネル層となる半導体層４０を、結晶シリコン薄膜４１（第１チャネル層）と非結晶シリコン薄膜４２（第２チャネル層）との積層構造としたものである。すなわち、本変形例に係る薄膜半導体装置１０Ｂは、図１の薄膜半導体装置１０において、結晶シリコン薄膜からなる半導体層４の上に非結晶シリコン薄膜（アモルファスシリコン）が形成されたものである。
　また、本変形例において、非結晶シリコン薄膜４２は、結晶シリコン薄膜４１とチャネル保護層５との間に形成されており、界面層６は、非結晶シリコン薄膜４２とチャネル保護層５との界面に形成される。
　本変形例によれば、オン特性及びオフ特性に優れた薄膜半導体装置を実現することができる。
　（薄膜半導体装置の製造方法）
　以下、本発明の実施の形態に係る薄膜半導体装置１０の製造方法について、図３Ａ～図３Ｏを用いて説明する。図３Ａ～図３Ｏは、本発明の実施の形態に係る薄膜半導体装置１０の製造方法における各工程の構成を模式的に示した断面図である。
　まず、図３Ａに示すように、基板１としてガラス基板を準備する。なお、ゲート電極２を形成する前に、プラズマＣＶＤ等によって基板１上にシリコン窒化膜、シリコン酸化膜、及びシリコン酸窒化膜などからなるアンダーコート層を形成してもよい。
　次に、図３Ｂに示すように、基板１上に所定形状のゲート電極２を形成する。例えば、基板１上にＭｏＷからなるゲート金属膜をスパッタによって成膜し、フォトリソグラフィー法及びウェットエッチング法を用いてゲート金属膜をパターニングすることにより、所定形状のゲート電極２を形成することができる。ＭｏＷのウェットエッチングは、例えば、リン酸（ＨＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水を所定の配合で混合した薬液を用いて行うことができる。
　次に、図３Ｃに示すように、ゲート電極２が形成された基板１を覆ってゲート絶縁膜３を形成する。例えば、ゲート電極２を覆うようにして酸化シリコンからなるゲート絶縁膜３をプラズマＣＶＤ等によって成膜する。酸化シリコンの成膜条件としては、例えば、シランガス（ＳｉＨ４）と亜酸化窒素ガス（Ｎ２Ｏ）とを所定の濃度比で導入することで成膜することができる。
　次に、図３Ｄに示すように、ゲート絶縁膜３上に、アモルファスシリコン（非晶質シリコン）からなる非結晶シリコン薄膜４ａを成膜する。非結晶シリコン薄膜４ａは、プラズマＣＶＤ等によって成膜することができる。非結晶シリコン薄膜４ａの成膜条件としては、例えば、シランガス（ＳｉＨ４）と水素ガス（Ｈ２）とを所定の濃度比で導入することで成膜することができる。
　次に、非結晶シリコン薄膜４ａから水素が抜ける温度である４００℃以上の温度で脱水素アニール処理を行った後、５００℃～９００℃の温度によって非結晶シリコン薄膜４ａをアニールして、非結晶シリコン薄膜４ａを結晶化させる。これにより、図３Ｅに示すように、ゲート絶縁膜３上に、チャネル領域を有する結晶シリコン薄膜４ｐを形成することができる。なお、本実施の形態では、エキシマレーザを用いたレーザアニールによって、非結晶シリコン薄膜４ａの結晶化を行った。なお、結晶化の方法としては、波長３７０～９００ｎｍ程度のパルスレザーを用いたレーザーアニール法、波長３７０～９００ｎｍ程度の連続発振レーザーを用いたレーザーアニール法、急速熱処理（ＲＴＰ）又はＣＶＤによる直接成長などの方法で結晶化させてもよい。
　次に、図３Ｆに示すように、結晶シリコン薄膜４ｐに対して水素プラズマ処理を行うことにより、結晶シリコン薄膜４ｐのシリコン原子に対して水素化処理を行う。水素プラズマ処理は、例えばＨ２、Ｈ２／アルゴン（Ａｒ）等の水素ガスを含むガスを原料として高周波（ＲＦ）電力により水素プラズマを発生させて、当該水素プラズマを結晶シリコン薄膜４ｐに照射することにより行われる。
　この水素プラズマ処理によって、シリコン原子のダングリングボンド（欠陥）が水素終端されることで、結晶シリコン薄膜４ｐの結晶欠陥密度が低減して結晶性が向上する。シリコン原子のダングリングボンドが水素と結合する。
　なお、この水素プラズマ処理は、プラズマ雰囲気中に水素イオン（Ｈ＋）と水素ラジカル（Ｈ＊）を含む水素プラズマを発生させるものであり、発生させた水素イオンと水素ラジカルとが結晶シリコン薄膜４ｐ内に入り込んでいくことにより、結晶シリコン薄膜４ｐを構成するシリコン原子のダングリングボンドが水素終端される。
　次に、図３Ｇに示すように、所定の塗布方式によって、チャネル保護層５を形成するための所定の有機材料を塗布して、結晶シリコン薄膜４ｐに含まれるチャネル領域上にチャネル保護層用膜５Ｆを形成する。例えば、所定の有機材料を結晶シリコン薄膜４ｐ上に塗布及びスピンコートやスリットコートすることによってチャネル保護層用膜５Ｆを結晶シリコン薄膜４ｐの全面に形成することができる。チャネル保護層用膜５Ｆの膜厚は、有機材料の粘度やコーティング条件（回転数、ブレードの速度など）で制御することができる。
　なお、チャネル保護層用膜５Ｆの所定の有機材料としては、シリコン、酸素及びカーボンを含む上述の感光性塗布型の有機材料を用いることができる。
　次に、図３Ｈに示すように、チャネル保護層用膜５Ｆに対してプリベークを行ってチャネル保護層用膜５Ｆを仮焼成する。例えば、約１１０℃の温度で約６０秒間の加熱を行う。これにより、チャネル保護層用膜５Ｆに含まれる溶剤が気化する。
　このとき、チャネル保護層用膜５Ｆの焼成によって、同図に示すように、半導体層４のチャネル領域における結晶シリコン薄膜４ｐとチャネル保護層用膜５Ｆとの界面に界面層６が生成される。このように生成される界面層６は、カーボンを主成分として含むものであり、その主成分であるカーボンは半導体層４上に形成されたチャネル保護層用膜５Ｆの有機材料に由来するカーボンである。
　次に、図３Ｉに示すように、チャネル保護層用膜５Ｆとして感光性有機材料を用いているので、チャネル保護層５を形成する部分を規定するフォトマスクを用いた露光及び現像することによって結晶シリコン薄膜４ｐのチャネル領域となる部分の上に所定形状のチャネル保護層５を形成することができる。なお、現像液としては、ＴＭＡＨ（Ｔｅｔｒａ　Ｍｅｔｈｙｌ　Ａｍｍｏｎｉｕｍ　Ｈｙｄｒｏｘｙｄｅ）の２．３８％水溶液を用いることができる。
　なお、感光性有機材料を用いない場合、フォトリソグラフィー法及びウェットエッチング法によってチャネル保護層用膜５Ｆをパターニングすることにより、結晶シリコン薄膜４ｐ上に所定形状のチャネル保護層５を形成してもよい。
　なお、図３Ｉに示すように、チャネル保護層５をパターン形成するときの現像処理によって界面層６が除去されず、チャネル保護層５に覆われていない領域の界面層６が露出する。
　次に、図３Ｊに示すように、露出する界面層６を除去する。例えば、ＣＦ４やＯ２によるドライエッチング又はＤＨＦ（希フッ酸）によるウェットエッチングによって、露出する界面層６を除去することができる。これにより、チャネル保護層５に覆われていない結晶シリコン薄膜４ｐが露出する。
　次に、図３Ｋに示すように、パターン形成されたチャネル保護層５に対してポストベークを行ってチャネル保護層５を本焼成する。例えば、２８０℃～３００℃の温度で約１時間の加熱を行う。これにより、チャネル保護層５中の有機成分の一部が気化、分解して、膜質が改善される。
　次に、図３Ｌに示すように、チャネル保護層５を覆うようにして結晶シリコン薄膜４ｐ上に、コンタクト層７となるコンタクト層用膜７Ｆを形成する。例えば、プラズマＣＶＤによって、リン等の５価元素の不純物をドープしたアモルファスシリコンからなるコンタクト層用膜７Ｆを成膜する。
　次に、図３Ｍに示すように、コンタクト層用膜７Ｆ上に、ソース電極８ｓ及びドレイン電極８ｄとなるソースドレイン金属膜８Ｆを形成する。例えば、スパッタによって、ＭｏＷ／Ａｌ／ＭｏＷの三層構造のソースドレイン金属膜８Ｆを成膜する。
　そして、同図に示すように、所定形状のソース電極８ｓ及びドレイン電極８ｄを形成するために、ソースドレイン金属膜８Ｆ上にレジスト材料を塗布し、露光及び現像を行って、所定形状にパターニングされたレジスト９を形成する。
　次に、レジスト９をマスクとしてウェットエッチングを施してソースドレイン金属膜８Ｆをパターニングすることにより、図３Ｎに示すように、所定形状のソース電極８ｓ及びドレイン電極８ｄを形成する。なお、このとき、コンタクト層用膜７Ｆがエッチングストッパとして機能する。その後、レジスト９を除去する。これにより、結晶シリコン薄膜４ｐのチャネル領域の上方にソース電極８ｓ及びドレイン電極８ｄを形成することができる。
　次に、図３Ｏに示すように、ソース電極８ｓ及びドレイン電極８ｄをマスクとしてドライエッチングを施すことにより、コンタクト層用膜７Ｆ及び結晶シリコン薄膜４ｐを島状にパターニングする。これにより、所定形状の一対のコンタクト層７及び半導体層４を形成することができる。ドライエッチングの条件としては、塩素系ガスを用いるとよい。また、コンタクト層用膜７Ｆ及び結晶シリコン薄膜４ｐの島状のパターニングは、ソース電極８ｓ及びドレイン電極８ｄをウェットエッチングした後に、レジストマスクを用いたドライエッチングにより行ってもよい。
　このようにして、本発明の実施の形態に係る薄膜半導体装置１０を製造することができる。なお、本実施の形態では、チャネル保護層５に覆われていない部分の界面層６を除去したが、界面層６は除去しなくてもよい。但し、界面層６を除去した方が、界面層６を除去しない場合と比べてオン特性を向上させることができる。
　（薄膜半導体装置の界面層の構成）
　次に、上記のように製造された本実施の形態に係る薄膜半導体装置１０における界面層６の構成について、図４Ａ及び図４Ｂを用いて説明する。図４Ａは、上記の製造方法によって作製した薄膜半導体装置１０（図１の破線で囲まれる領域Ａの部分）における断面ＴＥＭ像である。また、図４Ｂは、図４Ａの破線で囲まれる領域Ｂの断面構造を説明するための模式図である。
　図４Ａに示すように、上記のようにして薄膜半導体装置１０を製造すると、結晶シリコン薄膜からなる半導体層４とチャネル保護層５との界面に薄膜の界面層６が形成されていることが分かる。また、図４Ａから、膜厚が２ｎｍ程度の界面層６が形成されていることが分かる。
　界面層６は、上述のように、チャネル保護層５を加熱固化する際に生成される層であり、図４Ｂに示すように、界面層６の半導体層４側は、チャネル保護層用膜５Ｆの材料に含まれる界面活性剤のシリコン化合物と、半導体層４のシリコン原子とが結合した状態となっていると考えられる。
　具体的には、図４Ｂに示すように、界面層６と半導体層４との界面は、界面活性剤のＹ－Ｓｉ－（Ｏ）３と結晶シリコン薄膜のＳｉとが結合し、Ｓｉ－Ｏ－Ｓｉ結合が存在する状態となっている。なお、Ｙ－Ｓｉ－（Ｏ）３におけるＹは、有機材料と反応結合する官能基であって、アミノ基、エポキシ基、メタクリル基、ビニル基又はメルカプト基等である。
　また、界面層６のチャネル保護層５側に、ＳｉＯＣ系ポリマー（少なくともＳｉ、Ｏ、Ｃを主成分元素として形成された薄膜）及びＳ（硫黄）系ポリマー（構成元素としてＳｉ、Ｏ、Ｃ、Ｓを含有する薄膜）が存在する状態となっている。ＳｉＯＣ系ポリマーは、チャネル保護層用膜５Ｆの材料に含まれる界面活性剤のシリコン化合物と感光性有機樹脂材料に含まれるカーボンとがポリマー化したものと考えられる。また、Ｓ系ポリマーは、チャネル保護層用膜５Ｆの有機材料に含まれる感光剤、界面活性剤及び感光剤がポリマー化した薄膜であると考えられる。
　このように、界面層６は、Ｓｉ－Ｏ－Ｓｉ結合とポリマーとが複合的にマトリクス状となった構成であると考えられる。また、界面層６の上には、バルクのＳｉＯＣ系ポリマーからなるチャネル保護層５が存在する。
　なお、界面層６が半導体層４及びチャネル保護層５のいずれとも異なる材料で構成されることは、図４Ａからも明らかである。すなわち、図４ＡのＴＥＭ像に示されるように、半導体層４とチャネル保護層５との間にはコントラストの異なる層が確認できる。ＴＥＭ像においてコントラストの違いは材料の密度が異なることを表しており、異なる層が存在することを意味する。従って、半導体層４とチャネル保護層５との間に、これらの層とは異なる層として界面層６が存在している。
　次に、本実施の形態に係る薄膜半導体装置における炭素（Ｃ）及び硫黄（Ｓ）の濃度分布について、図５Ａ及び図５Ｂを用いて説明する。図５Ａは、上記の炭素及び硫黄の濃度分布を測定するにあたって製造した本発明の実施の形態の変形例に係る薄膜半導体装置１０Ｃの断面図である。また、図５Ｂは、図５Ａに示す薄膜半導体装置１０Ｃを構成する膜中に含まれる炭素及び硫黄の濃度分布を示す図であって、図５Ａの矢印Ｄに示される厚み（深さ）方向における元素濃度を二次イオン質量分析法（ＳＩＭＳ）によって測定してプロットしたものである。
　図５Ａに示される薄膜半導体装置１０Ｃは、図２Ａに示される非結晶シリコン層７０を有する薄膜半導体装置１０Ａにおいて、チャネル保護層５に覆われていない部分の界面層６を除去しなかった場合の構成である。
　図５Ａに示される薄膜半導体装置１０Ｃにおいて、同図の矢印Ｄの位置において矢印Ｄの深さ方向に従って炭素及び硫黄の濃度を測定すると、すなわち、コンタクト層７、非結晶シリコン層７０、界面層６及び半導体層４の順に炭素及び硫黄の濃度を測定すると、図５Ｂに示す測定結果となる。なお、図５Ｂにおいて、「１２Ｃ」及び「３２Ｓ」で示す曲線は、それぞれ炭素及び硫黄の濃度分布を表している。
　図５Ｂに示すように、界面層６は他の層と比べて炭素濃度及び硫黄濃度が高くなっており、界面層６に含まれる炭素濃度は、５×１０２０［ａｔｏｍｓ／ｃｍ３］以上であり、また、界面層６に含まれる硫黄濃度は、５×１０１９［ａｔｏｍｓ／ｃｍ３］以上であることが分かる。
　さらに、界面層６に含まれる炭素濃度は、半導体層４に含まれる不純物としての炭素濃度の５０倍以上であることも分かる。また、界面層６に含まれる硫黄濃度は、半導体層４に含まれる不純物としての硫黄濃度の１００倍以上であることも分かる。
　なお、図５Ｂの測定結果は、図５Ａに示される薄膜半導体装置１０Ｃに対するものであるが、図１、図２Ａ及び図２Ｂに示される薄膜半導体装置１０、１０Ａ、１０Ｂにおいても図５Ｂと同様の測定結果を得ることができる。
　（薄膜半導体装置の作用効果）
　次に、本発明の本実施の形態に係る薄膜半導体装置１０の作用効果について、図６Ａ及び図６Ｂを用いて説明する。図６Ａは、従来例に係る薄膜半導体装置１００の作用を説明するための図である。図６Ｂは、図１に示す本発明の実施の形態に係る薄膜半導体装置１０の作用を説明するための図である。
　図６Ａに示すように、従来に係る薄膜半導体装置１００は、半導体層１０４のチャネル領域上に、無機材料からなるチャネル保護層１０５が形成されたものである。図６Ａに示すように、従来に係る薄膜半導体装置１００では、チャネル保護層１０５が無機材料で形成されているので、チャネル保護層１０５に正の固定電荷が発生し、半導体層１０４に微弱な電圧（Ｖｆ）が印加される。このため、固定電荷による電圧（Ｖｆ）が、半導体層１０４層におけるバックチャネルの閾値電圧（Ｖｂｃ）以上になってしまうと、薄膜半導体装置１００のオフ時において、寄生トランジスタが動作して半導体層１０４のバックチャネルを介してリーク電流が流れる。
　そこで、本願発明者等は、図６Ｂに示される薄膜半導体装置１０のように、チャネル保護層５として有機材料を用いることによって、半導体層４とチャネル保護層５との間にカーボンを主成分とする界面層６を形成することとした。
　このように形成された界面層６は、カーボンを主成分としているので、半導体層４（結晶シリコン薄膜）と比較してより多くのカーボンを含有している。このように、半導体層４（結晶シリコン薄膜）とチャネル保護層５との界面にはカーボンを主成分とする界面層６が存在するので、当該界面層６がキャリアの移動をブロックする障壁として機能する。すなわち、半導体層４のチャネル領域の上層部における抵抗値を増加させることができる。これにより、半導体層４のバックチャネル領域でのキャリア移動度を低下させることができる。
　さらに、チャネル保護層５と半導体層４との界面に界面層６が介在することにより、図５Ｂに示すように、仮にチャネル保護層５に固定電荷が発生した場合であっても、界面層６はチャネル保護層５から固定電荷が半導体層４に移動することをブロックする障壁としても機能する。これにより、半導体層４への固定電荷の影響を低減することもできる。
　以上のように、本発明の実施の形態に係る薄膜半導体装置１０によれば、半導体層４とチャネル保護層５との間にカーボンを主成分として含む界面層６が形成されているので、半導体層４のバックチャネル領域でのキャリア移動度を低下させることができるとともに、チャネル保護層５から半導体層４への固定電荷の移動を低下させることができる。これにより、オフ時のリーク電流を抑制することができるので、薄膜半導体装置のオフ特性を向上させることができる。
　さらに、本発明の実施の形態に係る薄膜半導体装置１０によれば、チャネル保護層５を有機材料によって形成するので、チャネル保護層５を低温且つ塗布プロセスで形成することができる。これにより、簡便な設備及び低コストで、優れたＴＦＴ特性を有する薄膜半導体装置を得ることができる。
　また、本実施の形態に係る薄膜半導体装置１０において、界面層６に含まれる炭素濃度は、５×１０２０［ａｔｏｍｓ／ｃｍ３］以上であり、また、半導体層４に含まれる不純物としての炭素濃度の５０倍以上であることが好ましい。これにより、界面層６における上記のキャリア移動度を低下させる効果を確実に発現させることができる。
　また、本実施の形態に係る薄膜半導体装置１０では、界面層６に硫黄が含まれていることが好ましい。界面層６に含まれる硫黄は、チャネル保護層用膜５Ｆの有機材料の感光剤に含まれる硫黄である。すなわち、界面層６に含まれる硫黄は、チャネル保護層用膜５Ｆの有機材料に由来する。硫黄は、カーボン及び酸素に比べて原子半径が大きいため、キャリアの移動を妨げる効果がカーボン及び酸素に比べて大きい。従って、界面層６に硫黄が含まれていることにより、上記のキャリア移動度をさらに低下させることができ、薄膜半導体装置のオフ特性を一層向上させることができる。
　さらに、本実施の形態に係る薄膜半導体装置１０において、界面層６に含まれる硫黄濃度は、５×１０１９［ａｔｏｍｓ／ｃｍ３］以上であり、また、半導体層４に含まれる不純物としての硫黄濃度の１００倍以上であることが好ましい。これにより、界面層６における上記のキャリア移動度を低下させる効果を確実に発現させることができる。
　また、本実施の形態に係る薄膜半導体装置１０において、界面層６は、比抵抗が２×１０６［Ω・ｃｍ］以上の絶縁性を有することが好ましい。これにより、界面層６における上記のキャリア移動度を一層低下させることができる。
　また、本実施の形態のように、結晶シリコン薄膜４ｐ（半導体層４）に対して水素プラズマ処理を行うことが好ましい。結晶シリコン薄膜を半導体層（チャネル層）とする薄膜半導体装置では、アニールによって結晶化されたままの状態の結晶シリコン薄膜は、シリコンの結晶粒界及び各結晶粒内部において多数のダングリングボンドが存在する。ダングリングボンドは、欠陥となってキャリアをトラップしたり界面準位に悪影響を及ぼしたりして、キャリア移動度の劣化又はオン特性やオフ特性の劣化の原因となり、薄膜半導体装置のＴＦＴ特性が劣化する。このため、ダングリングボンドを低減させるために、水素プラズマ等を用いてダングリングボンドを水素終端させることが好ましい。このように、ダングリングボンドの水素終端化を行うことにより、半導体薄膜装置のＴＦＴ特性が劣化することを抑制することができる。
　さらに、結晶シリコン薄膜４ｐに対する水素プラズマ処理は、本実施の形態のようにチャネル保護層５を形成する前に行うことが好ましく、本実施の形態では、多結晶シリコン薄膜を形成する工程とチャネル保護層を形成する工程との間に行っている。この点について、以下説明する。
　まず、本願発明者等は、有機材料のチャネル保護層５について鋭意検討した結果、有機材料からなるチャネル保護層５に対して水素プラズマ処理を行うと、発生させた水素プラズマによってチャネル保護層５に含有するカーボンが削られてしまうということをつきとめた。すなわち、上記のように結晶シリコン薄膜のシリコン原子のダングリングボンドを水素終端させるために発生させた水素プラズマが、チャネル保護層５によって消費されてしまうことが分かった。
　このように、有機材料のチャネル保護層５に対して水素プラズマ処理を行うと、水素プラズマが半導体層４の結晶シリコン薄膜に届かない場合があるということが分かった。なお、無機材料によってチャネル保護層を形成した場合は、水素プラズマがチャネル保護層を通過することから、チャネル保護層に含まれる材料によって水素プラズマが削られるということが生じないことも分かった。
　そこで、本願発明者等は、結晶シリコン薄膜に対して水素プラズマ処理を行う工程の順序について検討した。この点について、図７Ａ及び図７Ｂを用いて説明する。図７Ａは、本発明の実施の形態に係る薄膜半導体装置１０において、チャネル保護層５を形成した後に水素プラズマ処理を行った場合における水素プラズマ処理前後の半導体層４の状態を示す図である。また、図７Ｂは、本発明の実施の形態に係る薄膜半導体装置１０において、チャネル保護層５を形成する前に水素プラズマ処理を行った場合における水素プラズマ処理前後の半導体層４の状態を示す図である。
　まず、チャネル保護層５を形成した後に水素プラズマ処理を行った場合について、図７Ａを用いて説明する。図７Ａに示すように、水素プラズマ処理前において、チャネル保護層５下の半導体層４（結晶シリコン薄膜）の状態は、欠陥密度が１．２×１０１８［ｓｐｉｎｓ／ｃｍ３］であり、水素濃度が１［％］以下であった。
　その後、水素プラズマ処理により水素化処理を行うと、チャネル保護層５下以外の半導体層４（結晶シリコン薄膜）の状態は、欠陥密度が１．９×１０１７［ｓｐｉｎｓ／ｃｍ３］で、水素濃度が３［％］程度となり、ダングリングボンドが低減し、水素終端化されていることが分かる。一方、チャネル保護層５下の半導体層４（結晶シリコン薄膜）の状態は、欠陥密度が１．２×１０１８［ｓｐｉｎｓ／ｃｍ３］で、水素濃度が１［％］程度であり、ダングリングボンドは水素プラズマ処理前と変わらない状態である。これは、上述のとおり、チャネル保護層５のカーボンによって水素プラズマが消費されているからであると考えられる。
　このように、チャネル保護層５を形成した後に水素プラズマ処理を行うと、チャネル保護層５の下に位置する領域とチャネル保護層５の下以外に位置する領域とで、半導体層４の水素化の状態が異なることになる。
　これに対して、図７Ｂに示すように、チャネル保護層５を形成する前に水素プラズマ処理を行った場合、水素プラズマ処理前における半導体層４（結晶シリコン薄膜）の状態は、欠陥密度が１．２×１０１８［ｓｐｉｎｓ／ｃｍ３］で、水素濃度が１［％］以下であったが、水素プラズマ処理後における半導体層４（結晶シリコン薄膜）の状態は、欠陥密度が１．９×１０１７［ｓｐｉｎｓ／ｃｍ３］で、水素濃度が３［％］程度となり、半導体層４の全領域においてダングリングボンドが低減して水素終端化されていることが分かる。
　従って、結晶シリコン薄膜４ｐに対する水素プラズマ処理の工程は、チャネル保護層５を形成する前に行うことが好ましい。
　さらに、この水素プラズマ処理を行った後の工程では、半導体層４（結晶シリコン薄膜４ｐ）から水素が抜けない温度である３００℃以下の温度で行うことが好ましい。この点について、図８Ａ及び図８Ｂを用いて説明する。図８Ａは、ベーク温度が３００℃の場合における薄膜半導体装置の電流電圧特性を示す図である。また、図８Ｂは、ベーク温度が３５０℃の場合における薄膜半導体装置の電流電圧特性を示す図である。なお、図８Ａ及び図８Ｂにおいて、縦軸は、ドレイン電流を示しており、横軸はゲート電圧を示している。また、図８Ａ及び図８Ｂにおいて、０．１Ｖ、５Ｖ、１０Ｖはソース－ドレイン間のバイアスを示しており、各図において、それぞれのバイアス印加時の電流電圧特性を示している。
　図８Ａに示すように、チャネル保護層用膜５Ｆをポストベークするときのベーク温度を３００℃とすると、良好なオン特性及びオフ特性が得られていることが分かる。一方、図８Ｂに示すように、ベーク温度を３５０℃に上げると、サブスレッショル・スイング値（Ｓ値）が劣化し、ＴＦＴ特性が劣化していることが分かる。なお、Ｓ値とは、ゲート絶縁膜の容量と半導体層の容量とで算出される値である。この場合、半導体層の容量は半導体層における水素の抜けによって変化すると考えられる。
　このように、図８Ａ及び図８Ｂに示すように、ベーク温度が３００℃を超えると半導体層から水素が抜けてダングリングボンドが増加し、ＴＦＴ特性が劣化する。これは、水素プラズマ処理によってダングリングボンドの水素化処理が行われた後に、３００℃を超える温度の高温処理が行われると、終端させた水素がシリコンとの結合から抜けて再度ダングリングボンドが発生してしまうからである。なお、同様に、水素プラズマ処理を行った後は、ポストベーク時以外でも３００℃を超える高温処理を行うことは好ましくない。従って、水素プラズマ処理を行った後の工程では、３００℃以下の温度を保つことが好ましい。
　以上のように、チャネル保護層５を形成する前に水素化処理を行うとともに、その後の工程の温度を３００℃以下とすることにより、ダングリングボンドは水素終端されたままの状態となる。これにより、チャネル保護層５を形成した後の製造工程の熱処理の温度を３００℃以下に保てば、水素が抜けて再度ダングリングボンドが発生することを防止することができる。従って、キャリアの移動度及びオン特性やオフ特性に優れたチャネル保護型の薄膜半導体装置を簡便な製造工程でかつ低温で製造することができる。
　また、本実施の形態において、水素プラズマ処理における高周波電力の投入電力の電力パワー密度は、０．２～０．８［Ｗ／ｃｍ２］とすることが好ましい。この点について、図９及び図１０Ａ～図１０Ｃを用いて説明する。図９は、ＲＦパワー密度を変化させた場合において、μ－ＰＣＤ法によって薄膜半導体装置のキャリアのライフタイムを測定したときの測定結果を示す図である。また、図１０Ａ～図１０Ｃは、それぞれ、図９の「Ｘ」、「Ｙ」、「Ｚ」の各試料における薄膜半導体装置の電流電圧特性を示す図である。
　図９において、縦軸は、強度を表しており、高い数値ほどキャリアのライフタイムが長いこと、すなわち、ダングリングボンド数が少なく欠陥密度が低いことを示している。横軸は、水素プラズマ処理をする時に投入する高周波電力の電力パワー密度（ＲＦパワー密度）を示している。また、図１０Ａ～図１０Ｃにおいて、縦軸は、ドレイン電流を示しており、横軸はゲート電圧を示している。なお、図１０Ａ～図１０Ｃにおいて、０．１Ｖ、５Ｖ、１０Ｖはソース－ドレイン間のバイアスを示しており、各図において、それぞれのバイアスを印加した時の電流電圧特性を示している。
　図９に示すように、ＲＦパワー密度を大きくしていくと、キャリアのライフタイムが長くなることが分かる。これは、ＲＦパワー密度が大きくなると、発生する水素ラジカルの量も多くなり、結晶シリコン薄膜がより水素化されていくからであるためと考えられる。
　一方、ＲＦパワー密度を高くしすぎると、キャリアのライフタイムが短くなることが分かる。これは、水素ラジカルが半導体層等の膜をエッチングする作用があり、これにより、半導体層に欠陥が発生してライフタイムが低下するからである。
　実際に、図９の「Ｘ」、「Ｙ」、「Ｚ」の各試料における薄膜半導体装置の電流電圧特性を測定してみると、図１０Ａに示すように、「Ｘ」の試料における薄膜半導体装置は、オン特性もオフ特性も良好であることが分かる。一方、図１０Ｂに示すように、「Ｙ」の試料における薄膜半導体装置は、オン特性もオフ特性も低下していることが分かる。これは、水素化されていないため、キャリア移動度が向上していないためである。また、図１０Ｃに示すように、「Ｚ」の試料における薄膜半導体装置は、オン特性は良好であるが、オフ特性が低下していることが分かる。これは、膜中に欠陥が形成され、欠陥起因のリーク電流が増加したためであると考えられる。
　従って、図９のμ－ＰＣＤの測定結果に示されるように、ライフタイムのばらつきやマージンを考慮して縦軸の値が９０％以上とすることが好ましいと考えられるので、水素プラズマ処理を行うときのＲＦパワー密度は、０．２～０．８［Ｗ／ｃｍ２］とすることが好ましい。
　さらに、水素プラズマ処理時において、水素プラズマを発生させるときの下部電極の設定温度は、２５０℃から３５０℃とすることが好ましい。この点について、図１１を用いて説明する。図１１は、水素プラズマ処理時の電極設定温度を変化させた場合において、μ－ＰＣＤ法によって薄膜半導体装置のキャリアのライフタイムを測定したときの測定結果を示す図である。
　図１１において、縦軸は、強度を表しており、高い数値ほどキャリアのライフタイムが長いことを示している。また、図１１において、横軸は、水素プラズマ処理を行う時の電極設定温度を示している。
　図１１に示すように、図９と同様に、縦軸の値が９０％以上とすることが好ましいと考えられるので、水素プラズマを発生させるときの電極設定温度は、２５０℃～３５０℃とすることが好ましい。
　（表示装置）
　次に、上記の実施の形態に係る薄膜半導体装置１０等を表示装置に適用した例について、図１２を用いて説明する。なお、本実施の形態では、有機ＥＬ表示装置への適用例について説明する。
　図１２は、本発明の実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。上述の薄膜半導体装置１０等は、有機ＥＬ表示装置におけるアクティブマトリクス基板のスイッチングトランジスタ又は駆動トランジスタとして用いることができる。
　図１２に示すように、有機ＥＬ表示装置２０は、アクティブマトリクス基板２１と、アクティブマトリクス基板２１上にマトリクス状に複数配置された画素２２と、画素２２に接続され、アクティブマトリクス基板２１上にアレイ状に複数配置された画素回路２３と、画素２２と画素回路２３の上に順次積層された陽極２４、有機ＥＬ層２５及び陰極２６（透明電極）と、各画素回路２３と制御回路（不図示）とを接続する複数本のソース線２７及びゲート線２８とを備える。有機ＥＬ層２５は、電子輸送層、発光層、正孔輸送層等の各層が積層されて構成されている。
　なお、本実施の形態に係る有機ＥＬ表示装置２０では、画素２２を選択するためのスイッチングトランジスタとして薄膜半導体装置１０が設けられている。
　次に、上記有機ＥＬ表示装置２０における画素２２の回路構成について、図１３を用いて説明する。図１３は、本発明の実施の形態に係る薄膜半導体装置を用いた画素の回路構成を示す図である。
　図１３に示すように、画素２２は、駆動トランジスタ３１と、スイッチングトランジスタ３２と、有機ＥＬ素子３３と、コンデンサ３４とを備える。駆動トランジスタ３１は、有機ＥＬ素子３３を駆動するトランジスタであり、また、スイッチングトランジスタ３２は、画素２２を選択するためのトランジスタである。
　スイッチングトランジスタ３２のソース電極３２Ｓは、ソース線２７に接続され、ゲート電極３２Ｇは、ゲート線２８に接続され、ドレイン電極３２Ｄは、コンデンサ３４及び駆動トランジスタ３１のゲート電極３１Ｇに接続されている。
　また、駆動トランジスタ３１のドレイン電極３１Ｄは、電源線３５に接続され、ソース電極３１Ｓは有機ＥＬ素子３３のアノードに接続されている。
　この構成において、ゲート線２８にゲート信号が入力され、スイッチングトランジスタ３２をオン状態にすると、ソース線２７を介して供給された信号電圧がコンデンサ３４に書き込まれる。そして、コンデンサ３４に書き込まれた保持電圧は、１フレーム期間を通じて保持される。この保持電圧により、駆動トランジスタ３１のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が、有機ＥＬ素子３３のアノードからカソードへと流れる。これにより、有機ＥＬ素子３３が発光し、画像として表示される。
　以上、本発明の実施の形態に係る表示装置について説明したが、本発明はこれに限定されない。例えば、本実施の形態では有機ＥＬ素子を用いた有機ＥＬ表示装置について説明したが、液晶表示素子等、アクティブマトリクス基板が用いられる他の表示素子を備えた表示装置にも適用することもできる。
　また、以上説明した本発明の実施の形態に係る表示装置については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話などのあらゆる表示部を有する電子機器に適用することができる。
　以上、本発明に係る薄膜半導体装置及びその製造方法について、実施の形態に基づいて説明したが、本発明に係る薄膜半導体装置及びその製造方法は、上記の実施の形態に限定されるものではない。各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
　本発明に係る薄膜半導体装置は、テレビジョンセット、パーソナルコンピュータ、携帯電話などの表示装置、又はその他薄膜半導体装置を有する様々な電気機器に広く利用することができる。
　１　基板
　２　ゲート電極
　３　ゲート絶縁膜
　４、４０、１０４　半導体層
　４ａ　非結晶シリコン薄膜
　４ｐ、４１　結晶シリコン薄膜
　５、１０５　チャネル保護層
　５Ｆ　チャネル保護層用膜
　６　界面層
　７　コンタクト層
　７Ｆ　コンタクト層用膜
　８ｓ　ソース電極
　８ｄ　ドレイン電極
　８Ｆ　ソースドレイン金属膜
　９　レジスト
　１０、１０Ａ、１０Ｂ、１０Ｃ、１００　薄膜半導体装置
　２０　有機ＥＬ表示装置
　２１　アクティブマトリクス基板
　２２　画素
　２３　画素回路
　２４　陽極
　２５　有機ＥＬ層
　２６　陰極
　２７　ソース線
　２８　ゲート線
　３１　駆動トランジスタ
　３２　スイッチングトランジスタ
　３１Ｇ、３２Ｇ　ゲート電極
　３１Ｓ、３２Ｓ　ソース電極
　３１Ｄ、３２Ｄ　ドレイン電極
　３３　有機ＥＬ素子
　３４　コンデンサ
　３５　電源線
　４２　非結晶シリコン薄膜
　７０　非結晶シリコン層

Claims (21)

  1. 　基板上に形成されたゲート電極と、
    　前記ゲート電極が形成された前記基板を覆って形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜上に形成され、チャネル領域を有する結晶シリコン薄膜と、
    　前記チャネル領域を含む前記結晶シリコン薄膜上に形成され、シリコン、酸素及びカーボンを含む有機材料を含有するチャネル保護層と、
    　前記結晶シリコン薄膜のチャネル領域と前記チャネル保護層との界面に形成され、カーボンを主成分として含み、その主成分であるカーボンは前記有機材料に由来するカーボンである界面層と、
    　前記チャネル領域の上方に前記チャネル保護層を介して形成されたソース電極と、
    　前記チャネル領域の上方に前記チャネル保護層を介して前記ソース電極と対向配置されたドレイン電極と、を含む、
    　薄膜半導体装置。
  2. 　前記界面層に含まれるカーボンの濃度は、前記結晶シリコン薄膜に含まれる不純物としてのカーボンの濃度の５０倍以上である、
    　請求項１記載の薄膜半導体装置。
  3. 　前記界面層に含まれるカーボンの濃度は、５×１０２０［ａｔｏｍｓ／ｃｍ３］以上である、
    　請求項１記載の薄膜半導体装置。
  4. 　前記界面層は硫黄を含む、
    　請求項１から請求項３のいずれか１項に記載の薄膜半導体装置。
  5. 　前記界面層に含まれる硫黄の濃度は、前記結晶シリコン薄膜に含まれる不純物としての硫黄の濃度の１００倍以上である、
    　請求項４記載の薄膜半導体装置。
  6. 　前記界面層に含まれる硫黄の濃度は、５×１０１９［ａｔｏｍｓ／ｃｍ３］以上である、
    　請求項４記載の薄膜半導体装置。
  7. 　前記界面層の比抵抗は、２×１０６［Ω・ｃｍ］以上である、
    　請求項１から請求項６のいずれか１項に記載の薄膜半導体装置。
  8. 　前記界面層の厚みは、１ｎｍ以上、５ｎｍ以下である、
    　請求項１から請求項７のいずれか１項に記載の薄膜半導体装置。
  9. 　前記結晶シリコン薄膜に含まれる所定のチャネル領域は、多結晶性シリコン薄膜である、
    　請求項１から請求項８のいずれか１項に記載の薄膜半導体装置。
  10. 　さらに、前記結晶シリコン薄膜と前記チャネル保護層との間に形成された非結晶シリコン薄膜を有する
    　請求項１から請求項９のいずれか１項に記載の薄膜半導体装置。
  11. 　ガラス基板を準備する第１工程と、
    　前記ガラス基板上にゲート電極を形成する第２工程と、
    　前記ゲート電極が形成された前記ガラス基板を覆ってゲート絶縁膜を形成する第３工程と、
    　前記ゲート絶縁膜上にチャネル領域を有する結晶シリコン薄膜を形成する第４工程と、
    　前記結晶シリコン薄膜に含まれる前記チャネル領域上に、所定の塗布方式によりシリコン、酸素及びカーボンを含む有機材料を塗布してチャネル保護層を形成する第５工程と、
    　前記チャネル保護層を焼成することにより、前記チャネル領域における前記結晶シリコン薄膜と前記チャネル保護層との界面に、カーボンを主成分として含み、その主成分であるカーボンは前記有機材料に由来するカーボンである界面層を形成する第６工程と、
    　前記チャネル領域の上方に前記チャネル保護層を介してソース電極とドレイン電極とを対向させて形成する第７工程と、を含む、
    　薄膜半導体装置の製造方法。
  12. 　前記界面層に含まれるカーボンの濃度は、前記結晶シリコン薄膜に含まれる不純物としてのカーボンの濃度の５０倍以上である、
    　請求項１１記載の薄膜半導体装置の製造方法。
  13. 　前記界面層に含まれるカーボンの濃度は、５×１０２０［ａｔｏｍｓ／ｃｍ３］以上である、
    　請求項１１記載の薄膜半導体装置の製造方法。
  14. 　前記界面層は硫黄を含む、
    　請求項１１から請求項１３のいずれか１項に記載の薄膜半導体装置の製造方法。
  15. 　前記界面層に含まれる硫黄の濃度は、前記結晶シリコン薄膜に含まれる不純物としての硫黄の濃度の１００倍以上である、
    　請求項１４記載の薄膜半導体装置の製造方法。
  16. 　前記界面層に含まれる硫黄の濃度は、５×１０１９［ａｔｏｍｓ／ｃｍ３］以上である、
    　請求項１４記載の薄膜半導体装置の製造方法。
  17. 　前記第４工程は、前記結晶シリコン薄膜から水素が抜ける温度で行われ、一方、前記第５工程から前記７工程までの工程は、前記結晶シリコン薄膜から前記水素が抜けない温度で行われる、
    　請求項１１から請求項１６のいずれか１項に記載の薄膜半導体装置の製造方法。
  18. 　前記結晶シリコン薄膜から前記水素が抜ける前記温度とは４００℃以上の温度であり、
    　前記結晶シリコン薄膜から前記水素が抜けない前記温度とは３００℃以下の温度である、
    　請求項１７記載の薄膜半導体装置の製造方法。
  19. 　前記チャネル保護層に含有される有機材料は、水素プラズマ処理によって削られる性質のものであり、
    　前記第５工程から前記第６工程により前記チャネル保護層及び前記界面層が形成される前に、前記結晶シリコン薄膜に含まれる前記チャネル領域を前記水素プラズマ処理によって水素化処理する工程を含む、
    　請求項１１から請求項１８のいずれか１項に記載の薄膜半導体装置の製造方法。
  20. 　前記水素プラズマ処理は、水素ガスを原料ガスとして高周波電力により水素プラズマを発生させ、前記水素プラズマを前記結晶シリコン薄膜に照射することで行われ、
    　前記高周波電力の投入電力の電力パワー密度は０．２から０．８［Ｗ／ｃｍ２］である、
    　請求項１９記載の薄膜半導体装置の製造方法。
  21. 　前記水素プラズマ処理は、水素ガスを原料ガスとして水素プラズマを発生させ、前記水素プラズマを前記結晶シリコン薄膜に照射することで行われ、
    　前記水素プラズマを発生させるときの電極設定温度は、２５０℃から３５０℃である、
    　請求項１９記載の薄膜半導体装置の製造方法。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5917212B2 (ja) * 2012-03-16 2016-05-11 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
CN102738007B (zh) * 2012-07-02 2014-09-03 京东方科技集团股份有限公司 一种薄膜晶体管的制造方法及阵列基板的制造方法
CN103887343B (zh) * 2012-12-21 2017-06-09 北京京东方光电科技有限公司 薄膜晶体管及其制作方法、阵列基板和显示装置
TW201427025A (zh) * 2012-12-25 2014-07-01 Hon Hai Prec Ind Co Ltd 薄膜電晶體
CN103178119B (zh) * 2013-03-25 2015-07-29 京东方科技集团股份有限公司 阵列基板、阵列基板制备方法以及显示装置
US20160204139A1 (en) * 2013-09-30 2016-07-14 Joled Inc. Thin film transistor substrate and method for manufacturing same
KR102269609B1 (ko) * 2013-11-28 2021-06-24 고쿠리츠다이가쿠호진 도호쿠다이가쿠 반도체 소자의 제조 방법
JP6436660B2 (ja) 2014-07-07 2018-12-12 三菱電機株式会社 薄膜トランジスタ基板およびその製造方法
JP6246952B2 (ja) * 2015-01-28 2017-12-13 富士フイルム株式会社 酸化物保護膜の製造方法、及び薄膜トランジスタの製造方法
US9859391B2 (en) * 2015-10-27 2018-01-02 Nlt Technologies, Ltd. Thin film transistor, display device, and method for manufacturing thin film transistor
JP2017143135A (ja) * 2016-02-09 2017-08-17 株式会社ジャパンディスプレイ 薄膜トランジスタ
CN105514127A (zh) * 2016-02-25 2016-04-20 昆山龙腾光电有限公司 氧化物薄膜晶体管阵列基板及制作方法与液晶显示面板
JP6744395B2 (ja) 2016-03-14 2020-08-19 国立大学法人北陸先端科学技術大学院大学 積層体、エッチングマスク、積層体の製造方法、及びエッチングマスクの製造方法、並びに薄膜トランジスタの製造方法
CN106292104B (zh) * 2016-08-30 2018-12-25 深圳市华星光电技术有限公司 阵列基板及其制作方法、液晶面板
KR20250153317A (ko) * 2021-07-13 2025-10-24 지나이트 코포레이션 박막 반도체 스위칭 장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000066242A (ja) * 1999-08-10 2000-03-03 Semiconductor Energy Lab Co Ltd 液晶電気光学装置
JP2004006890A (ja) * 2003-05-27 2004-01-08 Tokyo Ohka Kogyo Co Ltd 多層配線構造の形成方法
JP2004158685A (ja) * 2002-11-07 2004-06-03 Canon Inc 多結晶シリコン薄膜およびその製法
JP2005165305A (ja) * 2003-11-14 2005-06-23 Semiconductor Energy Lab Co Ltd 液晶表示装置及びその作製方法
JP2005311325A (ja) * 2004-03-24 2005-11-04 Semiconductor Energy Lab Co Ltd パターン形成方法、薄膜トランジスタ、表示装置及びそれらの作製方法、並びにテレビジョン装置
JP2011029411A (ja) * 2009-07-24 2011-02-10 V Technology Co Ltd 薄膜トランジスタ、その製造方法及び液晶表示装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3344072B2 (ja) 1994-03-31 2002-11-11 ソニー株式会社 薄膜トランジスタの製造方法
JP2001119029A (ja) 1999-10-18 2001-04-27 Fujitsu Ltd 薄膜トランジスタ及びその製造方法及びそれを備えた液晶表示装置
KR101195165B1 (ko) 2003-11-14 2012-10-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치의 제조 방법
CN1914737B (zh) 2003-11-14 2010-06-16 株式会社半导体能源研究所 半导体元件及其制造方法和液晶显示器及其制造方法
US7642038B2 (en) 2004-03-24 2010-01-05 Semiconductor Energy Laboratory Co., Ltd. Method for forming pattern, thin film transistor, display device, method for manufacturing thereof, and television apparatus
US8179033B2 (en) * 2006-09-14 2012-05-15 Panasonic Corporation Display apparatus
JP5264132B2 (ja) 2006-09-22 2013-08-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2008124408A (ja) 2006-11-16 2008-05-29 Sony Corp 薄膜半導体装置の製造方法
CN101632179B (zh) * 2007-04-06 2012-05-30 夏普株式会社 半导体元件及其制造方法、以及包括该半导体元件的电子器件
KR101484297B1 (ko) 2007-08-31 2015-01-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 표시장치의 제작방법
JP5615540B2 (ja) 2008-12-19 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102011614B1 (ko) 2009-07-10 2019-08-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2012120775A1 (ja) 2011-03-04 2012-09-13 パナソニック株式会社 結晶性評価方法、結晶性評価装置、及びそのコンピュータソフト
WO2012127769A1 (ja) 2011-03-22 2012-09-27 パナソニック株式会社 半導体薄膜の形成方法、半導体装置、半導体装置の製造方法、基板及び薄膜基板
CN103109373B (zh) * 2011-04-06 2016-04-13 株式会社日本有机雷特显示器 显示装置用薄膜半导体装置及其制造方法
CN102959712A (zh) 2011-06-17 2013-03-06 松下电器产业株式会社 薄膜晶体管以及薄膜晶体管的制造方法
JP5820402B2 (ja) 2011-06-30 2015-11-24 株式会社Ｊｏｌｅｄ 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法
WO2013001579A1 (ja) 2011-06-30 2013-01-03 パナソニック株式会社 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法
CN103038887A (zh) 2011-08-09 2013-04-10 松下电器产业株式会社 薄膜半导体器件及薄膜半导体器件的制造方法
JP5998397B2 (ja) 2011-10-25 2016-09-28 株式会社Ｊｏｌｅｄ 薄膜半導体装置及びその製造方法
WO2013061383A1 (ja) 2011-10-28 2013-05-02 パナソニック株式会社 薄膜半導体装置及びその製造方法
CN103189970B (zh) 2011-10-28 2016-09-28 株式会社日本有机雷特显示器 薄膜半导体装置以及薄膜半导体装置的制造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000066242A (ja) * 1999-08-10 2000-03-03 Semiconductor Energy Lab Co Ltd 液晶電気光学装置
JP2004158685A (ja) * 2002-11-07 2004-06-03 Canon Inc 多結晶シリコン薄膜およびその製法
JP2004006890A (ja) * 2003-05-27 2004-01-08 Tokyo Ohka Kogyo Co Ltd 多層配線構造の形成方法
JP2005165305A (ja) * 2003-11-14 2005-06-23 Semiconductor Energy Lab Co Ltd 液晶表示装置及びその作製方法
JP2005311325A (ja) * 2004-03-24 2005-11-04 Semiconductor Energy Lab Co Ltd パターン形成方法、薄膜トランジスタ、表示装置及びそれらの作製方法、並びにテレビジョン装置
JP2011029411A (ja) * 2009-07-24 2011-02-10 V Technology Co Ltd 薄膜トランジスタ、その製造方法及び液晶表示装置

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US9178075B2 (en) 2015-11-03
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