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WO2012162963A1 - 一种半导体结构的制造方法 - Google Patents

一种半导体结构的制造方法 Download PDF

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WO2012162963A1
WO2012162963A1 PCT/CN2011/078876 CN2011078876W WO2012162963A1 WO 2012162963 A1 WO2012162963 A1 WO 2012162963A1 CN 2011078876 W CN2011078876 W CN 2011078876W WO 2012162963 A1 WO2012162963 A1 WO 2012162963A1
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WO
WIPO (PCT)
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gate structure
dummy gate
layer
forming
dielectric layer
Prior art date
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Ceased
Application number
PCT/CN2011/078876
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English (en)
French (fr)
Inventor
尹海洲
朱慧珑
骆志炯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Beijing NMC Co Ltd
Original Assignee
Institute of Microelectronics of CAS
Beijing NMC Co Ltd
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Publication date
Application filed by Institute of Microelectronics of CAS, Beijing NMC Co Ltd filed Critical Institute of Microelectronics of CAS
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Publication of WO2012162963A1 publication Critical patent/WO2012162963A1/zh
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Ceased legal-status Critical Current

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    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
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    • H10D64/667—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers
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    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 

Definitions

  • the present invention relates to the field of semiconductor fabrication, and more particularly to a method of fabricating a semiconductor structure. Background technique
  • a polysilicon material is mostly used to fabricate a dummy gate structure.
  • the polysilicon can withstand high temperatures, the dummy gate structure is not affected when the device is annealed.
  • the polysilicon material is too hard, etching may be difficult to remove when the dummy gate structure is removed, and it is not easy to remove it.
  • An object of the present invention is to provide a semiconductor manufacturing method which is advantageous in reducing the difficulty of removing a dummy gate structure in a replacement gate process.
  • a method of fabricating a semiconductor structure comprising the steps of:
  • the method for fabricating a semiconductor structure has the following advantages:
  • a polymer material is used instead of polysilicon, amorphous silicon or the like in a conventional process. Since the polysilicon is difficult to etch, the dummy gate structure is formed by using the polymer material of the present invention, and the dummy gate structure can be easily etched away to form a gate structure. The step of etching the dummy gate structure is effectively binted, and the process difficulty of removing the dummy gate structure is reduced.
  • FIG. 1 is a flow diagram of one embodiment of a method of fabricating a semiconductor structure in accordance with the present invention
  • FIG. 2 to FIG. 8 are cross-sectional structural views showing respective stages of fabrication of the semiconductor structure in the process of fabricating a semiconductor structure in accordance with the flow shown in FIG. 1 in accordance with an embodiment of the present invention.
  • first and second features are formed in direct contact
  • additional features formed between the first and second features.
  • the embodiment, such that the first and second features may not be in direct contact.
  • FIG. 1 is a flow chart of one embodiment of a method of fabricating a semiconductor structure in accordance with the present invention, the method comprising:
  • Step S101 providing a substrate
  • Step S102 forming a gate dielectric layer on the substrate, forming a dummy gate structure on the gate dielectric layer, wherein the dummy gate structure is formed of a polymer material;
  • Step S103 forming source/drain regions on the substrates on both sides of the dummy gate structure
  • Step S104 removing the dummy gate structure
  • Step S105 annealing the source and drain regions to activate impurities
  • Step S106 forming a metal gate.
  • FIG. 2 to FIG. 8 are diagrams showing the semiconductor structure in the process of fabricating a semiconductor structure according to the flow shown in FIG. 1 according to various embodiments of the present invention. Schematic diagram of the cross-section of the manufacturing stage. It is to be understood that the drawings of the various embodiments of the invention are in
  • the substrate 100 includes a silicon substrate (eg, a silicon wafer).
  • the substrate 100 can include various doping configurations in accordance with design requirements known in the art, such as a P-type substrate or an N-type substrate.
  • the substrate 100 in other embodiments may also include other basic semiconductors, such as a fault.
  • the substrate 100 may comprise a compound semiconductor such as silicon carbide, gallium arsenide, indium arsenide or phosphating Indium.
  • substrate 100 can have, but is not limited to, a thickness of about a few hundred meters, such as can range from 400 um to 800 um.
  • Step S102 forming a gate dielectric layer 210 on the substrate 100.
  • the gate dielectric layer 210 may be a thermal oxide layer, including silicon oxide or silicon oxynitride; or a high-k dielectric such as HfA10N, HfSiAlON, HfTaAlON, HfTiAlON, HfON, HfSiON, HfTaON, HfTiON, A1 2 0 3 ,
  • the gate dielectric layer 210 may have a thickness of 1 nm to 10 nm, for example, 3 nm, 5 nm, or 8 nm, of one or a combination of La 2 O 3 , Zr0 2 , and LaAlO.
  • the gate dielectric layer 210 may be formed by processes such as thermal oxidation, chemical vapor deposition (CVD), atomic layer deposition (ALD), and the like.
  • a dummy gate structure 220 is formed on the gate dielectric layer 210, and the dummy gate structure 220 is formed using a polymer material.
  • the polymeric material includes one of polyacrylic acid, polycarbonate, SU-8, polydithiosiloxane, polyimide, poly(p-nonylbenzene), or any combination thereof.
  • the formation method can be deposition, CVD or the like. For example, if SU-8 is used to fabricate dummy gate structure 220, that is, by deposition; since polyimide is a photoresist, if it is used to fabricate dummy gate structure 220, spin coating, exposure development can be used. .
  • sidewall spacers 250 are formed on the sidewalls of the gate stack for spacing the gates.
  • the sidewall spacers 250 may be formed of silicon nitride, silicon oxide, silicon oxynitride, silicon carbide, and combinations thereof, and/or other suitable materials.
  • the side wall 250 may have a multi-layered structure.
  • the spacer 250 may be formed by a deposition etching process including a thickness ranging from 10 nm to 100 nm, such as 30 nm, 50 nm or 80 nm. as shown in picture 2.
  • Step S103 forming source/drain regions 110.
  • the source/drain regions 110 may be formed by implanting P-type or N-type dopants or impurities into the substrate 100.
  • the source/drain regions 110 may be P-type doped.
  • the SiGe, for the NMOS, the source/drain regions 110 may be N-doped Si.
  • Source/drain regions 110 may be formed by methods including photolithography, ion implantation, diffusion, and/or other suitable processes. In the present embodiment, the source/drain regions 110 are internal to the substrate 100.
  • the source/drain regions 110 may be elevated source and drain structures formed by selective epitaxial growth, the epitaxial portion of which The top is higher than the bottom of the gate stack (the bottom of the gate stack referred to in this specification means the boundary between the gate stack and the semiconductor substrate 100).
  • the substrate 100 on both sides of the dummy gate 220 may be shallowly doped to form a source/drain extension region, and a Halo implant may be performed to form a Halo implant region.
  • the type of shallow doping impurity is the same as the device type, and the impurity type of Halo implant is opposite to the device type.
  • a stop layer 300 covering the semiconductor structure may be formed on the semiconductor structure, with reference to FIG.
  • the stop layer 300 can be made of Si 3 N 4 , silicon oxynitride, silicon carbide, and/or other suitable materials.
  • the stop layer 300 can be fabricated using, for example, CVD, physical vapor deposition (PVD), ALD, and/or other suitable processes.
  • the thickness of the stop layer 300 ranges from 5 nm to 20 nm.
  • an interlayer dielectric layer 400 is also formed on the stop layer 300.
  • the interlayer dielectric layer 400 may be formed on the stop layer 300 by CVD, high density plasma CVD, spin coating, or other suitable method.
  • the material of the interlayer dielectric layer 400 may be SiO 2 , carbon doped SiO 2 , BPSG, PSG, UGS, silicon oxynitride, low k materials, or a combination thereof.
  • the thickness of the interlayer dielectric layer 400 may range from 40 nm to 150 nm, such as 80 nm, 100 nm or 120 nm. As shown in FIG.
  • a planarization process is performed to expose the stop layer 300 on the gate stack and is flush with the interlayer dielectric layer 400 (the term "flush" in the present invention refers to the relationship between the two.
  • the height difference is within the range allowed by the process error).
  • the material for forming the stop layer 300 is harder than the material forming the interlayer dielectric layer 400, so as to ensure that the stop layer 300 is stopped during chemical mechanical polishing (CMP).
  • the exposed stop layer 300 is selectively etched to expose the dummy gate structure 220.
  • the stop layer 300 can be removed by wet etching and/or dry etching.
  • the wet etching process includes the use of a hydroxide containing solution (e.g., ammonium hydroxide), deionized water, or other suitable etchant solution; the dry etching process includes, for example, plasma etching.
  • the stop layer 300 may be planarized again by the CMP technique until the dummy gate structure 220 is exposed, and the purpose of removing the stop layer 300 above the dummy gate structure 220 can also be achieved. .
  • the dummy gate structure 220 is removed and stopped at the gate dielectric layer 210, as shown in FIG.
  • the removal of the dummy gate structure 220 can be removed by wet etching and/or dry etching. In one embodiment, plasma etching is employed.
  • Step S105 annealing is performed to activate impurities in the source/drain regions 110.
  • Annealing the previously formed semiconductor structure for example, laser annealing, flash annealing, or the like, may be used to activate impurities in the semiconductor structure.
  • the semiconductor structure can be annealed using a transient annealing process, such as laser annealing at a high temperature of about 800-1100 °C. It should be noted that since the polymer material is not resistant to high temperatures, it is necessary to perform high on the semiconductor device after removing the dummy gate structure 220. Warm treatment.
  • Step SI 06 forming a metal gate.
  • the metal gate may include only the metal conductor layer 230, and the metal conductor layer 230 may be formed directly over the gate dielectric layer 210.
  • the metal gate may also include a work function metal layer 240 and a metal conductor layer 230.
  • a work function metal layer 240 is deposited on the gate dielectric layer 210, and then a metal conductor layer 230 is formed over the work function metal layer 240.
  • the work function metal layer 240 can be made of a material such as TiN or TaN, and has a thickness ranging from 3 nm to 15 nm.
  • the metal conductor layer 230 may have a one-layer or multi-layer structure.
  • the material may be one of TaN, TaC, TiN, TaAlN, TiAIN, MoAIN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTa x , NiTa x or a combination thereof.
  • the thickness may range, for example, from 10 nm to 80 nm, such as 30 nm or 50 nm.
  • a work function metal layer 240 may be formed on the gate dielectric layer 210 in the foregoing step, and then the work function metal layer 240 may be exposed after the dummy gate structure 220 is removed. And forming a metal conductor layer 230 on the work function metal layer 240 in the formed opening. Since the work function metal layer 240 is formed on the gate dielectric layer 210, the metal conductor layer 230 is formed over the work function metal layer 240.
  • the gate spacer and the interlayer dielectric layer may not be formed, and after the source drain is formed, the formed dummy gate structure is directly removed, and after the dummy gate structure is removed, A metal gate is reformed on the gate dielectric layer.
  • This solution like the other solutions described above, can also be used to replace the alternative gate technique of the inventive embodiment.
  • a dummy gate structure is fabricated using a polymer material, which effectively reduces the etching difficulty of removing the dummy gate structure.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一种半导体结构的制造方法，该方法包括以下步骤：提供衬底（100）（S101）；在所述衬底（100）上形成栅极介质层（210），在所述栅极介质层（210）上形成伪栅结构（220）（S102），所述伪栅结构（220）采用聚合物材料形成；对所述伪栅结构（220）两侧的衬底注入杂质形成源/漏区（110）（S103）；去除所述伪栅结构（220）（S104）；对所述源/漏区（110）进行退火，以激活杂质（S105）；形成金属栅极（230）（S106）。通过采用聚合物材料制造伪栅结构（220），大大简化了后续去除伪栅结构（220）时的刻蚀工艺，降低了刻蚀难度。

Description

一种半导体结构的制造方法
[0001]本申请要求了 2011月 5月 27日提交的、申请号为 201110141244.8、 发明名称为 "一种半导体结构的制造方法" 的中国专利申请的优选权， 其全 部内容通过引用结合在本申请中。 技术领域
[0002]本发明涉及半导体制造领域， 具体地说涉及一种半导体结构的制造方 法。 背景技术
[0003]随着半导体行业的发展， 具有更高性能和更强功能的集成电路要求更 大的元件密度， 而且各个部件、 元件之间或各个元件自身的尺寸、 大小和空 间也需要进一步缩小 （目前已经可以达到 45纳米以下） ， 因此半导体器件制 造过程中对工艺控制的要求也越来越细化。 很多情况下需要平衡各个工艺步 骤的特定要求， 达到最好的工艺控制效果。
[0004]传统半导体替代栅工艺中， 大多采用多晶硅材料来制造伪栅结构， 虽 然多晶硅可以耐高温， 在对器件进行退火处理时， 不会影响其伪栅结构。 但 是由于多晶硅材料过于坚硬， 因此在去除伪栅结构时会带来刻蚀困难， 不容 易对其进行去除。
[0005]因此， 目前需要一种能够有效降低伪栅刻蚀难度的半导体制造方法。 发明内容
[0006]本发明的目的在于提供一种半导体制造方法， 利于降低替代栅工艺中 去除伪栅结构的难度。
[0007]根据本发明的一个方面， 提供一种半导体结构的制造方法， 该方法包 括以下步骤：
[0008] ( a )提供衬底； [0009] ( b )在所述衬底上形成栅极介质层， 在所述栅极介质层上形成伪栅结 构， 所述伪栅结构采用聚合物材料形成；
[0010] ( c )对所述伪栅结构两侧的衬底注入杂质形成源 /漏区；
[0011] ( d )去除所述伪栅结构；
[0012] ( e )对所述源 /漏区进行退火， 以激活杂质；
[0013] ( f )形成金属栅极。
[0014]与现有技术相比， 本发明提供的半导体结构的制造方法有以下优点： 在形成伪栅结构时， 采用聚合物材料代替常规工艺中的多晶硅、 非晶硅等材 料。 由于多晶硅难刻蚀， 所以采用本发明中的聚合物材料制造伪栅结构， 可 以很容易地将伪栅结构刻蚀掉， 形成栅极结构。 有效筒化了刻蚀伪栅结构的 步骤， 并且降低了去除伪栅结构的工艺难度。 附图说明
[0015]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述， 本 发明的其它特征、 目的和优点将会变得更明显：
[0016]图 1是根据本发明的半导体结构的制造方法的一个具体实施方式的流 程图；
[0017]图 2〜图 8为根据本发明的一个具体实施方式按照图 1示出的流程制造半 导体结构过程中该半导体结构各个制造阶段的剖视结构示意图。
[0018]附图中相同或相似的附图标记代表相同或相似的部件。 具体实施方式
[0019]为使本发明的目的、 技术方案和优点更加清楚， 下面将结合附图对本 发明的实施例作详细描述。
[0020]下面详细描述本发明的实施例， 所述实施例的示例在附图中示出， 其 中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能 的元件。 下面通过参考附图描述的实施例是示例性的， 仅用于解释本发明， 而不能解释为对本发明的限制。 [0021]下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结 构。 为了筒化本发明的公开， 下文中对特定例子的部件和设置进行描述。 当 然， 它们仅仅为示例， 并且目的不在于限制本发明。 此外， 本发明可以在不 同例子中重复参考数字和 /或字母。 这种重复是为了筒化和清楚的目的， 其本 身不指示所讨论各种实施例和 /或设置之间的关系。 此外， 本发明提供了的各 种特定的工艺和材料的例子， 但是本领域普通技术人员可以意识到其他工艺 的可应用于性和 /或其他材料的使用。 另外， 以下描述的第一特征在第二特征 之 "上" 的结构可以包括第一和第二特征形成为直接接触的实施例， 也可以 包括另外的特征形成在第一和第二特征之间的实施例， 这样第一和第二特征 可能不是直接接触。 应当注意， 在附图中所图示的部件不一定按比例绘制。 本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发 明。
[0022]参考图 1 ,图 1是根据本发明的半导体结构的制造方法的一个具体实施 方式的流程图， 该方法包括：
[0023]步骤 S101 , 提供衬底；
[0024]步骤 S102 , 在所述衬底上形成栅极介质层， 在所述栅极介质层上形成 伪栅结构， 所述伪栅结构采用聚合物材料形成；
[0025]步骤 S103 , 对所述伪栅结构两侧的衬底形成源 /漏区；
[0026]步骤 S104, 去除所述伪栅结构；
[0027]步骤 S105 , 对所述源漏区进行退火， 以激活杂质；
[0028]步骤 S106, 形成金属栅极。
[0029]下面结合图 2至图 8对步骤 S101至步骤 S106进行说明， 图 2至图 8 是根据本发明的多个具体实施方式按照图 1 示出的流程制造半导体结构过程 中该半导体结构各个制造阶段的剖面结构示意图。 需要说明的是， 本发明各 个实施例的附图仅是为了示意的目的， 因此没有必要按比例绘制。
[0030]步骤 S 101 , 提供衬底 100。 衬底 100包括硅衬底（例如硅晶片 ) 。 根据 现有技术公知的设计要求（例如 P型衬底或者 N型衬底）， 衬底 100可以包括各 种掺杂配置。 其他实施例中衬底 100还可以包括其他基本半导体， 例如错。 或 者， 衬底 100可以包括化合物半导体， 例如碳化硅、 砷化镓、 砷化铟或者磷化 铟。 典型地， 衬底 100可以具有但不限于约几百 米的厚度， 例如可以在 400um-800um的厚度范围内。
[0031]步骤 S102, 在所述衬底 100上形成栅极介质层 210。 所述栅极介质层 210 可以是热氧化层， 包括氧化硅、 氮氧化硅； 也可为高 K介质， 例如 HfA10N、 HfSiAlON, HfTaAlON, HfTiAlON, HfON、 HfSiON、 HfTaON、 HfTiON、 A1203、 La203、 Zr02、 LaAlO中的一种或其组合， 栅极介质层 210的厚度可以 为 lnm -10nm,例如 3nm、 5nm或 8nm。可以采用热氧化、化学气相沉积（ CVD )、 原子层沉积（ALD )等工艺来形成栅极介质层 210。
[0032]在所述栅极介质层 210上形成伪栅结构 220, 所述伪栅结构 220采用聚合 物材料形成。 所述聚合物材料包括聚曱基丙烯酸、 聚碳酸酯、 SU-8、 聚二曱 基硅氧烷、 聚酰亚胺、 聚对二曱苯中的一种或其任意组合。 其形成方法可以 采用沉积、 CVD等。 例如， 如果采用 SU-8来制造伪栅结构 220, 即采用沉积的 方式； 由于聚酰亚胺是光刻胶，如果用其来制造伪栅结构 220, 则可采用旋涂、 曝光显影的方式。
[0033]可选地，在栅极堆叠的侧壁上形成侧墙 250, 用于将栅极隔开。侧墙 250 可以由氮化硅、 氧化硅、 氮氧化硅、 碳化硅及其组合， 和 /或其他合适的材料 形成。 侧墙 250可以具有多层结构。 侧墙 250可以通过包括沉积刻蚀工艺形成， 其厚度范围可以是 lOnm -lOOnm, 如 30nm、 50nm或 80nm。 如图 2所示。
[0034]步骤 S103 , 形成源 /漏区 110。 如图 3所示， 源 /漏区 110可以通过向衬底 100中注入 P型或 N型掺杂物或杂质而形成，例如，对于 PMOS来说，源 /漏区 110 可以是 P型掺杂的 SiGe,对于 NMOS来说， 源 /漏区 110可以是 N型掺杂的 Si。 源 / 漏区 110可以由包括光刻、 离子注入、 扩散和 /或其他合适工艺的方法形成。 在 本实施例中， 源 /漏区 110在衬底 100内部， 在其他一些实施例中， 源 /漏区 110 可以是通过选择性外延生长所形成的提升的源漏极结构， 其外延部分的顶部 高于栅极堆叠底部 （本说明书中所指的栅极堆叠底部意指栅极堆叠与半导体 衬底 100的交界线） 。 可选地， 在形成侧墙 250之前， 可以对伪栅 220两侧的衬 底 100进行浅掺杂， 以形成源漏延伸区， 还可以进行 Halo注入， 以形成 Halo注 入区。 其中浅掺杂的杂质类型与器件类型一致， Halo注入的杂质类型与器件 类型相反。 [0035]步骤 S104, 去除所述伪栅结构 220。
[0036]特别地， 可以在所述半导体结构上形成覆盖所述半导体结构的停止层 300, 参考图 4。 所述停止层 300可以包括 Si3N4、 氮氧化硅、 碳化硅和 /或其他 合适的材料制成。停止层 300可以采用例如 CVD、物理气相沉积（PVD )、 ALD 和 /或其他合适的工艺制成。 在一个实施例中， 停止层 300的厚度范围为 5nm~20nm。
[0037]优选地， 还在所述停止层 300上形成层间介质层 400。 层间介质层 400可 以通过 CVD、 高密度等离子体 CVD、旋涂或其他合适的方法形成在停止层 300 上。层间介质层 400的材料可以采用包括 Si02、碳掺杂 Si02、 BPSG、 PSG、 UGS、 氮氧化硅、低 k材料或其组合。层间介质层 400的厚度范围可以是 40nm -150nm, 如 80nm、 lOOnm或 120nm。 如图 5所示， 执行平坦化处理， 使栅极堆叠上的停 止层 300暴露出来， 并与层间介质层 400齐平 （本发明中的术语 "齐平" 指的 是两者之间的高度差在工艺误差允许的范围内） 。
[0038]值得注意的是， 用于形成停止层 300的材料要比形成层间介质层 400的 材料硬度大， 这样才能保证在进行化学机械抛光（CMP ) 时， 停止在停止层 300上。
[0039]参考图 6, 选择性地刻蚀暴露出来的停止层 300, 以便暴露出伪栅结构 220。 停止层 300可以采用湿刻和 /或干刻除去。 湿刻工艺包括采用氢氧包含溶 液（例如氢氧化铵） 、 去离子水、 或其他合适的刻蚀剂溶液； 干刻工艺例如 包括等离子体刻蚀等。 在本发明的其他实施例中， 也可以再次采用 CMP技术 对所述停止层 300进行平坦化处理， 直至所述伪栅结构 220露出， 同样能够达 到去除伪栅结构 220上方的停止层 300的目的。
[0040]随后， 去除伪栅结构 220, 停止于栅极介质层 210, 如图 7所示。 去除伪 栅结构 220可以采用湿刻和 /或干刻除去。在一个实施例中，采用等离子体刻蚀。
[0041]步骤 S105 , 进行退火， 以激活源 /漏区 110中的杂质。 对之前形成的半导 体结构进行退火处理， 例如可以采用激光退火、 闪光退火等， 来激活半导体 结构中的杂质。 在一个实施例中， 可以采用瞬间退火工艺对半导体结构进行 退火， 例如在大约 800-1100°C的高温下进行激光退火。 应当注意， 由于聚合物 材料不耐高温， 因此一定要在去除伪栅结构 220之后， 再对半导体器件进行高 温处理。
[0042]步骤 SI 06, 形成金属栅极。 金属栅极可以只包括金属导体层 230, 金 属导体层 230可以直接形成于栅极介质层 210之上。 金属栅极还可以包括功 函数金属层 240和金属导体层 230。
[0043]如图 8所示， 优选的， 在栅极介质层 210上先沉积功函数金属层 240, 之后再在功函数金属层 240之上形成金属导体层 230。功函数金属层 240可以 采用 TiN、 TaN等材料制成， 其厚度范围为 3nm~15nm。 金属导体层 230可以 为一层或者多层结构。其材料可以为 TaN、 TaC、 TiN、 TaAlN、 TiAIN 、 MoAIN 、 TaTbN、 TaErN、 TaYbN、 TaSiN、 HfSiN、 MoSiN、 RuTax、 NiTax中的一种或 其组合。 其厚度范围例如可以为 10nm -80nm, 如 30nm或 50nm。
[0044]在一个实施例中， 可选地， 可以在前述步骤中在栅极介质层 210上形 成有功函数金属层 240, 则可以在去除所述伪栅结构 220之后，暴露功函数金 属层 240, 并在所形成的开口中的功函数金属层 240上形成金属导体层 230。 由于在栅极介质层 210上形成有功函数金属层 240, 因此， 金属导体层 230形 成于功函数金属层 240之上。
[0045]根据本发明的实施例， 也可以不形成栅极侧墙和层间介质层， 而在形 成源漏之后， 直接将所形成的伪栅结构去除， 并在去除伪栅结构之后， 在栅 介质层上重新形成金属栅极。 这种方案与上述的其他方案一样， 同样能够完 成本发明实施例的替代栅技术。
[0046]如上所述， 通过实施本发明提供的半导体结构的制造方法， 采用聚合 物材料制造伪栅结构， 有效减小了去除伪栅结构的刻蚀难度。
[0047]虽然关于示例实施例及其优点已经详细说明， 应当理解在不脱离本发 明的精神和所附权利要求限定的保护范围的情况下， 可以对这些实施例进行 各种变化、 替换和修改。 对于其他例子， 本领域的普通技术人员应当容易理 解在保持本发明保护范围内的同时， 工艺步骤的次序可以变化。
[0048]此外， 本发明的应用范围不局限于说明书中描述的特定实施例的工艺、 机构、 制造、 物质组成、 手段、 方法及步骤。 从本发明的公开内容， 作为本 领域的普通技术人员将容易地理解， 对于目前已存在或者以后即将开发出的 工艺、 机构、 制造、 物质组成、 手段、 方法或步骤， 其中它们执行与本发明 描述的对应实施例大体相同的功能或者获得大体相同的结果， 依照本发明可 以对它们进行应用。 因此， 本发明所附权利要求旨在将这些工艺、 机构、 制 造、 物质组成、 手段、 方法或步骤包含在其保护范围内。

Claims

1、 一种形成半导体结构方法， 其中， 包括以下步骤：
a)提供衬底（100) ；
b)在所述衬底（ 100)上形成栅极介质层（210) , 在所述栅极介质层
(210)上形成伪栅结构（220) , 所述伪栅结构（220)采用聚合物材料形成； c)对所述伪栅结构（220)两侧的衬底（ 100)注入杂质形成源 /漏区（ 110); d)去除所述伪栅结构 （220) ；
e)对所述源 /漏区 （110)进行退火， 以激活所述杂质；
f)形成金属栅极。
2、 根据权利要求 1所述的方法， 其中， 在所述步骤 d中， 采用干法刻蚀 方式去除所述伪栅结构 （220) 。
3、 根据权利要求 1所述的方法， 其中， 所述步骤 f 包括：
在所述栅极介质层（210)上形成功函数金属层（240) ；
在所述功函数金属层（240)上形成金属导体层（230) , 所述功函数金 属层（240)和金属导体层（230)形成所述金属栅极。
4、 根据权利要求 1所述的方法， 其中， 在步骤 b之后还包括步骤： g)在栅极堆叠的侧壁形成侧墙（250) 。
5、 根据权利要求 1所述的方法， 其中， 在步骤 d之前还包括步骤： h)在所述衬底（ 100)上形成停止层（300) , 以覆盖所述源 /漏区（110) 以及位于所述衬底（100)上的栅极堆叠；
则步骤 d)去除所述伪栅结构（220)之前， 所述方法进一步包括： 刻蚀去 除位于所述伪栅结构 （220)上的停止层（300)或对所述停止层进行平坦化 处理至所述伪栅（220) 露出。
6、 根据权利要求 5所述的方法， 其中， 在步骤 h之后还包括步骤： i)在所述停止层（300)上形成层间介质层（400) ；
则刻蚀去除位于所述伪栅结构（220)上的停止层（300)的步骤之前还 包括： 对所述层间介质层（400)进行平坦化处理至所述停止层（300)露出。
7、 根据权利要求 1所述的方法， 其中， 所述聚合物材料包括聚曱基丙烯 酸、 聚碳酸酯、 SU-8、 聚二曱基硅氧烷、 聚酰亚胺、 聚对二曱苯中的一种或 其任意组合。
8、 根据权利要求 1所述的方法， 其中， 所述栅极介质层（210 ) 的材料 包括氧化硅、氮氧化硅、 HfA10N、 HfSiAlON, HfTaAlON, HfTiAlON, HfON、 HfSiON、 HfTaON、 HfTiON 中的一种或其任意组合。
9、 根据权利要求 3所述的方法， 其中， 所述金属导体层（230 ) 的材料 包括 TaN、 TiN、 TaAlN、 TiAIN和 MoAIN 中的一种或其任意组合。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020001914A1 (en) * 2000-05-19 2002-01-03 Sang-Ick Lee Method for the formation of gate electrode of semiconductor device using a difference in polishing selection ratio between polymer and oxide film
JP2003179228A (ja) * 2002-10-10 2003-06-27 Toshiba Corp 半導体装置
CN101847582A (zh) * 2010-04-16 2010-09-29 清华大学 半导体结构的形成方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1388571A (zh) * 2001-05-24 2003-01-01 矽统科技股份有限公司 介电层的蚀刻制程
CN101840862B (zh) * 2009-10-15 2013-02-20 中国科学院微电子研究所 高性能半导体器件的形成方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020001914A1 (en) * 2000-05-19 2002-01-03 Sang-Ick Lee Method for the formation of gate electrode of semiconductor device using a difference in polishing selection ratio between polymer and oxide film
JP2003179228A (ja) * 2002-10-10 2003-06-27 Toshiba Corp 半導体装置
CN101847582A (zh) * 2010-04-16 2010-09-29 清华大学 半导体结构的形成方法

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