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WO2011079586A1 - 具有改善的载流子迁移率的场效应晶体管器件及其制造方法 - Google Patents

具有改善的载流子迁移率的场效应晶体管器件及其制造方法 Download PDF

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WO2011079586A1
WO2011079586A1 PCT/CN2010/074234 CN2010074234W WO2011079586A1 WO 2011079586 A1 WO2011079586 A1 WO 2011079586A1 CN 2010074234 W CN2010074234 W CN 2010074234W WO 2011079586 A1 WO2011079586 A1 WO 2011079586A1
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WO
WIPO (PCT)
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layer
stress
gate
gate stack
region
Prior art date
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Ceased
Application number
PCT/CN2010/074234
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English (en)
French (fr)
Inventor
朱慧珑
骆志炯
尹海洲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to US13/063,731 priority Critical patent/US9240351B2/en
Publication of WO2011079586A1 publication Critical patent/WO2011079586A1/zh
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Ceased legal-status Critical Current

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Definitions

  • the present invention relates to improving the performance of field effect transistor devices by strain engineering. More specifically, the present invention relates to improving carrier mobility by causing stress changes in the channel region. Background technique
  • carrier mobility An important factor in maintaining performance in a field effect transistor is carrier mobility, which can affect the doped semiconductor trench in the case of a voltage applied across the gate isolated from the trench by a very thin gate dielectric. The amount of current or charge flowing in the channel.
  • the mechanical stress in the channel region of the FET can significantly increase or decrease the mobility of carriers depending on the type of carriers and the direction of stress.
  • tensile stress in the source/drain region direction can increase electron mobility, reduce hole mobility, and advantageously improve NMOS performance; and in the source/drain region direction
  • the compressive stress can increase the hole mobility, lower the electron mobility, and can advantageously improve the performance of the PMOS.
  • a large number of structures and materials have been proposed in the prior art for including tensile forces or pressures in semiconductor materials. For example, in US 2006/0160317, a stress layer is deposited on a MOSFET device and selectively etched.
  • the present invention provides a gate replacement process field effect transistor device having improved carrier mobility, the device comprising: a semiconductor substrate having an NMOS region and a PMOS region, wherein the NMOS region and the a PMOS region is isolated from each other; a first gate stack formed on the NMOS region and a second gate stack formed on the PMOS region, wherein the first gate stack includes: a first gate dielectric layer; a first metal gate layer on the first gate dielectric layer and a first stress layer having compressive stress properties, the first stress layer filling a gap in the middle of the first gate stack; the second gate stack includes: a second gate dielectric layer; a second metal gate layer on the second gate dielectric layer; and a second stress layer having tensile stress properties, the second stress layer filling a gap in the middle of the second gate stack; a third stress sidewall having tensile stress properties of the sidewall of the first gate stack; and a fourth stress sidewall having compressive stress properties formed on sidewalls of the second gate
  • the present invention also provides an N-type field effect transistor device having a gate replacement process with improved carrier mobility, the device comprising: a semiconductor substrate; a source region formed in the semiconductor substrate and a drain region; an interlayer dielectric layer on the semiconductor substrate; and an opening formed in the interlayer dielectric layer; a gate stack formed in the opening, wherein the gate stack includes: a gate dielectric layer a metal gate layer on the gate dielectric layer and a stress layer having compressive stress properties, the stress layer filling a gap in the middle of the gate stack; a stress side having a tensile stress property on a sidewall of the gate stack wall.
  • a P-type field effect transistor device having a gate replacement process with improved carrier mobility comprising: a semiconductor substrate; a source region and a drain region formed in the semiconductor substrate; An interlayer dielectric layer on the semiconductor substrate and an opening formed in the interlayer dielectric layer; a gate stack formed in the opening, wherein the gate stack includes: a gate dielectric layer; a metal gate layer on the dielectric layer and a stress layer having tensile stress properties, the stress layer filling a gap in the middle of the gate stack; and a stress sidewall having compressive stress properties on the sidewall of the gate stack.
  • a method of fabricating a back gate process field effect transistor device having improved carrier mobility comprising the steps of: a.
  • a semiconductor substrate having an NMOS region and a PMOS region; Forming a first interface layer belonging to the NMOS region, a first dummy gate layer and a first gate stack spacer, and a second interface layer, a second dummy gate layer and a second belonging to the PMOS region on the semiconductor substrate a gate stack spacer, and a source region and a drain region belonging to the NMOS region and the PMOS region and an interlayer dielectric layer covering the device in the semiconductor substrate; c.
  • the second gate stack including a second gate dielectric layer, a second metal gate layer, and a filling of the second gate a second stress layer of the gap in the middle of the stack, the second gate dielectric layer and the second metal gate layer covering the sidewall of the second opening and the second interface layer, and the second stress layer is pulled Stress material d.
  • the first stress layer is a stress material having compressive stress properties; e.
  • first gate stack spacer to increase a tensile stress of a channel region of the NMOS region
  • second gate Stacking sidewall spacers to increase a compressive stress of a channel region of the PMOS region
  • f forming a third stress sidewall having a tensile stress property on a sidewall of the first gate stack of the NMOS region
  • the second gate stack sidewall forms a fourth stress sidewall having compressive stress properties.
  • the present invention also provides a method of fabricating a back gate process N-type field effect transistor device having improved carrier mobility, comprising the steps of: a, providing a semiconductor substrate; b, on the semiconductor substrate Forming an interfacial layer, a dummy gate layer and a gate stack spacer, and forming a source region and a drain region in the semiconductor substrate and an interlayer dielectric layer covering the device; c. removing the dummy gate a layer to form an opening in which a gate stack is formed, the gate stack including a gate dielectric layer, a metal gate layer, and a stress layer filling a gap between the gate stacks, the stress layer being of a compressive stress property a stress material; d. removing the gate stack spacer to improve tensile stress of a channel region of the device; e. forming a stress sidewall having tensile stress properties on sidewalls of the gate stack.
  • a method of fabricating a back gate process P-type field effect transistor device having improved carrier mobility comprising the steps of: a, providing a semiconductor substrate; b, at the semiconductor substrate Forming an interface layer, a dummy gate layer and a gate stack spacer, and forming a source region and a drain region in the semiconductor substrate and an interlayer dielectric layer covering the device; C.
  • the gate stack including a gate dielectric layer, a metal gate layer, and a stress layer filling a gap between the gate stacks, the gate dielectric layer and the metal gate a layer covering the sidewall of the opening and the interface layer, the stress layer being a stress material having tensile stress properties; d. removing the gate stack spacer to improve tensile stress of a channel region of the device e, forming a stress sidewall having compressive stress properties on the sidewalls of the gate stack.
  • stress can be maximized by applying a stress to the channel of the NMOS device and/or the PMOS device while the device size continues to shrink.
  • FIG. 1-15 show schematic cross-sectional views of different stages of a field effect transistor device in accordance with an embodiment of the present invention
  • FIG. 16 is a flow chart showing a method of fabricating a field effect transistor according to an embodiment of the present invention.
  • 17-24 are schematic cross-sectional views showing different stages of a field effect transistor device in accordance with another embodiment of the present invention.
  • Figure 25 is a flow chart showing a method of fabricating a field effect transistor in accordance with another embodiment of the present invention. detailed description
  • first feature described below on the second feature may include an embodiment in which the first and second features are formed in direct contact, and may further include additional features formed in the first and second features.
  • the first and second features may not be in direct contact with each other.
  • NMOS N-type field effect transistor
  • PMOS P-type field effect transistor
  • a first stress layer having a compressive stress property and a gap having a tensile stress property in a gap intermediate the gate stack of the PMOS are formed by a gate replacement process by respectively forming a gap between a gate stack of the NMOS and a gate stack of the PMOS.
  • a second stress layer removing sidewalls of the gate stack of the PMOS and NMOS devices to release the stress to the channel region, thereby increasing the tensile stress of the NMOS device channel region and the PMOS device channel
  • the compressive stress of the zone may be formed over the gate stack sidewalls of the NMOS device and the PMOS device and over portions of the source and drain regions to further increase the tensile stress of the NMOS device and the voltage of the PMOS device. stress. That is, a third stress sidewall having tensile stress properties and a fourth stress sidewall having compressive stress properties for PMOS devices can be deposited for the NMOS device.
  • FIG. 15 there is shown a block diagram of a semiconductor device in accordance with an embodiment of the present invention.
  • the device is fabricated by gate replacement and sidewall replacement processes.
  • the so-called gate replacement process refers to forming a dummy gate first, and performing source/drain implantation and source/drain annealing on the device to activate source-drain doping, and removing the dummy gate after forming the source region and the drain region. And a new gate stack belonging to the NMOS region and the PMOS region is formed.
  • the so-called side wall replacement process means that dummy sidewall spacers are formed on the sidewalls of the gate stack of the NMOS region and the PMOS region, and the dummy sidewall spacers are removed when appropriate, and new sidewall spacers are formed according to the design requirements of the device.
  • the structure of a semiconductor device will be described in detail below.
  • the device has a semiconductor substrate 200 including an NMOS region 202 and a PMOS region 204, wherein the NMOS region 202 and the PMOS region 204 are isolated from each other by an isolation region 206.
  • the substrate 200 includes a silicon substrate (e.g., a wafer) located in a crystal structure.
  • the substrate 200 can include various doping configurations in accordance with design requirements well known in the art, such as a p-type substrate or an n-type substrate.
  • the substrate 200 of other examples may also include other basic semiconductors such as germanium and diamond.
  • the substrate 200 may include a compound semiconductor such as silicon carbide, Gallium arsenide, indium arsenide or indium indium.
  • substrate 200 can optionally include an epitaxial layer that can be altered by stress to enhance performance, and can include a silicon-on-insulator (SOI) structure.
  • SOI silicon-on-insulator
  • An isolation region 206 is schematically illustrated in the present embodiment, and a device structure having a plurality of isolation regions 206 can be periodically repeated in accordance with the structure provided by the present invention.
  • the isolation region 206 is formed according to a conventional method in the art, and may be, for example, a photolithography technique is used to form a mask on the surface of the semiconductor substrate 200 on which the device is to be formed, and the substrate is etched through the opening of the mask. To form a trench, the trench is then filled with a SiO 2 dielectric material, as shown in FIG.
  • the device further includes source/drain regions 214 belonging to the NMOS region and source/drain regions 217 belonging to the PMOS region, and a channel region 215 intermediate the source and drain regions.
  • the source/drain regions 214, 217 may be formed by implanting n-type or p-type dopants or impurities into the substrate 200 according to a desired transistor structure, and the source/drain regions 214 may be N-type doped, For example, Si:C, where % is 0.2-2%, the source/drain regions 217 may be P-type doped, such as SiGe, where Ge is 20-70%.
  • Source/drain regions 214, 217 may be formed by methods including photolithography, ion implantation, diffusion, and/or other suitable processes.
  • the source and drain electrodes 214, 217 are formed prior to the gate stack of the NMOS and PMOS regions, and the device can be thermally annealed using conventional semiconductor processing techniques and steps to The doping in the source and drain electrodes 214, 217 is activated, and the thermal annealing can be performed using processes known to those skilled in the art including rapid thermal annealing, spike annealing, and the like.
  • the device further includes a first gate stack formed on the NMOS region 202 and a second gate stack formed on the PMOS region 204, wherein the first gate stack includes: a first gate dielectric layer 232; a first metal gate layer 234 on the first gate dielectric layer 232 and a first stress layer 236 having compressive stress properties, the first stress layer 236 filling a gap in the middle of the first gate stack;
  • the second gate stack includes: a second gate dielectric layer 226; a second metal gate layer 228 on the second gate dielectric layer; and a second stress layer 230 having tensile stress properties, the second stress layer 230 is filled a gap in the middle of the second gate stack.
  • the first gate dielectric layer 232 may be a thermal oxide layer, including silicon oxide, silicon nitride, such as silicon dioxide, or a high-k dielectric such as Hf0 2 , Ti02 , Zr02 , La203 , preferably having a thickness of about 1 _ 5nm.
  • the first metal gate layer 234 may be an N-type metal, including but not limited to TaC, TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTa x , NiTa x .
  • the work function of the first metal gate layer 234 is close to the conduction band edge of Si, for example, the distance from the Si conduction band side is less than 0.2 eV, and the thickness is preferably about 1 - 5 nm.
  • the first stressor layer 236 fills a gap intermediate the first gate stack, and the first stressor layer 236 includes a material having compressive stress properties, such as TiAl, which may be formed by sputtering TiAl.
  • the second gate dielectric layer 226 may be a thermal oxide layer, including silicon oxide, silicon nitride, such as silicon dioxide, or a high-k dielectric such as Hf0 2 , Ti02 , Zr02 , A1203 , preferably having a thickness of about l _ 5nm.
  • the second metal gate layer 228 may be a P-type metal, including but not limited to MoN x , TiSiN, TiCN, TaAlC, TiAIN, TaN, PtSi x , Ni 3 Si, Pt, Ru, Ir, Mo, Hf u, RuO x .
  • the work function of the metal gate layer 228 is close to the valence band edge of Si, for example, the distance from the Si valence band side is less than 0.2 eV, and the thickness is preferably about 1-5 nm.
  • the second stress layer 230 fills a gap in the middle of the second gate stack, and the second stress layer 230 includes a material having tensile stress properties, for example, by depositing Ti and A1 in a gap between the gate stacks, And a thermal annealing of about 1-20 seconds is performed at about 300 - 500 ° C to form TiAl of tensile stress properties.
  • the first gate stack is formed by first forming a first dummy gate layer 208 belonging to the NMOS region on the substrate, such as polysilicon and a first spacer 216, such as a nitride such as silicon nitride. .
  • the dummy gate layer 208 is then removed to form an opening, and a first gate dielectric layer 232, a first metal gate layer 234, and a first stressor layer 236 are formed in the opening to be formed.
  • the second gate stack first forms a second dummy gate dielectric layer 208 and a second sidewall spacer 216 belonging to the PMOS region on the substrate, and then removes the dummy gate layer 208 to form an opening, and A second gate dielectric layer 226, a second metal gate layer 228, and a second stressor layer 230 are formed in the opening to form, as shown in FIGS. 7-8.
  • the first and second dummy gate layers 208 and spacers 216 may, for example, first deposit an interfacial layer 212, such as 1-3 nm, on the surface of the substrate of NMOS region 202 and PMOS region 204, which may be, for example, an oxide Layer, such as Si0 2 . Then depositing a dummy gate layer 208, such as polysilicon, on the interface layer to a thickness of about 50-120 nm, depositing an etch protection layer, performing gate lithography to form a first dummy gate layer and a second dummy gate layer 208.
  • an interfacial layer 212 such as 1-3 nm
  • an oxide Layer such as Si0 2
  • a dummy gate layer 208 such as polysilicon
  • the first sidewall spacer and the second sidewall spacer 216 may be formed by depositing a nitride layer on the interface layer 212 and then performing reactive ion etching.
  • the interface layer 212 can provide etch protection for the source and drain of the device and its extended regions during subsequent processing.
  • the device further includes an interlayer dielectric layer on the substrate and between the first gate stack and the second gate stack, as shown in Figures 5-6.
  • the interlayer dielectric includes a nitride layer 220, such as 10-30 nm and an oxide layer 222, such as 10-30 nm.
  • Forming the upper dummy surface of the first dummy gate layer and the second dummy gate layer by separately depositing (CVD, PECVD) the nitride layer 220 and the oxide layer 222, and performing a chemical mechanical planarization process Interlayer dielectric layer.
  • the second gate stack may be formed prior to the first gate stack to avoid thermal annealing of the second stressor layer 230 causing degradation of materials and layers in the first gate stack. That is, the NMOS region is first protected by the etch protection layer and the PMOS region is exposed, the dummy gate layer 208 of the PMOS region is etched to form an opening, and a second gate dielectric layer 226 and a metal gate are formed in the opening. Layer 228 and stressor layer 230 are thermally annealed to reflect the formation of TiAl having tensile stress properties.
  • the PMOS region is protected by an etch protection layer and the NMOS region is exposed, the dummy gate layer 208 of the NMOS region is etched to form an opening, and a first gate dielectric layer 232 and a metal gate are formed in the opening.
  • Layer 234 and first stressor layer 236 having compressive stress properties.
  • the device further includes a third stress sidewall 240 having tensile stress properties on sidewalls of the first gate stack; and a fourth stress sidewall having compressive stress properties formed on sidewalls of the second gate stack 244.
  • the third stress sidewall 240 is formed of a material having phase reactivity with the first stress 236 layer, that is, a material having tensile stress properties, such as a tensile stress nitride layer such as Si3N4.
  • the fourth stress sidewall 244 is formed of a material having opposite stress properties to the second stressor layer 230, i.e., a material having compressive stress properties, such as a compressive stress nitride layer such as Si3N4.
  • the third stress sidewall 240 and the fourth stress sidewall 244 respectively deposit tensile stress on sidewalls of the first gate stack and the second gate stack after removing the first sidewall spacer 216 and the second sidewall spacer 216
  • the material of the nature and the material of compressive stress properties are formed, as shown in Figure 9-15.
  • the first and second side walls 216 may be removed by, for example, reactive ion etching (RIE), as shown in FIG.
  • RIE reactive ion etching
  • an etch protection layer such as an oxide layer 238, may be deposited on the surface of the first and second gate stacks prior to the reactive ion etch to protect the first and second gate stacks.
  • a first stressor layer 236 having a compressive stress property such as a TiAl layer, is included in the first gate stack of the NMOS region. Therefore, when the first spacer 216 of the NMOS region is removed, the reaction force applied by the sidewall spacer 216 is removed, and the TiAl layer of the compressive stress property is released, resulting in an NMOS. The tensile stress of the channel region 215 of the region is increased, thereby improving electron mobility and improving device performance. Similarly, when the second spacer 216 of the PMOS region is removed, the reaction force applied by the sidewall spacer 216 is removed, and the tensile stress property of the TiAl layer is released, so that the compressive stress of the channel region 215 of the PMOS region is increased. Improve hole mobility and improve device performance.
  • a third stress sidewall 240 having tensile stress properties is formed on sidewalls of the first gate stack.
  • the third stress sidewall further includes a portion overlying the source dielectric region and the drain region over the NM 0 S region covering the interlayer dielectric layer and the first gate stack.
  • a fourth stress sidewall 244 having compressive stress properties is formed on sidewalls of the second gate stack, such as nitride having compressive stress properties.
  • the fourth stress sidewall spacer 244 further includes a portion overlying the source dielectric region and the drain region of the PM 0 S region covering the interlayer dielectric layer and the second gate stack.
  • the third and fourth stress sidewalls 240, 244 can be formed as follows. First, as shown in FIG. 10, a third stress sidewall 240 having tensile stress properties is deposited on the NMOS and PMOS regions, having a thickness of about 10-30 nm, and the third stress sidewall covers the entire device, that is, included in the NMOS. And overlying the source and drain regions of the PMOS region, covering portions of the interlayer dielectric layer and the upper surfaces of the first and second gate stacks. An etch protection layer 242 is then deposited over the third stress sidewall 240, and may be, for example, an oxide layer, such as silicon oxide, having a thickness of about 5-15 nm. Then, as shown in Fig.
  • photolithography is performed to form a photolithographic protective layer on the NMOS region.
  • Etching is then performed, such as RIE, to remove the etch protection layer 242 over the PMOS region, leaving the etch protection layer 242 over the NMOS region.
  • the lithographic protective layer remaining on the NMOS region is then removed.
  • RIE is performed to selectively remove the third stress sidewall 240 that is not covered by the etched protective layer 242, such as a nitride layer of tensile stress properties.
  • the fourth stress sidewall 244 can be formed in the same manner as described above. That is, a fourth stress sidewall 244 having compressive stress properties is first deposited on the NMOS and PMOS regions, having a thickness of about 10-30 nm, and the fourth stress sidewall covers the entire device, that is, the source included in the NMOS and PMOS regions. Above the polar region and the drain region, a portion covering the interlayer dielectric layer and the upper surfaces of the first and second gate stacks is as shown in FIG. An etch protection layer 246 is then deposited over the fourth stress sidewall 244, such as an oxide layer, such as silicon oxide, having a thickness of about 5-15 nm. Photolithography is then performed to form a photolithographic protective layer over the PMOS region.
  • etch such as RIE
  • RIE is performed to selectively remove the fourth stress sidewall 244 that is not covered by the etch protection layer 246, such as a nitride layer of compressive stress properties.
  • the third stress sidewall 240 functions the same as the normal tensile stress cap, which can further increase the tensile stress of the channel region of the NMOS device, thereby improving electron mobility and improving device performance.
  • the four stress sidewall spacers 244 have the same function as the conventional compressive stress caps, and can further increase the compressive stress of the channel region of the PMOS device, thereby improving hole mobility and improving device performance.
  • a chemical mechanical planarization process is performed to planarize the surface of the semiconductor substrate.
  • the device may further include a contact hole 248 formed in the interlayer dielectric layer above the source and drain regions of the NMOS region and the PMOS region. Photolithography may be performed over the upper surface of the device over the source and drain regions of the NMOS and PMOS regions to form a lithographic protective layer. RIE is performed to form contact holes 248.
  • the contact hole 248 may be disposed in a range of about 10-50 nm from the gate stack of the NMOS and PMOS regions or the third/fourth spacer.
  • a TiN layer formed in the contact hole and a tungsten contact material.
  • a metal silicide such as NiPtSi or CoSi2 may be formed in the source and drain regions after doping and annealing of the source and drain regions of the NMOS and PMOS regions.
  • a metal silicide such as NiPtSi or CoSi2 may be formed in the source and drain regions after doping and annealing of the source and drain regions of the NMOS and PMOS regions.
  • it can be formed by depositing about 3-12 nm of NiPt on a substrate, performing thermal annealing at about 300-500 ° C, and etching away unreacted NiPt after annealing to adjust the subsequently formed contact. Contact resistance of the hole.
  • step a a semiconductor substrate having an NMOS region and a PMOS region is provided.
  • an NMOS region 202 and a PMOS region 204 are formed on a semiconductor substrate 200, wherein the NMOS region 202 and the PMOS region 204 are isolated from each other by an isolation region 206.
  • the substrate 200 includes a silicon substrate (e.g., a wafer) located in a crystal structure.
  • the substrate 200 can include various doping configurations in accordance with design requirements well known in the art, such as a p-type substrate or an n-type substrate.
  • the substrate 200 of other examples may also include other basic semiconductors such as germanium and diamond.
  • the substrate 200 may include a compound semiconductor such as silicon carbide, gallium arsenide, indium arsenide or indium telluride.
  • substrate 200 can optionally include an epitaxial layer that can be altered by stress to enhance performance, and can include a silicon-on-insulator (SOI) structure.
  • SOI silicon-on-insulator
  • An isolation region 206 is schematically illustrated in the present embodiment, and a device structure having a plurality of isolation regions 206 can be periodically repeated in accordance with the structure provided by the present invention.
  • the isolation region 206 is formed according to a conventional method in the art, and may be, for example, a photolithography technique is used to form a mask on the surface of the semiconductor substrate 200 on which the device is to be formed, and the substrate is etched through the opening of the mask. To form a trench, the trench is then filled with a SiO 2 dielectric material.
  • a first interface layer 212 belonging to the NMOS region 202, a first dummy gate layer 208 and a first gate stack spacer 216, and a second interface layer 212 belonging to the PMOS region are formed on the semiconductor substrate 200.
  • a second dummy gate layer 208 and a second gate stack spacer 216, and a source region 214 and a drain region 214 belonging to the NMOS region and a source region 217 belonging to the PMOS region respectively, in the semiconductor substrate and A drain region 217 and a channel region 215 intermediate the source and drain regions and an interlayer dielectric layer covering the device.
  • the first and second interface layers 212, the first and second dummy gate layers 208, and the sidewall spacers 216 may first deposit, for example, 1-3 nm on the surface of the substrate of the NMOS region 202 and the PMOS region 204, as shown in FIG.
  • the interface layer 212 may be, for example, an oxide layer such as SiO 2 .
  • the interface layer 212 can provide etch protection for the source and drain of the device and its extended regions during subsequent processing.
  • a dummy gate layer 208 such as polysilicon
  • the first sidewall spacer and the second sidewall spacer 216 may be formed by depositing a nitride layer on the interface layer 212 and then performing reactive ion etching, as shown in FIG.
  • the source/drain regions 214, 217 may be formed by implanting p-type or n-type dopants or impurities into the substrate 200 in accordance with a desired transistor structure.
  • the source/drain regions 214 may be N-type doped, such as Si:C, where % is 0.2-2%, and the source/drain regions 217 may be P-type doped, such as SiGe, Where Ge is 20-70%.
  • Source/drain regions 214, 217 may be formed by methods including photolithography, ion implantation, diffusion, and/or other suitable processes.
  • the device can be thermally annealed using conventional semiconductor processing techniques and steps to activate doping in the source and drain electrodes 214, 217, which can be used by those skilled in the art including rapid thermal annealing, spike annealing, and the like.
  • Known processes are performed, preferably, spike annealing, such as about 1000-1100 ° C or laser annealing, can be used to activate doping in the source and drain 214, 217, as shown in FIG.
  • a metal silicide such as NiPtSi may be formed in the source and drain regions after doping and annealing of the source and drain regions of the NMOS and PMOS regions.
  • a metal silicide such as NiPtSi may be formed in the source and drain regions after doping and annealing of the source and drain regions of the NMOS and PMOS regions.
  • it can be formed by depositing about 3-12 nm of NiPt on a substrate, performing thermal annealing at about 300-500 ° C, and etching away unreacted NiPt after annealing to adjust the subsequently formed contact. Contact resistance of the hole.
  • An interlayer dielectric layer may be on the substrate and between the first gate stack and the second gate stack, as shown in Figures 5-6.
  • the interlayer dielectric includes a nitride layer 220, such as 10-30 nm and an oxide layer 222, such as 10-30 nm.
  • the interlayer dielectric layer may be formed by separately depositing a nitride layer 220 and an oxide layer 222 and performing a chemical mechanical planarization process to expose upper surfaces of the first dummy gate layer and the second dummy gate layer.
  • step c removing the second dummy gate layer 208 of the PMOS region to form a second opening, forming a second gate stack in the second opening, the second gate stack including a second gate dielectric layer 226, a second metal gate layer 228 and a second stressor layer 230 filling a gap between the second gate stacks, the second gate dielectric layer 226 and the second metal gate layer 228 covering the second opening
  • the sidewall and the second interfacial layer 212, the second stressor layer 230 is a stress material having tensile stress properties.
  • an etch protection layer 224 is first deposited on the device, such as an oxide layer, such as silicon oxide, having a thickness of about 5-20 nm, and photolithography is performed on the NMOS region to form a mask protective layer (in the figure). Not shown). Etching is then performed to remove the etch protection layer 224 on the PMOS region, thereby exposing the PMOS region, and then removing the mask protection layer on the NMOS region. For example, reactive ion etching RIE is performed to remove the second dummy gate layer 208 to form an opening. A second gate dielectric layer 226, a metal gate layer 228, and a stress layer 230 are formed in the opening.
  • the second gate dielectric layer 226 may be a thermal oxide layer, including silicon oxide, silicon nitride, for example
  • the silica may also be a high K medium such as Hf0 2 , TiO 2 , ZrO 2 , A1203, and preferably has a thickness of about 1-5 nm.
  • the second metal gate layer 228 may be a P-type metal, including but not limited to MoN x , TiSiN, TiCN, TaAlC, TiAIN, TaN, PtSi x , Ni 3 Si, Pt, Ru, Ir, Mo, Hf u, RuO x .
  • the work function of the metal gate layer 228 is close to the valence band edge of Si, for example, the distance from the Si valence band side is less than 0.2 eV, and the thickness is preferably about 1-5 nm.
  • the second stress layer 230 fills a gap in the middle of the second gate stack, and the second stress layer 230 includes a material having tensile stress properties, for example, by depositing Ti and A1 in a gap between the gate stacks, And thermal annealing is performed at about 300 - 500 ° C for about 1-20 seconds to form TiAl of tensile stress properties.
  • step d removing the first dummy gate layer of the NMOS region to form a first opening, forming a first gate stack in the first opening, the first gate stack including a first gate dielectric layer, a first metal gate layer and a first stress layer filling a gap between the first gate stacks, the first gate dielectric layer and the first metal gate layer covering sidewalls of the first opening and the first An interface layer, the first stress layer being a stress material having compressive stress properties.
  • an etch protection layer 224 is deposited on the device, such as an oxide layer, such as silicon oxide, having a thickness of about 5-20 nm, and photolithography is performed on the PMOS region to form a mask protection layer (not shown). show) .
  • Etching is then performed to remove the etch protection layer 224 on the NMOS region, thereby exposing the NMOS region, and then removing the mask protection layer on the PMOS region.
  • the first dummy gate layer 208 is removed by, for example, reactive ion etching RIE to form an opening.
  • a first gate dielectric layer 232, a metal gate layer 234, and a stress layer 236 are formed in the opening.
  • the first gate dielectric layer 232 may be a thermal oxide layer, including silicon oxide, silicon nitride, such as silicon dioxide, or a high-k dielectric such as Hf0 2 , Ti02 , Zr02 , La203 , preferably having a thickness of about 1 _ 5nm.
  • the first metal gate layer 234 may be an N-type metal, including but not limited to TaC, TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTa x , NiTa x .
  • the work function of the first metal gate layer 234 is close to the conduction band edge of Si, for example, less than 0.2 eV from the side of the Si conduction band, and the thickness is preferably about 1-5 nm.
  • the first stressor layer 236 fills a gap in the middle of the first gate stack, and the first stressor layer 236 includes a material having compressive stress properties, such as TiAl, which may be formed by sputtering TiAl.
  • the second gate stack may be formed prior to the first gate stack to avoid thermal annealing of the second stressor layer 230 causing degradation of materials and layers in the first gate stack. Then, proceeding to step e, removing the first gate stack spacer 216 to increase the tensile stress of the channel region of the NMOS region, and removing the second gate stack spacer 216 to improve the PMOS region i Or the compressive stress of the channel region.
  • the first and second side walls 216 can be selectively removed by, for example, reactive ion etching (RIE), as shown in FIG.
  • RIE reactive ion etching
  • an etch protection layer such as an oxide layer 238, may be deposited on the surface of the first and second gate stacks prior to the reactive ion etch to protect the first and second gate stacks. This can be done by reactive ion etching to etch the material of the first sidewall spacer and the second spacer, such as a nitride layer without etching the etch protection layer of the stack surface, such as oxide layer 238.
  • a first stressor layer 236 having a compressive stress property such as a TiAl layer, is included in the first gate stack of the NMOS region. Therefore, when the first spacer 216 of the NMOS region is removed, the reaction force applied by the sidewall spacer 216 is removed, and the TiAl layer of the compressive stress property is released, so that the tensile stress of the channel region 215 of the NMOS region is improved, thereby improving The mobility of electrons improves device performance. Similarly, when the second spacer 216 of the PMOS region is removed, the reaction force applied by the sidewall spacer 216 is removed, and the tensile stress property of the TiAl layer is released, so that the compressive stress of the channel region 215 of the PMOS region is increased. Improve hole mobility and improve device performance.
  • step f forming a third stress sidewall having a tensile stress property on a sidewall of the first gate stack of the NMOS region; forming a sidewall having a compressive stress property on a sidewall of the second gate stack of the PMOS region Four stress side walls.
  • the third and fourth stress sidewalls 240, 244 can be formed as follows. First, as shown in FIG. 10, a third stress sidewall 240 having tensile stress properties is deposited on the NMOS and PMOS regions, having a thickness of about 10-30 nm, and the third stress sidewall covers the entire device, that is, included in the NMOS. And overlying the source and drain regions of the PMOS region, covering portions of the interlayer dielectric layer and the upper surfaces of the first and second gate stacks. An etch protection layer 242 is deposited on the third stress sidewall 240, and may be, for example, an oxide layer, such as silicon oxide, having a thickness of about 5-15 nm. Then, as shown in Fig.
  • photolithography is performed to form a photolithographic protective layer on the NMOS region.
  • Etching such as RIE, is performed to remove the etch protection layer 242 over the PMOS region, leaving the etch protection layer 242 over the NMOS region.
  • the lithographic protective layer remaining on the NMOS region is then removed.
  • RIE is performed to selectively remove the third stress sidewall 240 that is not covered by the etch protection layer 242, such as a nitride layer of tensile stress properties, and selectively does not etch oxide on the gate stack.
  • Floor And metal silicide above the source and drain regions are examples of the third stress sidewall 240 that is not covered by the etch protection layer 242, such as a nitride layer of tensile stress properties.
  • the fourth stress sidewall 244 can be formed in the same manner as described above. That is, a fourth stress sidewall 244 having compressive stress properties is first deposited on the NMOS and PMOS regions, having a thickness of about 10-30 nm, and the fourth stress sidewall covers the entire device, that is, the source included in the NMOS and PMOS regions. Above the polar region and the drain region, a portion covering the interlayer dielectric layer and the upper surfaces of the first and second gate stacks is as shown in FIG. An etched protective layer 246 is then deposited over the fourth stress sidewall 244, which may be, for example, an oxide layer, such as silicon oxide, having a thickness of about 5-15 nm.
  • Photolithography is then performed to form a lithographic protective layer over the PMOS region.
  • Etching such as RIE, is performed to remove the etch protection layer 246 over the NMOS region, leaving the etch protection layer 246 on the PMOS region, as shown in FIG.
  • the lithographic protective layer remaining on the NMOS region is then removed.
  • an etch stop layer such as an oxide layer (not shown) having a thickness of about 3-5 nm, may be deposited prior to depositing the third stress sidewall 240 to serve as a etched third stress sidewall Etch stop layer.
  • a chemical mechanical planarization process may be performed prior to the formation of the subsequent contact holes 248 to remove portions of the third stress sidewall 240 and the fourth stress sidewall 244 that overlap, as shown in FIG.
  • the third stress sidewall 240 functions the same as the normal tensile stress cap layer, and can further increase the tensile stress of the channel region of the NMOS device, thereby improving electron mobility and improving device performance.
  • the four stress sidewall spacers 244 have the same function as the normal compressive stress cap layer, and can further improve the compressive stress of the channel region of the PMOS device, thereby improving hole mobility and improving device performance.
  • a chemical mechanical planarization process is performed to planarize the surface of the semiconductor substrate.
  • the method may further include the step of forming a contact hole 248 in the interlayer dielectric layer above the source region and the drain region of the NMOS region and the PMOS region.
  • Photolithography may be performed over the upper surface of the device over the source and drain regions of the NMOS and PMOS regions to form a lithographic protective layer.
  • RIE is performed to form contact holes 248.
  • the contact hole 248 may be disposed within a range of approximately 10-50 nm from the gate stack of the NMOS and PMOS regions or the third/fourth sidewall spacer.
  • a TiN layer and a tungsten contact material formed in the contact hole.
  • CMOS device to which the present invention is applied have been described above according to an embodiment of the present invention.
  • MOSFET device such as an N-type field effect transistor device or a P-type field effect transistor device.
  • an N-type field effect transistor is used in a NAND gate circuit.
  • Embodiments of the present invention may also provide a particular type of MOSFET and method of forming the same to provide a MOSFET device with improved carrier mobility and methods of forming the same in these particular applications.
  • the field effect transistor includes a substrate 300.
  • the substrate 300 includes a silicon substrate (e.g., a wafer) in a crystal structure.
  • the substrate 300 can include various doping configurations in accordance with design requirements known in the art (e.g., p-type or n-type substrates).
  • the substrate 300 of other examples may also include other basic semiconductors such as germanium and diamond.
  • the substrate 300 may comprise a compound semiconductor such as silicon carbide, gallium arsenide, indium arsenide or indium phosphide.
  • substrate 300 can optionally include an epitaxial layer that can be altered by stress to enhance performance, and can include a silicon-on-insulator (SOI) structure.
  • SOI silicon-on-insulator
  • the device also includes source and drain regions 314 in the substrate, and a channel region 315 intermediate the source and drain regions.
  • the source/drain regions 314 are N-type doped, such as Si:C, where % is 0.2-2%.
  • the source/drain regions 314 are P-type doped, such as SiGe, where Ge is 20-70%.
  • Source/drain regions 314 may be formed by methods including lithography, ion implantation, diffusion, and/or other suitable processes. Since the present invention applies a gate replacement process, the source and drain electrodes 314 are formed prior to the gate stack, and the device can be thermally annealed using conventional semiconductor processing techniques and steps to activate the source and drain electrodes 314. The doping in the thermal annealing can be carried out by processes known to those skilled in the art including rapid thermal annealing, spike annealing, and the like.
  • the device also includes a gate stack formed on the substrate 300, wherein the gate stack includes: A gate dielectric layer 332; a metal gate layer 334 on the gate dielectric layer 332 and a stress layer 336 having stress properties, the stress layer 336 filling a gap in the middle of the gate stack.
  • the gate dielectric layer 332 may be a thermal oxide layer, including silicon oxide, silicon nitride, such as silicon dioxide, or a high-k dielectric such as Hf0 2 , Ti02 , Zr02 , La203 , preferably having a thickness of About 1 - 5nm.
  • the metal gate layer 334 may be an N-type metal including, but not limited to, TaC, TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTa x , NiTa x .
  • the work function of the metal gate layer 334 is close to the conduction band edge of Si, for example, the distance from the side of the Si conduction band is less than 0.2 eV, and the thickness is preferably about 1 - 5 nm.
  • the stress layer 336 fills a gap in the middle of the gate stack, and the stress layer 336 includes a material having compressive stress properties, such as TiAl, which may be formed by sputtering TiAl.
  • the gate dielectric layer 332 may be a thermal oxide layer, including silicon oxide, silicon nitride, such as silicon dioxide, or a high-k dielectric such as Hf0 2 , Ti02 , Zr02 , A1203 , preferably having a thickness of about 1 - 5nm.
  • the metal gate layer 334 may be a P-type metal, including but not limited to MoN x , TiSiN, TiCN, TaAlC, TiAIN, TaN, PtSi x , Ni 3 Si, Pt, Ru, Ir, Mo, Hf u, RuO x .
  • the work function of the metal gate layer 334 is close to the valence band edge of Si, for example, the distance from the edge of the valence band of Si is less than 0.2 eV, and the thickness is preferably about 1-5 nm.
  • the stress layer 336 fills a gap in the middle of the gate stack, the stress layer 336 comprising a material having tensile stress properties, for example, by depositing Ti and A1 in a gap in the middle of the gate stack, and at about 300 _ 500 A thermal annealing of about 1-20 seconds is performed at ° C to form TiAl of tensile stress properties.
  • the gate stack is formed by first forming a dummy gate layer 308 on the substrate, such as polysilicon and sidewall spacers 316, such as nitrides, such as silicon nitride.
  • the dummy gate layer 308 is then removed to form an opening, and a gate dielectric layer 332, a metal gate layer 334, and a stress layer 336 are formed in the opening to be formed.
  • the dummy gate layer 308 and the sidewall spacers 316 may, for example, first deposit an interfacial layer 312, such as 1-3 nm, on the surface of the substrate, which may be, for example, an oxide layer, such as SiO 2 .
  • a dummy gate layer 308, such as polysilicon, is deposited over the interface layer to a thickness of about 50-120 nm, and an etch protection layer is deposited to perform gate lithography to form a dummy gate layer 308.
  • the spacer 316 may be formed by depositing a nitride layer on the interface layer 312 and then performing reactive ion etching.
  • the interface layer 312 can provide etching protection for the source and drain of the device and its extended region in subsequent processing. Protection.
  • the device further includes an interlayer dielectric layer on the substrate, as shown in Figures 18-19.
  • the interlayer dielectric includes a nitride layer 320, such as 10-30 nm and an oxide layer 322, such as 10-30 nm.
  • the interlayer dielectric layer may be formed by separately depositing (CVD, PECVD) the nitride layer 320 and the oxide layer 322 and performing a chemical mechanical planarization process to expose the upper surface of the dummy gate layer.
  • the device also includes tensile stress sidewalls 340 having tensile stress on the sidewalls of the gate stack.
  • the stress sidewall 340 is formed of a material having an opposite stress property to the stressor layer 336, that is, a material having tensile stress properties, such as a tensile stress nitride layer such as Si3N4.
  • the device also includes stress sidewalls 340 having compressive stress properties on the sidewalls of the gate stack.
  • the stress sidewall 340 is formed of a material having an opposite stress property to the stressor layer 336, that is, a material having compressive stress properties, such as a compressive stress nitride layer such as Si3N4.
  • the stress sidewall spacers 340 are formed by depositing materials of tensile stress properties and compressive stress properties on the sidewalls of the gate stack after removing the sidewall spacers 316, as shown in FIGS. 20-22.
  • the spacer 316 can be removed by, for example, reactive ion etching (RIE), as shown in FIG.
  • RIE reactive ion etching
  • an etch protection layer such as oxide layer 338, may be deposited on the surface of the gate stack prior to the reactive ion etch to protect the gate stack.
  • a stress layer 336 having a compressive stress property such as a TiAl layer, is included in the gate stack. Therefore, when the sidewall spacer 316 is removed, the reaction force applied by the sidewall spacer 316 is removed, and the TiAl layer of the compressive stress property is released, so that the tensile stress of the channel region 315 of the NMOS is improved, thereby improving the mobility of the electron and improving the mobility. Device performance.
  • the reaction force applied by the sidewall spacer 316 is removed, and the TiAl layer of the tensile stress property is released, so that the compressive stress of the channel region 315 of the PMOS is improved, thereby improving the cavity. Mobility, improve device performance.
  • the stress sidewall spacer further includes a portion covering the interlayer dielectric layer and the gate stack.
  • the stress spacer 340 has the same function as a normal tensile stress cap, and can further increase the tensile stress of the channel region of the NMOS device, thereby improving electron mobility. Improve device performance.
  • the stress sidewall 340 has the same function as the normal compressive stress cap, and the compressive stress of the channel region of the PMOS device can be further improved, thereby improving hole mobility and improving device performance.
  • a chemical mechanical planarization process is performed to planarize the surface of the semiconductor substrate.
  • the device can also include contact holes 348 formed in the interlayer dielectric layer above the source and drain regions. Photolithography may be performed over the upper surface of the device, over the source and drain regions to form a lithographic protective layer. RIE is performed to form contact holes 348.
  • the contact hole 348 may be disposed within a range of about 10-50 nm from the gate stack or the sidewall spacer.
  • a TiN layer formed in the contact hole and a tungsten contact material.
  • a metal silicide such as NiPtSi or CoSi2 may be formed in the source and drain regions after doping and annealing of the source and drain regions.
  • a metal silicide such as NiPtSi or CoSi2 may be formed in the source and drain regions after doping and annealing of the source and drain regions.
  • it can be formed by depositing about 3-12 nm of NiPt on a substrate, performing thermal annealing at about 300-500 ° C, and etching away unreacted NiPt after annealing to adjust the subsequently formed contact. Contact resistance of the hole.
  • a semiconductor substrate is provided.
  • the field effect transistor includes a substrate 300.
  • the substrate 300 includes a silicon substrate (e.g., a wafer) in a crystal structure.
  • the substrate 300 can include various doping configurations in accordance with design requirements known in the art (e.g., p-type or n-type substrates).
  • the substrate 300 of other examples may also include other basic semiconductors such as germanium and diamond.
  • the substrate 300 may comprise a compound semiconductor such as silicon carbide, gallium arsenide, indium arsenide or indium phosphide.
  • substrate 300 can optionally include an epitaxial layer that can be altered by stress to enhance performance, and can include a silicon-on-insulator (SOI) structure.
  • SOI silicon-on-insulator
  • an interface layer, a dummy gate layer, and a gate stack spacer on the semiconductor substrate, and forming a source region and a drain region in the semiconductor substrate and an interlayer covering the device in step b Medium layer.
  • An interface layer 312, a dummy gate layer 308, a gate stack spacer 316 are formed on the semiconductor substrate 300, and a source region and a drain region 314 are formed in the semiconductor substrate 300, and an interlayer covering the device is formed.
  • a dielectric layer and a channel region 215 intermediate the source and drain regions.
  • the interface layer 312, the dummy gate layer 308, and the sidewall spacers 316 may, for example, first deposit a surface layer 312 of, for example, 1-3 nm on the surface of the substrate 300 as shown in FIG. 17, and the interface layer 312 may be, for example, an oxide layer such as Si0. 2 .
  • the interface layer 312 can provide etch protection for the source and drain of the device and its extended regions during subsequent processing.
  • a dummy gate layer 308, such as polysilicon, is deposited over the interface layer to a thickness of about 50-120 nm, and an etch protection layer is deposited to perform gate lithography to form a dummy gate layer 308.
  • the source/drain regions 314 can be formed by implanting p-type or n-type dopants or impurities into the substrate 300 in accordance with a desired transistor structure.
  • the source/drain regions 314 are N-type doped, such as Si: C, where % is 0.2-2%.
  • the source/drain regions 314 are P-type doped, such as SiGe, where Ge is 20-70%.
  • Source/drain regions 314 can be formed by methods including photolithography, ion implantation, diffusion, and/or other suitable processes.
  • the source and drain electrodes 314 are formed prior to the gate stack, and the device can be thermally annealed using conventional semiconductor processing techniques and steps to activate the source and drain electrodes 314.
  • the doping in the thermal annealing can be carried out by processes known to those skilled in the art including rapid thermal annealing, spike annealing, and the like.
  • doping in the source and drain 314 can be activated using a spike anneal, such as about 1000-1100 or laser annealing.
  • a metal silicide such as NiPtSi may be formed in the source and drain regions after doping and annealing of the source and drain regions.
  • a metal silicide such as NiPtSi may be formed in the source and drain regions after doping and annealing of the source and drain regions.
  • it can be formed by depositing about 3-12 nm of NiPt on a substrate, performing thermal annealing at about 300-500 ° C, and etching away unreacted NiPt after annealing to adjust the subsequently formed contact. Contact resistance of the hole.
  • the interlayer dielectric includes a nitride layer 320, such as 10-30 nm and an oxide layer 322, such as 10-30 nm.
  • the interlayer dielectric layer may be formed by separately depositing a nitride layer 320 and an oxide layer 322 and performing a chemical mechanical planarization process to expose the upper surface of the dummy gate layer.
  • step c removing the dummy gate layer 308 to form an opening, forming a gate stack in the opening, the gate stack including a gate dielectric layer 332, a metal gate layer 334, and filling the gate
  • the stress layer 336 of the gap in the middle is stacked.
  • the stressor layer 336 is a stress material having stress properties.
  • the gate dielectric layer 332 and the metal gate layer 334 may cover sidewalls of the opening and the interface layer 312.
  • the gate dielectric layer 332 may be a thermal oxide layer, including silicon oxide, silicon nitride, such as silicon dioxide, or a high-k dielectric such as Hf0 2 , Ti02, Zr02, La203, preferably having a thickness of About 1 - 5nm.
  • the metal gate layer 334 may be an N-type metal including, but not limited to, TaC, TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN RuTa x , NiTa x .
  • the work function of the metal gate layer 334 is close to the conduction band edge of Si, for example, the distance from the edge of the Si conduction band is less than 0.2 eV, and the thickness is preferably about 1 - 5 nm.
  • the stress layer 336 fills a gap in the middle of the gate stack, and the stress layer 336 includes a material having compressive stress properties, such as TiAl, which may be formed by sputtering TiAl.
  • the gate dielectric layer 332 may be a thermal oxide layer, including silicon oxide, silicon nitride, such as silicon dioxide, or a high-k dielectric such as Hf0 2 , Ti02 , Zr02 , A1203 , preferably having a thickness of about 1 - 5nm.
  • the metal gate layer 334 may be a P-type metal, including but not limited to MoN x , TiSiN, TiCN, TaAlC, TiAIN, TaN, PtSi x , Ni 3 Si, Pt, Ru, Ir, Mo, Hf u, RuO x .
  • the work function of the metal gate layer 334 is close to the valence band edge of Si, for example, the distance from the edge of the Si valence band is less than 0.2 eV, and the thickness is preferably about 1-5 nm.
  • the stress layer 336 fills a gap in the middle of the gate stack, the stress layer 336 comprising a material having tensile stress properties, such as by depositing Ti and A1 in a gap intermediate the gate stack, and at about 300 _ 500 A thermal annealing of about 1-20 seconds is performed at ° C to form TiAl of tensile stress properties.
  • step d the gate stack spacers 316 are removed to increase the stress of the channel region of the device.
  • the spacer 316 can be selectively removed by, for example, reactive ion etching (RIE), as shown in FIG.
  • RIE reactive ion etching
  • an etch protection layer such as an oxide layer 338, may be deposited on the surface of the gate stack prior to the reactive ion etch to protect the gate stack. This allows reactive ion etching to be performed to etch the sidewall material, such as the nitride layer, without etching the etched protective layer of the stack surface, such as oxide layer 338.
  • a stress layer 336 having a compressive stress property such as a TiAl layer, is included in the gate stack. Therefore, when the side wall 316 is removed, the reaction force exerted by the side wall 316 can be removed. In addition, the TiAl layer of compressive stress properties is released, so that the tensile stress of the channel region 315 of the NMOS is improved, thereby improving electron mobility and improving device performance, as shown in FIG.
  • step e forming a stress sidewall having opposite stress properties to the stressor layer on the sidewall of the gate stack.
  • a stress sidewall having tensile stress properties i.e., a material having tensile stress properties, such as a tensile stress nitride layer, such as Si3N4, is formed on the sidewalls of the gate stack.
  • a stress sidewall having compressive stress properties i.e., a material having compressive stress properties, such as a compressive stress nitride layer, such as Si3N4, is formed on the sidewalls of the gate stack.
  • the stress sidewall spacer further includes a portion covering the interlayer dielectric layer and the gate stack.
  • the stress sidewall spacer 340 has the same function as a normal tensile stress cap, which can further increase the tensile stress of the channel region of the NMOS device, thereby improving electron mobility and improving device performance.
  • the stress sidewall spacer 340 has the same function as the normal pressure-resisting cap, which can further improve the compressive stress of the channel region of the PMOS device, thereby improving the mobility of holes and improving device performance.
  • a chemical mechanical planarization process is performed to planarize the surface of the semiconductor substrate.
  • the method may further comprise the step of forming contact holes 348 in the interlayer dielectric layer.
  • Photolithography may be performed over the upper surface of the device, over the source and drain regions to form a lithographic protective layer.
  • RIE is performed to form contact holes 348.
  • the contact hole 348 may be disposed within a range of about 10-50 nm from the gate stack or the sidewall spacer.
  • the field effect transistor device of the present invention and a method of fabricating the same have been described in detail above in accordance with embodiments of the present invention.
  • the present invention utilizes a gate replacement process to form a first stressor layer having compressive stress properties and a second stressor layer having tensile stress properties in a gap intermediate the gate stack of the PMOS, respectively, in a gap intermediate the gate stack of the NMOS; After forming the stress layer, The sidewall spacer process removes the sidewalls of the gate stack of the PMOS and NMOS devices to release the stress to the channel region, thereby increasing the tensile stress of the NMOS device channel region and the compressive stress of the PMOS device channel region.
  • stress layers having opposite stress properties may be formed over the gate stack sidewalls of the NMOS device and the PMOS device and over portions of the source and drain regions to further increase the tensile stress of the NMOS device and the voltage of the PMOS device. stress. That is, a third stress sidewall having tensile stress properties and a fourth stress sidewall having compressive stress properties for PMOS devices can be deposited for the NMOS device. With the device and the manufacturing method of the present invention, stress can be maximized by applying the stress to the channel of the NMOS device and/or the PMOS device while the device size continues to shrink.

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Description

具有改善的载流子迁移率的场效应晶体管器件及其制造方法 技术领域
本发明涉及通过应变工程来改善场效应晶体管器件的性能， 更具体地， 本发明涉及通过引起沟道区的应力改变， 来提高载流子的迁移率。 背景技术
随着半导体技术的发展， 具有更高性能和更强功能的集成电路要求更 大的元件密度， 而且各个部件、 元件之间或各个元件自身的尺寸、 大小和 空间也需要进一步缩小。
然而， 当集成电路元件的尺寸缩小时， 不可避免地损害了晶体管和其 他元件运转的恒定材料特性和物理效应。 因此， 已经对晶体管的设计进行 了很多新的创新， 以便把这些元件的性能保持到合适的水平。
场效应晶体管中保持性能的重要因素是载流子迁移率， 在通过非常薄 的栅介质来与沟道隔离的栅极上施加的电压的情况下， 载流子迁移率可以 影响掺杂半导体沟道中流动的电流或电荷量。
已经知道， 根据载流子的类型和应力方向， FET 的沟道区中的机械应 力可以显著地提高或降低载流子的迁移率。 在通常沟道延 110 晶向形成的 FET中， 源 /漏区方向上的拉应力能够提高电子迁移率， 降低空穴迁移率， 可以有利地提高 NMOS的性能；而源 /漏区方向上的压应力可以提高空穴迁 移率， 降低电子迁移率， 可以有利地提高 PMOS的性能。 现有技术中已经 提出了大量的结构和材料用于在半导体材料中包含拉力或者压力， 例如在 US2006/0160317中，就提出了一种在 MOSFET器件上通过沉积应力层， 并 选择性地刻蚀全部或者部分栅极层，来提高沟道中的载流子迁移率的方案。 这将不利于器件尺寸的持续缩小， 并且导致复杂的制造工艺。 而且随着目 前半导体器件尺寸的减小， 相应的沟道区域也随之减小。 因此， 当应力材 料膨胀时， 对于施加在沟道区域两侧的源极和 /或漏极区域应力材料， 其相 应增加的应力非常有限， 从而不能够很好地改善 MOSFET晶体管（例如开 关电流比）， 这样， 其对应构成的 COMS电路的性能也相应地较差。 因此， 需要提供一种新的半导体器件的制造方法， 能够同时提高 NMOS 和 /或 PMOS器件的沟道区的载流子迁移率， 和减小器件的尺寸并简化制造工艺。 发明内容
鉴于上述问题， 本发明提供一种具有改善的载流子迁移率的栅替代工 艺场效应晶体管器件， 所述器件包括： 具有 NMOS区域和 PMOS区域的半 导体衬底， 其中所述 NMOS区域与所述 PMOS区域相互隔离； 形成于所述 NMOS区域上的第一栅堆叠和形成于所述 PMOS区域上的第二栅堆叠， 其 中， 所述第一栅堆叠包括： 第一栅介质层； 在所述第一栅介质层上的第一 金属栅极层和具有压应力性质的第一应力层， 所述第一应力层填充所述第 一栅堆叠中间的间隙； 所述第二栅堆叠包括： 第二栅介质层； 在所述第二 栅介质层上的第二金属栅极层和具有拉应力性质的第二应力层， 所述第二 应力层填充所述第二栅堆叠中间的间隙； 在所述第一栅堆叠侧壁的具有拉 应力性质的第三应力侧墙； 以及在所述第二栅堆叠的侧壁形成的具有压应 力性质的第四应力侧墙。
此外， 本发明还提供一种具有改善的载流子迁移率的栅替代工艺的 N 型场效应晶体管器件， 所述器件包括： 半导体衬底； 在所述半导体衬底中 形成的源极区和漏极区； 在所述半导体衬底上的层间介质层和在所述层间 介质层中形成的开口； 在所述开口中形成的栅堆叠， 其中， 所述栅堆叠包 括： 栅介质层； 在所述栅介质层上的金属栅极层和具有压应力性质的应力 层， 所述应力层填充所述栅堆叠中间的间隙； 在所述栅堆叠侧壁的具有拉 应力性质的应力侧墙。 以及一种具有改善的载流子迁移率的栅替代工艺的 P 型场效应晶体管器件， 所述器件包括： 半导体衬底； 在所述半导体衬底 中形成的源极区和漏极区； 在所述半导体衬底上的层间介质层和在所述层 间介质层中形成的开口； 在所述开口中形成的栅堆叠， 其中， 所述栅堆叠 包括： 栅介质层； 在所述栅介质层上的金属栅极层和具有拉应力性质的应 力层， 所述应力层填充所述栅堆叠中间的间隙； 在所述栅堆叠侧壁的具有 压应力性质的应力侧墙。 根据本发明的另一个方面还提供一种具有改善的载流子迁移率的后栅 工艺场效应晶体管器件的制造方法， 包括如下步骤： a、 提供具有 NMOS 区域和 PMOS区域的半导体衬底； b、在所述半导体衬底上形成属于 NMOS 区域的第一界面层、 第一伪栅极层和第一栅堆叠侧墙和属于 PMOS区域的 第二界面层、 第二伪栅极层和第二栅堆叠侧墙， 以及在所述半导体衬底中 分别形成属于 NMOS区域和 PMOS区域的源极区和漏极区和覆盖所述器件 的层间介质层； c、 移除所述 PMOS区域的第二伪栅极层以形成第二开口， 在所述第二开口中形成第二栅堆叠， 所述第二栅堆叠包括第二栅介质层、 第二金属栅极层和填充所述第二栅堆叠中间的间隙的第二应力层， 所述第 二栅介质层和第二金属栅极层覆盖所述第二开口的侧壁和所述第二界面 层， 所述第二应力层为具有拉应力性质的应力材料； d、 移除所述 NMOS 区域的第一伪栅极层以形成第一开口，在所述第一开口中形成第一栅堆叠， 所述第一栅堆叠包括第一栅介质层、 第一金属栅极层和填充所述第一栅堆 叠中间的间隙的第一应力层， 所述第一栅介质层和第一金属栅极层覆盖所 述第一开口的侧壁和所述第一界面层， 所述第一应力层为具有压应力性质 的应力材料； e、 移除所述第一栅堆叠侧墙， 以提高所述 NMOS 区域的沟 道区的拉应力， 移除所述第二栅堆叠侧墙， 以提高所述 PMOS区域的沟道 区的压应力； f、在所述 NMOS区域的第一栅堆叠侧壁形成具有拉应力性质 的第三应力侧墙； 在所述 PMOS区域的第二栅堆叠侧壁形成具有压应力性 质的第四应力侧墙。
此外， 本发明还提供一种具有改善的载流子迁移率的后栅工艺 N型场 效应晶体管器件的制造方法， 包括如下步骤： a、 提供半导体衬底； b、 在 所述半导体衬底上形成界面层、 伪栅极层和栅堆叠侧墙， 以及在所述半导 体衬底中形成源极区和漏极区和覆盖所述器件的层间介质层； c、 移除所述 伪栅极层以形成开口， 在所述开口中形成栅堆叠， 所述栅堆叠包括栅介质 层、 金属栅极层和填充所述栅堆叠中间的间隙的应力层， 所述应力层为具 有压应力性质的应力材料； d、 移除所述栅堆叠侧墙， 以提高所述器件的沟 道区的拉应力； e、 在所述栅堆叠侧壁形成具有拉应力性质的应力侧墙。
以及一种具有改善的载流子迁移率的后栅工艺 P型场效应晶体管器件 的制造方法， 包括如下步骤： a、 提供半导体衬底； b、 在所述半导体衬底 上形成界面层、 伪栅极层和栅堆叠侧墙， 以及在所述半导体衬底中形成源 极区和漏极区和覆盖所述器件的层间介质层； C、 移除所述伪栅极层以形成 开口， 在所述开口中形成栅堆叠， 所述栅堆叠包括栅介质层、 金属栅极层 和填充所述栅堆叠中间的间隙的应力层， 所述栅介质层和金属栅极层覆盖 所述开口的侧壁和所述界面层，所述应力层为具有拉应力性质的应力材料； d、 移除所述栅堆叠侧墙， 以提高所述器件的沟道区的拉应力； e、 在所述 栅堆叠侧壁形成具有压应力性质的应力侧墙。
通过本发明的器件和制造方法， 可以在器件尺寸持续缩小的情况下， 将应力最大限度地施加到 NMOS器件和 /或 PMOS器件的沟道中来提高器 件性能。 附图说明
图 1-15示出了根据本发明的实施例的场效应晶体管器件的不同阶段的 示意性截面图；
图 16 示出了根据本发明的实施例的场效应晶体管的制造方法的流程 图；
图 17-24 示出了根据本发明的另一实施例的场效应晶体管器件的不同 阶段的示意性截面图；
图 25 示出了根据本发明的另一实施例的场效应晶体管的制造方法的 流程图。 具体实施方式
下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结 构。 为了简化本发明的公开， 下文中对特定例子的部件和设置进行描述。 当然， 它们仅仅为示例， 并且目的不在于限制本发明。 此外， 本发明可以 在不同例子中重复参考数字和 /或字母。 这种重复是为了简化和清楚的目 的， 其本身不指示所讨论各种实施例和 /或设置之间的关系。 此外， 本发明 提供了的各种特定的工艺和材料的例子， 但是本领域普通技术人员可以意 识到其他工艺的可应用于性和 /或其他材料的使用。 另外， 以下描述的第一 特征在第二特征之"上，，的结构可以包括第一和第二特征形成为直接接触的 实施例， 也可以包括另外的特征形成在第一和第二特征之间的实施例， 这 样第一和第二特征可能不是直接接触。 应当注意， 在附图中所图示的部件 不一定按比例绘制。 本发明省略了对公知组件和处理技术及工艺的描述以 避免不必要地限制本发明。
如上所述， 沟道区被置于拉应力下时， 能够改进 N 型场效应晶体管 ( NMOS ) 器件的性能； 而沟道区被置于压应力下时， 能够改进 P型场效 应晶体管（PMOS )器件的性能。 在本发明的实施例中， 利用栅替代工艺通 过分别在 NMOS的栅堆叠中间的间隙中形成具有压应力性质的第一应力层 和在 PMOS的栅堆叠中间的间隙中形成具有拉应力性质的第二应力层； 并 且在形成所述应力层后，移除 PMOS和 NMOS器件的栅堆叠的侧墙以便释 放所述应力到沟道区，进而提升 NMOS器件沟道区的拉应力和 PMOS器件 沟道区的压应力。 特别地， 可以在 NMOS器件和 PMOS器件的所述栅堆叠 侧壁以及部分源极区和漏极区的上方形成具有相反应力性质的应力层， 以 便进一步提高 NMOS器件的拉应力和 PMOS器件的压应力。即，对于 NMOS 器件可以沉积具有拉应力性质的第三应力侧墙和对于 PMOS器件沉积具有 压应力性质的第四应力侧墙。 通过本发明的器件和制造方法， 可以在器件 尺寸持续缩小的情况下，将应力最大限度地施加到 NMOS器件和 PMOS器 件的沟道中来提高器件性能。
参考图 15 , 图 15示出了根据本发明的实施例的半导体器件的结构图。 所述器件通过栅替代和侧墙替代工艺制成。 所谓栅替代工艺是指先形成伪 栅极， 并对所述器件进行源 /漏注入和源 /漏退火， 以激活源漏掺杂， 在形成 源极区和漏极区后去除所述伪栅极并形成新的属于 NMOS区域和 PMOS区 域的栅堆叠。 所谓侧墙替代工艺是指， 先在所述 NMOS区域和 PMOS区域 的栅堆叠侧壁形成伪侧墙， 并在适当的时候去除所述伪侧墙， 根据器件的 设计需要形成新的侧墙。
下面将详细描述根据本发明的实施例的半导体器件的结构。 所述器件 具有包括 NMOS区域 202和 PMOS区域 204的半导体衬底 200 , 其中所述 NMOS区域 202与所述 PMOS区域 204由隔离区 206相互隔离。
在本实施例中， 衬底 200包括位于晶体结构中的硅衬底（例如晶片）。 根据现有技术公知的设计要求 （例如 p型衬底或者 n型衬底） ， 衬底 200 可以包括各种掺杂配置。其他例子的衬底 200还可以包括其他基本半导体， 例如锗和金刚石。 或者， 衬底 200 可以包括化合物半导体， 例如碳化硅、 砷化镓、 砷化铟或者碑化铟。 此外， 衬底 200可以可选地包括外延层， 可 以被应力改变以增强性能， 以及可以包括绝缘体上硅（SOI ) 结构。
在本实施方式中示意性给出一个隔离区 206 ,具有多个隔离区 206的器 件结构可以根据本发明提供的结构周期性重复而成。 在本实施例中， 隔离 区 206按照本领域内的常规方法形成， 可以是例如利用光刻技术在半导体 衬底 200的待形成器件的表面上形成掩膜， 通过掩膜的开口刻蚀衬底以形 成沟槽， 然后利用 Si02介质材料填充该沟槽， 如图 1所示。
所述器件还包括属于 NMOS区域的源 /漏极区 214和属于 PMOS区域 的源 /漏极区 217 , 以及在所述源极区和漏极区中间的沟道区 215。 所述源 / 漏极区 214、 217可以通过根据期望的晶体管结构， 注入 n型或 p型掺杂物 或杂质到衬底 200中而形成， 源 /漏极区 214可以是 N型掺杂， 例如 Si:C, 其中 %为 0.2-2%, 源 /漏极区 217可以是 P型掺杂， 例如 SiGe, 其中 Ge 为 20-70%。 源 /漏极区 214、 217可以由包括光刻、 离子注入、 扩散和 /或其 他合适工艺的方法形成。由于本发明应用栅替代工艺，因此源极和漏极 214、 217先于所述 NMOS和 PMOS区域的栅堆叠而形成， 可以利用通常的半导 体加工工艺和步骤， 对所述器件进行热退火， 以激活源极和漏极 214、 217 中的掺杂， 热退火可以釆用包括快速热退火、 尖峰退火等本领域技术人员所 知晓的工艺进行。
所述器件还包括形成于所述 NMOS区域 202上的第一栅堆叠和形成于 所述 PMOS区域 204上的第二栅堆叠， 其中， 所述第一栅堆叠包括： 第一 栅介质层 232; 在所述第一栅介质层 232上的第一金属栅极层 234和具有 压应力性质的第一应力层 236 , 所述第一应力层 236填充所述第一栅堆叠 中间的间隙； 所述第二栅堆叠包括： 第二栅介质层 226; 在所述第二栅介 质层上的第二金属栅极层 228和具有拉应力性质的第二应力层 230 , 所述 第二应力层 230填充所述第二栅堆叠中间的间隙。
其中， 所述第一栅介质层 232可以为热氧化层， 包括氧化硅、 氮化硅， 例如二氧化硅， 也可为高 K介质， 例如 Hf02, Ti02 , Zr02 , La203 , 厚度 优选为大约 1 _ 5nm。 所述第一金属栅极层 234可以为 N型金属， 包括但 不限于 TaC, TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTax, NiTax。 优选地， 所述第一金属栅极层 234的功函数接近 Si的导带边沿， 例 如距 Si导带边的距离小于 0.2eV, 厚度优选为大约 1 - 5nm。 所述第一应力 层 236填充所述第一栅堆叠中间的间隙， 所述第一应力层 236包括具有压 应力性质的材料 , 例如 TiAl , 可以通过溅射 TiAl来形成。
所述第二栅介质层 226可以为热氧化层， 包括氧化硅、 氮化硅， 例如 二氧化硅， 也可为高 K介质， 例如 Hf02, Ti02 , Zr02 , A1203 , 厚度优选 为大约 l _ 5nm。 所述第二金属栅极层 228可以为 P型金属， 包括但不限于 MoNx, TiSiN, TiCN, TaAlC, TiAIN, TaN, PtSix, Ni3Si, Pt, Ru, Ir, Mo, Hf u, RuOx。 优选地， 所述金属栅极层 228的功函数接近 Si的价带边沿， 例如距 Si价带边的距离小于 0.2eV,厚度优选为大约 1 - 5nm。所述第二应力层 230 填充所述第二栅堆叠中间的间隙， 所述第二应力层 230 包括具有拉应力性 质的材料， 例如可以通过在所述栅堆叠中间的间隙中沉积 Ti和 A1 , 并在大 约 300 - 500 °C下进行大约 l-20s秒热退火来形成拉应力性质的 TiAl。
如图 2-4所示， 所述第一栅堆叠通过首先在衬底上形成属于 NMOS区 域的第一伪栅极层 208, 例如多晶硅和第一侧墙 216, 例如氮化物， 如氮化 硅。 而后去除所述伪栅极层 208以形成开口， 并在所述开口中形成第一栅 介质层 232、 第一金属栅极层 234和第一应力层 236来形成。 相同地， 所 述第二栅堆叠通过首先在衬底上形成属于 PMOS区域的第二伪栅极介质层 208和第二侧墙 216 , 而后去除所述伪栅极层 208以形成开口， 并在所述开 口中形成第二栅介质层 226、 第二金属栅极层 228和第二应力层 230来形 成， 如图 7-8所示。
所述第一和第二伪栅极层 208和侧墙 216可以例如首先在 NMOS区域 202和 PMOS区域 204的衬底表面沉积例如 l-3nm的界面层 212 , 所述界 面层可以是例如氧化物层，如 Si02。之后在所述界面层上沉积伪栅极层 208 , 例如多晶硅， 厚度大约为 50-120nm, 再沉积刻蚀保护层， 进行栅光刻以形 成第一伪栅极层和第二伪栅极层 208。 所述第一侧墙和第二侧墙 216 可以 通过在所述界面层 212上沉积氮化物层， 而后进行反应离子刻蚀来形成。 所述界面层 212可以在后续的加工过程同为器件的源漏极及其扩展区提供 刻蚀保护。 特别地， 所述器件还包括在所述衬底上和所述第一栅堆叠和第二栅堆 叠之间的层间介质层， 如图 5-6所示。 所述层间介质包括氮化物层 220 , 例 如 10-30nm 和氧化物层 222 , 例如 10-30nm。 可以通过分别沉积（CVD, PECVD)氮化物层 220以及氧化物层 222 , 再进行化学机械平坦化工序来暴 露所述第一伪栅极层和第二伪栅极层的上表面来形成所述层间介质层。
特别地， 所述第二栅堆叠可以先于所述第一栅堆叠形成， 以避免所述 第二应力层 230的热退火过程致使第一栅堆叠中的材料和层导致劣化。 即 首先利用刻蚀保护层将 NMOS区域保护起来并暴露 PMOS区域，对 PMOS 区域的伪栅极层 208进行刻蚀以形成开口， 并在所述开口中形成第二栅介 质层 226、 金属栅极层 228和应力层 230, 进行热退火以反映形成具有拉应 力性质的 TiAl。而后，利用刻蚀保护层将 PMOS区域保护起来并暴露 NMOS 区域， 对 NMOS区域的伪栅极层 208进行刻蚀以形成开口， 并在所述开口 中形成第一栅介质层 232、 金属栅极层 234和具有压应力性质的第一应力 层 236。
所述器件还包括在所述第一栅堆叠侧壁的具有拉应力性质的第三应力 侧墙 240; 以及在所述第二栅堆叠的侧壁形成的具有压应力性质的第四应 力侧墙 244。 所述第三应力侧墙 240为与所述第一应力 236层具有相反应 力性质的材料形成， 即具有拉应力性质的材料， 例如拉应力氮化物层， 如 Si3N4。所述第四应力侧墙 244为与所述第二应力层 230具有相反应力性质 的材料形成， 即具有压应力性质的材料， 例如压应力氮化物层， 如 Si3N4。
所述第三应力侧墙 240和第四应力侧墙 244通过去除所述第一侧墙 216 和第二侧墙 216后在所述第一栅堆叠和第二栅堆叠的侧壁分别沉积拉应力 性质的材料和压应力性质的材料来形成， 如图 9-15所示。 可以通过例如反 应离子刻蚀 （RIE )来去除所述第一侧墙和第二侧墙 216 , 如图 9所示。 特 别地， 在所述反应离子刻蚀之前可以在第一和第二栅堆叠的表面沉积刻蚀 保护层， 例如氧化物层 238 , 以保护所述第一和第二栅堆叠。
由于在 NMOS区域的第一栅堆叠中包含具有压应力性质的第一应力层 236 , 例如 TiAl层。 因此， 当去除 NMOS区域的第一侧墙 216后， 侧墙 216 施加的反作用力得以去除， 压应力性质的 TiAl 层得以释放， 致使 NMOS 区域的沟道区 215的拉应力将得以提升， 从而改善电子的迁移率， 提高器 件性能。 相同地， 当去除 PMOS区域的第二侧墙 216后， 侧墙 216施加的 反作用力得以去除， 拉应力性质的 TiAl层得以释放， 致使 PMOS区域的沟 道区 215的压应力将得以提升， 从而改善空穴的迁移率， 提高器件性能。
在所述第一栅堆叠的侧壁形成具有拉应力性质的第三应力侧墙 240 , 例如具有拉应力性质的氮化物。 特别地， 所述第三应力侧墙还包括位于所 述 NM 0 S区域的源极区和漏极区的上方覆盖所述层间介质层和所述第一栅 堆叠的部分。 在所述第二栅堆叠的侧壁形成具有压应力性质的第四应力侧 墙 244 , 例如具有压应力性质的氮化物。 特别地， 所述第四应力侧墙 244 还包括位于所述 PM 0 S区域的源极区和漏极区的上方覆盖所述层间介质层 和所述第二栅堆叠的部分。
例如， 可以通过如下方式形成第三和第四应力侧墙 240、 244。 首先如 图 10所示， 在 NMOS和 PMOS区域上沉积具有拉应力性质的第三应力侧 墙 240 , 厚度大约为 10-30nm, 所述第三应力侧墙覆盖整个器件， 即包括在 所述 NMOS和 PMOS区域的源极区和漏极区之上，覆盖所述层间介质层和 第一、 第二栅堆叠的上表面的部分。 后在所述第三应力侧墙 240上沉积刻 蚀保护层 242 , 例如可以为氧化物层， 如氧化硅， 厚度大约为 5-15nm。 而 后如图 11 所示， 进行光刻以便在 NMOS 区域上形成光刻保护层。 而后进 行刻蚀， 例如 RIE以去除 PMOS区域上的刻蚀保护层 242 , 保留 NMOS区 域上的刻蚀保护层 242。 之后去除 NMOS区域上残留的光刻保护层。 如图 12所示， 进行 RIE以选择性去除未被刻蚀保护层 242覆盖的第三应力侧墙 240 , 例如拉应力性质的氮化物层。
可以釆用与上述方法相同的方式来形成第四应力侧墙 244。 即首先在 NMOS和 PMOS区域上沉积具有压应力性质的第四应力侧墙 244 , 厚度大 约为 10-30nm, 所述第四应力侧墙覆盖整个器件， 即包括在所述 NMOS和 PMOS 区域的源极区和漏极区之上， 覆盖所述层间介质层和第一、 第二栅 堆叠的上表面的部分， 如图 13所示。 后在所述第四应力侧墙 244上沉积刻 蚀保护层 246 , 例如可以为氧化物层， 如氧化硅， 厚度大约为 5-15nm。 而 后进行光刻以便在 PMOS区域上形成光刻保护层。而后进行刻蚀，例如 RIE 以去除 NMOS区域上的刻蚀保护层 246, 保留 PMOS区域上的刻蚀保护层 246 , 如图 14所示。 之后去除 NMOS区域上残留的光刻保护层。 进行 RIE 以选择性去除未被刻蚀保护层 246覆盖的第四应力侧墙 244 , 例如压应力 性质的氮化物层。
所述第三应力侧墙 240与通常的拉应力帽作用一样相同， 可以进一步 提高所述 NMOS器件沟道区的拉应力， 从而改善电子的迁移率， 提高器件 性能。 同理， 所述四应力侧墙 244与通常的压应力帽作用相同一样， 可以 进一步提高所述 PMOS器件沟道区的压应力， 从而改善空穴的迁移率， 提 高器件性能。
进行化学机械平坦化工艺 （CMP ) 以平坦化所述半导体衬底的表面。 所述器件还可以包括在所述 NMOS区域和 PMOS区域的源极区和漏极 区上方的层间介质层中形成的接触孔 248。 可以覆盖所述器件的上表面、 在所述 NMOS和 PMOS区域的源极区和漏极区的上方进行光刻，以形成光 刻保护层。 进行 RIE来形成接触孔 248。 所述接触孔 248可以设置在距离 NMOS和 PMOS 区域的栅堆叠或所述第三 /第四侧墙大约 10-50nm的范围 内。 在所述接触孔中形成的 TiN层和钨接触材料。
特别地，可以在进行 NMOS和 PMOS区域的源极区和漏极区的掺杂和 退火后，在所述源极区和漏极区中形成金属硅化物，例如 NiPtSi或者 CoSi2。 举例来说可以通过在衬底上沉积大约 3-12nm的 NiPt, 在大约 300-500 °C下 进行热退火， 并在退火后将未反应的 NiPt刻蚀掉来形成， 以便调节随后形 成的接触孔的接触电阻。
以上已经描述了根据本发明的具有改善的载流子迁移率的栅替代工艺 场效应晶体管器件的结构。
下面将根据图 16 所示的流程图描述本发明的场效应晶体管器件的制 造方法。
在步骤 a, 提供具有 NMOS区域和 PMOS区域的半导体衬底。
如图 1所示，在半导体衬底 200上形成有 NMOS区域 202和 PMOS区 域 204 , 其中所述 NMOS区域 202与所述 PMOS区域 204由隔离区 206相 互隔离。 在本实施例中， 衬底 200包括位于晶体结构中的硅衬底（例如晶片）。 根据现有技术公知的设计要求 （例如 p型衬底或者 n型衬底） ， 衬底 200 可以包括各种掺杂配置。其他例子的衬底 200还可以包括其他基本半导体， 例如锗和金刚石。 或者， 衬底 200可以包括化合物半导体， 例如碳化硅、 砷化镓、 砷化铟或者碑化铟。 此外， 衬底 200 可以可选地包括外延层， 可 以被应力改变以增强性能， 以及可以包括绝缘体上硅（SOI ) 结构。
在本实施方式中示意性给出一个隔离区 206 ,具有多个隔离区 206的器 件结构可以根据本发明提供的结构周期性重复而成。 在本实施例中， 隔离 区 206按照本领域内的常规方法形成， 可以是例如利用光刻技术在半导体 衬底 200的待形成器件的表面上形成掩膜， 通过掩膜的开口刻蚀衬底以形 成沟槽， 然后利用 Si02介质材料填充该沟槽。
而后在步骤 b、 在所述半导体衬底 200上形成属于 NMOS区域 202的 第一界面层 212、 第一伪栅极层 208和第一栅堆叠侧墙 216和属于 PMOS 区域的第二界面层 212、 第二伪栅极层 208和第二栅堆叠侧墙 216, 以及在 所述半导体衬底中分别形成属于 NMOS区域的源极区 214和漏极区 214以 及属于 PMOS区域的源极区 217和漏极区 217以及在所述源极区和漏极区 中间的沟道区 215和覆盖所述器件的层间介质层。
所述第一和第二界面层 212、 第一和第二伪栅极层 208和侧墙 216可 以例如图 2所示首先在 NMOS区域 202和 PMOS区域 204的衬底表面沉积 例如 l-3nm的界面层 212 , 所述界面层可以是例如氧化物层， 如 Si02。 所 述界面层 212可以在后续的加工过程同为器件的源漏极及其扩展区提供刻 蚀保护。 之后在所述界面层上沉积伪栅极层 208 , 例如多晶硅， 厚度大约 为 50-120nm, 再沉积刻蚀保护层， 进行栅光刻以形成第一伪栅极层和第二 伪栅极层 208, 如图 3所示。 所述第一侧墙和第二侧墙 216可以通过在所 述界面层 212上沉积氮化物层， 而后进行反应离子刻蚀来形成， 如图 4所 示。
所述源 /漏极区 214、 217可以通过根据期望的晶体管结构， 注入 p型 或 n型掺杂物或杂质到衬底 200中而形成。源 /漏极区 214可以是 N型掺杂， 例如 Si:C,其中 %为 0.2-2%, 源 /漏极区 217可以是 P型掺杂，例如 SiGe, 其中 Ge为 20-70%。 源 /漏极区 214、 217 可以由包括光刻、 离子注入、 扩 散和 /或其他合适工艺的方法形成。 可以利用通常的半导体加工工艺和步 骤， 对所述器件进行热退火， 以激活源极和漏极 214、 217中的掺杂， 热退 火可以釆用包括快速热退火、 尖峰退火等本领域技术人员所知晓的工艺进行， 优选地， 可以使用尖峰退火， 例如大约 1000-1100°C或者激光退火， 来激活源 极和漏极 214、 217中的掺杂， 如图 4所示。
特别地，可以在进行 NMOS和 PMOS区域的源极区和漏极区的掺杂和 退火后， 在所述源极区和漏极区中形成金属硅化物， 例如 NiPtSi。 举例来 说可以通过在衬底上沉积大约 3-12nm的 NiPt, 在大约 300-500 °C下进行热 退火， 并在退火后将未反应的 NiPt刻蚀掉来形成， 以便调节随后形成的接 触孔的接触电阻。
可以在所述衬底上和所述第一栅堆叠和第二栅堆叠之间的层间介质 层， 如图 5-6所示。 所述层间介质包括氮化物层 220 , 例如 10-30nm和氧化 物层 222 , 例如 10-30nm。 可以通过分别沉积氮化物层 220 以及氧化物层 222 ,再进行化学机械平坦化工序来暴露所述第一伪栅极层和第二伪栅极层 的上表面来形成所述层间介质层。
而后进入步骤 c、 移除所述 PMOS区域的第二伪栅极层 208 以形成第 二开口， 在所述第二开口中形成第二栅堆叠， 所述第二栅堆叠包括第二栅 介质层 226、 第二金属栅极层 228和填充所述第二栅堆叠中间的间隙的第 二应力层 230 , 所述第二栅介质层 226和第二金属栅极层 228覆盖所述第 二开口的侧壁和所述第二界面层 212 , 所述第二应力层 230 为具有拉应力 性质的应力材料。
如图 7所示， 首先在器件上沉积一层刻蚀保护层 224 , 例如氧化物层， 如氧化硅，厚度大约为 5-20nm,进行光刻在 NMOS区域上形成掩膜保护层 (图中未示出 ) 。 而后进行刻蚀以去除 PMOS 区域上的刻蚀保护层 224 , 从而暴露 PMOS区域， 再去除所述 NMOS区域上的掩模保护层。 进行例如 反应离子刻蚀 RIE来去除第二伪栅极层 208 , 以形成开口。 在所述开口中 形成第二栅介质层 226、 金属栅极层 228和应力层 230。
所述第二栅介质层 226 可以为热氧化层， 包括氧化硅、 氮化硅， 例如 二氧化硅， 也可为高 K介质， 例如 Hf02, Ti02 , Zr02 , A1203 , 厚度优选 为大约 l _ 5nm。 所述第二金属栅极层 228可以为 P型金属， 包括但不限于 MoNx, TiSiN, TiCN, TaAlC, TiAIN, TaN, PtSix, Ni3Si, Pt, Ru, Ir, Mo, Hf u, RuOx。 优选地， 所述金属栅极层 228的功函数接近 Si的价带边沿， 例如距 Si价带边的距离小于 0.2eV,厚度优选为大约 1 - 5nm。所述第二应力层 230 填充所述第二栅堆叠中间的间隙， 所述第二应力层 230 包括具有拉应力性 质的材料， 例如可以通过在所述栅堆叠中间的间隙中沉积 Ti和 A1 , 并在大 约 300 - 500 °C下进行大约 1-20秒热退火来形成拉应力性质的 TiAl。
而后在步骤 d:移除所述 NMOS区域的第一伪栅极层以形成第一开口， 在所述第一开口中形成第一栅堆叠， 所述第一栅堆叠包括第一栅介质层、 第一金属栅极层和填充所述第一栅堆叠中间的间隙的第一应力层， 所述第 一栅介质层和第一金属栅极层覆盖所述第一开口的侧壁和所述第一界面 层， 所述第一应力层为具有压应力性质的应力材料。
如图 8 所示， 在器件上沉积一层刻蚀保护层 224, 例如氧化物层， 如 氧化硅，厚度大约为 5-20nm,进行光刻在 PMOS区域上形成掩膜保护层（图 中未示出） 。 而后进行刻蚀以去除 NMOS区域上的刻蚀保护层 224 , 从而 暴露 NMOS区域， 再去除所述 PMOS区域上的掩模保护层。 进行例如反应 离子刻蚀 RIE来去除第一伪栅极层 208, 以形成开口。 在所述开口中形成 第一栅介质层 232、 金属栅极层 234和应力层 236。
所述第一栅介质层 232可以为热氧化层， 包括氧化硅、 氮化硅， 例如 二氧化硅， 也可为高 K介质， 例如 Hf02, Ti02 , Zr02 , La203 , 厚度优选 为大约 1 _ 5nm。 所述第一金属栅极层 234可以为 N型金属， 包括但不限 于 TaC, TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTax, NiTax。 优选地， 所述第一金属栅极层 234的功函数接近 Si的导带边沿， 例如小于 距 Si导带边的距离 0.2eV, 厚度优选为大约 1 - 5nm。 所述第一应力层 236 填充所述第一栅堆叠中间的间隙， 所述第一应力层 236 包括具有压应力性 质的材料， 例如 TiAl, 可以通过溅射 TiAl来形成。
特别地， 所述第二栅堆叠可以先于所述第一栅堆叠形成， 以避免所述 第二应力层 230的热退火过程致使第一栅堆叠中的材料和层导致劣化。 而后进入步骤 e、 移除所述第一栅堆叠侧墙 216 , 以提高所述 NMOS 区域的沟道区的拉应力，移除所述第二栅堆叠侧墙 216, 以提高所述 PMOS 区 i或的沟道区的压应力。
可以通过例如反应离子刻蚀（RIE )来可选择地去除所述第一侧墙和第 二侧墙 216, 如图 9 所示。 特别地， 在所述反应离子刻蚀之前可以在第一 和第二栅堆叠的表面沉积刻蚀保护层， 例如氧化物层 238 , 以保护所述第 一和第二栅堆叠。 这样可以设置反应离子刻蚀来刻蚀第一侧墙和第二侧墙 的材料， 如氮化物层而不会刻蚀堆叠表面的刻蚀保护层， 如氧化物层 238。
由于在 NMOS区域的第一栅堆叠中包含具有压应力性质的第一应力层 236 , 例如 TiAl层。 因此， 当去除 NMOS区域的第一侧墙 216后， 侧墙 216 施加的反作用力得以去除， 压应力性质的 TiAl 层得以释放， 致使 NMOS 区域的沟道区 215的拉应力将得以提升， 从而改善电子的迁移率， 提高器 件性能。 相同地， 当去除 PMOS区域的第二侧墙 216后， 侧墙 216施加的 反作用力得以去除， 拉应力性质的 TiAl层得以释放， 致使 PMOS区域的沟 道区 215的压应力将得以提升， 从而改善空穴的迁移率， 提高器件性能。
此后， 方法进入步骤 f: 在所述 NMOS 区域的第一栅堆叠侧壁形成具 有拉应力性质的第三应力侧墙； 在所述 PMOS区域的第二栅堆叠侧壁形成 具有压应力性质的第四应力侧墙。
例如， 可以通过如下方式形成第三和第四应力侧墙 240、 244。 首先如 图 10所示， 在 NMOS和 PMOS区域上沉积具有拉应力性质的第三应力侧 墙 240 , 厚度大约为 10-30nm, 所述第三应力侧墙覆盖整个器件， 即包括在 所述 NMOS和 PMOS区域的源极区和漏极区之上，覆盖所述层间介质层和 第一、 第二栅堆叠的上表面的部分。 后在所述第三应力侧墙 240上沉积刻 蚀保护层 242 , 例如可以为氧化物层， 如氧化硅， 厚度大约为 5-15nm。 而 后如图 11 所示， 进行光刻以便在 NMOS 区域上形成光刻保护层。 而后进 行刻蚀， 例如 RIE以去除 PMOS区域上的刻蚀保护层 242 , 保留 NMOS区 域上的刻蚀保护层 242。 之后去除 NMOS区域上残留的光刻保护层。 如图 12所示， 进行 RIE以选择性去除未被刻蚀保护层 242覆盖的第三应力侧墙 240 , 例如拉应力性质的氮化物层， 而选择性地不刻蚀栅堆叠上的氧化物层 和源极区、 漏极区上方的金属硅化物。
可以釆用与上述方法相同的方式来形成第四应力侧墙 244。 即首先在 NMOS和 PMOS区域上沉积具有压应力性质的第四应力侧墙 244 , 厚度大 约为 10-30nm, 所述第四应力侧墙覆盖整个器件， 即包括在所述 NMOS和 PMOS 区域的源极区和漏极区之上， 覆盖所述层间介质层和第一、 第二栅 堆叠的上表面的部分， 如图 13所示。 后在所述第四应力侧墙 244上沉积刻 蚀保护层 246 , 例如可以为氧化物层， 如氧化硅， 厚度大约为 5-15nm。 而 后进行光刻以便在 PMOS区域上形成光刻保护层。而后进行刻蚀，例如 RIE 以去除 NMOS区域上的刻蚀保护层 246, 保留 PMOS区域上的刻蚀保护层 246 , 如图 14所示。 之后去除 NMOS区域上残留的光刻保护层。 进行 RIE 以选择性去除未被刻蚀保护层 246覆盖的第四应力侧墙 244 , 例如压应力 性质的氮化物层， 而选择性地不刻蚀栅堆叠上的氧化物层和源极区、 漏极 区上方的金属硅化物。
可选择地， 可以在沉积第三应力侧墙 240之前沉积刻蚀停止层， 例如 厚度大约为 3-5nm的氧化物层 （图中未示出） ， 以便在刻蚀第三应力侧墙 时作为刻蚀停止层。 可选择地， 也可以在后续的接触孔 248形成之前进行 化学机械平坦化工艺以便将第三应力侧墙 240和第四应力侧墙 244中相重 叠的部分去除， 如图 14所示。
所述第三应力侧墙 240与通常的拉应力帽层作用相同， 可以进一步提 高所述 NMOS器件沟道区的拉应力， 从而改善电子的迁移率， 提高器件性 能。 所述四应力侧墙 244与通常的压应力帽层作用相同， 可以进一步提高 所述 PMOS器件沟道区的压应力，从而改善空穴的迁移率，提高器件性能。
进行化学机械平坦化工艺 （CMP ) 以平坦化所述半导体衬底的表面。 而后， 可选择地， 所述方法还可以包括在所述 NMOS区域和 PMOS区 域的源极区和漏极区上方的层间介质层中形成接触孔 248的步骤。 可以覆 盖所述器件的上表面、在所述 NMOS和 PMOS区域的源极区和漏极区的上 方进行光刻， 以形成光刻保护层。 进行 RIE来形成接触孔 248。 所述接触 孔 248可以设置在距离 NMOS和 PMOS区域的栅堆叠或所述第三 /第四侧 墙大约 10-50nm的范围内。 在所述接触孔中形成的 TiN层和钨接触材料。 以上已经根据本发明的实施例描述了应用本发明的 CMOS器件的结构 和形成方法。 然而在一些应用中， 需要使用特定类型的 MOSFET器件， 例 如 N型场效应晶体管器件或 P型场效应晶体管器件。 例如， 在 NAND栅门 电路中会使用到 N型场效应晶体管。
本发明的实施例也可以提供特定类型的 MOSFET及其形成方法， 以便 在这些特定应用中提供具有改善的载流子迁移率的 MOSFET器件及其形成 方法。 这些方案本领域的技术人员可以通过阅读上面的具体实施方式的内 容而容易地获得。
下面将结合附图以 N型场效应晶体管器件为例详细介绍其构造其形成 方法的说明。 其中相同的附图标记代表相同或者相似的器件或者步骤。 以 下的器件及其形成方法的描述也适用于 P型场效应晶体管器件及其形成方 法， 除非特别声明。
如图 23所示， 所述场效应晶体管包括衬底 300。 在本实施例中， 衬底 300 包括位于晶体结构中的硅衬底 （例如晶片） 。 根据现有技术公知的设 计要求（例如 p型衬底或者 n型衬底 ) , 衬底 300可以包括各种掺杂配置。 其他例子的衬底 300还可以包括其他基本半导体， 例如锗和金刚石。 或者， 衬底 300 可以包括化合物半导体， 例如碳化硅、 砷化镓、 砷化铟或者磷化 铟。 此外， 衬底 300可以可选地包括外延层， 可以被应力改变以增强性能， 以及可以包括绝缘体上硅（SOI ) 结构。
所述器件还包括在衬底中的源极区和漏极区 314 , 以及在所述源极区 和漏极区中间的沟道区 315。 对于 NMOS而言， 所述源 /漏极区 314为 N型 掺杂， 例如 Si:C, 其中 %为 0.2-2%。对于 PMOS而言， 所述源 /漏极区 314 为 P型掺杂， 例如 SiGe, 其中 Ge为 20-70%。 源 /漏极区 314可以由包括光 刻、 离子注入、 扩散和 /或其他合适工艺的方法形成。 由于本发明应用栅替 代工艺， 因此源极和漏极 314先于所述栅堆叠而形成， 可以利用通常的半 导体加工工艺和步骤， 对所述器件进行热退火， 以激活源极和漏极 314 中 的掺杂， 热退火可以釆用包括快速热退火、 尖峰退火等本领域技术人员所知 晓的工艺进行。
所述器件还包括形成于衬底 300上的栅堆叠， 其中， 所述栅堆叠包括： 栅介质层 332; 在所述栅介质层 332上的金属栅极层 334和具有应力性质 的应力层 336 , 所述应力层 336填充所述栅堆叠中间的间隙。
对于 NMOS而言， 所述栅介质层 332可以为热氧化层， 包括氧化硅、 氮化硅，例如二氧化硅，也可为高 K介质，例如 Hf02, Ti02 , Zr02 , La203 , 厚度优选为大约 1 - 5nm。 所述金属栅极层 334可以为 N型金属， 包括但 不限于 TaC, TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTax, NiTax。 优选地， 所述金属栅极层 334的功函数接近 Si的导带边沿， 例如距 Si导带边的距离小于 0.2eV, 厚度优选为大约 1 - 5nm。 所述应力层 336填 充所述栅堆叠中间的间隙， 所述应力层 336 包括具有压应力性质的材料， 例如 TiAl , 可以通过溅射 TiAl来形成。
对于 PMOS而言， 栅介质层 332可以为热氧化层， 包括氧化硅、 氮化 硅， 例如二氧化硅， 也可为高 K介质， 例如 Hf02, Ti02 , Zr02 , A1203 , 厚度优选为大约 1 - 5nm。 所述金属栅极层 334可以为 P型金属， 包括但不 艮于 MoNx, TiSiN, TiCN, TaAlC, TiAIN, TaN, PtSix, Ni3Si, Pt, Ru, Ir, Mo, Hf u, RuOx。 优选地， 所述金属栅极层 334的功函数接近 Si的价带边沿， 例如距 Si价带边的距离小于 0.2eV, 厚度优选为大约 1 - 5nm。 所述应力层 336填充所述栅堆叠中间的间隙， 所述应力层 336 包括具有拉应力性质的 材料， 例如可以通过在所述栅堆叠中间的间隙中沉积 Ti和 A1, 并在大约 300 _ 500 °C下进行大约 l-20s秒热退火来形成拉应力性质的 TiAl。
如图 17所示， 所述栅堆叠通过首先在衬底上形成伪栅极层 308 , 例如 多晶硅和侧墙 316 , 例如氮化物， 如氮化硅。 而后去除所述伪栅极层 308 以形成开口， 并在所述开口中形成栅介质层 332、 金属栅极层 334和应力 层 336来形成。
所述伪栅极层 308和侧墙 316可以例如首先衬底表面沉积例如 l-3nm 的界面层 312 , 所述界面层可以是例如氧化物层， 如 Si02。 之后在所述界 面层上沉积伪栅极层 308, 例如多晶硅， 厚度大约为 50-120nm, 再沉积刻 蚀保护层， 进行栅光刻以形成伪栅极层 308。 所述侧墙 316可以通过在所 述界面层 312上沉积氮化物层， 而后进行反应离子刻蚀来形成。 所述界面 层 312 可以在后续的加工过程同为器件的源漏极及其扩展区提供刻蚀保 护。
特别地， 所述器件还包括在所述衬底上的层间介质层， 如图 18-19 所 示。 所述层间介质包括氮化物层 320 , 例如 10-30nm和氧化物层 322 , 例如 10-30nm。 可以通过分别沉积（CVD, PECVD)氮化物层 320 以及氧化物层 322 ,再进行化学机械平坦化工序来暴露所述伪栅极层的上表面来形成所述 层间介质层。
对于 NMOS而言， 所述器件还包括在所述栅堆叠侧壁的具有拉应力性 质的应力侧墙 340。 所述应力侧墙 340为与所述应力层 336具有相反应力 性质的材料形成， 即具有拉应力性质的材料， 例如拉应力氮化物层， 如 Si3N4。
对于 PMOS而言， 所述器件还包括在所述栅堆叠侧壁的具有压应力性 质的应力侧墙 340。 所述应力侧墙 340为与所述应力层 336具有相反应力 性质的材料形成， 即具有压应力性质的材料， 例如压应力氮化物层， 如 Si3N4。
所述应力侧墙 340通过去除所述侧墙 316后在所述栅堆叠的侧壁分别 沉积拉应力性质的材料和压应力性质的材料来形成， 如图 20-22 所示。 可 以通过例如反应离子刻蚀 （RIE ) 来去除所述侧墙 316 , 如图 21 所示。 特 别地， 在所述反应离子刻蚀之前可以在栅堆叠的表面沉积刻蚀保护层， 例 如氧化物层 338, 以保护所述栅堆叠。
对于 NMOS而言， 由于栅堆叠中包含具有压应力性质的应力层 336 , 例如 TiAl层。 因此， 当去除侧墙 316后， 侧墙 316施加的反作用力得以去 除， 压应力性质的 TiAl层得以释放， 致使 NMOS的沟道区 315的拉应力 将得以提升， 从而改善电子的迁移率， 提高器件性能。
对于 PMOS而言， 当去除侧墙 316后， 侧墙 316施加的反作用力得以 去除， 拉应力性质的 TiAl层得以释放， 致使 PMOS的沟道区 315的压应力 将得以提升， 从而改善空穴的迁移率， 提高器件性能。
特别地， 所述应力侧墙还包括覆盖所述层间介质层和栅堆叠的部分。 对于 NMOS而言， 所述应力侧墙 340与通常的拉应力帽作用相同， 可 以进一步提高所述 NMOS器件沟道区的拉应力， 从而改善电子的迁移率， 提高器件性能。 同理， 对于 PMOS而言， 所述应力侧墙 340与通常的压应 力帽作用相同， 可以进一步提高所述 PMOS器件沟道区的压应力， 从而改 善空穴的迁移率， 提高器件性能。
进行化学机械平坦化工艺 （CMP ) 以平坦化所述半导体衬底的表面。 所述器件还可以包括在源极区和漏极区上方的层间介质层中形成的接 触孔 348。 可以覆盖所述器件的上表面、 在所述源极区和漏极区的上方进 行光刻， 以形成光刻保护层。 进行 RIE来形成接触孔 348。 所述接触孔 348 可以设置在距离栅堆叠或所述侧墙大约 10-50nm的范围内。 在所述接触孔 中形成的 TiN层和钨接触材料。
特别地， 可以在进行源极区和漏极区的掺杂和退火后， 在所述源极区 和漏极区中形成金属硅化物， 例如 NiPtSi或者 CoSi2。 举例来说可以通过 在衬底上沉积大约 3-12nm的 NiPt, 在大约 300-500 °C下进行热退火， 并在 退火后将未反应的 NiPt刻蚀掉来形成， 以便调节随后形成的接触孔的接触 电阻。
以上已经描述了根据本发明的具有改善的载流子迁移率的栅替代工艺 场效应晶体管器件的结构。
下面将根据图 25 所示的流程图描述本发明的场效应晶体管器件的制 造方法。
在步骤 a, 提供半导体衬底。
如图 17所示， 所述场效应晶体管包括衬底 300。 在本实施例中， 衬底 300 包括位于晶体结构中的硅衬底 （例如晶片） 。 根据现有技术公知的设 计要求（例如 p型衬底或者 n型衬底 ) , 衬底 300可以包括各种掺杂配置。 其他例子的衬底 300还可以包括其他基本半导体， 例如锗和金刚石。 或者， 衬底 300可以包括化合物半导体， 例如碳化硅、 砷化镓、 砷化铟或者磷化 铟。 此外， 衬底 300可以可选地包括外延层， 可以被应力改变以增强性能， 以及可以包括绝缘体上硅（SOI ) 结构。
而后在步骤 b、 在所述半导体衬底上形成界面层、 伪栅极层和栅堆叠 侧墙， 以及在所述半导体衬底中形成源极区和漏极区和覆盖所述器件的层 间介质层。 在所述半导体衬底 300上形成界面层 312、 伪栅极层 308、 栅堆叠侧墙 316以及在所述半导体衬底中 300形成源极区和漏极区 314、覆盖所述器件 的层间介质层以及在所述源极区和漏极区中间的沟道区 215。
所述界面层 312、 伪栅极层 308和侧墙 316可以例如图 17所示首先衬 底 300表面沉积例如 l-3nm的界面层 312 , 所述界面层 312可以是例如氧 化物层， 如 Si02。 所述界面层 312可以在后续的加工过程同为器件的源漏 极及其扩展区提供刻蚀保护。 之后在所述界面层上沉积伪栅极层 308 , 例 如多晶硅， 厚度大约为 50-120nm, 再沉积刻蚀保护层， 进行栅光刻以形成 伪栅极层 308。
所述源 /漏极区 314可以通过根据期望的晶体管结构， 注入 p型或 n型 掺杂物或杂质到衬底 300中而形成。 对于 NMOS而言， 所述源 /漏极区 314 为 N型掺杂， 例如 Si:C, 其中 %为 0.2-2%。 对于 PMOS而言， 所述源 / 漏极区 314为 P型掺杂， 例如 SiGe, 其中 Ge为 20-70%。 源 /漏极区 314 可以由包括光刻、 离子注入、 扩散和 /或其他合适工艺的方法形成。 由于本 发明应用栅替代工艺， 因此源极和漏极 314先于所述栅堆叠而形成， 可以 利用通常的半导体加工工艺和步骤， 对所述器件进行热退火， 以激活源极 和漏极 314 中的掺杂， 热退火可以釆用包括快速热退火、 尖峰退火等本领域 技术人员所知晓的工艺进行。优选地，可以使用尖峰退火，例如大约 1000-1100 或者激光退火， 来激活源极和漏极 314中的掺杂。
特别地， 可以在源极区和漏极区的掺杂和退火后， 在所述源极区和漏 极区中形成金属硅化物， 例如 NiPtSi。 举例来说可以通过在衬底上沉积大 约 3-12nm的 NiPt, 在大约 300-500 °C下进行热退火， 并在退火后将未反应 的 NiPt刻蚀掉来形成， 以便调节随后形成的接触孔的接触电阻。
可以在所述衬底上形成层间介质层， 如图 18-19 所示。 所述层间介质 包括氮化物层 320 , 例如 10-30nm和氧化物层 322 , 例如 10-30nm。 可以通 过分别沉积氮化物层 320 以及氧化物层 322 , 再进行化学机械平坦化工序 来暴露所述伪栅极层的上表面来形成所述层间介质层。
而后进入步骤 c、移除所述伪栅极层 308以形成开口，在所述开口中形 成栅堆叠， 所述栅堆叠包括栅介质层 332、 金属栅极层 334和填充所述栅 堆叠中间的间隙的应力层 336。 所述应力层 336为具有应力性质的应力材 料。
其中所述栅介质层 332和金属栅极层 334可以覆盖所述开口的侧壁和 所述界面层 312。 对于 NMOS而言， 所述栅介质层 332可以为热氧化层， 包括氧化硅、 氮化硅， 例如二氧化硅， 也可为高 K介质， 例如 Hf02, Ti02, Zr02 , La203 , 厚度优选为大约 1 - 5nm。 所述金属栅极层 334可以为 N型 金属，包括但不限于 TaC, TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN RuTax, NiTax。 优选地， 所述金属栅极层 334的功函数接近 Si的导带边沿， 例如距 Si导带边沿的距离小于 0.2eV, 厚度优选为大约 1 - 5nm。 所述应力 层 336填充所述栅堆叠中间的间隙， 所述应力层 336包括具有压应力性质 的材料， 例如 TiAl, 可以通过溅射 TiAl来形成。
对于 PMOS而言， 栅介质层 332可以为热氧化层， 包括氧化硅、 氮化 硅， 例如二氧化硅， 也可为高 K介质， 例如 Hf02, Ti02 , Zr02 , A1203 , 厚度优选为大约 1 - 5nm。 所述金属栅极层 334可以为 P型金属， 包括但不 艮于 MoNx, TiSiN, TiCN, TaAlC, TiAIN, TaN, PtSix, Ni3Si, Pt, Ru, Ir, Mo, Hf u, RuOx。 优选地， 所述金属栅极层 334的功函数接近 Si的价带边沿， 例如距 Si价带边沿的距离小于 0.2eV, 厚度优选为大约 1 - 5nm。 所述应力 层 336填充所述栅堆叠中间的间隙， 所述应力层 336包括具有拉应力性质 的材料， 例如可以通过在所述栅堆叠中间的间隙中沉积 Ti和 A1, 并在大约 300 _ 500 °C下进行大约 l-20s秒热退火来形成拉应力性质的 TiAl。
而后进入步骤 d、 移除所述栅堆叠侧墙 316 , 以提高所述器件沟道区的 应力。
可以通过例如反应离子刻蚀（RIE )来可选择地去除侧墙 316 , 如图 21 所示。 特别地， 在所述反应离子刻蚀之前可以在栅堆叠的表面沉积刻蚀保 护层， 例如氧化物层 338 , 以保护所述栅堆叠。 这样可以设置反应离子刻 蚀来刻蚀侧墙的材料， 如氮化物层而不会刻蚀堆叠表面的刻蚀保护层， 如 氧化物层 338。
对于 NMOS而言， 由于栅堆叠中包含具有压应力性质的应力层 336 , 例如 TiAl层。 因此， 当去除侧墙 316后， 侧墙 316施加的反作用力得以去 除， 压应力性质的 TiAl层得以释放， 致使 NMOS的沟道区 315的拉应力 将得以提升， 从而改善电子的迁移率， 提高器件性能， 如图 21所示。
对于 PMOS而言， 当去除侧墙 316后， 侧墙 316施加的反作用力得以 去除， 拉应力性质的 TiAl层得以释放， 致使 PMOS的沟道区 315的压应力 将得以提升， 从而改善空穴的迁移率， 提高器件性能， 如图 24所示。
此后， 方法进入步骤 e: 在所述栅堆叠侧壁形成与所述应力层具有相反 应力性质的应力侧墙。
对于 NMOS而言， 在所述栅堆叠侧壁形成具有拉应力性质的应力侧墙 即具有拉应力性质的材料， 例如拉应力氮化物层， 如 Si3N4。
对于 PMOS而言， 在所述栅堆叠侧壁形成具有压应力性质的应力侧墙 即具有压应力性质的材料， 例如压应力氮化物层， 如 Si3N4。
特别地， 所述应力侧墙还包括覆盖所述层间介质层和栅堆叠的部分。 对于 NMOS而言， 所述应力侧墙 340与通常的拉应力帽作用相同， 可 以进一步提高所述 NMOS器件沟道区的拉应力， 从而改善电子的迁移率， 提高器件性能。 同理， 对于 PMOS而言， 所述应力侧墙 340与通常的压应 力帽作用相同， 可以进一步提高所述 PMOS器件沟道区的压应力， 从而改 善空穴的迁移率， 提高器件性能。
进行化学机械平坦化工艺 （CMP ) 以平坦化所述半导体衬底的表面。 而后，可选择地，所述方法还可以包括在层间介质层中形成接触孔 348 的步骤。 可以覆盖所述器件的上表面、 在所述源极区和漏极区的上方进行 光刻， 以形成光刻保护层。 进行 RIE来形成接触孔 348。 所述接触孔 348 可以设置在距离栅堆叠或所述侧墙大约 10-50nm的范围内。 在所述接触孔 中形成的 TiN层和钨接触材料。
以上已经根据本发明的实施例详细地描述了本发明的场效应晶体管器 件及其制造方法。 本发明利用栅替代工艺通过分别在 NMOS的栅堆叠中间 的间隙中形成具有压应力性质的第一应力层和在 PMOS的栅堆叠中间的间 隙中形成具有拉应力性质的第二应力层； 并且在形成所述应力层后， 通过 侧墙替代工艺移除 PMOS和 NMOS器件的栅堆叠的侧墙以便释放所述应力 到沟道区，进而提升 NMOS器件沟道区的拉应力和 PMOS器件沟道区的压 应力。 特别地， 可以在 NMOS器件和 PMOS器件的所述栅堆叠侧壁以及部 分源极区和漏极区的上方形成具有相反应力性质的应力层， 以便进一步提 高 NMOS器件的拉应力和 PMOS器件的压应力。 即， 对于 NMOS器件可 以沉积具有拉应力性质的第三应力侧墙和对于 PMOS器件沉积具有压应力 性质的第四应力侧墙。 通过本发明的器件和制造方法， 可以在器件尺寸持 续缩小的情况下， 将应力最大限度地施加到 NMOS器件和 /或 PMOS器件 的沟道中来提高器件性能。
虽然关于示例实施例及其优点已经详细说明， 应当理解在不脱离本发 明的精神和所附权利要求限定的保护范围的情况下， 可以对这些实施例进 行各种变化、 替换和修改。 对于其他例子， 本领域的普通技术人员应当容 易理解在保持本发明保护范围内的同时， 工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、 机构、 制造、 物质组成、 手段、 方法及步骤。 从本发明的公开内容， 作为 本领域的普通技术人员将容易地理解， 对于目前已存在或者以后即将开发 出的工艺、 机构、 制造、 物质组成、 手段、 方法或步骤， 其中它们执行与 本发明描述的对应实施例大体相同的功能或者获得大体相同的结果， 依照 本发明可以对它们进行应用。 因此， 本发明所附权利要求旨在将这些工艺、 机构、 制造、 物质组成、 手段、 方法或步骤包含在其保护范围内。

Claims

权 利 要 求
1、 一种具有改善的载流子迁移率的栅替代工艺场效应晶体管器件， 所 述器件包括：
具有 NMOS区域和 PMOS区域的半导体衬底， 其中所述 NMOS区域 与所述 PMOS区域相互隔离；
在所述半导体衬底中形成的属于 NMO S区域的源极区和漏极区以及属 于 PMOS区域的源极区和漏极区；
在所述半导体衬底上的层间介质层和在所述层间介质层中形成的分别 属于 NMOS区域和 PMOS区域的第一开口和第二开口；
形成于所述第一开口中的第一栅堆叠和形成于所述第二开口中的第二 栅堆叠， 其中， 所述第一栅堆叠包括： 第一栅介质层； 在所述第一栅介质 层上的第一金属栅极层和具有压应力性质的第一应力层， 所述第一应力层 填充所述第一栅堆叠中间的间隙； 所述第二栅堆叠包括： 第二栅介质层； 在所述第二栅介质层上的第二金属栅极层和具有拉应力性质的第二应力 层， 所述第二应力层填充所述第二栅堆叠中间的间隙；
在所述第一栅堆叠侧壁的具有拉应力性质的第三应力侧墙； 以及在所 述第二栅堆叠的侧壁形成的具有压应力性质的第四应力侧墙。
2、 根据权利要求 1所述的场效应晶体管器件， 其中所述第三应力侧墙 后于所述第一栅堆叠形成， 所述第四应力侧墙后于所述第二栅堆叠形成。
3、 根据权利要求 1所述的场效应晶体管器件， 其中， 所述第一栅堆叠 中的第一应力层包括压应力性质的 TiAl。
4、 根据权利要求 3所述的场效应晶体管器件， 其中所述压应力性质的 TiAl通过溅射 TiAl来形成。
5、 根据权利要求 1所述的场效应晶体管器件， 其中所述第二栅堆叠中 的第二应力层包括拉应力性质的 TiAl。
6、 根据权利要求 5所述的场效应晶体管器件， 其中所述拉应力性质的 TiAl通过在第二栅堆叠中间的间隙中沉积 Ti和 A1 , 并进行热退火来形成。
7、 根据权利要求 6所述的场效应晶体管器件， 其中所述热退火温度为 300-500 °C。
8、 根据权利要求 1所述的场效应晶体管器件， 其中所述第三应力侧墙 包括具有拉应力性质的氮化物。
9、 根据权利要求 1所述的场效应晶体管器件， 其中所述第四应力侧墙 包括具有压应力性质的氮化物。
10、 根据权利要求 1 所述的场效应晶体管器件， 其中所述层间介质层 包括氮化物层和氧化物层。
11、 根据权利要求 1 所述的场效应晶体管器件， 其中所述第三应力侧 墙还包括位于所述 NM 0 S区域的源极区和漏极区的上方覆盖所述层间介质 层和所述第一栅堆叠的部分； 所述第四应力侧墙还包括位于所述 PMOS区 域的源极区和漏极区的上方覆盖所述层间介质层和所述第二栅堆叠的部 分。
12、 根据权利要求 1所述的场效应晶体管器件， 还包括在所述 NMOS 区域和 PMOS区域的源极区和漏极区上方的衬底表面形成的金属硅化物。
13、根据权利要求 12所述的场效应晶体管器件， 还包括在所述 NMOS 区域和 PMOS区域的源极区和漏极区上方的层间介质层中形成的接触孔。
14、 根据权利要求 13所述的场效应晶体管器件， 还包括在所述接触孔 中形成的 TiN层和钨接触材料。
15、 一种具有改善的载流子迁移率的栅替代工艺的 N型场效应晶体管 器件， 所述器件包括：
半导体衬底；
在所述半导体衬底中形成的源极区和漏极区；
在所述半导体衬底上的层间介质层和在所述层间介质层中形成的开 口；
在所述开口中形成的栅堆叠， 其中， 所述栅堆叠包括： 栅介质层； 在 所述栅介质层上的金属栅极层和具有压应力性质的应力层， 所述应力层填 充所述栅堆叠中间的间隙；
在所述栅堆叠侧壁的具有拉应力性质的应力侧墙。
16、根据权利要求 15所述的 N型场效应晶体管器件，其中所述应力侧 墙后于所述栅堆叠形成。
17、 根据权利要求 16所述的 N型场效应晶体管器件， 其中， 所述栅堆 叠中的应力层包括压应力性质的 TiAl。
18、根据权利要求 17所述的 N型场效应晶体管器件，其中所述压应力 性质的 TiAl通过溅射 TiAl来形成。
19、根据权利要求 15所述的 N型场效应晶体管器件，其中所述应力侧 墙包括具有拉应力性质的氮化物。
20、根据权利要求 15所述的 N型场效应晶体管器件，其中所述应力侧 墙还包括覆盖所述层间介质层和所述栅堆叠的部分。
21、根据权利要求 15所述的 N型场效应晶体管器件，还包括在器件的 源极区和漏极区上方的衬底表面形成的金属硅化物。
22、根据权利要求 21所述的 N型场效应晶体管器件，还包括在器件的 源极区和漏极区上方的层间介质层中形成的接触孔。
23、根据权利要求 24所述的 N型场效应晶体管器件，还包括在所述接 触孔中形成的 TiN层和钨接触材料。
24、 一种具有改善的载流子迁移率的栅替代工艺的 P型场效应晶体管 器件， 所述器件包括：
半导体衬底；
在所述半导体衬底中形成的源极区和漏极区；
在所述半导体衬底上的层间介质层和在所述层间介质层中形成的开 口；
在所述开口中形成的栅堆叠， 其中， 所述栅堆叠包括： 栅介质层； 在 所述栅介质层上的金属栅极层和具有拉应力性质的应力层， 所述应力层填 充所述栅堆叠中间的间隙；
在所述栅堆叠侧壁的具有压应力性质的应力侧墙。
25、 根据权利要求 24所述的 P型场效应晶体管器件， 其中所述应力侧 墙后于所述栅堆叠形成。
26、 根据权利要求 25所述的 P型场效应晶体管器件， 其中， 所述栅堆 叠中的应力层包括拉应力性质的 TiAl。
27、 根据权利要求 26所述的 P型场效应晶体管器件， 其中所述拉应力 性质的 TiAl通过在栅堆叠中间的间隙中沉积 Ti和 A1, 并进行热退火来形 成。
28、 根据权利要求 27所述的 P型场效应晶体管器件， 其中所述热退火 温度为 300-500 °C。
29、 根据权利要求 24所述的 P型场效应晶体管器件， 其中所述应力侧 墙包括具有压应力性质的氮化物。
30、 根据权利要求 24所述的 P型场效应晶体管器件， 其中所述应力侧 墙还包括覆盖所述层间介质层和所述栅堆叠的部分。
31、 根据权利要求 24所述的 P型场效应晶体管器件， 还包括在器件的 源极区和漏极区上方的衬底表面形成的金属硅化物。
32、 根据权利要求 31所述的 P型场效应晶体管器件， 还包括在器件的 源极区和漏极区上方的层间介质层中形成的接触孔。
33、 根据权利要求 32所述的 P型场效应晶体管器件， 还包括在所述接 触孔中形成的 TiN层和钨接触材料。
34、 一种具有改善的载流子迁移率的后栅工艺场效应晶体管器件的制 造方法， 包括如下步骤：
a、 提供具有 NMOS区域和 PMOS区域的半导体衬底；
b、 在所述半导体衬底上形成属于 NMOS 区域的第一界面层、 第一伪 栅极层和第一栅堆叠侧墙和属于 PMOS区域的第二界面层、 第二伪栅极层 和第二栅堆叠侧墙， 以及在所述半导体衬底中分别形成属于 NMOS区域和 PMOS区域的源极区和漏极区和覆盖所述器件的层间介质层；
c、移除所述 PMOS区域的第二伪栅极层以形成第二开口， 在所述第二 开口中形成第二栅堆叠， 所述第二栅堆叠包括第二栅介质层、 第二金属栅 极层和填充所述第二栅堆叠中间的间隙的第二应力层， 所述第二应力层为 具有拉应力性质的应力材料；
d、 移除所述 NMOS 区域的第一伪栅极层以形成第一开口， 在所述第 一开口中形成第一栅堆叠， 所述第一栅堆叠包括第一栅介质层、 第一金属 栅极层和填充所述第一栅堆叠中间的间隙的第一应力层， 所述第一应力层 为具有压应力性质的应力材料；
e、 移除所述第一栅堆叠侧墙， 以提高所述 NMOS 区域的沟道区的拉 应力， 移除所述第二栅堆叠侧墙， 以提高所述 PMOS区域的沟道区的压应 力；
f、在所述 NMOS区域的第一栅堆叠侧壁形成具有拉应力性质的第三应 力侧墙； 在所述 PMOS区域的第二栅堆叠侧壁形成具有压应力性质的第四 应力侧墙。
35、 根据权利要求 34所述的方法， 其中所述第一栅堆叠中的第一应力 层包括压应力性质的 TiAl。
36、 根据权利要求 35所述的方法， 其中所述压应力性质的 TiAl通过 溅射 TiAl来形成。
37、 根据权利要求 34所述的方法， 其中所述第二栅堆叠中的第二应力 层包括拉应力性质的 TiAl。
38、 根据权利要求 37所述的方法， 其中所述拉应力性质的 TiAl通过 在第二栅堆叠中间的间隙中沉积 Ti和 A1 , 并进行热退火来形成。
39、根据权利要求 38所述的方法， 其中所述热退火温度为 300-500 °C。
40、 根据权利要求 34所述的方法， 其中所述第三应力侧墙包括具有拉 应力性质的氮化物。
41、 根据权利要求 34所述的方法， 其中所述第四应力侧墙包括具有压 应力性质的氮化物。
42、 根据权利要求 34所述的方法， 还包括在步骤 b和 c之间的如下步 骤：
g、对所述层间介质层进行化学机械抛光以暴露所述第一伪栅极层和第 二伪栅极层的上表面。
43、 根据权利要求 34所述的方法， 所述层间介质层包括氮化物层和氧 化物层。
44、 根据权利要求 34所述的方法， 其中形成所述第三应力侧墙的步骤 包括在所述 NMOS区域的第一栅堆叠侧壁和所述 NMOS区域的源极区和漏 极区的上方覆盖所述层间介质层和所述第一栅堆叠的上表面沉积所述第三 应力侧墙， 形成所述第四应力侧墙的步骤包括在所述 PMOS区域的第二栅 堆叠侧壁和所述 PM 0 S区域的源极区和漏极区的上方覆盖所述层间介质层 和所述第二栅堆叠的上表面沉积所述第四应力侧墙。
45、 根据权利要求 34所述的方法， 还包括在形成所述 NMOS 区域和 PMOS 的源极区和漏极区后在所述源极区和漏极区的衬底表面形成金属硅 化物的步骤。
46、根据权利要求 45所述的方法，还包括在所述 NMOS区域和 PMOS 区域的源极区和漏极区上方的层间介质层和中形成接触孔的步骤。
47、 根据权利要求 46所述的方法， 还包括在所述接触孔中形成的 TiN 层和钨接触材料的步骤。
48、 一种具有改善的载流子迁移率的后栅工艺 N型场效应晶体管器件 的制造方法， 包括如下步骤：
a、 提供半导体衬底；
b、 在所述半导体衬底上形成界面层、 伪栅极层和栅堆叠侧墙， 以及在 所述半导体衬底中形成源极区和漏极区和覆盖所述器件的层间介质层； c、 移除所述伪栅极层以形成开口， 在所述开口中形成栅堆叠， 所述栅 堆叠包括栅介质层、 金属栅极层和填充所述栅堆叠中间的间隙的应力层， 所述应力层为具有压应力性质的应力材料；
d、 移除所述栅堆叠侧墙， 以提高所述器件的沟道区的拉应力； e、 在所述栅堆叠侧壁形成具有拉应力性质的应力侧墙。
49、 根据权利要求 48所述的方法， 其中所述栅堆叠中的应力层包括压 应力性质的 TiAl。
50、 根据权利要求 49所述的方法， 其中所述压应力性质的 TiAl通过 溅射 TiAl来形成。
51、 根据权利要求 48所述的方法， 其中所述应力侧墙包括具有拉应力 性质的氮化物。
52、 根据权利要求 48所述的方法， 还包括在步骤 b和 c之间的如下步 骤：
f、 对所述层间介质层进行化学机械抛光以暴露所述伪栅极层的上表 面。
53、 根据权利要求 48所述的方法， 所述层间介质层包括氮化物层和氧 化物层。
54、 根据权利要求 48所述的方法， 其中形成所述应力侧墙的步骤包括 在所述栅堆叠侧壁和源极区和漏极区的上方覆盖所述层间介质层和所述栅 堆叠的上表面沉积所述应力侧墙。
55、 根据权利要求 48所述的方法， 还包括在形成所述源极区和漏极区 后在所述源极区和漏极区的衬底表面形成金属硅化物的步骤。
56、 根据权利要求 55所述的方法， 还包括在所述器件的源极区和漏极 区上方的层间介质层和中形成接触孔的步骤。
57、 根据权利要求 56所述的方法， 还包括在所述接触孔中形成的 TiN 层和钨接触材料的步骤。
58、 一种具有改善的载流子迁移率的后栅工艺 P型场效应晶体管器件 的制造方法， 包括如下步骤：
a、 提供半导体衬底；
b、 在所述半导体衬底上形成界面层、 伪栅极层和栅堆叠侧墙， 以及在 所述半导体衬底中形成源极区和漏极区和覆盖所述器件的层间介质层； c、 移除所述伪栅极层以形成开口， 在所述开口中形成栅堆叠， 所述栅 堆叠包括栅介质层、 金属栅极层和填充所述栅堆叠中间的间隙的应力层， 所述栅介质层和金属栅极层覆盖所述开口的侧壁和所述界面层， 所述应力 层为具有拉应力性质的应力材料；
d、 移除所述栅堆叠侧墙， 以提高所述器件的沟道区的拉应力； e、 在所述栅堆叠侧壁形成具有压应力性质的应力侧墙。
59、 根据权利要求 58所述的方法， 其中所述栅堆叠中的应力层包括拉 应力性质的 TiAl。
60、 根据权利要求 59所述的方法， 其中所述拉应力性质的 TiAl通过 在栅堆叠中间的间隙中沉积 Ti和 A1, 并进行热退火来形成。
61、 根据权利要求 58所述的方法， 其中所述应力侧墙包括具有压应力 性质的氮化物。
62、 根据权利要求 58所述的方法， 还包括在步骤 b和 c之间的如下步 骤：
f、 对所述层间介质层进行化学机械抛光以暴露所述伪栅极层的上表 面。
63、 根据权利要求 58所述的方法， 所述层间介质层包括氮化物层和氧 化物层。
64、 根据权利要求 58所述的方法， 其中形成所述应力侧墙的步骤包括 在所述栅堆叠侧壁和源极区和漏极区的上方覆盖所述层间介质层和所述栅 堆叠的上表面沉积所述应力侧墙。
65、 根据权利要求 58所述的方法， 还包括在形成所述源极区和漏极区 后在所述源极区和漏极区的衬底表面形成金属硅化物的步骤。
66、 根据权利要求 65所述的方法， 还包括在所述器件的源极区和漏极 区上方的层间介质层和中形成接触孔的步骤。
67、 根据权利要求 66所述的方法， 还包括在所述接触孔中形成的 TiN 层和钨接触材料的步骤。
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