[go: up one dir, main page]

WO2012017796A9 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
WO2012017796A9
WO2012017796A9 PCT/JP2011/066063 JP2011066063W WO2012017796A9 WO 2012017796 A9 WO2012017796 A9 WO 2012017796A9 JP 2011066063 W JP2011066063 W JP 2011066063W WO 2012017796 A9 WO2012017796 A9 WO 2012017796A9
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor device
layer
silicon carbide
forming
face
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2011/066063
Other languages
English (en)
French (fr)
Other versions
WO2012017796A1 (ja
Inventor
増田　健良
原田　真
美紗子 穂永
和田　圭司
透 日吉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to CA2783310A priority Critical patent/CA2783310A1/en
Priority to EP11814426.0A priority patent/EP2602822B1/en
Priority to US13/512,456 priority patent/US20120228640A1/en
Priority to KR1020127011631A priority patent/KR20130098847A/ko
Priority to CN201180004823.6A priority patent/CN102652362B/zh
Publication of WO2012017796A1 publication Critical patent/WO2012017796A1/ja
Publication of WO2012017796A9 publication Critical patent/WO2012017796A9/ja
Anticipated expiration legal-status Critical
Priority to US15/399,387 priority patent/US20170117381A1/en
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/422—PN diodes having the PN junctions in mesas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0475—Changing the shape of the semiconductor body, e.g. forming recesses
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/405—Orientations of crystalline planes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment
    • H10D8/051—Manufacture or treatment of Schottky diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/50—PIN diodes 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/104—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices having particular shapes of the bodies at or near reverse-biased junctions, e.g. having bevels or moats
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment
    • H10D8/045—Manufacture or treatment of PN junction diodes

Definitions

  • an epitaxial layer of silicon carbide having an n conductivity type is formed on the main surface of substrate 1 made of silicon carbide.
  • the epitaxial layer becomes the breakdown voltage holding layer 2.
  • Epitaxial growth for forming the breakdown voltage holding layer 2 is a CVD using, for example, a mixed gas of silane (SiH 4 ) and propane (C 3 H 8 ) as a source gas and using, for example, hydrogen gas (H 2 ) as a carrier gas. It can be implemented by law.
  • the node of the n-type impurity of the breakdown voltage holding layer 2 can be, for example, 5 ⁇ 10 15 cm ⁇ 3 or more and 5 ⁇ 10 16 cm ⁇ 3 or less.
  • a gate insulating film 8 is formed so as to extend from the inside of the trench 6 to the upper surfaces of the n-type source contact layer 4 and the p-type contact region 5.
  • the material and forming method of the gate insulating film 8 are the same as the material and forming method of the gate insulating film 8 in FIG. In this way, the structure shown in FIG. 21 is obtained.
  • the silicon carbide layer has a plurality of mesa structures in which the side surface 20 constitutes a side surface on the main surface opposite to the surface facing the substrates 1 and 31, as shown in FIGS. May be included.
  • the surface portion of the silicon carbide layer located between the plurality of mesa structures and continuing to the side face 20 (the bottom of the groove 6 located between the side faces of the plurality of mesa structures) is substantially a ⁇ 000-1 ⁇ plane. Also good.
  • the upper surface continuous with the side surface 20 may be substantially a ⁇ 000-1 ⁇ plane.
  • the semiconductor device may further include an electric field relaxation region 7 formed between a plurality of mesa structures.
  • the electric field relaxation region 7 exists when the drain electrode 14 is formed on the back side of the substrates 1 and 31 (the back side opposite to the main surface where silicon carbide is formed on the substrates 1 and 31).
  • the breakdown voltage between the electrode (for example, the gate electrode 9) and the drain electrode 14 between the mesa structures can be increased.
  • the side surface 20 formed in the silicon carbide layer is substantially any of the ⁇ 03-3-8 ⁇ plane, the ⁇ 01-1-4 ⁇ plane, and the ⁇ 100 ⁇ plane.
  • These side surfaces 20 which are so-called semipolar surfaces can be used as active regions (for example, channel regions) of the semiconductor device.
  • these side surfaces 20 are stable crystal planes, when the side surfaces 20 are used as active regions such as channel regions, than when other crystal surfaces (for example, (0001) planes) are used as channel regions, The leakage current can be sufficiently reduced and a high breakdown voltage can be obtained.

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

　特性の安定した高品質の半導体装置およびその製造方法を提供する。半導体装置は、主表面を有する基板（１）と、基板（１）の主表面上に形成され、主表面に対して傾斜した側面を含む炭化珪素層（２～５）とを備える。側面は実質的に{０３－３－８}面を含む。当該側面はチャネル領域を含む。

Description

半導体装置およびその製造方法
　この発明は、半導体装置およびその製造方法に関し、より特定的には、炭化珪素層に形成され所定の結晶面を含む傾斜面を利用した半導体装置およびその製造方法に関する。
　従来、半導体装置の材料として炭化珪素（ＳｉＣ）を用いることが提案されている。たとえば、特許文献１（特開２００２－２６１０４１号公報）では、{０３-３８}面上にチャネルを形成することで、チャネル移動度の高いデバイスを構成することが提案されている。
　また、特許文献２（特開２００７－８０９７１号公報）では、この炭化珪素を用いた半導体装置であって、主面の方位が概ね{０００１}面であり、かつオフ角αを有するＳｉＣ半導体層に、側壁面の法線をＳｉＣ半導体層の主面に射影したときの方向が概ね＜１－１００＞方向であるトレンチが形成された半導体素子であって、トレンチの側壁面とＳｉＣ半導体層の主面とのなす角度が６０度以上で、かつ「９０度－ｔａｎ-1（０．８７×ｔａｎα）」以下であるものが提案されている。上記特許文献２では、トレンチの側壁面の角度を均一に保つことは困難であるとして、当該側壁の面方位がある程度変動することを前提とし、トレンチの側壁の面方位の変動方向を所定の方向に規定することで、側壁でのチャネル移動度の変化を抑制できるとしている。
特開２００２－２６１０４１号公報 特開２００７－８０９７１号公報
　しかし、上記のように側壁の面方位が変動することを前提とした場合、高いチャネル移動度を実現できる{０３－３－８}面を上記側壁として利用しようとすると、側壁の面方位が{０３－３－８}面から１度以上ずれたときにチャネル移動度が大幅に低下するという問題があった。これは、上記のように側壁の面方位が{０３－３－８}面から１度以上ずれると、当該側壁面内にステップ（段差）が多数形成されることから、側壁面内を移動する電子が当該ステップにおいて散乱されるので、結果的にチャネル移動度が低下するためである。そのため、最終的に得られる半導体装置の特性が劣化する可能性があった。
　本発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、特性の安定した高品質の半導体装置およびその製造方法を提供することである。
　発明者は、鋭意研究を進めた結果、炭化珪素の単結晶について所定の条件で加工することで、{０３－３－８}面（いわゆる半極性面）を自己形成面として形成することができ、このような自己形成された{０３－３－８}面を半導体装置の能動領域（たとえばチャネル領域）として利用することで、電気的特性の優れた（たとえばチャネル移動度の大きい）半導体装置を実現できることを見出した。このような発明者の知見に基づき、この発明に従った半導体装置は、主表面を有する基板と、基板の主表面上に形成され、主表面に対して傾斜した端面を含む炭化珪素層とを備える。端面は実質的に{０３－３－８}面を含む。当該端面はチャネル領域を含む。上記端面は複数形成されていてもよい。当該複数の端面はいずれも実質的に{０３－３－８}面と等価な面により構成されていてもよい。
　なお、ここで端面が実質的に{０３－３－８}面を含むとは、端面を構成する結晶面が{０３－３－８}面となっている場合、および端面を構成する結晶面について、＜１－１００＞方向における｛０３－３－８｝面に対するオフ角が－３°以上３°以下の面となっていることを意味する。なお、「＜１－１００＞方向における{０３－３－８}面に対するオフ角」とは、＜１－１００＞方向および＜０００１＞方向の張る平面への上記端面の法線の正射影と、{０３－３－８}面の法線とのなす角度であり、その符号は、上記正射影が＜１－１００＞方向に対して平行に近づく場合が正であり、上記正射影が＜０００１＞方向に対して平行に近づく場合が負である。
　このようにすれば、炭化珪素層の端面が実質的に上記{０３－３－８}面になっているため、これらのいわゆる半極性面となっている端面を半導体装置のチャネル領域(能動領域）として利用することができる。そして、上記端面は安定な結晶面であって高いチャネル移動度が得られる。そのため、当該端面をチャネル領域に利用した場合、他の結晶面（たとえば（０００１）面）をチャネル領域に利用した場合より、高いチャネル移動度を示す高品質の半導体装置を実現できる。また、端面が実質的に{０３－３－８}面を含むため、当該端面の結晶方位が当該{０３－３－８}面に対してずれた場合のように端面にステップ（段差）が多数存在し、チャネル移動度が低下するといった問題の発生を抑制できる。
　また、当該端面が実質的に安定な{０３－３－８}面を含むため、たとえば導電性不純物を注入した後に行なう活性化アニールなどの熱処理時に、当該端面を熱処理雰囲気に露出した状態で熱処理を行なっても、端面での表面荒れがほとんど発生しない。このため、当該熱処理時に端面を保護するためのキャップ層の形成といった工程を省くことができる。
　この発明に従った半導体装置の製造方法は、主表面上に炭化珪素層が形成された基板を準備する工程と、炭化珪素層において、基板の主表面に対して傾斜した端面を形成する工程と、端面上に絶縁膜を形成する工程と、絶縁膜上にゲート電極を形成する工程とを備える。端面を形成する工程では、当該端面が実質的に{０３－３－８}面を含むように形成される。このようにすれば、本発明による半導体装置を容易に製造することができる。
　本発明によれば、特性の安定した高品質の半導体装置を得ることができる。
本発明による半導体装置の実施の形態１を示す平面模式図である。 図１の線分ＩＩ－ＩＩにおける断面模式図である。 図１および図２に示した半導体装置の製造方法を説明するための断面模式図である。 図１および図２に示した半導体装置の製造方法を説明するための断面模式図である。 図１および図２に示した半導体装置の製造方法を説明するための断面模式図である。 図１および図２に示した半導体装置の製造方法を説明するための断面模式図である。 図１および図２に示した半導体装置の製造方法を説明するための断面模式図である。 図１および図２に示した半導体装置の製造方法を説明するための斜視模式図である。 図１および図２に示した半導体装置の製造方法を説明するための断面模式図である。 図１および図２に示した半導体装置の製造方法を説明するための断面模式図である。 図１および図２に示した半導体装置の製造方法を説明するための断面模式図である。 図１および図２に示した半導体装置の製造方法の変形例を説明するための断面模式図である。 図１および図２に示した半導体装置の製造方法の変形例を説明するための断面模式図である。 図１および図2に示した半導体装置の変形例を示す断面模式図である。 本発明による半導体の実施の形態２を示す断面模式図である。 図１５に示した半導体装置の製造方法を説明するための断面模式図である。 図１５に示した半導体装置の製造方法を説明するための断面模式図である。 図１５に示した半導体装置の製造方法を説明するための断面模式図である。 図１５に示した半導体装置の製造方法を説明するための断面模式図である。 図１５に示した半導体装置の製造方法を説明するための断面模式図である。 図１５に示した半導体装置の製造方法を説明するための断面模式図である。 図１５に示した半導体装置の製造方法を説明するための断面模式図である。 図１５に示した半導体装置の製造方法を説明するための断面模式図である。 図１５に示した半導体装置の変形例を示す断面模式図である。 本発明による半導体装置の参考例を示す断面模式図である。 図２５に示した半導体装置の変形例を示す断面模式図である。 炭化珪素層の側面の部分拡大断面模式図である。
　以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。また、本明細書中においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”－”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。
　（実施の形態１）
　図１および図２を参照して、本発明による半導体装置の実施の形態１を説明する。
　図１および図２を参照して、本発明による半導体装置は、複数のメサ構造と、当該メサ構造の間に形成された側面が傾斜した溝とを利用した縦型のデバイスである縦型ＭＯＳＦＥＴである。図１および図２に示した半導体装置は、炭化珪素からなる基板１と、炭化珪素からなり、導電型がｎ型であるエピタキシャル層である耐圧保持層２と、炭化珪素からなり、導電型がｐ型であるｐ型ボディ層３（ｐ型半導体層３）と、炭化珪素からなり、導電型がｎ型であるｎ型ソースコンタクト層４と、炭化珪素からなり、導電型がｐ型であるコンタクト領域５と、ゲート絶縁膜８と、ゲート電極９と、層間絶縁膜１０と、ソース電極１２と、ソース配線電極１３と、ドレイン電極１４と、裏面保護電極１５とを備える。
　図１に示すように、基板１の主表面上に、炭化珪素層を部分的に除去することで複数の（図１では４つの）メサ構造が形成されている。具体的には、メサ構造は上部表面および底面が六角形状となっており、その側壁は基板１の主表面に対して傾斜している。隣接するメサ構造の間には、当該メサ構造の側壁が傾斜側面２０となっている溝６が形成されている。
　また、図１および図２に示した半導体装置において、基板１は、結晶型が六方晶の炭化珪素からなる。耐圧保持層２は、基板１の一方の主表面上に形成されている。耐圧保持層２上にはｐ型ボディ層３が形成されている。ｐ型ボディ層３上には、ｎ型ソースコンタクト層４が形成されている。このｎ型ソースコンタクト層４に取囲まれるように、ｐ型のコンタクト領域５が形成されている。ｎ型ソースコンタクト層４、ｐ型ボディ層３および耐圧保持層２を部分的に除去することにより、溝６により囲まれたメサ構造が形成されている。溝６の側壁（メサ構造の側壁）は基板１の主表面に対して傾斜した端面になっている。傾斜した端面により囲まれた凸部（上部表面上にソース電極１２が形成されたメサ構造である凸形状部）の平面形状は図１に示すように六角形状になっている。
　この溝６の側壁および底壁上にはゲート絶縁膜８が形成されている。このゲート絶縁膜８はｎ型ソースコンタクト層４の上部表面上にまで延在している。このゲート絶縁膜８上であって、溝６の内部を充填するように（つまり隣接するメサ構造の間の空間を充填するように）ゲート電極９が形成されている。ゲート電極９の上部表面は、ゲート絶縁膜８においてｎ型ソースコンタクト層４の上部表面上に位置する部分の上面とほぼ同じ高さになっている。
　ゲート絶縁膜８のうちｎ型ソースコンタクト層４の上部表面上にまで延在する部分とゲート電極９とを覆うように層間絶縁膜１０が形成されている。層間絶縁膜１０とゲート絶縁膜８の一部とを除去することにより、ｎ型ソースコンタクト層４の一部とｐ型のコンタクト領域５とを露出するように開口部１１が形成されている。この開口部１１の内部を充填するとともに、ｐ型のコンタクト領域５およびｎ型ソースコンタクト層４の一部と接触するようにソース電極１２が形成されている。ソース電極１２の上部表面と接触するとともに、層間絶縁膜１０の上部表面上に延在するようにソース配線電極１３が形成されている。また、基板１において耐圧保持層２が形成された主表面とは反対側の裏面上には、ドレイン電極１４が形成されている。このドレイン電極１４はオーミック電極である。このドレイン電極１４において、基板１と対向する面とは反対側の面上に裏面保護電極１５が形成されている。
　図１および図２に示した半導体装置においては、溝６の側壁（メサ構造の側壁）が傾斜するとともに、当該側壁は、耐圧保持層２などを構成する炭化珪素の結晶型が六方晶の場合には実質的に{０３－３－８}面となっている。具体的には、当該側壁を構成する結晶面について、＜１－１００＞方向における｛０３－３－８｝面に対するオフ角が－３°以上３°以下の面、より好ましくは－１°以上１°以下の面となっている。図２から分かるように、これらのいわゆる半極性面となっている側壁を半導体装置の能動領域であるチャネル領域として利用することができる。そして、これらの側壁は安定な結晶面であるため、当該側壁をチャネル領域に利用した場合、他の結晶面（たとえば（０００１）面）をチャネル領域に利用した場合より、高いチャネル移動度を得られるとともに、リーク電流を十分低減でき、また高い耐圧を得ることができる。
　次に、図１および図２に示した半導体装置の動作について簡単に説明する。図２を参照して、ゲート電極９にしきい値以下の電圧を与えた状態、すなわちオフ状態では、ｐ型ボディ層３と導電型がｎ型である耐圧保持層２との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極９に正の電圧を印加すると、ｐ型ボディ層３においてゲート絶縁膜８と接触する領域の近傍であるチャネル領域において、反転層が形成される。その結果、ｎ型ソースコンタクト層４と耐圧保持層２とが電気的に接続された状態となる。この結果、ソース電極１２とドレイン電極１４との間に電流が流れる。
　次に、図３～図１１を参照して、図１および図２に示した本発明による半導体装置の製造方法を説明する。
　まず、図３を参照して、炭化珪素からなる基板１の主表面上に、導電型がｎ型である炭化珪素のエピタキシャル層を形成する。当該エピタキシャル層は耐圧保持層２となる。耐圧保持層２を形成するためのエピタキシャル成長は、たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ2）を用いたＣＶＤ法により実施することができる。また、このとき導電型がｎ型の不純物としてたとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。この耐圧保持層２のｎ型不純物のノードは、たとえば５×１０15ｃｍ-3以上５×１０16ｃｍ-3以下とすることができる。
　次に、耐圧保持層２の上部表面層にイオン注入を行なうことにより、ｐ型ボディ層３およびｎ型ソースコンタクト層４を形成する。ｐ型ボディ層３を形成するためのイオン注入においては、たとえばアルミニウム（Ａｌ）などの導電型がｐ型の不純物をイオン注入する。このとき、注入するイオンの加速エネルギーを調整することによりｐ型ボディ層３が形成される領域の深さを調整することができる。
　次に導電型がｎ型の不純物を、ｐ型ボディ層３が形成された耐圧保持層２へイオン注入することにより、ｎ型ソースコンタクト層４を形成する。ｎ型の不純物としてはたとえばリンなどを用いることができる。このようにして、図４に示す構造を得る。
　次に、図５に示すように、ｎ型ソースコンタクト層４の上部表面上にマスク層１７を形成する。マスク層１７として、たとえばシリコン酸化膜などの絶縁膜を用いることができる。マスク層１７の形成方法としては、たとえば以下のような工程を用いることができる。すなわち、ｎ型ソースコンタクト層４の上部表面上に、ＣＶＤ法などを用いてシリコン酸化膜を形成する。そして、このシリコン酸化膜上にフォトリソグラフィ法を用いて所定の開口パターンを有するレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして用いて、シリコン酸化膜をエッチングにより除去する。その後レジスト膜を除去する。この結果、図５に示した溝１６が形成されるべき領域に開口パターンを有するマスク層１７が形成される。
　そして、このマスク層１７をマスクとして用いて、ｎ型ソースコンタクト層４、ｐ型ボディ層３および耐圧保持層２の一部をエッチングにより除去する。エッチングの方法としてはたとえば反応性イオンエッチング（ＲＩＥ）、特に誘導結合プラズマ（ＩＣＰ）ＲＩＥを用いることができる。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いたＩＣＰ－ＲＩＥを用いることができる。このようなエッチングにより、図２の溝６が形成されるべき領域に、側壁が基板１の主表面に対してほぼ垂直な溝１６を形成することができる。このようにして、図５に示す構造を得る。
　次に、耐圧保持層２、ｐ型ボディ層３およびｎ型ソースコンタクト層４において所定の結晶面を表出させる熱エッチング工程を実施する。具体的には、図５に示した溝１６の側壁を、酸素ガスと塩素ガスとの混合ガスを反応ガスとして用い、熱処理温度をたとえば７００℃以上１０００℃以下としたエッチング(熱エッチング）を行なうことにより、図６に示すように基板１の主表面に対して傾斜した側面２０を有する溝６を形成することができる。
　ここで、上記熱エッチング工程の条件については、ＳｉＣ＋ｍＯ２＋ｎＣｌ２→ＳｉＣｌｘ＋ＣＯｙ（ただし、ｍ、ｎ、ｘ、ｙは正の数）と表される反応式において、０．５≦ｘ≦２．０、１．０≦ｙ≦２．０というｘおよびｙの条件が満たされる場合に主な反応が進み、ｘ＝４、ｙ＝２という条件の場合が最も反応(熱エッチング）が進む。なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ２）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。そして、上述のように熱処理温度を７００℃以上１０００℃以下とした場合、ＳｉＣのエッチング速度はたとえば７０μｍ／ｈｒ程度になる。また、この場合にマスク層１７として酸化珪素（ＳｉＯ２）を用いると、ＳｉＯ２に対するＳｉＣの選択比を極めて大きくすることができるので、ＳｉＣのエッチング中にＳｉＯ2からなるマスク層１７は実質的にエッチングされない。
　なお、この側面２０に表出する結晶面は実質的に{０３－３－８}面となっている。つまり、上述した条件のエッチングにおいては、エッチング速度の最も遅い結晶面である{０３－３－８}面が溝６の側面２０として自己形成される。この結果、図６に示すような構造を得る。なお、側面２０を構成する結晶面は{０１－１－４}面となっていてもよい。また、耐圧保持層２などを構成する炭化珪素の結晶型が立方晶である場合には、側面２０を構成する結晶面は{１００}面であってもよい。
　次に、マスク層１７をエッチングなど任意の方法により除去する。その後、溝６の内部からｎ型ソースコンタクト層４の上部表面上にまで延在するように、所定のパターンを有するレジスト膜（図示せず）を、フォトリソグラフィ法を用いて形成する。レジスト膜としては、溝６の底部およびｎ型ソースコンタクト層４の上部表面の一部に開口パターンが形成されているものを用いる。そして、このレジスト膜をマスクとして用いて、導電型がｐ型の不純物をイオン注入することにより、溝６の底部に電界緩和領域７を形成し、ｎ型ソースコンタクト層４の一部領域に導電型がｐ型のコンタクト領域５を形成する。その後レジスト膜を除去する。この結果、図７および図８に示すような構造を得る。図８から分かるように、溝６の平面形状は、単位胞（１つのメサ構造を取り囲む環状の溝６）の平面形状が六角形状である網目形状となっている。また、ｐ型のコンタクト領域５は、図８に示すようにメサ構造の上部表面におけるほぼ中央部に配置されている。また、ｐ型のコンタクト領域５の平面形状は、メサ構造の上部表面の外周形状と同じであって、六角形状となっている。
　そして、上述したイオン注入により注入された不純物を活性化するための活性化アニール工程を実施する。この活性化アニール工程においては、炭化珪素からなるエピタキシャル層の表面上（たとえばメサ構造の側壁上）に特にキャップ層を形成することなくアニール処理を実施する。ここで、発明者らは、上述した{０３－３－８}面については、キャップ層などの保護膜を表面に形成することなく活性化アニール処理を行なっても表面性状が劣化することがなく、十分な表面平滑性を維持できることを見出した。このため、従来必要と考えられていた活性化アニール処理前の保護膜（キャップ層）の形成工程を省略して、直接活性化アニール工程を実施している。なお、上述したキャップ層を形成したうえで活性化アニール工程を実施してもよい。また、たとえばｎ型ソースコンタクト層４およびｐ型のコンタクト領域５の上部表面上のみにキャップ層を設けた構成として、活性化アニール処理を実施してもよい。
　次に、図９に示すように、溝６の内部からｎ型ソースコンタクト層４およびｐ型のコンタクト領域５の上部表面上にまで延在するようにゲート絶縁膜８を形成する。ゲート絶縁膜８としては、たとえば炭化珪素からなるエピタキシャル層を熱酸化することにより得られる酸化膜（酸化ケイ素膜）を用いることができる。このようにして、図９に示す構造を得る。
　次に、図１０に示すように、溝６の内部を充填するように、ゲート絶縁膜８上にゲート電極９を形成する。ゲート電極９の形成方法としては、たとえば以下のような方法を用いることができる。まず、ゲート絶縁膜８上において、溝６の内部およびｐ型のコンタクト領域５上の領域にまで延在するゲート電極となるべき導電体膜を、スパッタリング法などを用いて形成する。導電体膜の材料としては導電性を有する材料であれば金属など任意の材料を用いることができる。その後、エッチバックあるいはＣＭＰ法など任意の方法を用いて、溝６の内部以外の領域に形成された導電体膜の部分を除去する。この結果、溝６の内部を充填するような導電体膜が残存し、当該導電体膜によりゲート電極９が構成される。このようにして、図１０に示す構造を得る。
　次に、ゲート電極９の上部表面、およびｐ型のコンタクト領域５上において露出しているゲート絶縁膜８の上部表面上を覆うように層間絶縁膜１０（図１１参照）を形成する。層間絶縁膜としては、絶縁性を有する材料であれば任意の材料を用いることができる。そして、層間絶縁膜１０上に、パターンを有するレジスト膜を、フォトリソグラフィ法を用いて形成する。当該レジスト膜（図示せず）にはｐ型のコンタクト領域５上に位置する領域に開口パターンが形成されている。
[規則91に基づく訂正 20.02.2012]　
　そして、このレジスト膜をマスクとして用いて、エッチングにより層間絶縁膜１０およびゲート絶縁膜８を部分的にエッチングにより除去する。この結果、層間絶縁膜１０およびゲート絶縁膜８には開口部１１（図１１参照）が形成される。この開口部１１の底部においては、ｐ型のコンタクト領域５およびｎ型ソースコンタクト層４の一部が露出した状態となる。その後、当該開口部１１の内部を充填するとともに、上述したレジスト膜の上部表面上を覆うようにソース電極１２（図１１参照）となるべき導電体膜を形成する。その後、薬液などを用いてレジスト膜を除去することにより、レジスト膜上に形成されていた導電体膜の部分を同時に除去する（リフトオフ）。この結果、開口部１１の内部に充填された導電体膜によりソース電極１２を形成できる。このソース電極１２はｐ型のコンタクト領域５およびｎ型ソースコンタクト層４とオーミック接触したオーミック電極である。
　また、基板１の裏面側（耐圧保持層２が形成された主表面と反対側の表面側）に、ドレイン電極１４（図１１参照）を形成する。ドレイン電極１４としては、基板１とオーミック接触が可能な材料であれば任意の材料を用いることができる。このようにして、図１１に示す構造を得る。
　その後、ソース電極１２の上部表面に接触するとともに、層間絶縁膜１０の上部表面上に延在するソース配線電極１３（図２参照）、およびドレイン電極１４の表面に形成された裏面保護電極１５（図２参照）をそれぞれスパッタリング法などの任意の方法を用いて形成する。この結果、図１および図２に示す半導体装置を得ることができる。
　次に、図１２および図１３を参照して、図１および図２に示した本発明による半導体装置の製造方法の変形例を説明する。
　本発明による半導体装置の製造方法の変形例では、まず図３～図５に示した工程を実施する。その後、図５に示したマスク層１７を除去する。次に、溝１６の内部からｎ型ソースコンタクト層４の上部表面上にまで延在するように珪素からなるＳｉ被膜２１（図１２参照）を形成する。この状態で、熱処理を行なうことにより、溝１６の内周面およびｎ型ソースコンタクト層４の上部表面のＳｉ被膜２１と接触した領域において炭化珪素の再構成が起きる。このようにして、図１２に示すように、溝の側壁が所定の結晶面（{０３－３－８}面）となるように炭化珪素の再構成層２２が形成される。この結果、図１２に示すような構造を得る。
　この後、残存しているＳｉ被膜２１を除去する。Ｓｉ被膜２１の除去方法としては、たとえばＨＮＯ3とＨＦ等の混合ガスを用いたエッチングを用いることができる。その後、さらに上述した再構成層２２の表面層をエッチングにより除去する。再構成層２２を除去するためのエッチングとしては、ＩＣＰ－ＲＩＥを用いることができる。この結果、図１３に示すように傾斜した側面を有する溝６を形成できる。
　この後、先に説明した図７～図１１に示した工程を実施することにより、図１および図２に示した半導体装置を得ることができる。
　次に、図１４を参照して、図１および図２に示した半導体装置の変形例を説明する。図１４に示した半導体装置は、基本的には図１および図２に示した半導体装置と同様の構成を備えるが、溝６の形状が図１および図２に示した半導体装置とは異なっている。具体的には、図１４に示した半導体装置では、溝６の断面形状がＶ字状となっている。また、異なる観点から言えば、図１４に示した半導体装置の溝６は、基板１の主表面に対して傾斜した、互いに対向する側面が、その下部で直接接続された状態になっている。溝６の底部（対向する側壁の下部が互いに接続された部分）には、電界緩和領域７が形成されている。このような構成の半導体装置によっても、図１および図２に示した半導体装置と同様の効果を得ることができる。さらに、図１４に示した半導体装置では、溝６において図２に示したような平坦な底面が形成されていないため、図１４に示した溝６の幅は図２に示した溝６の幅より狭くなっている。この結果、図１４に示した半導体装置では、図２に示した半導体装置よりサイズを小さくすることが可能であり、半導体装置の微細化および高集積化に有利である。
　（実施の形態２）
　図１５を参照して、本発明による半導体装置の実施の形態２を説明する。
　図１５を参照して、本発明による半導体装置は、側面が傾斜した溝を利用した縦型のデバイスであるＩＧＢＴである。図１５に示した半導体装置は、炭化珪素からなる導電型がｐ型の基板３１と、炭化珪素からなり、導電型がｐ型であるバッファ層としてのｐ型エピタキシャル層３６と、炭化珪素からなり、導電型がｎ型である耐圧保持層としてのｎ型エピタキシャル層３２と、炭化珪素からなり、導電型がｐ型であるウェル領域に対応するｐ型半導体層３３と、炭化珪素からなり、導電型がｎ型であるエミッタ領域に対応するｎ型ソースコンタクト層３４と、炭化珪素からなり、導電型がｐ型であるコンタクト領域３５と、ゲート絶縁膜８と、ゲート電極９と、層間絶縁膜１０と、エミッタ電極に対応するソース電極１２と、ソース配線電極１３と、コレクタ電極に対応するドレイン電極１４と、裏面保護電極１５とを備える。
　バッファ層であるｐ型エピタキシャル層３６は、基板３１の一方の主表面上に形成されている。ｐ型エピタキシャル層３６上にはｎ型エピタキシャル層３２が形成されている。ｎ型エピタキシャル層３２上にはｐ型半導体層３３が形成されている。ｐ型半導体層３３上には、ｎ型ソースコンタクト層３４が形成されている。このｎ型ソースコンタクト層３４に取囲まれるように、ｐ型のコンタクト領域３５が形成されている。ｎ型ソースコンタクト層３４、ｐ型半導体層３３およびｎ型エピタキシャル層３２を部分的に除去することにより溝６が形成されている。溝６の側壁は基板３１の主表面に対して傾斜した端面になっている。傾斜した端面により囲まれた凸部（上部表面上にソース電極１２が形成された凸形状部としてのメサ構造）の平面形状は、図１などに示した半導体装置と同様に六角形になっている。
　この溝６の側壁および底壁上にはゲート絶縁膜８が形成されている。このゲート絶縁膜８はｎ型ソースコンタクト層３４の上部表面上にまで延在している。このゲート絶縁膜８上であって、溝６の内部を充填するようにゲート電極９が形成されている。ゲート電極９の上部表面は、ゲート絶縁膜８においてｎ型ソースコンタクト層３４の上部表面上に位置する部分の上面とほぼ同じ高さになっている。
　ゲート絶縁膜８のうちｎ型ソースコンタクト層３４の上部表面上にまで延在する部分とゲート電極９とを覆うように層間絶縁膜１０が形成されている。層間絶縁膜１０とゲート絶縁膜８の一部とを除去することにより、ｎ型ソースコンタクト層３４の一部とｐ型のコンタクト領域３５とを露出するように開口部１１が形成されている。この開口部１１の内部を充填するとともに、ｐ型のコンタクト領域３５およびｎ型ソースコンタクト層３４の一部と接触するようにソース電極１２が形成されている。ソース電極１２の上部表面と接触するとともに、層間絶縁膜１０の上部表面上に延在するようにソース配線電極１３が形成されている。
　また、基板１において耐圧保持層２が形成された主表面とは反対側の裏面上には、図１および図２に示した半導体装置と同様に、ドレイン電極１４および裏面保護電極１５が形成されている。
　図１５に示した半導体装置においても、図１および図２に示した半導体装置と同様に、溝６の側壁が傾斜するとともに、当該側壁は、ｎ型エピタキシャル層３２などを構成する炭化珪素の結晶型が六方晶の場合には実質的に{０３－３－８}面となっている。この場合も、図１に示した半導体装置と同様の効果を得ることができる。なお、上記実施の形態１および２における半導体装置において、上記側壁は実質的に{０１－１－４}面となっていてもよい。また、ｎ型エピタキシャル層３２などを構成する炭化珪素の結晶型が立方晶の場合には、当該溝６の傾斜した側壁は実質的に{１００}面となっていてもよい。
　次に、図１５に示した半導体装置の動作を簡単に説明する。図１５を参照して、ゲート電極９に負の電圧を印加し、当該負の電圧が閾値を超えると、ゲート電極９側方のゲート絶縁膜８に接するｐ型半導体層３３の溝６に対向する端部領域（チャネル領域）に反転層が形成され、エミッタ領域であるｎ型ソースコンタクト層３４と耐圧保持層であるｎ型エピタキシャル層３２とが電気的に接続される。これにより、エミッタ領域であるｎ型ソースコンタクト層３４から耐圧保持層であるｎ型エピタキシャル層３２に正孔が注入され、これに対応して基板３１からバッファ層であるｐ型エピタキシャル層３６を介して電子がｎ型エピタキシャル層３２に供給される。その結果、ＩＧＢＴがオン状態となり、ｎ型エピタキシャル層３２に伝導度変調が生じてエミッタ電極であるソース電極１２-コレクタ電極であるドレイン電極１４間の抵抗が低下した状態で電流が流れる。一方、ゲート電極９に印加される上記負の電圧が閾値以下の場合、上記チャネル領域に反転層が形成されないため、ｎ型エピタキシャル層３２とｐ型半導体層３３との間が、逆バイアスの状態に維持される。その結果、ＩＧＢＴがオフ状態となり、電流は流れない。
　図１６～図２３を参照して、本発明による半導体装置の実施の形態２の製造方法を説明する。
　まず、図１６を参照して、炭化珪素からなる基板３１の主表面上に、導電型がｐ型であって炭化珪素からなるｐ型エピタキシャル層３６を形成する。そして、ｐ型エピタキシャル層３６上に導電型がｎ型である炭化珪素のｎ型エピタキシャル層３２を形成する。当該ｎ型エピタキシャル層３２は耐圧保持層となる。ｐ型エピタキシャル層３６およびｎ型エピタキシャル層３２を形成するためのエピタキシャル成長は、たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ2）を用いたＣＶＤ法により実施することができる。また、このとき、導電型がｐ型の不純物としては、たとえばアルミニウム（Ａｌ）などを導入し、導電型がｎ型の不純物としてたとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。
　次に、ｎ型エピタキシャル層３２の上部表面層にイオン注入を行なうことにより、ｐ型半導体層３３およびｎ型ソースコンタクト層３４を形成する。ｐ型半導体層３３を形成するためのイオン注入においては、たとえばアルミニウム（Ａｌ）などの導電型がｐ型の不純物をイオン注入する。このとき、注入するイオンの加速エネルギーを調整することによりｐ型半導体層３３が形成される領域の深さを調整することができる。
　次に導電型がｎ型の不純物を、ｐ型半導体層３３が形成されたｎ型エピタキシャル層３２へイオン注入することにより、ｎ型ソースコンタクト層３４を形成する。ｎ型の不純物としてはたとえばリンなどを用いることができる。このようにして、図１７に示す構造を得る。
　次に、図１８に示すように、ｎ型ソースコンタクト層３４の上部表面上にマスク層１７を形成する。マスク層１７として、たとえばシリコン酸化膜などの絶縁膜を用いることができる。マスク層１７の形成方法としては、図５において説明したマスク層１７の製造方法と同様の方法を用いることができる。この結果、図１８に示した溝１６が形成されるべき領域に開口パターンを有するマスク層１７が形成される。
　そして、このマスク層１７をマスクとして用いて、ｎ型ソースコンタクト層３４、ｐ型半導体層３３およびｎ型エピタキシャル層３２の一部をエッチングにより除去する。エッチングの方法などは、図５に示した工程と同様の方法を用いることができる。このようにして、図１８に示す構造を得る。
　次に、ｎ型エピタキシャル層３２、ｐ型半導体層３３およびｎ型ソースコンタクト層３４において所定の結晶面を表出させる熱エッチング工程を実施する。この熱エッチング工程の条件は、図６を参照して説明した熱エッチング工程の条件と同様の条件を用いることができる。この結果、図１９に示すように基板３１の主表面に対して傾斜した側面２０を有する溝６を形成することができる。なお、この側面２０に表出する結晶面の面方位は{０３－３－８}となっている。このようにして、図１９に示すような構造を得る。
　次に、マスク層１７をエッチングなど任意の方法により除去する。その後、図７に示した工程と同様に、溝６の内部からｎ型ソースコンタクト層３４の上部表面上にまで延在するように、所定のパターンを有するレジスト膜（図示せず）を、フォトリソグラフィ法を用いて形成する。レジスト膜としては、溝６の底部およびｎ型ソースコンタクト層３４の上部表面の一部に開口パターンが形成されているものを用いる。そして、このレジスト膜をマスクとして用いて、導電型がｐ型の不純物をイオン注入することにより、溝６の底部に電界緩和領域７を形成し、ｎ型ソースコンタクト層３４の一部領域に導電型がｐ型のコンタクト領域３５を形成する。その後レジスト膜を除去する。この結果、図２０に示すような構造を得る。
　そして、上述したイオン注入により注入された不純物を活性化するための活性化アニール工程を実施する。この活性化アニール工程においては、すでに説明した本発明の実施の形態１の場合と同様に、炭化珪素からなるエピタキシャル層の表面（具体的には溝６の側面２０上）に特にキャップ層を形成することなくアニール処理を実施する。なお、上述したキャップ層を形成したうえで活性化アニール工程を実施してもよい。また、たとえばｎ型ソースコンタクト層３４およびｐ型のコンタクト領域３５の上部表面上のみにキャップ層を設けた構成として、活性化アニール処理を実施してもよい。
　次に、図２１に示すように、溝６の内部からｎ型ソースコンタクト層４およびｐ型のコンタクト領域５の上部表面上にまで延在するようにゲート絶縁膜８を形成する。ゲート絶縁膜８の材質や形成方法は、図９におけるゲート絶縁膜８の材質や形成方法と同様である。このようにして、図２１に示す構造を得る。
　次に、図２２に示すように、溝６の内部を充填するように、ゲート絶縁膜８上にゲート電極９を形成する。ゲート電極９の形成方法としては、図１０に示したゲート電極９の形成方法と同様の形成方法を用いることができる。このようにして、図２２に示す構造を得る。
[規則91に基づく訂正 20.02.2012]　
　次に、ゲート電極９の上部表面、およびｐ型のコンタクト領域３５上において露出しているゲート絶縁膜８の上部表面上を覆うように層間絶縁膜１０（図２３参照）を形成する。層間絶縁膜１０としては、絶縁性を有する材料であれば任意の材料を用いることができる。そして、図１１に示した工程と同様に、層間絶縁膜１０およびゲート絶縁膜８には開口部１１（図２３参照）が形成される。当該開口部１１の形成方法は、図１１における開口部の形成方法と同様である。この開口部１１の底部においては、ｐ型のコンタクト領域３５およびｎ型ソースコンタクト層３４の一部が露出した状態となる。
　その後、図１１において説明した方法と同様の方法を用いて、開口部１１の内部に充填された導電体膜によりソース電極１２を形成する。このソース電極１２はｐ型のコンタクト領域３５およびｎ型ソースコンタクト層３４とオーミック接触したオーミック電極である。
[規則91に基づく訂正 20.02.2012]　
　また、基板３１の裏面側（ｎ型エピタキシャル層３２が形成された主表面と反対側の表面側）に、ドレイン電極１４（図２３参照）を形成する。ドレイン電極１４としては、基板３１とオーミック接触が可能な材料であれば任意の材料を用いることができる。このようにして、図２３に示す構造を得る。
　その後、ソース電極１２の上部表面に接触するとともに、層間絶縁膜１０の上部表面上に延在するソース配線電極１３（図１５参照）、およびドレイン電極１４の表面に形成された裏面保護電極１５（図１５参照）をそれぞれスパッタリング法などの任意の方法を用いて形成する。この結果、図１５に示す半導体装置を得ることができる。
　次に、図２４を参照して、図１５に示した半導体装置の変形例を説明する。図２４に示した半導体装置は、基本的には図１５に示した半導体装置と同様の構成を備えるが、溝６の形状が図１５に示した半導体装置とは異なっている。具体的には、図２４に示した半導体装置では、溝６の断面形状が図１４に示した半導体装置と同様に、Ｖ字状となっている。溝６の底部（対向する側壁の下部が互いに接続された部分）には、電界緩和領域７が形成されている。このような構成の半導体装置によっても、図１５に示した半導体装置と同様の効果を得ることができる。さらに、図２４に示した半導体装置では、溝６において図１５に示したような平坦な底面が形成されていないため、図２４に示した溝６の幅は図１５に示した溝６の幅より狭くなっている。この結果、図２４に示した半導体装置では、図１５に示した半導体装置よりサイズを小さくすることが可能であり、半導体装置の微細化および高集積化に有利である。
　（参考例）
　図２５を参照して、本発明による半導体装置の参考例を説明する。
　図２５を参照して、本発明の参考例である半導体装置は、ＰｉＮダイオードであって、炭化珪素からなる基板１と、導電型がｎ型であって、基板１における導電性不純物の濃度よりも低い導電性不純物濃度を有し、表面にリッジ構造を有するｎ-エピタキシャル層４２と、ｎ-エピタキシャル層４２の表面に形成されたリッジ構造４４中に形成され、ｎ-エピタキシャル層４２と接続されたｐ+半導体層４３と、リッジ構造４４の周囲に形成されたガードリング４５とを備える。基板１は、炭化珪素からなり、導電型がｎ型である。ｎ-エピタキシャル層４２は、基板１の主表面上に形成されている。ｎ-エピタキシャル層４２の表面には、側面２０が基板１の主表面に対して傾斜しているリッジ構造４４が形成されている。リッジ構造４４の上部表面を含む層には導電型がｐ型であるｐ+半導体層４３が形成されている。このリッジ構造４４の周囲を取囲むように、導電型がｐ型の領域であるガードリング４５が形成されている。ガードリング４５は、リッジ構造４４を囲むように環状に形成されている。リッジ構造４４の側面２０は、特定の結晶面（たとえば{０３－３－８}面）により構成されている。つまり、リッジ構造４４は、上述した特定の結晶面（{０３－３－８}面）と等価な６つの面によって構成されている。このため、リッジ構造４４の上部表面や底部の平面形状は六角形状となっている。
　このような構造の半導体装置においても、リッジ構造４４の側面２０が図１に示した溝６の側面２０と同様に安定な結晶面となっていることから、他の結晶面が当該側面２０となっている場合より、当該側面２０からのリーク電流を十分低減できる。
　次に、図２５に示した半導体装置の製造方法を説明する。図２５に示した半導体装置の製造方法としては、まず炭化珪素からなる基板１を準備する。基板１としてはたとえば結晶型が六方晶の炭化珪素からなる基板を用いる。この基板１の主表面上にエピタキシャル成長法を用いてｎ-エピタキシャル層４２を形成する。このｎ-エピタキシャル層４２の表面層に導電型がｐ型の不純物をイオン注入することにより、ｐ+半導体層４３となるべきｐ型の半導体層を形成する。
　その後、リッジ構造４４（図２５参照）となるべき領域にシリコン酸化膜からなる島状のマスクパターンを形成する。このマスクパターンの平面形状はたとえば六角形状としてもよいが、他の任意の形状（たとえば丸や四角など）としてもよい。そして、このマスクパターンが形成された状態で、ｐ+半導体層４３およびｎ-エピタキシャル層４２を部分的にエッチングにより除去する。この結果、マスクパターンの下にリッジ構造４４となるべき凸部が形成された状態となる。
　そして、上述した本発明の実施の形態１における図５に示した工程と同様に熱エッチング工程を実施することにより、凸部の側面をエッチングにより除去し、図２５に示した傾斜する側面２０を得る。その後、マスクパターンを除去する。さらに、全体を覆うように所定のパターンを有するレジスト膜を形成する。当該レジスト膜には、ガードリング４５となるべき領域に開口パターンが形成されている。このレジスト膜をマスクとして用いて、ｎ-エピタキシャル層４２に導電型がｐ型の不純物を注入することにより、ガードリング４５を形成する。その後、レジスト膜を除去する。そして、ガードリング４５を形成するための上記イオン注入後に、活性化アニール処理を行なう、当該活性化アニール処理においては、少なくとも側面２０を覆うようなキャップ層を形成することなく加熱処理を行なってもよい。この結果、図２５に示す半導体装置を得ることができる。
　次に、図２６を参照して、図２５に示した半導体装置の変形例を説明する。
　図２６に示した半導体装置は、基本的には図２５に示した半導体装置と同様の構造を備えるが、ガードリング４５（図２５参照）に代えてＪＴＥ（Ｊｕｎｃｔｉｏｎ　Ｔｅｒｍｉｎａｔｉｏｎ　Ｅｘｔｅｎｓｉｏｎ）領域４６が形成されている点が異なる。ＪＴＥ領域４６は、導電型がｐ型の領域である。このようなＪＴＥ領域４６も、図２５に示したガードリング４５と同様にイオン注入および活性化アニールを実施することにより形成することができる。そして、図２５に示した半導体装置の製造方法と同様に、図２６に示した半導体装置の製造方法においても、ＪＴＥ領域４６を形成するためのイオン注入後の活性化アニール処理においては、少なくとも側面２０を覆うようなキャップ層を形成することなく活性化アニール処理を実施する。このようにしても、側面２０は安定な結晶面（たとえば{０３－３－８}面）によって構成されているため、当該活性アニールによっても側面２０の表面が荒れるといった問題は発生しない。また、上記図２５および図２６に示したガードリング４５および／またはＪＥＴ構造は、先に説明した本発明による半導体装置の実施の形態１または実施の形態２に適用することもできる。
　上述した実施の形態と一部重複する部分もあるが、本発明の特徴的な構成を以下に列挙する。
　この発明に従った半導体装置は、図１、図２、図１４、図１５、図２４などに示すように、主表面を有する基板１、３１と、基板１、３１の主表面上に形成され、主表面に対して傾斜した端面(側面２０）を含む炭化珪素層（図２、図１４の耐圧保持層２、半導体層３、ｎ型ソースコンタクト層４、およびｐ型のコンタクト領域５、あるいは図１５、図２４のｎ型エピタキシャル層３２、ｐ型半導体層３３、ｎ型ソースコンタクト層３４、ｐ型のコンタクト領域３５）とを備える。側面２０は実質的に{０３－３－８}面を含む。当該側面２０はチャネル領域を含む。上記側面２０は複数形成されていてもよい。当該複数の側面２０はいずれも実質的に{０３－３－８}面と等価な面により構成されていてもよい。
　このようにすれば、炭化珪素層の側面２０が実質的に上記{０３－３－８}面になっているため、これらのいわゆる半極性面となっている側面２０を半導体装置のチャネル領域(能動領域）として利用することができる。そして、上記側面２０は安定な結晶面であって高いチャネル移動度が得られる。そのため、当該側面２０をチャネル領域に利用した場合、他の結晶面（たとえば（０００１）面）をチャネル領域に利用した場合より、高いチャネル移動度を示す高品質の半導体装置を実現できる。また、側面２０が実質的に{０３－３－８}面を含む（より具体的には側面２０が実質的に{０３－３－８}面と等価な面により構成されている）ため、当該側面２０の結晶方位が{０３－３－８}面に対してずれた場合のように側面２０にステップ（段差）が多数存在し、チャネル移動度が低下するといった問題の発生を抑制できる。
　また、当該側面２０が安定な{０３－３－８}面を含むため、たとえば導電性不純物を注入した後に行なう活性化アニールなどの熱処理時に、当該側面２０を熱処理雰囲気に露出した状態で熱処理を行なっても、側面２０での表面荒れがほとんど発生しない。このため、当該熱処理時に側面２０を保護するためのキャップ層の形成といった工程を省くことができる。
　なお、本明細書において、溝６の側面が{０３－３－８}面を含むという場合には、当該溝６の側面を構成する結晶面が{０３－３－８}面となっている場合を含んでいる。さらに、本発明において{０３－３－８}面とは、図２７に示すように、微視的には、たとえば溝６の側面において、面方位{０３－３－８}を有する面５６ａ（第１の面）と、面５６ａにつながりかつ面５６ａの面方位と異なる面方位を有する面５６ｂ（第２の面）とが交互に設けられることによって構成された、化学的に安定な面も含む。ここで「微視的」とは、原子間隔の２倍程度の寸法を少なくとも考慮する程度に詳細に、ということを意味する。好ましくは面５６ｂは面方位{０－１１－１}を有する。また、図２７における面５６ｂの長さ（幅）は、たとえばＳｉ原子（またはＣ原子）の原子間隔の２倍であってもよい。
　上記半導体装置において、炭化珪素層は、図１や図８などに示すように基板１、３１と対向する面と反対側に位置する主表面において、上記側面２０が側面を構成する複数のメサ構造を含んでいてもよい。複数のメサ構造の間に位置し、側面２０と連なる炭化珪素層の表面部分（複数のメサ構造の側面の間に位置する溝６の底部）が実質的に{０００－１}面であってもよい。また、当該メサ構造において側面２０と連なる上部表面が実質的に{０００－１}面となっていてもよい。なお、ここで表面部分または上部表面が実質的に{０００－１}面であるとは、当該表面部分または上部表面を構成する結晶面が{０００－１}面となっている場合、および表面部分または上部表面を構成する結晶面について、＜１－１００＞方向における｛０００－１｝面に対するオフ角が－３°以上３°以下の面となっていることを意味する。この場合、メサ構造の間の上記表面部分（および／またはメサ構造の上部表面）も、安定な{０００－１}面（いわゆるジャスト面）となっているので、上述した活性化アニールなどの熱処理時に、当該表面部分（およびメサ構造の上部表面）を保護するキャップ層を形成しなくても、当該熱処理により上記表面部分やメサ構造の上部表面はほとんど荒れない。そのため、活性化アニールなどの熱処理のため、表面部分やメサ構造の上部表面上にキャップ層を形成する工程を省略できる。
　上記半導体装置では、メサ構造における側面２０に連なる上部表面の平面形状が図１や図８に示すように六角形状であってもよい。上記複数のメサ構造は、少なくとも３つのメサ構造を含んでいてもよい。複数のメサ構造は、図１に示すように平面視したときの中心を結んだ線分により正三角形が形成されるように配置されていてもよい。この場合、メサ構造を最も稠密に配置することができるので、１つの基板１、３１により多くのメサ構造を形成できる。このため、メサ構造を利用した半導体装置を、１つの基板１、３１から極力多く形成することができる。
　上記半導体装置は、図２や図１５に示すように、メサ構造の上部表面上に形成されたソース電極１２と、複数のメサ構造の間に形成されたゲート電極９とを備えていてもよい。この場合、ソース電極１２やゲート電極９が比較的形成しやすい位置に配置されることになるので、当該半導体装置の製造工程が複雑化することを抑制できる。
　上記半導体装置は、複数のメサ構造の間に形成された電界緩和領域７をさらに備えていてもよい。この場合、基板１、３１の裏面側（基板１、３１において炭化珪素が形成された主表面と反対側の裏面側）にドレイン電極１４を形成したときに、当該電界緩和領域７が存在することでメサ構造の間の電極（たとえばゲート電極９）とドレイン電極１４との間の耐圧を高めることができる。
　この発明に従った半導体装置の製造方法は、図４や図１７に示す主表面上に炭化珪素層が形成された基板１、３１を準備する工程と、図６および図７、あるいは図１８および図１９に示すように炭化珪素層において、基板１、３１の主表面に対して傾斜した端面（側面２０）を形成する工程と、側面２０上に絶縁膜（ゲート絶縁膜８）を形成する工程と、ゲート絶縁膜８上にゲート電極９を形成する工程とを備える。端面を形成する工程では、当該端面（側面２０）が実質的に{０３－３－８}面を含むように形成される。このようにすれば、本発明による半導体装置を容易に製造することができる。
　上記半導体装置の製造方法において、端面を形成する工程では、炭化珪素層において、基板１、３１と対向する面と反対側に位置する主表面に、端面（側面２０）が側面を構成する複数のメサ構造が形成されてもよい。この場合、メサ構造の側面２０が実質的に{０３－３－８}面を含むため、当該側面２０をチャネル領域に利用したＭＯＳＦＥＴやＩＧＢＴなどを容易に形成することができる。なお、上記半導体装置の製造方法は、図１１や図２３に示すようにメサ構造の上部表面上にソース電極１２を形成する工程をさらに備えていてもよい。
　上記半導体装置の製造方法において、端面を形成する工程では、図８などに示すように上部表面の平面形状が六角形であるメサ構造が形成されてもよい。この場合、メサ構造の上記側面２０を、実質的に{０３－３－８}面のみによって構成することができる。このため、メサ構造の外周の側面２０すべてをチャネル領域として利用して、半導体装置の集積度を向上させることができる。
　上記半導体装置の製造方法において、端面を形成する工程は、図５や図１８に示すようにマスク層１７を形成する工程と、図５および図６または図１８および図１９に示すようにメサ構造を形成する工程とを含んでいてもよい。マスク層１７を形成する工程では、炭化珪素層の主表面上に、平面形状が六角形状である複数のマスク層１７を形成してもよい。メサ構造を形成する工程では、上記マスク層１７をマスクとして用いて、上部表面の平面形状が六角形のメサ構造を形成してもよい。この場合、マスク層１７のパターンの位置によって、形成されるメサ構造の位置（つまり側面２０の位置）を制御することができる。このため、形成される半導体装置のレイアウトの自由度を高めることができる。
　上記半導体装置の製造方法において、端面を形成する工程は、図５および図６または図１８および図１９に示すように、マスク層１７を形成する工程と、凹部（図５や図１８の溝１６）を形成する工程と、図６や図１９に示すメサ構造を形成する工程とを含んでいてもよい。マスク層１７を形成する工程では、炭化珪素層の主表面上に、互いに間隔を隔てて、平面形状が六角形状である複数のマスク層１７を形成してもよい。凹部（溝１６）を形成する工程では、上記マスク層１７をマスクとして用いて、複数のマスク層１７の間において露出する炭化珪素層を部分的に除去することにより、炭化珪素層の主表面に凹部（溝１６）を形成してもよい。メサ構造を形成する工程では、溝１６の側壁を部分的に除去することにより、上部表面の平面形状が六角形のメサ構造を形成してもよい。この場合、メサ構造を形成するために溝１６の側壁を部分的に除去する（たとえば熱エッチングする）時間を、マスク層１７をマスクとして炭化珪素層に溝１６を予め形成しない場合より短くできる。
　上記半導体装置の製造方法において、端面を形成する工程では、メサ構造の側面２０を自己形成的に形成してもよい。具体的には、炭化珪素層に対して所定の条件のエッチング（たとえば、酸素と塩素との混合ガスを反応ガスとして、加熱温度を７００℃以上１２００℃以下とした熱エッチング）を行なうことで、当該エッチングにおけるエッチング速度の最も遅い面である上記{０３－３－８}面を自己形成的に表出させてもよい。あるいは、図１２に示すように、側面２０となるべき面を通常のエッチングにより形成した後、当該面上に珪素膜（Ｓｉ被膜２１）を形成し、当該Ｓｉ被膜２１が存在する状態で炭化珪素層を加熱することで、当該面上にＳｉＣ再構成層２２を形成し、結果的に上記{０３－３－８}面を形成してもよい。この場合、側面２０において上記{０３－３－８}面を安定して形成することができる。
[規則91に基づく訂正 20.02.2012]　
　上記半導体装置の製造方法において、端面を形成する工程では、メサ構造の側面２０と、複数のメサ構造の間に位置し、側面２０と連なる炭化珪素層の表面部分(溝６の底壁）とを自己形成的に形成してもよい。具体的には、上記熱エッチングやＳｉＣ再構成層２２の形成といった手法を用いて、上記メサ構造の側面２０として{０３－３－８}面を表出させるとともに、上記溝６の底壁にて所定の結晶面（たとえば（０００１）面または（０００－１）面）を表出させてもよい。この場合、側面２０とともに溝６の底壁においても所定の結晶面（たとえば（０００１）面または（０００－１）面）を安定して形成することができる。
　上記半導体装置の製造方法は、図７や図２０に示すように、炭化珪素層に導電性不純物を注入する工程と、注入された導電性不純物を活性化するための熱処理(活性化アニール）を行なう工程とを備えていてもよい。熱処理を行なう工程では、炭化珪素層の表面は熱処理を行なうための雰囲気ガスに露出した状態になっていてもよい。この場合、熱処理を行なう工程に先立って端面上にキャップ層などを形成する場合より、半導体装置の製造工程を簡略化することができる。また、本発明による半導体装置の製造方法では、炭化珪素層に形成された側面２０が実質的に{０３－３－８}面となっており、非常に安定した面であるため、当該端面が上記熱処理時に露出していても、バンチングなどの不良はほとんど発生しない。
　また、この発明の参考例である半導体装置は、図１、図２、図１５、図２５、図２６などに示すように、主表面を有する基板１、３１と、炭化珪素層（図２の耐圧保持層２、半導体層３、ｎ型ソースコンタクト層４、およびｐ型のコンタクト領域５、あるいは図１５のｎ型エピタキシャル層３２、ｐ型半導体層３３、ｎ型ソースコンタクト層３４、ｐ型のコンタクト領域３５、あるいは図２５および図２６のｎ-エピタキシャル層４２およびｐ+半導体層４３）とを備える。炭化珪素層は、基板１、３１の主表面上に形成される。炭化珪素層は、主表面に対して傾斜した端面である側面２０を含む。側面２０は、炭化珪素層の結晶型が六方晶の場合には実質的に{０３－３－８}面および{０１－１－４}面のいずれか一方を含み、炭化珪素層の結晶型が立方晶の場合には実質的に{１００}面を含む。
　このようにすれば、炭化珪素層に形成される側面２０が実質的に上記{０３－３－８}面、{０１－１－４}面および{１００}面のいずれかになっているため、これらのいわゆる半極性面となっている側面２０を半導体装置の能動領域（たとえばチャネル領域）として利用することができる。そして、これらの側面２０は安定な結晶面であるため、当該側面２０をチャネル領域などの能動領域に利用した場合、他の結晶面（たとえば（０００１）面）をチャネル領域に利用した場合より、リーク電流を十分低減できるとともに、高い耐圧を得ることができる。
　上記半導体装置において、側面２０は図２や図１５に示すように能動領域を含んでいてもよい。また、上記半導体装置において、具体的には能動領域はチャネル領域を含む。この場合、上述したリーク電流の低減や高耐圧といった特性を確実に得ることができる。
　上記半導体装置において、炭化珪素層は、基板１、３１と対向する面と反対側に位置する主表面において、図２５および図２６に示すように、上記側面２０が側面を構成するメサ構造を含んでいてもよい。メサ構造中にＰＮ接合部（図２５や図２６のｎ-エピタキシャル層４２とｐ+半導体層４３との接合部）が形成されていてもよい。この場合、メサ構造の側壁である側面２０が上述した結晶面となっているので、当該側面２０からのリーク電流を低減できる。
　上記半導体装置において、図２６に示すように、側面２０の少なくとも一部は終端構造（ＪＴＥ領域４６）を構成してもよい。この場合、側面２０に形成された終端構造におけるリーク電流を低減するとともに、当該終端構造の高耐圧化を図ることができる。
　また、この発明の参考例としての半導体装置の製造方法は、図４や図１７に示すように炭化珪素層が形成された基板１、３１を準備する工程と、図６および図７、あるいは図１８および図１９に示すように炭化珪素層の主表面に対して傾斜した端面（側面２０）を形成する工程と、図７～図１３、あるいは図２０～図２３に示すように、当該端面（側面２０）を利用して、半導体装置に含まれる構造を形成する工程とを備える。端面（側面２０）を形成する工程では、炭化珪素層に、酸素および塩素を含有する反応ガスを接触させながら、炭化珪素層を加熱して、炭化珪素層の主表面を部分的にエッチングにより除去することにより、炭化珪素層の主表面（たとえば図６、図１９のｎ型ソースコンタクト層４、３４の上部表面）に対して傾斜した端面（側面２０）を形成する。端面（側面２０）は、炭化珪素層の結晶型が六方晶の場合には実質的に{０３－３－８}面および{０１－１－４}面のいずれか一方を含み、炭化珪素層の結晶型が立方晶の場合には実質的に{１００}面を含む。この場合、本発明による半導体装置を容易に製造することができる。
　また、この発明の参考例である基板の加工方法は、図４や図１７に示すように炭化珪素層が形成された基板１、３１を準備する工程と、図５および図６または図１８および図１９に示すように炭化珪素層の主表面に対して傾斜した端面（側面２０）を形成する工程とを備える。端面（側面２０）を形成する工程では、炭化珪素層に、酸素および塩素を含有する反応ガスを接触させながら、炭化珪素層を加熱して、炭化珪素層の主表面を部分的にエッチングにより除去することにより、炭化珪素層の主表面に対して傾斜した側面２０を形成する。側面２０は、炭化珪素層の結晶型が六方晶の場合には実質的に{０３－３－８}面および{０１－１－４}面のいずれか一方を含み、炭化珪素層の結晶型が立方晶の場合には実質的に{１００}面を含む。この場合、上述した結晶面を含む側面２０を有する炭化珪素層が形成された基板を容易に得ることができる。
　上記半導体装置の製造方法または上記基板の加工方法は、端面（側面２０）を形成する工程に先立って、図５や図１８に示すように、炭化珪素層の主表面上に、パターンを有するマスク層１７を形成する工程をさらに備えていてもよい。端面（側面２０）を形成する工程では、マスク層１７をマスクとして用いてエッチングを行なってもよい。この場合、マスク層１７のパターンの位置によって、形成される側面２０の位置を制御することができる。このため、形成される半導体装置のレイアウトの自由度を高めることができる。
　また、マスク層１７をマスクとして用いた上記エッチングによって予め炭化珪素層の一部を除去しておき、その後、図６や図１９に示すように、酸素および塩素を含有する反応ガスを接触させながら、前記炭化珪素層を加熱することにより、前記炭化珪素層の主表面を部分的にエッチング（熱エッチング）により除去することが好ましい。この場合、側面２０を形成するための熱エッチングに要する時間を、マスク層１７をマスクとした上記エッチングを予め行なわない場合より短くできる。
　上記半導体装置の製造方法または上記基板の加工方法にて、端面（側面２０）を形成する工程において用いる反応ガスでは、塩素の流量に対する酸素の流量の比率が０．２５以上２．０以下であってもよい。この場合、上記{０３－３－８}面、{０１－１－４}面または{１００}面を含む端面を確実に形成することができる。
　上記半導体装置の製造方法または上記基板の加工方法では、端面（側面２０）を形成する工程において炭化珪素層を加熱する温度が７００℃以上１２００℃以下であってもよい。また、上記加熱する温度の下限は８００℃、より好ましくは９００℃とすることができる。また、上記加熱する温度の上限はより好ましくは１１００℃、さらに好ましくは１０００℃としてもよい。この場合、上記{０３－３－８}面、{０１－１－４}面または{１００}面を含む端面を形成する熱エッチング工程でのエッチング速度を十分実用的な値とすることができるので、当該工程の処理時間を十分短くすることができる。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　本発明は、炭化珪素層を利用した半導体装置に特に有利に適用される。
　１，３１　基板、２　耐圧保持層、３　型ボディ層（ｐ型半導体層）、４，３４　ｎ型ソースコンタクト層、５，３５　コンタクト領域、６，１６　溝、７　電界緩和領域、８　ゲート絶縁膜、９　ゲート電極、１０　層間絶縁膜、１１　開口部、１２　ソース電極、１３　ソース配線電極、１４　ドレイン電極、１５　裏面保護電極、１７　マスク層、２０　側面、２１　Ｓｉ被膜、２２　ＳｉＣ再構成層、３２　ｎ型エピタキシャル層、３３　ｐ型半導体層、３６　ｐ型エピタキシャル層、４２　ｎ-エピタキシャル層、４３　ｐ＋半導体層、４４　リッジ構造、４５　ガードリング、４６　ＪＴＥ領域。

Claims (14)

  1. 　主表面を有する基板（１、３１）と、
    　前記基板（１、３１）の前記主表面上に形成され、前記主表面に対して傾斜した端面（２０）を含む炭化珪素層（２～５、３２～３５）とを備え、
    　前記端面（２０）は実質的に{０３－３－８}面を含み、
    　前記端面（２０）はチャネル領域を含む、半導体装置。
  2. 　前記炭化珪素層（２～５、３２～３５）は、前記基板（１、３１）と対向する面と反対側に位置する主表面において、前記端面（２０）が側面を構成する複数のメサ構造を含み、
    　複数の前記メサ構造の間に位置し、前記側面と連なる前記炭化珪素層（２～５、３２～３５）の表面部分が実質的に{０００－１}面となっている、請求項１に記載の半導体装置。
  3. 　複数の前記メサ構造において前記側面と連なる上部表面の平面形状が六角形であり、
    　複数の前記メサ構造は、少なくとも３つのメサ構造を含み、
    　複数の前記メサ構造は、平面視したときの中心を結んだ線分により正三角形が形成されるように配置されている、請求項２に記載の半導体装置。
  4. 　前記メサ構造の前記上部表面が実質的に{０００－１}面となっている、請求項３に記載の半導体装置。
  5. 　前記メサ構造の上部表面上に形成されたソース電極（１２）と、
    　複数の前記メサ構造の間に形成されたゲート電極（９）とを備える、請求項２に記載の半導体装置。
  6. 　複数の前記メサ構造の間に形成された電界緩和領域（７）を備える、請求項２に記載の半導体装置。
  7. 　主表面上に炭化珪素層（２～５、３２～３５）が形成された基板（１、３１）を準備する工程と、
    　前記炭化珪素層（２～５、３２～３５）において、前記基板（１、３１）の主表面に対して傾斜した端面（２０）を形成する工程と、
    　前記端面（２０）上に絶縁膜（８）を形成する工程と、
    　前記絶縁膜（８）上にゲート電極（９）を形成する工程とを備え、
    　前記端面（２０）を形成する工程では、前記端面（２０）が実質的に{０３－３－８}面を含むように形成される、半導体装置の製造方法。
  8. 　前記端面（２０）を形成する工程では、前記炭化珪素層（２～５、３２～３５）において、前記基板（１、３１）と対向する面と反対側に位置する主表面に、前記端面（２０）が側面を構成する複数のメサ構造が形成される、請求項７に記載の半導体装置の製造方法。
  9. [規則91に基づく訂正 20.02.2012]　
    　前記端面（２０）を形成する工程では、上部表面の平面形状が六角形である前記メサ構造が形成される、請求項８に記載の半導体装置の製造方法。
  10. 　前記端面（２０）を形成する工程は、
    　前記炭化珪素層（２～５、３２～３５）の主表面上に、平面形状が六角形状である複数のマスク層（１７）を形成する工程と、
    　前記マスク層（１７）をマスクとして用いて、前記上部表面の平面形状が六角形の前記メサ構造を形成する工程とを含む、請求項９に記載の半導体装置の製造方法。
  11. 　前記端面（２０）を形成する工程は、
    　前記炭化珪素層（２～５、３２～３５）の主表面上に、互いに間隔を隔てて、平面形状が六角形状である複数のマスク層（１７）を形成する工程と、
    　前記マスク層（１７）をマスクとして用いて、複数の前記マスク層（１７）の間において露出する前記炭化珪素層（２～５、３２～３５）を部分的に除去することにより、前記炭化珪素層（２～５、３２～３５）の主表面に凹部（１６）を形成する工程と、
    　前記凹部（１６）の側壁を部分的に除去することにより、上部表面の平面形状が六角形の前記メサ構造を形成する工程とを含む、請求項９に記載の半導体装置の製造方法。
  12. 　前記端面（２０）を形成する工程では、前記メサ構造の前記側面を自己形成的に形成する、請求項８に記載の半導体装置の製造方法。
  13. 　前記端面（２０）を形成する工程では、前記メサ構造の前記側面と、複数の前記メサ構造の間に位置し、前記側面と連なる前記炭化珪素層（２～５、３２～３５）の表面部分とを自己形成的に形成する、請求項８に記載の半導体装置の製造方法。
  14. 　前記炭化珪素層（２～５、３２～３５）に導電性不純物を注入する工程と、
    　前記注入された導電性不純物を活性化するための熱処理を行なう工程とを備え、
    　前記熱処理を行なう工程では、前記炭化珪素層（２～５、３２～３５）の表面は熱処理を行なうための雰囲気ガスに露出した状態になっている、請求項７に記載の半導体装置の製造方法。
PCT/JP2011/066063 2010-08-03 2011-07-14 半導体装置およびその製造方法 Ceased WO2012017796A1 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
CA2783310A CA2783310A1 (en) 2010-08-03 2011-07-14 Semiconductor device and method for manufacturing same
EP11814426.0A EP2602822B1 (en) 2010-08-03 2011-07-14 Semiconductor device and process for production thereof
US13/512,456 US20120228640A1 (en) 2010-08-03 2011-07-14 Semiconductor device and method for manufacturing same
KR1020127011631A KR20130098847A (ko) 2010-08-03 2011-07-14 반도체 장치 및 그 제조 방법
CN201180004823.6A CN102652362B (zh) 2010-08-03 2011-07-14 半导体器件及其制造方法
US15/399,387 US20170117381A1 (en) 2010-08-03 2017-01-05 Semiconductor device and method for manufacturing same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010174663A JP5707770B2 (ja) 2010-08-03 2010-08-03 半導体装置およびその製造方法
JP2010-174663 2010-08-03

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US13/512,456 A-371-Of-International US20120228640A1 (en) 2010-08-03 2011-07-14 Semiconductor device and method for manufacturing same
US15/399,387 Division US20170117381A1 (en) 2010-08-03 2017-01-05 Semiconductor device and method for manufacturing same

Publications (2)

Publication Number Publication Date
WO2012017796A1 WO2012017796A1 (ja) 2012-02-09
WO2012017796A9 true WO2012017796A9 (ja) 2012-05-31

Family

ID=45559303

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2011/066063 Ceased WO2012017796A1 (ja) 2010-08-03 2011-07-14 半導体装置およびその製造方法

Country Status (8)

Country Link
US (2) US20120228640A1 (ja)
EP (1) EP2602822B1 (ja)
JP (1) JP5707770B2 (ja)
KR (1) KR20130098847A (ja)
CN (1) CN102652362B (ja)
CA (1) CA2783310A1 (ja)
TW (1) TW201214707A (ja)
WO (1) WO2012017796A1 (ja)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012017798A1 (ja) 2010-08-03 2012-02-09 住友電気工業株式会社 半導体装置およびその製造方法
JPWO2013031172A1 (ja) * 2011-08-26 2015-03-23 国立大学法人 奈良先端科学技術大学院大学 ＳｉＣ半導体素子およびその製造方法
JP2013062397A (ja) * 2011-09-14 2013-04-04 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
JP5699878B2 (ja) 2011-09-14 2015-04-15 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2013069964A (ja) 2011-09-26 2013-04-18 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP5764046B2 (ja) 2011-11-21 2015-08-12 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP5685736B2 (ja) * 2012-02-10 2015-03-18 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
JP2013165197A (ja) * 2012-02-13 2013-08-22 Sumitomo Electric Ind Ltd 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2013219293A (ja) * 2012-04-12 2013-10-24 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP2014007310A (ja) 2012-06-26 2014-01-16 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP2014053392A (ja) * 2012-09-06 2014-03-20 Sumitomo Electric Ind Ltd ワイドギャップ半導体装置およびその製造方法
JP5811973B2 (ja) 2012-09-12 2015-11-11 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6056292B2 (ja) 2012-09-12 2017-01-11 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2014056913A (ja) 2012-09-12 2014-03-27 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP5870898B2 (ja) * 2012-10-17 2016-03-01 住友電気工業株式会社 炭化珪素半導体装置
JP2014107499A (ja) * 2012-11-29 2014-06-09 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
JP5954140B2 (ja) * 2012-11-29 2016-07-20 住友電気工業株式会社 炭化珪素半導体装置
JP6070155B2 (ja) * 2012-12-18 2017-02-01 住友電気工業株式会社 炭化珪素半導体装置
JP2014160720A (ja) * 2013-02-19 2014-09-04 Sanken Electric Co Ltd 半導体装置
JP6098417B2 (ja) 2013-07-26 2017-03-22 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2015060859A (ja) * 2013-09-17 2015-03-30 住友電気工業株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2015156429A (ja) * 2014-02-20 2015-08-27 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6588447B2 (ja) * 2014-09-09 2019-10-09 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6367760B2 (ja) * 2015-06-11 2018-08-01 トヨタ自動車株式会社 絶縁ゲート型スイッチング装置とその製造方法
JP6708954B2 (ja) * 2016-03-31 2020-06-10 住友電気工業株式会社 炭化珪素半導体装置
DE102016121680B4 (de) * 2016-11-11 2024-05-29 Infineon Technologies Ag Halbleiterwafer und Halbleitervorrichtungen mit einer Sperrschicht und Verfahren zur Herstellung
US11563011B2 (en) * 2020-09-30 2023-01-24 Micron Technology, Inc. Integrated circuitry, memory circuitry, method used in forming integrated circuitry, and method used in forming memory circuitry
US12402390B2 (en) 2022-07-13 2025-08-26 Leap Semiconductor Corp. Method of manufacturing silicon carbide semiconductor power device

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5506421A (en) * 1992-11-24 1996-04-09 Cree Research, Inc. Power MOSFET in silicon carbide
DE69534888T2 (de) * 1994-04-06 2006-11-02 Denso Corp., Kariya Herstellungsverfahren für Halbleiterbauelement mit Graben
JP3471473B2 (ja) * 1994-04-06 2003-12-02 株式会社デンソー 半導体装置及びその製造方法
JP3471509B2 (ja) * 1996-01-23 2003-12-02 株式会社デンソー 炭化珪素半導体装置
JP4843854B2 (ja) * 2001-03-05 2011-12-21 住友電気工業株式会社 Ｍｏｓデバイス
JP3692063B2 (ja) * 2001-03-28 2005-09-07 株式会社東芝 半導体装置及びその製造方法
JP2003100657A (ja) * 2001-09-20 2003-04-04 Nissan Motor Co Ltd 半導体装置の製造方法
JP2002261280A (ja) * 2002-01-11 2002-09-13 Denso Corp 炭化珪素半導体装置
JP4158453B2 (ja) * 2002-08-22 2008-10-01 株式会社デンソー 半導体装置及びその製造方法
JP5017768B2 (ja) * 2004-05-31 2012-09-05 富士電機株式会社 炭化珪素半導体素子
US7345309B2 (en) * 2004-08-31 2008-03-18 Lockheed Martin Corporation SiC metal semiconductor field-effect transistor
US20060214268A1 (en) * 2005-03-25 2006-09-28 Shindengen Electric Manufacturing Co., Ltd. SiC semiconductor device
JP4929621B2 (ja) * 2005-06-15 2012-05-09 富士電機株式会社 Ｍｏｓゲート型炭化珪素半導体装置
JP5017823B2 (ja) * 2005-09-12 2012-09-05 富士電機株式会社 半導体素子の製造方法
JP2007149745A (ja) * 2005-11-24 2007-06-14 Asahi Kasei Microsystems Kk 半導体装置及びその製造方法
JP5017855B2 (ja) * 2005-12-14 2012-09-05 富士電機株式会社 半導体装置の製造方法
JP2007243080A (ja) * 2006-03-13 2007-09-20 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法
JP4046140B1 (ja) * 2006-11-29 2008-02-13 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2009033036A (ja) * 2007-07-30 2009-02-12 Hitachi Ltd 半導体装置及びこれを用いた電気回路装置
JP5298691B2 (ja) * 2008-07-31 2013-09-25 住友電気工業株式会社 炭化ケイ素半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20120228640A1 (en) 2012-09-13
JP2012038770A (ja) 2012-02-23
CA2783310A1 (en) 2012-02-09
EP2602822B1 (en) 2022-01-19
WO2012017796A1 (ja) 2012-02-09
US20170117381A1 (en) 2017-04-27
CN102652362B (zh) 2015-07-08
JP5707770B2 (ja) 2015-04-30
KR20130098847A (ko) 2013-09-05
EP2602822A4 (en) 2014-01-01
EP2602822A1 (en) 2013-06-12
CN102652362A (zh) 2012-08-29
TW201214707A (en) 2012-04-01

Similar Documents

Publication Publication Date Title
JP5707770B2 (ja) 半導体装置およびその製造方法
JP5741583B2 (ja) 半導体装置およびその製造方法
JP5699878B2 (ja) 炭化珪素半導体装置およびその製造方法
US8999854B2 (en) Method for manufacturing silicon carbide semiconductor device
JP2013062397A (ja) 炭化珪素半導体装置の製造方法
JP2013069964A (ja) 炭化珪素半導体装置
US10192967B2 (en) Silicon carbide semiconductor with trench gate
JP2012038771A (ja) 半導体装置およびその製造方法
WO2014027520A1 (ja) 炭化珪素半導体装置

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201180004823.6

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11814426

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 20127011631

Country of ref document: KR

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 13512456

Country of ref document: US

ENP Entry into the national phase

Ref document number: 2783310

Country of ref document: CA

WWE Wipo information: entry into national phase

Ref document number: 2011814426

Country of ref document: EP

NENP Non-entry into the national phase

Ref country code: DE