[go: up one dir, main page]

WO2012071813A1 - 一种半导体结构及其制造方法 - Google Patents

一种半导体结构及其制造方法 Download PDF

Info

Publication number
WO2012071813A1
WO2012071813A1 PCT/CN2011/071350 CN2011071350W WO2012071813A1 WO 2012071813 A1 WO2012071813 A1 WO 2012071813A1 CN 2011071350 W CN2011071350 W CN 2011071350W WO 2012071813 A1 WO2012071813 A1 WO 2012071813A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
source
contact
gate stack
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/CN2011/071350
Other languages
English (en)
French (fr)
Inventor
尹海洲
罗军
朱慧珑
骆志炯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to US13/379,658 priority Critical patent/US8642471B2/en
Priority to CN201190000060.3U priority patent/CN202651088U/zh
Publication of WO2012071813A1 publication Critical patent/WO2012071813A1/zh
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H10D64/0112—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/022—Manufacture or treatment of FETs having insulated gates [IGFET] having lightly-doped source or drain extensions selectively formed at the sides of the gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D64/0134—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 
    • H10W20/081—

Definitions

  • This invention relates to semiconductor fabrication techniques, and more particularly to a semiconductor structure and method of fabricating the same. Background technique
  • MOSFET Metal-Oxide-Semiconductor Field-Effect Transistor
  • the gate dielectric layer of the MOSFET is composed of a high-k dielectric material, the gate leakage current can be effectively reduced, but the molecular structure of the high-k gate dielectric layer may be slightly defective when the high-k gate dielectric layer is initially formed. In order to repair this defect, it needs to be annealed at a higher temperature (600 ° C - 800 ° C). In addition, annealing the high-k gate dielectric layer can also improve transistor reliability.
  • the metal silicide layer in the transistor cannot withstand the high temperature required for annealing the high-k dielectric layer, wherein the metal silicide layer changes its structure at a high temperature, thereby causing an increase in the resistivity of the metal silicide layer, and further Reduce the performance of the transistor.
  • a transistor having a sacrificial gate on a substrate depositing a first interlayer dielectric layer on the substrate; removing the sacrificial gate to form a gate trench; depositing a high-k dielectric layer in the gate trench Annealing the high-k dielectric layer; depositing a first metal layer in the gate trench; depositing a second interlayer dielectric layer on the first interlayer dielectric layer and the transistor;
  • the first interlayer dielectric layer and the second interlayer dielectric layer to the source and the drain respectively form a first contact trench and a second contact trench; the first contact trench and the second contact Depositing a second metal layer in the trench; annealing the second metal layer, forming a metal silicide layer on the source and drain; and depositing a third metal layer filling
  • the first contact trench and the second contact trench are described.
  • the contact layer e.g., metal silicide layer
  • the metal silicide layer is prevented from being destroyed at a high temperature.
  • the above method can not destroy the metal silicide layer when annealing the high-k gate dielectric layer
  • the limitation of the method is that a metal silicide layer can be formed only between the contact trench and the source/drain regions.
  • the area of the/drain region covering the metal silicide is limited in area, whereby the contact resistance between the source/drain regions of the transistor and the metal silicide layer cannot be sufficiently reduced. Therefore, how to reduce the contact resistance between the source/drain regions and the contact layer (such as the metal silicide layer) has become an urgent problem to be solved. Summary of the invention
  • An object of the present invention is to provide a semiconductor structure and a method of fabricating the same that facilitates reducing contact resistance between a source/drain region and a contact layer (e.g., a metal silicide layer).
  • a contact layer e.g., a metal silicide layer
  • a method of fabricating a semiconductor structure comprising the steps of:
  • Another aspect of the invention also provides a semiconductor structure including a substrate, Source/drain regions, gate stack structures, interlayer dielectric layers, contact plugs,
  • the gate stack structure is formed on the substrate, including a gate dielectric layer and a gate; the source/drain regions are formed in the substrate and are located on both sides of the gate stack structure; An intermediate dielectric layer covers the source/drain regions; a second conductive material, wherein: - B , - ",;:, ', , there is a first contact between the interlayer dielectric layer and the source/drain regions a layer; and a second contact layer between the contact plug and the source/drain region.
  • the present invention has the following advantages:
  • first contact layer on the surface of the source/drain region, and forming a second contact layer on the surface of the first contact layer exposed by the contact hole or a portion of the first contact layer and the source/drain region, which may increase the source/drain
  • the area of the area covering the contact layer is favorable for reducing the source/drain area and the contact layer.
  • the first contact layer is thermally stable at an annealing temperature required to form the gate stack structure, and can maintain a low resistance at a higher annealing temperature (eg, 850 ° C), so High temperature processing can be used in subsequent processes, and it is not easy to reduce the performance of the semiconductor structure;
  • the formation of the first contact layer facilitates the reduction of the generation of a piping defect, thereby facilitating the reduction of the short circuit of the semiconductor structure.
  • FIG. 1 is a flow chart of a method of fabricating a semiconductor structure in accordance with the present invention
  • FIG. 2 through 14 are cross-sectional views showing various stages of fabricating a semiconductor structure in accordance with the flow of Fig. 1 in accordance with a preferred embodiment of the present invention.
  • Figure 15 is a graph showing the resistance of nickel-silicide formed at different temperatures by depositing Ni layers of different thicknesses
  • Figure 16 shows the deposition of nickel-platinum-silicides of different thicknesses of NiPt layers at different temperatures. The resistance under the degree.
  • step S101 a substrate 100 is provided, and a dummy gate stack is formed on the substrate 100, side walls 240 are formed on the dummy gate stack sidewalls, and both sides of the dummy gate stack are formed Source/drain regions 110, wherein the dummy gate stack includes a first gate dielectric layer 210, a dummy gate 220, and a cap layer 230.
  • the substrate 100 includes a silicon substrate (e.g., a silicon wafer).
  • the substrate 100 can include various doping configurations in accordance with design requirements known in the art, such as a P-type substrate or an N-type substrate.
  • the substrate 100 in other embodiments may also include other basic semiconductors such as germanium.
  • the substrate 100 may include a compound semiconductor such as a group III-V material such as silicon carbide, gallium arsenide, or indium arsenide.
  • substrate 100 can have It is not limited to a thickness of about several hundred micrometers, and may be, for example, in the range of 400 um to 800 um.
  • isolation regions, such as shallow trench isolation (STI) structures 120 may be formed in substrate 100 to electrically isolate continuous field effect transistor devices.
  • STI shallow trench isolation
  • the first gate dielectric layer 210 is first formed on the substrate 100.
  • the material of the first gate dielectric layer 210 may be formed by silicon oxide, silicon nitride, or a combination thereof. In other embodiments, it may also be a high K medium, for example, one of Hf0 2 , HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, A1 2 0 3 , La 2 0 3 , Zr0 2 , LaAlO, or a combination thereof.
  • the thickness may be 2-10 nm; then, depositing, for example, Poly-Si, Poly-SiGe, amorphous silicon, and/or doped or undoped silicon oxide and nitrogen on the first gate dielectric layer 210 Silicon, silicon oxynitride, silicon carbide, and even metal form a dummy gate 220, which may have a thickness of 10 to 80 nm. Finally, a cap layer 230 is formed on the dummy gate 220, for example, by depositing silicon nitride, silicon oxide, or nitrogen.
  • Silicon oxide, silicon carbide, and combinations thereof are formed to protect the top region of the dummy gate 220, preventing the top region of the dummy gate 220 from reacting with the deposited metal layer in a subsequent process of forming the contact layer.
  • a dummy gate stack is formed.
  • the dummy gate stack may also be free of the first gate dielectric layer 210, but form a gate dielectric layer after removing the dummy gate stack in a subsequent replacement gate process.
  • sidewalls 240 are formed on the sidewalls of the dummy gate stack for spacing the gates.
  • Sidewall 240 can be formed from silicon nitride, silicon oxide, silicon oxynitride, silicon carbide, combinations thereof, and/or other suitable materials.
  • the side walls 240 may have a multi-layered structure, and the materials may be different for the adjacent two layers.
  • the sidewall spacer 240 may be formed by a deposition etching process, and may have a thickness ranging from 10 nm to 100 nm, such as 30 nm, 50 nm or 80 nm.
  • the source/drain regions 110 are located on both sides of the dummy gate stack and may be formed by implanting P-type or N-type dopants or impurities into the substrate 100.
  • the source/drain regions 110 may be P-type doping.
  • source/drain regions 110 may be N-doped Si.
  • Source/drain regions 110 may be formed by methods including photolithography, ion implantation, diffusion, and/or other suitable processes, using conventional semiconductor processing techniques and steps, The semiconductor structure is annealed to activate doping in the source/drain regions 110, and the annealing may be formed by other suitable methods including rapid annealing, spike annealing, and the like.
  • the source/drain regions 110 are inside the substrate 100.
  • the source/drain regions 110 may be elevated source and drain structures formed by selective epitaxial growth, and the epitaxial portions thereof The top is higher than the bottom of the dummy gate stack (the bottom of the dummy gate stack referred to in this specification means the boundary between the dummy gate stack and the substrate 100).
  • a first contact layer 111 is formed on the surface of the source/drain region 110, wherein a metal silicide layer is formed for the silicon-containing substrate.
  • a silicon-containing substrate will be described as an example, and the contact layer will be referred to as a metal silicide layer.
  • a thin first metal layer 250 is deposited to uniformly cover the substrate 100, the dummy gate stack, and the sidewall spacer 240, after annealing, due to the first metal layer 250 and silicon on the substrate.
  • a reaction occurs, and as shown in FIG. 4, the first metal silicide layer 111 is formed on the upper surface of the source/drain region 110.
  • the first metal silicide layer 111 formed can be made to have thermal stability at a relatively high temperature (e.g., 850 ° C) and can be kept low.
  • the resistivity is advantageous for reducing the decrease in resistivity of the first metal silicide layer 111 caused by high temperature annealing during subsequent semiconductor structure fabrication.
  • the material of the first metal layer 250 may include one or a combination of Co, Ni, NiPt.
  • the thickness of the first metal layer 250 formed of Co may be Less than 7 nm.
  • FIG. 15 is a graph showing the resistance of nickel-silicide formed by depositing Ni layers of different thicknesses at different temperatures, the abscissa indicating the temperature at which rapid thermal processing (RTP) is performed, and the ordinate indicating nickel- The resistivity of the silicide, the different curves represent the different thicknesses of Ni deposited during the formation of the nickel-silicide.
  • RTP rapid thermal processing
  • the resistivity of the nickel-silicide formed by depositing the metal Ni layer to a thickness of 2-3 nm is relatively low.
  • the first metal layer 250 formed of Ni is approximately twice that of the first metal layer, for example, when the thickness of the deposited Ni layer is 4 nm, the thickness is less than 4 nm, preferably 2-3 nm.
  • the thickness of NiSi is approximately 8 nm.
  • FIG. 16 is a graph showing the resistance of nickel platinum-silicide formed by depositing NiPt layers of different thicknesses at different temperatures.
  • FIG. 16 is composed of upper, middle and lower figures, and the abscissa indicates that the rapid thermal processing process is performed.
  • the temperature, the ordinate indicates the resistance of nickel platinum-silicide, and the different curves in the above figure indicate that the first metal layer 250 is NiPt, and the content of Ni is 86%, and the content of Pt is 14%, different thicknesses.
  • the resistivity of nickel platinum-silicide formed by different thicknesses of NiPt layer As can be seen from Fig.
  • the deposited NiPt layer has a Pt content of 4% and the NiPt layer has a thickness of 2 nm, and the formed nickel platinum-silicide The resistance is relatively low. Therefore, if the material of the first metal layer 250 is NiPt, the thickness of the first metal layer 250 formed of NiPt is less than 3 nm, and preferably, the content of Pt in the NiPt is less than 5%.
  • the semiconductor structure is annealed, and after annealing, a first metal silicide layer 111 is formed on the source/drain region 110.
  • the first metal silicide layer 111 includes one or a combination of CoSi 2 , NiSi or Ni(Pt)Si 2 — y (where 0 ⁇ y ⁇ l ), and when the thickness is less than 15 nm, preferably less than 6 nm,
  • the obtained first metal silicide layer 111 has high temperature stability and can withstand high temperature thermal annealing up to 850 ° C, that is, the obtained first metal silicide layer 111 is required to remove the dummy gate stack and form a gate stack
  • the annealing temperature eg 700 ° C - 800 ° C
  • the first metal layer 250 that does not participate in the reaction to form the first metal silicide layer 111 is removed by selective etching.
  • the first contact layer 111 before the first contact layer 111 is formed, it can be removed to a small portion of the side wall 240; especially when the first contact layer 111 is a thermally stable metal silicide layer at an annealing temperature required to form the gate stack structure, since the first contact layer 111 will Further extending to the source/drain extension region (ie, LDD, lightly doped drain region; also referred to as a portion of source/drain region 110 in the present document) carrying the sidewall spacer 240 further expands the source/drain region 110 and The contact area between the first contact layers 111 is advantageous for further reducing the contact resistance.
  • LDD lightly doped drain region
  • the dummy gates 220 are preferably materials other than metal to facilitate separation of the first metal and dummy gates forming the first metal silicide layer 111, as much as possible. Gate size.
  • an interlayer dielectric layer 300 is deposited on the substrate 100.
  • the interlayer dielectric layer 300 may be formed by chemical vapor deposition (CVD), high density plasma CVD, spin coating, and/or other suitable processes.
  • the material of the interlayer dielectric layer 300 may include silicon oxide (USG), doped silicon oxide (such as fluorosilicate glass, borosilicate glass, phosphosilicate glass, borophosphosilicate glass), low-k dielectric material (such as black diamond). , coral, etc., or a combination thereof.
  • the interlayer dielectric layer 300 may have a thickness ranging from 40 nm to 150 nm, such as 80 nm, 100 nm or 120 nm, and may have a multi-layer structure (the materials may be different between adjacent layers).
  • step S104 the dummy gate 220 is removed to form an opening 260, and a first conductive material, preferably a metal material, is filled in the opening 260 to form a gate stack structure.
  • a first conductive material preferably a metal material
  • a replacement gate process is performed.
  • the interlayer dielectric layer 300 and the dummy gate stack are planarized to expose the upper surface of the dummy gate 220, and the dummy gate 220 and the upper surface of the interlayer dielectric layer 300 are flush (in this document).
  • flush means that the height difference between the two is within the tolerance of the process error).
  • the dummy gate 220 and the first gate dielectric layer 210 are removed together, and the gate substrate 100 is exposed to form an opening 260, with reference to FIG. 7(b).
  • the dummy gate 220 and the first gate dielectric layer 210 may be removed using wet etching and/or dry etching.
  • Wet etching process includes four Ammonium hydroxide (TMAH), potassium hydroxide (KOH) or other suitable etching solution; dry etching process includes sulfur hexafluoride (SF 6 ), hydrogen bromide (HBr), hydrogen iodide (HI) , hydrides of carbon such as chlorine, argon, helium, methane (and methyl chloride), acetylene, ethylene, and combinations thereof, and/or other suitable materials.
  • TMAH Ammonium hydroxide
  • KOH potassium hydroxide
  • dry etching process includes sulfur hexafluoride (SF 6 ), hydrogen bromide (HBr), hydrogen iodide (HI) , hydrides of carbon such as chlorine, argon, helium, methane (and methyl chloride), acetylene, ethylene, and combinations thereof, and/or other suitable materials.
  • a gate dielectric layer 270 is deposited to cover the bottom of the opening 260 and the inner wall of the sidewall 240, with reference to FIG.
  • the material of the gate dielectric layer 270 may be a high-k dielectric, for example, one of ⁇ 2 , HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, A1 2 0 3 , La 2 0 3 , Zr0 2 , LaAlO, or a combination thereof. It may have a thickness of 2 nm to 10 nm, such as 5 nm or 8 nm.
  • the gate dielectric layer 270 may be formed by a CVD or atomic layer deposition (ALD) process.
  • the gate dielectric layer 270 may also have a multilayer structure including two or more layers having the above materials.
  • annealing is further performed to improve the performance of the semiconductor structure, and the annealing temperature ranges from 600 ° C to 800 ° C:. Since the first metal silicide layer 111 is still thermally stable up to 850 ° C, annealing the gate dielectric layer 270 does not easily cause an increase in the resistivity of the first metal silicide layer 111. The performance of the semiconductor structure is reduced.
  • a metal gate 280 is formed on the gate dielectric layer 270 by depositing a first conductive material, with reference to FIG.
  • the first conductive material may be one of TaC, TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTa x , NiTa x or a combination thereof
  • the first conductive material may It is MoN x , TiSiN, TiCN, TaAlC, TiAIN, TaN, PtSi x , Ni3Si, Pt, Ru, Ir, Mo, Hf u, RuO x ; and its thickness may be 10 nm to 80 nm, such as 30 nm or 50 nm.
  • the metal gate 280 may also have a multi-layered structure including two or more layers having the above materials.
  • the material of the first gate dielectric layer 210 is a high-k dielectric, such as: ⁇ , Hf0 2 , HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, A1 2 0 3 , La 2 0 3 , One or a combination of Zr0 2 , LaAlO, or only the dummy gate 220 may be removed to form the opening 260, refer to FIG. 7( a ).
  • the first gate dielectric layer 210 Performing a high temperature annealing to trim the structure that has been formed before the formation of the first conductive material, and then forming the metal gate 280, wherein the high temperature annealing and the process of forming the metal gate are performed after the gate dielectric layer 270 is formed as described above.
  • the process is the same and will not be described here.
  • a CMP planarization process is performed to make the metal gate 280 flush with the upper surface of the interlayer dielectric layer 300 to form a gate stack structure, with reference to FIG.
  • a contact hole 310 is formed over the source/drain region 110.
  • the interlayer dielectric layer 300 is etched until the source/drain regions 110 are exposed to form a contact hole 310.
  • the first metal silicide layer 111 can serve as an etch barrier to control the etching depth of the contact hole 310. .
  • a layer of photoresist is overlaid on the interlayer dielectric layer 300 and the metal gate 280, and the photoresist layer is subjected to exposure patterning to form small holes corresponding to positions where the contact holes 310 are to be formed.
  • the interlayer dielectric layer 300 is etched using photolithography and stopped on the first metal silicide layer 111 as an etch barrier to form the contact holes 310.
  • the material of the photoresist layer may be an olefinic monomer material, a material containing an azide quinone compound or a polyethylene laurate material, and of course, a suitable material may be selected according to specific manufacturing needs.
  • contact holes 310 may be formed after the etching.
  • the contact hole 310 formed after the etching may have a tapered structure which is large in size and small in size.
  • the other etching solution may be replaced to continue etching the source/drain regions until the bottom of the contact hole 310 enters the source/drain.
  • the inside of the region further increases the contact area between the source/drain region and the second metal silicide layer, and reduces the contact resistance between the source/drain region and the metal silicide layer.
  • a top layer 400 is deposited over the interlayer dielectric layer 300 and the metal gate 280 prior to forming the contact holes 310, with reference to FIG.
  • the material of the top layer 400 may be SiN, an oxide, and a compound thereof, formed over the interlayer dielectric layer 300 and the metal gate 280 by CVD, high density plasma CVD, spin coating, or other suitable method.
  • the top layer 400 can be used to protect the metal gate 280 from damage. At this time, the top layer material and the interlayer dielectric layer material need to be different.
  • the top layer 400 can effectively prevent the metal gate when the unreacted second metal layer is removed by selective etching. 280 is etched.
  • the unreacted photoresist layer is removed.
  • a second metal silicide layer is formed on the surface of the source/drain regions exposed by the contact holes.
  • a second metal layer may be formed at the bottom of the contact hole 310 by metal sputtering or chemical vapor deposition.
  • the material of the second metal layer may be Ni or NiPt, and the thickness thereof may range from 10 nm to 25 nm, and the second metal silicide layer 112 formed after reacting with silicon is NiSi or Ni(Pt)Si 2 _ y .
  • other feasible metals may be employed as the second metal layer.
  • the semiconductor structure is annealed, and the annealing may be formed by other suitable methods including rapid annealing, peak annealing, etc., and the portion where the deposited second metal layer is in contact with the source/drain regions 110 forms the second metal silicide layer 112. .
  • the second metal silicide layer does not need to have high temperature thermal stability, and may be formed thicker than the first metal silicide layer.
  • the second metal silicide layer further reduces the contact resistance, for example, the thickness of the formed second metal silicide layer is preferably in the range of 15 nm to 35 nm.
  • the second metal layer that does not participate in the reaction to form the second metal silicide layer 112 is removed by selective etching.
  • the contact holes 310 reaching the inside of the source/drain regions 110 formed by exposing a partial region of the source/drain regions 110 are deposited.
  • a second metal silicide layer formed by the second metal layer covers a bottom portion of the contact hole 310 and a portion of a sidewall of the contact hole 310 formed by the exposed portion of the source/drain region 110.
  • the composition and thickness of the second metal layer are the same as those in the foregoing embodiment, and are not mentioned here.
  • step S107 is performed in the contact hole 310.
  • a second conductive material preferably a contact metal, is filled to form a contact plug 320.
  • the contact metal may be a metal or an alloy such as ⁇ , TiAl, Al or the like.
  • a lining (not shown) may be first deposited on the entire inner wall and bottom of the contact hole 310 by a deposition process such as ALD, CVD, PVD or the like before filling the contact hole 310 with the contact metal.
  • the material of the layer may be Ti, TiN, Ta, TaN or a combination thereof, and the thickness thereof ranges from 5 nm to 20 nm, such as 10 nm or 15 nm.
  • the contact metal is subjected to CMP planarization treatment so that the upper surface of the contact metal is flush with the upper surface of the interlayer dielectric layer 300.
  • the fabrication of the semiconductor structure is then completed in accordance with the steps of a conventional semiconductor fabrication process.
  • two metal silicides are formed, which are respectively a first metal silicide layer 111 between the interlayer dielectric layer 300 and the source/drain regions 110, and a contact plug.
  • the contact resistance (such as the first metal silicide layer 111) is increased, thereby further reducing the contact resistance between the source/drain region and the metal silicide layer;
  • the first metal silicide layer 111 formed by the first metal layer 250 is still thermally stable up to 850 ° C, thereby avoiding the formation of the first metal silicide layer 111 after
  • the resistivity of the first metal silicide layer 111 is increased due to the high temperature.
  • the method for fabricating the semiconductor provided by the present invention can effectively reduce the source/drain regions and The contact resistance between the contact plugs contributes to the performance of the semiconductor structure.
  • the formation of the first metal silicide layer 111 can also reduce tubular defects and effectively reduce short circuit of the semiconductor structure.
  • Figure 14 is a cross-sectional view of the semiconductor structure finally formed after the steps shown in Figure 1 are completed.
  • the semiconductor structure includes: a substrate 100, a source / drain region 110, gate stack structure, interlayer dielectric layer 300, and contact plug 320.
  • the source/drain region 110 is formed in the substrate 100;
  • the gate stack structure is formed on the substrate 100 between the source/drain regions 110, and the gate stack structure includes a gate.
  • the interlayer dielectric layer 300 is in contact with a contact metal 310 (ie, a second conductive material) in a contact hole 310 (refer to FIG. 13) electrically connected to the source/drain region 110.
  • a first metal silicide layer 111 exists between the interlayer dielectric layer 300 and the source/drain region 110, and a second exists between the bottom and sidewalls of the contact plug and the source/drain region 110 Metal silicide layer 112.
  • the first metal silicide layer 111 includes one or a combination of CoSi 2 , NiSi or Ni(Pt)Si 2 — y , which may have a thickness of less than 15 nm, preferably less than 6 nm; the second metal silicide layer 112 One of NiSi or Ni(Pt)Si 2 _ y may be included, the thickness of which may be between 15 nm and 35 nm, and the thickness of the second metal silicide layer 112 is greater than that of the first metal silicide layer 111 thickness.
  • source/drain regions 110 may be elevated source and drain structures, i.e., the top of source/drain regions 110 is higher than the bottom of the gate stack.
  • the bottom of the contact plug 320 can extend into the source/drain regions for both the non-lifted source/drain regions and the elevated source/drain regions, thereby further increasing the source/drain regions and the second
  • the contact area of the metal silicide layer 112 reduces the contact resistance between the source/drain regions and the metal silicide layer.
  • the structural composition, materials, and forming methods of the various portions of the semiconductor structure may be the same as those described in the method embodiments for forming the semiconductor structure, and are not described herein.

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

一种半导体结构及其制造方法
技术领域
本发明涉及半导体制造技术， 尤其涉及一种半导体结构及其制 造方法。 背景技术
金属氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor, MOSFET)是一种可以广泛应用在数字电路和 模拟电路中的晶体管。 当 MOSFET的栅介质层由高 K介质材料构成 时， 可以有效地减小栅极漏电流， 但是在最初形成高 K栅介质层时， 高 K栅介质层的分子结构可能会稍有缺陷。 为了修复该缺陷， 需要 在较高的温度 (600°C -800°C )下对其进行退火。 此外， 对高 K栅介质 层进行退火还可以提高晶体管的可靠性。 但是， 晶体管中的金属硅 化物层不能承受对高 K介质层进行退火所需的高温， 其中， 金属硅 化物层在高温下其结构会发生变化， 从而导致金属硅化物层电阻率 的增加， 进而降低晶体管的性能。
在现有技术美国专利申请 US2007/0141798A1 中提出一种可以 对高 K栅介质层进行退火但又不破坏金属硅化物层的方法， 该方法 步骤如下：
在衬底上形成具有牺牲栅极的晶体管； 在衬底上沉积第一层间 介质层； 移除所述牺牲栅极形成栅沟槽； 在所述栅沟槽中沉积形成 高 K介电层； 对所述高 K介电层进行退火； 在所述栅沟槽中沉积第 一金属层； 在所述第一层间介质层和所述晶体管上沉积第二层间介 质层； 刻蚀所述第一层间介质层和所述第二层间介质层至源极和漏 极分别形成第一接触沟槽和第二接触沟槽； 在所述第一接触沟槽和 所述第二接触沟槽中沉积第二金属层； 对所述第二金属层进行退火， 在所述源极和漏极形成金属硅化物层； 以及沉积第三金属层填充所 述第一接触沟槽和所述第二接触沟槽。
由于在对高 K介质层进行退火后形成接触层 （如金属硅化物 层） ， 所以避免了金属硅化物层在高温下被破坏。
但是， 上述方法虽然能在对高 K栅介质层进行退火时不破坏金 属硅化物层， 但是该方法的限制是只能在接触沟槽与源 /漏区之间形 成金属硅化物层， 在源 /漏区表面覆盖金属硅化物的区域面积有限， 由此不能充分地降低该晶体管的源 /漏区与金属硅化物层之间的接触 电阻。 因此， 如何降低源 /漏区与接触层 （如金属硅化物层）之间的 接触电阻， 就成了亟待解决的问题。 发明内容
本发明的目的是提供一种半导体结构及其制造方法， 利于减小 源 /漏区与接触层 （如金属硅化物层）之间的接触电阻。
根据本发明的一个方面， 提供一种半导体结构的制造方法， 该方 法包括以下步骤：
a)提供衬底， 并且在所述衬底上形成伪栅堆叠、 附着于所述伪栅堆 叠侧壁的侧墙、 以及位于所述伪栅堆叠两侧的源 /漏区， 其中所述伪栅 堆叠包括伪栅极；
b )在所述源 /漏区表面形成第一接触层；
c )形成覆盖所述第一接触层的层间介质层；
d )去除所述伪栅极或所述伪栅堆叠以形成开口， 在所述开口内填 充第一导电材料或者填充栅介质层和所述第一导电材料，以形成栅堆叠 结构；
e )在所述层间介质层中形成接触孔， 所述接触孔暴露所述第一接 触层或者所述第一接触层和所述源 /漏区 的部分区域；
f)在所述部分区域表面形成第二接触层；
g )在所述接触孔中填充第二导电材料， 形成接触塞。
本发明另一方面还提出一种半导体结构， 该半导体结构包括衬底、 源 /漏区、 栅堆叠结构、 层间介质层、 接触塞，
所述栅堆叠结构形成于所述衬底之上， 包括栅介质层以及栅极； 所述源 /漏区形成于所述衬底之中， 且位于所述栅堆叠结构两侧； 所述层间介质层覆盖所述源 /漏区； 第二导电材料， 其中： — B 、 — "、；： 、 '、 、 在所述层间介质层与所述源 /漏区之间存在第一接触层； 以及 在所述接触塞与所述源 /漏区之间存在第二接触层。
与现有技术相比， 本发明具有以下优点：
1) 在源 /漏区表面形成第一接触层， 以及在接触孔暴露的第一接触 层或者第一接触层和源 /漏区的部分区域表面形成第二接触层， 可增加 在源 /漏区表面覆盖接触层的区域面积， 利于减小源 /漏区与接触层
(如金属硅化物层）之间的接触电阻；
2) 所述第一接触层在形成所述栅堆叠结构时所需的退火温度下具 有热稳定性，可在较高的退火温度（如 850°C )下仍能保持较低的电阻， 所以在后续工艺中可以采用高温处理， 而不易降低半导体结构的性能；
3) 所述第一接触层的形成， 利于减少管状缺陷 (piping defect)的 产生， 进而利于减少半导体结构的短路。 附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述， 本发明的其它特征、 目的和优点将会变得更明显：
图 1为根据本发明的半导体结构制造方法的流程图；
图 2至图 14为根据本发明的一个优选实施例按照图 1所示流程 制造半导体结构的各个阶段的剖面示意图。
图 15为沉积不同厚度的 Ni层所形成的镍-硅化物在不同温度下 的电阻； 以及
图 16为沉积不同厚度的 NiPt层所形成的镍铂-硅化物在不同温 度下的电阻。
附图中相同或相似的附图标记代表相同或相似的部件。 具体实施方式
下面详细描述本发明的实施例， 所述实施例的示例在附图中示 出。 下面通过参考附图描述的实施例是示例性的， 仅用于解释本发 明， 而不能解释为对本发明的限制。
下文的公开提供了许多不同的实施例或例子用来实现本发明的 不同结构。 为了简化本发明的公开， 下文中对特定例子的部件和设 置进行描述。 当然， 它们仅仅为示例， 并且目的不在于限制本发明。 此外， 本发明可以在不同例子中重复参考数字和 /或字母。 这种重复 是为了简化和清楚的目的， 其本身不指示所讨论各种实施例和 /或设 置之间的关系。 此外， 本发明提供了各种特定的工艺和材料的例子， 但是本领域技术人员可以意识到其他工艺的可应用性和 /或其他材 料的使用。 应当注意， 在附图中所图示的部件不一定按比例绘制。 本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地 限制本发明。
下面， 将结合图 2至图 14对图 1中形成半导体结构的方法进行 具体地描述。
参考图 1和图 2, 在步骤 S101 中， 提供衬底 100, 并且在衬底 100上形成伪栅堆叠、 在所述伪栅堆叠侧壁形成侧墙 240、 以及位于 所述伪栅堆叠两侧的源 /漏区 110 , 其中所述伪栅堆叠包括第一栅介 质层 210、 伪栅极 220和覆盖层 230。
在本实施例中， 衬底 100包括硅衬底 (例如硅晶片）。 根据现有技 术公知的设计要求 (例如 P型衬底或者 N型衬底）， 衬底 100可以包 括各种掺杂配置。 其他实施例中衬底 100还可以包括其他基本半导 体， 例如锗。 或者， 衬底 100可以包括化合物半导体（如 III-V族材 料）， 例如碳化硅、 砷化镓、 砷化铟。 典型地， 衬底 100可以具有但 不限于约几百微米的厚度，例如可以在 400um-800um的厚度范围内。 特别地， 可以在衬底 100 中形成隔离区， 例如浅沟槽隔离（STI) 结构 120, 以便电隔离连续的场效应晶体管器件。
在形成伪栅堆叠时， 首先在衬底 100上形成第一栅介质层 210, 在本实施例中， 所述第一栅介质层 210 的材料可以是氧化硅、 氮化 硅及其组合形成，在其他实施例中，也可以是高 K介质，例如， Hf02、 HfSiO、 HfSiON、 HfTaO, HfTiO, HfZrO、 A1203、 La203、 Zr02、 LaAlO 中的一种或其组合， 其厚度可以为 2-10nm; 而后， 在所述第一栅介 质层 210上通过沉积例如 Poly-Si、 Poly-SiGe, 非晶硅， 和 /或， 掺杂 或未掺杂的氧化硅及氮化硅、 氮氧化硅、 碳化硅， 甚至金属形成伪 栅极 220, 其厚度可以为 10-80nm; 最后， 在伪栅极 220上形成覆盖 层 230, 例如通过沉积氮化硅、 氧化硅、 氮氧化硅、 碳化硅及其组合 形成， 用以保护伪栅极 220的顶部区域， 防止伪栅极 220的顶部区 域在后续形成接触层的工艺中与沉积的金属层发生反应。 通过构图， 刻蚀上述沉积的多层结构后， 形成伪栅堆叠。 在另一个实施例中， 伪栅堆叠也可以没有第一栅介质层 210 ,而是在后续的替代栅工艺中 除去伪栅堆叠后形成栅介质层。
形成所述伪栅堆叠后， 在所述伪栅堆叠的侧壁上形成侧墙 240, 用于将栅极隔开。 侧墙 240 可以由氮化硅、 氧化硅、 氮氧化硅、 碳 化硅及其组合， 和 /或其他合适的材料形成。 侧墙 240可以具有多层 结构， 且对于相邻的两层， 其材料可以不同。 侧墙 240 可以通过包 括沉积刻蚀工艺形成， 其厚度范围可以是 lOnm-lOOnm, 如 30nm、 50nm或 80nm。
源 /漏区 110位于伪栅堆叠两侧， 可以通过向衬底 100中注入 P 型或 N型掺杂物或杂质而形成，例如，对于 PMOS来说，源 /漏区 110 可以是 P型掺杂的 SiGe; 对于 NMOS来说， 源 /漏区 110可以是 N 型掺杂的 Si。 源 /漏区 110可以由包括光刻、 离子注入、 扩散和 /或其 他合适工艺的方法形成， 利用通常的半导体加工工艺和步骤， 对所 述半导体结构进行退火， 以激活源 /漏区 110中的掺杂， 退火可以采 用包括快速退火、 尖峰退火等其他合适的方法形成。 在本实施例中， 源 /漏区 110在衬底 100内部， 在其他一些实施例中， 源 /漏区 110可 以是通过选择性外延生长所形成的提升的源漏极结构， 其外延部分 的顶部高于伪栅堆叠底部（本说明书中所指的伪栅堆叠底部意指伪栅 堆叠与衬底 100的交界线）。
参考图 1、 图 3和图 4, 在步骤 S102中， 在所述源 /漏区 110上 表面形成第一接触层 111 , 其中， 对于含硅衬底来说是形成金属硅化 物层。 在下文中以含硅衬底为例进行描述， 将接触层称为金属硅化 物层。 具体地， 如图 3所示， 沉积一层薄的第一金属层 250均匀覆 盖所述衬底 100、 伪栅堆叠以及侧墙 240, 退火后， 由于第一金属层 250与衬底上的硅发生反应， 如图 4所示， 在所述源 /漏区 110上表 面形成所述第一金属硅化物层 111。 通过选择沉积的第一金属层 250 的厚度和材料，可以使得所形成的所述第一金属硅化物层 111在较高 温度（如 850°C )下， 仍具有热稳定性， 能保持较低的电阻率， 利于 减少在后续的半导体结构制造过程中高温退火所导致的第一金属硅 化物层 111电阻率的降低。其中， 所述第一金属层 250的材料可以包 括 Co、 Ni、 NiPt中的一种或者任意组合。
由于 Co与 Si发生反应形成的 CoSi2接触层较厚时仍然具有高温 稳定性， 因此如果所述第一金属层 250选用的材料为 Co, 则由 Co 所形成的第一金属层 250的厚度可以小于 7nm。
参考图 15 , 图 15为沉积不同厚度的 Ni层所形成的镍-硅化物在 不同温度下的电阻，其横坐标表示执行快速热处理工艺（rapid thermal processing, RTP)的温度， 纵坐标表示镍 -硅化物的电阻率， 不同的曲 线表示形成镍-硅化物时所沉积的不同厚度的 Ni层。 从图 15可以看 出， 当快速热处理工艺的温度达到 700°C以上时， 沉积金属 Ni层的 厚度为 2-3nm所形成的镍-硅化物的电阻率相对较低。 则如果所述第 一金属层 250的材料选用 Ni时， 则由 Ni所形成的第一金属层 250 的厚度小于 4nm, 优选为 2-3nm, 这时形成所述第一金属硅化物层 111的厚度大概是所述第一金属层的 2倍， 例如， 当沉积 Ni层的厚 度为 4nm时， 形成的 NiSi的厚度大概为 8nm。
参考图 16, 图 16为沉积不同厚度的 NiPt层所形成的镍铂 -硅化 物在不同温度下的电阻， 图 16由上、 中、 下三个图构成， 其横坐标 都表示执行快速热处理工艺的温度，纵坐标表示镍铂-硅化物的电阻， 上图中的不同曲线表示所述第一金属层 250为 NiPt、 且 Ni的含量为 86%、 Pt的含量为 14%的时候， 不同厚度的 NiPt层所形成的镍铂- 硅化物的电阻率； 中图中的不同曲线表示所述第一金属层 250 为 NiPt,且 Ni的含量为 92%、 Pt的含量为 8%的时候， 不同厚度的 NiPt 层所形成的镍铂-硅化物的电阻率； 下图中的不同曲线表示所述第一 金属层 250为 NiPt、 且 Ni的含量为 96%、 Pt的含量为 4%的时候， 不同厚度的 NiPt层所形成的镍铂 -硅化物的电阻率。 从图 16中可以 看出， 当快速热处理工艺的温度达到 700°C以上时， 沉积的 NiPt层 中 Pt含量为 4%、 且 NiPt层厚度为 2nm的情况下， 所形成的镍铂- 硅化物的电阻相对较低。 因此， 如果所述第一金属层 250 的材料选 用 NiPt时， 则由 NiPt所形成的第一金属层 250的厚度小于 3nm, 优 选地， NiPt中 Pt的含量小于 5%。
经研究表明， 选用 Co、 Ni或 NiPt中的一种或其组合沉积第一 金属层 250后， 对该半导体结构进行退火， 退火后在源 /漏区 110上 形成第一金属硅化物层 111 , 所述第一金属硅化物层 111包括 CoSi2、 NiSi或者 Ni(Pt)Si2_y (其中， 0 < y < l ) 中的一种或其组合， 其厚度 小于 15nm时， 优选小于 6nm, 所获得的第一金属硅化物层 111具有 高温稳定性， 可以承受高达 850°C的高温热退火， 即， 所获得的第一 金属硅化物层 111 在去除伪栅堆叠并形成栅堆叠时所需的退火温度 (如 700°C -800°C )下是热稳定的。 最后通过选择性刻蚀的方式去除 未参加反应形成第一金属硅化物层 111的第一金属层 250。
需强调的是， 此时， 在形成第一接触层 111之前， 还可以去除至 少部分所述侧墙 240; 尤其在所述第一接触层 111为在形成所述栅堆叠 结构时所需的退火温度下热稳定的金属硅化物层时，由于所述第一接触 层 111将进一步扩展至原本承载所述侧墙 240的源漏延展区（即 LDD, 轻掺杂漏区； 本文件内， 也视为源 /漏区 110的一部分）， 进一步扩大了 源 /漏区 110与第一接触层 111之间的接触面积， 利于进一步减小接触 电阻。
需说明的是， 在去除全部侧墙 240时， 伪栅极 220优选为除金属 之外的材料， 以利于分离形成第一金属硅化物层 111 的第一金属与伪 栅极， 尽可能地保持栅极尺寸。
参考图 1和图 5 , 在步骤 S103中， 在所述衬底 100上沉积层间 介质层 300。 所述层间介质层 300可以通过化学气相沉淀 (CVD)、 高 密度等离子体 CVD、 旋涂和 /或其他合适的工艺等方法形成。 所述层 间介质层 300 的材料可以包括氧化硅 (USG)、 掺杂的氧化硅 (如氟硅 玻璃、 硼硅玻璃、 磷硅玻璃、 硼磷硅玻璃）、 低 k电介质材料 (如黑钻 石、 coral等）中的一种或其组合。 所述层间介质层 300的厚度范围可 以是 40nm-150nm, 如 80nm、 lOOnm或 120nm, 且可以具有多层结 构 （相邻两层间， 材料可以不同）。
参考图 1、 图 6至图 10, 在步骤 S104中， 去除所述伪栅极 220 以形成开口 260, 在所述开口 260内填充第一导电材料， 优选为金属 材料， 形成栅堆叠结构。
在本实施例中， 执行替代栅工艺。 首先， 参考图 6, 对层间介质 层 300和伪栅堆叠进行平坦化处理以暴露伪栅极 220的上表面， 例 伪栅极 220和层间介质层 300的上表面齐平（本文件内， 术语 "齐平" 意指两者之间的高度差在工艺误差允许的范围内）。
接着， 一并去除伪栅极 220 和第一栅介质层 210, 暴露栅衬底 100以形成开口 260, 参考图 7(b)。 可以使用湿法刻蚀和 /或干法刻蚀 的方式去除伪栅极 220和第一栅介质层 210。湿法刻蚀工艺包括四甲 基氢氧化铵 (TMAH)、 氢氧化钾 (KOH)或者其他合适刻蚀的溶液； 干 法刻蚀工艺包括六氟化硫 (SF6)、 溴化氢 (HBr)、 碘化氢 (HI)、 氯、 氩、 氦、 甲烷 （及氯代甲烷）、 乙炔、 乙烯等碳的氢化物及其组合， 和 / 或其他合适的材料。
沉积栅介质层 270, 覆盖开口 260的底部以及侧墙 240的内壁， 参考图 8。 所述栅介质层 270的材料可以是高 K介质， 例如， ΗίΌ2、 HfSiO、 HfSiON、 HfTaO、 HfTiO、 HfZrO、 A1203、 La203、 Zr02、 LaAlO 中的一种或其组合， 其厚度可以为 2nm-10nm, 如 5nm或 8nm。 所述 栅介质层 270可以通过 CVD或者原子层沉积 (ALD)的工艺来形成。 所述栅介质层 270还可以具有多层结构， 包括具有上述材料的两个 以上的层。
形成所述栅介质层 270后， 进一步进行退火， 以提高半导体结 构的性能， 退火的温度范围为 600°C至 800°C：。 由于所述第一金属硅 化物层 111在高达 850 °C时仍具有热稳定性，所以对所述栅介质层 270 进行退火不易导致所述第一金属硅化物层 111电阻率的升高、不易降 低该半导体结构的性能。
退火后， 在所述栅介质层 270 上通过沉积第一导电材料的方式 形成金属栅极 280, 参考图 9。 对于 NMOS , 所述第一导电材料可以 是 TaC、 TiN、 TaTbN、 TaErN、 TaYbN、 TaSiN、 HfSiN、 MoSiN、 RuTax、 NiTax中的一种或其组合， 对于 PMOS , 所述第一导电材料可以是 MoNx, TiSiN, TiCN, TaAlC, TiAIN, TaN, PtSix, Ni3Si, Pt, Ru, Ir, Mo, Hf u, RuOx; 其厚度可以为 10nm-80nm, 如 30nm或 50nm。 其中， 金属栅极 280也可以具有多层结构， 包括具有上述材料的两个以上 的层。
在其他实施例中， 当所述第一栅介质层 210的材料为高 K介质 时， 例:^ , Hf02、 HfSiO、 HfSiON、 HfTaO, HfTiO, HfZrO、 A1203、 La203、 Zr02、 LaAlO中的一种或其组合， 也可以只去除所述伪栅极 220以形成开口 260, 参考图 7(a)。 接着， 对所述第一栅介质层 210 进行高温退火， 以修整在形成第一导电材料之前已形成的结构， 然后 再形成金属栅极 280, 其中， 高温退火与形成金属栅极的工艺与上述 形成所述栅介质层 270后所执行的工艺相同， 在此不再赘述。
最后， 执行 CMP平坦化处理， 使所述金属栅极 280与层间介质 层 300的上表面齐平， 形成栅堆叠结构， 参考图 10。
参考图 1和图 12, 在步骤 S105中， 在所述源 /漏区 110之上形 成接触孔 310。 在本实施例中， 刻蚀层间介质层 300直至暴露源 /漏 区 110, 形成接触孔 310 , 其中， 第一金属硅化物层 111可以作为刻 蚀阻挡层， 控制接触孔 310的刻蚀深度。
刻蚀之前先在层间介质层 300和金属栅极 280上覆盖一层光刻 胶层， 对所述光刻胶层进行曝光构图， 形成小孔， 对应要形成接触 孔 310的位置。 在本实施例中， 使用光刻法对层间介质层 300进行 刻蚀并停止于作为刻蚀阻挡层的第一金属硅化物层 111上，以形成接 触孔 310。 光刻胶层的材料可以是烯类单体材料、 含有叠氮醌类化合 物的材料或聚乙烯月桂酸酯材料，当然也可以根据具体的制造需要选择 合适的材料。 在其他实施例中， 可以使用其他的刻蚀方式， 例如， 干法 刻蚀或者湿法刻蚀， 形成接触孔 310。 刻蚀后形成的接触孔 310可以 具有上大下小的锥形结构。 区， 当刻蚀停止于作为刻蚀阻挡层的第一金属硅化物层 111时，可以 更换其他刻蚀溶液对源 /漏区继续进行刻蚀， 直至接触孔 310的底部 进入所述源 /漏区的内部， 从而进一步增大了源 /漏区与第二金属硅化 物层之间的接触面积， 减小了源 /漏区与金属硅化物层之间的接触电 阻。
可选地， 在形成接触孔 310之前， 在层间介质层 300和金属栅极 280上沉积顶层 400, 参考图 11。 所述顶层 400的材料可以是 SiN、 氧 化物及其化合物， 通过 CVD、 高密度等离子体 CVD、 旋涂或其他合适 的方法形成在层间介质层 300和金属栅极 280之上。在该半导体结构形 成的后续过程中，顶层 400可以用来保护金属栅极 280不受到破坏。此 时， 所述顶层材料与所述层间介质层材料需不同。 例如， 在后续工序 中， 向接触孔 310 内沉积第二金属层形成第二金属硅化物层后， 通 过选择性刻蚀去除未反应的第二金属层时， 顶层 400 可以有效地防 止金属栅极 280被刻蚀。
形成接触孔 310后， 去除未反应的光刻胶层。
参考图 1和图 13 , 在步骤 S106中， 在所述接触孔暴露出来的所 述源 /漏区表面上形成第二金属硅化物层。 可以通过金属溅镀方式或 化学气相沉积法， 在接触孔 310 的底部形成第二金属层。 在本实施 例中， 所述第二金属层的材料可以是 Ni或者 NiPt, 其厚度范围可以 为 10nm-25nm,与硅发生反应后所形成的所述第二金属硅化物层 112 为是 NiSi或者 Ni(Pt)Si2_y。 在其他实施例中， 可以采用其他可行的金 属作为第二金属层。 然后， 对该半导体结构进行退火， 退火可以采 用包括快速退火、 尖峰退火等其他合适的方法形成， 使沉积的第二 金属层与源 /漏区 110相接触的部分形成第二金属硅化物层 112。 由 于所形成的第二金属硅化物不需要经受对高 K栅介质层的高温处 理， 因此所述第二金属硅化物层不需要具有高温热稳定性， 可以形 成比第一金属硅化物层更厚的第二金属硅化物层， 以进一步降低接 触电阻， 例如所形成的第二金属硅化物层的厚度的范围优选为 15nm-35nm。接着， 通过选择性刻蚀的方式去除未参加反应形成第二 金属硅化物层 112的第二金属层。
在其他实施例中， 对于刻蚀层间介质层 300 以及源 /漏区 110, 以暴露所述源 /漏区 110中部分区域而形成的到达源 /漏区 110内部的 接触孔 310, 沉积后的第二金属层所形成的第二金属硅化物层， 覆盖 所述接触孔 310的底部、 以及由所述源 /漏区 110暴露部分所形成的 接触孔 310 的部分侧壁。 其中， 所述第二金属层的成分与厚度与前 述实施例中相同， 在此不再赞述。
参考图 1和图 14 , 最后， 执行步骤 S107 , 在所述接触孔 310中 填充第二导电材料， 优选为接触金属， 形成接触塞 320。 所述接触金 属可以是\¥、 TiAl、 Al等金属或合金。 可选地， 在向所述接触孔 310 中填充接触金属之前， 可以通过 ALD、 CVD、 PVD等沉积工艺先在 接触孔 310整个内壁和底部沉积一层衬层 (未示出）， 所述衬层的材料 可以是 Ti、 TiN、 Ta、 TaN或其组合， 其厚度的范围是 5nm-20nm, 如 10nm或 15nm。 填充接触金属后，对所述接触金属进行 CMP平坦 化处理， 使接触金属的上表面与层间介质层 300的上表面齐平。
随后按照常规半导体制造工艺的步骤完成该半导体结构的制 造。
在上述步骤完成后， 在所述半导体结构中， 形成了两层金属硅 化物， 分别为位于层间介质层 300与源 /漏区 110之间的第一金属硅 化物层 111 ,以及位于接触塞 320与源 /漏区 110之间的第二金属硅化 物层 112。 与现有技术相比， 由于增加了接触层（如第一金属硅化物 层 111 ),从而进一步降低了源 /漏区与金属硅化物层之间的接触电阻； 除此之外， 通过沉积薄的第一金属层 250 而形成的所述第一金属硅 化物层 111 , 在高达 850°C的时候仍具有热稳定性， 从而避免了在形 成所述第一金属硅化物层 111后， 对由高 K介质构成的第一栅介质 层 210或者栅介质层 270进行退火时， 由于高温所导致的所述第一 金属硅化物层 111电阻率的增加。由于第一金属硅化物层 111与第二 金属硅化物层 112 的结合扩大了接触塞与源漏区的接触面积， 所以 本发明提供的半导体的制造方法， 可以有效地减小源 /漏区与接触塞 之间的接触电阻， 利于提高半导体结构的性能。 另外， 第一金属硅 化物层 111的形成，还可以减少管状缺陷，有效地减少半导体结构短 路。
为了更清楚地理解根据上述半导体结构的制造方法所形成的半 导体结构， 下面根据图 14对所述半导体结构进行说明。
参考图 14, 图 14为完成图 1中所示的步骤后最终形成的半导体 结构的剖面图。 在本实施例中， 所述半导体结构包括： 衬底 100、 源 /漏区 110、 栅堆叠结构、 层间介质层 300以及接触塞 320。 其中， 所 述源 /漏区 110形成于所述衬底 100之中； 所述栅堆叠结构形成于所 述衬底 100之上， 位于源 /漏区 110之间， 所述栅堆叠结构包括栅介 质层 270以及金属栅极 280, 所述金属栅极 280位于所述栅介质层 270之上； 所述层间介质层 300覆盖所述源 /漏区 110; 所述接触塞 320包括填充于贯穿所述层间介质层 300并与源 /漏区 110电连接的 接触孔 310(参考图 13)内的接触金属 （即第二导电材料）。 在所述层 间介质层 300与所述源 /漏区 110之间存在第一金属硅化物层 111 ,以 及在所述接触塞底部和侧壁与所述源 /漏区 110之间存在第二金属硅 化物层 112。
所述第一金属硅化物层 111 包括 CoSi2、 NiSi或者 Ni(Pt)Si2_y中的 一种或其组合， 其厚度可以小于 15nm, 优选小于 6nm; 所述第二金属 硅化物层 112包括 NiSi或者 Ni(Pt)Si2_y中的一种，其厚度的范围可以在 15nm-35nm之间， 所述第二金属硅化物层 112的厚度大于所述第一金 属硅化物层 111的厚度。
在另一个实施例中， 源 /漏区 110可以是提升的源漏极结构， 即， 源 /漏区 110的顶部高于栅堆叠的底部。
在又一个实施例中，无论对于非提升的源 /漏区以及提升的源 /漏区， 接触塞 320的底部均可延伸至源 /漏区内， 从而进一步增大源 /漏区与第 二金属硅化物层 112的接触面积， 减小源 /漏区与金属硅化物层之间的 接触电阻。
其中， 对半导体结构各实施例中各部分的结构组成、 材料及形 成方法等均可与前述半导体结构形成的方法实施例中描述的相同， 不在赘述。
虽然关于示例实施例及其优点已经详细说明， 应当理解在不脱 离本发明的精神和所附权利要求限定的保护范围的情况下， 可以对 这些实施例进行各种变化、 替换和修改。 对于其他例子， 本领域的 普通技术人员应当容易理解在保持本发明保护范围内的同时， 工艺 步骤的次序可以变化。
此外， 本发明的应用范围不局限于说明书中描述的特定实施例 的工艺、 机构、 制造、 物质组成、 手段、 方法及步骤。 从本发明的 公开内容， 作为本领域的普通技术人员将容易地理解， 对于目前已 存在或者以后即将开发出的工艺、 机构、 制造、 物质组成、 手段、 方法或步骤， 其中它们执行与本发明描述的对应实施例大体相同的 功能或者获得大体相同的结果， 依照本发明可以对它们进行应用。 因此， 本发明所附权利要求旨在将这些工艺、 机构、 制造、 物质组 成、 手段、 方法或步骤包含在其保护范围内。

Claims

权 利 要 求
1. 一种半导体结构的制造方法， 该方法包括以下步骤：
a)提供衬底 (100), 并且在所述衬底 (100)上形成伪栅堆叠、 附着于 所述伪栅堆叠侧壁的侧墙 (240)、 以及位于所述伪栅堆叠两侧的源 /漏区 (110), 其中所述伪栅堆叠包括伪栅极 (220);
b)在所述源 /漏区（110)表面形成第一接触层 (111);
c)形成覆盖所述第一接触层（111 ) 的层间介质层 (300);
d) 去除所述伪栅极 (220)或所述伪栅堆叠以形成开口（260)， 在所述 开口（260)内填充第一导电材料（280 ) 或者填充栅介质层（270 ) 和所 述第一导电材料（280 ) , 以形成栅堆叠结构；
e) 在所述层间介质层 (300)中形成接触孔 (310), 所述接触孔 (310)暴 露所述第一接触层（ 111 )或者所述第一接触层（ 111 )和所述源 /漏区（110) 的部分区域；
f) 在所述部分区域表面形成第二接触层 (112);
g) 在所述接触孔 (310)中填充第二导电材料， 形成接触塞（320 ) 。
2. 根据权利要求 1所述的方法， 其中：
所述第一接触层 (111)为 CoSi2、 NiSi或者 Ni(Pt)Si2_y中的一种或其 组合且其厚度小于 15nm。
3. 根据权利要求 1所述的方法， 其中：
在所述步骤 b ) 中， 形成第一接触层（111 ) 的步骤包括，
在暴露的所述源 /漏区（110)表面形成第一金属层 (250), 所述第一金 属层 (250)的材料包括 Co、 Ni、 NiPt中的一种或者组合；
执行第一退火操作， 使所述第一金属层 (250)与暴露的所述源 /漏区 (110)表面反应；
去除未反应的所述第一金属层 (250)。
4. 根据权利要求 3所述的方法， 其中：
如果所述第一金属层 (250)的材料为 Co, 则 Co的厚度小于 7nm; 如果所述第一金属层 (250)的材料为 Ni, 则 Ni的厚度小于 4nm; 以 及
如果所述第一金属层 (250)的材料为 NiPt,则 NiPt的厚度小于 3nm。
5. 根据权利要求 3所述的方法， 其中：
如果所述第一金属层 (250)的材料为 NiPt,则 NiPt中 Pt的含量小于
5%。
6. 根据权利要求 2所述的方法， 其中所述第一接触层 (111)的厚度 小于 6nm。
7. 根据权利要求 1所述的方法， 其中， 在所述步骤 d)和所述步骤 e)之间还执行步骤 i), 该步骤 i)包括：
i) 形成覆盖所述栅堆叠结构和所述层间介质层 (300)的顶层 (400) , 此时， 在步骤 e ) 中， 形成接触孔 (310)时， 在所述栅堆叠结构上保 留有所述顶层 (400)。
8. 根据权利要求 1所述的方法， 其中， 所述第二接触层 (112)包括 NiSi或者 Ni(Pt)Si2_y中的一种。
9. 根据权利要求 1所述的方法， 其中， 所述步骤 f)包括：
在暴露的所述部分区域上形成第二金属层；
执行第二退火操作， 使所述第二金属层与暴露的所述源 /漏区 (110) 表面反应；
去除未反应的所述第二金属层。
10.根据权利要求 9所述的方法， 其中：
所述第二金属层的材料包括 Ni或者 NiPt中的一种。
11.根据权利要求 1所述的方法， 其中：
所述第二接触层 (112)的厚度大于所述第一接触层 (111)的厚度。
12.根据权利要求 9或 10所述的方法， 其中：
所述第二金属层的厚度在 10nm至 25nm的范围内。
13.根据权利要求 1所述的方法， 其中所述源 /漏区（110)为提升源 / 漏区。
14. 根据权利要求 1所述的方法， 其中， 在所述步骤 d)中， 在形成 开口（260)和形成栅堆叠结构之间还包括：
进行第三退火操作， 以修整在形成第一导电材料之前已形成的结 构。
15. 根据权利要求 1 所述的方法， 其中， 在形成第一接触层 (111) 之前， 还包括： 去除至少部分所述侧墙 (240)。
16. 一种半导体结构， 该半导体结构包括衬底 (100)、 源 /漏区（110)、 栅堆叠结构、 层间介质层 (300)、 接触塞 (320), 其中：
所述栅堆叠结构形成于所述衬底 (100)之上， 包括栅介质层 (270)以 及栅极 (280);
所述源 /漏区（110)形成于所述衬底 (100)之中， 且位于所述栅堆叠结 构两侧；
所述层间介质层 (300)覆盖所述源 /漏区（110);
所述接触塞 (320)包括嵌于所述层间介质层 (300)中并与所述源 /漏区
(110)电连接的第二导电材料， 其特征在于：
在所述层间介质层 (300)与所述源 /漏区（110)之间存在第一接触层
(111) ; 以及
在所述接触塞 (320)与所述源 /漏区（110)之间存在第二接触层 (112)。
17.根据权利要求 16所述的半导体结构， 其中：
所述第一接触层 (111)包括 CoSi2、 NiSi或者 Ni(Pt)Si2_y中的一种或 其组合。
18. 根据权利要求 16所述的半导体结构， 其中：
所述第二接触层 (112)包括 NiSi或者 Ni(Pt)Si2_y中的一种。
19.根据权利要求 16所述的半导体结构， 其中：
所述第一接触层 (111)的厚度小于 15nm。
20.根据权利要求 16所述的半导体结构， 其中：
所述第一接触层 (111)的厚度小于 6nm。
21. 根据权利要求 16所述的半导体结构， 其中：
所述第二接触层 (112)的厚度大于所述第一接触层 (111)的厚度。
22.根据权利要求 16或 21所述的半导体结构， 其中： 所述第二接触层 (112)的厚度在 15nm至 35nm的范围内。
23. 根据权利要求 16所述的半导体结构， 其中：
所述接触塞 (320)延伸至所述源 /漏区（110)内部。
PCT/CN2011/071350 2010-12-03 2011-02-27 一种半导体结构及其制造方法 Ceased WO2012071813A1 (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US13/379,658 US8642471B2 (en) 2010-12-03 2011-02-27 Semiconductor structure and method for manufacturing the same
CN201190000060.3U CN202651088U (zh) 2010-12-03 2011-02-27 一种半导体结构

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201010572608.3 2010-12-03
CN201010572608.3A CN102487014B (zh) 2010-12-03 2010-12-03 一种半导体结构及其制造方法

Publications (1)

Publication Number Publication Date
WO2012071813A1 true WO2012071813A1 (zh) 2012-06-07

Family

ID=46152490

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2011/071350 Ceased WO2012071813A1 (zh) 2010-12-03 2011-02-27 一种半导体结构及其制造方法

Country Status (3)

Country Link
US (1) US8642471B2 (zh)
CN (2) CN102487014B (zh)
WO (1) WO2012071813A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108122980A (zh) * 2016-11-29 2018-06-05 台湾积体电路制造股份有限公司 半导体装置

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102487014B (zh) * 2010-12-03 2014-03-05 中国科学院微电子研究所 一种半导体结构及其制造方法
US20120235244A1 (en) * 2011-03-18 2012-09-20 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor Structure and Method for Manufacturing the Same
CN102842503B (zh) * 2011-06-20 2015-04-01 中芯国际集成电路制造(北京)有限公司 半导体器件的制造方法
KR101952119B1 (ko) 2012-05-24 2019-02-28 삼성전자 주식회사 메탈 실리사이드를 포함하는 반도체 장치 및 이의 제조 방법
CN103515293B (zh) * 2012-06-25 2016-03-30 中芯国际集成电路制造(上海)有限公司 一种用于形成接触孔的方法
CN103545207B (zh) * 2012-07-11 2017-07-11 中国科学院微电子研究所 半导体器件制造方法
US20140048888A1 (en) * 2012-08-17 2014-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained Structure of a Semiconductor Device
US20140073106A1 (en) 2012-09-12 2014-03-13 International Business Machines Corporation Lateral bipolar transistor and cmos hybrid technology
CN103050438B (zh) * 2012-12-18 2016-08-03 深圳深爱半导体股份有限公司 接触孔的刻蚀方法
US20140306290A1 (en) * 2013-04-11 2014-10-16 International Business Machines Corporation Dual Silicide Process Compatible with Replacement-Metal-Gate
CN104217992B (zh) * 2013-06-05 2017-03-01 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN104347418B (zh) * 2013-08-05 2019-11-01 中芯国际集成电路制造(上海)有限公司 Mos晶体管的形成方法
US9153483B2 (en) * 2013-10-30 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
CN104821277B (zh) * 2014-01-30 2018-11-16 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
US10032876B2 (en) 2014-03-13 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Contact silicide having a non-angular profile
US20150372100A1 (en) * 2014-06-19 2015-12-24 GlobalFoundries, Inc. Integrated circuits having improved contacts and methods for fabricating same
CN105336600B (zh) * 2014-08-14 2019-04-19 中国科学院微电子研究所 形成金属硅化物的方法及其湿法腐蚀混合液配方
KR102254031B1 (ko) 2014-10-10 2021-05-20 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9496394B2 (en) 2014-10-24 2016-11-15 Globalfoundries Inc. Semiconductor structures with field effect transistor(s) having low-resistance source/drain contact(s)
KR102290538B1 (ko) 2015-04-16 2021-08-19 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9484431B1 (en) * 2015-07-29 2016-11-01 International Business Machines Corporation Pure boron for silicide contact
US11049939B2 (en) * 2015-08-03 2021-06-29 Semiwise Limited Reduced local threshold voltage variation MOSFET using multiple layers of epi for improved device operation
EP3353813B1 (en) 2015-09-25 2024-06-05 Intel Corporation Semiconductor device contacts with increased contact area
US20170194454A1 (en) * 2016-01-06 2017-07-06 International Business Machines Corporation NiPt AND Ti INTERSECTING SILICIDE PROCESS AND STRUCTURE
US20180145096A1 (en) * 2016-11-23 2018-05-24 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US10256143B2 (en) * 2016-12-14 2019-04-09 Taiwan Semiconductor Manufacturing Co., Ltd. Replacement contacts
CN108573923B (zh) * 2017-03-07 2021-08-06 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109390235B (zh) * 2017-08-02 2021-11-12 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110534433B (zh) * 2018-05-25 2023-09-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110600369A (zh) * 2019-08-09 2019-12-20 长江存储科技有限责任公司 半导体器件的制备方法及半导体器件
US11373696B1 (en) 2021-02-19 2022-06-28 Nif/T, Llc FFT-dram
CN115000003B (zh) * 2022-05-24 2025-12-09 上海华力集成电路制造有限公司 金属零层的制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1411060A (zh) * 2001-09-27 2003-04-16 三菱电机株式会社 半导体装置及其制造方法
US20090023261A1 (en) * 2007-07-20 2009-01-22 Sony Corporation Method for manufacturing semiconductor device
CN101536176A (zh) * 2006-08-31 2009-09-16 先进微装置公司 具有在接触区域中的局部设置金属硅化物区的晶体管以及形成该晶体管的方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000223568A (ja) * 1999-02-02 2000-08-11 Mitsubishi Electric Corp 半導体装置およびその製造方法
US20070108514A1 (en) * 2003-04-28 2007-05-17 Akira Inoue Semiconductor device and method of fabricating the same
JP4247257B2 (ja) * 2006-08-29 2009-04-02 株式会社東芝 半導体装置の製造方法
CN102487014B (zh) * 2010-12-03 2014-03-05 中国科学院微电子研究所 一种半导体结构及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1411060A (zh) * 2001-09-27 2003-04-16 三菱电机株式会社 半导体装置及其制造方法
CN101536176A (zh) * 2006-08-31 2009-09-16 先进微装置公司 具有在接触区域中的局部设置金属硅化物区的晶体管以及形成该晶体管的方法
US20090023261A1 (en) * 2007-07-20 2009-01-22 Sony Corporation Method for manufacturing semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108122980A (zh) * 2016-11-29 2018-06-05 台湾积体电路制造股份有限公司 半导体装置
CN108122980B (zh) * 2016-11-29 2023-01-06 台湾积体电路制造股份有限公司 半导体装置与半导体装置形成方法

Also Published As

Publication number Publication date
CN102487014B (zh) 2014-03-05
CN102487014A (zh) 2012-06-06
US20120205728A1 (en) 2012-08-16
US8642471B2 (en) 2014-02-04
CN202651088U (zh) 2013-01-02

Similar Documents

Publication Publication Date Title
CN102487014B (zh) 一种半导体结构及其制造方法
CN103107091B (zh) 一种半导体结构及其制造方法
CN101950756B (zh) n型场效应晶体管、其金属栅极及其制造方法
CN103137488B (zh) 半导体器件及其制造方法
CN113690141B (zh) 制造半导体器件的方法和半导体器件
CN202721115U (zh) 一种半导体结构
CN202487541U (zh) 一种半导体结构
WO2013026243A1 (zh) 一种半导体结构及其制造方法
CN103377924B (zh) 一种半导体结构及其制造方法
WO2013067725A1 (zh) 一种半导体结构的制造方法
CN102142373B (zh) 一种半导体器件的制造方法
TWI764292B (zh) 半導體元件及其製造方法
CN102655094B (zh) 一种半导体结构及其制造方法
TWI801923B (zh) 半導體元件及其製造方法
WO2012167508A1 (zh) 一种半导体结构及其制造方法
CN102683210B (zh) 一种半导体结构及其制造方法
CN203134802U (zh) 一种半导体结构
CN109103102B (zh) 半导体结构及其形成方法
CN102856206B (zh) 一种半导体结构及其制造方法
CN109727914B (zh) 半导体结构及其形成方法
CN103383914B (zh) 半导体结构及其制造方法
CN117423736A (zh) 半导体装置、其制造方法及形成连续的金属盖的方法
WO2012162963A1 (zh) 一种半导体结构的制造方法
WO2013189127A1 (zh) 半导体结构及其制造方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201190000060.3

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 13379658

Country of ref document: US

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11845665

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 11845665

Country of ref document: EP

Kind code of ref document: A1