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WO2011155174A1 - 薄膜トランジスタ基板及びその製造方法 - Google Patents

薄膜トランジスタ基板及びその製造方法 Download PDF

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WO2011155174A1
WO2011155174A1 PCT/JP2011/003179 JP2011003179W WO2011155174A1 WO 2011155174 A1 WO2011155174 A1 WO 2011155174A1 JP 2011003179 W JP2011003179 W JP 2011003179W WO 2011155174 A1 WO2011155174 A1 WO 2011155174A1
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WO
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semiconductor layer
electrode
recess
substrate
thin film
Prior art date
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Ceased
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PCT/JP2011/003179
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English (en)
French (fr)
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恵信 宮本
興史 中川
純史 太田
近間　義雅
徳生 吉田
鈴木　正彦
祥征 春本
徹也 山下
Yuuji MIZUNO (水野 裕二)
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines

Definitions

  • the present invention relates to a thin film transistor substrate and a manufacturing method thereof, and more particularly to a thin film transistor substrate provided with a thin film transistor using a semiconductor layer made of an oxide semiconductor and a manufacturing method thereof.
  • An active matrix drive type display panel includes a TFT substrate provided with, for example, a thin film transistor (hereinafter also referred to as “TFT”) as a switching element for each pixel which is the minimum unit of an image. .
  • TFT thin film transistor
  • Patent Document 1 a semiconductor thin film is formed on a glass substrate via a gate electrode and a gate insulating film, a channel protective film is formed on the semiconductor thin film, and the semiconductor thin film is formed using the channel protective film as a mask.
  • a method for manufacturing a TFT is disclosed, in which a source / drain electrode is formed on a semiconductor thin film via an ohmic layer after dry etching until the thickness is almost halved.
  • a source / drain electrode is formed on the surface of a clean semiconductor thin film through an ohmic layer by removing an oxide film and a contaminated portion on the surface of the semiconductor thin film. It is described that the transistor characteristics can be stabilized.
  • a TFT substrate uses a semiconductor layer made of an oxide semiconductor (hereinafter also referred to as “oxide semiconductor layer”) instead of a conventional TFT using a semiconductor layer made of amorphous silicon, and has high mobility and high reliability. TFTs having good characteristics such as high off-state current and low off-current have been proposed.
  • a bottom-gate TFT using an oxide semiconductor layer includes, for example, a gate electrode provided over a glass substrate, a gate insulating film provided so as to cover the gate electrode, and a gate over the gate insulating film.
  • An oxide semiconductor layer provided in an island shape so as to overlap with the electrode, and a source electrode and a drain electrode provided on the oxide semiconductor layer so as to be separated from each other are provided.
  • the surface of the oxide semiconductor layer exposed from the source electrode and the drain electrode becomes a conductor by, for example, a reduction reaction that occurs in the sputtering process, and a good on / off ratio cannot be obtained. There is a fear.
  • the present invention has been made in view of such a point, and an object of the present invention is to obtain a good on / off ratio in a TFT using an oxide semiconductor layer.
  • a recess is provided on the surface of a channel region of a semiconductor layer made of an oxide semiconductor so as to extend along the channel width direction.
  • a thin film transistor substrate includes a gate electrode provided on the substrate, a gate insulating film provided so as to cover the gate electrode, and provided on the gate insulating film so as to overlap the gate electrode.
  • a thin film transistor is provided that includes a semiconductor layer made of an oxide semiconductor in which a channel region is disposed, and a source electrode and a drain electrode that are provided on the semiconductor layer and spaced apart from each other through the channel region.
  • a recess is provided on the surface of the channel region of the semiconductor layer so as to extend along the channel width direction.
  • the recess is provided in the surface of the channel region of the semiconductor layer made of the oxide semiconductor so as to extend along the channel width direction, a voltage is applied between the gate electrode and the semiconductor layer.
  • channel current off-state current
  • a channel current ON current
  • the on-current is maintained and the off-current is suppressed, so that a favorable on / off ratio can be obtained in the TFT using the oxide semiconductor layer.
  • the recess may be provided in the entire semiconductor layer exposed from the source electrode and the drain electrode.
  • the source electrode and the drain electrode function as a mask for forming the recess. Therefore, since it is not necessary to separately form a mask for forming the recess, an increase in the number of manufacturing steps and manufacturing cost is suppressed.
  • the semiconductor layer may have semiconductor properties at the bottom of the recess, and may have conductivity at the edge of the recess.
  • the semiconductor layer has semiconductivity at the bottom of the recess and conductivity at the edge of the recess, so that a voltage is generated between the gate electrode and the semiconductor layer. Is applied, a channel current (on-current) flows through the bottom of the semiconductor layer recess having semiconductor properties, and when no voltage is applied between the gate electrode and the semiconductor layer, the semiconductor layer The channel current (off-state current) is suppressed through the recess and the bottom having the semiconductor property.
  • the method of manufacturing a thin film transistor substrate according to the present invention includes: a gate forming step of forming a gate electrode on the substrate; and a gate insulating film is formed so as to cover the gate electrode, and then the gate electrode is formed on the gate insulating film.
  • a method of manufacturing a thin film transistor substrate comprising a drain formation step, wherein a recess is formed on a surface of a channel region of the semiconductor layer so as to extend along a channel width direction, and a short circuit between the source electrode and the drain electrode is performed. And a recess forming step for releasing.
  • the channel in the recess forming step, extends in the channel width direction to the surface of the channel region of the semiconductor layer made of an oxide semiconductor (for releasing the short circuit between the source electrode and the drain electrode). Since the recess is formed, channel current (off-state current) hardly flows on the surface of the semiconductor layer when no voltage is applied between the gate electrode and the semiconductor layer. Further, when a voltage is applied between the gate electrode and the semiconductor layer, a channel current (ON current) flows through the bottom of the recess of the semiconductor layer on the surface of the semiconductor layer. Accordingly, the on-current is maintained and the off-current is suppressed, so that a favorable on / off ratio can be obtained in the TFT using the oxide semiconductor layer.
  • the semiconductor layer may be etched using the source electrode and the drain electrode as a mask.
  • the recess of the semiconductor layer is formed by etching the semiconductor layer using the source electrode and the drain electrode as a mask. Therefore, it is necessary to separately form a mask for forming the recess. The increase in the number of manufacturing steps and the manufacturing cost is suppressed.
  • the concave portion is provided on the surface of the channel region of the semiconductor layer made of an oxide semiconductor so as to extend along the channel width direction, in the TFT using the oxide semiconductor layer, good on / off An off ratio can be obtained.
  • FIG. 1 is a cross-sectional view illustrating a liquid crystal display panel including the TFT substrate according to the first embodiment.
  • FIG. 2 is a plan view of the TFT substrate according to the first embodiment.
  • FIG. 3 is a cross-sectional view of the TFT substrate along the line III-III in FIG.
  • FIG. 4 is a cross-sectional view of the counter substrate constituting the liquid crystal display panel according to the first embodiment.
  • FIG. 5 is an explanatory view showing the manufacturing process of the TFT substrate according to Embodiment 1 in cross section.
  • FIG. 6 is an explanatory view showing in cross section the manufacturing process of the counter substrate according to the first embodiment.
  • FIG. 7 is a graph showing the relationship between etching time and elemental composition ratio in the first experimental example.
  • FIG. 8 is a graph showing TFT characteristics in the second experimental example.
  • FIG. 9 is a cross-sectional view of the TFT substrate according to the second embodiment.
  • FIG. 10 is a cross-sectional view of a
  • Embodiment 1 of the Invention 1 to 8 show Embodiment 1 of a TFT substrate and a manufacturing method thereof according to the present invention.
  • FIG. 1 is a cross-sectional view showing a liquid crystal display panel 50 including the TFT substrate 30a of this embodiment.
  • 2 is a plan view of the TFT substrate 30a of the present embodiment
  • FIG. 3 is a cross-sectional view of the TFT substrate 30a taken along line III-III in FIG.
  • FIG. 4 is a cross-sectional view of the counter substrate 40 constituting the liquid crystal display panel 50 of the present embodiment.
  • the liquid crystal display panel 50 includes a TFT substrate 30a and a counter substrate 40 provided so as to face each other, a liquid crystal layer 45 provided between the TFT substrate 30a and the counter substrate 40, and a TFT substrate.
  • 30a and the counter substrate 40 are bonded to each other, and a sealing material 46 provided in a frame shape is provided between the TFT substrate 30a and the counter substrate 40 to enclose the liquid crystal layer 45.
  • the TFT substrate 30a is provided between the insulating substrate 10a, the plurality of gate lines 14a provided on the insulating substrate 10a so as to extend in parallel with each other, and the gate lines 14a, respectively.
  • a plurality of capacitance lines 14b arranged to extend in parallel to each other, a gate insulating film 15 provided so as to cover each gate line 14a and each capacitance line 14b, and each gate line 14a on the gate insulating film 15.
  • a plurality of source lines 19a provided so as to extend in parallel with each other in a direction orthogonal to each other, and each intersection of each gate line 14a and each source line 19a, that is, each pixel which is the minimum unit of an image.
  • a plurality of TFTs 5a, a protective film 20a provided so as to cover each TFT 5a, an interlayer insulating film 21 provided on the protective film 20a, and a mask on the interlayer insulating film 21 Includes a plurality of pixel electrodes 22 provided in Rikusu shape, orientation film provided so as to cover the pixel electrode 22 and (not shown).
  • the TFT 5a includes a gate electrode (14a) provided on the insulating substrate 10a, a gate insulating film 15 provided so as to cover the gate electrode (14a), and a gate insulating film 15
  • the semiconductor layer 16a provided on the semiconductor layer 16a so as to overlap the gate electrode (14a), and the source electrode provided on the semiconductor layer 16a and provided so as to be separated from each other via the channel region C 19aa and a drain electrode 19b.
  • the gate electrode (14a) is a part of each gate line 14a as shown in FIG. Further, as shown in FIG. 3, the gate electrode (14a), that is, the gate line 14a has a laminated structure in which a first metal layer 11a and a second metal layer 12a are sequentially laminated.
  • the capacitor line 14b similarly to the gate line 14a, has a stacked structure in which a first metal layer 11b and a second metal layer 12b are sequentially stacked as shown in FIG.
  • the source electrode 19aa is a portion in which each source line 19a protrudes laterally in an L shape. Further, as shown in FIG. 3, the source electrode 19aa and the source line 19a have a stacked structure in which a first metal layer 17a and a second metal layer 18a are sequentially stacked.
  • the drain electrode 19b is connected to the pixel electrode 22 through a contact hole 21a formed in the laminated film of the protective film 20a and the interlayer insulating film 21, and also shown in FIGS.
  • the auxiliary capacitor 6 is configured by overlapping the capacitor line 14 b through the gate insulating film 15.
  • the drain electrode 19b has a stacked structure in which a first metal layer 17b and a second metal layer 18b are sequentially stacked.
  • the semiconductor layer 16a is made of, for example, an In—Ga—Zn—O-based oxide semiconductor.
  • a recess R is provided on the surface of the channel region C disposed between the source electrode 19aa and the drain electrode 19b so as to extend along the channel width direction, as shown in FIG. .
  • the recess R is provided in the entire semiconductor layer 16a exposed from the source electrode 19aa and the drain electrode 19b, so that the surface of the semiconductor layer 16a has an H shape in a plan view. Is provided.
  • the counter substrate 40 includes an insulating substrate 10b, a black matrix 31 provided in a lattice shape on the insulating substrate 10b, and a red layer and a green layer provided between the lattices of the black matrix 31, respectively. And a plurality of colored layers 32 such as a blue layer, a common electrode 33 provided so as to cover the black matrix 31 and each colored layer 32, a photo spacer 34 provided in a column shape on the common electrode 33, and a common electrode 33. And an alignment film (not shown) provided so as to cover the surface.
  • the liquid crystal layer 45 is made of a nematic liquid crystal material having electro-optical characteristics.
  • the liquid crystal display panel 50 configured as described above applies a predetermined voltage for each pixel to the liquid crystal layer 45 disposed between each pixel electrode 22 on the TFT substrate 30a and the common electrode 33 on the counter substrate 40, thereby generating liquid crystal.
  • the transmittance of light transmitted through the panel is adjusted for each pixel to display an image.
  • FIG. 5 is an explanatory view showing the manufacturing process of the TFT substrate 30a of this embodiment in cross section corresponding to the cross sectional view of FIG. 3, and FIG. 6 corresponds to the cross sectional view of FIG. It is explanatory drawing which shows the manufacturing process of the opposing board
  • the manufacturing method of the liquid crystal display panel 50 of the present embodiment includes a TFT substrate manufacturing process including a gate forming process, a semiconductor layer forming process, a source / drain forming process, and a recess forming process, a counter substrate manufacturing process, and a liquid crystal injection process.
  • a first metal film such as a titanium film and a second metal film (such as an aluminum film or a copper film) are formed on the entire substrate of the insulating substrate 10a such as a glass substrate by sputtering.
  • the metal laminated film is subjected to photolithography, wet etching, and resist removal cleaning, thereby forming the gate line 14a as shown in FIG.
  • the gate electrode (14a) and the capacitor line 14b are formed (gate forming step).
  • a silicon nitride film (thickness of about 100 nm to 500 nm) or silicon oxide is formed on the entire substrate on which the gate line 14a, the gate electrode 14a, and the capacitor line 14b are formed by a CVD (Chemical Vapor Deposition) method.
  • a gate insulating film 15 is formed by forming a stacked film of a film and a silicon nitride film, and an In—Ga—Zn—O-based oxide semiconductor film (thickness of 5 nm to 300 nm) is formed by sputtering. After that, the oxide semiconductor film is subjected to photolithography, wet etching, and resist peeling cleaning to form a semiconductor layer 16 as shown in FIG. Layer forming step).
  • a first metal film such as a titanium film and a second metal film such as an aluminum film (thickness of 50 nm to 50 nm) are formed on the entire substrate on which the semiconductor layer 16 is formed by sputtering.
  • the second metal layers 18a and 18b are formed by performing photolithography, wet etching, and resist peeling and cleaning on the second metal film.
  • boron trichloride gas 270 sccm
  • chlorine gas 90 sccm
  • first metal layers 17a and 17b are formed as shown in FIG. a, (source-drain forming step) to form a source electrode 19aa and the drain electrode 19b, to form a recess R in the surface of the channel region C of the semiconductor layer 16 (recess forming step).
  • the semiconductor layer 16a having the recess R and the TFT 5a including the semiconductor layer 16a are formed.
  • sccm means “standard cubic centimeters per minute” and is a unit indicating a flow rate (cc) per minute. Note that the above-described gas flow rate and high-frequency power value are examples, and depend on the size of the chamber and the substrate.
  • an inorganic insulating film 20 such as a silicon oxide film (thickness of about 10 nm to 500 nm) is formed on the entire substrate on which the TFT 5a is formed, for example, by CVD.
  • a photosensitive resin is applied to a thickness of about 1.0 ⁇ m to 3.0 ⁇ m on the entire substrate on which the inorganic insulating film 20 is formed by, for example, spin coating or slit coating, and the coating film is applied to photolithography.
  • the interlayer insulating film 21 having the contact hole 21a is formed by patterning using dry etching, the inorganic insulating film 20 is dry-etched through the contact hole 21a, as shown in FIG. Then, the protective film 20a is formed.
  • a transparent conductive film such as, for example, an ITO (Indium Tin Oxide) film (thickness of about 50 nm to 200 nm) is formed by sputtering on the entire substrate on which the protective film 20a and the interlayer insulating film 21 are formed. Then, the transparent conductive film is subjected to photolithography, wet etching, and resist peeling cleaning to form the pixel electrode 22 as shown in FIG.
  • ITO Indium Tin Oxide
  • the TFT substrate 30a can be manufactured as described above.
  • a black colored photosensitive resin is applied to the entire substrate of the insulating substrate 10b such as a glass substrate by a spin coat method or a slit coat method, for example, and then the coated film is exposed and developed to obtain black.
  • a matrix 31 (see FIG. 6A) is formed to a thickness of about 1.0 ⁇ m.
  • a photosensitive resin colored in red, green, or blue is applied to the entire substrate on which the black matrix 31 is formed by spin coating or slit coating, and then the coating film is exposed and developed.
  • a colored layer 32 for example, a red layer
  • the other two colors is repeated for the other two colors to form the other two colored layers 32 (for example, a green layer and a blue layer) with a thickness of about 2.0 ⁇ m.
  • the common electrode 33 has a thickness as shown in FIG. It is formed to have a thickness of about 50 nm to 200 nm.
  • a photosensitive resin is applied to the entire substrate on which the common electrode 33 is formed by spin coating or slit coating, and then the coated film is exposed and developed, as shown in FIG.
  • the spacer 34 is formed to a thickness of about 4.0 ⁇ m.
  • the counter substrate 40 can be manufactured as described above.
  • a polyimide resin film is applied to each surface of the TFT substrate 30a manufactured in the TFT substrate manufacturing process and the counter substrate 40 manufactured in the counter substrate manufacturing process by a printing method. Then, an alignment film is formed by performing baking and rubbing treatment.
  • a seal material 46 made of UV (ultraviolet) curing and thermosetting resin is printed in a frame shape on the surface of the counter substrate 40 on which the alignment film is formed. A liquid crystal material is dropped.
  • the bonded body is released to atmospheric pressure, The front and back surfaces of the bonded body are pressurized.
  • the sealing material 46 is hardened by heating the bonding body.
  • the liquid crystal display panel 50 of the present embodiment can be manufactured.
  • FIG. 7 is a graph showing the relationship between the etching time and the elemental composition ratio in the first experimental example.
  • the curve a shows the transition of the atomic ratio of the entire In
  • the curve b shows the transition of the atomic ratio of pure In
  • the curve c shows the transition of the atomic ratio of In in the oxide semiconductor
  • Curve d shows the transition of the atomic ratio of Si.
  • FIG. 8 is a graph showing TFT characteristics in the second experimental example.
  • FIG. 8A is a graph showing the TFT characteristics in the example of this embodiment
  • FIG. 8B is a graph showing the TFT characteristics in the comparative example of this embodiment.
  • a TFT substrate formed up to an inorganic insulating film without forming a recess on the surface of the semiconductor layer is prepared, and the surface of the prepared TFT substrate is prepared.
  • the gate insulating film is a laminated film of a lower silicon nitride film (thickness of about 300 nm) and an upper silicon oxide film (thickness of about 50 nm)
  • the semiconductor layer is In—Ga. It is a —Zn—O-based oxide semiconductor layer (with a thickness of about 50 nm)
  • the inorganic insulating film is a silicon oxide film (with a thickness of about 200 nm).
  • the oxide semiconductor In (see curve c) was not detected in the region where the etching time which is considered to be exposed near the surface of the semiconductor layer was 3 minutes to 7 minutes. Since pure In (see curve b) was detected, it was inferred that pure In formed as a conductor on the surface of the semiconductor layer affects the on / off ratio of the TFT.
  • the semiconductor layer is formed by performing overetching for 35 seconds after forming the source electrode and the drain electrode as in the manufacturing method of the present embodiment.
  • a TFT substrate was prepared by forming a recess having a depth of 40 mm on the surface.
  • the TFT substrate is formed with almost no recesses on the surface of the semiconductor layer. Got ready.
  • the recess forming step the surface of the channel region C of the semiconductor layer 16 made of an oxide semiconductor is extended along the channel width direction. Since the recess R for releasing the short circuit between the source electrode 19aa and the drain electrode 19b is formed and the recess R is provided in the semiconductor layer 16a, the recess is provided between the gate electrode (14a) and the semiconductor layer 16a. When no voltage is applied, channel current (off-state current) hardly flows on the surface of the semiconductor layer 16a.
  • a channel current (ON current) flows through the bottom of the recess R of the semiconductor layer 16a on the surface of the semiconductor layer 16a. It will be. Accordingly, an on-current can be maintained and an off-current can be suppressed, and thus a favorable on / off ratio can be obtained in the TFT 5a using an oxide semiconductor layer. Furthermore, since the TFT substrate 30a includes the semiconductor layer 16a made of an oxide semiconductor, the TFT 5a having good characteristics such as high mobility, high reliability, and low off-current can be realized.
  • the semiconductor layer 16 is etched using the source electrode 19aa and the drain electrode 19b as a mask, so that the source electrode 19aa and the drain electrode 19b can be etched. Since the concave portion R is formed in the entire exposed semiconductor layer 16a, it is not necessary to separately form a mask for forming the concave portion R, and an increase in the number of manufacturing steps and manufacturing costs can be suppressed.
  • the semiconductor layer 16a has semiconductor properties at the bottom of the recess R, and also has conductivity at the edge of the recess R.
  • a voltage is applied between the electrode (14a) and the semiconductor layer 16a, a channel current (on-current) can flow through the bottom of the semiconductor layer 16a having the semiconductor property of the recess R, and the gate
  • the channel current off-state current
  • FIG. 9 is a cross-sectional view of the TFT substrate 30b of this embodiment.
  • the same parts as those in FIGS. 1 to 8 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the TFT 5a has a laminated structure in which the gate line, the gate electrode, and the capacitor line have two layers, and the channel region side of the first metal layer constituting the source electrode and the drain electrode is exposed from the second metal layer.
  • the TFT substrate 30a provided is illustrated, in the present embodiment, the gate line, the gate electrode, and the capacitor line have a laminated structure of three layers, and the first metal layer and the second metal layer that constitute the source electrode and the drain electrode. Exemplifies a TFT substrate 30b including TFTs 5b formed in the same shape.
  • the TFT 5b includes a gate electrode (14a) provided on the insulating substrate 10a, and a gate insulating film 15 provided so as to cover the gate electrode (14a).
  • the semiconductor layer 16b provided on the gate insulating film 15 and provided with the channel region C so as to overlap the gate electrode (14a) and the semiconductor layer 16b provided on the semiconductor layer 16b and separated from each other through the channel region C.
  • a source electrode 19aa and a drain electrode 19b are provided.
  • the gate electrode (14a) includes, for example, a first metal layer 11a using a titanium film, a second metal layer 12a using an aluminum-silicon alloy film, and a third metal using a titanium film.
  • the layer 13a has a three-layer structure in which the layers 13a are sequentially stacked.
  • the capacitor line 14b has a three-layered structure in which a first metal layer 11b, a second metal layer 12b, and a third metal layer 13b are sequentially stacked as shown in FIG. It has a structure.
  • the peripheral edges of the first metal layers 17c and 17d constituting the source electrode 19aa and the drain electrode 19b substantially coincide with the peripheral edges of the corresponding second metal layers 18a and 18b.
  • the semiconductor layer 16b is made of an In—Ga—Zn—O-based oxide semiconductor.
  • a recess (R) is provided on the surface of the channel region C disposed between the source electrode 19aa and the drain electrode 19b so as to extend along the channel width direction.
  • the configuration of the metal laminated film is increased from two layers to three layers in the gate forming step of the manufacturing method described in the first embodiment, and the first metal film and the source / drain forming step are also performed. It can be manufactured by patterning the metal laminated film of the second metal film at once.
  • the recess (R) extends along the channel width direction on the surface of the channel region C of the semiconductor layer 16b made of an oxide semiconductor. ) Is provided, a favorable on / off ratio can be obtained in the TFT 5b using the oxide semiconductor layer.
  • FIG. 10 is a cross-sectional view of the TFT substrate 30c of this embodiment.
  • the method of manufacturing the TFT substrates 30a and 30b in which the recesses are formed in the semiconductor layer using the source electrode and the drain electrode as a mask has been exemplified.
  • the source electrode and the drain electrode are used as a mask.
  • a method of manufacturing the TFT substrate 30c in which the recess is formed in the semiconductor layer without using it will be exemplified.
  • the TFT 5c includes a gate electrode (14a) provided on the insulating substrate 10a, and a gate insulating film 15 provided so as to cover the gate electrode (14a).
  • the semiconductor layer 16c provided on the gate insulating film 15 and provided with the channel region C so as to overlap the gate electrode (14a) and the semiconductor layer 16c provided on the semiconductor layer 16c and separated from each other through the channel region C
  • a source electrode 19aa and a drain electrode 19b are provided.
  • a groove recess R is provided on the surface of the channel region C exposed from the source electrode 19aa and the drain electrode 19b so as to extend along the channel width direction.
  • the source and drain electrodes 19b and 19b are formed by patterning the metal stacked film of the first metal film and the second metal film at once in the source / drain formation step of the manufacturing method described in the second embodiment. After forming the resist, a resist is formed so that a portion where the concave portion R is formed is exposed on the channel region C of the semiconductor layer (16c), and the upper portion of the semiconductor layer (16c) is etched through the resist to form the concave portion. It can be manufactured by forming R.
  • the recess R is formed on the surface of the channel region C of the semiconductor layer 16c made of an oxide semiconductor so as to extend along the channel width direction, as in the first embodiment.
  • a favorable on / off ratio can be obtained in the TFT 5c using the oxide semiconductor layer.
  • the display wiring (gate line, capacitor line, source line) and the electrode thereof having a two-layer or three-layer stacked structure are exemplified, but the display wiring and the electrode are formed of other stacked layers.
  • a single layer structure using a structure or a titanium film may be used, and various metal films other than those exemplified may be used.
  • a liquid crystal display panel is exemplified as a display panel provided with a TFT substrate.
  • the present invention includes, for example, an organic EL (Electro-Luminescence) panel, an inorganic EL display panel, and an electrophoretic display panel. It can be applied to other display panels.
  • an In—Ga—Zn—O-based oxide semiconductor layer is exemplified.
  • the present invention can be applied to, for example, an In—Si—Zn—O-based, In—Al—Zn—O-based, Sn-Si-Zn-O, Sn-Al-Zn-O, Sn-Ga-Zn-O, Ga-Si-Zn-O, Ga-Al-Zn-O, In-Cu-Zn
  • oxide semiconductor layers such as —O-based, Sn—Cu—Zn—O-based, Zn—O-based, In—O-based, and In—Zn—O-based.
  • the TFT substrate having the TFT electrode connected to the pixel electrode as the drain electrode has been exemplified.
  • the TFT electrode connected to the pixel electrode is referred to as a source electrode. Can also be applied.
  • the present invention can obtain a favorable on / off ratio in a TFT using an oxide semiconductor layer, and thus is useful for TFT substrates constituting various display panels.

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Abstract

　基板（１０ａ）に設けられたゲート電極（１４ａ）と、ゲート電極（１４ａ）を覆うように設けられたゲート絶縁膜（１５）と、ゲート絶縁膜（１５）上に設けられ、ゲート電極（１４ａ）に重なるようにチャネル領域（Ｃ）が配置された酸化物半導体からなる半導体層（１６ａ）と、半導体層（１６ａ）上に設けられ、チャネル領域（Ｃ）を介して互いに離間するように配置されたソース電極（１９ａａ）及びドレイン電極（１９ｂ）とを備えたＴＦＴ（５ａ）が設けられたＴＦＴ基板（３０ａ）であって、半導体層（１６ａ）のチャネル領域（Ｃ）の表面には、チャネル幅方向に沿って延びるように凹部（Ｒ）が設けられている。

Description

薄膜トランジスタ基板及びその製造方法
　本発明は、薄膜トランジスタ基板及びその製造方法に関し、特に、酸化物半導体からなる半導体層を用いた薄膜トランジスタが設けられた薄膜トランジスタ基板及びその製造方法に関するものである。
　アクティブマトリクス駆動方式の表示パネルは、画像の最小単位である各画素毎に、スイッチング素子として、例えば、薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」とも称する）が設けられたＴＦＴ基板を備えている。
　例えば、特許文献１には、ガラス基板上にゲート電極及びゲート絶縁膜を介して半導体薄膜を形成し、この半導体薄膜上にチャネル保護膜を形成し、このチャネル保護膜をマスクとして半導体薄膜の膜厚がほぼ半分になるまでドライエッチングした後、半導体薄膜上にオーミック層を介してソース・ドレイン電極を形成する、ＴＦＴの製造方法が開示されている。そして、特許文献１には、これによれば、半導体薄膜の表面の酸化膜や汚染された部分を除去して清浄な半導体薄膜の表面にオーミック層を介してソース・ドレイン電極を形成することができ、トランジスタ特性を安定させることができる、と記載されている。
特開平９－２７０５１７号公報
　近年、ＴＦＴ基板では、アモルファスシリコンからなる半導体層を用いた従来のＴＦＴに代わって、酸化物半導体からなる半導体層（以下、「酸化物半導体層」とも称する）を用い、高移動度、高信頼性及び低オフ電流などの良好な特性を有するＴＦＴが提案されている。
　ここで、酸化物半導体層を用いたボトムゲート型のＴＦＴは、例えば、ガラス基板上に設けられたゲート電極と、ゲート電極を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜上にゲート電極に重なるように島状に設けられた酸化物半導体層と、酸化物半導体層上に互いに離間するように設けられたソース電極及びドレイン電極とを備えている。この酸化物半導体層を用いたＴＦＴでは、ソース電極及びドレイン電極から露出する酸化物半導体層の表面が、例えば、スパッタリングプロセスで起こる還元反応により導体化して、良好なオン／オフ比が得られなくなるおそれがある。
　本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、酸化物半導体層を用いたＴＦＴにおいて、良好なオン／オフ比を得ることにある。
　上記目的を達成するために、本発明は、酸化物半導体からなる半導体層のチャネル領域の表面にチャネル幅方向に沿って延びるように凹部を設けるようにしたものである。
　具体的に本発明に係る薄膜トランジスタ基板は、基板に設けられたゲート電極と、上記ゲート電極を覆うように設けられたゲート絶縁膜と、上記ゲート絶縁膜上に設けられ、上記ゲート電極に重なるようにチャネル領域が配置された酸化物半導体からなる半導体層と、上記半導体層上に設けられ、上記チャネル領域を介して互いに離間するように配置されたソース電極及びドレイン電極とを備えた薄膜トランジスタが設けられた薄膜トランジスタ基板であって、上記半導体層のチャネル領域の表面には、チャネル幅方向に沿って延びるように凹部が設けられていることを特徴とする。
　上記の構成によれば、酸化物半導体からなる半導体層のチャネル領域の表面にチャネル幅方向に沿って延びるように凹部が設けられているので、ゲート電極と半導体層との間に電圧が印加されていないときに、半導体層の表面において、チャネル電流（オフ電流）が流れ難くなる。また、ゲート電極と半導体層との間に電圧が印加されているときには、半導体層の表面において、半導体層の凹部の底部を介して、チャネル電流（オン電流）が流れることになる。これにより、オン電流を維持して、オフ電流が抑制されるので、酸化物半導体層を用いたＴＦＴにおいて、良好なオン／オフ比が得られる。
　上記凹部は、上記ソース電極及びドレイン電極から露出する上記半導体層の全体に設けられていてもよい。
　上記の構成によれば、ソース電極及びドレイン電極から露出する半導体層の全体が凹部になっているので、ソース電極及びドレイン電極が凹部を形成するためのマスクとして機能することになる。これにより、凹部を形成するためのマスクを別途形成する必要がないので、製造工程数及び製造コストの増大が抑制される。
　上記半導体層は、上記凹部の底部において半導体性を有していると共に、上記凹部の縁部において導電性を有していてもよい。
　上記の構成によれば、半導体層が、その凹部の底部において半導体性を有していると共に、その凹部の縁部において導電性を有しているので、ゲート電極と半導体層との間に電圧が印加されているときには、半導体層の凹部の半導体性を有する底部を介して、チャネル電流（オン電流）が流れると共に、ゲート電極と半導体層との間に電圧が印加されていないときには、半導体層の凹部及びその半導体性を有する底部を介して、チャネル電流（オフ電流）が抑制されることになる。
　また、本発明に係る薄膜トランジスタ基板の製造方法は、基板にゲート電極を形成するゲート形成工程と、上記ゲート電極を覆うようにゲート絶縁膜を形成した後に、該ゲート絶縁膜上に該ゲート電極に重なるようにチャネル領域が配置され、酸化物半導体からなる半導体層を形成する半導体層形成工程と、上記半導体層上に上記チャネル領域を介して互いに離間するようにソース電極及びドレイン電極を形成するソースドレイン形成工程とを備える薄膜トランジスタ基板の製造方法であって、上記半導体層のチャネル領域の表面に、チャネル幅方向に沿って延びるように凹部を形成して、上記ソース電極及びドレイン電極の間の短絡を解除する凹部形成工程を備えることを特徴とする。
　上記の方法によれば、凹部形成工程において、酸化物半導体からなる半導体層のチャネル領域の表面にチャネル幅方向に沿って延びるように（ソース電極及びドレイン電極の間の短絡を解除するための）凹部を形成するので、ゲート電極と半導体層との間に電圧が印加されていないときに、半導体層の表面において、チャネル電流（オフ電流）が流れ難くなる。また、ゲート電極と半導体層との間に電圧が印加されているときには、半導体層の表面において、半導体層の凹部の底部を介して、チャネル電流（オン電流）が流れることになる。これにより、オン電流を維持して、オフ電流が抑制されるので、酸化物半導体層を用いたＴＦＴにおいて、良好なオン／オフ比が得られる。
　上記凹部形成工程では、上記ソース電極及びドレイン電極をマスクとして、上記半導体層をエッチングしてもよい。
　上記の方法によれば、凹部形成工程では、ソース電極及びドレイン電極をマスクとして、半導体層をエッチングすることにより、半導体層の凹部を形成するので、凹部を形成するためのマスクを別途形成する必要がなく、製造工程数及び製造コストの増大が抑制される。
　本発明によれば、酸化物半導体からなる半導体層のチャネル領域の表面にチャネル幅方向に沿って延びるように凹部が設けられているので、酸化物半導体層を用いたＴＦＴにおいて、良好なオン／オフ比を得ることができる。
図１は、実施形態１に係るＴＦＴ基板を備えた液晶表示パネルを示す断面図である。 図２は、実施形態１に係るＴＦＴ基板の平面図である。 図３は、図２中のIII－III線に沿ったＴＦＴ基板の断面図である。 図４は、実施形態１に係る液晶表示パネルを構成する対向基板の断面図である。 図５は、実施形態１に係るＴＦＴ基板の製造工程を断面で示す説明図である。 図６は、実施形態１に係る対向基板の製造工程を断面で示す説明図である。 図７は、第１の実験例におけるエッチング時間と元素組成比との関係を示すグラフである。 図８は、第２の実験例におけるＴＦＴ特性を示すグラフである。 図９は、実施形態２に係るＴＦＴ基板の断面図である。 図１０は、実施形態３に係るＴＦＴ基板の断面図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
　《発明の実施形態１》
　図１～図８は、本発明に係るＴＦＴ基板及びその製造方法の実施形態１を示している。具体的に、図１は、本実施形態のＴＦＴ基板３０ａを備えた液晶表示パネル５０を示す断面図である。また、図２は、本実施形態のＴＦＴ基板３０ａの平面図であり、図３は、図２中のIII－III線に沿ったＴＦＴ基板３０ａの断面図である。さらに、図４は、本実施形態の液晶表示パネル５０を構成する対向基板４０の断面図である。
　液晶表示パネル５０は、図１に示すように、互いに対向するように設けられたＴＦＴ基板３０ａ及び対向基板４０と、ＴＦＴ基板３０ａ及び対向基板４０の間に設けられた液晶層４５と、ＴＦＴ基板３０ａ及び対向基板４０を互いに接着すると共に、ＴＦＴ基板３０ａ及び対向基板４０の間に液晶層４５を封入するために枠状に設けられたシール材４６とを備えている。
　ＴＦＴ基板３０ａは、図２及び図３に示すように、絶縁基板１０ａと、絶縁基板１０ａ上に互いに平行に延びるように設けられた複数のゲート線１４ａと、各ゲート線１４ａの間にそれぞれ設けられ、互いに平行に延びるように配置された複数の容量線１４ｂと、各ゲート線１４ａ及び各容量線１４ｂを覆うように設けられたゲート絶縁膜１５と、ゲート絶縁膜１５上に各ゲート線１４ａと直交する方向に互いに平行に延びるように設けられた複数のソース線１９ａと、各ゲート線１４ａ及び各ソース線１９ａの交差部分毎、すなわち、画像の最小単位である各画素毎にそれぞれ設けられた複数のＴＦＴ５ａと、各ＴＦＴ５ａを覆うように設けられた保護膜２０ａと、保護膜２０ａ上に設けられた層間絶縁膜２１と、層間絶縁膜２１上にマトリクス状に設けられた複数の画素電極２２と、各画素電極２２を覆うように設けられた配向膜（不図示）とを備えている。
　ＴＦＴ５ａは、図２及び図３に示すように、絶縁基板１０ａ上に設けられたゲート電極（１４ａ）と、ゲート電極（１４ａ）を覆うように設けられたゲート絶縁膜１５と、ゲート絶縁膜１５上に設けられ、ゲート電極（１４ａ）に重なるようにチャネル領域Ｃが配置された半導体層１６ａと、半導体層１６ａ上に設けられ、チャネル領域Ｃを介して互いに離間するように配置されたソース電極１９ａａ及びドレイン電極１９ｂとを備えている。
　ゲート電極（１４ａ）は、図２に示すように、各ゲート線１４ａの一部である。また、ゲート電極（１４ａ）、すなわち、ゲート線１４ａは、図３に示すように、第１金属層１１ａ及び第２金属層１２ａが順に積層された積層構造を有している。ここで、容量線１４ｂは、ゲート線１４ａと同様に、図３に示すように、第１金属層１１ｂ及び第２金属層１２ｂが順に積層された積層構造を有している。
　ソース電極１９ａａは、図２に示すように、各ソース線１９ａが側方にＬ字状に突出した部分である。また、ソース電極１９ａａ及びソース線１９ａは、図３に示すように、第１金属層１７ａ及び第２金属層１８ａが順に積層された積層構造を有している。
　ドレイン電極１９ｂは、図３に示すように、保護膜２０ａ及び層間絶縁膜２１の積層膜に形成されたコンタクトホール２１ａを介して画素電極２２に接続されていると共に、図２及び図３に示すように、ゲート絶縁膜１５を介して容量線１４ｂと重なることにより補助容量６を構成している。また、ドレイン電極１９ｂは、図３に示すように、第１金属層１７ｂ及び第２金属層１８ｂが順に積層された積層構造を有している。
　半導体層１６ａは、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体により構成されている。また、半導体層１６ａにおいて、ソース電極１９ａａ及びドレイン電極１９ｂの間に配置するチャネル領域Ｃの表面には、図２に示すように、チャネル幅方向に沿って延びるように凹部Ｒが設けられている。ここで、凹部Ｒは、図２に示すように、ソース電極１９ａａ及びドレイン電極１９ｂから露出する半導体層１６ａ全体に設けられていることにより、半導体層１６ａの表面において、平面視でＨ字状に設けられている。
　対向基板４０は、図４に示すように、絶縁基板１０ｂと、絶縁基板１０ｂ上に格子状に設けられたブラックマトリクス３１と、ブラックマトリクス３１の各格子間にそれぞれ設けられた赤色層、緑色層及び青色層などの複数の着色層３２と、ブラックマトリクス３１及び各着色層３２を覆うように設けられた共通電極３３と、共通電極３３上に柱状に設けられたフォトスペーサ３４と、共通電極３３を覆うように設けられた配向膜（不図示）とを備えている。
　液晶層４５は、電気光学特性を有するネマチックの液晶材料などにより構成されている。
　上記構成の液晶表示パネル５０は、ＴＦＴ基板３０ａ上の各画素電極２２と対向基板４０上の共通電極３３との間に配置する液晶層４５に各画素毎に所定の電圧を印加して、液晶層４５の配向状態を変えることにより、各画素毎にパネル内を透過する光の透過率を調整して、画像を表示するように構成されている。
　次に、本実施形態の液晶表示パネル５０の製造方法について、図５及び図６を用いて説明する。ここで、図５は、図３の断面図に対応して、本実施形態のＴＦＴ基板３０ａの製造工程を断面で示す説明図であり、図６は、図４の断面図に対応して、本実施形態の対向基板４０の製造工程を断面で示す説明図である。なお、本実施形態の液晶表示パネル５０の製造方法は、ゲート形成工程、半導体層形成工程、ソースドレイン形成工程及び凹部形成工程を含むＴＦＴ基板製造工程、対向基板製造工程並びに液晶注入工程を備える。
　＜ＴＦＴ基板製造工程＞
　まず、ガラス基板などの絶縁基板１０ａの基板全体に、スパッタリング法により、例えば、チタン膜などの第１金属膜（厚さ３０ｎｍ～１５０ｎｍ程度）、及びアルミニウム膜や銅膜などの第２金属膜（厚さ１００ｎｍ～６００ｎｍ程度）を順に成膜した後に、その金属積層膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図５（ａ）に示すように、ゲート線１４ａ、ゲート電極（１４ａ）及び容量線１４ｂを形成する（ゲート形成工程）。
　続いて、ゲート線１４ａ、ゲート電極（１４ａ）及び容量線１４ｂが形成された基板全体に、ＣＶＤ（Chemical Vapor Deposition）法により、例えば、窒化シリコン膜（厚さ１００ｎｍ～５００ｎｍ程度）、又は酸化シリコン膜と窒化シリコン膜との積層膜などを成膜することにより、ゲート絶縁膜１５を形成し、さらに、スパッタリング法により、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体膜（厚さ５ｎｍ～３００ｎｍ程度）を成膜した後に、その酸化物半導体膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図５（ｂ）に示すように、半導体層１６を形成する（半導体層形成工程）。
　そして、半導体層１６が形成された基板全体に、スパッタリング法により、例えば、チタン膜などの第１金属膜（厚さ３０ｎｍ～１５０ｎｍ程度）、及びアルミニウム膜などの第２金属膜（厚さ５０ｎｍ～６００ｎｍ程度）を順に成膜した後に、その第２金属膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、第２金属層１８ａ及び１８ｂを形成し、さらに、上記第１金属膜、及びその下層の半導体層１６の上層部に対して、例えば、三塩化ホウ素ガス（２７０ｓｃｃｍ）及び塩素ガス（９０ｓｃｃｍ）を用いて、チャンバー真空度１．６Ｐａ及び高周波電力１５００Ｗでドライエッチングを行うことにより、図５（ｃ）に示すように、第１金属層１７ａ及び１７ｂを形成して、ソース線１９ａ、ソース電極１９ａａ及びドレイン電極１９ｂを形成すると共に（ソースドレイン形成工程）、半導体層１６のチャネル領域Ｃの表面に凹部Ｒを形成する（凹部形成工程）。これにより、凹部Ｒを有する半導体層１６ａ及びそれを備えたＴＦＴ５ａが形成される。ここで、ｓｃｃｍは、「standard cubic centimeters per minute」という意味であり、１分間当たり流量（ｃｃ）を示す単位である。なお、上述したガスの流量及び高周波電力の値は、一例であり、チャンバーや基板のサイズなどに依存するものである。
　続いて、ＴＦＴ５ａが形成された基板全体に、例えば、ＣＶＤ法により、図５（ｃ）に示すように、酸化シリコン膜（厚さ１０ｎｍ～５００ｎｍ程度）などの無機絶縁膜２０を成膜する。
　さらに、無機絶縁膜２０が成膜された基板全体に、例えば、スピンコート法又はスリットコート法により、感光性樹脂を厚さ１．０μｍ～３．０μｍ程度に塗布し、その塗布膜をフォトリソグラフィを用いてパターニングして、コンタクトホール２１ａを有する層間絶縁膜２１を形成した後に、無機絶縁膜２０に対して、コンタクトホール２１ａを介してドライエッチングを行うことにより、図５（ｄ）に示すように、保護膜２０ａを形成する。
　最後に、保護膜２０ａ及び層間絶縁膜２１が形成された基板全体に、スパッタリング法により、例えば、ＩＴＯ（Indium Tin Oxide）膜（厚さ５０ｎｍ～２００ｎｍ程度）などの透明導電膜を成膜した後に、その透明導電膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図３に示すように、画素電極２２を形成する。
　以上のようにして、ＴＦＴ基板３０ａを製造することができる。
　＜対向基板製造工程＞
　まず、ガラス基板などの絶縁基板１０ｂの基板全体に、スピンコート法又はスリットコート法により、例えば、黒色に着色された感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、ブラックマトリクス３１（図６（ａ）参照）を厚さ１．０μｍ程度に形成する。
　続いて、ブラックマトリクス３１が形成された基板全体に、スピンコート法又はスリットコート法により、例えば、赤色、緑色又は青色に着色された感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、図６（ａ）に示すように、選択した色の着色層３２（例えば、赤色層）を厚さ２．０μｍ程度に形成する。そして、他の２色についても同様な工程を繰り返して、他の２色の着色層３２（例えば、緑色層及び青色層）を厚さ２．０μｍ程度に形成する。
　さらに、各色の着色層３２が形成された基板上に、スパッタリング法により、例えば、ＩＴＯ膜などの透明導電膜を堆積することにより、図６（ｂ）に示すように、共通電極３３を厚さ５０ｎｍ～２００ｎｍ程度に形成する。
　最後に、共通電極３３が形成された基板全体に、スピンコート法又はスリットコート法により、感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、図４に示すように、フォトスペーサ３４を厚さ４．０μｍ程度に形成する。
　以上のようにして、対向基板４０を製造することができる。
　＜液晶注入工程＞
　まず、上記ＴＦＴ基板製造工程で製造されたＴＦＴ基板３０ａ、及び上記対向基板製造工程で製造された対向基板４０の各表面に、印刷法によりポリイミドの樹脂膜を塗布した後に、その塗布膜に対して、焼成及びラビング処理を行うことにより、配向膜を形成する。
　続いて、例えば、上記配向膜が形成された対向基板４０の表面に、ＵＶ（ultraviolet）硬化及び熱硬化併用型樹脂などからなるシール材４６を枠状に印刷した後に、シール材４６の内側に液晶材料を滴下する。
　さらに、上記液晶材料が滴下された対向基板４０と、上記配向膜が形成されたＴＦＴ基板３０ａとを、減圧下で貼り合わせた後に、その貼り合わせた貼合体を大気圧に開放することにより、その貼合体の表面及び裏面を加圧する。
　そして、上記貼合体に挟持されたシール材４６にＵＶ光を照射した後に、その貼合体を加熱することによりシール材４６を硬化させる。
　最後に、シール材４６を硬化させた貼合体を、例えば、ダイシングにより分断することにより、その不要な部分を除去する。
　以上のようにして、本実施形態の液晶表示パネル５０を製造することができる。
　次に、具体的に行った実験について、図７及び図８を用いて説明する。ここで、図７は、第１の実験例におけるエッチング時間と元素組成比との関係を示すグラフである。具体的に図７では、曲線ａがＩｎ全体の原子比率の推移を示し、曲線ｂが純粋なＩｎの原子比率の推移を示し、曲線ｃが酸化物半導体のＩｎの原子比率の推移を示し、曲線ｄがＳｉの原子比率の推移を示している。また、図８は、第２の実験例におけるＴＦＴ特性を示すグラフである。具体的に、図８（ａ）は、本実施形態の実施例におけるＴＦＴ特性を示すグラフであり、図８（ｂ）は、本実施形態の比較例におけるＴＦＴ特性を示すグラフである。
　まず、第１の実験例では、本実施形態の製造方法と異なり、半導体層の表面に凹部を形成せずに、無機絶縁膜まで形成したＴＦＴ基板を準備し、その準備されたＴＦＴ基板の表面をドライエッチングにより順次掘り込み、その掘り込まれた表面の元素組成比をエッチング時間毎にオージェ電子分光法で測定した。ここで、本実験例では、ゲート絶縁膜が下層側の窒化シリコン膜（厚さ３００ｎｍ程度）と上層側の酸化シリコン膜（厚さ５０ｎｍ程度）との積層膜であり、半導体層がＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体層（厚さ５０ｎｍ程度）であり、無機絶縁膜が酸化シリコン膜（厚さ２００ｎｍ程度）である。
　その実験結果としては、図７から分かるように、半導体層の表面付近が露出すると考えられるエッチング時間が３分～７分の領域において、酸化物半導体のＩｎ（曲線ｃ参照）が検出されずに、純粋なＩｎ（曲線ｂ参照）が検出されたので、半導体層の表面に導体化して形成された純粋なＩｎがＴＦＴのオン／オフ比に影響を与えることが推察された。
　次に、第２の実験例では、本実施形態の実施例として、本実施形態の製造方法と同様に、ソース電極及びドレイン電極を形成した後に、３５秒のオーバーエッチングを行うことにより、半導体層の表面に深さ４０Åの凹部を形成してＴＦＴ基板を準備した。また、本実施形態の比較例として、ソース電極及びドレイン電極を形成した後に、３．５秒だけののオーバーエッチングを行うことにより、半導体層の表面に凹部を殆ど形成せずに、ＴＦＴ基板を準備した。
　その実験結果としては、実施例のＴＦＴ基板において、図８（ａ）に示すように、十分なオン／オフ比が取れたのに対し、比較例のＴＦＴ基板において、図８（ｂ）に示すように、オン／オフ比が取れない導体のような特性を示したので、半導体層の表面に形成した凹部による本発明の効果が確認された。
　以上説明したように、本実施形態のＴＦＴ基板３０ａ及びその製造方法によれば、凹部形成工程において、酸化物半導体からなる半導体層１６のチャネル領域Ｃの表面にチャネル幅方向に沿って延びるように、ソース電極１９ａａ及びドレイン電極１９ｂの間の短絡を解除するための凹部Ｒを形成して、半導体層１６ａに凹部Ｒが設けられているので、ゲート電極（１４ａ）と半導体層１６ａとの間に電圧が印加されていないときに、半導体層１６ａの表面において、チャネル電流（オフ電流）が流れ難くなる。また、ゲート電極（１４ａ）と半導体層１６ａとの間に電圧が印加されているときには、半導体層１６ａの表面において、半導体層１６ａの凹部Ｒの底部を介して、チャネル電流（オン電流）が流れることになる。これにより、オン電流を維持して、オフ電流を抑制することができるので、酸化物半導体層を用いたＴＦＴ５ａにおいて、良好なオン／オフ比を得ることができる。さらに、ＴＦＴ基板３０ａでは、酸化物半導体からなる半導体層１６ａが設けられているので、高移動度、高信頼性及び低オフ電流などの良好な特性を有するＴＦＴ５ａを実現することができる。
　また、本実施形態のＴＦＴ基板３０ａ及びその製造方法によれば、凹部形成工程では、ソース電極１９ａａ及びドレイン電極１９ｂをマスクとして、半導体層１６をエッチングすることにより、ソース電極１９ａａ及びドレイン電極１９ｂから露出する半導体層１６ａ全体に凹部Ｒを形成するので、凹部Ｒを形成するためのマスクを別途形成する必要がなく、製造工程数及び製造コストの増大を抑制することができる。
　また、本実施形態のＴＦＴ基板３０ａによれば、半導体層１６ａが、その凹部Ｒの底部において半導体性を有していると共に、その凹部Ｒの縁部において導電性を有しているので、ゲート電極（１４ａ）と半導体層１６ａとの間に電圧が印加されているときには、半導体層１６ａの凹部Ｒの半導体性を有する底部を介して、チャネル電流（オン電流）を流すことができると共に、ゲート電極（１４ａ）と半導体層１６ａとの間に電圧が印加されていないときには、半導体層１６ａの凹部Ｒ及びその半導体性を有する底部を介して、チャネル電流（オフ電流）を抑制することができる。
　《発明の実施形態２》
　図９は、本実施形態のＴＦＴ基板３０ｂの断面図である。なお、以下の各実施形態において、図１～図８と同じ部分については同じ符号を付して、その詳細な説明を省略する。
　上記実施形態１では、ゲート線、ゲート電極及び容量線が２層の積層構造を有し、ソース電極及びドレイン電極を構成する第１金属層のチャネル領域側が第２金属層からそれぞれ露出するＴＦＴ５ａを備えたＴＦＴ基板３０ａを例示したが、本実施形態では、ゲート線、ゲート電極及び容量線が３層の積層構造を有し、ソース電極及びドレイン電極を構成する第１金属層及び第２金属層が互いに同じ形状に形成されたＴＦＴ５ｂを備えたＴＦＴ基板３０ｂを例示する。
　具体的にＴＦＴ基板３０ｂでは、ＴＦＴ５ｂが、図９に示すように、絶縁基板１０ａ上に設けられたゲート電極（１４ａ）と、ゲート電極（１４ａ）を覆うように設けられたゲート絶縁膜１５と、ゲート絶縁膜１５上に設けられ、ゲート電極（１４ａ）に重なるようにチャネル領域Ｃが配置された半導体層１６ｂと、半導体層１６ｂ上に設けられ、チャネル領域Ｃを介して互いに離間するように配置されたソース電極１９ａａ及びドレイン電極１９ｂとを備えている。
　ゲート電極（１４ａ）は、図９に示すように、例えば、チタン膜を用いた第１金属層１１ａ、アルミニウム－シリコン合金膜を用いた第２金属層１２ａ、及びチタン膜を用いた第３金属層１３ａが順に積層された３層の積層構造を有している。ここで、容量線１４ｂは、ゲート電極（１４ａ）と同様に、図９に示すように、第１金属層１１ｂ、第２金属層１２ｂ及び第３金属層１３ｂが順に積層された３層の積層構造を有している。
　ソース電極１９ａａ及びドレイン電極１９ｂを構成する第１金属層１７ｃ及び１７ｄの各周端は、図９に示すように、対応する第２金属層１８ａ及び１８ｂの各周端とほぼ一致している。
　半導体層１６ｂは、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体により構成されている。また、半導体層１６ｂにおいて、ソース電極１９ａａ及びドレイン電極１９ｂの間に配置するチャネル領域Ｃの表面には、チャネル幅方向に沿って延びるように凹部（Ｒ）が設けられている。
　上記構成のＴＦＴ基板３０ｂは、上記実施形態１で説明した製造方法のゲート形成工程において、金属積層膜の構成を２層から３層に増やすと共に、同じくソースドレイン形成工程において、第１金属膜及び第２金属膜の金属積層膜を一括でパターニングすることにより、製造することができる。
　本実施形態のＴＦＴ基板３０ｂ及びその製造方法によれば、上記実施形態１と同様に、酸化物半導体からなる半導体層１６ｂのチャネル領域Ｃの表面にチャネル幅方向に沿って延びるように凹部（Ｒ）が設けられているので、酸化物半導体層を用いたＴＦＴ５ｂにおいて、良好なオン／オフ比を得ることができる。
　《発明の実施形態３》
　図１０は、本実施形態のＴＦＴ基板３０ｃの断面図である。
　上記各実施形態では、ソース電極及びドレイン電極をマスクとして用いて、半導体層に凹部を形成するＴＦＴ基板３０ａ及び３０ｂの製造方法を例示したが、本実施形態では、ソース電極及びドレイン電極をマスクとして用いずに、半導体層に凹部を形成するＴＦＴ基板３０ｃの製造方法を例示する。
　具体的にＴＦＴ基板３０ｃでは、ＴＦＴ５ｃが、図１０に示すように、絶縁基板１０ａ上に設けられたゲート電極（１４ａ）と、ゲート電極（１４ａ）を覆うように設けられたゲート絶縁膜１５と、ゲート絶縁膜１５上に設けられ、ゲート電極（１４ａ）に重なるようにチャネル領域Ｃが配置された半導体層１６ｃと、半導体層１６ｃ上に設けられ、チャネル領域Ｃを介して互いに離間するように配置されたソース電極１９ａａ及びドレイン電極１９ｂとを備えている。
　半導体層１６ｃでは、図１０に示すように、ソース電極１９ａａ及びドレイン電極１９ｂから露出するチャネル領域Ｃの表面に、チャネル幅方向に沿って延びるように溝条の凹部Ｒが設けられている。
　上記構成のＴＦＴ基板３０ｃは、上記実施形態２で説明した製造方法のソースドレイン形成工程において、第１金属膜及び第２金属膜の金属積層膜を一括でパターニングしてソース電極１９ａａ及びドレイン電極１９ｂを形成した後に、半導体層（１６ｃ）のチャネル領域Ｃ上に凹部Ｒを形成する部分が露出するようにレジストを形成し、そのレジストを介して半導体層（１６ｃ）の上層部をエッチングして凹部Ｒを形成することにより、製造することができる。
　本実施形態のＴＦＴ基板３０ｃ及びその製造方法によれば、上記実施形態１と同様に、酸化物半導体からなる半導体層１６ｃのチャネル領域Ｃの表面にチャネル幅方向に沿って延びるように凹部Ｒが設けられているので、酸化物半導体層を用いたＴＦＴ５ｃにおいて、良好なオン／オフ比を得ることができる。
　なお、上記各実施形態では、２層や３層の積層構造を有する表示用配線（ゲート線、容量線、ソース線）及びその電極を例示したが、表示用配線及びその電極は、その他の積層構造やチタン膜などを用いた単層構造であってもよく、例示した以外の種々の金属膜を用いたものであってもよい。
　また、上記各実施形態では、ＴＦＴ基板を備えた表示パネルとして、液晶表示パネルを例示したが、本発明は、例えば、有機ＥＬ（Electro Luminescence）パネル、無機ＥＬ表示パネル、電気泳動表示パネルなどの他の表示パネルにも適用することができる。
　また、上記各実施形態では、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体層を例示したが、本発明は、例えば、Ｉｎ-Ｓｉ-Ｚｎ-Ｏ系、Ｉｎ-Ａｌ-Ｚｎ-Ｏ系、Ｓｎ－Ｓｉ－Ｚｎ－Ｏ系、Ｓｎ－Ａｌ－Ｚｎ－Ｏ系、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系、Ｇａ－Ｓｉ－Ｚｎ－Ｏ系、Ｇａ－Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｃｕ－Ｚｎ－Ｏ系、Ｓｎ－Ｃｕ－Ｚｎ－Ｏ系、Ｚｎ－Ｏ系、Ｉｎ－Ｏ系、Ｉｎ－Ｚｎ－Ｏ系などの酸化物半導体層にも適用することができる。
　また、上記各実施形態では、画素電極に接続されたＴＦＴの電極をドレイン電極としたＴＦＴ基板を例示したが、本発明は、画素電極に接続されたＴＦＴの電極をソース電極と呼ぶＴＦＴ基板にも適用することができる。
　以上説明したように、本発明は、酸化物半導体層を用いたＴＦＴにおいて、良好なオン／オフ比を得ることができるので、種々の表示パネルを構成するＴＦＴ基板について有用である。
Ｃ　　　　　チャネル領域
Ｒ　　　　　凹部
５ａ～５ｃ　　　　　　　ＴＦＴ
１０ａ　　　絶縁基板
１４ａ　　　ゲート電極
１５　　　　ゲート絶縁膜
１６，１６ａ～１６ｃ　　半導体層
１９ａａ　　ソース電極
１９ｂ　　　ドレイン電極
３０ａ～３０ｃ　　　　　ＴＦＴ基板

Claims (5)

  1. 　基板に設けられたゲート電極と、
    　上記ゲート電極を覆うように設けられたゲート絶縁膜と、
    　上記ゲート絶縁膜上に設けられ、上記ゲート電極に重なるようにチャネル領域が配置された酸化物半導体からなる半導体層と、
    　上記半導体層上に設けられ、上記チャネル領域を介して互いに離間するように配置されたソース電極及びドレイン電極とを備えた薄膜トランジスタが設けられた薄膜トランジスタ基板であって、
    　上記半導体層のチャネル領域の表面には、チャネル幅方向に沿って延びるように凹部が設けられていることを特徴とする薄膜トランジスタ基板。
  2. 　請求項１に記載された薄膜トランジスタ基板において、
    　上記凹部は、上記ソース電極及びドレイン電極から露出する上記半導体層の全体に設けられていることを特徴とする薄膜トランジスタ基板。
  3. 　請求項１又は２に記載された薄膜トランジスタ基板において、
    　上記半導体層は、上記凹部の底部において半導体性を有していると共に、上記凹部の縁部において導電性を有していることを特徴とする薄膜トランジスタ基板。
  4. 　基板にゲート電極を形成するゲート形成工程と、
    　上記ゲート電極を覆うようにゲート絶縁膜を形成した後に、該ゲート絶縁膜上に該ゲート電極に重なるようにチャネル領域が配置され、酸化物半導体からなる半導体層を形成する半導体層形成工程と、
    　上記半導体層上に上記チャネル領域を介して互いに離間するようにソース電極及びドレイン電極を形成するソースドレイン形成工程とを備える薄膜トランジスタ基板の製造方法であって、
    　上記半導体層のチャネル領域の表面に、チャネル幅方向に沿って延びるように凹部を形成して、上記ソース電極及びドレイン電極の間の短絡を解除する凹部形成工程を備えることを特徴とする薄膜トランジスタ基板の製造方法。
  5. 　請求項４に記載された薄膜トランジスタ基板の製造方法において、
    　上記凹部形成工程では、上記ソース電極及びドレイン電極をマスクとして、上記半導体層をエッチングすることを特徴とする薄膜トランジスタ基板の製造方法。
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