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WO2010038547A1 - 炭化珪素半導体装置 - Google Patents

炭化珪素半導体装置 Download PDF

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WO2010038547A1
WO2010038547A1 PCT/JP2009/064002 JP2009064002W WO2010038547A1 WO 2010038547 A1 WO2010038547 A1 WO 2010038547A1 JP 2009064002 W JP2009064002 W JP 2009064002W WO 2010038547 A1 WO2010038547 A1 WO 2010038547A1
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WO
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region
type
layer
substrate
semiconductor device
Prior art date
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Ceased
Application number
PCT/JP2009/064002
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English (en)
French (fr)
Inventor
原田　真
秀人 玉祖
智亮 畑山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nara Institute of Science and Technology NUC
Sumitomo Electric Industries Ltd
Original Assignee
Nara Institute of Science and Technology NUC
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to EP09817584.7A priority patent/EP2348530B1/en
Priority to CA2739410A priority patent/CA2739410A1/en
Priority to CN2009801393503A priority patent/CN102171827A/zh
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    • H10D62/53—Physical imperfections the imperfections being within the semiconductor body 
    • H10P30/2042—
    • H10P30/21—

Definitions

  • the present invention relates to a silicon carbide semiconductor device, and more particularly to a silicon carbide semiconductor device including an ohmic electrode.
  • silicon carbide semiconductor devices such as FETs (field effect transistors) using silicon carbide (SiC) are known (see, for example, semiconductor SiC technology and application page 191 (Non-patent Document 1)).
  • a MOSFET Metal-Oxide-Semiconductor Field-Effect Transistor
  • GTO Gate Turn-Off thyristor
  • IGBT Insulated Gate Bipolar Transistor
  • DMOSFET Double-Diffused-MOSFET
  • SiC selective conductive impurity doping
  • a MOSFET in which conductive impurities are implanted by such ion implantation is called a DiMOSFET (Double-Implanted MOSFET).
  • an epitaxial layer made of SiC is formed on the surface of an SiC substrate having conductivity n-type, and p-type conductivity impurities are ion-implanted into the epitaxial layer. Form a region.
  • a p-type ohmic electrode is formed in contact with the p-type region.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to reduce a contact resistance of an ohmic electrode and realize a high breakdown voltage characteristic. Is to provide.
  • a silicon carbide semiconductor device includes a substrate and an impurity layer.
  • the substrate is made of silicon carbide, the dislocation density is 5 ⁇ 10 3 cm ⁇ 2 or less, and the conductivity type is the first conductivity type.
  • the impurity layer is formed on the substrate and has a second impurity type conductivity impurity concentration different from the first conductivity type of 1 ⁇ 10 20 cm ⁇ 3 or more and 5 ⁇ 10 21 cm ⁇ 3 or less.
  • the contact resistance between the ohmic electrode and the impurity layer can be lowered to a practically satisfactory level, and the dislocation density is as described above.
  • the density of defects that can be leak paths in the substrate and impurity layers formed on the substrate is sufficiently reduced, so that the breakdown voltage characteristics of the silicon carbide semiconductor device are improved. be able to.
  • the reason why the dislocation density of the substrate is set to 5 ⁇ 10 3 cm ⁇ 2 or less is that the breakdown voltage characteristic of the silicon carbide semiconductor device can be kept good in this way.
  • the lower limit of the conductive impurity concentration in the impurity layer is set to 1 ⁇ 10 20 cm ⁇ 3 when the ohmic electrode is formed so as to be in contact with the impurity layer when the conductive impurity concentration is lowered below this value. This is because the contact resistance between the ohmic electrode and the impurity layer increases beyond an allowable range.
  • the upper limit of the conductive impurity concentration in the impurity layer is set to 5 ⁇ 10 21 cm ⁇ 3. When the conductive impurity is further introduced, the crystallinity of the impurity layer is lowered and the characteristics of the silicon carbide semiconductor device are deteriorated. Because it does.
  • the contact resistance of the ohmic electrode can be reduced to a satisfactory level, and at the same time, a silicon carbide semiconductor device having good withstand voltage characteristics can be obtained.
  • FIG. 1 is a schematic cross-sectional view showing a first embodiment of a semiconductor device according to the present invention.
  • 2 is a flowchart for explaining a method of manufacturing the semiconductor device shown in FIG.
  • It is a cross-sectional schematic diagram which shows Embodiment 2 of the semiconductor device by this invention.
  • 4 is a flowchart for explaining a manufacturing method of the semiconductor device shown in FIG. 3.
  • It is a cross-sectional schematic diagram which shows the sample of the invention example created for experiment.
  • 6 is a graph showing the concentration distribution of conductive impurities in the depth direction from the outermost surface in the p + -type layer and the p-type layer of the semiconductor device shown in FIG. 5. It is a graph which shows the reverse direction current-voltage characteristic about the sample of the invention example of this invention.
  • 6 is a graph showing reverse current-voltage characteristics for the sample of Comparative Example 1.
  • 6 is a graph showing measurement results in Example 2.
  • 10 is a graph showing measurement results in Example 3.
  • a semiconductor device 1 is a vertical DiMOSFET (Double Implanted MOSFET) which is an example of a silicon carbide semiconductor device, and includes a substrate 2, a buffer layer 21, a breakdown voltage holding layer 22, and a p region 23. , N + region 24, p + region 25, oxide film 26, source electrode 11 and upper source electrode 27, gate electrode 10, and drain electrode 12 formed on the back side of substrate 2.
  • buffer layer 21 made of silicon carbide is formed on the surface of substrate 2 made of silicon carbide (SiC) whose conductivity type is n-type.
  • Buffer layer 21 has n-type conductivity, a thickness of 0.5 ⁇ m, for example, and an impurity concentration of 5 ⁇ 10 17 cm ⁇ 3 , for example.
  • a breakdown voltage holding layer 22 is formed on the buffer layer 21.
  • the breakdown voltage holding layer 22 is made of silicon carbide of n-type conductivity, and has a thickness of, for example, 10 ⁇ m. Further, as the concentration of the n-type conductive impurity in the breakdown voltage holding layer 22, for example, a value of 5 ⁇ 10 15 cm ⁇ 3 can be used.
  • the withstand voltage holding layer 22 may be formed directly on the substrate 2 without forming the buffer layer 21 described above.
  • p regions 23 having a p-type conductivity are formed at intervals.
  • concentration of the p-type conductive impurity in the p region 23 for example, a value of 1 ⁇ 10 17 cm ⁇ 3 can be used.
  • n + region 24 is formed in the surface layer of the p region 23.
  • concentration of the n-type conductive impurity in the n + region 24 for example, a value of 1 ⁇ 10 19 cm ⁇ 3 can be used.
  • a p + region 25 is formed at a position adjacent to the n + region 24.
  • the concentration of the p-type conductive impurity in the p + region 25 for example, a value of 1 ⁇ 10 20 cm ⁇ 3 can be used.
  • a value of 1 ⁇ 10 20 cm ⁇ 3 can be used.
  • An oxide film 26 is formed so as to extend up to.
  • a gate electrode 10 is formed on the oxide film 26.
  • the source electrode 11 is formed on the n + region 24 and the p + region 25.
  • An upper source electrode 27 is formed on the source electrode 11.
  • the drain electrode 12 is formed on the back surface opposite to the surface on which the buffer layer 21 is formed.
  • the semiconductor device 1 described above includes a substrate 2 and a p + region 25 as an impurity layer.
  • the substrate 2 is made of silicon carbide, has a dislocation density of 5 ⁇ 10 3 cm ⁇ 2 or less, and the conductivity type is the first conductivity type (n-type).
  • the p + region 25 is formed on the substrate, and the concentration of the conductive impurity of the second conductivity type different from the first conductivity type is 1 ⁇ 10 20 cm ⁇ 3 or more and 5 ⁇ 10 21 cm ⁇ 3 or less.
  • the source electrode 11 when forming the source electrode 11 is an ohmic electrode to contact the p + region 25, can be lowered to the extent practical problem no contact resistance between the source electrode 11 and the p + region 25 . Furthermore, by using the substrate 2 in which the dislocation density is reduced to the above value, the density of defects that can be a leak path in the substrate 2 or an epitaxial layer formed on the substrate can be sufficiently reduced. For this reason, the breakdown voltage characteristics of the semiconductor device 1 can be improved.
  • the dislocation density of the substrate 2 can be measured by etching the surface of the substrate 2 using a chemical solution such as KOH and measuring the number of etch pits formed by the etching. Further, the concentration of the conductive impurity in the p + region 25 can be measured by using, for example, SIMS (Secondary Ionization Mass Spectrometer).
  • FIG. 1 in a state where a voltage lower than a threshold is applied to gate electrode 10, that is, in an off state, p region 23 located immediately below oxide film 26 serving as a gate insulating film and a breakdown voltage having an n-type conductivity type A reverse bias is generated between the holding layer 22 and the non-conductive state.
  • a positive voltage is applied to the gate electrode 10
  • an inversion layer is formed in the channel region near the oxide film 26 in the p region 23.
  • the n + region 24 and the breakdown voltage holding layer 22 are electrically connected, and a current flows between the source electrode 11 and the drain electrode 12.
  • a substrate preparation step (S10) is performed.
  • a silicon carbide substrate having an off angle of 8 degrees in the ⁇ 11-20> direction of the (0001) plane is prepared.
  • the conductivity type of the silicon carbide substrate is n-type.
  • Such a substrate 2 can be obtained by, for example, a method of cutting a substrate from an SiC ingot having a (0001) plane as a main surface so as to have the above-described off angle.
  • a buffer layer forming step (S20) is performed. Specifically, an epitaxial layer made of silicon carbide of n-type conductivity is formed as the buffer layer.
  • this buffer layer formation process (S20) may not be implemented, but the epitaxial layer formation process (S30) mentioned later may be implemented following the said process (S10).
  • an epitaxial layer forming step (S30) is performed. Specifically, the breakdown voltage holding layer 22 is formed on the buffer layer 21. As the breakdown voltage holding layer 22, a layer made of silicon carbide of n-type conductivity is formed by an epitaxial growth method. In this epitaxial layer forming step (S30), for example, SiH 4 gas and C 3 H 8 gas can be used as source gases.
  • an injection step (S40) is performed. Specifically, using the oxide film formed by photolithography and etching as a mask, an impurity having a p-type conductivity is implanted into the breakdown voltage holding layer 22. In this way, the p region 23 (see FIG. 1) is formed. Further, after removing the oxide film used in the implantation step described above, an oxide film having a new pattern is formed again by photolithography and etching. Then, using the oxide film as a mask, an n-type conductive impurity is implanted into a predetermined region, thereby forming an n + region 24 (see FIG. 1). Further, the p + region 25 is formed by implanting a p-type conductive impurity by the same method.
  • activation heat treatment is performed.
  • the processing conditions for this activation heat treatment for example, argon gas is used as the atmospheric gas, the heating temperature is 1700 ° C., and the heating time is 30 minutes.
  • a gate insulating film forming step is performed as shown in FIG. Specifically, an oxide film to be an oxide film 26 (see FIG. 1) is formed so as to cover the breakdown voltage holding layer 22, the p region 23, the n + region 24, and the p + region 25.
  • a method of forming the oxide film to be the gate insulating film for example, dry oxidation (thermal oxidation) may be performed.
  • a heating temperature of 1200 ° C. and a heating time of 30 minutes in an oxygen-containing atmosphere can be used.
  • an electrode forming step (S60) is performed. Specifically, a resist film having a pattern is formed on the oxide film using photolithography. Using the resist film as a mask, portions of the oxide film located on n + region 24 and p + region 25 are removed by etching. Thereafter, a conductor film made of metal or the like is formed so as to be in contact with n + region 24 and p + region 25 on the resist film and inside the opening formed in the oxide film. Thereafter, by removing the resist film, the conductor film located on the resist film is removed (lifted off).
  • the source electrode 11 can be obtained as shown in FIG. Further, the drain electrode 12 (see FIG. 1) is formed on the back surface of the substrate 2.
  • the heat processing for alloying for example, argon (Ar), which is an inert gas, may be used as the atmosphere gas, and a heat treatment (alloying process) may be performed with a heating temperature of 950 ° C. and a heating time of 2 minutes.
  • the upper source electrode 27 (see FIG. 1) is formed on the source electrode 11.
  • gate electrode 10 is formed on oxide film 26 so as to extend from one n + region 24 to the other n + region 24. In this way, the semiconductor device shown in FIG. 1 can be obtained.
  • a semiconductor device 1 is a lateral structure JFET which is an example of a silicon carbide semiconductor device, and includes a substrate 2 made of silicon carbide (SiC) and having an n-type conductivity.
  • the electrode 27, the upper gate electrode 28, the upper drain electrode 29, and the potential holding region 43 are provided.
  • the first p-type layer 32 is formed on the upper surface of the substrate 2.
  • the thickness of the first p-type layer 32 can be set to 10 ⁇ m, for example.
  • the concentration of the p-type conductive impurity in the first p-type layer 32 can be set to 1 ⁇ 10 16 cm ⁇ 3 , for example.
  • the n-type layer 33 is formed on the first p-type layer 32.
  • the thickness of the n-type layer 33 can be set to 0.4 ⁇ m, for example.
  • the concentration of the n-type conductive impurity in the n-type layer 33 can be set to 2 ⁇ 10 17 cm ⁇ 3 , for example.
  • the second p-type layer 34 is formed on the n-type layer 33.
  • the thickness of the second p-type layer 34 can be set to 0.3 ⁇ m, for example.
  • the concentration of the p-type conductive impurity in the second p-type layer 34 can be set to 2 ⁇ 10 17 cm ⁇ 3 , for example.
  • the p-type layer and the n-type layer described above are made of silicon carbide having p-type and n-type conductivity, respectively.
  • the second p-type layer 34 and the n-type layer 33 are formed with a source region 35 and a drain region 37 containing impurities (n-type impurities) having a higher conductivity type than that of the n-type layer 33. . Further, the second p-type layer 34 and the n-type layer 33 are higher than the first p-type layer 32 and the second p-type layer 34 so as to be sandwiched between the source region 35 and the drain region 37 described above. Gate region 36 containing an impurity (p-type impurity) having a conductivity type of p-type is formed.
  • the source region 35, the gate region 36, and the drain region 37 are formed so as to penetrate the second p-type layer 34 and reach the n-type layer 33.
  • the bottoms of the source region 35, the gate region 36, and the drain region 37 are spaced from the upper surface of the first p-type layer 32 (the boundary between the first p-type layer 32 and the n-type layer 33). Is arranged.
  • a groove 41 is formed so as to penetrate the p-type layer 34 and reach the n-type layer 33.
  • the bottom wall of the groove portion 41 is disposed inside the n-type layer 33 with a distance from the interface between the first p-type layer 32 and the n-type layer 33.
  • the p-type is higher in concentration than the first p-type layer 32 and the second p-type layer 34 so as to penetrate the n-type layer 33 from the bottom wall of the groove portion 41 and reach the first p-type layer 32.
  • a potential holding region 43 containing impurities is formed. The bottom of the potential holding region 43 is arranged at a distance from the upper surface of the n-type substrate 2 (the boundary between the substrate 2 and the first p-type layer 32).
  • a contact electrode 39 is formed so as to be in contact with the upper surfaces of the source region 35, the gate region 36, the drain region 37, and the potential holding region 43.
  • the contact electrode 39 is made of a material that can make ohmic contact with the source region 35, the gate region 36, the drain region 37, and the potential holding region 43.
  • Ni can be used as the material of the contact electrode 19.
  • the contact electrode 19 may be made of Ti, Al, or silicide of these metals.
  • An oxide film 38 is formed between adjacent contact electrodes 39. That is, the oxide film 38 as an insulating layer is formed so as to cover the entire region other than the region where the contact electrode 39 is formed on the upper surface of the second p-type layer 34 and the bottom and side walls of the groove 41. ing. As a result, adjacent contact electrodes 19 are insulated from each other.
  • An upper source electrode 27, an upper gate electrode 28, and an upper drain electrode 29 are formed so as to be in contact with the upper surfaces of the contact electrodes 39 located on the source region 35, the gate region 36, and the drain region 37, respectively.
  • the upper source electrode 27, the upper gate electrode 28, and the upper drain electrode 29 are electrically connected to the source region 35, the gate region 36, and the drain region 37 through the contact electrode 39, respectively.
  • the upper source electrode 27 is formed so as to extend from the upper surface of the contact electrode 19 on the source region 35 to the upper surface of the contact electrode 19 on the potential holding region 43.
  • the contact electrode 39 on the potential holding region 43 is held at the same potential as the contact electrode 39 on the source region 35.
  • Upper source electrode 27, upper gate electrode 28, and upper drain electrode 29 are made of a conductor such as Al, for example.
  • the semiconductor device 1 shown in FIG. 3 includes a substrate 2 and a gate region 36 as an impurity layer.
  • the substrate 2 is made of silicon carbide, has a dislocation density of 5 ⁇ 10 3 cm ⁇ 2 or less, and the conductivity type is the first conductivity type (n-type).
  • the gate region 36 which is an impurity layer, is formed on the substrate 2 and has a second conductivity type (p-type) conductive impurity concentration different from n-type of 1 ⁇ 10 20 cm ⁇ 3 or more and 5 ⁇ 10 21 cm ⁇ 3. It is as follows.
  • the contact electrode 39 that is an ohmic electrode is formed so as to be in contact with the gate region 36 that is the impurity layer, similarly to the semiconductor device 1 described in the first embodiment,
  • the contact resistance with the gate region 36 can be lowered to an extent that there is no practical problem.
  • the substrate 2 in which the dislocation density is reduced to the above-described value the substrate 2 and the epitaxial layer (the first p-type layer 32, the n-type layer 33, the second layer formed on the substrate) are used.
  • the density of defects that can be leak paths in the p-type layer 34) can be sufficiently reduced. For this reason, the breakdown voltage characteristics of the semiconductor device 1 can be improved.
  • the region sandwiched between gate region 36 and drain region 37 in n-type layer 33 and the region sandwiched between first region and first region A region sandwiched between the p-type layers 32 (drift region) and a region sandwiched between the gate regions 36 and the first p-type layer 32 (channel region) are not depleted.
  • the source region 35 and the drain region 37 are electrically connected via the n-type layer 33. Therefore, current flows as electrons move from the source region 35 toward the drain region 37.
  • a substrate preparation step (S10) is performed. Specifically, as in the step (S10) shown in FIG. 2, a substrate 2 made of silicon carbide having a conductivity type of n type and a dislocation density of 5 ⁇ 10 3 cm ⁇ 2 or less is prepared. .
  • an epitaxial layer forming step (S30) is performed. Specifically, the first p-type layer 32, the n-type layer 33 made of silicon carbide, for example, using a vapor phase epitaxial growth method on one main surface of the substrate 2 prepared in the step (S10) described above, and Second p-type layer 34 is formed sequentially.
  • a vapor phase epitaxial growth method for example, silane (SiH 4 ) gas and propane (C 3 H 8 ) gas can be used as material gases.
  • hydrogen (H 2 ) gas may be used as the carrier gas.
  • diborane (B 2 H 6 ) or trimethylaluminum (TMA) can be used as a p-type impurity source for introducing a p-type impurity in order to form a p-type layer.
  • TMA trimethylaluminum
  • n-type impurity source used for forming the n-type layer for example, nitrogen (N 2 ) gas can be used.
  • grooves are formed in the second p-type layer 34 and the n-type layer 33 formed as described above.
  • the groove 41 is formed using, for example, dry etching so as to reach the n-type layer 33 from the upper surface 34A of the second p-type layer 34 through the second p-type layer 34.
  • a mask layer having an opening at a position where the groove portion 41 is to be formed is formed on the upper surface 34A of the second p-type layer 34, and the mask layer is used as a mask. Dry etching using 6 gases may be performed.
  • an injection step (S40) is performed as shown in FIG. Specifically, first, as a first ion implantation step, a source region 35 and a drain region 37 that are regions containing high-concentration n-type impurities are formed. Specifically, a resist is first applied on the upper surface 34A of the second p-type layer 34 and the inner wall of the groove 41, and then exposed and developed (by photolithography) to obtain a desired source region 35 and A resist film having an opening in a region corresponding to the shape of the drain region 37 is formed.
  • an n-type impurity such as phosphorus (P) or nitrogen (N) is implanted into the second p-type layer 34 and the n-type layer 33 by ion implantation. Thereby, the source region 35 and the drain region 37 are formed.
  • a second ion implantation step is performed as an implantation step (S40). Specifically, as in the first ion implantation process described above, a resist film having openings in regions corresponding to the planar shapes of the desired gate region 36 and potential holding region 43 is formed by photolithography. Then, using this resist film as a mask, p-type impurities such as aluminum (Al) or boron (B) are ion-implanted to form second p-type layer 34, n-type layer 33, and first p-type layer 32. It is introduced into a predetermined area. As a result, the gate region 36 and the potential holding region 43 are formed.
  • Al aluminum
  • B boron
  • an activation annealing step for activating the implanted n-type impurity or p-type impurity is performed.
  • this activation annealing step after removing the resist film used in the implantation step (S40) described above, the second p-type layer 34, the n-type layer 33, and the first p-type layer into which ions are implanted. 32 is heated. As a result, the impurities introduced by the above-described ion implantation are activated.
  • the activation annealing treatment for example, argon gas may be used as an atmosphere, a heating temperature may be set to about 1700 ° C., and a holding time may be set to about 30 minutes.
  • an insulating film forming step (S70) is performed.
  • the substrate on which the second p-type layer 34, the n-type layer 33, and the first p-type layer 32 on which the predetermined ion implantation layer is formed by performing the above-described steps is formed.
  • the surface of 2 is thermally oxidized.
  • an oxide film 38 made of silicon dioxide (SiO 2 ) is formed so as to cover the upper surface 34A of the second p-type layer 34 and the inner wall of the groove 41.
  • an electrode forming step (S60) is performed as shown in FIG. Specifically, the contact electrode 39 is formed so as to be in contact with the upper surfaces of the source region 35, the gate region 36, the drain region 37, and the potential holding region 43.
  • a method for forming the contact electrode 39 first, a resist film having an opening pattern is formed in a region corresponding to the planar shape of the contact electrode 39 to be formed by using a photolithography method. Then, using this resist film as a mask, oxide film 38 on source region 35, gate region 36, drain region 37, and potential holding region 43 is partially removed by, for example, reactive ion etching (RIE).
  • RIE reactive ion etching
  • the source region 35, the gate region 36, the drain region 37, and the potential holding region 43 exposed from the opening formed by partially removing the oxide film 38 are formed.
  • a conductive layer (nickel film) is formed on the upper surface and the upper surface of the resist film.
  • the conductive film on the resist film is removed (lifted off) by removing the resist film.
  • the conductor layer remains on the upper surfaces of the source region 35, the gate region 36, the drain region 37 and the potential holding region 43 exposed from the opening of the oxide film 38.
  • a heat treatment step of heating to, for example, about 1000 ° C. is performed, whereby the above-described conductor layer is silicided.
  • a contact electrode 39 made of NiSi (nickel silicide) capable of ohmic contact with the source region 35, the gate region 36, the drain region 37, and the potential holding region 43 is formed.
  • NiSi nickel silicide
  • Ti or Al, or a silicide thereof may be used as a material constituting the contact electrode 39.
  • the upper source electrode 27, the upper gate electrode 28 and the upper drain electrode 29 are formed on the contact electrode 39.
  • a resist film having the same opening pattern as the planar shape of the upper source electrode 27, the upper gate electrode 28 and the upper drain electrode 29 is formed on the oxide film 38.
  • the contact electrode 39 is exposed inside the opening pattern of the resist film.
  • a conductor film such as aluminum is deposited on the upper surface of the resist film and the opening pattern.
  • the conductor film on the resist film is removed together with the resist film (lift-off).
  • the upper source electrode 27, the upper gate electrode 28, and the upper drain electrode 29 as shown in FIG. 3 can be formed. In this way, a semiconductor device as shown in FIG. 3 can be obtained.
  • the dislocation density of the substrate 2 may be 1 ⁇ 10 3 cm ⁇ 2 or less. In this case, the breakdown voltage characteristic of the semiconductor device 1 can be further improved.
  • the screw dislocation density of the substrate 2 may be 1 cm ⁇ 2 or less.
  • the screw dislocation in the substrate 2 causes the breakdown voltage characteristics to deteriorate (causes the avalanche breakdown voltage to decrease), it is particularly effective to reduce the density.
  • the upper limit of the screw dislocation density of the substrate 2 is set to 1 cm ⁇ 2 because the breakdown voltage may deteriorate when the screw dislocation density exceeds this value.
  • the screw dislocation density of the substrate 2 may be 0.1 cm ⁇ 2 or less. In this case, the breakdown voltage characteristic of the semiconductor device 1 can be further improved.
  • the reason why the more preferable upper limit of the screw dislocation density of the substrate 2 is set to 0.1 cm ⁇ 2 is that the breakdown voltage can be reliably improved in this way.
  • the second conductivity type (p-type) conductive impurity concentration in the p + region 25 or the gate region 36 as the impurity layer is 4 ⁇ 10 20 cm ⁇ 3 or more and 5 ⁇ 10 21 cm ⁇ 3 or less. There may be.
  • the source electrode 11 or the contact electrode 39 as an ohmic electrode is formed so as to be in contact with the impurity layer, between the source electrode 11 and the p + region 25 or between the contact electrode 39 and the gate region 36.
  • the contact resistance between them can be further reduced.
  • the more preferable lower limit of the conductive impurity concentration is set to 4 ⁇ 10 20 cm ⁇ 3 because the contact resistance can be further reduced.
  • the more preferable upper limit of the conductive impurity concentration is set to 5 ⁇ 10 21 cm ⁇ 3.
  • the crystallinity of the impurity layer is lowered and the characteristics of the silicon carbide semiconductor device are deteriorated. Because.
  • an ohmic electrode (source electrode 11) formed so as to be in contact with the impurity layer (p + region 25) and another ohmic electrode (drain electrode 12) formed so as to be in contact with the substrate 2. And may be provided.
  • the source electrode 11 and the drain electrode 12 may be made of the same material. In this case, since the source electrode 11 and the drain electrode 12 can be formed using the same material, the source electrode 11 and the drain electrode 12 can be formed simultaneously or sequentially. For this reason, the manufacturing process of the semiconductor device 1 can be simplified as compared with the case where the source electrode 11 and the drain electrode 12 are made of different materials.
  • the material forming the source electrode 11 and the drain electrode 12 may contain nickel (Ni).
  • the source electrode 11 and the drain electrode 12 that are in contact with the impurity layer (p + region 25) having different conductivity types and the substrate 2, respectively, are formed of a material containing nickel, so that impurities can be formed using the same material. Electrodes (source electrode 11 and drain electrode 12) that are in ohmic contact with both the layer (p + region 25) and the substrate 2 can be formed.
  • the material constituting the source electrode 11 and the drain electrode 12 may contain titanium (Ti) and aluminum (Al).
  • the material constituting the source electrode 11 and the drain electrode 12 may contain silicon (Si) in addition to titanium and aluminum. In this case, using the same material, it is possible to form electrodes (source electrode 11 and drain electrode 12) that are in ohmic contact with the impurity layer (p + region 25) having different conductivity types and the substrate 2, respectively.
  • the material constituting the source electrode 11 and the drain electrode 12 or the contact electrode 39 may be a laminated structure of titanium, aluminum, and silicon.
  • the thickness of titanium can be set to 0 nm to 40 nm
  • the thickness of aluminum can be set to 20 nm to 100 nm
  • the thickness of silicon can be set to 10 nm to 50 nm.
  • the thickness of titanium can be 5 nm to 30 nm
  • the thickness of aluminum can be 30 nm to 70 nm
  • the thickness of silicon can be 15 nm to 35 nm.
  • Example 1 In order to confirm the effect of the present invention, the following experiment was conducted.
  • FIG. 5 is a schematic cross-sectional view showing a sample of the invention example prepared for the experiment. With reference to FIG. 5, the structure of the sample of the invention example produced in the example will be described.
  • the buffer layer 21 is formed on the main surface of the substrate 2.
  • An n ⁇ type layer 52 is formed on the buffer layer 21.
  • a p-type layer 53 is formed on the n ⁇ -type layer 52.
  • a p + type layer 54 is formed on the p type layer 53.
  • An ohmic electrode 55 is formed on the upper surface of the p + type layer 54.
  • an electrode 56 made of aluminum is formed on the upper surface of the ohmic electrode 55.
  • An insulating film 57 made of an oxide film is formed on the side surface of the element so as to reach the upper surface of the substrate 2 from the end face of the ohmic electrode 55.
  • a back electrode 58 is formed on the back surface of the substrate 2 (the back surface opposite to the surface on which the buffer layer 51 is formed).
  • a substrate made of silicon carbide and having an off angle of 8 degrees in the ⁇ 11-20> direction of the (0001) plane was prepared.
  • the dislocation density of the substrate 2 was 1 ⁇ 10 3 cm ⁇ 2 .
  • the concentration of the n-type conductive impurity in the buffer layer 21 is 5 ⁇ 10 17 cm ⁇ 3 . Nitrogen was used as the n-type conductive impurity.
  • the thickness of the buffer layer 21 was 0.5 ⁇ m.
  • the concentration of the conductive impurity of n type conductivity in the n ⁇ type layer 52 was 5 ⁇ 10 15 cm ⁇ 3 and its thickness was 2.2 ⁇ m. Note that the same element as that of the buffer layer 21 described above was used as the conductive impurity of n type conductivity in the n ⁇ type layer 52. Further, the concentration profiles of conductive impurities in the p-type layer 53 and the p + -type layer 54 are as shown in FIG.
  • the horizontal axis indicates the depth (unit: ⁇ m) in the direction from the upper surface of p + -type layer 54 toward substrate 2, and the vertical axis indicates the concentration of the conductive impurity indicating p-type. Is shown.
  • the thickness of the p + -type layer 54 is about 0.1 ⁇ m, and the conductive impurity concentration is about 3 ⁇ 10 20 cm ⁇ 3 .
  • the p-type layer 53 has a thickness of about 0.8 ⁇ m and has a concentration distribution of conductive impurities as shown in FIG.
  • the planar shape of the semiconductor device shown in FIG. 5 is circular and has a diameter of 500 ⁇ m.
  • Comparative sample As a sample of the comparative example, a substrate having the same structure but a dislocation density of 1 ⁇ 10 4 cm ⁇ 2 in the substrate 2 was used. The other structures were the same as those of the sample of the invention example shown in FIG.
  • Sample of Comparative Example 2 The sample of Comparative Example 2 also has the same structure as the semiconductor device shown in FIG. 5, but the dislocation density in the substrate 2 and the concentration of conductive impurities in the p + -type layer 54 are different from the sample of the invention example. Specifically, the dislocation density in the substrate 2 constituting the semiconductor device of Comparative Example 2 was 1 ⁇ 10 4 cm ⁇ 2 . Further, the concentration of conductive impurities in the p + -type layer 54 was set to 5 ⁇ 10 19 cm ⁇ 3 .
  • the contact resistance between the ohmic electrode 55 and the p + -type layer 54 and the reverse current-voltage characteristics of the formed sample were measured for the samples of the above-described invention examples and comparative examples 1 and 2.
  • a method for measuring contact resistance a TLM (Transmission Line Model) method was used.
  • a method for measuring the current-voltage characteristics in the reverse direction a method called current-voltage characteristics measurement using a curve tracer was used.
  • FIG. 7 The measurement results of the inventive example are shown in FIG.
  • the vertical axis represents current ( ⁇ A)
  • the horizontal axis represents voltage (V).
  • One square on the vertical axis represents 10 ⁇ A
  • one square on the horizontal axis represents 100V.
  • the upper right corner is the origin.
  • the sample of the inventive example showed avalanche breakdown at about 450V. This data means that the sample showed almost ideal withstand voltage. Further, the contact resistance between the ohmic electrode 55 and the p + type layer 54 in the sample of the inventive example was 2 ⁇ 10 ⁇ 3 ⁇ cm ⁇ 2 .
  • FIG. 8 the measurement result of Comparative Example 1 is shown in FIG.
  • the vertical axis and horizontal axis in the graph of FIG. 8 are the same as those of the graph shown in FIG. However, on the horizontal axis of FIG. 8, one square indicates 10V.
  • leakage current was detected from a relatively low voltage (approximately 25 V).
  • the contact resistance of the ohmic electrode 55 was 2 ⁇ 10 ⁇ 3 ⁇ cm ⁇ 2 .
  • the contact resistance itself of the ohmic electrode was almost equal to the contact resistance of the ohmic electrode in the sample of the above-described invention example.
  • the current-voltage characteristic in the reverse direction was the same as that of the sample of the comparative example 1, and the leakage current was detected from a relatively low voltage.
  • the contact resistance of the ohmic electrode was 2 ⁇ 10 ⁇ 2 ⁇ cm ⁇ 2 , which was larger than those of the samples of Example 2 and Comparative Example 1.
  • Example 2 In order to confirm the relationship between the dislocation density of the substrate and the breakdown voltage in the present invention, the following experiment was conducted.
  • sample As a measurement sample, a sample having the structure shown in FIG. Here, samples were prepared using substrates 2 having different dislocation densities (eight types of substrates having dislocation densities distributed from 1 ⁇ 10 3 cm ⁇ 2 to 1 ⁇ 10 5 cm ⁇ 2 ). In each sample, the concentration of conductive impurities in the p + type layer 54 was set to 4 ⁇ 10 20 cm ⁇ 3 . Other structures are the same as those of the sample in Example 1.
  • the horizontal axis represents the dislocation density (unit: cm ⁇ 2 ) of the substrate of each sample, and the vertical axis represents the breakdown voltage (unit: V).
  • the dislocation density of the substrate is about 5 ⁇ 10 3 cm ⁇ 2 or less, a sufficiently high breakdown voltage is shown, but if the dislocation density exceeds 1 ⁇ 10 4 cm ⁇ 2 , the breakdown voltage is 50 V or less. It turns out that it is extremely low. For this reason, it is understood that the dislocation density of the substrate may be 5 ⁇ 10 3 cm ⁇ 2 .
  • Example 3 In order to confirm the relationship between the conductive impurity concentration of the impurity layer formed so that the ohmic electrode is in contact with the contact resistance of the ohmic electrode in the present invention, the following experiment was conducted.
  • sample As a measurement sample, a sample having the structure shown in FIG. 5 was prepared in the same manner as the inventive example of Example 1. Here, the p + impurity concentration 1 ⁇ 10 19 samples (p + -type layer 54 was changed the impurity concentration of the mold layer 54 cm -3 ⁇ 5 ⁇ 10 20 cm -3 , corresponding to the impurity layer of the present invention 5 types of distributed samples) were prepared. The other structure is the same as the sample of the invention example in Example 1.
  • the horizontal axis indicates the impurity concentration (unit: cm ⁇ 3 ) of the p + -type layer of each sample, and the vertical axis indicates the contact resistance (also referred to as contact resistivity) (unit: ⁇ cm ⁇ 2 ). Show.
  • the contact resistance decreases as the impurity concentration of the p + -type layer increases.
  • the allowable maximum value of the contact resistance is defined as 1 ⁇ 10 ⁇ 2 ⁇ cm ⁇ 2
  • the contact resistance falls within the allowable range by setting the impurity concentration of the p + -type layer 54 to 1 ⁇ 10 20 cm ⁇ 3 or more. It can be seen that it is possible to set it to a sufficiently low value.
  • the present invention can be applied to a silicon carbide semiconductor device having an ohmic electrode, and is particularly advantageously applied to a DiMOSFET, a JFET, and the like.

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Abstract

　オーミック電極の接触抵抗を低減するとともに高い耐圧特性を実現することが可能な炭化珪素半導体装置が得られる。半導体装置（１）は、基板（２）と不純物層としてのｐ+領域（２５）とを備える。基板（２）は炭化珪素からなり、転位密度が５×１０３ｃｍ－２以下であって、導電型は第１導電型（ｎ型）である。ｐ＋領域（２５）は、基板（２）上に形成され、前記第１導電型とは異なる第２導電型の導電性不純物濃度が１×１０２０ｃｍ－３以上５×１０２１ｃｍ－３以下である。

Description

炭化珪素半導体装置
　この発明は、炭化珪素半導体装置に関し、より特定的には、オーミック電極を備える炭化珪素半導体装置に関する。
　従来、炭化珪素（ＳｉＣ）を用いたＦＥＴ（電界効果トランジスタ）などの炭化珪素半導体装置が知られている（たとえば、半導体ＳｉＣ技術と応用第１９１頁（非特許文献１）参照）。たとえば、ＳｉＣを用いたＭＯＳＦＥＴ（Metal-Oxide-Semiconductor　Field-Effect　Transistor）は、ユニポーラ素子でありながら、Ｓｉを用いた素子ではＧＴＯ（Gate　Turn-Off　thyristor）やＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）などのバイポーラトランジスタ素子でのみ実現されている高い耐圧（たとえば１ｋＶ以上）を実現可能であることから、高耐圧、低損失かつ高速スイッチングが可能な素子として期待されている。なお、Ｓｉを用いたパワーデバイスとしてのＭＯＳＦＥＴでは、ＤＭＯＳＦＥＴ（Double-Diffused-MOSFET）構造が広く採用されているが、ＳｉＣを用いたＭＯＳＦＥＴの場合、選択的な導電性不純物のドーピングをイオン注入により実施するため、そのようなイオン注入により導電性不純物を注入したＭＯＳＦＥＴはＤｉＭＯＳＦＥＴ（Double-Implanted　MOSFET）と呼ばれている。
半導体ＳｉＣ技術と応用、日本、日刊工業新聞社、２００３年３月３１日、ｐ．１９１
　上述したＭＯＳＦＥＴにおいては、たとえば導電性がｎ型のＳｉＣ基板の表面上に、ＳｉＣからなるエピタキシャル層を形成し、当該エピタキシャル層に導電型がｐ型の導電性不純物をイオン注入することによりｐ型領域を形成する。当該ｐ型領域に接触するようにｐ型のオーミック電極が形成される。
　ここで、ｐ型領域とオーミック電極との接触抵抗を低減するために、ｐ型領域でのｐ型導電性不純物の濃度を高くする（つまり当該導電性不純物の注入量を多くする）ことが考えられる。しかし、この場合ｐ型領域においてイオン注入に起因する欠陥が多く形成される。このような欠陥は電流のリークパスとして作用するため、ＭＯＳＦＥＴの耐圧性能が劣化することになっていた。つまり、ＳｉＣを用いた半導体装置において、オーミック電極と不純物領域との接触抵抗を低減すると同時に高い耐圧特性を実現することは従来難しかった。
　この発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、オーミック電極の接触抵抗を低減するとともに高い耐圧特性を実現することが可能な炭化珪素半導体装置を提供することである。
　この発明に従った炭化珪素半導体装置は、基板と不純物層とを備える。基板は炭化珪素からなり、転位密度が５×１０３ｃｍ－２以下であって、導電型は第１導電型である。不純物層は、基板上に形成され、第１導電型とは異なる第２導電型の導電性不純物濃度が１×１０２０ｃｍ－３以上５×１０２１ｃｍ－３以下である。
　このようにすれば、不純物層に接触するようにオーミック電極を形成した場合に、当該オーミック電極と不純物層との接触抵抗を実用上問題無い程度に低くできるとともに、転位密度が上述のような値に低減された基板を用いることにより、基板や当該基板上に形成される不純物層においてリークパスとなり得る欠陥の密度を十分低減することになるので、炭化珪素半導体装置の耐圧特性を良好なものとすることができる。
　なお、基板の転位密度を５×１０３ｃｍ－２以下としたのは、このようにすれば炭化珪素半導体装置の耐圧特性を良好に保つことが可能であるからである。また、不純物層における導電性不純物濃度の下限を１×１０２０ｃｍ－３としたのは、この値より導電性不純物濃度を下げると、不純物層に接触するようにオーミック電極を形成したときに当該オーミック電極と不純物層との接触抵抗が許容範囲を超えて大きくなるためである。また、不純物層における導電性不純物濃度の上限を５×１０２１ｃｍ－３としたのは、これ以上導電性不純物を導入すると、不純物層の結晶性が低下し、炭化珪素半導体装置の特性が劣化するからである。
　このように、本発明によれば、オーミック電極の接触抵抗を問題ない程度に低減できると同時に、耐圧特性の良好な炭化珪素半導体装置を得ることができる。
本発明による半導体装置の実施の形態１を示す断面模式図である。 図１に示した半導体装置の製造方法を説明するためのフローチャートである。 本発明による半導体装置の実施の形態２を示す断面模式図である。 図３に示した半導体装置の製造方法を説明するためのフローチャートである。 実験のために作成した発明例の試料を示す断面模式図である。 図５に示した半導体装置のｐ+型層およびｐ型層における最表面からの深さ方向での導電性不純物の濃度分布を示すグラフである。 本発明の発明例の試料についての逆方向電流電圧特性を示すグラフである。 比較例１の試料についての逆方向電流電圧特性を示すグラフである。 実施例２における測定結果を示すグラフである。 実施例３における測定結果を示すグラフである。
　以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
　（実施の形態１）
　図１を参照して、本発明の半導体装置の実施の形態１を説明する。
　図１を参照して、本発明による半導体装置１は、炭化珪素半導体装置の一例である縦型ＤｉＭＯＳＦＥＴ（Double　Implanted　MOSFET）であって、基板２、バッファ層２１、耐圧保持層２２、ｐ領域２３、ｎ+領域２４、ｐ+領域２５、酸化膜２６、ソース電極１１および上部ソース電極２７、ゲート電極１０および基板２の裏面側に形成されたドレイン電極１２を備える。具体的には、導電型がｎ型の炭化ケイ素（ＳｉＣ）からなる基板２の表面上に、炭化ケイ素からなるバッファ層２１が形成されている。このバッファ層２１は導電型がｎ型であり、その厚みはたとえば０．５μｍであり、不純物濃度はたとえば５×１０１７ｃｍ－３である。また、このバッファ層２１上には耐圧保持層２２が形成されている。この耐圧保持層２２は、導電型がｎ型の炭化ケイ素からなり、たとえばその厚みはたとえば１０μｍである。また、耐圧保持層２２におけるｎ型の導電性不純物の濃度としては、たとえば５×１０１５ｃｍ-3という値を用いることができる。なお、上述したバッファ層２１を形成せず、基板２上に直接耐圧保持層２２を形成するようにしてもよい。
　この耐圧保持層２２の表面には、導電型がｐ型であるｐ領域２３が互いに間隔を隔てて形成されている。ｐ領域２３におけるｐ型の導電性不純物の濃度としては、たとえば１×１０１７ｃｍ-3という値を用いることができる。ｐ領域２３の内部においては、ｐ領域２３の表面層にｎ+領域２４が形成されている。ｎ+領域２４におけるｎ型の導電性不純物の濃度としては、たとえば１×１０１９ｃｍ-3という値を用いることができる。また、このｎ+領域２４に隣接する位置には、ｐ+領域２５が形成されている。このｐ+領域２５におけるｐ型の導電性不純物の濃度としては、たとえば１×１０２０ｃｍ-3という値を用いることができる。一方のｐ領域２３におけるｎ+領域２４上から、ｐ領域２３、２つのｐ領域２３の間において露出する耐圧保持層２２、他方のｐ領域２３および当該他方のｐ領域２３におけるｎ+領域２４上にまで延在するように、酸化膜２６が形成されている。酸化膜２６上にはゲート電極１０が形成されている。また、ｎ+領域２４およびｐ+領域２５上にはソース電極１１が形成されている。このソース電極１１上には上部ソース電極２７が形成されている。そして、基板２において、バッファ層２１が形成された側の表面とは反対側の裏面に、ドレイン電極１２が形成されている。
　ここで、上述した半導体装置１は、基板２と不純物層としてのｐ+領域２５とを備える。基板２は炭化珪素からなり、転位密度が５×１０３ｃｍ－２以下であって、導電型は第１導電型（ｎ型）である。ｐ＋領域２５は、基板上に形成され、前記第１導電型とは異なる第２導電型の導電性不純物濃度が１×１０２０ｃｍ－３以上５×１０２１ｃｍ－３以下である。
　このようにすれば、ｐ＋領域２５に接触するようにオーミック電極であるソース電極１１を形成した場合に、当該ソース電極１１とｐ＋領域２５との接触抵抗を実用上問題無い程度に低くできる。さらに、転位密度が上述のような値に低減された基板２を用いることにより、基板２や当該基板上に形成されるエピタキシャル層などにおいてリークパスとなり得る欠陥の密度を十分低減できる。このため、半導体装置１の耐圧特性を良好なものとすることができる。
　なお、基板２の転位密度の測定は、基板２の表面をＫＯＨなどの薬液を用いてエッチングし、当該エッチングによって形成されるエッチピット数を計測することにより測定できる。また、ｐ＋領域２５における導電性不純物の濃度は、たとえばＳＩＭＳ（Secondary　Ionization　Mass　Spectrometer）などを用いて測定できる。
　次に、図１に示した半導体装置１の動作について説明する。図１を参照して、ゲート電極１０に閾値以下の電圧を与えた状態、すなわちオフ状態では、ゲート絶縁膜としての酸化膜２６の直下に位置するｐ領域２３と導電型がｎ型である耐圧保持層２２との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極１０に正の電圧を印加していくと、ｐ領域２３の酸化膜２６と接触する付近であるチャネル領域において、反転層が形成される。その結果、ｎ＋領域２４と耐圧保持層２２とが電気的に接続され、ソース電極１１とドレイン電極１２との間に電流が流れる。
　次に、図１に示した半導体装置１の製造方法を説明する。図２を参照して、本発明による半導体装置の実施の形態１の製造方法を説明する。
　まず、図２に示すように、基板準備工程（Ｓ１０）を実施する。この工程においては、具体的には（０００１）面の＜１１－２０＞方向におけるオフ角度が８度である炭化ケイ素基板を準備する。当該炭化ケイ素基板の導電型はｎ型である。このような基板２（図１参照）は、たとえば（０００１）面を主表面とするＳｉＣインゴットから上述したオフ角となるように基板を切り出すといった手法により得ることができる。
　次に、バッファ層形成工程（Ｓ２０）を実施する。具体的には、バッファ層として導電型がｎ型の炭化ケイ素からなるエピタキシャル層を形成する。なお、このバッファ層形成工程（Ｓ２０）は実施せず、上記工程（Ｓ１０）に続いて後述するエピタキシャル層形成工程（Ｓ３０）を実施してもよい。
　次にエピタキシャル層形成工程（Ｓ３０）を実施する。具体的には、バッファ層２１上に耐圧保持層２２を形成する。この耐圧保持層２２としては、導電型がｎ型の炭化ケイ素からなる層をエピタキシャル成長法によって形成する。このエピタキシャル層形成工程（Ｓ３０）においては、原料ガスとしてたとえばＳｉＨ4ガスおよびＣ3Ｈ8ガスを用いることができる。
　次に、注入工程（Ｓ４０）を実施する。具体的には、フォトリソグラフィおよびエッチングを用いて形成した酸化膜をマスクとして用いて、導電型がｐ型の不純物を耐圧保持層２２に注入する。このようにして、ｐ領域２３（図１参照）を形成する。また、上述した注入工程において用いた酸化膜を除去した後、再度新たなパターンを有する酸化膜を、フォトリソグラフィおよびエッチングを用いて形成する。そして、当該酸化膜をマスクとして用いて、ｎ型の導電性不純物を所定の領域に注入することにより、ｎ+領域２４（図１参照）を形成する。また、同様の手法により、導電型がｐ型の導電性不純物を注入することにより、ｐ+領域２５を形成する。
　上述のような注入工程（Ｓ４０）の後、活性化熱処理を行なう。この活性化熱処理の処理条件としては、たとえばアルゴンガスを雰囲気ガスとして用いて、加熱温度を１７００℃、加熱時間を３０分とした条件を用いることができる。
　次に、図２に示すようにゲート絶縁膜形成工程（Ｓ５０）を実施する。具体的には、耐圧保持層２２、ｐ領域２３、ｎ+領域２４、ｐ+領域２５上を覆うように酸化膜２６（図１参照）となるべき酸化膜を形成する。このゲート絶縁膜となるべき酸化膜を形成する方法としては、たとえばドライ酸化（熱酸化）を行なってもよい。このドライ酸化の条件としては、たとえば酸素含有雰囲気中で加熱温度を１２００℃、加熱時間を３０分といった条件を用いることができる。
　次に、電極形成工程（Ｓ６０）を実施する。具体的には、上記酸化膜上にフォトリソグラフィを用いてパターンを有するレジスト膜を形成する。当該レジスト膜をマスクとして用いて、ｎ+領域２４およびｐ+領域２５上に位置する酸化膜の部分をエッチングにより除去する。この後、レジスト膜上および当該酸化膜において形成された開口部内部においてｎ+領域２４およびｐ+領域２５と接触するように金属などからなる導電体膜を形成する。その後、レジスト膜を除去することにより、当該レジスト膜上に位置していた導電体膜を除去（リフトオフ）する。
　ここで、導電体膜の材料としては、たとえばニッケル（Ｎｉ）を用いることができる。また、当該材料として、チタン（Ｔｉ）、アルミニウム（Ａｌ）およびこれらの金属にシリコン（Ｓｉ）を含有した材料を用いてもよい。この結果、図１に示すように、ソース電極１１を得ることができる。また、基板２の裏面上にドレイン電極１２（図１参照）を形成する。なお、ここでアロイ化のための熱処理を行なうことが好ましい。具体的には、たとえば雰囲気ガスとして不活性ガスであるアルゴン（Ａｒ）を用い加熱温度を９５０℃、加熱時間を２分といった熱処理（アロイ化処理）を行なってもよい。
　その後、ソース電極１１上に上部ソース電極２７（図１参照）を形成する。また、このとき一方のｎ+領域２４上から他方のｎ+領域２４上まで延在するように、酸化膜２６上にゲート電極１０を形成する。このようにして、図１に示す半導体装置を得ることができる。
　（実施の形態２）
　図３を参照して、本発明による半導体装置の実施の形態２を説明する。
　図３を参照して、本発明による半導体装置１は炭化珪素半導体装置の一例である横型構造のＪＦＥＴであって、炭化ケイ素（ＳｉＣ）からなり、導電型がｎ型である基板２と、第１のｐ型層３２と、ｎ型層３３と、第２のｐ型層３４と、ソース領域３５と、ゲート領域３６と、ドレイン領域３７と、酸化膜３８と、コンタクト電極３９と、上部ソース電極２７と、上部ゲート電極２８と上部ドレイン電極２９と、電位保持領域４３とを備える。第１のｐ型層３２は基板２の上部表面上に形成されている。第１のｐ型層３２の厚みはたとえば１０μｍとすることができる。また、第１のｐ型層３２におけるｐ型の導電性不純物の濃度はたとえば１×１０１６ｃｍ－３とすることができる。ｎ型層３３は、第１のｐ型層３２上に形成されている。ｎ型層３３の厚みはたとえば０．４μｍとすることができる。また、ｎ型層３３におけるｎ型の導電性不純物の濃度はたとえば２×１０１７ｃｍ－３とすることができる。第２のｐ型層３４はｎ型層３３上に形成されている。第２のｐ型層３４の厚みはたとえば０．３μｍとすることができる。また、第２のｐ型層３４におけるｐ型の導電性不純物の濃度はたとえば２×１０１７ｃｍ－３とすることができる。上述したｐ型層およびｎ型層はそれぞれ導電型がｐ型およびｎ型である炭化ケイ素からなる。
　第２のｐ型層３４およびｎ型層３３には、ｎ型層３３よりも高濃度の導電型がｎ型である不純物（ｎ型不純物）を含むソース領域３５およびドレイン領域３７が形成される。また、第２のｐ型層３４およびｎ型層３３には、上述したソース領域３５およびドレイン領域３７に挟まれるように、第１のｐ型層３２および第２のｐ型層３４よりも高濃度の導電型がｐ型である不純物（ｐ型不純物）を含むゲート領域３６が形成される。このように、ソース領域３５、ゲート領域３６およびドレイン領域３７は、それぞれ第２のｐ型層３４を貫通してｎ型層３３にまで到達するように形成されている。また、ソース領域３５、ゲート領域３６およびドレイン領域３７の底部は、第１のｐ型層３２の上部表面（第１のｐ型層３２とｎ型層３３との境界部）から間隔を隔てて配置されている。
　また、ソース領域３５から見てゲート領域３６とは反対側には、第２のｐ型層３４の上部表面３４Ａ（ｎ型層３３に面する表面とは反対側の主面）から第２のｐ型層３４を貫通してｎ型層３３にまで到達するように溝部４１が形成されている。溝部４１の底壁は、第１のｐ型層３２とｎ型層３３との界面から間隔を隔てて、ｎ型層３３の内部に配置されている。また、溝部４１の底壁からｎ型層３３を貫通し、第１のｐ型層３２に至るように、第１のｐ型層３２および第２のｐ型層３４よりも高濃度のｐ型不純物を含む電位保持領域４３が形成されている。この電位保持領域４３の底部は、ｎ型である基板２の上部表面（基板２と第１のｐ型層３２との境界部）から間隔を隔てて配置されている。
　ソース領域３５、ゲート領域３６、ドレイン領域３７、および電位保持領域４３のそれぞれの上部表面に接触するように、コンタクト電極３９が形成されている。コンタクト電極３９は、ソース領域３５、ゲート領域３６、ドレイン領域３７および電位保持領域４３とオーミック接触可能な材料からなる。コンタクト電極１９の材料として、たとえばＮｉを用いることができる。また、コンタクト電極１９は、Ｔｉ、Ａｌ、あるいはこれらの金属のシリサイドから構成されていてもよい。
　隣接するコンタクト電極３９の間には、酸化膜３８が形成されている。すなわち、絶縁層としての酸化膜３８は、第２のｐ型層３４の上部表面、溝部４１の底壁および側壁において、コンタクト電極３９が形成されている領域以外の領域全体を覆うように形成されている。この結果、隣接するコンタクト電極１９同士は絶縁された状態になる。
　ソース領域３５、ゲート領域３６およびドレイン領域３７上に位置するコンタクト電極３９の上部表面上に接触するように、それぞれ上部ソース電極２７、上部ゲート電極２８、上部ドレイン電極２９が形成されている。この結果、上部ソース電極２７、上部ゲート電極２８、上部ドレイン電極２９は、コンタクト電極３９を介して、それぞれソース領域３５、ゲート領域３６およびドレイン領域３７と電気的に接続される。また、上部ソース電極２７は、ソース領域３５上のコンタクト電極１９の上部表面上から、電位保持領域４３上のコンタクト電極１９の上部表面上にまで延在するように形成されている。この結果、電位保持領域４３上のコンタクト電極３９は、ソース領域３５上のコンタクト電極３９と同電位に保持される。上部ソース電極２７、上部ゲート電極２８、上部ドレイン電極２９は、たとえばＡｌなどの導電体により構成される。
　図３に示した半導体装置１は、基板２と不純物層としてのゲート領域３６とを備える。基板２は炭化珪素からなり、転位密度が５×１０３ｃｍ－２以下であって、導電型は第１導電型（ｎ型）である。不純物層であるゲート領域３６は、基板２上に形成され、ｎ型とは異なる第２導電型（ｐ型）の導電性不純物濃度が１×１０２０ｃｍ－３以上５×１０２１ｃｍ－３以下である。
　このようにすれば、実施の形態１に示した半導体装置１と同様に、不純物層であるゲート領域３６に接触するようにオーミック電極であるコンタクト電極３９を形成した場合に、当該コンタクト電極３９とゲート領域３６との接触抵抗を実用上問題無い程度に低くできる。さらに、転位密度が上述のような値に低減された基板２を用いることにより、基板２や当該基板上に形成されるエピタキシャル層（第１のｐ型層３２、ｎ型層３３、第２のｐ型層３４）においてリークパスとなり得る欠陥の密度を十分低減できる。このため、半導体装置１の耐圧特性を良好なものとすることができる。
　次に、半導体装置１の動作について簡単に説明する。図３を参照して、上部ゲート電極２８に印加される電圧が０Ｖの状態では、ｎ型層３３においてゲート領域３６とドレイン領域３７とで挟まれた領域および当該挟まれた領域と第１のｐ型層３２とで挟まれた領域（ドリフト領域）、ならびにゲート領域３６と第１のｐ型層３２とで挟まれた領域（チャネル領域）は空乏化されていない。このため、ソース領域３５とドレイン領域３７とはｎ型層３３を介して電気的に接続された状態となっている。そのため、ソース領域３５からドレイン領域３７に向かって電子が移動することにより電流が流れる。
　一方、上部ゲート電極２８に負の電圧を印加していくと、上述したチャネル領域およびドリフト領域の空乏化が進行する。この結果、ソース領域３５とドレイン領域３７とは電気的に遮断された状態となる。そのため、ソース領域３５からドレイン領域３７に向かって電子が移動することができず、電流は流れない。
　次に、図３に示した半導体装置の製造方法について説明する。図４を参照して、本発明による半導体装置の実施の形態２の製造方法を説明する。
　図４に示すように、図３に示した半導体装置１の製造方法においては、まず基板準備工程（Ｓ１０）を実施する。具体的には、図２に示した工程（Ｓ１０）と同様に、導電型がｎ型であって転位密度が５×１０3ｃｍ-2以下となっている炭化ケイ素からなる基板２を準備する。
　次に、図４に示すように、エピタキシャル層形成工程（Ｓ３０）を実施する。具体的には、上述した工程（Ｓ１０）において準備された基板２の一方の主表面上にたとえば気相エピタキシャル成長法を用いて炭化ケイ素からなる第１のｐ型層３２、ｎ型層３３、および第２のｐ型層３４を順次形成する。気相エピタキシャル成長法において、たとえば材料ガスとしてシラン（ＳｉＨ4）ガスおよびプロパン（Ｃ3Ｈ8）ガスを用いることができる。また、このときキャリアガスとしてはたとえば水素（Ｈ2）ガスを用いることもできる。また、ｐ型層を形成するために、導電型がｐ型の不純物を導入するｐ型不純物源としては、たとえばジボラン（Ｂ2Ｈ6）やトリメチルアルミニウム（ＴＭＡ）を用いることができる。また、ｎ型層を形成するために用いるｎ型不純物源としては、たとえば窒素（Ｎ2）ガスを用いることができる。
　次に上述のようにして形成した第２のｐ型層３４およびｎ型層３３に溝部を形成する。具体的には、第２のｐ型層３４の上部表面３４Ａから第２のｐ型層３４を貫通してｎ型層３３に到達するように、たとえばドライエッチングを用いて溝部４１を形成する。この溝部４１の形成工程においては、たとえば溝部４１を形成するべき位置に開口部を有するマスク層を第２のｐ型層３４の上部表面３４Ａ上に形成し、当該マスク層をマスクとして用いてＳＦ6ガスを用いたドライエッチングを行なってもよい。
　次に、図４に示すように注入工程（Ｓ４０）を実施する。具体的には、まず第１イオン注入工程として、高濃度のｎ型不純物を含む領域であるソース領域３５およびドレイン領域３７を形成する。具体的には、まず第２のｐ型層３４の上部表面３４Ａ上および溝部４１の内壁にレジストを塗布した後、露光および現像処理を行なうことにより（フォトリソグラフィにより）、所望のソース領域３５およびドレイン領域３７の形状に応じた領域に開口を有するレジスト膜を形成する。そして、このレジスト膜をマスクとして用いて、リン（Ｐ）あるいは窒素（Ｎ）などのｎ型不純物がイオン注入法により第２のｐ型層３４およびｎ型層３３に注入される。これにより、ソース領域３５およびドレイン領域３７が形成される。
　次に、注入工程（Ｓ４０）として、第２イオン注入工程を実施する。具体的には、上述した第１イオン注入工程と同様に、所望のゲート領域３６および電位保持領域４３の平面形状に応じた領域に開口を有するレジスト膜がフォトリソグラフィ法を用いて形成される。そして、このレジスト膜をマスクとして用いて、アルミニウム（Ａｌ）またはホウ素（Ｂ）などのｐ型不純物がイオン注入法により第２のｐ型層３４、ｎ型層３３および第１のｐ型層３２の所定領域に導入される。この結果、ゲート領域３６および電位保持領域４３が形成される。
　次に、注入したｎ型不純物またはｐ型不純物を活性化するための活性化アニール工程を実施する。この活性化アニール工程においては、上述した注入工程（Ｓ４０）において用いられたレジスト膜を除去した後、イオンが注入された第２のｐ型層３４、ｎ型層３３および第１のｐ型層３２を加熱する。この結果、上述したイオン注入によって導入された不純物が活性化される。当該活性化アニール処理としては、たとえばアルゴンガスを雰囲気として用いて、加熱温度を１７００℃程度にし、保持時間を３０分程度とする熱処理を行なってもよい。
　次に、図４に示すように、絶縁膜形成工程（Ｓ７０）を実施する。この工程（Ｓ７０）においては、上述した工程を実施することにより所定のイオン注入層が形成された第２のｐ型層３４、ｎ型層３３および第１のｐ型層３２が形成された基板２の表面が熱酸化される。これにより、二酸化ケイ素（ＳｉＯ2）からなる酸化膜３８が、第２のｐ型層３４の上部表面３４Ａおよび溝部４１の内壁を覆うように形成される。
　次に、図４に示すように電極形成工程（Ｓ６０）を実施する。具体的には、ソース領域３５、ゲート領域３６、ドレイン領域３７および電位保持領域４３のそれぞれの上部表面に接触するように、コンタクト電極３９を形成する。コンタクト電極３９の形成方法としては、まず形成すべきコンタクト電極３９の平面形状に応じた領域に、フォトリソグラフィ法を用いて開口パターンを有するレジスト膜を形成する。そして、このレジスト膜をマスクとして用いて、たとえば反応性イオンエッチング（ＲＩＥ）によりソース領域３５、ゲート領域３６、ドレイン領域３７および電位保持領域４３上の酸化膜３８を部分的に除去する。その後、たとえばニッケル（Ｎｉ）を蒸着することにより、酸化膜３８が部分的に除去されることにより形成された開口部から露出するソース領域３５、ゲート領域３６、ドレイン領域３７および電位保持領域４３の上部表面およびレジスト膜の上部表面上に導電層（ニッケル膜）が形成される。その後、レジスト膜を除去することにより、レジスト膜上の導電体層が除去（リフトオフ）される。この結果、酸化膜３８の開口部から露出したソース領域３５、ゲート領域３６、ドレイン領域３７および電位保持領域４３の上部表面上に導電体層が残存する。その後、たとえば１０００℃程度に加熱する熱処理工程を実施することにより、上述した導電体層がシリサイド化する。この結果、ソース領域３５、ゲート領域３６、ドレイン領域３７および電位保持領域４３にオーミック接触可能なＮｉＳｉ(ニッケルシリサイド）からなるコンタクト電極３９が形成される。なお、コンタクト電極３９を構成する材料としてＴｉまたはＡｌ、あるいはこれらのシリサイドを用いてもよい。
　その後、コンタクト電極３９上に上部ソース電極２７、上部ゲート電極２８および上部ドレイン電極２９を形成する。具体的には、酸化膜３８上に上部ソース電極２７、上部ゲート電極２８および上部ドレイン電極２９の平面形状と同じ開口パターンを有するレジスト膜を形成する。このレジスト膜の開口パターンの内部においてはコンタクト電極３９が露出している。そして、当該レジスト膜の上部表面および開口パターンの内部にアルミニウムなどの導電体膜を蒸着する。その後、レジスト膜とともにレジスト膜上の導電体膜を除去する（リフトオフ）。この結果、図３に示すような上部ソース電極２７、上部ゲート電極２８および上部ドレイン電極２９を形成することができる。このようにして、図３に示すような半導体装置を得ることができる。
　ここで、上述した実施の形態１、２に示した半導体装置の好ましい変形例を説明する。
　上記半導体装置１において、基板２の転位密度は1×１０３ｃｍ－２以下であってもよい。この場合、半導体装置１の耐圧特性をより向上させることができる。
　上記半導体装置１において、基板２の螺旋転位密度は１ｃｍ－２以下であってもよい。ここで、基板２中の螺旋転位は耐圧特性の劣化を招く（アバランシェ破壊電圧を低下させる要因となる）ため、特にその密度を低減することが有効である。ここで、基板２の螺旋転位密度の上限を１ｃｍ－２としたのは、螺旋転位密度がこの値を超えると、耐圧が劣化する場合があるためである。
　上記半導体装置１において、基板２の螺旋転位密度は０．１ｃｍ－２以下であってもよい。この場合、半導体装置１の耐圧特性をより向上させることができる。ここで、基板２の螺旋転位密度のより好ましい上限を０．１ｃｍ－２としたのは、このようにすれば確実に耐圧の向上を実現できるからである。
　上記半導体装置１では、不純物層としてのｐ+領域２５またはゲート領域３６における第２導電型（ｐ型）の導電性不純物濃度が４×１０２０ｃｍ－３以上５×１０２１ｃｍ－３以下であってもよい。この場合、不純物層に接触するようにオーミック電極としてのソース電極１１またはコンタクト電極３９を形成したときに、当該ソース電極１１とｐ＋領域２５との間、またはコンタクト電極３９とゲート領域３６との間の接触抵抗をより低減することができる。ここで、導電性不純物濃度のより好ましい下限を４×１０２０ｃｍ－３としたのは、接触抵抗をより低減できるから、という理由による。また、導電性不純物濃度のより好ましい上限を５×１０２１ｃｍ－３としたのは、これ以上導電性不純物を導入すると、不純物層の結晶性が低下し、炭化珪素半導体装置の特性が劣化するからである。
　上記半導体装置１において、不純物層（ｐ+領域２５）に接触するように形成されるオーミック電極（ソース電極１１）と、基板２に接触するように形成される他のオーミック電極（ドレイン電極１２）とを備えていてもよい。ソース電極１１とドレイン電極１２とは同じ材料により構成されてもよい。この場合、上記ソース電極１１とドレイン電極１２とを同じ材料を用いて形成できるので、当該ソース電極１１およびドレイン電極１２を同時または連続して形成することができる。このため、ソース電極１１およびドレイン電極１２を互いに異なる材料により構成する場合より、半導体装置１の製造プロセスを簡略化できる。
　上記半導体装置１において、ソース電極１１およびドレイン電極１２を構成する材料はニッケル（Ｎｉ）を含んでいてもよい。この場合、互いに導電型の異なる不純物層（ｐ＋領域２５）と基板２とにそれぞれ接触するソース電極１１およびドレイン電極１２を、ニッケルを含む材料により形成することで、同じ材料を用いて、不純物層（ｐ＋領域２５）と基板２との両方についてオーミック接触した電極（ソース電極１１およびドレイン電極１２）を形成することができる。
　上記半導体装置１において、ソース電極１１およびドレイン電極１２を構成する材料は、チタン（Ｔｉ）とアルミニウム（Ａｌ）とを含んでいてもよい。また、上記半導体装置１において、ソース電極１１およびドレイン電極１２を構成する材料はチタンとアルミニウムに加えてシリコン（Ｓｉ）を含んでいてもよい。この場合、同じ材料を用いて、互いに導電型の異なる不純物層（ｐ＋領域２５）と基板２とにそれぞれオーミック接触する電極（ソース電極１１およびドレイン電極１２）を形成することができる。
　上記半導体装置１において、上記ソース電極１１およびドレイン電極１２、あるいはコンタクト電極３９を構成する材料は、チタン、アルミニウム、シリコンの積層構造を用いてもよい。この場合、たとえばチタンの厚みを０ｎｍ以上４０ｎｍ以下、アルミニウムの厚みを２０ｎｍ以上１００ｎｍ以下、シリコンの厚みを１０ｎｍ以上５０ｎｍ以下とすることができる。またより好ましくは、チタンの厚みを５ｎｍ以上３０ｎｍ以下、アルミニウムの厚みを３０ｎｍ以上７０ｎｍ以下、シリコンの厚みを１５ｎｍ以上３５ｎｍ以下とすることができる。
　（実施例１）
　本発明の効果を確認するため、以下のような実験を行なった。
　（試料）
　発明例の試料：
　図５は、実験のために作成した発明例の試料を示す断面模式図である。図５を参照して、実施例において作製した発明例の試料の構造を説明する。
　図５に示すように、発明例の試料である素子では、基板２の主表面上にバッファ層２１を形成している。このバッファ層２１上にはｎ-型層５２が形成されている。このｎ-型層５２上にはｐ型層５３が形成されている。ｐ型層５３上にはｐ+型層５４が形成されている。このｐ+型層５４の上部表面上にはオーミック電極５５が形成されている。オーミック電極５５の上部表面上にはアルミニウムからなる電極５６が形成されている。そして、オーミック電極５５の端面から基板２の上部表面にまで到達するように、素子の側面上には酸化膜からなる絶縁膜５７が形成されている。また、基板２の裏面（バッファ層５１が形成された側の表面とは反対側の裏面）には裏面電極５８が形成されている。
　基板２としては、炭化ケイ素からなり、（０００１）面の＜１１－２０＞方向におけるオフ角度が８度となった基板を準備した。基板２の転位密度は１×１０３ｃｍ－２であった。また、バッファ層２１におけるｎ型の導電性不純物の濃度は５×１０17ｃｍ-3である。ｎ型の導電性不純物としては窒素を用いた。また、バッファ層２１の厚みは０．５μｍとした。
　また、ｎ-型層５２における導電型がｎ型の導電性不純物の濃度は５×１０15ｃｍ-3とし、その厚みは２．２μｍとした。なお、ｎ-型層５２における導電型がｎ型の導電性不純物としては上述したバッファ層２１と同様の元素を用いた。またｐ型層５３およびｐ+型層５４における導電性不純物の濃度プロファイルは図６に示すようになっている。
　図６を参照して、横軸はｐ+型層５４の上部表面から基板２に向かう方向での深さ（単位：μｍ）を示しており、縦軸はｐ型を示す導電性不純物の濃度を示している。図６からもわかるように、ｐ+型層５４の厚みは約０．１μｍ程度であり、その導電性不純物濃度はおよそ３×１０20ｃｍ-3程度である。また、ｐ型層５３は、その厚みがおよそ０．８μｍ程度であり、図６に示すような導電性不純物の濃度分布を有している。また、図５に示した半導体装置の平面形状は円形状であって直径が５００μｍである。
　比較例の試料：
　比較例の試料として、構造は同様であるが、基板２における転位密度が１×１０4ｃｍ-2という基板を用いた。そして、他の構造は図５に示した発明例の試料と同様の構造とした。
　比較例２の試料：
　比較例２の試料も、図５に示した半導体装置と同様の構造を備えるが、基板２における転位密度とｐ+型層５４における導電性不純物の濃度が発明例の試料とは異なっている。具体的には、比較例２の半導体装置を構成する基板２における転位密度は１×１０4ｃｍ-2とした。また、ｐ+型層５４における導電性不純物の濃度を５×１０19ｃｍ-3とした。
　（測定）
　上述した発明例および比較例１、２の試料について、オーミック電極５５とｐ+型層５４との接触抵抗および形成した試料での逆方向の電流電圧特性を測定した。接触抵抗の測定方法としては、ＴＬＭ（Transmission　Line　Model）法を用いた。また、逆方向の電流電圧特性の測定方法としては、カーブトレーサによる電流電圧特性測定という方法を用いた。
　（結果）
　発明例の測定結果を図７に示す。図７において縦軸は電流（μＡ）を示し、横軸が電圧（Ｖ）を示している。縦軸の１マスは１０μＡであり、横軸の１マスは１００Ｖを示す。なお、図７のグラフにおいては、右上の角が原点となっている。
　図７からわかるように、発明例の試料においては約４５０Ｖ程度でアバランシェ破壊を示した。このデータは当該試料がほぼ理想耐圧を示したことを意味する。また、発明例の試料におけるオーミック電極５５とｐ+型層５４との接触抵抗は２×１０-3Ωｃｍ-2であった。
　次に、比較例１の測定結果を図８に示す。図８のグラフにおける縦軸および横軸は図７に示したグラフと同様である。ただし、図８の横軸においては、１マスが１０Ｖを示している。図８からもわかるように、比較例１の試料では比較的低い電圧（ほぼ２５Ｖ程度）からリーク電流が検出された。また、オーミック電極５５の接触抵抗は２×１０-3Ωｃｍ-2であった。このオーミック電極の接触抵抗自体は、上述した発明例の試料におけるオーミック電極の接触抵抗とほぼ同等であった。
　比較例２の試料については、逆方向での電流電圧特性は比較例１の試料と同様であり、比較的低い電圧からリーク電流が検出された。さらに、比較例２の試料においては、オーミック電極の接触抵抗は２×１０-2Ωｃｍ-2と、実施例２や比較例１の試料よりも大きな接触抵抗を示していた。
　（実施例２）
　本発明における基板の転位密度と耐圧との関係を確認するため、以下のような実験を行なった。
　（試料）
　測定用の試料として、実施例１と同様に図５に示した構造の試料を準備した。なお、ここでは転位密度の異なる基板２(転位密度が１×１０３ｃｍ－２～１×１０５ｃｍ－２に分布する８種類の基板）を用いて試料を作成した。なお、各試料ともｐ+型層５４における導電性不純物の濃度を４×１０２０ｃｍ-3とした。他の構造は実施例１における試料と同様である。
　（測定）
　実施例１と同様の方法により、各試料について逆方向の電流電圧特性を測定した。そして、流れた電流（リーク電流）が１０μＡを超えたときの電圧を耐圧と定義し、各試料について耐圧の値を決定した。
　（結果）
　測定結果を図９に示す。図９を参照して、横軸は各試料の基板の転位密度（単位：ｃｍ－２）を示し、縦軸は耐圧（単位：Ｖ）を示している。図９から分かるように、基板の転位密度が５×１０３ｃｍ－２程度以下であれば十分高い耐圧を示しているが、転位密度が１×１０４ｃｍ－２を超えると耐圧が５０Ｖ以下と極めて低くなっていることがわかる。このため、基板の転位密度は５×１０３ｃｍ－２とすればよいことが分かる。
　（実施例３）
　本発明における、オーミック電極が接触するように形成される不純物層の導電性不純物濃度とオーミック電極の接触抵抗との関係を確認するため、以下のような実験を行なった。
　（試料）
　測定用の試料として、実施例１の発明例と同様に図５に示した構造の試料を準備した。なお、ここでは本発明の不純物層に対応するｐ+型層５４の不純物濃度を変更した試料（ｐ+型層５４の不純物濃度が１×１０１９ｃｍ-3～５×１０２０ｃｍ-3に分布する５種類の試料）を作成した。なお、他の構造は実施例１における発明例の試料と同様である。
　（測定）
　実施例１と同様の方法により、各試料についてオーミック電極５５とｐ+型層５４との接触抵抗を測定した。
　（結果）
　測定結果を図１０に示す。図１０を参照して、横軸は各試料のｐ+型層の不純物濃度（単位：ｃｍ-3）を示し、縦軸は接触抵抗（接触抵抗率とも言う）（単位：Ωｃｍ-2）を示している。
　図１０から分かるように、ｐ+型層５４の不純物濃度が高くなれば接触抵抗が低減することが分かる。そして、接触抵抗の許容最大値を１×１０－２Ωｃｍ-2と規定すると、ｐ+型層５４の不純物濃度を１×１０２０ｃｍ－３以上とすることで、接触抵抗を許容範囲に収める（十分低い値とする）ことが可能であることがわかる。
　今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　この発明は、オーミック電極を備える炭化珪素半導体装置に適用でき、特にＤｉＭＯＳＦＥＴやＪＦＥＴなどに有利に適用される。
　１　半導体装置、２　基板、１０　ゲート電極、１１　ソース電極、１２　ドレイン電極、１９　コンタクト電極、２１，５１　バッファ層、２２　耐圧保持層、２３　ｐ領域、２４　ｎ＋領域、２５　ｐ＋領域、２６，３８　酸化膜、２７　上部ソース電極、２８　上部ゲート電極、２９　上部ドレイン電極、３２　第１のｐ型層、３３　ｎ型層、３４　第２のｐ型層、３４Ａ　上部表面、３５　ソース領域、３６　ゲート領域、３７　ドレイン領域、３９　コンタクト電極、４１　溝部、４３　電位保持領域、５２　ｎ－型層、５３　ｐ型層、５４　ｐ＋型層、５５　オーミック電極、５６　電極、５７　絶縁膜、５８　裏面電極。

Claims (8)

  1. 　炭化珪素からなり、転位密度が５×１０３ｃｍ－２以下である第１導電型の基板（２）と、
    　前記基板（２）上に形成され、前記第１導電型とは異なる第２導電型の導電性不純物濃度が１×１０２０ｃｍ－３以上５×１０２１ｃｍ－３以下である不純物層（２５、３６、５４）とを備える、炭化珪素半導体装置（１）。
  2. 　前記基板（２）の転位密度は1×１０３ｃｍ－２以下である、請求の範囲第１項に記載の炭化珪素半導体装置（１）。
  3. 　前記基板（２）の螺旋転位密度が１ｃｍ－２以下である、請求の範囲第１項に記載の炭化珪素半導体装置（１）。
  4. 　前記基板（２）の螺旋転位密度が０．１ｃｍ－２以下である、請求の範囲第３項に記載の炭化珪素半導体装置（１）。
  5. 　前記不純物層（２５、３６、５４）における前記第２導電型の導電性不純物濃度が４×１０２０ｃｍ－３以上５×１０２１ｃｍ－３以下である、請求の範囲第１項に記載の炭化珪素半導体装置（１）。
  6. 　前記不純物層（２５、３６、５４）に接触するように形成されるオーミック電極（１１、５５）と、
    　前記基板（２）に接触するように形成される他のオーミック電極（１２、５８）とを備え、
    　前記オーミック電極（１１、５５）と前記他のオーミック電極（１２、５８）とは同じ材料により構成される、請求の範囲第１項に記載の炭化珪素半導体装置（１）。
  7. 　前記オーミック電極（１１、５５）と前記他のオーミック電極（１２、５８）とを構成する材料はニッケルを含む、請求の範囲第６項に記載の炭化珪素半導体装置（１）。
  8. 　前記オーミック電極（１１、５５）と前記他のオーミック電極（１２、５８）とを構成する材料は、チタンとアルミニウムとを含む、請求の範囲第６項に記載の炭化珪素半導体装置（１）。
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