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WO2010058825A1 - 表示装置用Ａｌ合金膜、薄膜トランジスタ基板およびその製造方法、並びに表示装置 - Google Patents

表示装置用Ａｌ合金膜、薄膜トランジスタ基板およびその製造方法、並びに表示装置 Download PDF

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WO2010058825A1
WO2010058825A1 PCT/JP2009/069666 JP2009069666W WO2010058825A1 WO 2010058825 A1 WO2010058825 A1 WO 2010058825A1 JP 2009069666 W JP2009069666 W JP 2009069666W WO 2010058825 A1 WO2010058825 A1 WO 2010058825A1
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WO
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alloy film
film
display device
alloy
dry etching
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PCT/JP2009/069666
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French (fr)
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元隆 越智
信之 川上
裕史 後藤
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Kobe Steel Ltd
Original Assignee
Kobe Steel Ltd
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Publication date
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    • G—PHYSICS
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    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/13629—Multilayer wirings

Definitions

  • the present invention relates to an Al alloy film for a display device, a thin film transistor substrate, a method for manufacturing the same, and a display device.
  • the present invention relates to an Al alloy film for a display device that can be directly connected to a semiconductor layer of a thin film transistor, and is preferably patterned by dry etching, and more preferably to an Al alloy film for a display device that can be directly connected to a transparent conductive film.
  • the Al alloy film of the present invention can be applied to, for example, flat panel displays (display devices) such as liquid crystal displays and organic EL displays.
  • FIG. 1 shows a basic structure of a conventional TFT substrate.
  • the TFT element includes a gate electrode 2 for controlling on / off of a TFT formed on a glass substrate 1, a semiconductor silicon layer 4 provided via a gate insulating film 3, and a connection to the gate electrode 2.
  • the drain electrode 5 and the source electrode 6 are provided.
  • the drain electrode 5 is further connected with a transparent conductive film (transparent pixel electrode) 7 used for the pixel electrode of the liquid crystal display unit.
  • the wiring metal used for the gate electrode 2 the drain electrode 5, and the source electrode 6, an Al alloy is widely used because of its low electrical resistance (specific resistance) and easy processing.
  • Mo, Cr, Ti are not directly contacted with the interface between the Al alloy wiring (Al alloy film) and the transparent conductive film 7 and / or the interface between the Al alloy film and the semiconductor silicon layer 4 of the TFT.
  • the barrier metal layer 11 made of a refractory metal such as W or W is provided.
  • a silicon nitride film (protective film) is formed at a temperature of about 100 to 300 ° C. by CVD or the like.
  • a silicon nitride film (protective film) is formed at a temperature of about 100 to 300 ° C. by CVD or the like.
  • barrier metal layer 11 since Al is very easily oxidized, there is no barrier metal layer 11. Then, bump-like protrusions called hillocks are formed on the surface of the Al alloy film, which causes problems such as deterioration in display quality of the screen.
  • Al is easily oxidized by oxygen generated in the film forming process of the liquid crystal display device or oxygen added at the time of film forming, and the interface between the Al alloy film and the transparent conductive film (pixel electrode).
  • an Al oxide insulating layer may be formed at the interface between the Al alloy film and the semiconductor layer, and the contact resistance (contact resistance) may increase.
  • the barrier metal layer 11 in addition to the film forming sputtering apparatus necessary for forming the gate electrode 2, the source electrode 6, and the drain electrode 5, an extra film forming chamber for forming the barrier metal is provided. Must be equipped. As the cost of the liquid crystal display is reduced along with the mass production, an increase in manufacturing cost and a decrease in productivity due to the formation of the barrier metal layer cannot be neglected.
  • Patent Document 1 discloses a technique in which an Al alloy containing 0.1 to 6 atomic percent of Ni is used, and Ni-containing precipitates such as silicide that prevent diffusion of Al and Si are formed at the interface with the semiconductor layer. It is disclosed.
  • Patent Document 2 discloses an Al alloy further containing Si and La in Ni, and the effect of suppressing the mutual diffusion of Al and Si is further improved by the addition of Si, and Al—Ni— is improved by the addition of La. It is described that the hillock resistance of the Si alloy is improved.
  • Patent Document 3 discloses a technique for preventing interdiffusion between Al and Si by providing a nitride layer (nitrogen-containing layer) at the interface between the Al alloy film and the semiconductor layer.
  • Patent Documents 4 to 6 disclose Al alloys containing an alloy component such as Ni as an ITO direct contact technique that omits the barrier metal layer between the Al alloy film and the transparent conductive film.
  • a TFT substrate is formed by forming a metal film such as Al on the substrate, a photolithography process in which a photosensitive material (photoresist) is applied and exposed and developed, and a wiring pattern by etching the metal film. Therefore, cost reduction due to simplification of the process is eagerly desired.
  • Patent Document 7 discloses a method of patterning a TFT channel region by halftone exposure through a halftone mask.
  • Halftone exposure is a method of exposing by providing an intermediate portion (semi-transmissive portion) in addition to a transmissive portion and a light-shielding portion.
  • three exposure levels of an exposed portion, an intermediate exposed portion, and an unexposed portion can be expressed by one exposure, and two types of resists (photosensitive materials) can be formed after development.
  • the photomask can be patterned with a smaller number than usual, so that the production efficiency increases.
  • An object of the present invention is to provide a novel Si direct contact technology that can omit the barrier metal layer between the Al alloy film and the semiconductor layer of the TFT and can reduce the number of manufacturing steps of the TFT substrate. is there. Specifically, even if the Al alloy film is directly connected to the TFT semiconductor layer, good TFT characteristics can be obtained, and the number of manufacturing steps when forming the TFT substrate by photolithography using halftone exposure can be increased. It is to provide a new Si direct contact technology capable of realizing such a decrease.
  • Another object of the present invention is to provide a novel ITO direct contact technique that can maintain low electrical resistance and ensure good heat resistance even when the Al alloy film is directly connected to the transparent conductive film. There is.
  • the gist of the present invention is shown below.
  • An Al alloy film for a display device that is directly connected to a semiconductor layer of a thin film transistor on a substrate of the display device,
  • the Al alloy film includes 0.05 to 0.5 atomic% of at least one selected from the group consisting of Co, Ni, and Ag, and 0.2 to 1.0 atomic% of at least one of Ge and Cu.
  • An Al alloy film for a display device which is contained and patterned by dry etching.
  • the Al alloy film for a display device according to (1) further containing 0.05 to 0.3 atomic% of at least one rare earth element.
  • the Al alloy film for a display device according to (2) wherein the Al alloy film is directly connected to a transparent conductive film.
  • a display device comprising the thin film transistor substrate according to (5).
  • the Al alloy film includes 0.05 to 0.5 atomic% of at least one selected from the group consisting of Co, Ni, and Ag, and 0.2 to 1.0 atomic% of at least one of Ge and Cu.
  • a method for manufacturing a thin film transistor substrate comprising: (8) The method for producing a thin film transistor substrate according to (7), wherein the Al alloy film further contains 0.05 to 0.3 atomic% of at least one rare earth element.
  • an Al alloy film for wiring that can be directly connected to the semiconductor layer of the TFT and an Al alloy film that is extremely excellent in dry etching properties are used, so that it is formed on the channel region of the TFT.
  • the contact hole can be formed by simultaneously removing the semiconductor layer and the Al alloy film by dry etching. Therefore, if the Al alloy film of the present invention is used, a display device with excellent productivity, low cost and high performance can be obtained.
  • FIG. 1 is a schematic cross-sectional view showing a conventional thin film transistor substrate.
  • FIG. 2A is an explanatory view showing, in order, an example of a manufacturing process of a TFT substrate according to a conventional embodiment.
  • FIG. 2B is an explanatory view showing, in order, an example of a manufacturing process of a TFT substrate according to a conventional embodiment.
  • FIG. 2C is an explanatory diagram illustrating an example of the manufacturing process of the TFT substrate according to the conventional embodiment in order.
  • FIG. 2D is an explanatory view showing, in order, an example of a manufacturing process of a TFT substrate according to a conventional embodiment.
  • FIG. 2E is an explanatory diagram showing an example of the manufacturing process of the TFT substrate according to the conventional embodiment in order.
  • FIG. 2A is an explanatory view showing, in order, an example of a manufacturing process of a TFT substrate according to a conventional embodiment.
  • FIG. 2B is an explanatory view showing, in order, an example of
  • FIG. 2F is an explanatory diagram showing an example of a manufacturing process of the TFT substrate according to the conventional embodiment in order.
  • FIG. 2G is an explanatory view showing, in order, an example of a manufacturing process of a TFT substrate according to a conventional embodiment.
  • FIG. 2H is an explanatory view showing, in order, an example of a manufacturing process of a TFT substrate according to a conventional embodiment.
  • FIG. 2I is an explanatory view showing, in order, an example of a manufacturing process of a TFT substrate according to a conventional embodiment.
  • FIG. 2J is an explanatory view showing, in order, an example of a manufacturing process of a TFT substrate according to a conventional embodiment.
  • FIG. 2K is an explanatory view showing, in order, an example of a manufacturing process of a TFT substrate according to a conventional embodiment.
  • FIG. 3A is an explanatory view showing, in order, an example of a manufacturing process of a TFT substrate according to an embodiment of the present invention.
  • FIG. 3B is an explanatory view showing, in order, an example of a manufacturing process of the TFT substrate according to the embodiment of the present invention.
  • FIG. 3C is an explanatory view showing, in order, an example of a manufacturing process of the TFT substrate according to the embodiment of the present invention.
  • FIG. 3D is an explanatory view showing, in order, an example of a manufacturing process of the TFT substrate according to the embodiment of the present invention.
  • FIG. 3A is an explanatory view showing, in order, an example of a manufacturing process of a TFT substrate according to an embodiment of the present invention.
  • FIG. 3B is an explanatory view showing, in order, an example of a manufacturing process of the T
  • FIG. 3E is an explanatory view showing, in order, an example of a manufacturing process of the TFT substrate according to the embodiment of the present invention.
  • FIG. 3F is an explanatory diagram showing an example of the manufacturing process of the TFT substrate according to the embodiment of the present invention in order.
  • FIG. 3G is an explanatory view showing, in order, an example of a manufacturing process of a TFT substrate according to an embodiment of the present invention.
  • FIG. 3H is an explanatory view showing, in order, an example of a manufacturing process of the TFT substrate according to the embodiment of the present invention.
  • FIG. 4A is a graph showing the relationship between the amount of Co in the Al alloy film used in the example and the etching rate ratio, and FIG.
  • FIG. 4B is a graph showing the relationship between the Al alloy film used in the example.
  • 3 is a graph showing the relationship between the Ge amount and the etching rate ratio.
  • FIG. 5A is an SEM observation photograph of 3000 times magnification showing the surface state of the glass substrate after dry etching for the Al alloy film used in the example
  • FIG. 5B is the Al image used in the example. It is a SEM observation photograph of magnification 10,000 times which shows the surface state of the glass substrate after dry etching about an alloy film.
  • FIG. 6 is an electron micrograph showing a cross-sectional shape in the vicinity of the channel region of the TFT substrate obtained in the example.
  • FIG. 7 is a schematic view of the dry etching apparatus used in the examples.
  • FIGS. 9A and 9B are diagrams for explaining the principle of measurement of contact resistance by a TLM element
  • FIG. 9A is a top view schematically showing the wiring structure
  • FIG. It is sectional drawing which shows a wiring structure typically.
  • FIG. 10 is a graph showing the relationship between the interelectrode distance and the electrical resistance.
  • FIG. 11 is a diagram showing a Kelvin pattern (TEG pattern) used for measuring the contact resistivity (connection resistivity) between the Al alloy film and the transparent conductive film.
  • TMG pattern Kelvin pattern
  • the barrier metal layer between the TFT semiconductor layer and the Al alloy film can be omitted, and as an Al alloy for wiring that can be patterned by dry etching, (i) Co, Ni, And at least one selected from the group consisting of Ag (hereinafter sometimes referred to as group X1) and Ge and / or Cu (hereinafter sometimes referred to as group X2) in appropriate amounts. It is characterized in that an Al—X1-X2 alloy film, (ii) preferably an Al—X1-X2-rare earth element alloy film further containing a predetermined amount of rare earth elements is used in the above alloy film. Since the above Al alloy film is extremely excellent in dry etching property, when the channel portion is halftone exposed using this Al alloy film, the semiconductor layer and the Al alloy film formed on the channel region of the TFT can be removed simultaneously. Therefore, the manufacturing process can be shortened.
  • Al alloy films for example, a refractory metal such as Mo, Cr, W and the like, a laminated film in which pure Al and the refractory metal are laminated, or an Al—Nd film
  • a refractory metal such as Mo, Cr, W and the like
  • the dry etching rate of the above laminated film using Ti as a refractory metal is not so low, but has other problems such as very high electrical resistance of the laminated film itself and cannot be employed. .
  • dry etching means removal of an object to be etched (interlayer insulating film, Al alloy film, semiconductor layer), and the surface of the Al alloy film even after the contact hole reaches the Al alloy film. It also means that the surface of the Al alloy film is exposed to an etching gas for the purpose of cleaning.
  • excellent in dry etching property means that (i) the amount of residue generated after etching is small and (ii) the etching rate ratio is high. Specifically, when the above characteristics (i) and (ii) were evaluated by the method described in Examples described later, (i) no residue after etching was generated, and (ii) the etching rate ratio was 0. Those satisfying 8 or more are called “excellent in dry etching”. Since an Al alloy film satisfying these characteristics is extremely excellent in dry etching properties, a contact hole can be formed by simultaneously removing the semiconductor layer and the Al alloy film formed on the channel region. In addition, precise control of wiring dimensions and shapes can be performed with high accuracy.
  • the “etching rate ratio” is an index of the ease with which the Al alloy film is etched by plasma irradiation.
  • the etching rate ratio is the ratio of the etching rate of the Al alloy film based on the etching rate of pure Al having a good etching rate (that is, the etching rate of Al alloy film is N1, and the etching rate of pure Al (N1 / N2 ratio) where the rate is N2.
  • N1 / N2 ratio the etching rate of pure Al
  • the element of group X1 is an element having an action of reducing interdiffusion of Al and Si by being concentrated at the interface between the Al alloy film and the semiconductor layer to form a silicide compound layer. Further, the element of group X1 has an effect of reducing contact resistance between the Al alloy film and the semiconductor layer and / or the transparent conductive film. Further, if the amount of the group X1 is within the above range, the dry etching property is very good as shown in the examples described later.
  • the group X1 elements may be added alone or in combination of two or more.
  • the total amount of elements of group X1 (in the case of being included alone) is 0.05 atomic% or more.
  • a preferred total amount of group X1 is 0.1 atomic% or more.
  • the total amount of elements in the group X1 is set to 0.5 atomic% or less.
  • a preferred total amount of Group X1 elements is 0.4 atomic percent or less.
  • the element of group X2 has the effect of suppressing interdiffusion between Al and Si by refining the crystal of the Al alloy film and stopping the movement of atoms at the crystal grain boundary. Further, if the amount of the group X2 is within the above range, the dry etching property is very good as shown in the examples described later. Group X2 elements may be added alone or in combination.
  • the total amount of elements of group X2 (in the case of being included alone, the amount of the element alone) is 0.2 atomic% or more.
  • the preferable total amount of group X2 is 0.3 atomic% or more, more preferably 0.4 atomic% or more.
  • the total amount of elements in group X2 is set to 1.0 atomic% or less.
  • the preferred total amount of group X2 elements is 0.8 atomic percent or less, more preferably 0.6 atomic percent or less.
  • the basic components of the Al alloy film used in the present invention are as described above, and the balance is Al and inevitable impurities.
  • the Al alloy film may contain at least one rare earth element in the range of 0.05 to 0.3 atomic%, thereby preventing the generation of hillocks on the surface of the Al alloy film and improving the heat resistance.
  • the rare earth elements may be contained alone or in combination of two or more.
  • the rare earth element is an element group obtained by adding Sc (scandium) and Y (yttrium) to a lanthanoid element (a total of 15 elements from La having atomic number 57 to Lu having atomic number 71 in the periodic table). Means.
  • a preferable rare earth element used in the present invention is at least one selected from the group consisting of Nd, Gd, La, Y, Ce, Pr, and Dy.
  • the preferable total amount of rare earth elements (in the case of being included alone) is 0.05 atomic% or more. A more preferable total amount of rare earth elements is 0.1 atomic% or more. However, if the total amount of rare earth elements is excessive, the electrical resistance of the Al alloy film increases, making it unsuitable as a wiring material. Therefore, the preferable total amount of rare earth elements is set to 0.3 atomic% or less. A more preferable total amount of rare earth elements is 0.2 atomic% or less.
  • the Al alloy film of the present invention is extremely excellent in dry etching property.
  • the dry etching process used in the present invention will be described.
  • a source gas containing a halogen gas such as Cl 2 is turned into plasma by high-frequency power on a substrate placed in a vacuum vessel, and on the other hand, a susceptor on which a substrate (material to be etched) is placed.
  • ions in the plasma are drawn onto the substrate, and anisotropic patterning is performed by an ion-assisted reaction with the reactive plasma.
  • the dry etching gas Cl 2 and BCl 3 are preferably used.
  • the Cl 2 gas when a typical Cl 2 gas is used as an etching gas, the Cl 2 gas is dissociated by plasma to generate Cl radicals.
  • This Cl radical is highly reactive and is adsorbed on the Al alloy film, which is an object to be etched, to generate chloride on the surface of the Al alloy film. Since a high frequency bias is applied to the substrate on which the Al alloy film is formed, ions in the plasma are accelerated and incident on the surface of the Al alloy film, chloride is evaporated by this ion bombard effect, and the substrate is placed. It is exhausted out of the vacuum container.
  • the vapor pressure of the generated chloride is relatively high. If the vapor pressure is high, the chloride can be evaporated by the surface temperature of the Al alloy film and the physical assistance of ion bombardment. On the other hand, when the vapor pressure of chloride is low, chloride remains on the surface without being evaporated, and etching residue (remaining etching generated during dry etching) occurs. Note that dry etching is not limited to the above-described method, and a method commonly used by those skilled in the art can be used (see “Dry etching for VLSI” by AJ van Roosmalen et al., 1791). Plenum Press New York, the contents of which are incorporated herein by reference).
  • the present invention does not limit the dry etching processing method or the apparatus used for the dry etching processing.
  • a general dry etching process can be performed using a general-purpose dry etching apparatus as shown in FIG.
  • an ICP (inductively coupled plasma) type dry etching apparatus shown in FIG. 7 was used.
  • a dielectric window 62 is provided on the upper portion of the chamber 61, and a one-turn antenna 63 is placed on the dielectric window 62.
  • the plasma generator shown in FIG. 7 is a so-called TCP (Transfer Coupled Plasma) in which the dielectric window 62 is a flat plate type.
  • a high frequency power 64 of 13.56 MHz is introduced into the antenna 63 via a matching unit 65.
  • the chamber 61 has a process gas introduction port 66 from which an etching gas containing a halogen gas such as Cl 2 is introduced.
  • the substrate (material to be etched) 67 is placed on the susceptor 68.
  • the susceptor 68 is an electrostatic chuck 69, and can be chucked by electrostatic force due to the charge flowing into the substrate from the plasma.
  • a member called a quartz glass collar 70 is placed around the susceptor 68.
  • the halogen gas introduced into the chamber 61 is excited and turned into plasma by a dielectric magnetic field generated by applying high frequency power to the antenna 63 on the dielectric window 62.
  • a high frequency power 72 of 400 kHz is introduced into the susceptor 68 through the matching unit 71, and a high frequency bias is applied to the substrate (material to be etched) 67 placed on the susceptor 68.
  • ions in the plasma are attracted to the substrate with anisotropy, and anisotropic etching such as vertical etching becomes possible.
  • the etching gas (process gas) used in the dry etching process includes a mixed gas of a halogen gas, a halogen gas boride, and a rare gas.
  • the composition of the mixed gas is not limited to this, and for example, hydrogen bromide or carbon tetrafluoride may be further added.
  • the flow rate ratio of the mixed gas is not particularly limited.
  • etching in order to prevent after-corrosion in which the reaction product adhering to the wiring pattern of the resist or Al alloy film reacts with moisture in the air to generate hydrochloric acid (HCl) and corrode the Al alloy film. It is preferable to perform resist removal by ashing treatment (ash) using oxygen plasma under vacuum without opening the atmosphere in the chamber. Thereafter, the atmosphere in the chamber is released, but it is preferable to perform cleaning with pure water or the like immediately after the opening of the atmosphere.
  • ashing treatment ash
  • dry etching can be used in all steps of etching an Al alloy film or Si semiconductor layer and forming a contact hole, thereby significantly increasing productivity.
  • the Al alloy film of the present invention is preferably formed by a sputtering method using a sputtering target (hereinafter also referred to as “target”). This is because a thin film having excellent in-plane uniformity of components and film thickness can be easily formed as compared with a thin film formed by ion plating, electron beam vapor deposition or vacuum vapor deposition.
  • the same composition as the Al alloy film of the present invention (Al—X1-X2 alloy, the balance: Al and inevitable impurities,
  • Al—X1-X2-rare earth element alloy further containing a rare earth element is used, and the Al alloy sputtering target of the balance: Al and inevitable impurities
  • Al alloy sputtering target of the balance: Al and inevitable impurities is preferably used.
  • the shape of the target includes a shape processed into an arbitrary shape (a square plate shape, a circular plate shape, a donut plate shape, etc.) according to the shape and structure of the sputtering apparatus.
  • a method for producing the above target a method of producing an ingot made of an Al-based alloy by a melt casting method, a powder sintering method, or a spray forming method, or a preform made of an Al-based alloy (the final dense body is prepared)
  • Examples thereof include a method obtained by producing an intermediate before being obtained) and then densifying the preform by a densification means.
  • the present invention includes a TFT substrate including the Al alloy film and a display device including the TFT substrate.
  • a display device in which a film is used for a gate electrode and a scanning line can be given.
  • the gate electrode and the scanning line, the source electrode and / or the drain electrode, and the signal line are Al alloy films having the same composition.
  • the present invention is characterized by specifying the composition of an Al alloy film that is excellent in dry etching and can be patterned by dry etching, and constitutes a TFT substrate and a display device other than the Al alloy film.
  • an Al alloy film that is excellent in dry etching and can be patterned by dry etching, and constitutes a TFT substrate and a display device other than the Al alloy film.
  • the semiconductor layer used for the TFT substrate includes polycrystalline silicon or amorphous silicon.
  • the transparent conductive film (transparent pixel electrode) used for the TFT substrate include indium tin oxide (ITO) and indium zinc oxide (IZO).
  • the substrate used for the TFT substrate is not particularly limited, and examples thereof include a glass substrate or a silicon substrate.
  • the manufacturing method of the present invention is a method of manufacturing a thin film transistor substrate having a semiconductor layer of a thin film transistor and the Al alloy film directly connected to the semiconductor layer of the thin film transistor on a substrate of a display device, A contact hole is formed by simultaneously removing the semiconductor layer and the Al alloy film formed on the channel region by dry etching and a step of forming a resist pattern on the Al alloy film by photolithography using exposure. And the step of including.
  • the Al alloy film having extremely excellent dry etching property is used, the manufacturing process of the TFT substrate using the halftone exposure can be remarkably shortened. Details will be described below using the present invention and each of the conventional embodiments.
  • a preferred embodiment of a manufacturing method of a TFT substrate according to the present invention using halftone exposure will be described with reference to the drawings, in contrast with a conventional example.
  • an amorphous silicon film a non-doped amorphous silicon film not doped with P (phosphorus) [intrinsic layer, a-Si (i) in the figure] and a doped amorphous silicon film doped with P are used.
  • the TFT substrate having the TFT substrate will be described as a representative example, the present invention is not limited to this.
  • a polycrystalline silicon film may be used instead of the amorphous silicon film having the above structure.
  • an ITO film is used as the transparent pixel electrode, but an IZO film (InOx—ZnOx-based conductive oxide film) may be used.
  • the Al alloy film used in the present invention is not limited to a liquid crystal display device, for example, a reflective electrode of a reflective liquid crystal display device, a TAB (tab) connection electrode used for signal input / output to the outside. It has been confirmed by experiment that it can be similarly applied.
  • a preferred embodiment of the conventional method will be described with reference to the process diagrams of FIGS. 2A to 2K.
  • a wiring material used for the source-drain electrode and the gate electrode a laminated film in which a Mo film with a thickness of about 50 nm, a pure Al film with a thickness of about 300 nm, and a Mo film with a thickness of about 50 nm are laminated (total thickness). About 400 nm).
  • a laminated film having a thickness of about 400 nm is formed on a glass substrate (transparent substrate) using a sputtering method.
  • the film formation temperature of sputtering was about 100 ° C.
  • the stacked film is patterned by wet etching to form gate electrodes and scanning lines (see FIG. 2A). At this time, it is preferable to etch the peripheral edge of the laminated thin film into a taper of about 30 ° to 40 ° so that the coverage of the gate insulating film is improved.
  • a gate insulating film is formed with a silicon nitride film (SiNx) having a thickness of about 300 nm by using a method such as plasma CVD (see FIG. 2B).
  • the film forming temperature of the plasma CVD method was about 280 ° C.
  • a hydrogenated amorphous silicon film having a thickness of about 50 nm [a-Si (i) in the figure] and phosphorus (P) are doped on the gate insulating film by using a method such as plasma CVD.
  • An n + type hydrogenated amorphous silicon film having a thickness of about 50 nm [a-Si (n +) in the figure] is sequentially and sequentially formed thereon, and continuously formed thereon by using a sputtering method to a thickness of about 300 nm.
  • the film formation temperature of sputtering was about 100 ° C.
  • halftone exposure was performed using a halftone mask (second photomask) (see FIG. 2D), and then the region including the source / drain electrodes was patterned into an island shape by wet etching (FIG. 2E). See).
  • the details of the halftone exposure are not particularly limited in the present invention, and a method commonly used by those skilled in the art can be used (refer to: US Patent 7,259,045 B2, the contents of which are incorporated herein by reference). ). Note that a portion from which a part of the halftone mask is removed by halftone exposure (in FIG. 2E, portion A, which corresponds to a transmission portion in halftone exposure) remains resist, and thus is not patterned by wet etching.
  • a part of the hydrogenated amorphous silicon film [a-Si (i)] and the phosphorus-doped n + type hydrogenated amorphous silicon film [a-Si (n +)] are partially etched by dry etching. Remove. Thereby, an a-Si island is formed on the gate insulating film.
  • a silicon nitride film having a thickness of about 300 nm is formed using a plasma CVD apparatus, for example, to form a protective film.
  • the film formation temperature at this time is about 250 ° C., for example.
  • the silicon nitride film is patterned using a third photomask, and contact holes are formed in the silicon nitride film by, for example, dry etching (see FIG. 2J). ).
  • a contact hole (not shown) is formed in a portion corresponding to the connection with TAB on the gate electrode at the end of the panel.
  • the photoresist layer is stripped using, for example, an amine stripping solution.
  • an ITO film having a thickness of, for example, about 40 nm is formed within a storage time (about 8 hours), and patterning is performed by wet etching using a fourth photomask (see FIG. 2K).
  • a transparent pixel electrode ITO film
  • a TFT substrate is completed (not shown).
  • the semiconductor layer and the Al alloy film formed on the channel region are subjected to a total of two wet etchings and one oxygen ashing. It is necessary to remove by one dry etching, and there are many manufacturing processes.
  • an Al-0.2 atomic% Co-0.5 atomic% Ge-0.2 atomic% La alloy film having a thickness of about 200 nm is used as a wiring material used for the source-drain electrode and the gate electrode.
  • This point is significantly different from the conventional example described above. Since the above Al alloy film is extremely excellent in dry etching property (see the examples described later), according to this embodiment, the semiconductor layer and the Al alloy film formed on the channel region are continuously formed by dry etching. Therefore, the manufacturing process can be significantly shortened compared to the above-described conventional example.
  • the Al laminated film including the refractory metal of Mo (barrier layer) used in the above-described conventional embodiment has a very low dry etching rate, when trying to remove the laminated film by dry etching, In the meantime, all of the resist disappears, and even parts that should not be removed are removed.
  • the dry etching rate of the amorphous silicon film is very high, when the laminated film is removed by dry etching, the hydrogenated amorphous silicon film [a-Si (i)] on the non-channel region is removed. The silicon nitride film below is excessively etched. As a result, a TFT with high shape accuracy cannot be obtained.
  • FIGS. 3A to 3C are the same as FIGS. 2A to 2C described above, and a description thereof will be omitted.
  • halftone exposure was performed using a halftone mask (second photomask) (see FIG. 3D), and then the region including the source / drain electrodes was patterned into an island shape by wet etching (FIG. 3E). See).
  • the resist remains in the part from which a part of the halftone mask is removed by halftone exposure, it is not patterned by wet etching.
  • the portion (residual resist portion) from which a part of the halftone mask is removed by the halftone exposure is removed by dry etching, and the hydrogenated amorphous silicon film [a-Si (i)] And the n + type hydrogenated amorphous silicon film [a-Si (n +)] doped with phosphorus and the Al alloy film formed on the channel region and the n + type hydrogenated amorphous silicon film [a-Si (n +)] ] Are continuously removed.
  • the Al alloy film formed on the channel region and the underlying n + type hydrogenated amorphous silicon film [a-Si (n +)] are removed at once. As a result, only the hydrogenated amorphous silicon film [a-Si (i)] remains in the channel region.
  • the semiconductor layer and the Al alloy film formed on the channel region can be removed by one wet etching and one dry etching.
  • the manufacturing process can be shortened compared to the conventional example.
  • the TFT substrate is completed through the steps of FIGS. 3G and 3H.
  • Each of these steps is the same as that in FIG. 2J and FIG. 2K described above, and a description thereof will be omitted.
  • the drain electrode and the transparent pixel electrode are in direct contact, and the gate electrode and the ITO film for TAB connection are also in direct contact.
  • the present embodiment is an improved form of the first embodiment according to the present invention described above, and is the same as the first embodiment except that only the process of FIG. 3E is different. Therefore, the drawings of the present embodiment are omitted, and only different steps will be described below.
  • the region including the source / drain electrodes is patterned in an island shape by dry etching instead of wet etching.
  • the Al alloy film of the present invention is extremely excellent in dry etching property, and therefore this step can be performed by dry etching. If this process is performed by dry etching, a portion where a part of the halftone mask is removed by halftone exposure (a portion where the resist remains) can be patterned by dry etching.
  • the semiconductor layer and the Al alloy film formed on the channel region can be removed by two dry etchings, and the manufacturing process can be shortened as compared with the conventional example.
  • Example 1 As the Al alloy film, Al—x% Co—0.5% Ge—0.2% La in which the Co content was changed in the range of 0 to 1.2%, and the Ge content of 0 to 1 Dry etching characteristics were evaluated using Al-0.2% Co-x% Ge-0.2% La changed within a range of 2%. For comparison, a similar experiment was performed using pure Al.
  • a positive photoresist (novolac resin; TSMR8900 manufactured by Tokyo Ohka Kogyo Co., Ltd., thickness: 1.0 ⁇ m) was formed in a stripe shape with a line width of 2.0 ⁇ m by g-line photolithography.
  • Ar / Cl 2 / BCl 3 300 sccm / 120 sccm / 60 sccm Power applied to antenna (source RF): 500W
  • Substrate bias 60W
  • Process pressure gas pressure
  • Substrate temperature susceptor temperature (20 ° C)
  • the thickness (etching thickness) of the pure Al film and each Al alloy film after the etching was measured. These results are statistically processed by the least square method to calculate the etching rate (N2) of the pure Al film and the etching rate (N1) of each Al alloy film, and the ratio of N1 / N2 is defined as the “etching rate ratio”. . In this example, an etching rate ratio of 0.8 or more was considered acceptable.
  • FIG. 4A shows the relationship between the amount of Co in the Al—x% Co—0.5% Ge—0.2% La alloy film and the etching rate ratio
  • FIG. 4A shows the relationship between the amount of Co in the Al—x% Co—0.5% Ge—0.2% La alloy film and the etching rate ratio
  • FIG. 4A shows the relationship between the amount of Ge in the 2% Co-x% Ge-0.2% La alloy film and the etching rate ratio.
  • the lines of “80%” and “90%” are obtained by subtracting the lines of 80% and 90% of the etching rate of pure Al for reference.
  • FIGS. 5 (a) and 5 (b) The SEM observation photographs thus obtained are shown in FIGS. 5 (a) and 5 (b).
  • FIG. 5A is a photograph of 3000 times magnification
  • FIG. 5B is a photograph enlarged to 10,000 times.
  • FIGS. 5 (a) and 5 (b) The SEM observation photographs thus obtained are shown in FIGS. 5 (a) and 5 (b).
  • FIG. 5A is a photograph of 3000 times magnification
  • FIG. 5B is a photograph enlarged to 10,000 times.
  • FIG. 6 shows the above-described Al-0.2% Co-0.5% Ge-0.2% La alloy film when a TFT substrate is fabricated according to the above-described embodiment of the present invention.
  • the electron micrograph (magnification 50,000 times) showing the cross-sectional shape of the channel region vicinity is shown. As shown in FIG. 6, it was confirmed that a TFT with high shape accuracy can be obtained by using the Al alloy film of the present invention.
  • Example 2 In this example, an Al alloy film of Al-0.2% Co-0.5% Ge-0.2% La was used, (1) contact resistance between the Al alloy film and the semiconductor layer (amorphous silicon), and (2) The contact resistance between the Al alloy film and the ITO film was measured by the following method.
  • TLM method Transfer Length
  • a low-resistance amorphous silicon film 1 doped with an impurity (P) with a thickness of about 200 nm was formed on a glass substrate with a thickness of about 200 nm by plasma CVD.
  • an impurity (P) with a thickness of about 200 nm was formed on a glass substrate with a thickness of about 200 nm by plasma CVD.
  • nitrogen gas was supplied to generate plasma, and the surface of the low resistance amorphous silicon film 1 was treated with nitrogen plasma for 30 seconds to form a nitrogen-containing layer (FIG. 8 (a)).
  • the RF power density applied to this plasma was about 0.3 W / cm 2 .
  • a low-resistance amorphous silicon film 2 doped with impurities (P) was continuously formed again without taking out from the CVD apparatus (FIG. 8A).
  • the thickness of the low resistance amorphous silicon film 2 was 10 nm.
  • An Al-based alloy film (Al-0.6 atomic% Ni-0.5 atomic% Cu-0.3 atomic% La) having a film thickness of about 300 nm was formed thereon (FIG. 8B).
  • the Al-based alloy was etched using the resist as a mask to form a plurality of electrodes as shown in FIG. 8 (d).
  • the distance between each electrode was variously changed.
  • FIG. 9 shows a cross-sectional view (FIG. 9B) and a top view (FIG. 9A) schematically showing the wiring structure of FIG.
  • FIGS. 9A and 9B the Al—Si diffusion layer is omitted.
  • the current-voltage characteristics between a plurality of electrodes are measured by changing the distance between electrodes (transfer length, L) as shown in FIG.
  • the electrical resistance value of (electrode ⁇ semiconductor layer ⁇ electrode) was determined.
  • the electrical resistance value between the electrodes of a total of five points was calculated
  • the contact resistivity between the Al alloy film and the semiconductor layer was about 0.3 ⁇ ⁇ cm 2 . Therefore, it was found that the contact resistance with the semiconductor layer can be kept very low by using the Al alloy film of the present invention.
  • the contact resistivity between the Al alloy film and the ITO film was 3.0 ⁇ 10 4 ⁇ / cm 2 or less. Therefore, it was found that if the Al alloy film of the present invention is used, the contact resistance with the ITO film can be kept very low.
  • an Al alloy film for wiring that can be directly connected to the semiconductor layer of the TFT and an Al alloy film that is extremely excellent in dry etching properties are used, so that it is formed on the channel region of the TFT.
  • the contact hole can be formed by simultaneously removing the semiconductor layer and the Al alloy film by dry etching. Therefore, if the Al alloy film of the present invention is used, a display device with excellent productivity, low cost and high performance can be obtained.

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Abstract

　本発明は、Ａｌ合金膜とＴＦＴの半導体層との間のバリアメタル層を省略可能であり、且つ、ＴＦＴ基板の製造工程数を低減可能な表示装置用Ａｌ合金膜を提供する。本発明は、表示装置の基板上で、薄膜トランジスタの半導体層と直接接続される表示装置用Ａｌ合金膜であって、前記Ａｌ合金膜は、Ｃｏ、Ｎｉ、およびＡｇよりなる群から選択される少なくとも一種を０．０５～０．５原子％、並びにＧｅ及びＣｕの少なくとも１つを０．２～１．０原子％含有しており、且つ、ドライエッチングによってパターニングされるものである表示装置用Ａｌ合金膜に関する。

Description

表示装置用Ａｌ合金膜、薄膜トランジスタ基板およびその製造方法、並びに表示装置
　本発明は、表示装置用Ａｌ合金膜、薄膜トランジスタ基板およびその製造方法、並びに表示装置に関するものである。詳細には、薄膜トランジスタの半導体層と直接接続可能な、ドライエッチングによってパターニングされる表示装置用Ａｌ合金膜に関し、好ましくは、更に透明導電膜と直接接続することも可能な表示装置用Ａｌ合金膜に関するものである。本発明のＡｌ合金膜は、例えば、液晶ディスプレイ、有機ＥＬディスプレイなどのフラットパネルディスプレイ（表示装置）などに適用することができる。
　液晶ディスプレイなどのアクティブマトリクス型の液晶表示装置においては、薄膜トランジスタ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ（以下「ＴＦＴ」という）がスイッチング素子として用いられる。図１に従来のＴＦＴ基板の基本的な構造を示す。図１に示すように、ＴＦＴ素子は、ガラス基板１上に形成されたＴＦＴのオン・オフを制御するゲート電極２と、ゲート絶縁膜３を介して設けられた半導体シリコン層４と、それに接続するドレイン電極５とソース電極６とを有する。ドレイン電極５には、更に液晶表示部の画素電極に使用される透明導電膜（透明画素電極）７が接続される。ゲート電極２や、ドレイン電極５およびソース電極６に用いられる配線金属には、電気抵抗（比抵抗）が低く、加工が容易であるなどの理由により、Ａｌ合金が汎用されている。
　従来、Ａｌ合金配線（Ａｌ合金膜）と透明導電膜７との界面、及び／又はＡｌ合金膜とＴＦＴの半導体シリコン層４との界面には、これらが直接接触しないよう、Ｍｏ、Ｃｒ、Ｔｉ、Ｗ等の高融点金属からなるバリアメタル層１１を設けていた。バリアメタル層１１を介在させずにＡｌ合金膜をＴＦＴの半導体層に直接接続させると、その後の工程（例えば、ＴＦＴの上に形成する絶縁層などの成膜工程や、シンタリングやアニーリングなどの熱工程など）における熱履歴によって、Ａｌが半導体層中に拡散してＴＦＴ特性が低下したり、Ａｌ合金の電気抵抗が増大するためである。例えば、Ａｌ合金膜の形成後、ＣＶＤ法などによってシリコン窒化膜（保護膜）が約１００～３００℃の温度で成膜されるが、Ａｌは非常に酸化され易いため、バリアメタル層１１がないと、Ａｌ合金膜の表面にヒロックと呼ばれるコブ状の突起が形成され、画面の表示品位が低下するなどの問題が生じる。また、バリアメタル層１１がないと、液晶表示装置の成膜工程で生じる酸素や成膜時に添加する酸素などによってＡｌが容易に酸化され、Ａｌ合金膜と透明導電膜（画素電極）との界面や、Ａｌ合金膜と半導体層との界面にＡｌ酸化物の絶縁層が生成し、接触抵抗（コンタクト抵抗）が増大することもある。
　しかし、バリアメタル層１１を形成するためには、ゲート電極２やソース電極６、更にはドレイン電極５の形成に必要な成膜用スパッタ装置に加えて、バリアメタル形成用の成膜チャンバーを余分に装備しなければならない。液晶ディスプレイの大量生産に伴い低コスト化が進むにつれて、バリアメタル層の形成に伴う製造コストの上昇や生産性の低下は軽視できなくなっている。
　そこで、Ａｌ合金膜と半導体層との間のバリアメタル層を省略しても、ＡｌとＳｉとの相互拡散などに起因するＴＦＴ特性の低下や、電気抵抗の増大などの上記問題を解決することが可能なＳｉダイレクトコンタクト技術が提案されている（例えば特許文献１～３）。このうち特許文献１には、Ｎｉを０．１～６原子％含むＡｌ合金を用い、半導体層との界面にＡｌとＳｉの拡散を防止するシリサイド等のＮｉ含有析出物を形成させた技術が開示されている。また、特許文献２には、Ｎｉに、Ｓｉ及びＬａを更に含むＡｌ合金が開示されており、Ｓｉの添加によってＡｌとＳｉの相互拡散抑制効果が一層向上し、Ｌａの添加によってＡｌ－Ｎｉ－Ｓｉ合金の耐ヒロック性が向上することが記載されている。また、特許文献３には、Ａｌ合金膜と半導体層の界面に窒化層（窒素含有層）を設けることによってＡｌとＳｉの相互拡散を防止する技術が開示されている。
　また、特許文献４～６には、Ａｌ合金膜と透明導電膜との間のバリアメタル層を省略するＩＴＯダイレクトコンタクト技術として、Ｎｉなどの合金成分を含有するＡｌ合金が開示されている。
　一方、ＴＦＴ基板の製造に当たっては、製造コストの低減や生産性向上などの目的で、製造工程数の減少が検討されている。一般にＴＦＴ基板は、基板の上にＡｌなどの金属膜を成膜する成膜工程と、感光材（フォトレジスト）を塗布して露光現像するフォトリソグラフィー工程と、上記金属膜をエッチングして配線パターンを形成するエッチング工程と、残った感光材を剥離する剥離工程と、など多くの工程によって製造されるため、プロセスの簡素化によるコストダウンが切望されている。
　そこで、フォトリソグラフィー工程に用いられるフォトマスクの枚数を減らしてフォトリソグラフィーの工程数を低減する方法が提案されている。例えば特許文献７には、ＴＦＴのチャネル領域を、ハーフトーンマスクを介してハーフトーン露光することによりパターニングする方法が開示されている。ハーフトーン露光とは、透過部および遮光部のほかに、それらの中間部（半透過性部）を設けて露光する方法である。ハーフトーン露光によれば、１回の露光で、露光部、中間露光部、および未露光部の３つの露光レベルを表現し、現像後に２種類の厚さのレジスト（感光材）を形成できる。このようなレジストの厚さの違いを利用して、ハーフトーン露光では、フォトマスクを通常より少ない枚数でパターニングすることができるため、生産効率が上昇する。
日本国特開２００７－８１３８５号公報 日本国特開２００８－１０８４４号公報 日本国特開２００８－１０８０１号公報 日本国特開２００４－２１４６０６号公報 日本国特開２００５－３０３００３号公報 日本国特開２００６－２３３８８号公報 日本国特開２００２－５５３６４号公報
　本発明の目的は、Ａｌ合金膜とＴＦＴの半導体層との間のバリアメタル層を省略可能であり、且つ、ＴＦＴ基板の製造工程数を低減可能な新規のＳｉダイレクトコンタクト技術を提供することにある。詳細には、Ａｌ合金膜をＴＦＴの半導体層と直接接続しても、良好なＴＦＴ特性が得られると共に、ハーフトーン露光を用いたフォトリソグラフィー法によってＴＦＴ基板を形成する際の製造工程数の更なる減少を実現可能な新規のＳｉダイレクトコンタクト技術を提供することにある。
　本発明の他の目的は、好ましくは、上記Ａｌ合金膜を透明導電膜と直接接続しても、低い電気抵抗を維持でき、良好な耐熱性が確保される新規なＩＴＯダイレクトコンタクト技術を提供することにある。
　本発明の要旨を以下に示す。
（１）表示装置の基板上で、薄膜トランジスタの半導体層と直接接続される表示装置用Ａｌ合金膜であって、
　前記Ａｌ合金膜は、Ｃｏ、Ｎｉ、およびＡｇよりなる群から選択される少なくとも一種を０．０５～０．５原子％、並びにＧｅ及びＣｕの少なくとも１つを０．２～１．０原子％含有しており、且つ、ドライエッチングによってパターニングされるものである表示装置用Ａｌ合金膜。
（２）更に希土類元素の少なくとも一種を０．０５～０．３原子％含有する（１）に記載の表示装置用Ａｌ合金膜。
（３）前記Ａｌ合金膜が、更に透明導電膜と直接接続されている（１）に記載の表示装置用Ａｌ合金膜。
（４）前記Ａｌ合金膜が、更に透明導電膜と直接接続されている（２）に記載の表示装置用Ａｌ合金膜。
（５）（１）～（４）のいずれかに記載の表示装置用Ａｌ合金膜を有する薄膜トランジスタ基板。
（６）（５）に記載の薄膜トランジスタ基板を備えた表示装置。
（７）表示装置の基板上に、薄膜トランジスタの半導体層と、前記薄膜トランジスタの半導体層と直接接続されるＡｌ合金膜と、を有する薄膜トランジスタ基板の製造方法であって、
　前記Ａｌ合金膜は、Ｃｏ、Ｎｉ、およびＡｇよりなる群から選択される少なくとも一種を０．０５～０．５原子％、並びにＧｅ及びＣｕの少なくとも１つを０．２～１．０原子％含有しており、
　ハーフトーン露光を用いたフォトリソグラフィー法により、前記Ａｌ合金膜にレジストパターンを形成する工程と、
　ドライエッチングにより、チャネル領域上に形成された前記半導体層および前記Ａｌ合金膜を同時に除去してコンタクトホールを形成する工程と、
を包含する薄膜トランジスタ基板の製造方法。
（８）前記Ａｌ合金膜は、更に希土類元素の少なくとも一種を０．０５～０．３原子％含有する（７）に記載の薄膜トランジスタ基板の製造方法。
　本発明では、ＴＦＴの半導体層との直接接続が可能な配線用Ａｌ合金膜であり、且つ、ドライエッチング性に極めて優れたＡｌ合金膜を使用しているため、ＴＦＴのチャネル領域上に形成された半導体層およびＡｌ合金膜をドライエッチングにより同時に除去してコンタクトホールを形成することができる。そのため、本発明のＡｌ合金膜を用いれば、生産性に優れ、安価で且つ高性能の表示装置が得られる。
図１は、従来の薄膜トランジスタ基板を示す概略断面図である。 図２Ａは、従来の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図２Ｂは、従来の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図２Ｃは、従来の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図２Ｄは、従来の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図２Ｅは、従来の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図２Ｆは、従来の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図２Ｇは、従来の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図２Ｈは、従来の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図２Ｉは、従来の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図２Ｊは、従来の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図２Ｋは、従来の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図３Ａは、本発明の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図３Ｂは、本発明の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図３Ｃは、本発明の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図３Ｄは、本発明の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図３Ｅは、本発明の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図３Ｆは、本発明の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図３Ｇは、本発明の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図３Ｈは、本発明の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図４（ａ）は、実施例に用いたＡｌ合金膜中のＣｏ量とエッチングレート比との関係をグラフ化したものであり、図４（ｂ）は、実施例に用いたＡｌ合金膜中のＧｅ量とエッチングレート比との関係をグラフ化したものである。 図５（ａ）は、実施例に用いたＡｌ合金膜について、ドライエッチング後のガラス基板の表面状態を示す倍率３０００倍のＳＥＭ観察写真であり、図５（ｂ）は実施例に用いたＡｌ合金膜について、ドライエッチング後のガラス基板の表面状態を示す倍率１００００倍のＳＥＭ観察写真である。 図６は、実施例で得られたＴＦＴ基板のチャネル領域近傍の断面形状を示す電子顕微鏡写真である。 図７は、実施例で用いたドライエッチング用装置の概略図である。 図８（ａ）～（ｇ）は、Ａｌ合金膜と半導体層（アモルファスシリコン）とのコンタクト抵抗を調べるために作成したＴＬＭ素子の工程を説明する工程図である。 図９（ａ）及び（ｂ）は、ＴＬＭ素子によるコンタクト抵抗の測定原理を説明する図で、図９（ａ）は、配線構造を模式的に示す上面図で、図９（ｂ）は、配線構造を模式的に示す断面図である。 図１０は、電極間距離と電気抵抗の関係を示すグラフである。 図１１は、Ａｌ合金膜と透明導電膜との間のコンタクト抵抗率（接続抵抗率）の測定に用いたケルビンパターン（ＴＥＧパターン）を示す図である。
　本発明は、ＴＦＴの半導体層とＡｌ合金膜との間のバリアメタル層を省略することが可能であり、且つ、ドライエッチングによるパターニングが可能な配線用Ａｌ合金として、（ｉ）Ｃｏ、Ｎｉ、およびＡｇよりなる群（以下、グループＸ１と呼ぶ場合がある。）から選択される少なくとも一種と、Ｇｅ及び／又はＣｕ（以下、グループＸ２と呼ぶ場合がある。）を、それぞれ適切な量で含むＡｌ－Ｘ１－Ｘ２合金膜、（ｉｉ）好ましくは上記合金膜に更に所定量の希土類元素を含むＡｌ－Ｘ１－Ｘ２－希土類元素合金膜を用いたところに特徴がある。上記のＡｌ合金膜はドライエッチング性に極めて優れているため、このＡｌ合金膜を用いてチャネル部をハーフトーン露光すると、ＴＦＴのチャネル領域上に形成された半導体層およびＡｌ合金膜を同時に除去できるため、製造工程を短縮することができる。
　これに対し、従来汎用されているＡｌ合金膜（例えば、Ｍｏ、Ｃｒ、Ｗ等の高融点金属と、純Ａｌと、当該高融点金属が積層された積層膜や、Ａｌ－Ｎｄ膜など）は、ドライエッチングレートが非常に低いため、ドライエッチングによるパターニングなどを行なうと、形状精度の高いＴＦＴが得られない。なお、高融点金属としてＴｉを用いた上記積層膜のドライエッチングレートは、あまり低くないが、当該積層膜自体の電気抵抗が非常に高いなどの他の問題を抱えており、採用することができない。
　本明細書における「ドライエッチング」とは、エッチング対象物（層間絶縁膜、Ａｌ合金膜、半導体層）の除去を意味するほか、コンタクトホールがＡｌ合金膜に達した後でも、Ａｌ合金膜の表面清浄化の目的で、Ａｌ合金膜の表面をエッチングガスに曝すことも意味している。
　本明細書において、「ドライエッチング性に優れている」とは、（ｉ）エッチング後の残渣の発生量が少なく、且つ、（ｉｉ）エッチングレート比が高いことを意味している。具体的には、後記する実施例に記載の方法によって上記（ｉ）および（ｉｉ）の特性を評価したとき、（ｉ）エッチング後の残渣が発生せず、（ｉｉ）エッチングレート比が０．８以上を満足するものを、「ドライエッチング性に優れる」と呼ぶ。これらの特性を満足するＡｌ合金膜は、ドライエッチング性に極めて優れているため、チャネル領域上に形成された半導体層およびＡｌ合金膜を同時に除去してコンタクトホールを形成することができる。また、配線寸法・形状の緻密な制御を精度良く行うことができる。
　ここで、「エッチングレート比」は、プラズマ照射によるＡｌ合金膜のエッチングされ易さの指標である。本明細書において、エッチングレート比は、エッチングレートが良好な純Ａｌのエッチングレートを基準にしたときのＡｌ合金膜のエッチングレートの比（すなわち、Ａｌ合金膜のエッチングレートをＮ１、純ＡｌのエッチングレートをＮ２としたとき、Ｎ１／Ｎ２の比）で表される。エッチングレート比が高いほど、ドライエッチング処理時間が短縮され、生産性が高められる。
　以下、本発明のＡｌ－Ｘ１－Ｘ２合金膜を構成する元素について、詳しく説明する。
　［Ｃｏ、Ｎｉ、およびＡｇよりなる群（グループＸ１）から選択される少なくとも一種を０．０５～０．５原子％］
　グループＸ１の元素は、Ａｌ合金膜と半導体層との界面に濃化してシリサイド化合物層を形成することによってＡｌとＳｉの相互拡散を低減する作用を有する元素である。また、グループＸ１の元素は、Ａｌ合金膜と、半導体層および／または透明導電膜との接触抵抗の低減作用を有している。また、グループＸ１の量が上記範囲内であれば、後記する実施例に示すように、ドライエッチング性も極めて良好である。グループＸ１の元素は、単独で添加しても良いし、２種以上を併用しても良い。
　これらの作用を充分に発揮させるために、グループＸ１の元素の合計量（単独で含まれる場合は、単独の量）を０．０５原子％以上とする。グループＸ１の好ましい合計量は、０．１原子％以上である。しかし、グループＸ１の元素の合計量が過剰になると、ドライエッチング性が低下するため、グループＸ１の元素の合計量は０．５原子％以下とする。グループＸ１の元素の好ましい合計量は、０．４原子％以下である。
　［Ｇｅ及び／又はＣｕ（グループＸ２）を０．２～１．０原子％］
　グループＸ２の元素は、Ａｌ合金膜の結晶を微細化し、結晶粒界で原子の動きを止めることによって、ＡｌとＳｉとの相互拡散を抑制する作用を有する。また、グループＸ２の量が上記範囲内であれば、後記する実施例に示すように、ドライエッチング性も極めて良好である。グループＸ２の元素は、単独で添加しても良いし、両方を用いても良い。
　このような作用を充分に発揮させるために、グループＸ２の元素の合計量（単独で含まれる場合は、単独の量）を０．２原子％以上とする。グループＸ２の好ましい合計量は、０．３原子％以上であり、より好ましくは０．４原子％以上である。しかし、グループＸ２の元素の合計量が過剰になると、ドライエッチング性が低下するため、グループＸ２の元素の合計量を１．０原子％以下とする。グループＸ２の元素の好ましい合計量は、０．８原子％以下であり、より好ましくは０．６原子％以下である。
　本発明に用いられるＡｌ合金膜の基本成分は上記の通りであり、残部はＡｌおよび不可避不純物である。
　更にＡｌ合金膜は、希土類元素の少なくとも一種を０．０５～０．３原子％の範囲内で含有しても良く、これにより、Ａｌ合金膜表面のヒロック生成が防止され、耐熱性が向上する。希土類元素は単独で含まれていても良いし、２種以上が含まれていても良い。ここで、上記希土類元素とは、ランタノイド元素（周期表において、原子番号５７のＬａから原子番号７１のＬｕまでの合計１５元素）に、Ｓｃ（スカンジウム）とＹ（イットリウム）とを加えた元素群を意味する。本発明に用いられる好ましい希土類元素は、Ｎｄ、Ｇｄ、Ｌａ、Ｙ、Ｃｅ、Ｐｒ、およびＤｙよりなる群から選択される少なくとも１種である。
　上記作用を充分に発揮させるために、希土類元素の好ましい合計量（単独で含まれる場合は、単独の量）は、０．０５原子％以上とする。希土類元素のより好ましい合計量は０．１原子％以上である。しかし、希土類元素の合計量が過剰になると、Ａｌ合金膜の電気抵抗が大きくなり、配線材料として適さなくなる。そこで希土類元素の好ましい合計量を０．３原子％以下とする。希土類元素のより好ましい合計量は、０．２原子％以下である。
　前述したように、本発明のＡｌ合金膜は、ドライエッチング性に極めて優れている。以下、本発明に用いられるドライエッチング工程について説明する。
　ドライエッチング工程では、一般に、真空容器内に載置した基板上にＣｌ２等のハロゲンガスを含む原料ガスを高周波電力によってプラズマ化し、他方で、基板（被エッチング材）を載置しているサセプタに別の高周波電力を印加することによって基板上にプラズマ中のイオンを引き込み、反応性プラズマとのイオンアシスト反応による異方性のパターニングを行っている。ドライエッチングガスとしては、好ましくはＣｌ２及びＢＣｌ３が挙げられる。
　例えば、エッチングガスとして代表的なＣｌ２ガスを用いた場合、Ｃｌ２ガスがプラズマによって解離されてＣｌラジカルを生成する。このＣｌラジカルは反応性が高く、被エッチング物であるＡｌ合金膜に吸着し、該Ａｌ合金膜表面に塩化物を生成する。Ａｌ合金膜が形成された基板には、高周波バイアスが印加されるので、プラズマ中のイオンが加速されてＡｌ合金膜表面に入射し、このイオンボンバード効果によって塩化物が蒸発し、基板が載置されている真空容器外へと排気される。
　ドライエッチングを効率良く行うには、生成された塩化物の蒸気圧が比較的高いことが好ましい。蒸気圧が高ければ、Ａｌ合金膜の表面温度やイオンボンバードの物理的なアシストによって、塩化物を蒸発させることができる。これに対し、塩化物の蒸気圧が低い場合は、表面に塩化物が生成したまま蒸発せずに残留するため、エッチング残渣（ドライエッチング中に発生するエッチングの残り）が発生する。なお、ドライエッチングとしては、上記のような方法に限定されるものではなく、当業者に慣用の方法を用いることができる（参照：「Ｄｒｙ　ｅｔｃｈｉｎｇ　ｆｏｒ　ＶＬＳＩ」ｂｙ Ａ．Ｊ．ｖａｎ　Ｒｏｏｓｍａｌｅｎ他，１７９１　Ｐｌｅｎｕｍ　Ｐｒｅｓｓ　Ｎｅｗ　Ｙｏｒｋ、その内容はここに参照として取り込まれる）。
　本発明は、ドライエッチング処理の方法やドライエッチング処理に用いられる装置などを限定するものではない。例えば、図７に示すような汎用のドライエッチング用装置を用いて通常のドライエッチング工程を行うことができる。後記する実施例では、図７に示すＩＣＰ（誘導結合プラズマ）式ドライエッチング装置を用いた。
　以下、図７のドライエッチング用装置を用いた代表的なドライエッチング処理を説明するが、これに限定する趣旨では決してない。
　図７の装置において、チャンバ６１上部には誘電窓６２があり、誘電窓６２の上には１ターンのアンテナ６３が載置されている。図７のプラズマ発生装置は、誘電窓６２が平板タイプのいわゆるＴＣＰ（Ｔｒａｎｓｆｅｒ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）と呼ばれるものである。アンテナ６３には、１３．５６ＭＨｚの高周波電力６４が整合器６５を介して導入される。
　チャンバ６１にはプロセスガス導入口６６があり、ここから、Ｃｌ２などのハロゲンガスを含むエッチングガスが導入される。基板（被エッチング材）６７はサセプタ６８上に載置される。サセプタ６８は静電チャック６９となっており、プラズマから基板に流入した電荷によって静電力でチャッキング可能となっている。サセプタ６８の周辺は、石英ガラスのカラー７０と呼ばれる部材が載置されている。
　チャンバ６１内に導入されたハロゲンガスは、誘電窓６２上にあるアンテナ６３に高周波電力を印加して生じた誘電磁場により、励起状態となってプラズマ化される。
　更に、サセプタ６８には整合器７１を介して４００ｋＨｚの高周波電力７２が導入され、サセプタ６８に載置された基板（被エッチング材）６７に高周波バイアスが印加される。この高周波バイアスによってプラズマ中のイオンが基板に異方性をもって引き込まれ、垂直エッチングなどの異方性エッチングが可能となる。
　ドライエッチング工程に用いられるエッチングガス（プロセスガス）は、代表的には、ハロゲンガス、ハロゲンガスの硼化物、及び希ガスの混合ガスが挙げられる。混合ガスの組成はこれに限定されず、例えば、更に臭化水素や四フッ化炭素などを添加してもよい。
　混合ガスの流量比は特に限定されないが、例えば、ＡｒとＣｌ２とＢＣｌ３の混合ガスを使用する場合、おおむね、Ａｒ：Ｃｌ２：ＢＣｌ３＝３００ｓｃｃｍ：１２０ｓｃｃｍ：６０ｓｃｃｍの付近に調整することが好ましい。
　なお、エッチング後は、レジストやＡｌ合金膜の配線パターンに付着した反応生成物と空気中の水分が反応して塩酸（ＨＣｌ）が発生してＡｌ合金膜が腐食するアフターコロージョンを防止するために、チャンバ内の大気を開放することなく真空下で、酸素プラズマによる灰化処理（アッシュ）によるレジスト除去を行うことが好ましい。その後、チャンバ内の大気を開放するが、大気開放直後は、純水などによる洗浄を行うことが好ましい。
　本発明において、ドライエッチングは、Ａｌ合金膜やＳｉ半導体層のエッチング、及びコンタクトホールを形成する全工程で用いることができ、これにより、生産性が著しく高められる。
　本発明のＡｌ合金膜は、スパッタリング法にてスパッタリングターゲット（以下「ターゲット」ということがある）を用いて形成することが好ましい。イオンプレーティング法や電子ビーム蒸着法、真空蒸着法で形成された薄膜よりも、成分や膜厚の膜面内均一性に優れた薄膜を容易に形成できるからである。
　また、上記スパッタリング法を用いて本発明のＡｌ合金膜を形成するには、上記ターゲットとして、本発明のＡｌ合金膜と同じ組成（Ａｌ－Ｘ１－Ｘ２合金であり、残部：Ａｌおよび不可避不純物、好ましくは、更に希土類元素を含む上記Ａｌ－Ｘ１－Ｘ２－希土類元素合金であり、残部：Ａｌおよび不可避不純物）のＡｌ合金スパッタリングターゲットを用いることが好ましく、これにより、所望とする組成を実質的に満足するＡｌ合金膜が得られる。
　上記ターゲットの形状は、スパッタリング装置の形状や構造に応じて任意の形状（角型プレート状、円形プレート状、ドーナツプレート状など）に加工したものが含まれる。
　上記ターゲットの製造方法としては、溶解鋳造法や粉末焼結法、スプレイフォーミング法で、Ａｌ基合金からなるインゴットを製造して得る方法や、Ａｌ基合金からなるプリフォーム（最終的な緻密体を得る前の中間体）を製造した後、該プリフォームを緻密化手段により緻密化して得られる方法などが挙げられる。
　本発明には、上記Ａｌ合金膜を含むＴＦＴ基板や、上記ＴＦＴ基板を備えた表示装置も包含される。具体的には、上記Ａｌ合金膜がＴＦＴのソース電極および／またはドレイン電極並びに信号線に用いられた表示装置；更に、ドレイン電極が透明導電膜に直接接続された表示装置；更に、上記Ａｌ合金膜がゲート電極および走査線に用いられた表示装置などが挙げられる。
　ここで、上記ゲート電極および走査線と、上記ソース電極および／またはドレイン電極ならびに信号線は、同一組成のＡｌ合金膜であることが好ましい。
　前述したとおり、本発明は、ドライエッチング性に優れており、ドライエッチングによるパターニングが可能なＡｌ合金膜の組成を特定したところに特徴があり、Ａｌ合金膜以外の、ＴＦＴ基板や表示装置を構成する要件は特に限定されず、これらの分野で通常用いられるものを本発明でも採用することができる。
　例えば、ＴＦＴ基板に用いられる半導体層としては、多結晶シリコンまたはアモルファスシリコンが挙げられる。また、ＴＦＴ基板に用いられる透明導電膜（透明画素電極）としては、酸化インジウム錫（ＩＴＯ）または酸化インジウム亜鉛（ＩＺＯ）が挙げられる。ＴＦＴ基板に用いられる基板も特に限定されず、ガラス基板またはシリコン基板などが挙げられる。
　次に、上記ＴＦＴ基板を製造する方法について説明する。
　本発明の製造方法は、表示装置の基板上に、薄膜トランジスタの半導体層と、前記薄膜トランジスタの半導体層と直接接続される上記のＡｌ合金膜と、を有する薄膜トランジスタ基板の製造方法であって、ハーフトーン露光を用いたフォトリソグラフィー法により、前記Ａｌ合金膜にレジストパターンを形成する工程と、ドライエッチングにより、チャネル領域上に形成された前記半導体層および前記Ａｌ合金膜を同時に除去してコンタクトホールを形成する工程と、を包含するところに特徴がある。本発明によれば、ドライエッチング性に極めて優れたＡｌ合金膜を用いているため、ハーフトーン露光を用いたＴＦＴ基板の製造工程を著しく短縮することができる。詳細は、本発明および従来の各実施形態を用いて以下に説明するが、ハーフトーンマスクを用いたＴＦＴチャネル部のパターニングの際、従来例では２回のウエットエッチングと２回のドライエッチングと１回の酸素アッシングが必要であったのに対し、後記する本発明の実施形態１に示すように、本発明では１回のウエットエッチングと１回のドライエッチングで良い。あるいは、後記する本発明の実施形態２に示すように、Ａｌ合金膜をパターニングする際にウエットエッチングの代わりにドライエッチングを行なう場合には、２回のドライエッチングを行うだけで良い。しかも、このように製造工程を短縮しても、形状精度の高いチャネル領域が得られる（後記する図６のチャネル領域断面図を参照）。
　以下、図面を参照しながら、従来例と対比しながら、ハーフトーン露光を利用した本発明に係るＴＦＴ基板の製造方法の好ましい実施形態を説明する。以下では、アモルファスシリコン膜として、Ｐ（リン）がドープされていないノンドーピングアモルファスシリコン膜［イントリンシック層、図中、ａ－Ｓｉ（ｉ）］と、Ｐがドープされたドープトアモルファスシリコン膜を有するＴＦＴ基板を代表的に挙げて説明するが、本発明はこれに限定する趣旨ではない。例えば、上記構成のアモルファスシリコン膜の代わりに多結晶シリコン膜を用いても良い。また、以下では、透明画素電極としてＩＴＯ膜を用いたが、ＩＺＯ膜（ＩｎＯｘ－ＺｎＯｘ系導電性酸化膜）を用いてもよい。また、本発明に用いられるＡｌ合金膜は、液晶表示装置のみならず、例えば、反射型液晶表示装置等の反射電極、外部への信号入出力のために使用されるＴＡＢ（タブ）接続電極にも同様に適用できることを実験により確認している。
　（従来の実施形態）
　まず、はじめに、図２Ａ～図２Ｋの工程図を参照しながら、従来法の好ましい実施形態を説明する。ここでは、ソース－ドレイン電極およびゲート電極に用いられる配線材料として、厚さ５０ｎｍ程度のＭｏ膜と厚さ３００ｎｍ程度の純Ａｌと厚さ５０ｎｍ程度のＭｏ膜とが積層された積層膜（合計厚さ約４００ｎｍ）を用いている。
　まず、ガラス基板（透明基板）に、スパッタリング法を用いて厚さ４００ｎｍ程度の積層膜を成膜する。スパッタリングの成膜温度は約１００℃とした。第１のフォトマスクを用い、上記積層膜をウエットエッチング法でパターニングすることにより、ゲート電極および走査線を形成する（図２Ａを参照）。このとき、ゲート絶縁膜のカバレッジが良くなる様に、上記積層薄膜の周縁を約３０°～４０°のテーパー状にエッチングしておくのがよい。
　次いで、例えばプラズマＣＶＤ法などの方法を用いて、厚さ約３００ｎｍ程度の窒化シリコン膜（ＳｉＮｘ）でゲート絶縁膜を形成する（図２Ｂを参照）。プラズマＣＶＤ法の成膜温度は、約２８０℃とした。
　続いて、例えばプラズマＣＶＤ法などの方法を用いて、ゲート絶縁膜の上に、厚さ５０ｎｍ程度の水素化アモルファスシリコン膜［図中、ａ－Ｓｉ（ｉ）］、およびリン（Ｐ）をドーピングした厚さ５０ｎｍ程度のｎ＋型水素化アモルファスシリコン膜［図中、ａ－Ｓｉ（ｎ＋）］を順次、順次成膜した後、その上に連続して、スパッタリング法を用いて、厚さ３００ｎｍ程度の上記積層膜を積層する（図２Ｃを参照）。スパッタリングの成膜温度は、約１００℃とした。
　次いで、ハーフトーンマスク（第２のフォトマスク）を用いてハーフトーン露光を行った（図２Ｄを参照）後、ウエットエッチング法により、ソース／ドレイン電極を含む領域をアイランド状にパターニングする（図２Ｅを参照）。ハーフトーン露光の詳細については、本発明では特に限定するものではなく、当業者に慣用な方法を用いることができる（参照：ＵＳ　Ｐａｔｅｎｔ　７，２５９，０４５　Ｂ２、その内容はここに参照として取り込まれる）。なお、ハーフトーン露光によってハーフトーンマスクの一部が除去された部分（図２Ｅ中、Ａ部分、ハーフトーン露光における透過部に相当）はレジストが残留しているため、ウエットエッチングではパターニングされない。
　更に、図２Ｆに示すように、ドライエッチングにより、水素化アモルファスシリコン膜［ａ－Ｓｉ（ｉ）］およびリンをドーピングしたｎ＋型水素化アモルファスシリコン膜［ａ－Ｓｉ（ｎ＋）］の一部を除去する。これにより、ゲート絶縁膜上にａ－Ｓｉアイランドが作製される。
　次いで、酸素アッシングを行い、図２Ｇに示すようにレジストを膜減りさせて、チャネル領域上の残留レジストを除去する。その後、引き続いて、レジストをマスクとして、チャネル領域上の積層膜をウエットエッチングにより除去した（図２Ｈ）後、ドライエッチングにより、チャネル領域上のリンをドーピングしたｎ＋型水素化アモルファスシリコン膜［ａ－Ｓｉ（ｎ＋）］を除去する（図２Ｉ）。これにより、チャネル領域には水素化アモルファスシリコン膜［ａ－Ｓｉ（ｉ）］のみが残留する。
　次に、例えばプラズマＣＶＤ装置などを用いて厚さ３００ｎｍ程度の窒化シリコン膜を成膜し、保護膜を形成する。このときの成膜温度は、例えば２５０℃程度で行なわれる。次いで、窒化シリコン膜上にフォトレジスト層を形成した後、第３のフォトマスクを使用して窒化シリコン膜をパターニングし、例えばドライエッチング等によって窒化シリコン膜にコンタクトホールを形成する（図２Ｊを参照）。同時に、パネル端部のゲート電極上のＴＡＢとの接続に当たる部分にコンタクトホール（不図示）を形成する。
　次に、例えば酸素プラズマによるアッシング工程を経た後、例えばアミン系等の剥離液を用いてフォトレジスト層を剥離する。最後に、例えば保管時間（８時間程度）の範囲内で、例えば厚さ４０ｎｍ程度のＩＴＯ膜を成膜し、第４のフォトマスク用いて、ウエットエッチングによるパターニングを行う（図２Ｋを参照）ことによって透明画素電極（ＩＴＯ膜）を形成する。同時に、パネル端部のゲート電極のＴＡＢとの接続部分に、ＴＡＢとのボンディングのためＩＴＯ膜をパターニングすると、ＴＦＴ基板が完成する（図示せず）。
　上記のように、バリア層を有する上記積層膜を用いた従来の実施形態では、チャネル領域上に形成された半導体層およびＡｌ合金膜を、合計２回のウエットエッチングと、１回の酸素アッシングと、１回のドライエッチングによって除去する必要があり、製造工程が多い。
　（本発明の実施形態１）
　次に、図３Ａ～図３Ｈの工程図を参照しながら、本発明法の好ましい実施形態を説明する。
　本実施形態では、ソース－ドレイン電極およびゲート電極に用いられる配線材料として、厚さ２００ｎｍ程度のＡｌ－０．２原子％Ｃｏ－０．５原子％Ｇｅ－０．２原子％Ｌａ合金膜を用いた点が、前述した従来例と大きく相違している。上記のＡｌ合金膜はドライエッチング性に極めて優れている（後記する実施例を参照）ため、本実施形態によれば、ドライエッチングにより、チャネル領域上に形成された半導体層およびＡｌ合金膜を連続して同時に除去することができ、前述した従来例に比べて製造工程を格段に短縮することができる。
　これに対し、前述した従来の実施形態に用いた、Ｍｏの高融点金属（バリア層）を含むＡｌ積層膜はドライエッチングレートが非常に低いため、当該積層膜をドライエッチングにより除去しようとすると、その間にレジストが全て消滅してしまい、本来、除去されるべきでない部分まで除去されてしまう。また、アモルファスシリコン膜はドライエッチングレートが非常に高いため、当該積層膜をドライエッチングにより除去しようとすると、非チャネル領域上の水素化アモルファスシリコン膜［ａ－Ｓｉ（ｉ）］が除去された後に、その下の窒化シリコン膜が過度にオーバーエッチングされてしまう。その結果、形状精度の高いＴＦＴを得ることができない。
　まず、図３Ａ～図３Ｃは、前述した図２Ａ～図２Ｃと同じであり、説明を省略する。
　次いで、ハーフトーンマスク（第２のフォトマスク）を用いてハーフトーン露光を行った（図３Ｄを参照）後、ウエットエッチング法により、ソース／ドレイン電極を含む領域をアイランド状にパターニングする（図３Ｅを参照）。なお、ハーフトーン露光によってハーフトーンマスクの一部が除去された部分はレジストが残留しているため、ウエットエッチングではパターニングされない。
　更に、図３Ｆに示すように、ドライエッチングにより、ハーフトーン露光によってハーフトーンマスクの一部が除去された部分（残留レジスト部分）を除去し、水素化アモルファスシリコン膜［ａ－Ｓｉ（ｉ）］およびリンをドーピングしたｎ＋型水素化アモルファスシリコン膜［ａ－Ｓｉ（ｎ＋）］を除去すると同時に、チャネル領域上に形成されたＡｌ合金膜およびｎ＋型水素化アモルファスシリコン膜［ａ－Ｓｉ（ｎ＋）］を連続して除去する。このように本実施形態によれば、チャネル領域上に形成されたＡｌ合金膜と、その下層のｎ＋型水素化アモルファスシリコン膜［ａ－Ｓｉ（ｎ＋）］が一括して除去される。これにより、チャネル領域には水素化アモルファスシリコン膜［ａ－Ｓｉ（ｉ）］のみが残留する。
　よって、本発明のＡｌ合金膜を用いた本実施形態によれば、チャネル領域上に形成された半導体層およびＡｌ合金膜を、１回のウエットエッチングと１回のドライエッチングによって除去することができ、従来例に比べて製造工程を短縮することができる。
　次に、図３Ｇおよび図３Ｈの工程を経てＴＦＴ基板が完成する。これらの各工程は、前述した図２Ｊおよび図２Ｋと同じであり、説明を省略する。
　このようにして作製されたＴＦＴ基板は、ドレイン電極と透明画素電極とが直接コンタクトされており、且つ、ゲート電極とＴＡＢ接続用のＩＴＯ膜も直接コンタクトされている。
　（本発明の実施形態２）
　本実施形態は、上述した本発明に係る実施形態１の改良形態であり、図３Ｅの工程のみが相違していること以外は当該実施形態１と同じである。そのため、本実施形態の図面は省略し、以下では、相違する工程のみを説明する。
　本実施形態では、上記実施形態１の図３Ｅにおいて、ウエットエッチングの代わりにドライエッチングにより、ソース／ドレイン電極を含む領域をアイランド状にパターニングを行なう。繰返し述べるように、本発明のＡｌ合金膜はドライエッチング性に極めて優れているため、この工程をドライエッチングで行なうことも可能だからである。なお、この工程をドライエッチングで行なえば、ハーフトーン露光によってハーフトーンマスクの一部が除去された部分（レジストが残留している部分）も、ドライエッチングでパターニングすることができる。
　よって、本実施形態によれば、チャネル領域上に形成された半導体層およびＡｌ合金膜を、２回のドライエッチングによって除去することができ、従来例に比べて製造工程を短縮することができる。
　以下、実施例を挙げて本発明をより具体的に説明するが、本発明は以下の実施例によって制限されず、上記・下記の趣旨に適合し得る範囲で変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲に包含される。
　なお以下では「原子％」を「％」と略称する。
　実施例１
　本実施例では、Ａｌ合金膜として、Ｃｏ量を０～１．２％の範囲で変化させたＡｌ－ｘ％Ｃｏ－０．５％Ｇｅ－０．２％Ｌａと、Ｇｅ量を０～１．２％の範囲で変化させたＡｌ－０．２％Ｃｏ－ｘ％Ｇｅ－０．２％Ｌａを用い、ドライエッチング特性を評価した。なお、比較のため、純Ａｌを用いて同様の実験を行った。
　具体的には、直径６インチ、厚さ０．５ｍｍの無アルカリガラス基板（コーニング社製♯１７３７ガラス）上に、厚さ２００ｎｍの酸化シリコン（ＳｉＯｘ）膜を基板温度２５０℃程度で成膜した後、純Ａｌ膜または上記の各Ａｌ合金膜を、以下の成膜条件で成膜した。
　　　雰囲気ガス＝アルゴン、圧力＝３ｍＴｏｒｒ、厚さ＝２００ｎｍ
　次いで、ｇ線のフォトリソグラフィーによってポジ型フォトレジスト（ノボラック系樹脂；東京応化工業（株）製のＴＳＭＲ８９００、厚さは１．０μｍ）を線幅２．０μｍのストライプ状に形成した。
　次に、前述した図７に示すドライエッチング装置を用い、下記のエッチング条件でドライエッチングを行なった。
　（エッチング条件）
　Ａｒ／Ｃｌ２／ＢＣｌ３：３００ｓｃｃｍ／１２０ｓｃｃｍ／６０ｓｃｃｍ
　アンテナに印加した電力（ソースＲＦ）：５００Ｗ
　基板バイアス：６０Ｗ
　プロセス圧力（ガス圧）：１４ｍＴｏｒｒ
　基板温度：サセプタの温度（２０℃）
　（エッチングレート比）
　エッチング後における純Ａｌ膜および各Ａｌ合金膜の厚さ（エッチング厚さ）を測定した。これらの結果を最小二乗法で統計処理して純Ａｌ膜のエッチングレート（Ｎ２）および各Ａｌ合金膜のエッチングレート（Ｎ１）をそれぞれ算出し、Ｎ１／Ｎ２の比を「エッチングレート比」とした。本実施例では、エッチングレート比が０．８以上を合格とした。
　図４(ａ)に、Ａｌ－ｘ％Ｃｏ－０．５％Ｇｅ－０．２％Ｌａ合金膜中のＣｏ量とエッチングレート比の関係を示し、図４（ｂ）に、Ａｌ－０．２％Ｃｏ－ｘ％Ｇｅ－０．２％Ｌａ合金膜中のＧｅ量とエッチングレート比の関係を示す。図中、「８０％」、「９０％」の各ラインは、参考のため、純Ａｌのエッチングレートの８０％、９０％の各ラインを引いたものである。
　これらの図に示すように、ＣｏおよびＧｅをそれぞれ、本発明に規定する量で含むＡｌ合金膜は、いずれも、ドライエッチング性に優れていることが分かる。
　（ドライエッチング後の残渣の有無）
　更に、本発明の要件を満足するＡｌ－０．２％Ｃｏ－０．５％Ｇｅ－０．２％Ｌａ合金膜を用い、ドライエッチング後の残渣の有無を調べた。詳細には、上記のＡｌ合金膜に対し、膜厚分のエッチング深さまで必要と考えられるエッチング時間の１．２倍の時間エッチングを行なった試料について、レジストを剥離した後のガラス基板の表面をＳＥＭ観察（倍率３０００倍）し、直径（円相当直径）が０．５μｍ以上の残渣の有無を調べた。
　このようにして得られたＳＥＭ観察写真を図５（ａ）及び（ｂ）に示す。図５（ａ）は、３０００倍の写真であり、図５（ｂ）は、１００００倍に拡大した写真である。これらの図に示すように、上記のＡｌ合金膜を用いれば、ドライエッチング後の残渣が全く観察されなかった。図には示していないが、上記と同じ結果は、本発明の要件を満足する他のＡｌ合金膜についても同様に得られた。
　以上の結果より、本発明の要件を満足するＡｌ合金膜を用いれば、非常に高いエッチングレート比が得られるとともに、ドライエッチング後の残渣も見られず、ドライエッチング性に際めて優れていることが確認された。
　参考のため、図６に、上記のＡｌ－０．２％Ｃｏ－０．５％Ｇｅ－０．２％Ｌａ合金膜を用い、前述した本発明の実施形態に基づいてＴＦＴ基板を作製したときの、チャネル領域近傍の断面形状を表す電子顕微鏡写真（倍率５０，０００倍）を示す。図６に示すように、本発明のＡｌ合金膜を用いれば、形状精度の高いＴＦＴが得られることが確認された。
　実施例２
　本実施例では、Ａｌ－０．２％Ｃｏ－０．５％Ｇｅ－０．２％ＬａのＡｌ合金膜を用い、（１）Ａｌ合金膜と半導体層（アモルファスシリコン）とのコンタクト抵抗、および（２）Ａｌ合金膜とＩＴＯ膜とのコンタクト抵抗をそれぞれ、以下の方法で測定した。
　（１）Ａｌ合金膜と半導体層とのコンタクト抵抗
　Ａｌ合金膜と半導体層（アモルファスシリコン）とのコンタクト抵抗を調べるため、図８（ａ）～（ｇ）の各工程図に従ってＴＬＭ法（Ｔｒａｎｓｆｅｒ　Ｌｅｎｇｔｈ　Ｍｅｔｈｏｄ）によりＴＬＭ素子を形成した。
　はじめに、図８（ａ）～（ｇ）を用いてＴＬＭ素子の作製方法を説明し、次いで図９（ａ）及び（ｂ）、および図１０を用いてＴＬＭ法の測定原理を説明する。
　まず、ガラス基板上に、プラズマＣＶＤ法により、膜厚約２００ｎｍの不純物（Ｐ）をドーピングした低抵抗のアモルファスシリコン膜１を膜厚約２００ｎｍで成膜した。続いて、同一のプラズマＣＶＤ装置内にて、窒素ガスのみを供給してプラズマを発生させ、低抵抗アモルファスシリコン膜１の表面を窒素プラズマにて３０秒間処理し、窒素含有層を形成した（図８（ａ））。このプラズマに印加したＲＦパワー密度は約０．３Ｗ／ｃｍ2とした。
　次いで、ＣＶＤ装置から取り出すことなく連続して、再び不純物（Ｐ）をドーピングした低抵抗のアモルファスシリコン膜２を成膜した（図８（ａ））。低抵抗のアモルファスシリコン膜２の膜厚は１０ｎｍとした。その上に膜厚約３００ｎｍのＡｌ系合金膜（Ａｌ－０．６原子％Ｎｉ－０．５原子％Ｃｕ－０．３原子％Ｌａ）を成膜した（図８（ｂ））。フォトリソグラフィーによりレジストをパターニングした後（図８（ｃ））、レジストをマスクとしてＡｌ系合金をエッチングすることにより、図８（ｄ）に示す様な複数の電極を形成した。ここでは、各電極間の距離を種々変化させた。更に、再びドライエッチングを行い、フォトリソグラフィーによりレジストをパターニングした。このとき、図８（ｅ）に示す様に全ての電極パターンをレジストで覆った。これをマスクとして電極パターンの外周部の低抵抗アモルファスシリコン膜を除去した（図８（ｆ））。最後に、３００℃にて３０分の熱処理を施し、Ａｌ－Ｓｉ拡散層を形成した（図８（ｇ））。
　次に、図９（ａ）及び（ｂ）および図１０を参照しながら、ＴＬＭ法によるコンタクト抵抗の測定原理を説明する。図９には、前述した図８（ｇ）の配線構造を模式的に示す断面図(図９（ｂ）)と上面図（図９（ａ））を示している。なお、図９（ａ）及び（ｂ）では、Ａｌ－Ｓｉ拡散層は省略している。
　まず、前述した図８（ｇ）の配線構造において、図９（ｂ）に示すように電極間距離（トランスファー長、Ｌ）を変えて複数の電極間における電流電圧特性を測定し、各電極間（電極→半導体層→電極）の電気抵抗値を求めた。ここでは、合計５点の電極間の電気抵抗値を求めた。
　こうして得られた各電極間の電気抵抗値（Ω）を縦軸とし、電極間距離（Ｌ、μｍ）を横軸としてプロットすると、図１０のグラフが得られる。図１０のグラフにおいて、ｙ切片の値は、コンタクト抵抗Ｒｃの２倍の値（２Ｒｃ）に、ｘ切片の値は、実効的なコンタクト長（ＬＴ：ｔｒａｎｓｆｅｒ　ｌｅｎｇｔｈ、トランスファー長）に、それぞれ相当する。以上から、コンタクト抵抗率ρｃは下式にて表される。
　　ρｃ＝Ｒｃ＊ＬＴ＊Ｚ
　　　上式中、Ｚは、図９（ａ）に示すように電極幅を示す。
　その結果、上記Ａｌ合金膜と半導体層とのコンタクト抵抗率は約０．３Ω・ｃｍ2であった。よって、本発明のＡｌ合金膜を用いれば、半導体層とのコンタクト抵抗を非常に低く抑えられることが分かった。
　（２）Ａｌ合金膜とＩＴＯ膜とのコンタクト抵抗
　上記コンタクト抵抗の測定法は、図１１に示すケルビンパターン（コンタクトホールサイズ：１０μｍ角）を作製し、４端子測定（ＩＴＯ－Ａｌ合金若しくはＩＺＯ－Ａｌ合金に電流を流し、別の端子でＩＴＯ－Ａｌ合金間若しくはＩＺＯ－Ａｌ合金の電圧降下を測定する方法）を行なった。具体的には、図１１のＩ1－Ｉ2間に電流Ｉを流し、Ｖ1－Ｖ2間の電圧Ｖをモニターすることにより、接続部Ｃのコンタクト抵抗Ｒを［Ｒ＝（Ｖ1－Ｖ2）／Ｉ2］として求めた。
　その結果、上記Ａｌ合金膜とＩＴＯ膜とのコンタクト抵抗率は３．０×１０4Ω／ｃｍ2以下であった。よって、本発明のＡｌ合金膜を用いれば、ＩＴＯ膜とのコンタクト抵抗も非常に低く抑えられることが分かった。
　以上の結果より、上記のＡｌ合金膜を用いれば、半導体層とのコンタクト抵抗だけでなくＩＴＯ膜とのコンタクト抵抗も低く抑えられることが確認された。また、本実施例には示していないが、上記と同じ結果は、本発明の要件を満足する他のＡｌ合金膜についても同様に得られた。
　本出願を詳細にまた特定の実施態様を参照して説明したが、本発明の精神と範囲を逸脱することなく様々な変更や修正を加えることができることは当業者にとって明らかである。
　本出願は、2008年11月20日出願の日本特許出願（特願2008－297203）に基づくものであり、その内容はここに参照として取り込まれる。
　本発明では、ＴＦＴの半導体層との直接接続が可能な配線用Ａｌ合金膜であり、且つ、ドライエッチング性に極めて優れたＡｌ合金膜を使用しているため、ＴＦＴのチャネル領域上に形成された半導体層およびＡｌ合金膜をドライエッチングにより同時に除去してコンタクトホールを形成することができる。そのため、本発明のＡｌ合金膜を用いれば、生産性に優れ、安価で且つ高性能の表示装置が得られる。
　１　ガラス基板
　２　ゲート電極
　２ａ　ゲートパッド
　３　ゲート絶縁膜
　４　半導体シリコン層
　５　ドレイン電極
　６　ソース電極
　７　透明導電膜（透明画素電極）
　８　ソースタブ
　９　ゲートタブ
　１０　保護絶縁層
　１１　バリアメタル層
　６１　チャンバ
　６２　誘電窓　
　６３　アンテナ
　６４　高周波電力（アンテナ側）
　６５　整合器（アンテナ側）
　６６　プロセスガス導入口
　６７　基板（被エッチング材）
　６８　サセプタ
　６９　誘電チャック
　７０　カラー
　７１　整合器（基板側）
　７２　高周波電力（基板側）

Claims (8)

  1. 　表示装置の基板上で、薄膜トランジスタの半導体層と直接接続される表示装置用Ａｌ合金膜であって、
    　前記Ａｌ合金膜は、Ｃｏ、Ｎｉ、およびＡｇよりなる群から選択される少なくとも一種を０．０５～０．５原子％、並びにＧｅ及びＣｕの少なくとも１つを０．２～１．０原子％含有しており、且つ、ドライエッチングによってパターニングされるものである表示装置用Ａｌ合金膜。
  2. 　更に希土類元素の少なくとも一種を０．０５～０．３原子％含有する請求項１に記載の表示装置用Ａｌ合金膜。
  3. 　前記Ａｌ合金膜が、更に透明導電膜と直接接続されている請求項１に記載の表示装置用Ａｌ合金膜。
  4. 　前記Ａｌ合金膜が、更に透明導電膜と直接接続されている請求項２に記載の表示装置用Ａｌ合金膜。
  5. 　請求項１～４のいずれかに記載の表示装置用Ａｌ合金膜を有する薄膜トランジスタ基板。
  6. 　請求項５に記載の薄膜トランジスタ基板を備えた表示装置。
  7. 　表示装置の基板上に、薄膜トランジスタの半導体層と、前記薄膜トランジスタの半導体層と直接接続されるＡｌ合金膜と、を有する薄膜トランジスタ基板の製造方法であって、
    　前記Ａｌ合金膜は、Ｃｏ、Ｎｉ、およびＡｇよりなる群から選択される少なくとも一種を０．０５～０．５原子％、並びにＧｅ及びＣｕの少なくとも１つを０．２～１．０原子％含有しており、
    　ハーフトーン露光を用いたフォトリソグラフィー法により、前記Ａｌ合金膜にレジストパターンを形成する工程と、
    　ドライエッチングにより、チャネル領域上に形成された前記半導体層および前記Ａｌ合金膜を同時に除去してコンタクトホールを形成する工程と、
    を包含する薄膜トランジスタ基板の製造方法。
  8. 　前記Ａｌ合金膜は、更に希土類元素の少なくとも一種を０．０５～０．３原子％含有する請求項７に記載の薄膜トランジスタ基板の製造方法。
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