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WO2007063991A1 - 薄膜トランジスタ基板および表示デバイス - Google Patents

薄膜トランジスタ基板および表示デバイス Download PDF

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WO2007063991A1
WO2007063991A1 PCT/JP2006/324106 JP2006324106W WO2007063991A1 WO 2007063991 A1 WO2007063991 A1 WO 2007063991A1 JP 2006324106 W JP2006324106 W JP 2006324106W WO 2007063991 A1 WO2007063991 A1 WO 2007063991A1
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WO
WIPO (PCT)
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aluminum alloy
wiring
film
film transistor
thin film
Prior art date
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Ceased
Application number
PCT/JP2006/324106
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English (en)
French (fr)
Inventor
Hiroshi Gotoh
Toshihiro Kugimiya
Katsufumi Tomihisa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kobe Steel Ltd
Original Assignee
Kobe Steel Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to KR1020087013036A priority patent/KR100983196B1/ko
Priority to US12/090,883 priority patent/US7952123B2/en
Publication of WO2007063991A1 publication Critical patent/WO2007063991A1/ja
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    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/136295—Materials; Compositions; Manufacture processes

Definitions

  • the present invention relates to a thin film transistor substrate and a display device, and in particular, a novel thin film transistor substrate used for an active matrix type flat panel display such as a semiconductor or a liquid crystal display, a reflective film, an optical component, and the like. It is about the device.
  • an active matrix type liquid crystal display device uses a thin film transistor (TFT) 4 as a switching element, a transparent electrode (pixel electrode) 5, and wiring such as gate wiring and source / drain wiring.
  • TFT thin film transistor
  • a TFT substrate (TFT array substrate) 1 provided with a portion 6, a counter substrate 2 provided with a common electrode 7 disposed opposite to the TFT substrate 1 at a predetermined interval, a TFT substrate 1 and a counter substrate 2 It consists of a liquid crystal layer 3 filled in between.
  • the transparent electrode 5 includes, for example, 10 masses of indium oxide (In 2 O 3) and tin oxide (SnO).
  • ITO film containing 10% or less of zinc oxide (ZnO) in indium oxide (InO)
  • An IZO film containing about 1% is used.
  • FIG. 2 illustrates an enlarged view of the region A of FIG. 1 including the wiring portion 6 electrically connected to the transparent electrode 5.
  • the gate wiring 26 in FIG. 2 includes a single layer film of Mo or Cr or an aluminum alloy film such as A1-Nd, and a refractory metal [molybdenum (Mo), chromium (Cr), titanium (Ti), tungsten (W ) Etc.] has been conventionally employed.
  • source wiring 28 and drain wiring 29 (hereinafter collectively referred to as “source / drain wiring”), a multilayer wiring structure of pure aluminum (A1) single layer film and the above refractory metal has been used.
  • source / drain wiring a multilayer wiring structure of pure aluminum (A1) single layer film and the above refractory metal has been used.
  • Patent Document 1 Patent Document 2, Patent Document 3, etc.
  • the reason for laminating the refractory metal is as follows. That is, when the transparent electrode (ITO film) 5 is directly connected to a pure aluminum film constituting the source / drain wiring, or an aluminum alloy film such as Al-Nd, the aluminum is oxidized and a high resistance oxide film is formed. ⁇ Aluminum is formed at the contact interface between the transparent electrode and the above pure aluminum film or aluminum alloy film such as Al-Nd. As a result, the contact resistance between the signal line and the transparent electrode 5 increases and the display quality of the screen decreases.
  • it is used for forming a transparent electrode 5 made of a metal oxide.
  • the high resistance aluminum oxide film is easily formed by oxygen or oxygen generated during film formation.
  • the barrier metal (high melting point metal) force that solves the above problems prevents the surface of the aluminum alloy wiring (alloy film) from being oxidized, and provides a good contact between the aluminum alloy wiring (alloy film) and the transparent electrode. Conventionally, it has been used for laminated materials because of its effect.
  • a barrier device is used in a sputtering apparatus used for forming a gate wiring or a source / drain wiring. It is necessary to equip an extra metal deposition chamber.
  • electrode materials that can eliminate the barrier metal and A manufacturing process is required. Accordingly, the present inventors have already proposed an aluminum alloy film for wiring that can directly connect the transparent electrode to the wiring portion by simplifying the process of forming the above-described noria metal (Patent Document 4). ).
  • the gate insulating film 27 formed next to the gate wiring 26 has the highest film formation temperature in the thin film transistor array forming process, and the gate wiring 26 receives a high-temperature thermal history. Accordingly, the gate wiring 26 is required to have heat resistance superior to that of the source / drain wiring (28, 29) formed in a later process. For this reason, an aluminum alloy or the above-mentioned refractory metal, which has higher heat resistance than the source / drain wiring (28, 29), has often been used for the gate wiring 26 (Patent Document 5).
  • FIG. 3 shows the relationship between the temperature applied to the aluminum alloy film (heat treatment temperature) and the electrical resistivity.
  • the electrical resistivity depends on the temperature. The higher the temperature, the lower the electrical resistivity. This is because when the substrate is heated during film formation, This is because the alloy components are precipitated at a low temperature and the recrystallization of aluminum proceeds.
  • Patent Document 1 Japanese Published Patent Publication: 4-20930
  • Patent Document 2 Japanese Published Patent Publication: 6-12503
  • Patent Document 3 Japanese Published Patent Publication: 2001-350159
  • Patent Document 4 Japanese Published Patent Publication: 2004-214606
  • Patent Document 5 Japanese Patent Publication No .: 7-45555
  • the present invention has been made in view of such circumstances.
  • the purpose is to make the source and drain wiring and the transparent electrode directly connected, the source / drain wiring and the gate wiring have good characteristics, and a greatly simplified process. It is an object to provide a thin film transistor substrate that can be manufactured and a display device including the thin film transistor substrate.
  • the thin film transistor substrate according to the present invention is a thin film transistor substrate having a gate wiring, and a source wiring and a drain wiring that are arranged orthogonally to the gate wiring.
  • the composition of the single-layer aluminum alloy film constituting the gate wiring is the same as that of the single-layer aluminum alloy film constituting the source wiring and drain wiring. It has the characteristics.
  • a preferred form of the thin film transistor substrate is that the single-layer aluminum alloy film is used as an alloy component.
  • a group force consisting of X Ni, Ag, Zn, Cu, Ge) includes at least one selected from 0.1 to 6 atomic% (hereinafter sometimes referred to as at%),
  • the single-layer aluminum alloy film is an alloy component
  • Y Ti, V, Zr, Nb, Mo, Hf, Ta, W
  • the balance is aluminum and inevitable impurities.
  • the single-layer aluminum alloy film is used as an alloy component.
  • One or more selected group powers are included within the range of the following formula (3), with the balance being aluminum and inevitable impurities.
  • the single-layer aluminum alloy film is an alloy component
  • Mg is contained within the range of the following formula (4), with the balance being aluminum and inevitable impurities.
  • the single-layer aluminum alloy film preferably contains at least 0.3 lat% of Ni or Ge as an alloy component.
  • the present invention also includes a display device including the thin film transistor substrate.
  • the “single-layer aluminum alloy film” in the present invention does not include a noria metal layer made of a refractory metal containing Mo, Cr, Ti, or W as a main component, but only an aluminum alloy film. It shall mean the structure which consists of.
  • the above “same” means that the content of the second component (at%), the second component when the composition of the aluminum alloy film forming the source / drain wiring and the composition of the aluminum alloy film forming the gate wiring are compared. When 3 components are included, the content of the third component (at%) matches one significant digit and includes the second and subsequent significant digits as an allowable range.
  • the source / drain wiring and the gate wiring are single-layer aluminum alloy wiring having the same composition. Can do. Therefore, the materials used for forming the gate wiring and the source / drain wiring can be shared, and a thin film transistor and a display device including the thin film transistor can be manufactured by a greatly simplified process.
  • FIG. 1 A liquid crystal display substrate and a liquid crystal display device to which the TFT substrate according to the present invention is applied. It is a general
  • FIG. 2 is a schematic enlarged view of region A in FIG.
  • FIG. 3 is a graph showing the relationship between the temperature applied to the aluminum alloy film (heat treatment temperature) and the electrical resistivity.
  • FIG. 4 is an explanatory diagram showing an example of a manufacturing process of the TFT substrate shown in FIG. 2 in order.
  • FIG. 5 is an explanatory diagram showing an example of a manufacturing process of the TFT substrate shown in FIG. 2 in order.
  • FIG. 6 is an explanatory view showing, in order, an example of a manufacturing process of the TFT substrate shown in FIG. 2.
  • FIG. 7 is an explanatory diagram showing an example of a manufacturing process of the TFT substrate shown in FIG. 2 in order.
  • FIG. 8 is an explanatory diagram showing an example of a manufacturing process of the TFT substrate shown in FIG. 2 in order.
  • FIG. 9 is an explanatory diagram showing an example of a manufacturing process of the TFT substrate shown in FIG. 2 in order.
  • FIG. 10 is an explanatory diagram showing an example of a manufacturing process of the TFT substrate shown in FIG. 2 in order.
  • FIG. 11 is an explanatory diagram showing an example of a manufacturing process of the TFT substrate shown in FIG. 2 in order.
  • TFT substrate TFT array substrate
  • TFT Thin film transistor
  • the inventors of the present invention have disclosed a single-layer aluminum alloy film and a transparent electrode that constitute source / drain wiring.
  • Thin film transistor (TFT) substrate with a direct contact structure and a display device equipped with this substrate can be simplified while maintaining high display quality such as a liquid crystal display!
  • the inventors re-examined the current manufacturing conditions in the thin film transistor manufacturing process and the required characteristics of the single-layer aluminum alloy film constituting the gate wiring and source / drain wiring.
  • the film forming temperature it is necessary to set the film forming temperature to 300 to 350 ° C. in order to obtain a film quality satisfying the operation characteristics of the thin film transistor in the step of forming the gate insulating film formed on the upper layer of the gate wiring.
  • the single-layer aluminum alloy film constituting the gate wiring requires heat resistance at 350 ° C and a sufficient decrease in electrical resistivity at 350 ° C.
  • the film forming temperature of the protective film formed on the upper layer is in the direction of decreasing the temperature by improving the film forming technique.
  • a general SiN film as a protective film can be obtained with a sufficiently high quality even when formed at a film formation temperature of 250 ° C. Therefore, the single-layer aluminum alloy film constituting the source / drain wiring is not a problem as long as the heat resistance at 250 ° C is secured as the heat resistance, but the electric resistivity is increased by heating at 250 ° C instead. Sufficient reduction is required as an important characteristic.
  • the present inventors have developed an aluminum alloy having both a heat resistance sufficient to withstand a high-temperature process in a thin film transistor manufacturing process and a low electrical resistivity on a single-layer aluminum alloy film constituting a gate wiring and a source / drain wiring. It was adopted. This makes it possible to share the material of the single-layer aluminum alloy film that constitutes the gate wiring and source / drain wiring, greatly increasing the TFT substrate manufacturing process while maintaining high display quality such as liquid crystal displays. I found out that I could simplify it.
  • the single layer aluminum alloy film that constitutes the gate wiring and the single layer aluminum alloy film that constitutes the source / drain wiring may be made of the same composition.
  • the composition of the layer aluminum alloy film is not strictly specified. However, in order to easily obtain the single layer aluminum alloy film exhibiting the above heat resistance and low electrical resistivity applicable to both the gate wiring and the source / drain wiring, it is recommended to have the following composition: .
  • the element X is a force that is an effective component for reducing the contact resistance when brought into direct contact with the transparent electrode.
  • a low contact resistance contact resistance of 200 ⁇ or less in a 10 m square contact hole
  • those containing the element X above 0.3 lat% or more Good.
  • the electrical resistivity of the aluminum alloy film in order for the electrical resistivity of the aluminum alloy film to show 7 ⁇ 'cm or less when heat treatment is performed at 250 ° C for 30 minutes, the content of the element X is set to 6 at% or less. It is good to do.
  • the element X containing Ni or Ge in an amount of 0.3 lat% or more is preferable because it exhibits low contact resistance, and particularly those containing Ni are preferable because they exhibit further excellent heat resistance.
  • [0032] Contains the specified amount of the above element X, and further includes the following elements as the third element, the balance being the remaining aluminum and inevitable impurities, easy heat resistance, low electrical resistivity, and low contact resistance Therefore, it is more preferable.
  • the inevitable impurities include oxygen, nitrogen, carbon, argon, etc., and these are in total 0.1% or less.
  • the X content (unit: at%) in the aluminum alloy was CX
  • the Y content (unit: at%) in the aluminum alloy was CY.
  • the element Y is preferably included so that “CX + 10CY” is 0.3 lat% or more.
  • the X content (unit: at%) in the aluminum alloy was CX
  • the Y content (unit: at%) in the aluminum alloy was CY.
  • the element Y is preferably included so that “+ 15CY” is 0.3 lat% or more.
  • Y (Y Cr, Mn, Ru, Rh, Pd, Ir, Pt, La, Gd, Tb, D
  • the X content (unit: at%) in the aluminum alloy was CX
  • the Y content (unit: at%) in the aluminum alloy was CY.
  • the element Y is preferably included so that “+ 5CY” is 0.3 lat% or more.
  • Still another third element includes an element containing Mg within the range of the following formula (4).
  • the X content (unit: at%) in the aluminum alloy was CX
  • the Mg content (unit: at%) in the aluminum alloy was CMg.
  • Mg is contained so that “C X + 2CMg” is 0.3 lat% or more.
  • the electrical resistivity is not sufficiently reduced at 250 ° C (source / drain wiring heat treatment temperature). If the aluminum alloy film is subjected to vacuum heat treatment at 250 ° C for 30 minutes, the above-mentioned ⁇ CX + 2CMg '' should be 6at% or less in order for the electrical resistivity of the aluminum alloy film to be 7 ⁇ 'cm or less. It is preferable to contain the above Mg within the range.
  • a film containing 0.1 atomic% or more of Ni as the element X and the third element (Y, Y, Y, or Mg) is heat resistant. Low electrical resistance
  • ternary aluminum alloy film examples include those made of A1-M-Nd or A1-Ni-La.
  • single-layer aluminum alloy films such as A1-2at% N to 0.2at% Nd and Al-2at% N to 0.335at% La are hillock voids even after 30 minutes of vacuum heat treatment at 350 ° C.
  • the generation density can be suppressed to 1 X 10 9 Zm 2 or less as specified.
  • the electrical resistivity (measurement method is as in Examples described later) measured after heat treatment of the single-layer aluminum alloy film at 350 ° C is as follows.
  • FIGS. 4 to 11 schematically showing an example of the manufacturing process of the TFT substrate (TFT array substrate) of the present invention.
  • the present invention is not limited to the manufacturing method of the TFT substrate having the gate wiring and the source drain wiring.
  • an amorphous silicon TFT using a hydrogenated amorphous silicon as a semiconductor layer is taken as an example of a thin film transistor formed as a switching element.
  • the A1-Ni-La alloy film is exemplified as the single-layer aluminum alloy film constituting the gate wiring and the source / drain wiring.
  • the present invention is not limited to this. ! /
  • an A1-Ni-La alloy film having a thickness of 200 nm is formed on a glass substrate la by sputtering, and then the Al-M-La alloy film is patterned to form a gate as shown in FIG. Form wiring 26. At this time, the Al—Ni—La alloy film is etched in a taper shape of about 30 ° to 70 ° so that the coverage of the gate insulating film is improved.
  • a 300 nm-thickness silicon nitride film (SiNX) is formed as the gate insulating film 27 at a deposition temperature of 350 ° C. by plasma CVD. Then, a 50 nm thick hydrogenated amorphous silicon film (a-Si: H) and a 300 nm thick silicon nitride film (SiNX) are deposited at 320 ° C.
  • the silicon nitride film is patterned by backside exposure using the gate wiring as a mask to form a channel protective film. Furthermore, as shown in Fig. 7, an n + type hydrogenated amorphous silicon film (n + a-Si: H) with a thickness of 50 nm doped with phosphorus was deposited at 320 ° C, and the hydrogenated amorphous silicon film and the n + type Pattern hydrogenated amorphous silicon film.
  • a 300 nm thick Al—Ni—La alloy film is formed and patterned.
  • source / drain wirings (28, 29) are formed.
  • the n + type hydrogenated amorphous silicon film on the channel protective film is removed using the source / drain wiring (28, 29) as a mask.
  • a protective film 30 is formed by forming a silicon nitride film with a thickness of 300 nm using a plasma CVD apparatus.
  • the film formation temperature at this time is 250 ° C.
  • the protective film 30 is patterned, and contact holes 32 are formed in the protective film 30 by dry etching. At this time, the etching is continuously performed after the etching of the protective film 30 is completed, and 50% over-etching is performed in terms of time.
  • ashing by oxygen plasma is performed.
  • the photoresist 31 is stripped with a stripping solution to form an ITO film having a thickness of 40 nm.
  • a transparent electrode 5 is formed as shown in FIG. 11, and at the same time, a TAB electrode is formed at the contact portion between the gate wiring at the edge of the panel and TAB to complete a TFT substrate (TFT array substrate).
  • the transparent electrode (ITO film) 5 and the drain wiring 29 are in direct contact as shown in FIG. Furthermore, the gate wiring 26 and the source / drain wiring (28, 29) are formed of a common material.
  • the alloy composition of these thin films for evaluation was examined by ICP (Inductively Coupled Plasma) emission analysis or ICP mass spectrometry, and the heat resistance was evaluated and the electrical resistivity and contact resistivity were evaluated by the following methods. Measurements were made.
  • ICP Inductively Coupled Plasma
  • the pure aluminum film and the aluminum alloy film 350 ° C or 250 ° vacuum heat treatment for 30 minutes at C (vacuum: 0. 27 X 10- 3 Pa or less) alms, after heat treatment
  • the hillock density was determined by observing the hillocks of the protruding defects on the wiring surface with an optical microscope.
  • a hillock density of 1 ⁇ 10 9 pieces Zm 2 or less was evaluated as having good heat resistance ( ⁇ ).
  • ⁇ good heat resistance
  • a hillock density of 1 ⁇ 10 8 pieces Zm 2 or less was particularly low.
  • the heat resistance was evaluated as excellent ( ⁇ ).
  • those having a hillock density exceeding 1 ⁇ 10 9 Zm 2 were evaluated as inferior in heat resistance (X).
  • Pure aluminum film and each aluminum alloy film formed on a glass substrate are lined by photolithography and wet etching. It was processed into an electrical resistance evaluation pattern with a width of 100 m and a wire length of 10 mm.
  • the vacuum heat treatment of the 3 0 min 350 ° C or 250 ° C by a vacuum heat treatment furnace (degree of vacuum: 0. 27 X 10- 3 Pa or less) and subjected, before and after the vacuum heat treatment, a direct current respective electrical resistance Measurement was performed at room temperature by the four-probe method.
  • a pure aluminum film and each aluminum alloy film formed on a glass substrate are subjected to photolithography and wet etching to kelvin. A pattern was formed.
  • a SiN film was formed using a single-plate CVD device, and a contact hole (10 m square: 1 piece) was formed in SiN by dry etching using an ICP type dry etcher.
  • an ITO film (thickness: 200 nm) was formed by RF magnetron sputtering, and the ITO film was subjected to photolithography and wet etching to form a Kelvin pattern.
  • an ITO etching solution (ITO-07N) manufactured by Kanto Steel was used as the wet etchant.
  • the contact resistivity is measured by a four-terminal method.
  • the contact resistance value of the voltage drop component force at the contact part of the A1 alloy ZITO interface was also measured, and the contact resistance value per unit area was also calculated for the known contact hole area and outer contact resistance force.
  • the contact resistivity is 1.0 ⁇ 10 "4 ⁇ 'cm 2 less than the small Ri good contact resistance thing ( ⁇ ) and evaluated, the contact resistivity is 1.0X10- 4 ⁇ ' cm 2 or more and 1.0 'evaluates of less than cm 2 and the contact resistance is small ( ⁇ ), the contact resistivity is 1 .0X10- 3 ⁇ ' X10- 3 ⁇ was evaluated things cm 2 or more and the contact resistance is large (X) .
  • an aluminum alloy film satisfying the components recommended in the present invention has a heat resistance at a high temperature that is superior to that of a pure aluminum film, and a low power It can be seen that it has both low electrical resistivity and low contact resistivity with ITO.
  • the material is optimal for both the gate wiring and the source / drain wiring.

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Abstract

　ソース・ドレイン配線を構成するアルミニウム合金膜と透明電極が直接接続され、該ソース・ドレイン配線とゲート配線の特性が共に良好なものであって、大幅に簡略化されたプロセスで製造することのできる薄膜トランジスタ基板を提供する。 　すなわち、上記薄膜トランジスタ基板は、ゲート配線とこれに直交配置されたソース配線及びドレイン配線を有する。また、上記薄膜トランジスタ基板は、上記ゲート配線を構成する単層アルミニウム合金膜の組成と、上記ソース配線及びドレイン配線を構成する単層アルミニウム合金膜の組成が、同一であることを特徴とする。 　さらに、本発明は、上記薄膜トランジスタ基板を備えた表示デバイスを提供する。

Description

明 細 書
薄膜トランジスタ基板および表示デバイス
技術分野
[0001] 本発明は、薄膜トランジスタ基板および表示デバイスに関するものであり、特に、半 導体や液晶ディスプレイの如きアクティブマトリックス型のフラットパネルディスプレイ、 反射膜、光学部品等に使用される新規な薄膜トランジスタ基板と表示デバイスに関 するものである。
背景技術
[0002] 例えばアクティブマトリックス型の液晶表示デバイスは、図 1に示す通り、薄膜トラン ジスタ (TFT) 4をスイッチング素子とし、透明電極 (画素電極） 5と、ゲート配線および ソース'ドレイン配線等の配線部 6を備えた TFT基板 (TFTアレイ基板） 1と、該 TFT 基板 1に対して所定の間隔をおいて対向配置され共通電極 7を備えた対向基板 2と、 TFT基板 1と対向基板 2との間に充填された液晶層 3からなる。
[0003] 前記透明電極 5には、例えば酸化インジウム（In O )に酸化スズ（SnO)を 10質量
2 3
%程度含有させた ITO膜や、酸化インジウム (In O )に酸ィ匕亜鉛 (ZnO)を 10質量
2 3
%程度含有させた IZO膜が用いられる。
[0004] 透明電極 5に電気的に接続される配線部 6を含む前記図 1の領域 Aを拡大したもの を図 2に例示する。この図 2におけるゲート配線 26には、 Moや Crの単層膜または A1 -Nd等のアルミニウム合金膜と、高融点金属 [モリブデン (Mo)やクロム（Cr)、チタン (Ti)、タングステン (W)等]との積層配線構造が、従来より採用されている。またソー ス配線 28やドレイン配線 29 (以下、これらを「ソース'ドレイン配線」と総称する）には、 純アルミニウム (A1)の単層膜と上記高融点金属との積層配線構造が従来より採用さ れている (例えば、特許文献 1、特許文献 2、特許文献 3等)。
[0005] 上記高融点金属を積層させる理由は次の通りである。即ち、前記透明電極 (ITO膜 ) 5と、ソース'ドレイン配線を構成する純アルミニウム膜や Al-Nd等のアルミニウム合 金膜を直接接続させると、アルミニウムが酸ィ匕して高抵抗の酸ィ匕アルミニウムが、透 明電極と上記純アルミニウム膜や Al-Nd等のアルミニウム合金膜との接触界面に形 成され、信号線と透明電極 5の間のコンタクト抵抗が上昇して画面の表示品位が低下 する。
[0006] これは、アルミニウムが非常に酸ィ匕され易い元素であり大気中でアルミニウム酸ィ匕 被膜が容易に形成され易ぐ特に、金属酸化物からなる透明電極 5の成膜に用いら れる酸素や成膜時に発生する酸素により、上記高抵抗のアルミニウム酸化被膜が容 易〖こ形成されること〖こよる。
[0007] そこで上記問題を解決すベぐバリアメタル (高融点金属）力 アルミニウム合金配 線 (合金膜)の表面の酸化を防ぎ、アルミニウム合金配線 (合金膜)と透明電極の良 好なコンタクトを可能にする効果があるとして従来より積層材料に用いられてきた。
[0008] ところが、上記ノリアメタルを介在させた構造を形成するには、バリアメタルを形成 する工程を追加する必要があり、またゲート配線やソース'ドレイン配線の成膜に用い られるスパッタ装置に、バリアメタル用の成膜チャンバを余分に装備する必要がある。 し力し量産による液晶ディスプレイ等のコストダウンが進むにつれて、上記バリアメタ ル形成に伴う製造コストの増加や生産性の悪ィ匕が問題になっており、近年では、バリ ァメタルを省略できる電極材料および製造プロセスが求められて 、る。そこで本発明 者らは、上記ノリアメタルの形成工程を簡略ィ匕して配線部に透明電極を直接接続さ せることの可能な、配線用のアルミニウム合金膜を既に提案して ヽる（特許文献 4)。
[0009] ところで、ゲート配線 26の次に形成されるゲート絶縁膜 27の成膜温度は、薄膜トラ ンジスタのアレイ形成工程中で最も高ぐ上記ゲート配線 26は高温の熱履歴を受け る。従って該ゲート配線 26には、後工程で形成されるソース'ドレイン配線（28, 29) よりも優れた耐熱性が求められる。このため、ゲート配線 26には、ソース'ドレイン配 線（28, 29)よりも耐熱性の高 、アルミニウム合金や上記高融点金属がしばしば用い られてきた (特許文献 5)。
[0010] しかし、合金成分量の多!、アルミニウム合金や上記高融点金属は、優れた耐熱性 を確保できる一方、配線材料の電気抵抗率が高 、と 、つた問題がある。
[0011] 図 3は、アルミニウム合金膜に加わる温度 (熱処理温度）と電気抵抗率の関係を示し たものである。この図 3に示す様に、電気抵抗率は温度に依存し、温度が高いほど電 気抵抗率は低下する。これは、成膜時に基板を加熱すると、アルミニウム合金膜中の 合金成分が低温で析出すると共に、アルミニウムの再結晶化が進むためである。
[0012] 高温に曝されるゲート配線 26を構成するアルミニウム合金膜として、耐熱性を高め るべく合金成分量を増加させたものを用いても、ゲート絶縁膜 27形成時の高温状態 で、上記図 3に示される様に電気抵抗率が低下する。しかしながら、高温に曝されな いソース'ドレイン配線（28, 29)に上記アルミニウム合金や上記高融点金属を採用 すると、電気抵抗を小さくすることができない。そこで、上記ソース'ドレイン配線（28, 29)の材料には、耐熱性よりも電気抵抗率に重点を置 、た材料が検討されてきた。
[0013] しかし、ゲート配線とソース'ドレイン配線のそれぞれに異なる材料を用いると、複数 の配線材料と複雑な装置を用いる必要があり、液晶ディスプレイ等のより効率的な量 産に応えられない。従って、製造プロセスのより簡略ィ匕された薄膜トランジスタ基板の 実現が望まれている。
特許文献 1：日本公開特許公報： 4-20930号
特許文献 2 :日本公開特許公報： 6-12503号
特許文献 3：日本公開特許公報： 2001-350159号
特許文献 4:日本公開特許公報： 2004-214606号
特許文献 5 :日本公開特許公報： 7-45555号
発明の開示
発明が解決しょうとする課題
[0014] 本発明はこの様な事情に鑑みてなされたものである。その目的は、ソース'ドレイン 配線を構成するアルミニウム合金膜と透明電極が直接接続され、該ソース ·ドレイン 配線とゲート配線の特性が共に良好なものであって、大幅に簡略ィ匕されたプロセスで 製造することのできる薄膜トランジスタ基板と、該薄膜トランジスタ基板を備えた表示 デバイスを提供することにある。
課題を解決するための手段
[0015] 本発明に係る薄膜トランジスタ基板とは、ゲート配線と、これに直交配置されたソー ス配線及びドレイン配線を有する薄膜トランジスタ基板である。この薄膜トランジスタ 基板は、上記ゲート配線を構成する単層アルミニウム合金膜の組成と、上記ソース配 線及びドレイン配線を構成する単層アルミニウム合金膜の組成力 同一であるところ に特徴を有する。
[0016] 上記薄膜トランジスタ基板の好ま 、形態は、前記単層アルミニウム合金膜が、合 金成分として、
X(X=Ni、 Ag、 Zn、 Cu、 Ge)よりなる群力 選択される少なくとも 1種を 0. 1〜6原 子％ (以下、 at%と記すことがある）含むと共に、
Y (Y =Nd、Y、Fe、 Co)よりなる群力も選択される 1種以上を下記式（1)の範囲 内で含み、残部がアルミニウムおよび不可避不純物のものである。
0. 1≤(CX+ 10CY )≤6
[但し、 CX:アルミニウム合金中の Xの含有量（単位： at%)
CY ：アルミニウム合金中の Yの含有量（単位： at%) ]
[0017] 上記薄膜トランジスタ基板の別の好ま 、形態は、前記単層アルミニウム合金膜が 、合金成分として、
X(X=Ni、 Ag、 Zn、 Cu、 Ge)よりなる群から選択される少なくとも 1種を 0. l〜6at %含むと共に、
Y (Y =Ti、 V、 Zr、 Nb、 Mo、 Hf、 Ta、 W)よりなる群から選択される 1種以上を下
2 2
記式（2)の範囲内で含み、残部がアルミニウムおよび不可避不純物のものである。
0. 1≤(CX+ 15CY )≤6 - -- (2)
2
[但し、 CX:アルミニウム合金中の Xの含有量（単位： at%)
CY ：アルミニウム合金中の Yの含有量（単位： at%) ]
2 2
[0018] 上記薄膜トランジスタ基板の更に別の好ましい形態は、前記単層アルミニウム合金 膜が、合金成分として、
X(X=Ni、 Ag、 Zn、 Cu、 Ge)よりなる群から選択される少なくとも 1種を 0. l〜6at %含むと共に、
Y (Y =Cr、 Mn、 Ru、 Rh、 Pd、 Ir、 Pt、 La、 Gd、 Tb、 Dy、 Sm、 Eu、 Ho、 Er、 T
3 3
m、 Yb、 Lu)よりなる群力 選択される 1種以上を下記式（3)の範囲内で含み、残部 がアルミニウムおよび不可避不純物のものである。
0. 1≤(CX+ 5CY )≤6· ·· (3)
3
[但し、 CX:アルミニウム合金中の Xの含有量（単位： at%) CY：アルミニウム合金中の Yの含有量（単位： at%) ]
3 3
[0019] 上記薄膜トランジスタ基板の更に別の好ましい形態は、前記単層アルミニウム合金 膜が、合金成分として、
X(X=Ni、 Ag、 Zn、 Cu、 Ge)よりなる群から選択される少なくとも 1種を 0. l〜6at %含むと共に、
Mgを下記式 (4)の範囲内で含み、残部がアルミニウムおよび不可避不純物のもの である。
0. l≤(CX+ 2CMg)≤6 - -- (4)
[但し、 CX:アルミニウム合金中の Xの含有量（単位： at%)
CMg：アルミニウム合金中の Mgの含有量（単位： at%) ]
[0020] 前記単層アルミニウム合金膜は、合金成分として、特に Ni又は Geを 0. lat%以上 含むものが好ましい。また本発明は、上記薄膜トランジスタ基板を備えた表示デバィ スも含むものである。
[0021] 尚、本発明でいう「単層アルミニウム合金膜」とは、 Moや Cr、 Ti、 Wを主成分とする 高融点金属からなるノリアメタル層が積層されておらず、アルミニウム合金膜のみか らなる構造をいうものとする。また、上記「同一」とは、ソース'ドレイン配線を形成する アルミニウム合金膜の組成とゲート配線を形成するアルミニウム合金膜の組成を対比 した場合に、第 2成分の含有量 (at%)、第 3成分を含む場合には更に第 3成分の含 有量 (at%)の、有効数字 1桁が合致し、有効数字 2桁目以降を許容範囲として含む ことをいう。
発明の効果
[0022] 本発明によれば、ソース ·ドレイン配線を構成するアルミニウム合金膜と透明電極の 直接接続された構造において、該ソース'ドレイン配線とゲート配線を同一組成の単 層アルミニウム合金配線とすることができる。従って、上記ゲート配線とソース'ドレイ ン配線の形成に用いる材料の共通化を図ることができ、薄膜トランジスタやこれを備 えた表示デバイスを、大幅に簡略化された工程で製造することができる。
図面の簡単な説明
[0023] [図 1]本発明に係る TFT基板が適用される液晶ディスプレイ基板と液晶表示デバイス の構成を例示する概略断面拡大説明図である。
[図 2]前記図 1における領域 Aの概略拡大図である。
[図 3]アルミニウム合金膜に加わる温度 (熱処理温度）と電気抵抗率の関係を示すグ ラフである。
[図 4]上記図 2に示した TFT基板の製造工程の一例を、順番を追って示す説明図で ある。
[図 5]上記図 2に示した TFT基板の製造工程の一例を、順番を追って示す説明図で ある。
[図 6]上記図 2に示した TFT基板の製造工程の一例を、順番を追って示す説明図で ある。
[図 7]上記図 2に示した TFT基板の製造工程の一例を、順番を追って示す説明図で ある。
[図 8]上記図 2に示した TFT基板の製造工程の一例を、順番を追って示す説明図で ある。
[図 9]上記図 2に示した TFT基板の製造工程の一例を、順番を追って示す説明図で ある。
[図 10]上記図 2に示した TFT基板の製造工程の一例を、順番を追って示す説明図 である。
[図 11]上記図 2に示した TFT基板の製造工程の一例を、順番を追って示す説明図 である。
符号の説明
1 TFT基板 (TFTアレイ基板）
la ガラス基板
2 対向基板 (対向電極）
3 液晶層
4 薄膜トランジスタ（TFT)
5 透明電極 (画素電極、 ITO膜） 8 カラーフィルタ
9 遮光膜
10 偏光板
11 配向膜
12 TABテープ
13 ドライバ回路
14 制御回路
15 スぺーサー
16 シール材
17 保護膜
18 拡散板
19 プリズムシート
20 導光板
21 反射板
22 ノ ックライ卜
23 保持フレーム
24 プリント基板
25 走査線
26 ゲート配線
27 ゲート絶縁膜
28 ソース配線
29 ドレイン配線
30 保護膜 (窒化シリコン膜)
31 フォトレジスト
32 コンタクトホール
発明を実施するための最良の形態
本発明者らは、ソース'ドレイン配線を構成する単層アルミニウム合金膜と透明電極 を直接コンタクトさせた構造の薄膜トランジスタ (以下「TFT」 ヽぅことがある）基板や これを備えた表示デバイスを、例えば液晶ディスプレイ等の高表示品位と!/、つた特性 を維持しつつ、より簡略化された工程で製造すべく鋭意研究を行った。
[0026] まず本発明者らは、薄膜トランジスタ製造工程における現状の製造条件と、上記ゲ ート配線やソース ·ドレイン配線を構成する単層アルミニウム合金膜の要求特性につ いて改めて検討を行った。上記製造工程では、ゲート配線の上層に形成するゲート 絶縁膜の形成工程で、薄膜トランジスタの動作特性を満足する膜質のものを得るべく 成膜温度を 300〜350°Cとすることが必要である。このことからゲート配線を構成する 単層アルミニウム合金膜には、 350°Cでの耐熱性と共に、 350°Cで電気抵抗率が十 分低下することが特性として必要となる。
[0027] 一方、上記ソース'ドレイン配線の場合、該ソース'ドレイン配線を形成後、その上層 に形成する保護膜の成膜温度は、成膜技術の改良により低温ィ匕する方向にある。例 えば保護膜として一般的な SiN膜は、 250°Cの成膜温度で形成しても十分に良質の ものを得ることができる。従って、ソース'ドレイン配線を構成する単層アルミニウム合 金膜は、耐熱性として 250°Cでの耐熱性が確保されていれば問題ないが、代わりに 2 50°Cの加熱で電気抵抗率が十分低下することが重要な特性として要求される。
[0028] そこで本発明者らは、ゲート配線とソース'ドレイン配線を構成する単層アルミニウム 合金膜に、薄膜トランジスタの製造工程における高温プロセスに耐え得るだけの耐熱 性と低電気抵抗率を併せ持つアルミニウム合金を採用した。そして、このことにより、 ゲート配線とソース ·ドレイン配線を構成する単層アルミニウム合金膜の材料の共通 化が可能となり、液晶ディスプレイ等の高表示品位を維持しつつ、 TFT基板の製造 工程を大幅に簡略ィ匕できることを見出した。
[0029] 本発明の薄膜トランジスタ基板は、上記ゲート配線を構成する単層アルミニウム合 金膜と、上記ソース'ドレイン配線を構成する単層アルミニウム合金膜に、同一組成の ものを用いればよぐ該単層アルミニウム合金膜の組成まで厳密に規定するものでは ない。しかし、ゲート配線とソース'ドレイン配線の両配線に適用できる上記耐熱性と 低電気抵抗率を示す単層アルミニウム合金膜を容易に得るには、下記に示す組成 のちのとすることが推奨される。 [0030] 即ち、前記単層アルミニウム合金膜は、合金成分として、まず、 X(X=Ni、 Ag、 Zn 、 Cu、 Ge)よりなる群力も選択される少なくとも 1種 (以下「元素 X」または単に「X」とい うことがある）を 0. l〜6at%含むものがよい。
[0031] 上記元素 Xは、透明電極と直接接触させたときのコンタクト抵抗を低減するのに有 効な成分だ力 である。例えば液晶ディスプレイの表示品位をより高めるベぐ低コン タクト抵抗（10 m角のコンタクトホールにてコンタクト抵抗が 200 Ω以下）を実現させ るには、上記元素 Xを 0. lat%以上含むものがよい。一方、 250°Cで 30分間の熱処 理を施した場合に、アルミニウム合金膜の電気抵抗率が 7 Ω 'cm以下を示す様に するには、上記元素 Xの含有量を 6at%以下とするのがよい。特に、上記元素 Xとし て Ni又は Geを 0. lat%以上含むものが、低コンタクト抵抗性を示すことから好ましく 、特に Niを含むものは更に優れた耐熱性を示すので好ま U、。
[0032] 上記元素 Xを規定量含み、更に第 3元素として下記の元素を含み、残部アルミ-ゥ ムおよび不可避不純物であるもの力 耐熱性と低電気抵抗率、および低コンタクト抵 抗性を容易に実現できるのでより好ましい。上記不可避不純物としては、酸素、窒素 、炭素、アルゴン等が挙げられ、これらは合計で 0. 1&％以下である。
[0033] 上記第 3元素としては、 Y (Y =Nd、 Y、 Fe、 Co)よりなる群力も選択される 1種以 上（以下「元素 Y」または単に「Y」ということがある）を、下記式（1)の範囲内で含む ものがよい。
0. 1≤(CX+ 10CY )≤6 - - (1)
[但し、 CX:アルミニウム合金中の Xの含有量（単位： at%)
CY ：アルミニウム合金中の Yの含有量（単位： at%) ]
[0034] ゲート配線に必要な耐熱性を得るには、アルミニウム合金中の Xの含有量 (単位: at %)を CX、アルミニウム合金中の Yの含有量（単位： at%)を CYとした場合に「CX + 10CY」が 0. lat%以上となるように、上記元素 Yを含むことが好ましい。
[0035] 一方、上記元素 Y1の含有量が過剰になると、 250°C (ソース'ドレイン配線の熱処 理温度)では電気抵抗率が十分に低下しな 、。アルミニウム合金膜に 250°Cで 30分 間の真空熱処理を施した場合に、該アルミニウム合金膜の電気抵抗率が 7 Ω -cm 以下を示す様にするには、上記「CX+ 10CY」が 6at%以下となるよう上記元素 Y を含有させるのがよい。
[0036] また別の第 3元素として、 Y (Y =Ti、 V、 Zr、 Nb、 Mo、 Hf、 Ta、 W)よりなる群か
2 2
ら選択される 1種以上（以下「元素 Y」または単に「Υ」ということがある）を、下記式（2
2 2
)の範囲内で含むものが挙げられる。
0. 1≤(CX+ 15CY )≤6 - -- (2)
2
[但し、 CX:アルミニウム合金中の Xの含有量（単位： at%)
CY：アルミニウム合金中の Yの含有量（単位： at%) ]
2 2
[0037] ゲート配線に必要な耐熱性を得るには、アルミニウム合金中の Xの含有量 (単位: at %)を CX、アルミニウム合金中の Yの含有量（単位： at%)を CYとした場合に「CX
2 2
+ 15CY」が 0. lat%以上となるように、上記元素 Yを含むことが好ましい。
2 2
[0038] 一方、上記元素 Yの含有量が過剰になると、 250。C (ソース ·ドレイン配線の熱処理
2
温度)では電気抵抗率が十分に低下しな 、。アルミニウム合金膜に 250°Cで 30分間 の真空熱処理を施した場合に、該アルミニウム合金膜の電気抵抗率が 7 Ω 'cm以 下を示す様にするには、上記「CX+ 15CY」が 6at%以下となるよう上記元素 Yを
2 2 含有させるのがよい。
[0039] 更に別の第 3元素として、 Y (Y =Cr、 Mn、 Ru、 Rh、 Pd、 Ir、 Pt、 La、 Gd、 Tb、 D
3 3
y、 Sm、 Eu、 Ho、 Er、 Tm、 Yb、 Lu)よりなる群力 選択される 1種以上（以下「元素 Y」または単に「Y」ということがある）を、下記式（3)の範囲内で含むものが挙げられ
3 3
る。
0. 1≤(CX+ 5CY )≤6 - -- (3)
3
[但し、 CX:アルミニウム合金中の Xの含有量（単位： at%)
CY：アルミニウム合金中の Yの含有量（単位： at%) ]
3 3
[0040] ゲート配線に必要な耐熱性を得るには、アルミニウム合金中の Xの含有量 (単位: at %)を CX、アルミニウム合金中の Yの含有量（単位： at%)を CYとした場合に「CX
3 3
+ 5CY」が 0. lat%以上となるように、上記元素 Yを含むことが好ましい。
3 3
[0041] 一方、上記元素 Yの含有量が過剰になると、 250。C (ソース ·ドレイン配線の熱処理
3
温度)では電気抵抗率が十分に低下しな 、。アルミニウム合金膜に 250°Cで 30分間 の真空熱処理を施した場合に、該アルミニウム合金膜の電気抵抗率が 7 Ω 'cm以 下を示す様にするには、上記「CX+ 5CY」が 6at%以下となる範囲で上記元素 Y
3 3 を含有させるのがよい。
[0042] また更に別の第 3元素として、 Mgを下記式 (4)の範囲内で含むものが挙げられる。
0. l≤ (CX+ 2CMg)≤6 - - - (4)
[但し、 CX:アルミニウム合金中の Xの含有量（単位： at%)
CMg：アルミニウム合金中の Mgの含有量（単位： at%) ]
[0043] ゲート配線に必要な耐熱性を得るには、アルミニウム合金中の Xの含有量 (単位: at %)を CX、アルミニウム合金中の Mgの含有量（単位： at%)を CMgとした場合に「C X+ 2CMg」が 0. lat%以上となるように、上記 Mgを含むことが好ましい。
[0044] 一方、上記 Mgの含有量が過剰になると、 250°C (ソース'ドレイン配線の熱処理温 度)では電気抵抗率が十分に低下しな 、。アルミニウム合金膜に 250°Cで 30分間の 真空熱処理を施した場合に、該アルミニウム合金膜の電気抵抗率が 7 Ω ' cm以下 を示す様にするには、上記「CX+ 2CMg」が 6at%以下となる範囲で上記 Mgを含有 させるのがよい。
[0045] 3成分系のアルミニウム合金膜としては、特に、元素 Xとして Niを 0. 1原子％以上含 むと共に、上記第 3元素 (Y、 Y、 Yまたは Mg)を含むものが、耐熱性、低電気抵抗
1 2 3
率および低コンタクト抵抗等の特性により優れて 、るので好まし 、。
[0046] 上記 3成分系のアルミニウム合金膜として具体的には、例えば A1- M-Ndや A1- Ni -Laからなるものが挙げられる。例えば A1- 2at%Nト 0. 2at%Ndや Al- 2at%Nト 0 . 35at%Laの単層アルミニウム合金膜は、 350°Cで 30分間の真空熱処理を施した 後でも、ヒロックゃボイドの発生密度がスペックとして設けられた 1 X 109個 Zm2以下 に抑えられる。
[0047] また、上記単層アルミニウム合金膜を 350°Cで熱処理後に測定した電気抵抗率 (測 定方法は後述する実施例の通りである）は、以下の通りである。
Al-2at%Ni-0. 2at%Nd- - - 3. 8 ^ Ω - cm,
Al-2at%Ni-0. 35at%La- - -4. Ο μ Ω - cm
これらは、 Al- 2at%Nd (4. 2 μ Ω - cm)に比較して小さめである。
[0048] 一方、 250°Cで 30分間の真空熱処理を施した後は、当然ながらヒロックゃボイドの 発生密度はほぼ皆無である。また上記熱処理後に測定した電気抵抗率は、以下の 通りである。
Al-2at%Ni-0. 2at%Nd- - - 5. 7 μ Ω - cm,
Al-2at%Ni-0. 35at%La- - -4. 9 μ Ω - cm
これらは、 Al-2at%Nd ( l l . 5 μ Ω - cm)に比較して十分に小さい。このことから、 上記例示のアルミニウム合金膜は、ゲート配線とソース ·ドレイン配線を構成する材料 の共通化に適して 、ることがわ力る。
[0049] 次に、本発明の TFT基板 (TFTアレイ基板)の製造工程の一例を概略的に示した 図 4〜 1 1に基づいて説明する。し力しながら本発明は、上記ゲート配線とソース'ドレ イン配線を有する TFT基板の製造方法まで限定するものでない。尚、下記説明では 、スイッチング素子として形成される薄膜トランジスタとして、水素化アモルファスシリコ ンを半導体層として用いたアモルファスシリコン TFTを例として挙げる。また、ゲート 配線およびソース ·ドレイン配線を構成する単層アルミニウム合金膜として、 A1- Ni- L a合金膜を形成する場合にっ 、て例示して 、るが、これに限定されるわけではな!/、。
[0050] まず、ガラス基板 laに、スパッタリングにより膜厚 200nmの A1- Ni- La合金膜を成 膜し、次に、該 Al-M-La合金膜をパターユングして図 4に示す通りゲート配線 26を 形成する。このとき、ゲート絶縁膜のカバレッジが良くなるように、上記 Al-Ni-La合金 膜は約 30° 〜70° のテーパ状にエッチングする。
[0051] 次に、図 5に示す様に、プラズマ CVD法により、ゲート絶縁膜 27として膜厚 300nm の窒化シリコン膜 (SiNX)を成膜温度 350°Cで形成する。そして膜厚 50nmの水素 化アモルファスシリコン膜（a- Si： H)と膜厚 300nmの窒化シリコン膜（SiNX)を 320 °Cで成膜する。
[0052] 続いて図 6に示す様に、上記窒化シリコン膜を、ゲート配線をマスクとした裏面露光 によりパターニングし、チャネル保護膜を形成する。更に図 7に示す様に、リンをドー ビングした膜厚 50nmの n+型水素化アモルファスシリコン膜 (n+a- Si： H)を 320°Cで 成膜し、水素化アモルファスシリコン膜と n+型水素化アモルファスシリコン膜をパター ユングする。
[0053] そして図 8に示す様に、膜厚 300nmの Al-Ni-La合金膜を成膜し、パターニングす ることによってソース'ドレイン配線（28、 29)を形成する。更に、ソース'ドレイン配線（ 28、 29)をマスクとしてチャネル保護膜上の n+型水素化アモルファスシリコン膜を除 去する。
[0054] 次に図 9に示す様に、プラズマ CVD装置で窒化シリコン膜を膜厚 300nm成膜し、 保護膜 30を形成する。この時の成膜温度は 250°Cで行う。そしてこの保護膜 30をパ ターニングし、ドライエッチングにより保護膜 30にコンタクトホール 32を形成する。こ の時、保護膜 30のエッチング完了後も連続してエッチングを行い、時間換算で 50% のオーバーエッチングを行う。
[0055] 更に図 10に示す様に、酸素プラズマによるアツシングを行う。この後にフォトレジスト 31を剥離液で剥離し、膜厚 40nmの ITO膜を成膜する。その後、パターユングにより 、図 11に示す様に透明電極 5を形成すると同時に、パネル端部のゲート配線と TAB との接触部分に TAB電極を形成し、 TFT基板 (TFTアレイ基板)を完成する。
[0056] この製造工程に従って形成された TFTアレイ基板は、前記図 11に示す通り透明電 極 (ITO膜) 5とドレイン配線 29が直接コンタクトされている。更にゲート配線 26とソー ス 'ドレイン配線（28, 29)が共通の材料で形成されている。
[0057] 以下、実施例を挙げて本発明をより具体的に説明するが、本発明はもとより下記実 施例によって制限を受けるものではな 、。前 ·後記の趣旨に適合し得る範囲で適当 に変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲 に含まれる。
実施例
[0058] 純 A1スパッタリングターゲット（サイズ：直径 101. 6mm X厚さ 5mm)に、下記表 1に 示す各合金元素のチップ（サイズ： 5mm X 5mm X厚さ 1mm)を配置した複合スパッ タリングターゲットと、スパッタリング装置（島津製作所製「HSM- 552」）を使用し、 D Cマグネトロンスパッタリング法（背圧： 0. 27 X 10— 3Pa以下、 Arガス圧： 0. 27Pa、 Ar ガス流量： 30sccm、スパッタパワー： DC200W、極間距離： 50. 4mm、基板温度： 室温）によって、ガラス基板 (コ一-ング社製の # 1737、サイズは、電気抵抗率と耐 熱性の評価用が直径 50. 8mm X厚さ 0. 7mm、コンタクト抵抗率評価用が直径 101 . 6mm X厚さ 0. 7mm)上に、下記表 1〜4に示す純アルミニウムまたはアルミニウム 合金の薄膜 (膜厚 300nm)を形成した。
[0059] そして、これら評価用薄膜の合金組成を ICP (Inductively Coupled Plasma)発光分 析法または ICP質量分析法によって調べると共に、下記の方法で耐熱性の評価と、 電気抵抗率およびコンタクト抵抗率の測定を行った。
[0060] [耐熱性]
フォトレジストとして東京応化製の「TSMR8900」、フォトレジスト現像液として同社 製の「NMD- W」を用いたフォトリソグラフィー（工程：フォトレジスト塗布→プリべーキ ング→露光→PEB→フォトレジスト現像→水洗→乾燥→ポストベータ）と、リン酸:硝 酸：水 = 75： 5： 20 (体積比）の混酸からなるウエットエツチャントを用いたウエットエツ チング（工程：ウエットエッチング→水洗→乾燥→フオトレジスト剥離→乾燥)を行って 、評価用の純アルミニウム膜と各アルミニウム合金膜に、線幅 Z線間隔 = 10 μ m/1 0 μ mのストライプパターンを形成した。
[0061] その後、純アルミニウム膜と各アルミニウム合金膜に対して、 350°Cまたは 250°Cで 30分間の真空熱処理 (真空度: 0. 27 X 10—3Pa以下）を施し、熱処理後の配線表面 に発生する突起状欠陥のヒロックを光学顕微鏡で観察してヒロック密度を求めた。そ して、ヒロック密度が 1 X 109個 Zm2以下のものを耐熱性が良好である（〇）と評価し、 その中でも特にヒロック密度が 1 X 108個 Zm2以下と小さいものを、耐熱性により優れ ている（◎)と評価した。一方、ヒロック密度が 1 X 109個 Zm2を超えるものを耐熱性に 劣る（X )と評価した。
[0062] [電気抵抗率]
ガラス基板（コ一-ング社製の # 1737、サイズは直径 50. 8mm X厚さ 0. 7mm) 上に形成された純アルミニウム膜と各アルミニウム合金膜を、フォトリソグラフィ一とゥ エツトエッチングにより線幅 100 m、線長 10mmの電気抵抗評価用パターンに加工 した。この際、ゥヱットエツチャントとしては、リン酸:硝酸:水 = 75 : 5 : 20 (体積比）の 混酸力もなる混合液を用いた。そして、真空熱処理炉により 350°Cまたは 250°Cで 3 0分間の真空熱処理 (真空度 : 0. 27 X 10— 3Pa以下）を施し、この真空熱処理の前後 で、それぞれの電気抵抗を直流四探針法により室温で測定した。
[0063] そして、上記電気抵抗率が 5. Ο μ Ω ' cm以下のものを電気抵抗がより小さい（◎) と評価し、上記電気抵抗率が 5. Ομ Ω 'cmを超え 7. Ομ Ω 'cm以下であるものを電 気抵抗が小さい（〇）と評価し、上記電気抵抗率が 7. Ομ Ω 'cmを超えるものを電気 抵抗が大きい（X)と評価した。
[0064] [コンタクト抵抗率]
ガラス基板（コ一-ング社製の #1737、サイズは直径 100mm X厚さ 0. 7mm)上 に形成された純アルミニウム膜と各アルミニウム合金膜に、フォトリソグラフィ一とゥエツ トエッチングを施してケルビンパターンを形成した。その際、ウエットエツチャントとして は、リン酸:硝酸:水 = 75:5: 20(体積比）の混酸力もなる混合液を用いた。そして、 枚様式 CVD装置により SiNを成膜し、 ICP型ドライエッチヤーを用いてドライエツチン グにより SiNにコンタクトホール（10 m角： 1個）を形成した。その後、 RFマグネトロ ンスパッタリング法により ITO膜 (膜厚 200nm)を成膜し、該 ITO膜にフォトリソグラフ ィ一とウエットエッチングを施してケルビンパターンを形成した。この時、ウエットエッチ ヤントとしては、関東ィ匕学製の ITOエッチング液 (ITO-07N)を使用した。
[0065] コンタクト抵抗率の測定は、四端子法によって行う。 A1合金 ZITO界面のコンタクト 部分での電圧降下分力もコンタクト抵抗値を測定し、既知のコンタクトホール面積とコ ンタ外抵抗値力も単位面積当たりのコンタ外抵抗率を算出した。
[0066] そして、上記コンタクト抵抗率が 1.0Χ10"4Ω 'cm2未満のものをコンタクト抵抗がよ り小さい（◎)と評価し、上記コンタクト抵抗率が 1.0X10— 4 Ω 'cm2以上 1.0X10— 3 Ω 'cm2未満のものをコンタクト抵抗が小さい（〇）と評価し、上記コンタクト抵抗率が 1 .0X10— 3 Ω 'cm2以上のものをコンタクト抵抗が大きい（X)と評価した。
[0067] これらの結果を表 1〜4に示す。
[0068] [表 1] ^
Figure imgf000018_0001
s S0073
Figure imgf000019_0001
0071
Figure imgf000020_0001
Figure imgf000021_0002
Figure imgf000021_0001
表 1〜4から次のように考察することができる。即ち、本発明で推奨される成分を満 足するアルミニウム合金膜は、純アルミニウム膜よりも優れた高温での耐熱性と、低電 気抵抗率、更には ITOとの低コンタクト抵抗率を兼備できて ヽることがわかる。
特に、アルミニウムをベースに第 2元素として X(X=Ni、 Ag、 Zn、 Cu、 Ge)よりなる 群力も選択される少なくとも 1種を添加すると共に、 Nd、 La等の第 3元素を推奨され る範囲内で添加して 3成分系としたものは、熱処理温度 350°Cと高温の場合の優れ た耐熱性、熱処理温度が 250°Cの場合の低電気抵抗率、および ITOとの低コンタク ト抵抗率が容易に達成されている。したがって、ゲート配線とソース'ドレイン配線の 両配線の材料に最適であることがわかる。

Claims

請求の範囲
[1] ゲート配線とこれに直交配置されたソース配線及びドレイン配線を有する薄膜トラン ジスタ基板であって、上記ゲート配線を構成する単層アルミニウム合金膜の組成と、 上記ソース配線及びドレイン配線を構成する単層アルミニウム合金膜の組成が、同 一であることを特徴とする薄膜トランジスタ基板。
[2] 前記単層アルミニウム合金膜は、合金成分として、
X(X=Ni、 Ag、 Zn、 Cu、 Ge)よりなる群力 選択される少なくとも 1種を 0. 1〜6原 子％含むと共に、
Y (Y =Nd、Y、Fe、 Co)よりなる群力も選択される 1種以上を下記式（1)の範囲 内で含み、
残部がアルミニウムおよび不可避不純物である請求項 1に記載の薄膜トランジスタ 基板。
0. 1≤(CX+ 10CY )≤6
[但し、 CX:アルミニウム合金中の Xの含有量（単位:原子0 /0)
CY：アルミニウム合金中の Yの含有量（単位:原子0 /0) ]
[3] 前記単層アルミニウム合金膜は、合金成分として、
X(X=Ni、 Ag、 Zn、 Cu、 Ge)よりなる群力 選択される少なくとも 1種を 0. 1〜6原 子％含むと共に、
Y (Y =Ti、 V、 Zr、 Nb、 Mo、 Hf、 Ta、 W)よりなる群から選択される 1種以上を下
2 2
記式（2)の範囲内で含み、
残部がアルミニウムおよび不可避不純物である請求項 1に記載の薄膜トランジスタ 基板。
0. 1≤(CX+ 15CY )≤6 - -- (2)
2
[但し、 CX:アルミニウム合金中の Xの含有量（単位:原子0 /0)
CY：アルミニウム合金中の Yの含有量（単位:原子0 /0) ]
2 2
[4] 前記単層アルミニウム合金膜は、合金成分として、
X(X=Ni、 Ag、 Zn、 Cu、 Ge)よりなる群力 選択される少なくとも 1種を 0. 1〜6原 子％含むと共に、 Y (Y =Cr、 Μη、 Ru、 Rh、 Pd、 Ir、 Pt、 La、 Gd、 Tb、 Dy、 Sm、 Eu、 Ho、 Er、 T
3 3
m、 Yb、 Lu)よりなる群力 選択される 1種以上を下記式（3)の範囲内で含み、 残部がアルミニウムおよび不可避不純物である請求項 1に記載の薄膜トランジスタ 基板。
0. 1≤(CX+ 5CY )≤6 - -- (3)
3
[但し、 CX:アルミニウム合金中の Xの含有量（単位:原子0 /0)
CY：アルミニウム合金中の Yの含有量（単位:原子0 /0) ]
3 3
[5] 前記単層アルミニウム合金膜は、合金成分として、
X(X=Ni、 Ag、 Zn、 Cu、 Ge)よりなる群力 選択される少なくとも 1種を 0. 1〜6原 子％含むと共に、
Mgを下記式 (4)の範囲内で含み、
残部がアルミニウムおよび不可避不純物である請求項 1に記載の薄膜トランジスタ 基板。
0. l≤(CX+ 2CMg)≤6 - -- (4)
[但し、 CX:アルミニウム合金中の Xの含有量（単位:原子0 /0)
CMg：アルミニウム合金中の Mgの含有量（単位：原子0 /0) ]
[6] 前記単層アルミニウム合金膜は、合金成分として、 Niを 0. 1原子％以上含むもので ある請求項 2〜5のいずれかに記載の薄膜トランジスタ基板。
[7] 前記請求項 1〜6のいずれかに記載の薄膜トランジスタ基板を備えた表示デバイス
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