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WO2007086368A1 - 薄膜トランジスタおよびそれを備えたアクティブマトリクス基板ならびに表示装置 - Google Patents

薄膜トランジスタおよびそれを備えたアクティブマトリクス基板ならびに表示装置 Download PDF

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WO2007086368A1
WO2007086368A1 PCT/JP2007/050973 JP2007050973W WO2007086368A1 WO 2007086368 A1 WO2007086368 A1 WO 2007086368A1 JP 2007050973 W JP2007050973 W JP 2007050973W WO 2007086368 A1 WO2007086368 A1 WO 2007086368A1
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WO
WIPO (PCT)
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insulating layer
region
thin film
insulating
film transistor
Prior art date
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Ceased
Application number
PCT/JP2007/050973
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English (en)
French (fr)
Inventor
Yoshihiro Okada
Wataru Nakamura
Atsushi Ban
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
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Priority to US12/162,629 priority patent/US20080315204A1/en
Priority to JP2007555939A priority patent/JPWO2007086368A1/ja
Priority to CN2007800037907A priority patent/CN101375406B/zh
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Ceased legal-status Critical Current

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Definitions

  • the present invention relates to a thin film transistor.
  • the present invention also relates to an active matrix substrate including a thin film transistor and a display device.
  • Liquid crystal display devices are characterized by being thin and have low power consumption, and are widely used in various fields.
  • an active matrix liquid crystal display device including a thin film transistor (referred to as “TFT”) for each pixel has a high contrast ratio, excellent response characteristics, and high performance.
  • TFT thin film transistor
  • a thin film transistor for driving the pixel is provided in the vicinity of the intersection between the signal line and the signal line.
  • Methods for improving the current drive capability of the thin film transistor include, for example, increasing the size of the thin film transistor and improving the film quality of the amorphous silicon semiconductor film constituting the semiconductor structure.
  • the increase in the size of the thin film transistor is accompanied by an increase in the channel width, which may be caused by a leakage failure between the source electrode and the drain electrode or a leakage failure between the source electrode 'drain electrode and the gate electrode.
  • the yield was lowered.
  • the light utilization efficiency was reduced.
  • the improvement in film quality of amorphous silicon semiconductor films has already reached its limit at the production level, and no significant improvement can be expected. [0007] Therefore, it is conceivable to improve the current driving capability by thinning the gate insulating film.
  • the capacitance called “parasitic capacitance”
  • the gate insulating film has a two-layer structure in which two insulating layers are stacked, and a portion of the gate insulating film located under the amorphous silicon semiconductor film has a single-layer structure.
  • a thin film transistor is disclosed.
  • Patent Document 1 is not intended to improve the current drive capability of a thin film transistor, but by adopting such a configuration, the gate insulating film can be thinned without increasing parasitic capacitance. Therefore, it is considered that the current driving capability can be improved.
  • Patent Document 1 Japanese Patent No. 2956380
  • the present invention has been made in view of the above problems, and its purpose is accompanied by a decrease in yield due to a leak failure between the source electrode and the drain electrode and the gate electrode and a decrease in off-characteristics. It is to improve the current drive capability of the thin film transistor.
  • a thin film transistor includes a gate electrode, an insulating film covering the gate electrode, a semiconductor layer provided on the insulating film, and a source electrode provided on the insulating film and the semiconductor layer. And a drain electrode, wherein the insulating film is a multi-layer insulating film including a first insulating layer and a second insulating layer located above the first insulating layer, the multi-layer insulating film
  • the insulating film includes a low lamination region where the first insulating layer is not formed and The first insulating layer and the second insulating layer are stacked, and the first insulating layer is formed so as to cover at least an edge of the gate electrode.
  • the layer is formed over both the low stacked region and the high stacked region of the multilayer insulating film, and the semiconductor layer and the low stacked region are formed between the source electrode and the drain electrode.
  • the path of the current flowing therethrough is arranged so as to always pass through the portion of the semiconductor layer located on the low stack region, thereby achieving the above object.
  • the path of the current is at least 0.5 / zm from the high stacked region in a region passing through a portion of the semiconductor layer located on the low stacked region. It ’s far away.
  • the semiconductor layer has a cutout portion cut out along a channel width direction.
  • the width of the low stacked region along the channel width direction is wider than the width of the semiconductor layer along the channel width direction.
  • the low stacked region has a protruding portion protruding along the channel width direction.
  • a thin film transistor according to the present invention includes a gate electrode, an insulating film covering the gate electrode, a semiconductor layer provided on the insulating film, and a source provided on the insulating film and the semiconductor layer.
  • the multilayer insulating film has a low-layer region where the first insulating layer is not formed, and a high-stack region where the first insulating layer and the second insulating layer are stacked.
  • the layer is formed so as to cover at least the edge of the gate electrode, and the semiconductor layer is formed over both the low stacked region and the high stacked region of the multilayer insulating film, and Along the channel width direction Narrower than a width of the low stacking area, a region, Ru.
  • the semiconductor layer overlaps a portion of the source electrode and the drain electrode that overlaps the low stacked region.
  • the area of the portion of the source electrode that overlaps the low stacked region is smaller than the area of the portion of the drain electrode that overlaps the low stacked region.
  • the first insulating layer is formed of an insulating material containing an organic component
  • the second insulating layer is formed of an inorganic insulating material
  • the first insulating layer is thicker than the second insulating layer and has a relative dielectric constant lower than that of the second insulating layer.
  • the thickness of the first insulating layer is not less than 1.0 m and not more than 4.0 m.
  • the first insulating layer is formed of a spin-on glass (SOG) material having a relative dielectric constant of 4.0 or less.
  • SOG spin-on glass
  • An active matrix substrate includes a substrate, a plurality of thin film transistors having the above-described structure provided on the substrate, and a plurality of scanning wirings electrically connected to the gate electrodes of the plurality of thin film transistors. And a plurality of signal lines electrically connected to the source electrodes of the plurality of thin film transistors.
  • a display device includes an active matrix substrate having the above configuration.
  • FIG. 1 is a top view schematically showing a liquid crystal display device 100 in an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view schematically showing a liquid crystal display device 100, and is a view showing a cross section taken along 2A-2A ′ in FIG.
  • FIG. 3 (a) to (c) are cross-sectional views schematically showing the TFT substrate 100a of the liquid crystal display device 100, respectively, 3A-3A 'line, 3B-3B' line, 3C in FIG. — A diagram showing a cross section taken along line 3C '.
  • FIG. 4 is a plan view schematically showing a thin film transistor 14 in an embodiment of the present invention.
  • FIG. 5 is a plan view schematically showing a thin film transistor 14 ′ of a comparative example.
  • FIG. 6 is a graph showing the relationship between the gate voltage Vgs (V) and the drain current Ids (A) for the TFT 14 shown in FIG. 4 and the TFT 14 ′ shown in FIG.
  • FIG. 7 A plan view schematically showing another thin film transistor 14 in an embodiment of the present invention.
  • FIG. 10 (a) to (f) are process cross-sectional views schematically showing a manufacturing process of the TFT substrate 100a.
  • 11 A top view schematically showing a liquid crystal display device 100 in an embodiment of the present invention.
  • FIG. 12 is a cross-sectional view schematically showing the vicinity of the shield electrode 23 of the liquid crystal display device 100, and is a cross-sectional view taken along the line 12A-12A in FIG.
  • FIG. 13 A plan view schematically showing another thin film transistor 14 in an embodiment of the present invention.
  • FIG. 14 is a plan view schematically showing another thin film transistor 14 in an embodiment of the present invention.
  • FIG. 15 is a plan view schematically showing another thin film transistor 14 in an embodiment of the present invention.
  • FIG. 16 is a plan view schematically showing another thin film transistor 14 in an embodiment of the present invention.
  • TFT Thin film transistor
  • TFT substrate 100a Active matrix substrate (TFT substrate)
  • FIG. 1 and 2 show a liquid crystal display device 100 according to this embodiment.
  • FIG. 1 is a top view schematically showing one pixel region of the liquid crystal display device 100
  • FIG. 2 shows 2A— in FIG.
  • FIG. 2 is a cross-sectional view taken along line 2A ′.
  • the liquid crystal display device 100 is an active matrix substrate (hereinafter referred to as “TFT substrate”).
  • TFT substrate 100a also called “color filter substrate”
  • the TFT substrate 100a includes a transparent insulating substrate (for example, a glass substrate) 10, a plurality of scanning wirings 11 formed on the substrate 10, an insulating film 12 covering these scanning wirings 11, and an insulating film 12 A plurality of signal wirings 13 intersecting with the scanning wirings 11 are provided.
  • the TFT substrate 100a includes a thin film transistor (TFT) 14 that operates in response to a signal applied to the corresponding scanning wiring 11 for each pixel region, and a TFT as a switching element.
  • TFT thin film transistor
  • the pixel electrode 15 which can be electrically connected to the corresponding signal wiring 13 via 14 is provided.
  • the counter substrate 100b includes a transparent insulating substrate (for example, a glass substrate) 50 and a counter electrode 51 that is formed on the substrate 50 and faces the pixel electrode 15.
  • the counter substrate 100b further includes a color filter.
  • the liquid crystal layer 60 changes its orientation state according to the voltage applied between the pixel electrode 15 and the counter electrode 51, and thereby displays light by modulating the light passing through the liquid crystal layer 60. Done.
  • liquid crystal layers for various display modes can be widely used.
  • a TN (Twisted Nematic) mode liquid crystal layer using optical rotation or an ECB (Electrically Controlled Birefringence) mode liquid crystal layer using birefringence can be used.
  • ECB modes the VA (Vertically Aligned) mode can achieve a high contrast ratio.
  • the VA mode liquid crystal layer is typically obtained by providing vertical alignment layers on both sides of a liquid crystal layer containing a liquid crystal material having negative dielectric anisotropy.
  • FIG. 1 (a), (b) and (c) are cross-sectional views taken along lines 3A-3A, 3B-3B, 3C-3C 'in FIG. 1, respectively.
  • the TFT 14 of the TFT substrate 100a includes a gate electrode 14G electrically connected to the scanning wiring 11, a source electrode 14S electrically connected to the signal wiring 13, and A drain electrode 14D electrically connected to the pixel electrode 15;
  • the TFT 14 has a stacked structure in which a gate electrode 14G, a gate insulating film 16, an intrinsic semiconductor layer (hereinafter also simply referred to as "semiconductor layer") 17, and an impurity-added semiconductor layer 18 are stacked in this order from the bottom layer.
  • the source region 17a and the drain region 17b of the semiconductor layer 17 are electrically connected to the source electrode 14S and the drain electrode 14D through the impurity-doped semiconductor layer 18 that functions as a contact layer.
  • the region between the source region 17a and the drain region 17b functions as the channel region 17c, and the impurity-added semiconductor layer 18 exists on the upper surface of the channel region 17c.
  • the TFT substrate 100a is opposed to the plurality of auxiliary capacitance lines 20 formed on the substrate 10 and the plurality of auxiliary capacitance lines 20 with the insulating film 12 interposed therebetween. And a plurality of auxiliary capacitance electrodes 21.
  • the auxiliary capacitance line 20 is formed by patterning the same conductive film as the scanning line 11 and the gate electrode 14G.
  • the auxiliary capacitance electrode 21 is formed by patterning the same conductive film as the signal wiring 13, the source electrode 14S, and the drain electrode 14D, and as shown in FIG. 1, the conductive member extended from the drain electrode 14D. It is electrically connected to the drain electrode 14D of the TFT 14 through 22.
  • An interlayer insulating film 19 is formed so as to cover the TFT 14 and the signal wiring 13 described above, and the pixel electrode 15 is formed on the interlayer insulating film 19. As shown in FIG. 3B, the pixel electrode 15 is connected to the auxiliary capacitance electrode 21 in the contact hole 19 ′ formed in the interlayer insulating film 19, and the drain electrode 14D of the TFT 14 is connected via the auxiliary capacitance electrode 21. Is electrically connected.
  • the insulating film 12 covering the scanning wiring 11 is located on the first insulating layer 12a and the first insulating layer 12a.
  • the first insulating layer 12a is formed from an insulating material containing an organic component.
  • the second insulating layer 12b is formed of an inorganic insulating material such as SiN or SiO.
  • the first insulating layer 12a is a force formed on most of the substrate 10 including the intersection of the scanning wiring 11 and the signal wiring 13 as shown in FIG. 3 (a). As shown in the figure, it is not formed near the channel region 17c of TFT14. In contrast, the second insulating layer 12b is formed on the substrate 10. A portion of the second insulating layer 12b located between the gate electrode 14G and the semiconductor layer 17 functions as the gate insulating film 16. Thus, the multilayer insulating film 12 has the low stacked region 12R in which the first insulating layer 12a is not formed. In FIG. 1, the low stacked region 12R is shown as a region surrounded by a broken line.
  • a region of the multilayer insulating film 12 other than the low stacked region 12R that is, a region where the first insulating layer 12a and the second insulating layer 12b are stacked is referred to as a “high stacked region”.
  • the first insulating layer 12a is not formed between the auxiliary capacitance line 20 and the auxiliary capacitance electrode 21, and only the second insulating layer 12b is formed.
  • the insulating film 12 covering the scanning wiring 11 is a multilayer insulating film including the first insulating layer 12a and the second insulating layer 12b.
  • the multi-layer insulating film 12 has a low stacked region 12R in which the first insulating layer 12a is not formed in the vicinity of the channel region 17c of the TFT 14 or between the auxiliary capacitance line 20 and the auxiliary capacitance electrode 21. Therefore, it is possible to reduce the capacitance formed at the intersection of the scanning wiring 11 and the signal wiring 13 without being accompanied by a reduction in the driving capability of the TFT 14 or a reduction in the capacitance value of the auxiliary capacitance.
  • the first insulating layer 12a is preferably thicker than the second insulating layer 12b. It is preferable that the relative dielectric constant is lower than 12b.
  • the second insulating layer 12b that also functions as the gate insulating film 16 typically has a thickness of 0.2 / z m to 0.4.
  • the thickness of the first insulating layer 12a is preferably 1. O / zm or more and 4.0 m or less, and the relative dielectric constant of the first insulating layer 12a is 4.0 or less. It is preferable.
  • a spin-on glass material (V, so-called organic SOG material) containing an organic component can be preferably used, and in particular, a Si-O-C bond is used as a skeleton.
  • SOG materials and SOG materials having a Si—C bond as a skeleton can be preferably used.
  • the SOG material is a material that can form a glass film (silica-based film) by a coating method such as spin coating.
  • Organic SOG materials are easy to form thick films with low relative dielectric constants. By using the OG material, it is easy to reduce the relative dielectric constant of the first insulating layer 12a and to form the first insulating layer 12a thick.
  • Examples of the 300 material having a 31-0 bond as a skeleton include, for example, the materials disclosed in JP-A-2001-98224 and JP-A-6-240455, IDW'03 Proceedings No. 617, and the like. DD1100 manufactured by Toray 'Dowcoung' Silicone Co., Ltd. disclosed on the page can be used. As the SOG material having a Si—C bond as a skeleton, for example, a material disclosed in JP-A-10-102003 can be used.
  • an organic SOG material containing a filler (silica filler) formed from silica is used as the SOG material, crack resistance can be improved. This is because the silica filler in the film relieves stress and suppresses the generation of cracks.
  • the particle size of the silica filler is typically ⁇ !
  • the mixing ratio of the silica filler is typically 20% by volume to 80% by volume.
  • an organic SOG material containing a silica filler for example, LNT-025 manufactured by Catalytic Co., Ltd. can be used.
  • the multilayer insulating film 12 partially including the low stacked region 12R is used. Therefore, the gate insulating film is not increased without increasing the parasitic capacitance. 16 can be thinned, and the current drive capability of TFT14 can be improved. Furthermore, since the TFT 14 in the present embodiment has a structure as described below, a decrease in yield due to the thin film of the gate insulating film 16 is prevented.
  • FIG. 4 shows an enlarged view of the TFT 14 in the present embodiment.
  • the first insulating layer 12a covers the edge of the gate electrode 14G, which is not removed in all regions on the gate electrode 14G.
  • the edge of the gate electrode 14G is covered with the first insulating layer 12a, the second insulating layer 12b functioning as the gate insulating film 16 is thinned (for example, even if the thickness is 300 nm or less), the above-described leakage can be suppressed.
  • the surface of the multilayer insulating film 12 is recessed in the low stacked region 12R. It is formed over both the region 12R and the high stack region. Therefore, even if the source electrode 14S or the drain electrode 14D is cut off, electrical connection can be ensured.
  • the effect of suppressing the occurrence of leakage failure is that the gate insulating film 16 is not so thin (eg, the thickness of the gate insulating film 16 is about 400 m to 500 m). Can also be obtained. Depending on the dielectric constant of the gate insulating film 16 and the cannidability, such a film thickness may be adopted.
  • the semiconductor layer 17 and the low stacked region 12R are the path force of the current flowing between the source electrode 14S and the drain electrode 14D.
  • the low stacked region 12R of the semiconductor layer 17 It is arranged so that it always passes through the upper part.
  • the semiconductor layer 17 has a rectangular cutout portion 17a cut out along the channel width direction. It always goes through the semiconductor layer 17 on 12R. If there is a portion in the current path that does not pass through the low stacked region 12R, that is, if a part of the current path passes through the high stacked region, the first insulating film 12a and the gate insulating film 16 are used.
  • the thickness of the gate insulating film 16 is 200 nm
  • the thickness of the first insulating layer 12a is S800 nm
  • the relative dielectric constants are 7 and 4, respectively.
  • the semiconductor layer 17 does not have the notch portion 17a, the semiconductor layer 17 does not pass through the portion located on the low stacked region 12R (that is, the high A current path (through only the portion located on the stacked region) exists. As a result, the off-current increases and the off-characteristics deteriorate, and good switching characteristics cannot be obtained.
  • FIG. 6 shows the relationship between the gate voltage Vgs (V) and the drain current Ids (A) for the TFT 14 shown in FIG. 4 and the TFT 14 ′ shown in FIG.
  • the data shown in Fig. 6 is for a drain voltage Vds of 10V, a channel width W of 38 ⁇ m, and a channel length L of 4 ⁇ m.
  • the distance between the channel region 17c and the high stacked region is 1.5 m in the region where the current path passes through the portion of the semiconductor layer 17 located on the low stacked region 12R.
  • the channel region 17c is arranged up to the highly stacked region (overlap width is 2 ⁇ m).
  • the off-current exceeds ⁇ and the off-characteristic is low.
  • the off-state current is greatly reduced, and the off-characteristic is greatly improved.
  • the off characteristics of the thin film transistor can be improved.
  • FIG. 4 illustrates a force illustrating a configuration in which the semiconductor layer 17 is provided with the notch 17a.
  • the present invention is not limited to this.
  • the width of the low stacked region 12R along the channel width direction may be wider than the width of the semiconductor layer 17 along the channel width direction.
  • the low stacked region 12R may be provided with a protruding portion 12R ′ protruding along the channel width direction.
  • the semiconductor layer 17 has a region whose width along the channel width direction is narrower than the low-stack region 12R, thereby improving the off characteristics of the TFT 14. be able to.
  • FIG. 9 shows the relationship between the distance between the channel region 17c and the highly stacked region and the off-current I. Off
  • Fig. 9 shows the off current I off when the gate voltage Vgs is -5V and the drain voltage Vds is 10V.
  • the overlap between the semiconductor layer 17 and the highly stacked region is 0.5 m to 0 111, the change of the off current 1 is saturated, and the off current I is almost constant. Therefore, off off
  • the current path does not overlap at least the high stack region in the region passing through the portion of the semiconductor layer 17 located on the low stack region 12R.
  • the distance is at least 0.5 ⁇ m or more in order to obtain a more reliable effect.
  • a molybdenum (Mo) film, an aluminum (A1) film, and a molybdenum (Mo) film are stacked in this order on an insulating substrate 10 such as a glass substrate by a sputtering method.
  • the gate electrode 14G is formed by patterning using the photolithography technique as shown in FIG. 10 (a).
  • the scanning wiring 11 and the auxiliary capacitance wiring 20 are also formed at the same time.
  • the thickness of the MoZAlZMo laminated film is 150 ⁇ m, 200 nm, and 50 nm in order from the upper layer.
  • an organic SOG material is applied onto the substrate 10 by using a spin coating method, followed by pre-baking and post-beta forming the first insulating layer 12a, and then FIG. 10 (b).
  • a predetermined portion of the first insulating layer 12a specifically, a portion overlapping the gate electrode 14G and a portion overlapping the auxiliary capacitance wiring 20 are removed by using a photolithography technique. However, at this time, the removal is performed so as to leave the first insulating layer 12a on the edge portion of the gate electrode 14G and on the edge portion of the auxiliary capacitance wiring 20.
  • the organic SOG material is first applied to a thickness of 1.5 m, then pre-beta for 5 minutes at 150 ° C using a hot plate, and then 350 ° using an oven. By performing post-beta for 1 hour at C, the first insulating layer 12a having a relative dielectric constant of 2.5 is formed.
  • carbon tetrafluoride (CF) and oxygen (O) is first applied to a thickness of 1.5 m, then pre-beta for 5 minutes at 150 ° C using a hot plate, and then 350 ° using an oven.
  • the first insulating layer 12a having a relative dielectric constant of 2.5 is formed.
  • a SiN film, an amorphous silicon (a-Si) film, and an n + amorphous silicon (n + a-Si) film are successively deposited using a CVD method, and then an a-Si film, na-Si By patterning the film using photolithographic technology (removing part of the n + a-Si film and a-Si film by dry etching), the second insulating layer 12b ( The — portion functions as a gate insulating film 16), and an island-shaped semiconductor structure (semiconductor active layer region) composed of the intrinsic semiconductor layer 17 and the doped semiconductor layer 18.
  • a second insulating layer 12b having a thickness of 0.4 m and a relative dielectric constant of 7.0 is formed, an intrinsic semiconductor layer 17 having a thickness of about 50 nm to 200 nm, and an impurity-doped semiconductor layer 18 having a thickness of about 40 nm.
  • a Mo film, an A1 film, and a Mo film are formed in this order by a sputtering method, and the laminated film is patterned by a photolithography technique, whereby a source electrode 14S, a drain electrode 14D, and a signal wiring 13 Then, the auxiliary capacitance electrode 21 is formed.
  • the impurity-doped semiconductor layer 18 is formed by dry etching using the source electrode 14S and the drain electrode 14D as a mask. Remove. Note that when the impurity-added semiconductor layer 18 is removed, the surface of the intrinsic semiconductor layer 17 is also thinly etched.
  • an interlayer insulating film 19 of about ⁇ 700 nm is formed so as to cover almost the entire surface of the substrate 10, and then a contact hole 19 ′ is formed by using a photolithography technique.
  • O / zm may be formed using an organic insulating material (for example, a photosensitive resin material) as the material of the interlayer insulating film 19.
  • the interlayer insulating film 19 has a stacked structure in which a film formed of an inorganic insulating material cover such as SiN and a film formed of the organic insulating material cover described above are stacked. Moyo!
  • an ITO film having a thickness of lOOnm is formed using a sputtering method, and this ITO film is patterned using a photolithography technique (wet etching is used for etching). As shown in FIG. 10 (f), the pixel electrode 15 is formed.
  • the material of the pixel electrode 15 is not limited to the transparent conductive material such as ITO exemplified here, and a metal material having light reflectivity such as A1 may be used.
  • the TFT substrate 100a is completed.
  • a thickness of 1.5 A multilayer insulating film 12 including the first insulating layer 12a having a thickness of 0.4 / ⁇ ⁇ and a relative dielectric constant of 7.0 is formed. Therefore, the capacitance value per unit area of the capacitor formed at the intersection of the scanning lines 11 and signal lines 13, 1.
  • Ru 48 X 10- 5 pF / m 2 der.
  • a gate insulating film having a thickness of 0.0 and a relative dielectric constant of 7.0 between the scanning wiring and the signal wiring (corresponding to the first insulating layer 12a of the present embodiment). ) When forming only the capacitance value per unit area, 1.
  • the value of capacitance formed at the intersection Has been reduced to less than 1/10.
  • the capacitance value can be greatly reduced even at the intersection of the scanning wiring 11 and the pixel electrode 15. it can.
  • a plurality of shield electrodes 23 extending substantially in parallel with the signal wiring 13 may be provided.
  • the shield electrode 23 is formed by patterning the same conductive film as the scanning wiring 11.
  • the shield electrode 23 is connected to the auxiliary capacitance wiring 20 and is given a constant potential.
  • the shield electrode 23 when the shield electrode 23 is provided, it is possible to guide an electric force line from the pixel electrode 15 to the signal wiring 13 to the shield electrode 23, and between the pixel electrode 15 and the signal wiring 13. Can prevent the formation of the capacitance. Therefore, it is possible to suppress the potential of the pixel electrode 15 from fluctuating due to the influence of the potential of the signal wiring 13. That is, the shield electrode 23 has a function of shielding the pixel electrode 15 from the electric field generated by the signal wiring 13.
  • the shield electrode 23 From the standpoint of guiding more electric lines of force from the pixel electrode 15 to the shield electrode 23 and effectively suppressing fluctuations in the potential of the pixel electrode 15, the shield electrode 23, as shown in FIG. It is preferable that the pixel electrode 15 is disposed closer to the signal wiring 13 than the edge portion. In addition, since the region between the signal wiring 13 and the pixel electrode 15 is a region where light leakage occurs in the liquid crystal display device, the light shielding body (also referred to as a black matrix) is provided on the counter substrate side. Although it is preferable to shield the area, as shown in FIG. 12, by arranging the shield electrode 23 so as to overlap the edge of the pixel electrode 15, it becomes possible to reduce the width of the light shield on the counter substrate side. In addition, the aperture ratio and transmittance of the liquid crystal display device are improved.
  • FIGS. 13 and 14 schematically show the thin film transistor (TFT) 14 in the present embodiment.
  • the channel region 17c is formed in an L shape.
  • the occurrence of leakage between the source electrode 'drain electrode and the gate electrode is suppressed by covering the edge of the gate electrode 14G with the first insulating layer 12a. be able to.
  • the relative arrangement relationship between the semiconductor layer 17 and the low stacked region 12R is set so that the current path always passes through the portion of the semiconductor layer 17 located on the low stacked region 12R.
  • the effect of improving the off characteristics can be obtained.
  • the width of the low stacked region 12R along the channel width direction is made wider than the width of the semiconductor layer 17 along the channel width direction.
  • the semiconductor layer 17 is provided with a cutout portion 17a cut out along the channel width direction.
  • the area force of the portion overlapping the low stacked region 12R of the source electrode 14S is smaller than the area of the portion of the drain electrode 14D overlapping the low stacked region 12R. . That is, the shape of the source electrode and the drain electrode may be asymmetric with respect to each other, and the one with less overlap with the low stacked region 12R may be selected as the source electrode.
  • the occurrence of leakage at the edge portion of the gate electrode 14G is greatly suppressed, the occurrence of leakage failure is almost proportional to the area where the source electrode 14S and drain electrode 14D overlap with the low stacked region 12R. The rate is determined.
  • the probability of occurrence of line defects can be reduced by making the area of the portion of the source electrode 14S overlapping the low stacked region 12R smaller than the area of the portion of the drain electrode 14D overlapping the low stacked region 12R. .
  • the TFT 14 in the present embodiment has two drain electrodes 14D, and the source electrode 14S is disposed between the two drain electrodes 14D.
  • the TFT 14 in the present embodiment has two drain electrodes 14D, and the source electrode 14S is disposed between the two drain electrodes 14D.
  • the occurrence of leakage between the source Z drain layer and the gate electrode layer can be suppressed by covering the edge of the gate electrode 14G with the first insulating layer 12a. Can do.
  • the relative disposition relationship between the semiconductor layer 17 and the low stacked region 12R is set so that the current path always passes through the portion of the semiconductor layer 17 located on the low stacked region 12R, thereby improving the off characteristics. Effect is obtained.
  • the rectangular low stack region 12R is provided, whereas in the configuration shown in FIG. 16, the low stack region 12R has a shape in which a part of the rectangle is cut out. is doing. Specifically, as shown in FIG. 16, the low stacked region 12R has an H shape in which a part of the portion overlapping the source electrode 14S is cut out. For this reason, the first insulating film 12a is formed in a part of the channel region between the source electrode 14S and the gate electrode 14G.
  • the configuration shown in FIG. 16 has a gate-source capacitance higher than that shown in FIG. Is reduced.
  • the present invention has been described by taking a liquid crystal display device having a liquid crystal layer as a display medium layer and an active matrix substrate for a liquid crystal display device as examples.
  • the present invention is not limited thereto. It is not a thing.
  • the present invention is suitably used for an active matrix substrate for various display devices such as an organic EL display device.
  • the thin film transistor according to the present invention has an excellent current driving capability, it is suitably used for an active matrix substrate of various display devices.

Landscapes

  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

　ソース電極・ドレイン電極とゲート電極との間でのリーク不良やオフ特性の低下による歩留りの低下を伴うことなく、薄膜トランジスタの電流駆動能力を向上する。 　本発明による薄膜トランジスタは、ゲート電極と、ゲート電極を覆う絶縁膜と、絶縁膜上に設けられた半導体層と、絶縁膜および半導体層上に設けられたソース電極およびドレイン電極とを備えている。絶縁膜は、第１絶縁層と、第１絶縁層の上層に位置する第２絶縁層とを含む多層絶縁膜である。多層絶縁膜は、第１絶縁層が形成されていない低積層領域と、第１絶縁層と第２絶縁層とが積層された高積層領域とを有している。第１絶縁層は、少なくともゲート電極のエッジを覆うように形成されており、半導体層は、多層絶縁膜の低積層領域および高積層領域の両方上にまたがって形成されている。半導体層と低積層領域とは、ソース電極とドレイン電極との間を流れる電流の経路が、半導体層の、低積層領域上に位置する部分を必ず経由するように配置されている。

Description

明 細 書
薄膜トランジスタおよびそれを備えたアクティブマトリクス基板ならびに表 示装置
技術分野
[0001] 本発明は、薄膜トランジスタに関する。また、本発明は、薄膜トランジスタを備えたァ クティブマトリクス基板や表示装置にも関する。
背景技術
[0002] 液晶表示装置は、薄型で低消費電力であるという特徴を有し、様々な分野に広く用 いられている。特に、画素ごとに薄膜トランジスタ（「TFT」と称される。）を備えたァク ティブマトリクス型の液晶表示装置は、高 ヽコントラスト比および優れた応答特性を有 し、高性能であるため、テレビやモニタ、ノートパソコンに用いられており、近年その巿 場規模が拡大している。
[0003] アクティブマトリクス型液晶表示装置に用いられるアクティブマトリクス基板上には、 複数の走査配線と、これらの走査配線に絶縁膜を介して交差する複数の信号配線と が形成されており、走査配線と信号配線との交差部近傍に、画素を駆動するための 薄膜トランジスタが設けられて 、る。
[0004] 近年、テレビ用の液晶表示装置の大型化が急速に進行している。解像度が同じで ある場合、液晶表示装置のサイズが大きくなると画素のサイズも大きくなる。そのため 、画素を駆動するための薄膜トランジスタの電流駆動能力を向上させる必要がある。
[0005] 薄膜トランジスタの電流駆動能力を向上させる手法としては、例えば、薄膜トランジ スタの大型化や、半導体構造を構成するアモルファスシリコン半導体膜の膜質改善 が挙げられる。
[0006] しかしながら、薄膜トランジスタの大型化はチャネル幅の増加を伴うので、ソース電 極とドレイン電極との間でのリーク不良や、ソース電極'ドレイン電極とゲート電極との 間でのリーク不良などにより歩留りが低下してしまうという問題があった。また、光利用 効率が低下してしまうという問題もあった。また、アモルファスシリコン半導体膜の膜質 改善は、生産レベルでは既に限界に達しており、大きな改善は見込めない。 [0007] そこで、ゲート絶縁膜を薄膜ィ匕することによって電流駆動能力を向上することが考 えられる。ただし、ゲート絶縁膜を単純に薄くすると、走査配線と信号配線との交差部 に形成される容量（「寄生容量」と呼ばれる。）が増加してしまうので、表示品位が低 下してしまう。
[0008] 特許文献 1には、ゲート絶縁膜を 2つの絶縁層が積層された 2層構造とし、さらに、 ゲート絶縁膜のうちアモルファスシリコン半導体膜の下に位置する部分については単 層構造とした薄膜トランジスタが開示されている。特許文献 1は、薄膜トランジスタの 電流駆動能力を向上させることを目的としているわけではないが、このような構成を採 用することにより、寄生容量を増カロさせることなくゲート絶縁膜を薄膜ィ匕し、電流駆動 能力を向上させることができると考えられる。
特許文献 1：特許第 2956380号公報
発明の開示
発明が解決しょうとする課題
[0009] しカゝしながら、本願発明者が詳細な検討を行ったところ、特許文献 1に開示されて V、る構成を用いてゲート絶縁膜を薄膜ィ匕した場合、ソース電極'ドレイン電極とゲート 電極との間でのリーク不良が急激に増加し、逆に歩留りが低下するという問題が発生 した。また、 ΙΟρΑを超えるオフ電流が流れ、ソース電極とドレイン電極との間を電気 的に分離できないことが判明した。このように、特許文献 1に開示されている構成を用 いると、リーク不良やオフ特性の低下によって歩留まりが低下してしまう。
[0010] 本発明は、上記問題に鑑みてなされたものであり、その目的は、ソース電極'ドレイ ン電極とゲート電極との間でのリーク不良やオフ特性の低下による歩留りの低下を伴 うことなぐ薄膜トランジスタの電流駆動能力を向上することにある。
課題を解決するための手段
[0011] 本発明による薄膜トランジスタは、ゲート電極と、前記ゲート電極を覆う絶縁膜と、前 記絶縁膜上に設けられた半導体層と、前記絶縁膜および前記半導体層上に設けら れたソース電極およびドレイン電極と、を備えた薄膜トランジスタであって、前記絶縁 膜は、第 1絶縁層と、前記第 1絶縁層の上層に位置する第 2絶縁層とを含む多層絶 縁膜であり、前記多層絶縁膜は、前記第 1絶縁層が形成されていない低積層領域と 、前記第 1絶縁層と前記第 2絶縁層とが積層された高積層領域とを有し、前記第 1絶 縁層は、少なくとも前記ゲート電極のエッジを覆うように形成されており、前記半導体 層は、前記多層絶縁膜の前記低積層領域および前記高積層領域の両方上にまたが つて形成されており、前記半導体層と前記低積層領域とは、前記ソース電極と前記ド レイン電極との間を流れる電流の経路が、前記半導体層の、前記低積層領域上に位 置する部分を必ず経由するように配置されており、そのことによって上記目的が達成 される。
[0012] ある好適な実施形態にお!ヽて、前記電流の経路は、前記半導体層の前記低積層 領域上に位置する部分を経由する領域において、前記高積層領域と少なくとも 0. 5 /z m以上離れている。
[0013] ある好適な実施形態において、前記半導体層は、チャネル幅方向に沿って切り欠 かれた切り欠き部を有して 、る。
[0014] ある好適な実施形態にぉ 、て、前記低積層領域のチャネル幅方向に沿った幅は、 前記半導体層のチャネル幅方向に沿った幅よりも広 、。
[0015] ある好適な実施形態にぉ 、て、前記低積層領域は、チャネル幅方向に沿って突き 出た突出部を有している。
[0016] あるいは、本発明による薄膜トランジスタは、ゲート電極と、前記ゲート電極を覆う絶 縁膜と、前記絶縁膜上に設けられた半導体層と、前記絶縁膜および前記半導体層 上に設けられたソース電極およびドレイン電極と、を備えた薄膜トランジスタであって 、前記絶縁膜は、第 1絶縁層と、前記第 1絶縁層の上層に位置する第 2絶縁層とを含 む多層絶縁膜であり、前記多層絶縁膜は、前記第 1絶縁層が形成されていない低積 層領域と、前記第 1絶縁層と前記第 2絶縁層とが積層された高積層領域とを有し、前 記第 1絶縁層は、少なくとも前記ゲート電極のエッジを覆うように形成されており、前 記半導体層は、前記多層絶縁膜の前記低積層領域および前記高積層領域の両方 上にまたがって形成されており、さらに、チャネル幅方向に沿った幅が前記低積層領 域よりも狭 、領域を有して 、る。
[0017] ある好適な実施形態において、前記ソース電極および前記ドレイン電極の前記低 積層領域に重なる部分には前記半導体層が重なっている。 [0018] ある好適な実施形態において、前記ソース電極の前記低積層領域に重なる部分の 面積は、前記ドレイン電極の前記低積層領域に重なる部分の面積よりも小さ 、。
[0019] ある好適な実施形態において、前記第 1絶縁層は、有機成分を含む絶縁材料から 形成されており、前記第 2絶縁層は、無機絶縁材料カゝら形成されている。
[0020] ある好適な実施形態において、前記第 1絶縁層は、前記第 2絶縁層よりも厚ぐ且 つ、前記第 2絶縁層よりも比誘電率が低い。
[0021] ある好適な実施形態において、前記第 1絶縁層の厚さは、 1. 0 m以上 4. 0 m 以下である。
[0022] ある好適な実施形態において、前記第 1絶縁層は、 4. 0以下の比誘電率を有する スピンオンガラス（SOG)材料から形成されて!、る。
[0023] 本発明によるアクティブマトリクス基板は、基板と、前記基板上に設けられた上記構 成を有する複数の薄膜トランジスタと、前記複数の薄膜トランジスタの前記ゲート電極 に電気的に接続された複数の走査配線と、前記複数の薄膜トランジスタの前記ソー ス電極に電気的に接続された複数の信号配線と、を備えている。
[0024] 本発明による表示装置は、上記構成を有するアクティブマトリクス基板を備えている
発明の効果
[0025] 本発明によると、ソース電極'ドレイン電極とゲート電極との間でのリーク不良やオフ 特性の低下による歩留りの低下を伴うことなぐ薄膜トランジスタの電流駆動能力を向 上することができる。
図面の簡単な説明
[0026] [図 1]本発明の実施形態における液晶表示装置 100を模式的に示す上面図である。
[図 2]液晶表示装置 100を模式的に示す断面図であり、図 1中の 2A— 2A'に沿った 断面を示す図である。
[図 3] (a)〜（c)は、液晶表示装置 100の TFT基板 100aを模式的に示す断面図であ り、それぞれ図 1中の 3A— 3A'線、 3B— 3B'線、 3C— 3C'線に沿った断面を示す 図である。
[図 4]本発明の実施形態における薄膜トランジスタ 14を模式的に示す平面図である。 圆 5]比較例の薄膜トランジスタ 14'を模式的に示す平面図である。
[図 6]図 4に示す TFT14および図 5に示す TFT14'について、ゲート電圧 Vgs (V)と ドレイン電流 Ids (A)との関係を示すグラフである。
圆 7]本発明の実施形態における他の薄膜トランジスタ 14を模式的に示す平面図で ある。
圆 8]本発明の実施形態における他の薄膜トランジスタ 14を模式的に示す平面図で ある。
圆 9]薄膜トランジスタのチャネル領域と多層絶縁膜の高積層領域との間隔（ m)と 、オフ電流 I (A)との関係を示すグラフである。
off
[図 10] (a)〜 (f)は、 TFT基板 100aの製造工程を模式的に示す工程断面図である。 圆 11]本発明の実施形態における液晶表示装置 100を模式的に示す上面図である
[図 12]液晶表示装置 100のシールド電極 23近傍を模式的に示す断面図であり、図 1 1中の 12A— 12A，線に沿つた断面図である。
圆 13]本発明の実施形態における他の薄膜トランジスタ 14を模式的に示す平面図で ある。
圆 14]本発明の実施形態における他の薄膜トランジスタ 14を模式的に示す平面図で ある。
圆 15]本発明の実施形態における他の薄膜トランジスタ 14を模式的に示す平面図で ある。
圆 16]本発明の実施形態における他の薄膜トランジスタ 14を模式的に示す平面図で ある。
符号の説明
10 基板 (透明絶縁性基板）
11 走査配線
12 絶縁膜 (多層絶縁膜）
12a 第 1絶縁層
12b 第 2絶縁層 12R 低積層領域
13 信号配線
14 薄膜トランジスタ (TFT)
14G ゲート電極
14S ソース電極
14D ドレイン電極
15 画素電極
16 ゲート絶縁膜
17 半導体層 (真性半導体層）
17a ソース領域
17b ドレイン領域
17c チャネル領域
18 不純物添加半導体層
19 層間絶縁膜
19' コンタクトホール
20 補助容量配線
21 補助容量電極
22 導電部材
23 シールド電極
60 液晶層
100 液晶表示装置
100a アクティブマトリクス基板 (TFT基板）
発明を実施するための最良の形態
[0028] 以下、図面を参照しながら本発明の実施形態を説明する。なお、本発明は以下の 実施形態に限定されるものではな ヽ。
[0029] (実施形態 1)
図 1および図 2に、本実施形態における液晶表示装置 100を示す。図 1は、液晶表 示装置 100の 1つの画素領域を模式的に示す上面図であり、図 2は、図 1中の 2A— 2A'線に沿った断面図である。
[0030] 液晶表示装置 100は、アクティブマトリクス基板 (以下では「TFT基板」と呼ぶ。） 10
Oaと、 TFT基板 100aに対向する対向基板（「カラーフィルタ基板」とも呼ばれる。） 10
Obと、これらの間に設けられた液晶層 60とを備えている。
[0031] TFT基板 100aは、透明絶縁性基板 (例えばガラス基板） 10と、基板 10上に形成さ れた複数の走査配線 11と、これらの走査配線 11を覆う絶縁膜 12と、絶縁膜 12を介 して走査配線 11と交差する複数の信号配線 13とを有して ヽる。
[0032] TFT基板 100aは、さら〖こ、画素領域ごとに、対応する走査配線 11に印加される信 号に応答して動作する薄膜トランジスタ (TFT) 14と、スイッチング素子としての TFT
14を介して対応する信号配線 13と電気的に接続され得る画素電極 15とを有してい る。
[0033] 対向基板 100bは、透明絶縁性基板 (例えばガラス基板) 50と、基板 50上に形成さ れ画素電極 15に対向する対向電極 51とを有している。典型的には、対向基板 100b はカラーフィルタをさらに有している。
[0034] 液晶層 60は、画素電極 15と対向電極 51との間に印加された電圧に応じてその配 向状態を変化させ、それにより液晶層 60を通過する光を変調することによって表示 が行われる。液晶層 60としては、種々の表示モード用の液晶層を広く用いることがで きる。例えば、旋光性を利用する TN (Twisted Nematic)モードの液晶層や、複屈折 '性を利用する ECB (Electrically Controlled Birefringence)モードの液晶層を用いるこ とができる。 ECBモードのなかでも、 VA (Vertically Aligned)モードは高コントラスト比 を実現することができる。 VAモードの液晶層は、典型的には、負の誘電異方性を有 する液晶材料を含む液晶層の両側に垂直配向層を設けることによって得られる。
[0035] 以下、さらに図 3も参照しながら、 TFT基板 100aの構成をより詳しく説明する。図 3
(a)、 （b)および（c)は、それぞれ図 1中の 3A— 3A，線、 3B— 3B，線および 3C— 3C '線に沿った断面図である。
[0036] 図 3 (a)に示すように、 TFT基板 100aの TFT14は、走査配線 11に電気的に接続 されたゲート電極 14Gと、信号配線 13に電気的に接続されたソース電極 14Sと、画 素電極 15に電気的に接続されたドレイン電極 14Dとを有している。 [0037] TFT14は、ゲート電極 14G、ゲート絶縁膜 16、真性半導体層（以下では単に「半 導体層」とも呼ぶ） 17および不純物添加半導体層 18が下層から順に積層された積 層構造を有しており、半導体層 17のソース領域 17a、ドレイン領域 17bは、コンタクト 層として機能する不純物添カ卩半導体層 18を介して、ソース電極 14S、ドレイン電極 1 4Dと電気的に接続されている。半導体層 17のうち、ソース領域 17aとドレイン領域 1 7bとの間の領域はチャネル領域 17cとして機能し、チャネル領域 17cの上面には不 純物添加半導体層 18が存在して 、な 、。
[0038] また、図 3 (b)に示すように、 TFT基板 100aは、基板 10上に形成された複数の補 助容量配線 20と、複数の補助容量配線 20に絶縁膜 12を介して対向する複数の補 助容量電極 21と、をさらに有している。補助容量配線 20は、走査配線 11やゲート電 極 14Gと同一の導電膜をパターユングすることによって形成されて 、る。補助容量電 極 21は、信号配線 13、ソース電極 14Sおよびドレイン電極 14Dと同一の導電膜をパ ターニングすることによって形成されており、図 1に示すようにドレイン電極 14Dから 延設された導電部材 22を介して TFT14のドレイン電極 14Dに電気的に接続されて いる。
[0039] 上述した TFT14や信号配線 13を覆うように層間絶縁膜 19が形成されており、画素 電極 15はこの層間絶縁膜 19上に形成されている。画素電極 15は、図 3 (b)に示すよ うに、層間絶縁膜 19に形成されたコンタクトホール 19'において補助容量電極 21に 接続されており、補助容量電極 21を介して TFT14のドレイン電極 14Dに電気的に 接続されている。
[0040] 本実施形態における TFT基板 100aでは、図 3 (c)に示すように、走査配線 11を覆 う絶縁膜 12は、第 1絶縁層 12aと、第 1絶縁層 12aの上層に位置する第 2絶縁層 12b とを含む多層絶縁膜である。第 1絶縁層 12aは、有機成分を含む絶縁材料から形成 されている。一方、第 2絶縁層 12bは、 SiNや SiOなどの無機絶縁材料から形成さ れている。
[0041] 第 1絶縁層 12aは、図 3 (c)に示すように、走査配線 11と信号配線 13との交差部を 含む基板 10上の大部分に形成されている力 図 3 (a)に示すように、 TFT14のチヤ ネル領域 17c付近には形成されていない。これに対し、第 2絶縁層 12bは、基板 10 の略全面に形成されており、第 2絶縁層 12bのうち、ゲート電極 14Gと半導体層 17と の間に位置する部分がゲート絶縁膜 16として機能する。このように、多層絶縁膜 12 は、第 1絶縁層 12aが形成されていない低積層領域 12Rを有している。図 1では、低 積層領域 12Rを破線で囲まれた領域として示している。なお、本願明細書では、多 層絶縁膜 12の低積層領域 12R以外の領域、すなわち、第 1絶縁層 12aと第 2絶縁層 12bとが積層された領域を「高積層領域」と呼ぶ。
[0042] また、第 1絶縁層 12aは、図 3 (b)に示すように、補助容量配線 20と補助容量電極 2 1との間にも形成されておらず、第 2絶縁層 12bのみが補助容量用の誘電体膜として 機能する。つまり、多層絶縁膜 12は、低積層領域 12Rを補助容量配線 20と補助容 量電極 21との間にも有して!/、る。
[0043] 本実施形態における TFT基板 100aでは、上述したように、走査配線 11を覆う絶縁 膜 12が、第 1絶縁層 12aと第 2絶縁層 12bとを含む多層絶縁膜であり、さらに、この多 層絶縁膜 12が、第 1絶縁層 12aの形成されていない低積層領域 12Rを TFT14のチ ャネル領域 17c付近や補助容量配線 20と補助容量電極 21との間に有して ヽる。そ のため、 TFT14の駆動能力の低下や補助容量の容量値の低下を伴うことなぐ走査 配線 11と信号配線 13との交差部に形成される容量を低減することができる。
[0044] 走査配線 11と信号配線 13との交差部の容量を十分に低減するためには、第 1絶 縁層 12aは、第 2絶縁層 12bよりも厚いことが好ましぐ第 2絶縁層 12bよりも比誘電率 が低いことが好ましい。
[0045] ゲート絶縁膜 16としても機能する第 2絶縁層 12bは、典型的には、 0. 2 /z m〜0. 4
/z m程度の厚さを有し、 5. 0〜8. 0程度の比誘電率を有している。これに対し、第 1 絶縁層 12aの厚さは、 1. O /z m以上 4. 0 m以下であることが好ましぐ第 1絶縁層 1 2aの比誘電率は、 4. 0以下であることが好ましい。
[0046] 第 1絶縁層 12aの材料としては、有機成分を含むスピンオンガラス材料 (V、わゆる有 機 SOG材料)を好適に用いることができ、特に、 Si-O— C結合を骨格とする SOG 材料や、 Si— C結合を骨格とする SOG材料を好適に用いることができる。 SOG材料 とは、スピンコート法などの塗布法によってガラス膜 (シリカ系皮膜)を形成し得る材料 である。有機 SOG材料は、比誘電率が低ぐ厚膜の形成が容易であるので、有機 S OG材料を用いることによって、第 1絶縁層 12aの比誘電率を低くし、第 1絶縁層 12a を厚く形成することが容易となる。
[0047] 31—0—じ結合を骨格とする300材料としては、例えば、特開 2001— 98224号 公報、特開平 6— 240455号公報に開示されている材料や、 IDW' 03予稿集第 617 頁に開示されている東レ 'ダウコーユング 'シリコーン株式会社製 DD1100を用いるこ とができる。また、 Si— C結合を骨格とする SOG材料としては、例えば、特開平 10— 102003号公報に開示されている材料を用いることができる。
[0048] また、 SOG材料として、シリカから形成されたフイラ一 (シリカフィラー）を含む有機 S OG材料を用いると、クラック耐性を向上させることができる。これは、膜中のシリカフィ ラーがストレスを緩和することによりクラックの発生が抑制されるためである。シリカフィ ラーの粒径は、典型的には ΙΟηπ！〜 30nmであり、シリカフィラーの混入比率は、典 型的には、 20体積％〜80体積％である。シリカフィラーを含む有機 SOG材料として は、例えば、触媒ィ匕成社製 LNT— 025を用いることができる。
[0049] 上述したように、本実施形態における液晶表示装置 100では、一部に低積層領域 12Rを含む多層絶縁膜 12が用いられているので、寄生容量を増加させることなくゲ ート絶縁膜 16を薄膜ィ匕することができ、 TFT14の電流駆動能力を向上させることが できる。さらに、本実施形態における TFT14は、以下に説明するような構造を有して いるので、ゲート絶縁膜 16の薄膜ィ匕に伴う歩留まりの低下が防止される。
[0050] 図 4に、本実施形態における TFT14を拡大して示す。図 4および図 3 (a)に示すよ うに、第 1絶縁層 12aは、ゲート電極 14G上の全ての領域で除去されているわけでは なぐゲート電極 14Gのエッジを覆っている。
[0051] 一般的なアクティブマトリクス基板においては、ゲート電極のエッジ部とソース電極' ドレイン電極との間での電流のリークが発生しやすい。このリークの原因は、ゲート電 極となる導電膜をパターユングする際にエッジ部に突起物 (ヒロックと呼ばれる）が形 成されやすいことと、ゲート電極上に CVD法等によってゲート絶縁膜を形成する際に エッジ部においてカノリッジ性が悪くなりやすいことにある。このようなリークが発生す るため、従来のアクティブマトリクス基板では、ゲート絶縁膜を薄くすることによって電 流駆動能力を向上させることは難し力つた。 [0052] これに対し、本実施形態では、ゲート電極 14Gのエッジが第 1絶縁層 12aによって 覆われているので、ゲート絶縁膜 16として機能する第 2絶縁層 12bを薄膜ィ匕しても ( 例えば厚さを 300nm以下としても）、上述したリークの発生を抑制することができる。
[0053] また、多層絶縁膜 12の表面は、低積層領域 12Rにおいて凹んでいる力 本実施形 態では、図 3 (a)に示すように、半導体層 17は、多層絶縁膜 12の低積層領域 12Rと 高積層領域の両方上にまたがって形成されている。そのため、ソース電極 14Sやドレ イン電極 14Dに万一段切れが発生しても、電気的な接続を確保することができる。
[0054] また、本実施形態のように、ソース電極 14Sおよびドレイン電極 14Dの低積層領域 12Rに重なる部分に必ず半導体層 17が重なっているような構成を採用すると、ソー ス電極'ドレイン電極とゲート電極との間でのリーク不良の発生をさらに抑制すること ができる。
[0055] なお、上述したようにリーク不良の発生を抑制する効果は、ゲート絶縁膜 16をさほ ど薄膜ィ匕しない構成 (例えばゲート絶縁膜 16の厚さが 400 m〜500 m程度）に おいても得られる。ゲート絶縁膜 16の誘電率やカノリッジ性によっては、このような膜 厚を採用することもある。
[0056] さらに、本実施形態における TFT14では、半導体層 17と低積層領域 12Rとは、ソ ース電極 14Sとドレイン電極 14Dとの間を流れる電流の経路力 半導体層 17の、低 積層領域 12R上に位置する部分を必ず経由するように配置されている。具体的には 、半導体層 17は、図 4に示すように、チャネル幅方向に沿って切り欠かれた矩形状の 切り欠き部 17aを有しており、そのことによって、電流経路が低積層領域 12R上の半 導体層 17を必ず経由するようになって ヽる。電流経路の中に低積層領域 12Rを経 由しない部分があった場合、すなわち、電流経路の一部が高積層領域を経由する場 合、第 1絶縁膜 12aとゲート絶縁膜 16とを介して半導体層 17にゲート電圧が印加さ れるため、十分なゲート電圧が印加されず、十分に半導体活性層をスイッチングする ことが難しくなる。例えば、ゲート絶縁膜 16の厚さが 200nm、第 1絶縁層 12aの厚さ 力 S800nmで、比誘電率がそれぞれ 7と 4であるケースを考える。ゲート電極 14Gに— 10Vの電圧を印加したとき、ゲート絶縁膜 16のみの場合には、半導体層 17に— 4. IVの電圧が印加されるのに対して、ゲート絶縁膜 16と第 1絶縁層 12aとを積層して いる場合には半導体層 17には— 0. 9Vしか印加されない (ここで半導体層の厚さは 200nm、比誘電率は 10とした。 ) 0このため、電流経路が低積層領域 12R上の半導 体層 17を必ず経由することにより、オフ電流の増加が抑制され、良好なオフ特性が 得られる。
[0057] これに対し、図 5に示す TFT14'では、半導体層 17が切り欠き部 17aを有していな いため、半導体層 17の、低積層領域 12R上に位置する部分を経由しない（つまり高 積層領域上に位置する部分のみを通る）電流経路が存在してしまう。そのため、オフ 電流が増加してオフ特性が低下し、良好なスイッチング特性が得られな 、。
[0058] 図 4に示した TFT14および図 5に示した TFT14'について、ゲート電圧 Vgs (V)と ドレイン電流 Ids (A)との関係を図 6に示す。なお、図 6に示すデータは、ドレイン電圧 Vdsが 10V、チャネル幅 Wが 38 μ m、チャネル長 Lが 4 μ mである場合のデータであ る。また、図 4に示した TFT14については、電流経路が半導体層 17の低積層領域 1 2R上に位置する部分を経由する領域においてチャネル領域 17cと高積層領域との 間隔を 1. 5 mとし、図 5に示した TFT14'については、チャネル領域 17cを高積層 領域上まで配置 (重なり幅は 2 μ m)した。
[0059] 図 6に示したように、比較例の TFT14'では、オフ電流が ΙΟρΑを超えており、オフ 特性が低い。これに対し、本発明による TFT14では、オフ電流が大幅に低下してお り、オフ特性が大幅に向上している。このように、本発明によれば、薄膜トランジスタの オフ特性を向上することができる。
[0060] なお、図 4には、半導体層 17に切り欠き部 17aを設けた構成を例示した力 本発明 はこれに限定されるものではない。半導体層 17と低積層領域 12Rとの相対的な配置 関係を、電流経路が半導体層 17の低積層領域 12R上に位置する部分を必ず経由 するように設定することにより、オフ特性を向上する効果が得られる。
[0061] 例えば、図 7に示す TFT14のように、低積層領域 12Rのチャネル幅方向に沿った 幅を半導体層 17のチャネル幅方向に沿った幅よりも広くしてもよい。また、図 8に示 す TFT14のように、低積層領域 12Rに、チャネル幅方向に沿って突き出た突出部 1 2R'を設けてもよい。このように、半導体層 17が、チャネル幅方向に沿った幅が低積 層領域 12Rよりも狭い領域を有していることによって、 TFT14のオフ特性を向上する ことができる。
[0062] 図 9に、チャネル領域 17cと高積層領域との間隔と、オフ電流 I との関係を示す。な off
お、図 9には、ゲート電圧 Vgsがー 5V、ドレイン電圧 Vdsが 10Vのときのオフ電流 I off を示している。図 9に示すように、半導体層 17と高積層領域との重なりが 0. 5 m〜 0 111でォフ電流1 の変化が飽和しており、オフ電流 I はほぼ一定である。従って、 off off
オフ特性を向上する効果をより確実に得るためには、電流経路が、半導体層 17の低 積層領域 12R上に位置する部分を経由する領域において、高積層領域と少なくとも 重なっていないことが好ましぐまた、露光工程でのァライメントのばらつきやエツチン グ工程でのパターンシフトのばらつきを考慮した場合、いっそう確実な効果を得るた めには、少なくとも 0. 5 μ m以上離れていることが好ましい。
[0063] 次に、 TFT基板 100aの製造方法の一例を図 10 (a)〜 (f)を参照しながら説明する
[0064] まず、ガラス基板等の絶縁性基板 10上に、スパッタリング法を用いてモリブデン (M o)膜、アルミニウム (A1)膜、モリブデン (Mo)膜をこの順に積層し、この積層膜をフォ トリソグラフィー技術を用いてパターユングすることにより、図 10 (a)に示すように、ゲ ート電極 14Gを形成する。このとき、図示しない走査配線 11および補助容量配線 20 も同時に形成される。ここでは、 MoZAlZMo積層膜の厚さは、上層カゝら順に 150η m、 200nm、 50nmである。
[0065] 次に、スピンコート法を用いて基板 10上に有機 SOG材料を塗布し、続いてプリべ ーク、ポストベータを行って第 1絶縁層 12aを形成した後、図 10 (b)に示すように、フ オトリソグラフィー技術を用いて第 1絶縁層 12aの所定の部分、具体的にはゲート電 極 14Gに重なる部分と、補助容量配線 20に重なる部分とを除去する。ただし、このと き、ゲート電極 14Gのエッジ部上と補助容量配線 20のエッジ部上の第 1絶縁層 12a を残すように除去を行う。ここでは、まず、厚さが 1. 5 mとなるように有機 SOG材料 の塗布を行い、次にホットプレートを用いて 150°Cで 5分間のプリベータを行った後、 オーブンを用いて 350°Cで 1時間のポストベータを行うことによって、比誘電率が 2. 5 の第 1絶縁層 12aを形成する。エッチングの際には、四フッ化炭素 (CF )と酸素 (O )
4 2 の混合ガスを用いてドライエッチングを行う。 [0066] 続いて、 CVD法を用いて SiN膜、アモルファスシリコン（a— Si)膜、 n+アモルファス シリコン (n+ a— Si)膜を連続して堆積し、その後、 a— Si膜、 n a— Si膜をフォトリソグ ラフィー技術を用いてパターユング (ドライエッチングにより n+ a— Si膜、 a— Si膜の一 部を除去)することによって、図 10 (c)に示すように、第 2絶縁層 12b (—部がゲート絶 縁膜 16として機能する）と、真性半導体層 17および不純物添加半導体層 18から構 成される島状の半導体構造 (半導体活性層領域)とを形成する。ここでは、厚さ 0. 4 m、比誘電率 7. 0の第 2絶縁層 12bを形成し、厚さが 50nm〜200nm程度の真性 半導体層 17、厚さが 40nm程度の不純物添加半導体層 18を形成する。
[0067] その後、スパッタリング法によって、 Mo膜、 A1膜、 Mo膜をこの順に形成し、フォトリ ソグラフィー技術によってこの積層膜をパターユングすることによって、ソース電極 14 S、ドレイン電極 14D、信号配線 13および補助容量電極 21を形成する。
[0068] 次に、図 10 (d)に示すように、島状の半導体構造のチャネルとなる領域 17cにおい て、ソース電極 14Sおよびドレイン電極 14Dをマスクとして、不純物添加半導体層 18 をドライエッチングにより除去する。なお、不純物添加半導体層 18を除去する際に、 真性半導体層 17の表面も薄くエッチングされる。
[0069] 続いて、図 10 (e)に示すように、 CVD法を用いて SiNを堆積することによって、厚 さ 150ηπ！〜 700nm程度の層間絶縁膜 19を基板 10のほぼ全面を覆うように形成し、 その後、フォトリソグラフィー技術を用いてコンタクトホール 19'を形成する。なお、層 間絶縁膜 19の材料として有機系の絶縁材料 (例えば感光性の榭脂材料)を用いて 厚さ 1. 0 /ζ πι〜3. O /z m程度の膜を形成してもよいし、また、層間絶縁膜 19は、 SiN などの無機絶縁材料カゝら形成された膜と、上述した有機系の絶縁材料カゝら形成され た膜とが積層された積層構造を有してもよ!ヽ。
[0070] 最後に、スパッタリング法を用いて厚さ lOOnmの ITO膜を形成し、この ITO膜をフ オトリソグラフィー技術を用いてパターユングする（エッチングの際には、ウエットエッチ ングを用いる）ことによって、図 10 (f)に示すように画素電極 15を形成する。なお、画 素電極 15の材料としては、ここで例示した ITOなどの透明導電材料に限定されず、 A1などの光反射性を有する金属材料を用いてもょ ヽ。
[0071] 上述のようにして、 TFT基板 100aが完成する。ここで例示した方法では、厚さ 1. 5 /z m、比誘電率 2. 5の第 1絶縁層 12aと、厚さ 0. 4 /ζ πι、比誘電率 7. 0の第 2絶縁層 12bとを含む多層絶縁膜 12が形成される。従って、走査配線 11と信号配線 13との 交差部に形成される容量の単位面積当りの容量値は、 1. 48 X 10— 5pF/ m2であ る。これに対し、従来のアクティブマトリクス基板のように、走査配線と信号配線との間 に厚さ 0. 、比誘電率 7. 0のゲート絶縁膜 (本実施形態の第 1絶縁層 12aに相 当）のみを形成すると、単位面積当たりの容量値は、 1. 55 X 10— 4pF/ m2となるの で、本実施形態の構成を採用することにより、交差部に形成される容量の値が 10分 の 1以下に低減されている。また、走査配線 11と画素電極 15との間にも第 1絶縁層 1 2aが介在するため、走査配線 11と画素電極 15との交差部につ 、ても大幅に容量値 を低減することができる。
[0072] なお、図 11および図 12に示すように、信号配線 13と略平行に延びる複数のシー ルド電極 23を設けてもよい。シールド電極 23は、走査配線 11と同一の導電膜をパタ 一-ングすることによって形成されている。このシールド電極 23は、補助容量配線 20 に接続され、一定の電位を与えられる。以下、シールド電極 23を設けない場合に発 生し得る問題と、シールド電極 23を設けることによって得られる利点を説明する。
[0073] シールド電極 23が存在しない場合、画素電極 15と信号配線 13との間で静電容量 が形成されてしまう。つまり、画素領域内の電気力線に着目して説明すると、電気力 線は、画素電極 15と対向電極とを結ぶように形成されるだけでなぐ画素電極 15と 信号配線 13とを結ぶようにも形成される。そのため、 1フレーム内で一定に保たれる べき画素電極 15の電位力 信号配線 13の電位の影響を受けて変動してしまう。
[0074] これに対し、シールド電極 23を設けると、画素電極 15から信号配線 13に向かう電 気力線を、シールド電極 23に導くことが可能になり、画素電極 15と信号配線 13との 間での容量の形成を妨げることができる。そのため、画素電極 15の電位が信号配線 13の電位の影響を受けて変動することを抑制することができる。つまり、シールド電 極 23は、画素電極 15を、信号配線 13によって生成される電場から遮蔽する機能を 有している。
[0075] 画素電極 15からの電気力線をより多くシールド電極 23に導き、画素電極 15の電位 の変動を効果的に抑制する観点からは、シールド電極 23は、図 12に示したように、 画素電極 15のエッジ部よりも信号配線 13に近い位置に配置されていることが好まし い。また、信号配線 13と画素電極 15との間の領域は、液晶表示装置においては光 漏れが発生する領域であるため、対向基板側に遮光体 (ブラックマトリクスとも呼ばれ る）を設けることによってこの領域を遮光することが好ましいが、図 12に示したように、 シールド電極 23を画素電極 15のエッジに重なるように配置することにより、対向基板 側の遮光体の幅を狭くすることが可能となり、液晶表示装置の開口率、透過率が向 上する。
[0076] (実施形態 2)
図 13および図 14に、本実施形態における薄膜トランジスタ (TFT) 14を模式的に 示す。本実施形態における TFT14では、図 13および図 14に示すように、チャネル 領域 17cが L字状に形成されている。
[0077] このような構成の L字型 TFT14においても、ゲート電極 14Gのエッジを第 1絶縁層 12aによって覆うことにより、ソース電極'ドレイン電極とゲート電極との間でのリークの 発生を抑制することができる。
[0078] また、半導体層 17と低積層領域 12Rとの相対的な配置関係を、電流経路が半導 体層 17の低積層領域 12R上に位置する部分を必ず経由するように設定することによ り、オフ特性を向上する効果が得られる。例えば図 13に示す構成では、低積層領域 12Rを L字状に形成することによって、低積層領域 12Rのチャネル幅方向に沿った 幅を半導体層 17のチャネル幅方向に沿った幅よりも広くしている。また、図 14に示す 構成では、半導体層 17に、チャネル幅方向に沿って切り欠かれた切り欠き部 17aを 設けている。
[0079] さらに、本構造では、図 13および図 14に示すように、ソース電極 14Sの低積層領 域 12Rに重なる部分の面積力 ドレイン電極 14Dの低積層領域 12Rに重なる部分の 面積よりも小さい。つまり、ソース電極およびドレイン電極の形状を互いに非対称な形 状とし、低積層領域 12Rとの重なりが少な 、方の電極をソース電極として選択して ヽ る。ゲート電極 14Gのエッジ部でのリーク発生が大幅に抑制される本発明の構造で は、ソース電極 14S ·ドレイン電極 14Dと低積層領域 12Rとが重なる面積とにほぼ比 例してリーク不良の発生率が決定される。ゲート電極 14Gとドレイン電極 14Dとの間 でのリークの発生が点欠陥の原因となるのに対し、ゲート電極 14Gとソース電極 14S との間でのリークの発生は線欠陥の原因となってしまう。そのため、ソース電極 14Sの 低積層領域 12Rに重なる部分の面積を、ドレイン電極 14Dの低積層領域 12Rに重 なる部分の面積よりも小さくすることにより、線欠陥の発生確率を低減することができ る。
[0080] (実施形態 3)
図 15および図 16に、本実施形態における TFT14を模式的に示す。本実施形態 における TFT14は、図 15および図 16に示すように、 2つのドレイン電極 14Dを有し ており、これら 2つのドレイン電極 14Dの間にソース電極 14Sが配置されている。この ような構成を採用すると、フォトマスクのァライメントずれが発生しても、ゲート ドレイ ン容量の変化を 2つのドレイン電極 14D間で相殺できるため、 TFT14全体としての ゲート ドレイン容量の変化を抑制することができる。
[0081] このような構成の TFT14においても、ゲート電極 14Gのエッジを第 1絶縁層 12aに よって覆うことにより、ソース Zドレイン層とゲート電極層との間でのリークの発生を抑 制することができる。また、半導体層 17と低積層領域 12Rとの相対的な配置関係を、 電流経路が半導体層 17の低積層領域 12R上に位置する部分を必ず経由するように 設定することにより、オフ特性を向上する効果が得られる。
[0082] また、図 15に示す構成では、矩形の低積層領域 12Rが設けられているのに対し、 図 16に示す構成では、低積層領域 12Rは、矩形の一部を切欠いた形状を有してい る。具体的には、低積層領域 12Rは、図 16に示すように、ソース電極 14Sに重なる 部分の一部が切欠かれた H字形状を有している。そのため、チャネル領域内のソー ス電極 14Sとゲート電極 14Gとの間の一部には第 1絶縁膜 12aが形成されており、図 16に示す構成では、図 15に示す構成よりもゲート ソース容量が低減される。
[0083] なお、本願明細書では、表示媒体層として液晶層を備えた液晶表示装置および液 晶表示装置用のアクティブマトリクス基板を例に本発明を説明したが、本発明はこれ に限定されるものではない。本発明は、有機 EL表示装置などの種々の表示装置用 のアクティブマトリクス基板に好適に用いられる。
産業上の利用可能性 [0084] 本発明によると、ソース電極'ドレイン電極とゲート電極との間でのリーク不良やオフ 特性の低下による歩留りの低下を伴うことなぐ薄膜トランジスタの電流駆動能力を向 上することができる。
[0085] 本発明による薄膜トランジスタは、優れた電流駆動能力を有して 、るので、種々の 表示装置のアクティブマトリクス基板に好適に用いられる。

Claims

請求の範囲
[1] ゲート電極と、
前記ゲート電極を覆う絶縁膜と、
前記絶縁膜上に設けられた半導体層と、
前記絶縁膜および前記半導体層上に設けられたソース電極およびドレイン電極と、 を備えた薄膜トランジスタであって、
前記絶縁膜は、第 1絶縁層と、前記第 1絶縁層の上層に位置する第 2絶縁層とを含 む多層絶縁膜であり、
前記多層絶縁膜は、前記第 1絶縁層が形成されていない低積層領域と、前記第 1 絶縁層と前記第 2絶縁層とが積層された高積層領域とを有し、
前記第 1絶縁層は、少なくとも前記ゲート電極のエッジを覆うように形成されており、 前記半導体層は、前記多層絶縁膜の前記低積層領域および前記高積層領域の 両方上にまたがって形成されており、
前記半導体層と前記低積層領域とは、前記ソース電極と前記ドレイン電極との間を 流れる電流の経路が、前記半導体層の、前記低積層領域上に位置する部分を必ず 経由するように配置されている薄膜トランジスタ。
[2] 前記電流の経路は、前記半導体層の前記低積層領域上に位置する部分を経由す る領域において、前記高積層領域と少なくとも 0. 5 m以上離れている請求項 1に記 載の薄膜トランジスタ。
[3] 前記半導体層は、チャネル幅方向に沿って切り欠かれた切り欠き部を有している請 求項 1または 2に記載の薄膜トランジスタ。
[4] 前記低積層領域のチャネル幅方向に沿った幅は、前記半導体層のチャネル幅方 向に沿った幅よりも広 、請求項 1または 2に記載の薄膜トランジスタ。
[5] 前記低積層領域は、チャネル幅方向に沿って突き出た突出部を有している請求項
1または 2に記載の薄膜トランジスタ。
[6] ゲート電極と、
前記ゲート電極を覆う絶縁膜と、
前記絶縁膜上に設けられた半導体層と、 前記絶縁膜および前記半導体層上に設けられたソース電極およびドレイン電極と、 を備えた薄膜トランジスタであって、
前記絶縁膜は、第 1絶縁層と、前記第 1絶縁層の上層に位置する第 2絶縁層とを含 む多層絶縁膜であり、
前記多層絶縁膜は、前記第 1絶縁層が形成されていない低積層領域と、前記第 1 絶縁層と前記第 2絶縁層とが積層された高積層領域とを有し、
前記第 1絶縁層は、少なくとも前記ゲート電極のエッジを覆うように形成されており、 前記半導体層は、前記多層絶縁膜の前記低積層領域および前記高積層領域の 両方上にまたがって形成されており、さらに、チャネル幅方向に沿った幅が前記低積 層領域よりも狭 、領域を有して 、る薄膜トランジスタ。
[7] 前記ソース電極および前記ドレイン電極の前記低積層領域に重なる部分には前記 半導体層が重なっている請求項 1から 6のいずれかに記載の薄膜トランジスタ。
[8] 前記ソース電極の前記低積層領域に重なる部分の面積は、前記ドレイン電極の前 記低積層領域に重なる部分の面積よりも小さ 、請求項 1から 7の 、ずれかに記載の 薄膜トランジスタ。
[9] 前記第 1絶縁層は、有機成分を含む絶縁材料から形成されており、前記第 2絶縁 層は、無機絶縁材料から形成されて ヽる請求項 1から 8の 、ずれかに記載の薄膜トラ ンジスタ。
[10] 前記第 1絶縁層は、前記第 2絶縁層よりも厚ぐ且つ、前記第 2絶縁層よりも比誘電 率が低 、、請求項 1から 9の 、ずれかに記載の薄膜トランジスタ。
[11] 前記第 1絶縁層の厚さは、 1. O /z m以上 4. 0 m以下である請求項 1から 10のい ずれかに記載の薄膜トランジスタ。
[12] 前記第 1絶縁層は、 4. 0以下の比誘電率を有するスピンオンガラス（SOG)材料か ら形成されて 、る請求項 1から 11の 、ずれかに記載の薄膜トランジスタ。
[13] 基板と、
前記基板上に設けられた請求項 1から 12のいずれかに記載の複数の薄膜トランジ スタと、
前記複数の薄膜トランジスタの前記ゲート電極に電気的に接続された複数の走査 配線と、
前記複数の薄膜トランジスタの前記ソース電極に電気的に接続された複数の信号 配線と、
を備えたアクティブマトリクス基板。
請求項 13に記載のアクティブマトリクス基板を備えた表示装置。
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