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WO2007040183A1 - シリコン系薄膜光電変換装置、その製造方法およびその製造装置 - Google Patents

シリコン系薄膜光電変換装置、その製造方法およびその製造装置 Download PDF

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WO2007040183A1
WO2007040183A1 PCT/JP2006/319510 JP2006319510W WO2007040183A1 WO 2007040183 A1 WO2007040183 A1 WO 2007040183A1 JP 2006319510 W JP2006319510 W JP 2006319510W WO 2007040183 A1 WO2007040183 A1 WO 2007040183A1
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WO
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photoelectric conversion
semiconductor layer
type semiconductor
type
silicon
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PCT/JP2006/319510
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French (fr)
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Katsushi Kishimoto
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Sharp Corp
Original Assignee
Sharp Corp
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Publication date
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Definitions

  • Silicon-based thin film photoelectric conversion device manufacturing method thereof, and manufacturing device thereof
  • the present invention relates to a silicon-based thin film photoelectric conversion device having good performance, a method for manufacturing the same, and a device for manufacturing the same, and in particular, a silicon-based thin film photoelectric conversion device with dramatically improved production cost and production efficiency,
  • the present invention relates to a manufacturing method and a manufacturing apparatus thereof.
  • the terms “polycrystalline”, “microcrystalline”, and “crystalline” shall mean those partially including an amorphous state.
  • a major feature of this solar cell is that a semiconductor film or a metal electrode film is laminated on an inexpensive substrate with a large area using a film deposition apparatus such as a plasma CVD apparatus or a sputtering apparatus, and then a laser pattern is formed.
  • a technique such as Jung to separate and connect solar cell cells fabricated on the same substrate, it is possible to achieve both low cost and high performance solar cells.
  • CVD equipment which is the key device for device fabrication
  • a plurality of film forming chambers are connected in a straight line, or an intermediate chamber is provided in the center, and a plurality of chambers are provided around the inline system.
  • a multi-chamber system in which a film formation chamber is arranged is employed.
  • the flow line for substrate transfer is linear, so even if maintenance is partially required, the entire system must be stopped.
  • the entire production line is stopped.
  • a substrate to be deposited is formed in each deposition chamber via an intermediate chamber. Because there is a movable partition that can maintain airtightness between each film formation chamber and the intermediate chamber, even if a problem occurs in one film formation chamber, The deposition chamber can be used and production is not totally stopped.
  • this multi-chamber type production apparatus there are a plurality of substrate flow lines through the intermediate chamber, and it is inevitable that the mechanical structure of the intermediate chamber is complicated. For example, the mechanism for moving the substrate while maintaining the airtightness between the intermediate chamber and each deposition chamber is complicated and expensive. There is also a problem that the number of film forming chambers arranged around the intermediate chamber is spatially limited.
  • a p-type semiconductor layer, an i-type microcrystalline silicon-based photoelectric conversion layer, and an n-type semiconductor layer are sequentially formed in the same plasma CVD deposition chamber, and p
  • a method for manufacturing a silicon-based thin film photoelectric conversion device characterized in that the type semiconductor layer is formed under the condition that the pressure in the film forming chamber is 667 Pa (5 Torr) or more (for example, Japanese Patent Laid-Open No. 2000-252495).
  • Publication see Patent Document 1. According to this method, a photoelectric conversion device having good performance and quality can be manufactured with a simple device at low cost and high efficiency.
  • a p-type semiconductor layer, an i-type silicon-based photoelectric conversion layer, and an n-type semiconductor are repeatedly obtained in the same film forming chamber by using this method in order to improve the target productivity.
  • a layer hereinafter also referred to as a “pin layer”.
  • the structure in which the p-type layer, the i-type layer, and the n-type layer are arranged in this order is also referred to as a “pin structure”).
  • the n-type dopant in the n-type layer in the residual film formed on the cathode and Z in the film formation chamber or the interior surface forms the next P-type semiconductor layer and i-type silicon-based photoelectric conversion layer.
  • a P-type layer is formed on the force sword of the film forming chamber and Z or on the inner surface, and then an i-type silicon photoelectric An i-type layer is formed on the P-type layer when the conversion layer is formed, and an n-type layer is formed on the i-type layer when the n-type semiconductor layer is formed next.
  • P-type layer, i-type layer, and n-type layer are stacked as residual films on the sword and Z of the plasma CVD film forming chamber. A film is formed.
  • the n-type dopant in the n-type layer in the residual film (also referred to as n-type impurity atoms, hereinafter the same) forms the next p-type semiconductor layer and i-type silicon-based photoelectric conversion layer at the initial stage.
  • the problem is that type dopants are mixed into the p-semiconductor layer and the i-type silicon-based photoelectric conversion layer.
  • the n-type dopant weakens the function of the p-type dopant (also referred to as P-type impurity atom, hereinafter the same), and thus a solar cell is manufactured.
  • the space charge required for the p-type semiconductor layer cannot be secured.
  • the conventional manufacturing conditions for a good P-type semiconductor layer are used !, it adversely affects various parameters of the solar cell, such as a reduction in open circuit voltage and polarity factor.
  • Patent Document 1 Japanese Patent Laid-Open No. 2000-252495
  • Patent Document 2 Japanese Patent Laid-Open No. 2000-243993
  • Patent Document 3 Japanese Patent Laid-Open No. 2000-252496
  • the present invention provides a silicon-based thin film photoelectric conversion device having good quality and high photoelectric conversion efficiency.
  • the present invention provides a method for manufacturing a low-cost and high-efficiency device using a simple manufacturing apparatus, a manufacturing apparatus, and a silicon-based thin film photoelectric conversion device having good characteristics manufactured by the manufacturing method and manufacturing apparatus. Objective. Furthermore, using the same plasma CV D film forming chamber repeatedly, a manufacturing method capable of manufacturing a silicon-based thin film photoelectric conversion device with a high yield, a manufacturing device, and a manufacturing method and a manufacturing device having good characteristics. Another object of the present invention is to provide a silicon-based thin film photoelectric conversion device.
  • the present invention provides a first p-type semiconductor layer, an i-type amorphous silicon-based photoelectric conversion layer, a first n-type semiconductor layer, a second p on a transparent conductive film formed on a substrate.
  • Type p-type semiconductor layer, i-type microcrystalline silicon photoelectric conversion layer, and second n-type semiconductor layer are sequentially formed in the same plasma CVD deposition chamber to form a double-pin structure stack, and the first p Type semiconductor layer, i-type amorphous silicon-based photoelectric conversion layer, and first n-type semiconductor layer have a deposition pressure in the plasma CVD deposition chamber of 2 OOPa to 3000Pa and a power density per electrode unit area of 0 .
  • a method for manufacturing a silicon-based thin-film photoelectric conversion device characterized in that it is formed by OlWZcm 2 than on 0. 3WZcm 2 below.
  • the silicon thin film photoelectric conversion device including the double pin structure laminate is also subjected to plasma CVD deposition chamber force. Unloads and removes residual film on the force sword in the plasma CVD deposition chamber and on the Z or chamber surface.
  • a method for manufacturing a silicon-based thin film photoelectric conversion device according to the present invention is further provided on the second n-type semiconductor layer of the double pin structure laminate formed by the above manufacturing method.
  • At least one crystalline pin structure stack composed of a p-type semiconductor layer, an i-type crystalline silicon-based photoelectric conversion layer, and an n-type semiconductor layer can be stacked.
  • the present invention is also a silicon-based thin film photoelectric conversion device including a transparent conductive film formed on a substrate and a double pin structure laminate, wherein the double pin structure laminate is transparent.
  • a first P-type semiconductor layer, an i-type amorphous silicon photoelectric conversion layer, and a first It is composed of an n-type semiconductor layer, a second p-type semiconductor layer, an i-type microcrystalline silicon-based photoelectric conversion layer, and a second n-type semiconductor layer.
  • the first n-type semiconductor layer and the second p-type semiconductor layer are The silicon-based thin film photoelectric conversion device is characterized in that the impurity nitrogen atom concentration is 1 ⁇ 10 19 cm 3 or less and the impurity oxygen atom concentration is 1 ⁇ 10 2 Q cm 3 or less.
  • the present invention is a silicon-based thin film photoelectric conversion device including a transparent conductive film formed on a substrate and a double pin structure laminate, wherein the double pin structure laminate is transparent.
  • the first n-type semiconductor layer has a conductivity-determining impurity atom concentration of 3 ⁇ 10 19 cm 3 or less
  • the second p-type semiconductor layer has a conductivity
  • This silicon-based thin film photoelectric conversion device is characterized in that the type-determining impurity atom concentration is 5 ⁇ 10 19 cm 3 or less.
  • a p-type semiconductor layer, an i-type amorphous silicon-based photoelectric conversion layer, and an n-type semiconductor layer are formed on the transparent conductive film formed on the substrate in the same plasma CVD film formation chamber.
  • the P-type semiconductor layer, i-type amorphous silicon-based photoelectric conversion layer, and n-type semiconductor layer are formed in a plasma CVD deposition chamber with a deposition pressure of 200 Pa or more and 3000 Pa or less and per unit area of the electrode.
  • This is a method for manufacturing a silicon-based thin film photoelectric conversion device formed with a power density of 0. OlWZcm 2 or more and 0.3 WZcm 2 or less.
  • the silicon-based thin film photoelectric conversion device including the amorphous pin structure stacked body is subjected to plasma CVD.
  • Deposition chamber force unloads and removes residual film on the force sword and Z or chamber surface of the plasma CVD deposition chamber.
  • the present invention provides a first p-type semiconductor layer, a first i-type amorphous silicon-based photoelectric conversion layer, and a first n-type semiconductor layer on a transparent conductive film formed on a substrate.
  • a second p-type semiconductor layer, a second i-type amorphous silicon-based photoelectric conversion layer, and a second n-type semiconductor layer are sequentially formed in the same plasma CV D deposition chamber to form a double pin structure.
  • a stack is formed, the first p-type semiconductor layer, the first i-type amorphous silicon-based photoelectric conversion layer, the first n-type semiconductor layer, the second p-type semiconductor layer, the second i-type non-layer
  • the crystalline silicon-based photoelectric conversion layer and the second n-type semiconductor layer have a deposition pressure in the plasma CVD deposition chamber of 200 Pa or more and 3000 Pa or less and the electric power per unit area of the electrode.
  • a method for producing a silicon emissions-based thin-film photoelectric conversion device characterized in that the force density is formed at 0. OlWZcm 2 or 0. 3WZcm 2 below.
  • the silicon thin film photoelectric conversion device including the double pin structure laminate is also subjected to plasma CVD deposition chamber force. Unloads and removes residual film on the force sword in the plasma CVD deposition chamber and on the Z or chamber surface.
  • the present invention is a silicon-based thin film photoelectric conversion device manufactured by the above manufacturing method.
  • the present invention is a manufacturing apparatus for a silicon-based thin film photoelectric conversion device used in the above manufacturing method, and the manufacturing apparatus for the silicon-based thin film photoelectric conversion device includes a force sword and an anode inside.
  • a plasma CVD film forming chamber disposed; a gas pressure adjusting unit for adjusting a gas pressure in the plasma CVD film forming chamber; and a power supply unit for supplying power to the power sword.
  • the gas pressure adjustment unit can control the gas pressure in the CVD film formation chamber in the range of 200 Pa to 3000 Pa, and the power supply unit sets the power density per unit area of the force sword 0. OlWZcm 2 or more 0
  • the present invention it is possible to form a thin film having one or more pin structure laminates by using the same plasma CVD film forming chamber, and a silicon having good quality and high photoelectric conversion efficiency.
  • a thin film photoelectric conversion device having good characteristics manufactured by a method, a manufacturing apparatus, and a manufacturing method and a manufacturing apparatus for manufacturing a thin film photoelectric conversion device at low cost and with high efficiency using a simple manufacturing apparatus Can be provided.
  • FIG. 1 is a schematic sectional view showing one embodiment of a silicon-based thin film photoelectric conversion device according to the present invention.
  • FIG. 2 is a schematic view of a plasma CVD apparatus used in the present invention.
  • FIG. 3 is a schematic sectional view showing another embodiment of the silicon-based thin film photoelectric conversion device according to the present invention.
  • FIG. 4 is a flowchart schematically showing one embodiment of a method for producing a silicon-based thin film photoelectric conversion device according to the present invention.
  • FIG. 5 is a schematic cross-sectional view showing still another embodiment of a silicon-based thin film photoelectric conversion device according to the present invention.
  • FIG. 6 is a schematic cross-sectional view showing still another embodiment of the silicon-based thin film photoelectric conversion device according to the present invention.
  • FIG. 7 is a schematic cross-sectional view showing one embodiment of an apparatus for producing a silicon-based thin film photoelectric conversion device according to the present invention.
  • FIG. 8 is a diagram showing the relationship between the number of formations and the photoelectric conversion efficiency of the laminated silicon-based thin film photoelectric conversion device repeatedly manufactured in Example 1.
  • FIG. 9 is a diagram showing the relationship between the number of formations and the photoelectric conversion efficiency of the laminated silicon-based thin film photoelectric conversion device repeatedly produced in Example 2.
  • FIG. 10 is a graph showing the relationship between the number of formations and the photoelectric conversion efficiency of a silicon-based thin film photoelectric conversion device repeatedly manufactured in Example 3.
  • FIG. 11 is a graph showing the relationship between the number of formations and the photoelectric conversion efficiency of the laminated silicon thin film photoelectric conversion device repeatedly produced in Example 4.
  • One embodiment of the method for producing a silicon-based thin film photoelectric conversion device includes a step of forming a transparent conductive film 2 on a substrate 1 with reference to FIGS.
  • the step of forming the double pin structure stack 30 by sequentially forming the second n-type semiconductor layer 23 and forming the double pin structure stack 30.
  • the first p-type semiconductor layer 11, the i-type amorphous silicon-based photoelectric conversion layer 12, and the first n-type semiconductor layer 13 are formed in a chamber 220.
  • the power density per unit area of the electrode is 0. OlWZcm 2 or more and 0.3 WZcm 2 or less.
  • the first p-type is formed on the transparent conductive film 2 formed on the substrate 1.
  • Semiconductor layer 11, i-type amorphous silicon-based photoelectric conversion layer 12, first n-type semiconductor layer 13, second p-type semiconductor layer 21, i-type microcrystalline silicon-based photoelectric conversion layer 22 and second n-type The semiconductor layer 23 is successively formed in the same plasma CVD film forming chamber 220 to form the double pin structure laminate 30.
  • the first p-type semiconductor layer 11, the i-type amorphous silicon-based photoelectric conversion layer 12, and the first n-type semiconductor layer 13 have a deposition pressure in the plasma CVD deposition chamber of 200 Pa to 3000 Pa and electrodes power density per unit area is formed by 0. 3WZcm 2 hereinafter 0. OlWZcm 2 or more.
  • the distance between the cathode 222 and the anode 223 in the same plasma CVD deposition chamber 220 is preferably in the range of 3 mm to 20 mm, and is preferably fixed. preferable.
  • a double pin of an amorphous pin structure laminate 10 having an i-type amorphous silicon photoelectric conversion layer 12 and a microcrystalline pin structure laminate 20 having an i-type microcrystalline silicon photoelectric conversion layer 22 When forming a photoelectric conversion device having a structure laminate 30 (in this way, a silicon thin film photoelectric conversion device having a double pin structure laminate is also referred to as a stacked silicon thin film photoelectric conversion device),
  • the pin structure laminate is usually formed in a separate plasma CVD deposition chamber. In the plasma CVD film forming chamber in which the i-type microcrystalline silicon photoelectric conversion layer 22 is formed, the distance between the force sword and the anode is set small in order to form a high-quality film.
  • the distance between the force sword and the anode should be, for example, 3 mm to 20 mm, preferably 5 mm to 15 mm, more preferably 7 mm to 12 mm. is there.
  • the distance between the force sword and the anode it is usual to set the distance between the force sword and the anode larger. This is because if the distance between the force sword and the anode is set small, the force sword inhomogeneous force at that distance will greatly affect the distribution in the force sword surface of the electric field strength between the force sword and the substrate on the anode.
  • the source gas introduced into the plasma CVD film forming chamber is larger than when the i-type microcrystalline silicon-based photoelectric conversion layer 22 is formed. This is because the gas composition easily discharges and the degree of freedom in the distance between the force sword and the anode is large.
  • a pin structure stack having the i-type amorphous silicon-based photoelectric conversion layer 12 and a pin structure stack having the i-type microcrystalline silicon-based photoelectric conversion layer 22 are formed in the same plasma CVD process.
  • the i-type amorphous silicon photoelectric conversion layer 12 is formed with the same electrode structure.
  • the formation pressure of the amorphous pin structure laminate 10 having the i-type amorphous silicon-based photoelectric conversion layer 12 is set to a higher film formation pressure than the normal conditions,
  • the power density per unit area of the force sword 222 small, it is possible to use the effect of reducing the mixing or diffusion of powerful impurities, which is not conceivable in the past, in the same plasma CVD deposition chamber 220.
  • the double-pin structure laminate 30 is repeatedly formed, it is possible to manufacture the laminated silicon thin film photoelectric conversion device 100 having high photoelectric conversion efficiency.
  • the first p-type semiconductor layer 11 is formed under conditions where the deposition pressure is 200 Pa or more and 3000 Pa or less and the power density per electrode unit area is 0. OlWZcm 2 or more and 0.3 WZcm 2 or less.
  • I-type amorphous silicon-based photoelectric conversion layer 12 and first n-type semiconductor layer 13 By successively forming the amorphous pin structure layered body 10 (p-type layer, i-type layer and n-type layer are formed in this order, and the i-type layer is amorphous in the same plasma CVD deposition chamber. The same shall apply hereinafter).
  • power is supplied to the force sword when forming the pin structure laminate, and thus the power density per electrode unit area is the electrode unit of the force sword. It means the power density per area.
  • the n-type impurity atoms in the first n-type semiconductor layer 13 and the remaining film in the deposition chamber are transferred to other layers.
  • the second P-type semiconductor layer 21 and the i-type microcrystalline silicon-based photoelectric conversion layer 22 are difficult to diffuse.
  • the first n-type semiconductor layer 13 may be either an amorphous semiconductor or a crystalline semiconductor, but is preferably a crystalline semiconductor. Since the crystalline portion included in the crystalline semiconductor has high doping efficiency of n-type impurity atoms, the first n-type semiconductor layer 13 includes the crystalline portion, so that the desired conductivity can be achieved without increasing the n-type impurity atom concentration. Rate can be obtained. Therefore, the n-type impurity atom concentration in the first n-type semiconductor layer 13 can be lowered, and the diffusion to other layers can be reduced.
  • the first p-type semiconductor layer 11 and the i-type amorphous silicon-based photoelectric conversion layer 12 obtained by the formation conditions of the amorphous pin structure stacked body 10 as described above are stacked in a double pin structure. Even when the body is repeatedly formed, it is not easily affected by the n-type impurity atoms of the residual film formed in the plasma CVD film formation chamber when the second n-type semiconductor layer 23 is formed.
  • the film formation pressure of 200 Pa or higher is higher than the conventional conditions for forming an amorphous silicon-based semiconductor layer (for example, about lOOPa to 120 Pa).
  • the front force for forming these layers is also increased on the force sword 222 and Z or
  • the n-type impurity atoms released from the second n-type semiconductor layer 23 are deposited on the inner surface 221 to reduce the mean free path (the distance that can be moved in the plasma CVD film-forming chamber) and to be formed.
  • the amount of n-type impurity atoms taken into the p-type semiconductor layer 11 of 1 and the i-type amorphous silicon-based photoelectric conversion layer 12 can be reduced.
  • the thin film photoelectric It is possible to form a silicon-based semiconductor thin film having a good film quality for the conversion device.
  • the first p-type semiconductor layer 11 and the i-type amorphous silicon-based photoelectric conversion layer 12 are formed with a low power density of 0.3 WZcm 2 or less per electrode unit area, whereby a cathode is formed.
  • the energy of electrons and ions in the plasma colliding with 222 can be reduced. Since the n-type impurity atoms are knocked out by the electrons and ions in the plasma from the second n-type semiconductor layer 23 attached to the force sword 222, the first n-type impurity atoms are formed by reducing their energy. The amount of n-type impurity atoms taken into the P-type semiconductor layer 11 and the i-type amorphous silicon photoelectric conversion layer 12 can be reduced.
  • the first p-type semiconductor layer 11 and the i-type amorphous silicon-based photoelectric conversion layer 12 under the formation conditions with a power density of 0. OlWZcm 2 or more, good film quality for a thin-film photoelectric conversion device is obtained.
  • the silicon-based semiconductor thin film can be formed.
  • the following stacked silicon thin film photoelectric conversion device 100 can be manufactured by forming the double pin structure laminate 30.
  • the first p-type semiconductor layer 11 is formed on the force sword 222 and / or the interior surface 221.
  • the amount of p-type impurity atoms in the p-type semiconductor layer adhering to the i-type amorphous silicon photoelectric conversion layer 12 is reduced.
  • the n-type layer, the i-type layer, and the p-type layer are formed in this order by forming the p-type layer, the i-type layer, and the n-type layer in this order on each of the pin structure laminates described above.
  • the influence of impurity atoms on the i-type layer, which is a photoelectric conversion layer is reduced.
  • n-type impurity atoms for example, phosphorus atoms
  • p-type impurity atoms for example, boron atoms
  • the thickness of the first p-type semiconductor layer 11 is such that a sufficient internal electric field is applied to the i-type amorphous silicon-based photoelectric conversion layer 12. 2 nm or more is preferable 5 nm or more is more preferable.
  • the thickness of the first p-type semiconductor layer 11 is the incident side of the inactive layer. From the viewpoint that it is necessary to suppress the amount of light absorption, 50 nm or less is preferable, and 30 nm or less is more preferable.
  • the thickness of the i-type amorphous silicon-based photoelectric conversion layer 12 is preferably 0.1 ⁇ m or more in terms of exhibiting a sufficient function as an amorphous thin-film photoelectric conversion layer.
  • the thickness of the i-type amorphous silicon photoelectric conversion layer 12 is preferably 0.5 m or less, more preferably 0.4 m or less, from the viewpoint that a sufficient internal electric field is required.
  • the thickness of the first n-type semiconductor layer 13 is preferably 2 nm or more, more preferably 5 nm or more in terms of providing a sufficient internal electric field to the i-type amorphous silicon-based photoelectric conversion layer 12.
  • the thickness of the first n-type semiconductor layer 13 is the n-type in the residual film that may be diffused into the i-type amorphous silicon photoelectric conversion layer during the etching process of the residual film described later. In view of facilitating the operation of reducing the amount of impurity atoms and removing the residual film containing n-type impurity atoms, 50 nm or less is preferable, and 30 nm or less is more preferable.
  • the thickness of the second p-type semiconductor layer 21 is preferably 2 nm or more in terms of providing a sufficient internal electric field to the i-type microcrystalline silicon photoelectric conversion layer 22. More than 5nm is more preferable.
  • the thickness of the second p-type semiconductor layer 21 is preferably 50 nm or less, more preferably 30 nm or less, because it is necessary to suppress the amount of light absorption on the incident side of the inactive layer.
  • the thickness of the i-type microcrystalline silicon photoelectric conversion layer 22 is 0.5 m or more, preferably 1 ⁇ m or more, in order to exhibit sufficient functions as a silicon thin film photoelectric conversion layer containing microcrystals. Is more preferred.
  • the thickness of the i-type microcrystalline silicon-based photoelectric conversion layer 22 is preferably 20 m / z m or less, more preferably 15 m or less, from the viewpoint of ensuring the productivity of the device.
  • the thickness of the second n-type semiconductor layer 23 is preferably 2 nm or more and more preferably 5 nm or more in terms of giving a sufficient internal electric field to the i-type microcrystalline silicon-based photoelectric conversion layer 22.
  • the thickness of the second n-type semiconductor layer 23 is preferably 50 nm or less, more preferably 30 nm or less, from the viewpoint that the light absorption amount of the inactive layer needs to be suppressed.
  • the first p-type semiconductor layer 11 is an amorphous silicon-based semiconductor or a crystalline silicon-based semiconductor, and has a deposition pressure of 200 Pa or more and 3000 Pa or less, preferably 300 Pa or more and 2000 Pa or less, more preferably 400 Pa or more. It is formed under conditions of 1500 Pa or less.
  • the first p-type semiconductor layer 11 has a power density per electrode unit area of not less than 0.005 OlWZcm 2 and not more than 0.3 W / cm 2, preferably not less than 0.015 WZcm 2 and not more than 0.2 WZcm 2 , more preferably It is formed under the condition of 0.02 W Zcm 2 or more and 0.15 WZcm 2 or less.
  • the substrate 1 substrate temperature is 250 It is preferable that the temperature is not higher than ° C.
  • the substrate substrate temperature refers to the temperature of the substrate on which the substrate is placed, and is substantially equal to the temperature of the substrate.
  • the substrate 1 is usually placed on the anode 223, and in this case means the temperature of the anode.
  • the source gas introduced into the plasma CVD film forming chamber preferably includes a silane-based gas and a dilution gas containing hydrogen gas.
  • the source gas may contain methane or trimethyldiborane for the purpose of reducing the amount of light absorption in the first p-type semiconductor layer 11.
  • the impurity atom that determines the conductivity type of the first p-type semiconductor layer 11 is not particularly limited, but is said to be versatile with a high doping effect. From the point of view, it is preferably a boron atom or an aluminum atom.
  • the i-type amorphous silicon-based photoelectric conversion layer 12 is formed under conditions where the film forming pressure is 200 Pa or more and 3000 Pa or less, preferably 300 Pa or more and 2000 Pa or less, more preferably 400 Pa or more and 1500 Pa or less.
  • the i-type amorphous silicon-based photoelectric conversion layer 12 has a power density per electrode unit area of not less than 0.005 OlWZcm 2 and not more than 0.3 WZcm 2 , preferably not less than 0.015 W / cm 2 and not more than 0.2 WZcm 2. More preferably, it is formed under the conditions of 0.02 WZcm 2 or more and 0.15 WZcm 2 or less.
  • the base temperature of the substrate 1 is preferably 250 ° C.
  • the flow rate of the dilution gas relative to the silane gas is preferably 5 times or more, more preferably 20 times or less, and more preferably 15 times or less. . In this way, an amorphous i-type photoelectric conversion layer having good film quality can be formed.
  • the first n-type semiconductor layer 13 is an amorphous silicon-based semiconductor or a crystalline silicon-based semiconductor, and has a deposition pressure of 200 Pa or more and 3000 Pa or less, preferably 300 Pa or more and 2000 Pa or less, more preferably 400 Pa or more. It is formed under conditions of 1500 Pa or less.
  • the first n-type semiconductor layer 13 has a power density per electrode unit area of not less than 0.005 OlWZcm 2 and not more than 0.3 W / cm 2, preferably not less than 0.015 WZcm 2 and not more than 0.2 WZcm 2 , more preferably It is formed under the condition of 0.02 W Zcm 2 or more and 0.15 WZcm 2 or less.
  • the base temperature of the substrate 1 is preferably 250 ° C. or lower.
  • the i-type amorphous silicon photoelectric conversion layer 12 and later A microcrystalline pin structure laminate 20 (p-type layer, i-type formed from the second p-type semiconductor layer 21, the i-type microcrystalline silicon photoelectric conversion layer 22 and the second n-type semiconductor layer 23 formed.
  • a first n-type semiconductor layer 13 that is not affected by n-type impurity atoms is formed on a stacked body in which an n-type layer and an n-type layer are formed in this order, and the i-type layer is a microcrystal. be able to.
  • the impurity nitrogen atom concentration is set to 1 ⁇ 10. 1 9 cm 3 or less, it is possible to make the impurity concentration of oxygen atoms and 1 X 10 2Q cm 3 or less. As a result, a good ohmic junction can be obtained between the first n-type semiconductor layer 13 and the second p-type semiconductor layer 21 without inserting an extra recombination layer in the middle.
  • the conductivity determining impurity atom of the first n-type semiconductor layer 13 is not particularly limited, but is preferably a phosphorus atom from the viewpoint of versatility with high driving efficiency.
  • the content of phosphorus atoms relative to silicon atoms in the raw material gas is preferably 0.05 atomic% or more, more preferably 0.1 atomic% or more, in order to obtain a sufficient doping effect, and avoids film quality deterioration. Therefore, it is preferably 3 atomic% or less, more preferably 1 atomic% or less.
  • atomic% refers to the percentage of the number of atoms of doping atoms to the number of atoms of silicon atoms expressed as a percentage.
  • the conductivity type determining impurity atom concentration of the first n-type semiconductor layer can be 3 ⁇ 10 19 cm 3 or less.
  • the second p-type semiconductor layer 21 may be formed under general formation conditions (for example, described in the publication of Japanese Patent Application Laid-Open No. 2000-243993).
  • the film forming pressure is about 600 Pa to 3000 Pa.
  • a P-type microcrystalline silicon layer formed with a power density per area in the range of 0.05 WZcm 2 force and 0.3 WZcm 2 can be obtained.
  • the second p-type semiconductor layer 21 is, for example, a p-type amorphous or microcrystalline silicon thin film doped with 0.01 atom% or more and 5 atom% or less of boron atoms as conductivity type determining impurity atoms. can do.
  • the substrate 1 has a substrate temperature of 250 ° C. or lower, and the source gas introduced into the plasma CVD deposition chamber includes a silane-based gas and a dilution gas containing hydrogen gas. It is preferable to be formed under conditions.
  • the source gas may contain methane or trimethyldiborane for the purpose of reducing the amount of absorption in the second p-type semiconductor layer 21.
  • the substrate 1 substrate temperature is preferably 250 ° C or less.
  • the impurity nitrogen atom concentration is set to 1 ⁇ 10. 1 9 cm 3 or less, it is possible to make the impurity concentration of oxygen atoms and 1 X 10 2Q cm 3 or less. Thereby, a good ohmic junction can be obtained between the first n-type semiconductor layer 13 and the second p-type semiconductor layer 21 without inserting, for example, a recombination layer in the middle.
  • the conductivity-determining impurity atoms of the second p-type semiconductor layer 21 are not particularly limited, but boron atoms, aluminum atoms, and the like are used because they have versatility with high driving efficiency. Is preferred.
  • the conductivity determining impurity concentration of the second p-type semiconductor layer 21 can be 5 ⁇ 10 19 cm 3 or less, and the first n-type semiconductor layer 13 can be inserted without inserting an extra recombination layer in the middle. And a good ohmic junction can be obtained between the first p-type semiconductor layer 21 and the second p-type semiconductor layer 21.
  • the i-type microcrystalline silicon-based photoelectric conversion layer 22 may be formed under general formation conditions (for example, described in Japanese Patent Application Laid-Open No. 2000-243993).
  • the film formation pressure is about 600 Pa to 300 OPa
  • An i-type microcrystalline silicon layer formed with a power density per electrode unit area in the range of 0.05 WZcm 2 to 0.3 WZcm 2 can be obtained.
  • the i-type microcrystalline silicon-based photoelectric conversion layer 22 is formed without affecting the i-type amorphous silicon-based photoelectric conversion layer 12 by setting the base temperature of the substrate 1 to preferably 250 ° C or lower. it can.
  • the flow rate of the dilution gas with respect to the silane gas is preferably 30 times or more, more preferably 100 times or less, and more preferably 80 times or less. .
  • the peak intensity ratio I Zl force more than 10 der following peaks in SSOnm 1 for peak in Arufaderutaomikuron'itapai 1 as measured by Raman spectroscopy
  • I-type microcrystalline silicon photoelectric conversion layer 22 is obtained.
  • the i-type microcrystalline silicon photoelectric conversion layer 22 is capable of obtaining a sufficient crystallization rate, and removes the residual film formed on the force sword and Z or the interior surface of the deposition chamber described later ( The i-type silicon photoelectric conversion layer can be formed with good reproducibility even after performing the same process.
  • the second n-type semiconductor layer 23 is formed by general formation conditions (for example, Japanese Patent Application Laid-Open No. 2000-243993). Such as 3000Pa order of Yogu example deposition pressure 600Pa be formed in according) to broadcast, n-type formed in the range of power density 0. 05W / cm 2 per unit electrodes area of about 0. 3W / cm 2 It can be a microcrystalline silicon layer.
  • the second n-type semiconductor layer 23 can be formed without affecting the i-type amorphous silicon-based photoelectric conversion layer by setting the base temperature of the substrate 1 to preferably 250 ° C or lower. .
  • the conductivity-determining impurity atoms of the second n-type semiconductor layer 23 but phosphorus atoms are preferred from the viewpoint of high versatility with high doping efficiency.
  • the phosphorus atom content relative to the silicon atoms in the source gas is preferably 0.1 atomic% or more, more preferably 0.3 atomic% or more from the viewpoint of obtaining a sufficient doping effect, and avoids deterioration of film quality. From this point, it is preferably 5 atomic% or less, more preferably 3 atomic% or less.
  • the amorphous pin structure stack 10 (that is, the first p-type semiconductor layer 11, the i-type amorphous silicon-based photoelectric conversion layer) 12 and first n-type semiconductor layer 13) and microcrystalline pin structure stack 20 (that is, second p-type semiconductor layer 21, i-type microcrystalline silicon-based photoelectric conversion layer 22 and second n-type semiconductor layer 23) )
  • microcrystalline pin structure stack 20 that is, second p-type semiconductor layer 21, i-type microcrystalline silicon-based photoelectric conversion layer 22 and second n-type semiconductor layer 23
  • FIG. 1 and FIG. 2 in Embodiment 1 Another embodiment of the method for producing a silicon-based thin film photoelectric conversion device of the present invention is described with reference to FIG. 1 and FIG. 2 in Embodiment 1 above after the step of forming the double pin structure laminate.
  • a silicon-based thin film photoelectric conversion device 100 including the double pin structure laminate is carried out. After that, by removing the residual film formed on the force sword and Z or on the chamber surface of the plasma CVD film forming chamber, the stacked silicon thin film photoelectric conversion device 100 having good quality and performance can be made identical. It can be repeatedly manufactured in the plasma CVD deposition chamber.
  • the power sword 222 of the plasma CVD deposition chamber 220 is formed before the amorphous pin structure stack 10 is formed.
  • the residual film on top and Z or the interior surface 221 is completely removed, and the next stacked silicon-based thin film photoelectric conversion device 100 by impurity atoms (n-type dopant) in the second n-type layer in the remaining film 100 It is preferable to completely remove the influence of diffusion into the amorphous pin structure laminate 10. As a result, it is possible to continue to form a stacked silicon thin film photoelectric conversion device having good quality and performance that is reproducible.
  • the residual film in the plasma CVD film forming chamber 220 is scheduled for the next step when forming the pin structure laminated body.
  • the power sword 222 of the plasma CVD deposition chamber 220 And a step of removing a residual film on Z or the interior surface 221. Even if a plurality of photoelectric conversion devices are continuously manufactured in a single-chamber method by the intensive process, the influence of impurity atoms in the remaining film can be removed.
  • the first p-type semiconductor in the pin structure stack Mixing of n-type impurity atoms into the layer and the i-type amorphous silicon thin film photoelectric conversion layer can be greatly suppressed. Because of this, good quality and It becomes possible to repeatedly form a pin structure laminate having performance, and it becomes possible to manufacture a laminated silicon-based thin film photoelectric conversion device including a double pin structure laminate using a single chamber method.
  • the equipment can be simplified and the cost can be reduced compared to the chamber system and the manufacturing equipment that combines them.
  • the step of removing the residual film is a gas plasma decomposition in which at least one gas selected from the group consisting of hydrogen gas, inert gas, and fluorine-based cleaning gas is turned into plasma.
  • a gas plasma decomposition in which at least one gas selected from the group consisting of hydrogen gas, inert gas, and fluorine-based cleaning gas is turned into plasma.
  • the etching operation of the residual film can be preferably performed.
  • the etching speed of the residual film is relatively high. It is preferable to use nitrogen trifluoride gas plasma obtained by converting nitrogen fluoride gas into plasma.
  • the inert gas a force that varies depending on individual etching conditions.
  • argon gas is preferable.
  • the entire residual film on the cathode of the plasma CVD film forming chamber and Z or on the inner surface can be removed.
  • some over-etching or under-etching is required to avoid the influence of impurity atoms in the p-type layer located at the lowest layer in the residual film (the layer closest to the force sword, the same shall apply hereinafter).
  • the residual film formed when the double pin structure laminate is formed once is over-etched to a thickness of about 5% to 10% of the film thickness. .
  • the influence of impurity atoms in the residual film can be removed.
  • the predeposition film on the force sword (for the purpose of stabilizing discharge)
  • the pre-deposited film (hereinafter the same) is gradually etched, and the metal surface of the force sword appears. This may cause a significant effect on the thickness of several tens of nanometers in the initial stage of the next double pin structure laminate.
  • under-etching which leaves a portion close to the force sword of the residual film formed when the double pin structure laminate is formed once.
  • This under-etching is applied to the surface layer force of the remaining film up to the first n layer closest to the force sword and Z or the interior surface, and preferably to a depth of lOnm or more in the thickness direction of the i-type layer. Is removed by etching. If the depth of the i-type layer to be removed by etching is less than lOnm in the thickness direction, the influence of impurity atoms (n-type dopant) in the first n-type layer completely diffuses into the i-type layer. It becomes difficult to remove.
  • the etching removal is preferably performed to a depth of 90% or less of the thickness of the i-type layer, and more preferably to a depth of 80% or less of the thickness of the i-layer.
  • the influence of impurity atoms (p-type dopant) in the p-type layer that is present in the underlying layer of the i-type layer also starts to appear.
  • the doping amount of deviates from the optimum value Therefore, by preferably etching the i layer together with the n layer to a depth of about 80% of its thickness, the influence of impurity atoms in the residual film is completely removed. In this way, the next substrate is carried into the plasma CVD film forming chamber after the residual film removal process is completed, and a double pin structure laminate is formed repeatedly. A stacked silicon thin film photoelectric conversion device is manufactured.
  • the residual film not etched by the force sword is laminated for the number of times of the formation of the double pin structure laminate. Is done. If production of the laminated silicon thin film photoelectric conversion device is continued as it is, the laminated residual film may be peeled off due to internal stress, and may be incorporated into the pin structure laminate as a few m diameter powder. In addition, this powder creates point defects that short-circuit the upper and lower electrodes, drastically reducing the product yield of photoelectric conversion devices to 30% or less.
  • the degree of peeling of the residual film varies greatly depending on the film formation conditions and the surface condition of the electrode when the film is deposited. When producing a silicon-based thin film in a plasma CVD film formation chamber, it is generally on the cathode.
  • the accumulated film thickness of the formed residual film is 10 / zm or more and 1000 / zm or less, The residual film is easily peeled off. Therefore, when the accumulated film thickness of the residual film on the force sword is preferably 10 m or more and 800 ⁇ m or less, and more preferably 300 ⁇ m or more and 500 ⁇ m or less, the force sword It is desirable to remove all of the residual film laminated on it.
  • the step of removing the residual film laminated on the force sword is performed by gas plasma in which hydrogen gas, inert gas, fluorine-based cleaning gas, or a mixed gas containing these gases in an arbitrary ratio is converted into plasma.
  • Force that can be used The etching rate of the residual film is relatively high, and it is preferable to use a fluorine-based cleaning gas such as nitrogen trifluoride.
  • a fluorine-based cleaning gas such as nitrogen trifluoride.
  • the etching gas was introduced 10 vol% to 30 vol 0/0 3 nitrogen fluoride gas and 90 vol% to 7 0% by volume of a gas mixture of argon gas, to the plasma discharge at a pressure of less than 300pa
  • an etching rate higher than lOnmZs can be obtained.
  • the base film formed on the metal surface is not completely removed for the purpose of stabilizing the surface of the force sword. It is necessary to keep in mind. If the base film is completely removed, the formation condition of the first p-type semiconductor layer in the double pin structure stack may become unstable, so pre-deposit the base film again. It is preferable.
  • Still another embodiment of the method for producing a silicon-based thin film photoelectric conversion device of the present invention is described with reference to FIG. 3 in the double pin structure laminate 30 formed by the production method of Embodiment 1 or Embodiment 2 above.
  • the second n-type semiconductor layer 23 there is further provided at least one crystalline pin structure laminate 40 including a p-type semiconductor layer 41, an i-type crystalline silicon-based photoelectric conversion layer 42, and an n-type semiconductor layer 43. It is characterized by being laminated.
  • the silicon-based thin film photoelectric conversion device is a stacked silicon-based thin film photoelectric conversion device 300 with reference to FIG.
  • Microcrystalline pin structure laminate 20 and one or more crystalline pin structure laminate 40 refer to a pin structure laminate formed of p-type layer, i-type crystalline layer, and n-type layer, the same shall apply hereinafter
  • Composed 3 It has a structure in which two or more pin structure laminates are laminated, and the efficiency of light absorption from the light source is further increased, so that the photoelectric conversion efficiency is further increased.
  • the diameter of each crystal in the i-type crystalline silicon-based photoelectric conversion layer 42 is preferably larger than the diameter of each crystal in the i-type microcrystalline silicon-based photoelectric conversion layer 22.
  • the p-type semiconductor layer 41 and the n-type semiconductor layer 43 are the same as the first p-type semiconductor layer 11 and the first n-type semiconductor layer 13 of Embodiment 1, respectively.
  • the silicon-based thin film photoelectric conversion device manufactured by the manufacturing method of Embodiment 2 will be described more specifically.
  • the silicon-based thin film photoelectric conversion device of the present embodiment is a laminated silicon thin film photoelectric conversion device, and referring to FIG. 1, a transparent conductive film 2 and an amorphous pin structure laminate on a transparent substrate 1.
  • a plasma CVD apparatus 200 used for manufacturing the photoelectric conversion apparatus includes a heating chamber 210, a film forming chamber 220, and a take-out chamber 230, and the substrate 1 is in the direction of the arrow between the chambers. It is conveyed to.
  • a transparent conductive film 2 is formed on a transparent substrate 1 having strength such as glass.
  • the transparent conductive film 2 is not particularly limited as long as it transmits light and has conductivity. For example, SnO, I
  • a transparent conductive oxide film such as TO (indium stannate), ZnO or the like is preferably formed.
  • step (hereinafter, step is abbreviated as S) 1 substrate 1 on which transparent conductive film 2 is formed is carried into heating chamber 210 of plasma CVD apparatus 200.
  • step S2 the substrate is heated and held in the heating chamber 210 for a predetermined time until the substrate temperature reaches the film formation temperature.
  • step 3 the substrate 1 that has reached the film formation temperature on which the transparent conductive film 2 is formed is carried into the film formation chamber 220.
  • step 4 in the same film formation chamber 220, the first p-type semiconductor layer 11 constituting the amorphous pin structure laminate 10 is formed on the transparent conductive film 2 of the substrate 1 and the i-type.
  • the first p-type semiconductor layer 11 is formed on the transparent conductive film 2 by a plasma CV D method.
  • the first p-type semiconductor layer 11, the film formation pressure power density per 3000 Pa or less and the electrode unit area than 200Pa is formed by 2 hereinafter 0. OlWZcm 2 or 0. 3WZcm.
  • the base temperature of the substrate 1 is preferably 250 ° C. or less.
  • the source gas introduced into the deposition chamber 220 preferably includes a silane-based gas and a dilution gas containing hydrogen gas.
  • the source gas may contain methane or trimethyldiborane for the purpose of reducing light absorption.
  • the first p-type semiconductor layer 11 is formed without affecting the i-type amorphous silicon photoelectric conversion layer 12 to be formed next.
  • the conductivity type determining impurity atoms of the first p-type semiconductor layer 11 are preferably selected from boron atoms or aluminum atoms.
  • the i-type amorphous silicon-based photoelectric conversion layer 12 is formed at a film formation pressure of 200 Pa to 3000 Pa and a power density per electrode unit area of 0. OlWZcm 2 or more and 0.3 WZcm 2 or less. Further, the base temperature of the substrate 1 is preferably 250 ° C. or less.
  • the source gas introduced into the film forming chamber 220 has a flow rate of the dilution gas with respect to the silane gas preferably 5 times or more, and a flow rate of the dilution gas with respect to the silane gas preferably 20 times or less. More preferably, it should be 15 times or less.
  • the first n-type semiconductor layer 13 is formed at a deposition pressure of 200 Pa or more and 3000 Pa or less and a power density per electrode unit area of 0. OlWZcm 2 or more and 0.3 WZcm 2 or less.
  • the substrate 1 substrate temperature is preferably 250 ° C or lower. By selecting strong conditions, it is possible to obtain good film quality without affecting the amorphous pin structure laminate 10 and the microcrystalline pin structure laminate 20.
  • a first n-type semiconductor layer 13 is formed. Phosphorus can be selected as the conductivity type determining impurity atom of the first n-type semiconductor layer 13.
  • the content of phosphorus atoms with respect to silicon atoms in the raw material gas is preferably 0.05 atomic% or more, more preferably 0.1 atomic% or more, resulting in poor film quality. From the point of avoiding the above, it is preferably 3 atomic% or less, more preferably 1 atomic% or less.
  • the conductivity determining impurity concentration of the first n-type semiconductor layer can be 3 ⁇ 10 19 cm 3 or less.
  • the second p-type semiconductor layer 21 may be formed under general formation conditions.
  • the film forming pressure force S600Pa force is about 3000Pa, and the power density per electrode unit area is 0.05 W / cm 2. Therefore, a p-type microcrystalline silicon layer formed in the range of about 0.3 WZcm 2 can be obtained.
  • the second p-type semiconductor layer 21 is preferably formed so that the underlying temperature of the substrate 1 is 250 ° C or less and the thickness is in the range of 2 nm to 50 ⁇ m.
  • the main components of the source gas introduced into the film forming chamber 220 are, for example, a silane-based gas such as silane gas and a diluent gas having a force such as hydrogen gas, and the flow rate of the dilution gas with respect to the silane-based gas is 100 times greater.
  • diborane is preferably used as the doping gas.
  • the second p-type semiconductor layer 21 is made of, for example, a p-type amorphous or microcrystalline silicon doped with 0.01 atom% or more and 5 atom% or less of boron atoms as conductivity type determining impurity atoms. It can be a thin film.
  • these conditions for the second p-type semiconductor layer 21 are not limited.
  • aluminum atoms can also be used as impurity atoms.
  • the second p-type semiconductor layer 21 may be formed of a layer made of an alloy material such as amorphous and microcrystalline silicon carbide or amorphous silicon germanium. The thickness of the second p-type semiconductor layer 21 is preferably set within a range of 2 nm to 50 nm.
  • the second p-type semiconductor layer 21 may be a polycrystalline silicon-based thin film or an alloy-based thin film, or may be a stack of a plurality of different thin films.
  • the i-type microcrystalline silicon-based photoelectric conversion layer 22 may be formed under general formation conditions.
  • the film forming pressure is about 600 Pa to 3000 Pa, and the power density per unit electrode area is 0.05 WZcm 2
  • An i-type microcrystalline silicon layer formed with a force in the range of about 0.3 WZcm 2 can also be formed.
  • the i-type microcrystalline silicon-based photoelectric conversion layer 22 is preferably formed with a thickness of 0.5 m or more and 20 m or less.
  • the i-type microcrystalline silicon-based photoelectric conversion layer 22 is preferably formed so that the substrate temperature of the substrate 1 is 250 ° C.
  • i-type microcrystalline silicon-based photoelectric conversion layer 22 thus obtained is not more than the peak intensity of the peak in 520Nm- 1 to the peak in Arufaderutaomikuron'itapai 1 ratio I ZI or force to be measured 10 by Raman spectroscopy preferable.
  • an i-type microcrystalline silicon thin film or a weak p-type or weak n-type microcrystalline silicon thin film containing a small amount of impurities and sufficiently having photoelectric conversion may be used.
  • the i-type microcrystalline silicon photoelectric conversion layer 22 is not limited to the microcrystalline silicon thin film, and a thin film such as silicon carbide or silicon germanium which is an alloy material may be used.
  • the second n-type semiconductor layer 23 may be formed under general formation conditions.
  • the film formation pressure force S600Pa force is about 3000Pa
  • the power density per electrode unit area is 0.05 W / cm 2. Therefore, an n-type microcrystalline silicon layer formed in the range of about 0.3 WZcm 2 can be obtained.
  • the second n-type semiconductor layer 23 is preferably formed so that the substrate 1 has a base temperature of 250 ° C. or lower and a thickness in the range of 2 nm to 50 ⁇ m.
  • the second n-type semiconductor layer 23 is, for example, a p-type amorphous or microcrystalline silicon thin film doped with 0.1 atom% or more and 5 atom% or less of phosphorus atoms as conductivity type determining impurity atoms. It can be.
  • these conditions regarding the n-type semiconductor layer are not limited, and the second n-type semiconductor layer 23 may be formed of an alloy material such as microcrystalline silicon carbide or silicon germanium.
  • the removal of the residual film can be performed by gas plasma obtained by converting hydrogen gas, inert gas, fluorine-based cleaning gas, or any mixed gas thereof into plasma.
  • the step of removing the residual film is a step of removing the entire residual film formed on the normal force sword 222.
  • some over-etching or under-etching is required to avoid the influence of the p-type layer impurity atoms (P-type dopants) remaining at the end of the residual film etching process.
  • P-type dopants p-type layer impurity atoms
  • the residual film formed when the double pin structure laminate is formed once is over-etched to a thickness of about 5% to 10% of the film thickness. In this way, the influence of impurity atoms in the residual film can be removed.
  • the predeposition film on the force sword which is formed for the purpose of stabilizing the discharge, is gradually etched, so that the metal surface of the cathode appears. This may cause a significant impact on the thickness of several tens of nanometers in the initial formation of the next double pin laminate.
  • under-etching which leaves a portion close to the force sword of the residual film formed when the double pin structure laminate is formed once.
  • This under-etching is performed with the surface layer force of the residual film up to the first n layer closest to the force sword and Z or the interior surface, and preferably a depth of lOnm or more in the thickness direction of the amorphous i-type layer. This is done by etching away. If the depth of the amorphous i-type layer to be etched away is less than 1 Onm in the thickness direction, the impurity atoms in the first n-type layer (n-type dopant) diffuse into the i-type layer.
  • the etching removal is preferably a depth up to a range of 90% or less of the thickness of the i-type layer, and more preferably a depth of up to 80% or less of the thickness of the i-layer. If you try to etch deeper than 90% of the thickness of the i-type layer, the effect of impurity atoms (p-type dopants) in the p-type layer that underlies the i-type layer will begin to appear. The doping amount may be deviated from the optimum value. Therefore, preferably, the n layer and the i layer are etched away to a depth of about 80% of the thickness. As a result, the influence of impurity atoms in the residual film is completely removed. In this way, the next substrate is carried into the plasma CVD film forming chamber after the residual film removal step is completed, and a double pin structure laminate is formed repeatedly, including the double pin structure laminate. The following stacked silicon thin film photoelectric conversion device is manufactured.
  • the remaining film force that is not etched on the force sword 222 is the number of formations of the double pin structure laminate. Are stacked. If the treatment is continued as it is, the laminated residual film may be peeled off due to internal stress, and may be incorporated into the pin structure laminate as a few zm diameter powder. Create a point defect that short-circuits the electrode and drastically reduces the product yield of the photoelectric conversion device to 30% or less. Therefore, after the photoelectric conversion device is manufactured, when the residual film is peeled off from the force sword 222, it is preferable to completely remove the residual film on the force sword 222.
  • the degree of peeling of the residual film varies greatly depending on the film formation conditions and the surface condition of the electrode when the film is deposited.
  • the accumulated film thickness of the residual film formed above is 10 m or more and 1000 m or less, peeling of the residual film is likely to occur. Therefore, when the accumulated film thickness of the residual film on the force sword 222 is preferably 10 m or more and 800 m or less, and more preferably 300 m or more and 500 ⁇ m or less, it is placed on the force sword. It is desirable to remove all of the laminated residual film.
  • a hydrogen gas, an inert gas, a fluorine-based cleaning gas, or a mixed gas containing these gases in an arbitrary ratio is plasmaized.
  • a fluorine-based cleaning gas such as nitrogen trifluoride because the etching rate of the residual film is relatively high.
  • the etching gas was introduced 10 vol% to 30 vol 0/0 3 nitrogen fluoride gas and 90 vol 0 / 0-70 vol% of a gas mixture of argon gas, a plasma at pressures 300pa By discharging, an etching rate higher than lOnmZs can be obtained.
  • a predeposition of a silicon film is performed on the force sword surface, and the formation process of the pin structure laminate can be continued again.
  • a conductive film 3 such as ZnO is formed, and then a metal electrode 4 such as Al or Ag is formed on the conductive film 3.
  • the back electrode portion is constituted by the conductive film 3 and the metal electrode 4, and the photoelectric conversion device is completed.
  • the photoelectric conversion device of this embodiment can be manufactured by a single chamber method, the manufacturing equipment can be simplified as compared with the inline method or the multi-chamber method.
  • the plasma CVD apparatus can be operated for a long period of time without opening the film forming chamber, the tact time during manufacturing can be greatly reduced, and the manufacturing cost can be reduced.
  • One embodiment of the silicon-based thin film photoelectric conversion device of the present invention is a laminated type including a transparent conductive film 2 formed on a substrate 1 and a double pin structure laminate 30 with reference to FIG.
  • the semiconductor layer 13 and the second p-type semiconductor layer 21 are characterized in that the impurity nitrogen atom concentration is 1 ⁇ 10 19 cm 3 or less and the impurity oxygen atom concentration is 1 ⁇ 10 2 Q cm 3 or less, respectively.
  • the first n-type semiconductor layer 13 and the second p-type semiconductor layer 21 each have an impurity nitrogen atom concentration of 1 ⁇ 10 19 cm 3 or less.
  • a stacked silicon thin film photoelectric conversion device with high photoelectric conversion efficiency having an impurity oxygen atom concentration of 1 ⁇ 10 2 Q cm 3 or less can be obtained.
  • the first n-type semiconductor layer 13 has a conductivity type determining impurity atom concentration of 3 ⁇ 10 19 cm 3 or less, and the second p-type semiconductor layer 22 and the second n-type semiconductor layer 23.
  • the conductivity type-determining impurity atom concentration of the type semiconductor layer 21 is 5 ⁇ 10 19 cm 3 or less.
  • the conductivity type-determining impurity atom concentration of the type semiconductor layer 21 is 5 ⁇ 10 19 cm 3 or less.
  • the manufacturing method from the first embodiment to the fourth embodiment by setting the conductivity type determining impurity atom concentration of the first n-type semiconductor layer 13 and the second p-type semiconductor layer 21 to the above concentration or less, Mixing of conductivity determining impurity atoms of the first n-type semiconductor layer 13 into other layers (layers other than the first n-type semiconductor layer 13), conductivity determining impurity atoms of the second p-type semiconductor layer 21 Incorporation into other layers (layers other than the second p-type semiconductor layer 21) is effectively suppressed, and a stacked silicon thin film photoelectric conversion device with high photoelectric conversion efficiency is obtained.
  • Still another embodiment of the method for producing a silicon-based thin film photoelectric conversion device according to the present invention is described with reference to FIGS. 2 and 5 on the transparent conductive film 2 formed on the substrate 1, the p-type semiconductor layer 11,
  • the step of forming the amorphous pin structure laminated body 10 by sequentially forming the i-type amorphous silicon photoelectric conversion layer 12 and the n-type semiconductor layer 13 in the same plasma CVD deposition chamber 222 sequentially.
  • P-type semiconductor layer 11, i-type amorphous silicon-based photoelectric conversion layer 12 and n-type semiconductor layer 13 have a deposition pressure in plasma CVD deposition chamber 222 of 200 Pa or more and 3000 Pa or less and per electrode unit area. It is characterized by being formed with a power density of 0. OlWZcm 2 or more and 0.3 WZcm 2 or less.
  • a p-type semiconductor layer is formed on a transparent conductive film 2 formed on a substrate 1 with reference to FIG. 2 and FIG. 11, i-type amorphous silicon-based photoelectric conversion layer 12 and n-type semiconductor layer 13 are successively formed in the same plasma CVD deposition chamber 222 to form amorphous pin structure laminate 10.
  • the P-type semiconductor layer 11, the i-type amorphous silicon-based photoelectric conversion layer 12, and the n-type semiconductor layer 13 have a film formation pressure in the plasma CVD film formation chamber 222 of 200 Pa to 3000 Pa and electrodes It is formed with a power density per unit area of 0.
  • the amorphous pin structure laminate 10 is continuously formed in the same plasma CVD film forming chamber 220 in which the distance between the force sword 222 and the anode 223 is fixed. Is done.
  • the p-type semiconductor layer 11, i-type amorphous film is formed on the transparent conductive film 2 formed on the substrate 1 in the manufacturing method of the present embodiment shown in FIG.
  • the step of forming the pin structure laminate 10 by sequentially forming the photoelectric conversion layer 12 and the n-type semiconductor layer 13 is the transparent conductive layer formed on the substrate 1 in the manufacturing method of Embodiment 1 in FIG.
  • a first p-type semiconductor layer 11, an i-type amorphous silicon-based photoelectric conversion layer 12, and a first n-type semiconductor layer 13 are successively formed on the film 2 to form an amorphous pin structure laminate 10. It is the same as the process until formation.
  • the amorphous pin structure laminate 10 (p-type semiconductor layer 11, i-type amorphous silicon-based photoelectric conversion layer 12 and n-type semiconductor layer 13) in the silicon-based thin film photoelectric conversion device of this embodiment shown in FIG.
  • FIG. 1 shows an amorphous pin structure stacked body 10 (first p-type semiconductor layer 11, i-type amorphous silicon-based photoelectric conversion layer 12 and first layer in the silicon-based thin film photoelectric conversion device of Embodiment 1 shown in FIG. The same as the n-type semiconductor layer 13). Therefore, the formation of the amorphous pin structure laminate 10 in the manufacturing method of the present embodiment has the following characteristics, as in the formation of the amorphous pin structure laminate 10 in the manufacturing method of Embodiment 1. .
  • the conventional formation conditions for forming the amorphous pin structure laminate 10 having the i-type amorphous silicon-based photoelectric conversion layer 12 in the same plasma CVD deposition chamber 220 For example, the film-forming pressure of the p-type semiconductor layer 11, the i-type amorphous silicon photoelectric conversion layer 12 and the n-type semiconductor layer 13 is set higher than By setting the power density small, the effect of reducing the contamination of n-type impurities into the p-type semiconductor layer 11 and the i-type amorphous silicon-based photoelectric conversion layer 12 that has not been considered in the past can be utilized. Even when the amorphous pin structure laminate 10 is continuously formed in the same plasma CVD deposition chamber 220, it is possible to manufacture a silicon-based thin film photoelectric conversion device with high photoelectric conversion efficiency.
  • the same conditions as in the first embodiment, that is, the distance between the force sword 222 and the anode 223 in the plasma CVD film forming chamber 220 is 3 mm to 20 mm, preferably 5 mm to 15 mm, more preferably 7 mm to 12 mm, under conditions where the deposition pressure is 200 Pa or more and 30 OOPa or less, and the power density per electrode unit area is 0. OlW / cm 2 or more and 0.3 W / cm 2 or less.
  • P-type semiconductor layer 11, i-type amorphous silicon-based photoelectric conversion layer 12 and n-type semiconductor layer 13 are successively formed to form an amorphous pin structure stack in the same plasma CVD deposition chamber 2 20
  • the body 10 can be formed.
  • the above-mentioned formation conditions are also used.
  • the obtained P-type semiconductor layer 11 and i-type amorphous silicon-based photoelectric conversion layer 12 are formed of the residual film formed in the plasma CVD film formation chamber 220 when the n-type semiconductor layer 13 is formed. Not easily affected by n-type impurity atoms.
  • the film formation pressure of 200 Pa or higher is higher than the conventional conditions (about 100 to 120 Pa) for forming the amorphous silicon-based semiconductor layer.
  • the front force for forming these layers is also on the force sword 222 of the plasma CVD film formation chamber 220 and Z or
  • the p-type semiconductor layer is formed by reducing the mean free path (distance that can be moved in the plasma CVD deposition chamber) of n-type impurities released from the n-type semiconductor layer that adheres to the inner surface 221.
  • the amount of n-type impurity atoms taken into the i-type amorphous silicon-based photoelectric conversion layer 12 can be reduced.
  • a silicon-based semiconductor thin film with good film quality can be formed for a thin-film photoelectric conversion device.
  • the force sword 22 2 is formed.
  • the energy of electrons and ions in the impinging plasma can be reduced.
  • the p-type semiconductor layer formed by reducing the energy of these atoms is reduced.
  • 11 and the amount of n-type impurity atoms taken into the i-type amorphous silicon photoelectric conversion layer 12 can be reduced.
  • the p-type semiconductor layer 11 and the i-type amorphous silicon-based photoelectric conversion layer 12 are formed under a power density of 0.01 W / cm 2 or more. As a result, it is possible to form a silicon-based semiconductor thin film with good film quality for a thin film photoelectric conversion device.
  • the following silicon-based thin film photoelectric conversion device can be manufactured by forming the amorphous pin structure laminated body 10 on 2.
  • the i-type amorphous silicon-based photoelectric conversion layer 12 adheres to the force sword 222 and Z or the indoor surface 221 when forming the P-type semiconductor layer 11.
  • the amount of p-type impurity atoms in the p-type semiconductor layer 11 mixed into the i-type amorphous silicon photoelectric conversion layer 12 is reduced.
  • the n-type layer, the i-type layer, and the p-type layer are formed in this order by forming the p-type layer, the i-type layer, and the n-type layer in this order.
  • the influence of impurity atoms on the i-type layer, which is the photoelectric conversion layer, is reduced.
  • the n-type impurity atom for example, phosphorus atom
  • the p-type impurity atom for example, boron atom
  • the thickness, formation conditions, and conductivity type determining impurity concentration of the p-type semiconductor layer 11, the i-type amorphous silicon-based photoelectric conversion layer 12, and the n-type semiconductor layer 13 of the present embodiment are the same as those in Embodiment 1.
  • the p-type semiconductor layer 11 is an amorphous silicon-based semiconductor or a crystalline silicon-based semiconductor, and has a deposition pressure of 200 Pa to 3000 Pa, preferably 300 Pa to 2000 Pa, more preferably 400 Pa to 1500 Pa. It is formed under the following conditions.
  • the p-type semiconductor layer 11 has a power density per electrode unit area of not less than 0.005 OlWZcm 2 and not more than 0.3 W / cm 2 , preferably not less than 0.005 WZcm 2 and not more than 0.2 WZcm 2 , more preferably not more than 0. It is formed under the condition of 02 W / cm 2 or more and 0.15 WZcm 2 or less.
  • the i-type amorphous silicon-based photoelectric conversion layer 12 has a deposition pressure of 200 Pa to 3000 Pa, preferably 300 Pa to 2000 Pa, more preferably 400 Pa to 1500 Pa. Formed under the following conditions.
  • the i-type amorphous silicon photoelectric conversion layer 12 has a power density per electrode unit area of not less than 0.005 OlW / cm 2 and not more than 0.3 W / cm 2 , preferably not less than 0.015 W Zcm 2 . 2WZcm 2 or less, more preferably formed by 0. 02WZcm 2 or 0. 15W / cm 2 following conditions.
  • the n-type semiconductor layer 13 can be formed without affecting the i-type amorphous silicon-based photoelectric conversion layer 12 by setting the base temperature of the substrate 1 to preferably 250 ° C. or lower.
  • the conductivity type determining impurity atoms of the n-type semiconductor layer 13 are not particularly limited, but phosphorus atoms are preferable from the viewpoint of high versatility with high doping efficiency.
  • the content of phosphorus atoms relative to silicon atoms in the source gas is preferably 0.1 atomic% or more, more preferably 0.3 atomic% or more in view of obtaining a sufficient doping effect, resulting in poor film quality. From the viewpoint of avoiding the problem, it is preferably 5 atomic% or less, more preferably 3 atomic% or less.
  • the amorphous pin structure stack 10 ie, the p-type semiconductor layer 11, the i-type amorphous silicon-based photoelectric conversion layer 12, and the n-type Since the semiconductor layer 13
  • the silicon-based thin film photoelectric conversion device 500 having high photoelectric conversion efficiency can be manufactured at low cost and efficiently.
  • the n-type semiconductor layer 13 is an amorphous silicon-based semiconductor or a crystalline silicon-based semiconductor, and has a deposition pressure of 200 Pa to 3000 Pa, preferably 300 Pa to 2000 Pa, and more preferably 400 Pa to 1500 Pa. It is desirable to form under the following conditions.
  • the n-type semiconductor layer 13 has a power density per electrode unit area of not less than 0.0 OlWZcm 2 and not more than 0.3 W Zcm 2 , preferably not less than 0.015 WZcm 2 and not more than 0.2 WZcm 2 and more preferably 0.02 WZcm. and it desired to be formed by two or more 0. 15WZcm 2 following conditions.
  • the n-type semiconductor layer 13 may be either an amorphous semiconductor or a crystalline semiconductor, but is preferably a crystalline semiconductor. Since the crystal portion included in the crystalline semiconductor has high doping efficiency of the n-type impurity atom, the n-type semiconductor layer 13 includes the crystal portion, thereby obtaining a desired conductivity without increasing the n-type impurity atom concentration. be able to. Therefore, the n-type impurity atom concentration in the n-type semiconductor layer 13 can be lowered, and the diffusion to other layers can be reduced.
  • the amorphous pin structure laminate 10 is subsequently formed on another substrate 1, the next p-type semiconductor layer 11 and i-type amorphous silicon-based photoelectric conversion layer 12 are formed. Since the n-type impurity atom concentration of the n-type semiconductor layer attached on the force sword 222 and Z or the inner surface 221 in the plasma CVD film deposition chamber 220 is low, the p-type semiconductor layers 11 and i are formed. The amount of n-type impurity atoms taken into the type amorphous silicon-based photoelectric conversion layer 12 can be reduced. In this manner, the silicon-based thin film photoelectric conversion device 500 having high photoelectric conversion efficiency can be repeatedly manufactured.
  • the amorphous pin structure laminate 10 is formed after the step of forming the amorphous pin structure laminate 10 in the embodiment 7. Including the step of carrying out the 220 force of the silicon-based thin film photoelectric conversion device 500 including the plasma CVD film forming chamber 220 and the step of removing the residual film on the force sword 222 and Z or the chamber inner surface 221 of the plasma CVD film forming chamber 220. .
  • the silicon-based thin film photoelectric conversion device 500 including the amorphous pin structure stacked body 10 is subjected to plasma CVD.
  • the film is removed from the film forming chamber 220, and the residual film on the force sword 222 and Z or the indoor surface 221 of the plasma CVD film forming chamber 220 is removed.
  • the silicon-based thin film photoelectric conversion device including the amorphous pin structure laminate 10 is formed.
  • a silicon-based thin film having good quality and performance is obtained by removing the residual film formed on the force sword 222 and Z or the inner surface 221 of the plasma CVD film forming chamber 220.
  • the photoelectric conversion device 500 can be repeatedly manufactured in the same plasma CVD film forming chamber 220.
  • the following silicon-based thin film photoelectric conversion device 500 can also be formed.
  • the silicon-based thin film photoelectric conversion device 500 having good quality and performance that is more reproducible can be continuously formed.
  • the residual film in the plasma CVD film formation chamber 220 at the time of formation of the pin structure laminated body is planned for the next step.
  • the power sword 222 of the plasma CVD deposition chamber 220 And a step of removing a residual film on Z or the interior surface 221.
  • Still another embodiment of the method for producing a silicon-based thin film photoelectric conversion device according to the present invention is described with reference to FIGS. 2 and 6 on the transparent conductive film 2 formed on the substrate 1 and the first p-type semiconductor.
  • the second n-type semiconductor layer 23 are sequentially formed in the same plasma CVD film forming chamber 220 to form a double pin structure stack 60, the first p-type semiconductor layer 11, First i-type amorphous silicon-based photoelectric conversion layer 12, first n-type semiconductor layer 13, second p-type semiconductor layer 21, second i-type amorphous silicon
  • the photoelectric conversion layer 52 and the second n-type semiconductor layer 23 have a deposition pressure in the plasma CVD deposition chamber 220 of 200 Pa or more and 3000 Pa or less and a power density per electrode unit area of 0. OlWZc
  • the first p is formed on the transparent conductive film 2 formed on the substrate 1.
  • Type semiconductor layer 11, first i-type amorphous silicon-based photoelectric conversion layer 12, first n-type semiconductor layer 13, second p-type semiconductor layer 21, second i-type amorphous silicon-based layer The photoelectric conversion layer 52 and the second n-type semiconductor layer 23 are sequentially formed in the same plasma CVD film formation chamber 220 to form a double pin structure laminate 60.
  • the amorphous silicon-based photoelectric conversion layer 52 and the second n-type semiconductor layer 23 have a deposition pressure force in the plasma CVD deposition chamber 220 of 200 to 3000 Pa and a power density of 0. OlW / cm 2 per electrode unit area. More than 0.3 WZcm 2 or less.
  • the double pin structure laminate 60 is repeatedly formed in the same plasma CVD film forming chamber 220 in which the distance between the cathode 222 and the anode 223 is fixed as shown in FIG.
  • the first p-type semiconductor layer 11, the first p-type semiconductor layer 11, and the second p-type semiconductor layer 11 are formed on the transparent conductive film 2 formed on the substrate 1 in the manufacturing method of the present embodiment shown in FIG.
  • a first p-type semiconductor layer 11, an i-type amorphous silicon-based photoelectric conversion layer 12, and a first n-type semiconductor layer 13 are sequentially successively formed on a transparent conductive film 2 formed on a substrate 1 in the manufacturing method.
  • the amorphous pin structure laminate 10 (first p-type semiconductor layer 11, i-type amorphous silicon-based photoelectric conversion layer 1 in the silicon-based thin film photoelectric conversion device 600 of the present embodiment shown in FIG. 2 and the second n-type semiconductor layer 13) are the silicon-based thin film photoelectric conversion layers of Embodiment 1 shown in FIG.
  • Amorphous pin structure stack 10 in converter 100 (first p-type semiconductor layer 11, i-type amorphous silicon-based photoelectric conversion layer 12 and first n-type semiconductor layer 13), and the implementation shown in FIG.
  • amorphous p in structure stack body 10 p-type semi-conductive layer 11, i-type amorphous silicon-based photoelectric conversion layer 12 and n-type semiconductor layer 13
  • silicon-based thin-film photoelectric conversion device 500 in the form state 7 is there
  • the same conditions as in Embodiments 1 and 7, that is, the distance between the force sword 222 and the anode 223 in the plasma CVD film forming chamber 220 is 3 mm to 20 mm, preferably 5 mm.
  • the deposition pressure is 200 Pa or more and 3000 Pa or less, and the power density per electrode unit area is 0. OlWZcm 2 or more and 0.3 WZcm 2 or less.
  • Type semiconductor layer 11 first i-type amorphous silicon photoelectric conversion layer 12, first n-type semiconductor layer 13, second p-type semiconductor layer 21, second i-type amorphous silicon photoelectric
  • the double pin structure laminate 60 can be formed in the same plasma CVD film forming chamber 220.
  • this double pin structure multilayer body 60 is obtained by repeatedly forming the amorphous pin structure multilayer body 10 described in Embodiment 7 twice under the same formation conditions as the first amorphous structure. It consists of a high-quality pin structure laminate 10 and a second amorphous pin structure laminate 50. Therefore, the first n-type semiconductor layer 13, the second p-type semiconductor layer 21, the second i-type amorphous silicon-based photoelectric conversion layer 52, and the second The n-type semiconductor layer 23 includes the first p-type semiconductor layer 11, the first i-type amorphous silicon-based photoelectric conversion layer 12, and the first n-type semiconductor, respectively, constituting the amorphous pin structure stacked body 10. Same as layer 13.
  • the thickness of the second i-type amorphous silicon-based photoelectric conversion layer 52 is the first thickness in order to match the currents output from the two amorphous pin structure stacks 10 and 50 connected in series. It is set to be larger than the thickness of the i-type amorphous silicon-based photoelectric conversion layer 12.
  • the thickness of the first i-type amorphous silicon-based photoelectric conversion layer 12 is about several tens of nm
  • the thickness of the second i-type amorphous silicon-based photoelectric conversion layer 52 is about 400 nm, which is about 200 nm. It is.
  • the first p-type is formed under the conditions where the deposition pressure is 200 Pa or more and 3000 Pa or less and the power density per electrode unit area is 0. OlWZcm 2 or more and 0.3 WZcm 2 or less.
  • the semiconductor layer 11 and the first i-type amorphous silicon-based photoelectric conversion layer 12 are successively formed, so that the substrate 1 is formed after the second amorphous pin structure stack 50 is formed.
  • the first P-type semiconductor layer 11 and the first i-type non-layer obtained by the formation conditions as described above are used.
  • the crystalline silicon-based photoelectric conversion layer 12 is not easily affected by the n-type impurity atoms of the residual film formed in the plasma CVD film formation chamber 220 when the second n-type semiconductor layer 23 is formed before that.
  • the film formation pressure of 200 Pa or higher is higher than the general conditions for forming the amorphous silicon semiconductor layer.
  • the plasma CVD film-forming chamber 220 is formed before the layers are formed.
  • the first p-type semiconductor layer 11 and the first i-type amorphous silicon-based photoelectric conversion layer 12 are formed at a low power density of 0.3 WZcm 2 or less per electrode unit area.
  • the energy of electrons and ions in the plasma colliding with the force sword 222 can be reduced.
  • the n-type impurity atoms are knocked out by the electrons and ions in the plasma from the second n-type semiconductor layer 23 attached to the force sword 222, the first n-type impurity atoms are formed by reducing their energy.
  • the amount of n-type impurity atoms taken into the p-type semiconductor layer 11 and the first i-type amorphous silicon-based photoelectric conversion layer 51 can be reduced.
  • the first p-type semiconductor layer 11 and the first i-type amorphous silicon-based photoelectric conversion layer 12 under a formation condition with a power density of 0. OlWZcm 2 or more, a thin film photoelectric conversion device is used. As a result, it is possible to form a silicon-based semiconductor thin film with good film quality.
  • the plasma CVD film formation chamber 220 on the force sword 222 and Z or the interior surface 221 The second n-type semiconductor 23 formed on the second substrate 23 is continuously passed through the process of removing the residual film, and the double-pin structure laminate 60 is formed on the transparent conductive film 2 on the next substrate 1 and the next.
  • a laminated silicon-based thin film photoelectric conversion device 600 can be manufactured.
  • the first p-type semiconductor layer 11 is formed on the force sword 222 and / or the interior surface. It is possible to reduce the amount of p-type impurity atoms in the first p-type semiconductor layer 11 adhering to 221 mixed into the first i-type amorphous silicon-based photoelectric conversion layer 12. That is, the influence of the p-type impurity in the first p-type semiconductor layer 11 on the first i-type amorphous silicon-based photoelectric conversion layer 12 can be reduced.
  • the first n-type semiconductor layer 13 may be either an amorphous semiconductor or a crystalline semiconductor, but is preferably a crystalline semiconductor. Since the crystalline portion included in the crystalline semiconductor has high doping efficiency of n-type impurity atoms, the n-type semiconductor layer includes the crystalline portion, so that desired conductivity can be obtained without increasing the n-type impurity atom concentration. Can do. Therefore, the n-type impurity concentration in the first n-type semiconductor layer 13 can be lowered, and the diffusion to other layers can be reduced.
  • the second p-type semiconductor layer 21 and the second i-type amorphous silicon are formed.
  • the n-type impurity atomic concentration of the first n-type semiconductor layer 13 attached on the force sword 222 and / or on the indoor surface 221 in the plasma CVD deposition chamber 220 Therefore, the amount of n-type impurity atoms taken into the second p-type semiconductor layer 21 and the second i-type amorphous silicon-based photoelectric conversion layer 52 to be formed can be reduced.
  • the second P-type semiconductor is used under the conditions where the deposition pressure is 200 Pa or more and 3000 Pa or less and the power density per unit area of the electrode is 0. OlWZcm 2 or more and 0.3 WZcm 2 or less.
  • Layer 21 and second i-type amorphous silicon-based photoelectric conversion layer 52 are successively formed.
  • the plasma CV is formed during the formation of the first n-type semiconductor layer 13. D Not easily affected by n-type impurity atoms in the residual film formed in the film formation chamber 220.
  • the formation conditions of a film forming pressure of 200 Pa or more are generally used to form an amorphous silicon-based semiconductor layer. Pressure conditions higher than typical conditions.
  • the plasma CVD film-forming chamber 220 is formed before the layers are formed.
  • the second p-type semiconductor layer 21 and the second i-type amorphous silicon-based photoelectric conversion layer 52 are formed with a low power density of 0.3 WZcm 2 or less per electrode unit area.
  • the energy of electrons and ions in the plasma colliding with the force sword 222 can be reduced.
  • the n-type impurity atoms are knocked out by the electrons and ions in the first n-type semiconductor layer 13 force plasma adhering to the force sword 222, the second energy formed is reduced by reducing the energy one has.
  • the amount of n-type impurity atoms taken into the p-type semiconductor layer 21 and the second i-type amorphous silicon photoelectric conversion layer 52 can be reduced.
  • the thin film photoelectric conversion device can be used.
  • a silicon-based semiconductor thin film with good film quality can be formed.
  • the second p-type semiconductor layer 21 is formed on the force sword 222 and / or in the chamber.
  • the amount of p-type impurity atoms in the second p-type semiconductor layer 21 adhering to the surface 221 mixed into the second i-type amorphous silicon-based photoelectric conversion layer 52 can be reduced.
  • the second n-type semiconductor layer 23 may be either an amorphous semiconductor or a crystalline semiconductor, but is preferably a crystalline semiconductor. Since the crystalline portion included in the crystalline semiconductor has high doping efficiency of n-type impurity atoms, the n-type semiconductor layer includes the crystalline portion, so that desired conductivity can be obtained without increasing the n-type impurity atom concentration. Can do. Therefore In addition, the n-type impurity concentration in the second n-type semiconductor layer 23 can be lowered, and the diffusion to other layers can be reduced. That is, when the double-pin structure stack 60 is subsequently formed on another substrate 1, the next first P-type semiconductor layer 11 and the first i-type amorphous silicon-based photoelectric conversion layer 12 are formed.
  • the first force is also formed because the n-type impurity atom concentration of the second n-type semiconductor layer 23 adhering on the force sword 222 and Z or the chamber inner surface 221 in the plasma CVD deposition chamber 220 is low.
  • the amount of n-type impurity atoms taken into the P-type semiconductor layer 11 and the first i-type amorphous silicon-based photoelectric conversion layer 12 can be reduced. In this way, it is possible to repeatedly manufacture the laminated silicon thin film photoelectric conversion device 600 having high photoelectric conversion efficiency.
  • Still another embodiment of the method for manufacturing a silicon-based thin film photoelectric conversion device of the present invention includes the double pin structure laminate 60 after the step of forming the double pin structure laminate 60 in the embodiment 9. It includes a step of carrying out the silicon CVD thin film photoelectric conversion device 600 also in the plasma CVD film forming chamber 220, and a step of removing the residual film on the force sword 222 and Z or the chamber inner surface 221 of the plasma CVD film forming chamber 220.
  • the silicon thin film photoelectric conversion device 600 including the double pin structure laminate 60 is plasma CV D
  • the film is removed from the film formation chamber 220, and the residual film on the force sword 222 and Z or the inner surface 221 of the plasma CVD film formation chamber 220 is removed.
  • the silicon-based thin film photoelectric conversion device 60 including the double pin structure laminate 60 00 After removing the residual film formed on the force sword 222 and Z or chamber inner surface 221 of the plasma CVD film forming chamber 220, the stacked silicon-based thin film photoelectric conversion having good quality and performance is removed.
  • the apparatus 600 can be repeatedly manufactured in the same plasma CVD deposition chamber 220.
  • the plasma CVD film formation chamber 220 is formed at the time of forming the double pin structure laminate 60 that is planned to be V in the next process.
  • Plasma CVD deposition chamber as a process to remove the influence on the double pin structure stack 60 by p-type and n-type impurity atoms (p-type impurity atoms and n-type impurity atoms) in the residual film
  • the method further includes the step of removing the residual film on the 220 force swords 222 and Z or on the indoor surface 221.
  • Embodiment 1 see FIG. 1
  • Embodiment 7 see FIG. 5
  • Embodiment see FIG. Figure 6
  • a silicon-based thin film photoelectric conversion device manufacturing apparatus used in the manufacturing method, in which a force sword 222 and an anode 223 are arranged inside!
  • the gas pressure adjustment unit 211 can control the gas pressure in the CVD film formation chamber 220 in the range of 200 Pa to 3000 Pa, and the power supply unit 201 is the unit area of the power sword. it is a device that can be controlled by 0. OlWZcm 2 or 0. 3WZcm 2 the range of power density per.
  • an arrow G1 indicates a flow of gas introduced into the plasma CVD film forming chamber 220
  • an arrow G2 indicates a flow of gas discharged from the plasma CVD film forming chamber 220.
  • a force sword 222 and an anode 223 face each other in a sealable plasma CVD film forming chamber 220.
  • This is a semiconductor layer manufacturing apparatus by plasma CVD method having a parallel plate type electrode structure installed as described above.
  • the distance between the electrodes of the force sword 222 and the anode 223 is 3 mm to 20 mm, preferably 5 mm to 15 mm, and more preferably 7 mm to 12 mm.
  • the electrodes of the force sword 222 and the anode 223 are fixed so that the distance between the electrodes is constant or variable. From the standpoint of increasing the accuracy of the distance between the electrodes and reducing the size of the device, the distance between the two electrodes is fixed at a fixed value! , Prefer to be.
  • a gas introduction pipe 213 provided with a pressure adjustment valve 213v, a gas exhaust pipe 217 provided with a pressure adjustment valve 217v, and a gas exhaust, which constitute the gas pressure adjustment unit 211, are provided.
  • a device 216 (such as a gas discharge pump) is provided.
  • Dilution gas, source gas, doping gas, and the like are introduced into plasma CVD film formation chamber 220 through gas introduction pipe 213.
  • Gas containing hydrogen gas as dilution gas, Silane gas, methane gas, germane gas etc. as source gas, n-type impurity atoms such as diborane gas for doping p-type impurity atoms as p-type impurity atom doping gas For example, phosphine gas for doping is used.
  • the gas discharge device 216 discharges the gas in the plasma CVD film formation chamber 220 through the gas discharge pipe 217.
  • pressure regulating valves 213v, 216v and gas discharge device 2 By adjusting 16, the gas pressure in the plasma CVD film forming chamber 220 can be adjusted.
  • the gas discharge device 216 by even those can highly evacuated gas pressure in the plasma CVD film deposition chamber 220 to 1. OX 10- 4 Pa approximately Roh click background pressure! /, But the device From the viewpoint of simplification, low cost, and improvement of throughput, it is desirable to have an exhaust capacity capable of a background pressure of about 0.1 lPa.
  • the manufacturing apparatus of the present embodiment is capable of controlling the gas pressure in the plasma CVD film forming chamber 220 within a range of 200 Pa to 3000 Pa, preferably 300 Pa to 2000 Pa, and more preferably 400 Pa to 1 500 Pa. Since the portion 201 is included, it is possible to form a pin structure stacked body with less impurity atom mixing, and to manufacture a silicon-based thin film photoelectric conversion device having high conversion efficiency at low cost and efficiently.
  • the power output unit 208, the impedance matching circuit 205, and the power generated in the power output unit 208 constituting the power supply unit 201 are passed through the impedance circuit 205.
  • power supply lines 206a and 206b for supplying the power sword 222 are arranged.
  • the power supply line 206 a is connected to the power output unit 208 and one end of the impedance circuit 205
  • the power supply line 206 b is connected to the other end of the impedance circuit 205 and the cathode 222.
  • the power output unit 208 may output CW (continuous waveform) AC output or pulse modulation (on / off control) AC output.
  • the frequency of the AC power output from the power output unit 208 is generally 13.56 MHz. However, the frequency is not limited to this, and frequencies in the range of several kHz to VHF band, and even in the microwave band may be used. .
  • the anode 223 is electrically grounded, and the substrate 1 on which a transparent conductive film is formed is placed on the anode 223.
  • the substrate 1 may be placed on the force sword 222, but is generally placed on the anode 223 in order to reduce film quality degradation due to ion damage in the plasma.
  • the power sword 222 is supplied with power from the power output unit 208 through the power introduction line 206a, the impedance matching circuit 205, and the power introduction line 206b.
  • the double pin structure laminate 30 (amorphous pin structure laminate 10 and microcrystalline pin structure laminate 20) shown in FIG. 1 is repeated in the same plasma CVD deposition chamber 220 shown in FIG.
  • the layered silicon thin film photoelectric conversion device is repeatedly manufactured by repeatedly forming it.
  • a 10 nm thick amorphous silicon layer (boron atomic concentration 3 X 10 19 cm “ 3 ) as the first p-type semiconductor layer 11 is formed on the conductive film 2 as an i-type amorphous silicon-based photoelectric conversion layer 12.
  • An amorphous silicon layer with a thickness of 10 nm is used as the first p-type semiconductor layer 11, and the pressure force in the plasma CVD deposition chamber 220 is 00 Pa, and the power density per unit area of the force sword electrode is 0.05 W / cm 2 Formed with.
  • an amorphous silicon layer having a thickness of 0.5 / zm is formed as an i-type amorphous silicon-based photoelectric conversion layer 12 on the first p-type semiconductor layer 11, and the plasma CVD deposition chamber 220 is formed.
  • the pressure was 500 Pa and the power density per unit area of the cathode electrode was 0.07 WZcm 2 .
  • an amorphous silicon layer having a thickness of 3 Onm is formed as the first n-type semiconductor layer 13 on the i-type amorphous silicon-based photoelectric conversion layer 12, and the pressure in the plasma CVD deposition chamber 220 is increased.
  • a microcrystalline silicon layer having a thickness of 30 nm is formed on the first n-type semiconductor layer 13 as the second p-type semiconductor layer 21, and the pressure in the plasma CVD deposition chamber 220 is 800 Pa. It was formed under the condition that the power density per unit area of the sword electrode was 0.08 WZcm 2 .
  • a microcrystalline silicon layer having a thickness of 3 ⁇ m is formed on the second p-type semiconductor layer 21 as the i-type microcrystalline silicon-based photoelectric conversion layer 22, and the pressure in the plasma CVD film formation chamber 220 is increased.
  • the power density was 800 Pa and the power density per electrode unit area was 0.1 lOWZcm 2 .
  • the second n-type semiconductor layer 23 is formed on the i-type microcrystalline silicon photoelectric conversion layer 22 with a thickness of 3
  • An Onm microcrystalline silicon layer was formed under the conditions that the pressure in the plasma CVD deposition chamber 220 was 800 Pa and the power density per unit area of the force sword electrode was 0.08 WZcm 2 .
  • the second double-pin structure laminate 30 is formed in the same plasma CVD deposition chamber 220 under the same conditions as described above, and a stacked silicon thin film photoelectric conversion device is manufactured by the same method. did.
  • the photoelectric conversion efficiency of the obtained second laminated silicon thin film photoelectric conversion device was measured and found to be 13.5%.
  • ten tandem silicon thin film photoelectric conversion devices were manufactured until the tenth time.
  • the 3rd, 4th, 5th, 6th, 7th, 8th, 9th and 10th tandem silicon thin film photoelectric conversion efficiency is 13.4% respectively 13.5%, 13.4%, 13.6%, 13.6%, 13.4%, 13.5%, and 13.6%.
  • the results are shown in FIG.
  • the first power and the 10th power show no significant change in the photoelectric conversion efficiency of the tandem photoelectric conversion device, and stable stacked silicon thin film photoelectric conversion device with good characteristics could be manufactured.
  • the tandem photoelectric conversion device in this example uses a glass substrate having a thickness of 4 mm as the substrate 1, and sequentially has a SnO film having a thickness of 1 m as the transparent conductive film 2 on the substrate 1.
  • a tandem photoelectric conversion device including the second double-pin stacked structure 30 was formed under the same conditions as above.
  • the photoelectric conversion efficiency of the obtained second tandem photoelectric conversion device was measured and found to be 13.4%.
  • ten tandem photoelectric conversion devices were sequentially obtained up to the tenth time.
  • the 3rd, 4th, 5th, 6th, 7th, 8th, 9th and 10th tandem photoelectric conversion devices have photoelectric conversion efficiencies of 13. 5%, 13.5%, 13.4%, 13.5%, 13.5%, 13.5%, 13.4% and 13.5%. The results are shown in FIG.
  • the double pin structure laminate 30 is repeatedly formed in the same plasma film formation chamber 220, the double pin structure laminate 30 is formed and then formed in the film formation chamber 220. Even if the formed residual film is etched and then the double pin structure laminate 30 is formed, the characteristics of the tandem type (multilayer) photoelectric conversion device including the double pin structure laminate 30 are not deteriorated. It was possible to obtain a good yield. Even if etching is performed, the yield is not lowered, so that the maintenance frequency of the apparatus can be reduced.
  • a silicon-based thin film photoelectric conversion device in which the amorphous pin structure laminated body 10 shown in FIG. 5 is formed in the same plasma CVD film forming chamber 220 shown in FIG. 2 is repeatedly manufactured.
  • a 10 nm thick amorphous silicon layer (boron atom concentration 3 X 10 19 cm “ 3 ) as the p-type semiconductor layer 11 and a i-type amorphous silicon photoelectric conversion layer 12 are formed on the conductive film 2.
  • 0.3 ⁇ m amorphous silicon layer, 30 nm thick amorphous silicon layer as n-type semiconductor layer 13 (phosphorus atom concentration 2 X 10 19 cm 3 , nitrogen atom concentration 1 X 10 18 cm 3 , oxygen atoms
  • a concentration of 5 X 10 19 cm “ 3 ) is formed.
  • a 0.05 ⁇ m thick ⁇ layer is formed as the conductive film 3
  • a 0.1 ⁇ m thick Ag electrode is formed as the metal electrode.
  • An amorphous silicon layer having a thickness of 10 nm was formed as the type semiconductor layer 11 under the conditions that the pressure in the plasma CVD deposition chamber 220 was 500 Pa and the power density per unit area of the force sword electrode was 0.05 WZcm 2 .
  • an amorphous silicon layer having a thickness of 0.3 ⁇ m is formed on the p-type semiconductor layer 11 as the i-type amorphous silicon-based photoelectric conversion layer 12, and the pressure in the plasma CVD film formation chamber 220 is increased.
  • an amorphous silicon layer having a thickness of 30 nm is formed as the n-type semiconductor layer 13, and the pressure in the plasma CVD film formation chamber 220 is 500 Pa.
  • the sword electrode was formed under the condition that the power density per unit area was 0.05 WZcm 2 .
  • a conductive film 3 having a thickness of 0.05 ⁇ m and a metal electrode An eight- eighth electrode having a thickness of 0.1 111 was formed to produce a stacked silicon thin film photoelectric conversion device.
  • the second amorphous pin structure laminate 10 was formed in the same plasma CVD film forming chamber 220 under the same conditions as described above, and a silicon thin film photoelectric conversion device was manufactured by the same method. did.
  • the photoelectric conversion efficiency of the obtained second silicon thin film photoelectric conversion device was measured and found to be 10.0%. In this way, ten silicon thin film photoelectric conversion devices were manufactured until the tenth time.
  • the photoelectric conversion efficiencies of the 3rd, 4th, 5th, 6th, 7th, 8th, 9th and 10th silicon thin film photoelectric conversion devices were 10.1% and 10%, respectively. 0%, 10.0%, 10.1%, 10.0%, 9.9%, 9.9%, and 10.1%. The results are shown in FIG.
  • the first-time force and the 10th-time power showed no significant change in the photoelectric conversion efficiency of the silicon thin-film photoelectric conversion device, and the silicon thin-film photoelectric conversion device with good characteristics was stabilized. Could be manufactured.
  • This example uses the same plasma CVD shown in FIG. 2 for the double pin structure laminate 60 (first amorphous pin structure laminate 10 and second amorphous pin structure laminate 50) shown in FIG. Deposition chamber 2 20 It is the one that repeatedly manufactures a stacked silicon thin film photoelectric conversion device formed in 20
  • a 10 nm thick amorphous silicon layer (boron atom concentration: 3 ⁇ 10 19 cm 3 ) as the first p-type semiconductor layer 11 on the conductive film 2, the first i-type amorphous silicon-based photoelectric conversion layer
  • An amorphous silicon layer with a thickness of 0.07 ⁇ m as 12 and an amorphous silicon layer with a thickness of 30 nm as the first n-type semiconductor layer 13 (phosphorus atom concentration 2 X 10 19 cm 3 , nitrogen atom concentration 1 X 10 18 cm 3 and an oxygen atom concentration of 5 ⁇ 10 19 cm ”3) are formed to form the first amorphous pin structure laminate 53, and then the second p-type semiconductor layer 21 having a thickness of 10 nm.
  • Amorphous silicon layer (boron atom concentration 3 ⁇ 10 19 cm “ 3 ), second i-type amorphous silicon photoelectric conversion layer 52, 0.3 m thick amorphous silicon layer, A 30 nm thick amorphous silicon layer as the n-type semiconductor layer 23 (phosphorus atom concentration 2 X 10 19 cm 3 , nitrogen atom concentration 1 X 10 18 cm 3 and an oxygen atom concentration of 5 X 10 19 cm “ 3 ) are formed to form a second amorphous pin structure laminate 5 4.
  • An Ag electrode having a thickness of 0.1 ⁇ m is formed as a layer, metal electrode 4.
  • An amorphous silicon layer having a thickness of 10 nm is used as the first p-type semiconductor layer 11, and the pressure force in the plasma CVD deposition chamber 220 is OOPa, and the power density per unit area of the force sword electrode is 0.05 W / cm 2 Formed with.
  • an amorphous silicon layer having a thickness of 0.07 / zm is formed on the first p-type semiconductor layer 11 as the first i-type amorphous silicon-based photoelectric conversion layer 12 by plasma CVD.
  • the film chamber 220 was formed under the conditions of a pressure of 500 Pa and a power density per unit area of the force sword electrode of 0.07 WZcm 2 .
  • an amorphous silicon layer having a thickness of 30 nm is formed as the first n-type semiconductor layer 13 on the first i-type amorphous silicon-based photoelectric conversion layer 12, and the plasma CVD deposition chamber 220 is formed.
  • the inner pressure was 500 Pa and the power density per unit area of the force sword electrode was 0.05 WZcm 2 .
  • an amorphous silicon layer having a thickness of lOnm is formed on the first n-type semiconductor layer 13 as the second p-type semiconductor layer 21, and the pressure in the plasma CVD deposition chamber 220 is 500 Pa.
  • the power density per unit area of the sword electrode was 0.05 WZcm 2 .
  • an amorphous silicon layer having a thickness of 0.3 / zm is formed on the second p-type semiconductor layer 21 as a second i-type amorphous silicon-based photoelectric conversion layer 52 by plasma CVD. It was formed under the conditions that the pressure in the membrane chamber 220 was 500 Pa and the power density per unit area of the force sword electrode was 0.07 WZcm 2 .
  • an amorphous silicon layer having a thickness of 30 nm is formed as the second n-type semiconductor layer 23 on the second i-type amorphous silicon-based photoelectric conversion layer 52.
  • the inner pressure was 500 Pa and the power density per unit area of the force sword electrode was 0.05 WZcm 2 .
  • a double pin structure laminate 30 was formed.
  • a 0.05 ⁇ m-thick ⁇ layer was formed as the conductive film 3 and a 0.1 ⁇ m-thick Ag electrode was formed as the metal electrode 4 by sputtering, and a stacked silicon thin film photoelectric conversion device was formed.
  • a tandem silicon thin film photoelectric conversion device was manufactured.
  • the photoelectric conversion efficiency of the obtained tandem silicon thin film photoelectric conversion device was measured and found to be 10.9%.
  • a second double-pin structure laminate 60 is formed in the same plasma CVD film formation chamber 220 under the same conditions as described above, and a stacked silicon thin film photoelectric conversion device is manufactured by the same method. did.
  • the photoelectric conversion efficiency of the obtained second tandem silicon thin film photoelectric conversion device was measured and found to be 11.0%.
  • ten stacked silicon thin film photoelectric conversion devices were manufactured sequentially until the tenth time. 3rd, 4th, 5th, 6th, 7th, 8th, 9th and 10th tandem silicon thin film 10.9%, 11.1%, 11.0%, 10.9%, 11.0%, 11.0% and 11.0%. The results are shown in FIG.
  • a silicon-based thin-film photoelectric conversion device having good performance can be easily produced efficiently at low cost.

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Abstract

　本シリコン系薄膜光電変換装置の製造方法は、基板（１）上に形成された透明導電膜（２）上に、第１のｐ型半導体層（１１）、ｉ型非晶質シリコン系光電変換層（１２）、第１のｎ型半導体層（１３）、第２のｐ型半導体層（２１）、ｉ型微結晶シリコン系光電変換層（２２）および第２のｎ型半導体層（２３）を、同一のプラズマＣＶＤ成膜室内で、順次形成して二重ｐｉｎ構造積層体（３０）を形成し、第１のｐ型半導体層（１１）、ｉ型非晶質シリコン系光電変換層（１２）および第１のｎ型半導体層（１３）は、プラズマＣＶＤ成膜室における成膜圧力が２００Ｐａ以上３０００Ｐａ以下および電極単位面積当たりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下で形成されることを特徴とする。これにより、良好な品質を有し、光電変換効率の高いシリコン系薄膜光電変換装置を、簡易な製造装置を用いて低コストでかつ高効率で製造することができる。

Description

明 細 書
シリコン系薄膜光電変換装置、その製造方法およびその製造装置 技術分野
[0001] 本発明は、良好な性能を有するシリコン系薄膜光電変換装置、その製造方法およ びその製造装置に関し、特に、生産コストおよび生産効率が飛躍的に改善したシリコ ン系薄膜光電変換装置、その製造方法およびその製造装置に関するものである。な お、本願において、「多結晶」、「微結晶」および「結晶質」の用語は、部分的に非晶 質状態を含むものを意味するものとする。
背景技術
[0002] 近年、たとえば、多結晶シリコンまたは微結晶シリコンのような結晶質シリコンを含む 薄膜を利用した太陽電池の開発および生産量の拡大が世界的に注目されている。こ の太陽電池の大きな特徴は、大面積の安価な基板上に、プラズマ CVD装置または スパッタ装置のような成膜装置を用いて、半導体膜または金属電極膜を積層させ、そ の後、レーザパターユングなどの手法を用いて、同一基板上に作製した太陽電池セ ルを分離接続させることにより、太陽電池の低コスト化と高性能化を両立させることが できる点である。し力しながら、そのような製造工程においては、デバイス作製の基幹 装置である CVD装置に代表される製造装置の高コスト化による太陽電池の製造コス トの高まりが、大規模な普及に対する障壁のひとつとなっている。
[0003] 従来から、太陽電池の生産装置としては、複数の成膜室 (チャンバとも呼ばれる、以 下同じ)を直線状に連結したインライン方式、または中央に中間室を設け、その周り に複数の成膜室を配置するマルチチャンバ方式が採用されている。しかし、インライ ン方式では、基板搬送の動線が直線状であるため、部分的にメンテナンスの必要が 生じた場合でも、装置全体を停止させなければならない。たとえば、最もメンテナンス が必要とされる i型シリコン光電変換層の形成を行なう成膜室を複数含んでいるため 、 i型シリコン光電変換層の形成を行なう 1つの成膜室にメンテナンスが必要となった 場合でも、生産ライン全体が停止させられると ヽぅ難点がある。
[0004] 一方、マルチチャンバ方式は、成膜されるべき基板が中間室を経由して各成膜室 に移動させられる方式であり、それぞれの成膜室と中間室との間に気密を維持し得る 可動仕切りが設けられているため、ある 1つの成膜室に不都合が生じた場合でも、他 の成膜室は使用可能であり、生産が全体的に停止させられるということはない。しかし 、このマルチチャンバ方式の生産装置では、中間室を介した基板の動線が複数あり 、中間室の機械的な構造が複雑になることは避けられない。たとえば、中間室と各成 膜室との間の気密性を維持しつつ基板を移動させる機構が複雑であって高価になる 。また、中間室の周りに配置される成膜室の数が空間的に制限されるという問題もあ る。
[0005] このような問題点を鑑みて、 p型半導体層、 i型微結晶シリコン系光電変換層および n型半導体層が、同一のプラズマ CVD成膜室内で順に引続いて形成され、かつ p型 半導体層は、成膜室内の圧力が 667Pa (5Torr)以上の条件で形成されることを特 徴とするシリコン系薄膜光電変換装置の製造方法が提案されている (たとえば特開平 2000— 252495号公報 (特許文献 1)を参照)。この方法によれば、良好な性能およ び品質を有する光電変換装置を簡易な装置により低コストかつ高効率で製造できる とある。
[0006] し力しながら、この製造方法では、目標とする生産性向上を求めて、この方法で同 一成膜室内で繰り返し、 p型半導体層、 i型シリコン系光電変換層および n型半導体 層（以下、「pin層」ともいう。また、この p型層、 i型層および n型層がこの順に配列され た構造を「pin構造」ともいう。）の形成を行なうことにより、プラズマ CVD成膜室のカソ ード上および Zまたは室内面上に形成された残留膜における n型層中の n型ドーパ ントが、次の P型半導体層および i型シリコン系光電変換層を形成する初期の段階に お!、て、 n型ドーパントが p型半導体層および i型シリコン系光電変換層に混入する事 態が避けられな 、と!/、う問題がある。
[0007] すなわち、プラズマ CVD成膜室内において、まず p型半導体層を形成する際に成 膜室の力ソード上および Zまたは室内面上に P型層が形成され、次に i型シリコン系 光電変換層を形成する際に上記 P型層上に i型層が形成され、次に n型半導体層を 形成する際に上記 i型層上に n型層が形成される。こうしてプラズマ CVD成膜室の力 ソード上および Zまたは室内面上に、残留膜として P型層、 i型層および n型層の積層 膜が形成される。力かる残留膜における n型層中の n型ドーパント (n型不純物原子と もいう、以下同じ)が、次の p型半導体層および i型シリコン系光電変換層を形成する 初期の段階において、 n型ドーパントが p半導体層および i型シリコン系光電変換層に 混入するという問題が生じるのである。
[0008] ここで、 p型半導体層に対する n型ドーパントの影響としては、 n型ドーパントが p型ド 一パント (P型不純物原子ともいう、以下同じ)の働きを弱めるため、太陽電池を作製 する上で必要な p型半導体層の空間電荷の確保ができなくなる。これにより、従来の 良好な P型半導体層の製造条件を用いた場合にお!、ても、開放電圧や極性因子の 低下といった太陽電池の諸パラメータに悪影響を及ぼす。また、 n型ドーパントの i型 シリコン系光電変換層への影響としては、残留膜中の n型ドーパントの i型シリコン系 光電変換層中への拡散が、 i型シリコン系光電変換層中の再結合準位を増加させ、 内部電界を弱めることにより、太陽電池の短波長感度の大幅な低下をもたらすことも 知られて!/、る（たとえば特開平 2000— 243993号公報 (特許文献 2)を参照)。
[0009] また、 pin層が複数積層されたシリコン系光電変換装置を製造する方法については 、非晶質光電変換層をインライン式 CVD装置で作製した後、微結晶シリコン系光電 変換層を別の CVD装置で製造するという提案もされている (たとえば特開平 2000— 252496号公報 (特許文献 3)を参照)。これは、非晶質光電変換層を同一の成膜室 で成膜すると特性低下を起こすことが知られて 、ることと、装置タクトが相容れな！/、非 晶質光電変換層と微結晶シリコン系光電変換層を別の CVD装置で製造することでラ インの効率化を図る目的である。また、インライン方式の CVD装置で問題になるダウ ンタイムの減少する対策にもなる。
[0010] しかし、上記の製造方法では、 V、ずれも複雑な製造装置およびメンテナンスを必要 とするため、良好な特性を有する光電変換装置を簡易な製造装置を用いて低コスト および高効率に製造できる方法の開発が求められていた。
特許文献 1：特開平 2000— 252495号公報
特許文献 2：特開平 2000— 243993号公報
特許文献 3：特開平 2000— 252496号公報
発明の開示 発明が解決しょうとする課題
[0011] 本発明は、良好な品質を有し光電変換効率の高いシリコン系薄膜光電変換装置を
、簡易な製造装置を用いて低コストでかつ高効率で製造する方法、製造装置ならび にその製造方法および製造装置により製造された良好な特性を有するシリコン系薄 膜光電変換装置を提供することを目的とする。さら〖こ、繰り返して同一のプラズマ CV D成膜室を用いて、シリコン系薄膜光電変換装置を歩留まりよく製造できる製造方法 、製造装置ならびにその製造方法および製造装置により製造された良好な特性を有 するシリコン系薄膜光電変換装置を提供することも目的とする。
課題を解決するための手段
[0012] 本発明は、基板上に形成された透明導電膜上に、第 1の p型半導体層、 i型非晶質 シリコン系光電変換層、第 1の n型半導体層、第 2の p型半導体層、 i型微結晶シリコン 系光電変換層および第 2の n型半導体層を、同一のプラズマ CVD成膜室内で、順次 形成して二重 pin構造積層体を形成し、第 1の p型半導体層、 i型非晶質シリコン系光 電変換層および第 1の n型半導体層は、プラズマ CVD成膜室における成膜圧力が 2 OOPa以上 3000Pa以下および電極単位面積当たりの電力密度が 0. OlWZcm2以 上 0. 3WZcm2以下で形成されることを特徴とするシリコン系薄膜光電変換装置の 製造方法である。
[0013] 本発明にかかるシリコン系薄膜光電変換装置の製造方法において、二重 pin構造 積層体を形成した後に、二重 pin構造積層体を含むシリコン系薄膜光電変換装置を プラズマ CVD成膜室力も搬出し、プラズマ CVD成膜室の力ソード上および Zまたは 室内面上の残留膜を除去することができる。
[0014] また、本発明に力かるシリコン系薄膜光電変換装置の製造方法は、上記の製造方 法により形成された二重 pin構造積層体の第 2の n型半導体層上に、さらに、 p型半導 体層、 i型結晶質シリコン系光電変換層および n型半導体層から構成される結晶質 pi n構造積層体を少なくとも 1つ積層することができる。
[0015] また、本発明は、基板上に形成された透明性導電膜と、二重 pin構造積層体とを含 むシリコン系薄膜光電変換装置であって、二重 pin構造積層体は、透明性導電膜上 に順次形成されている第 1の P型半導体層、 i型非晶質シリコン系光電変換層、第 1の n型半導体層、第 2の p型半導体層、 i型微結晶シリコン系光電変換層および第 2の n 型半導体層から構成され、第 1の n型半導体層および第 2の p型半導体層は、それぞ れ不純物窒素原子濃度が 1 X 1019cm 3以下、かつ、不純物酸素原子濃度が 1 X 102 Qcm 3以下であることを特徴とするシリコン系薄膜光電変換装置である。
[0016] また、本発明は、基板上に形成された透明性導電膜と、二重 pin構造積層体とを含 むシリコン系薄膜光電変換装置であって、二重 pin構造積層体は、透明性導電膜上 に順次形成されている第 1の P型半導体層、 i型非晶質シリコン系光電変換層、第 1の n型半導体層、第 2の p型半導体層、 i型微結晶シリコン系光電変換層および第 2の n 型半導体層から構成され、第 1の n型半導体層の導電型決定不純物原子濃度が 3 X 1019cm 3以下であり、第 2の p型半導体層の導電型決定不純物原子濃度が 5 X 1019 cm 3以下であることを特徴とするシリコン系薄膜光電変換装置である。
[0017] また、本発明は、基板上に形成された透明導電膜上に、 p型半導体層、 i型非晶質 シリコン系光電変換層および n型半導体層を、同一のプラズマ CVD成膜室内で、順 次形成し、 P型半導体層、 i型非晶質シリコン系光電変換層および n型半導体層は、 プラズマ CVD成膜室における成膜圧力が 200Pa以上 3000Pa以下および電極単 位面積当たりの電力密度が 0. OlWZcm2以上 0. 3WZcm2以下で形成されるシリ コン系薄膜光電変換装置の製造方法である。
[0018] 本発明にかかるシリコン系薄膜光電変換装置の製造方法において、非晶質 pin構 造積層体を形成した後に、非晶質 pin構造積層体を含むシリコン系薄膜光電変換装 置をプラズマ CVD成膜室力 搬出し、プラズマ CVD成膜室の力ソード上および Zま たは室内面上の残留膜を除去することができる。
[0019] また、本発明は、基板上に形成された透明導電膜上に、第 1の p型半導体層、第 1 の i型非晶質シリコン系光電変換層、第 1の n型半導体層、第 2の p型半導体層、第 2 の i型非晶質シリコン系光電変換層および第 2の n型半導体層を、同一のプラズマ CV D成膜室内で、順次形成して二重 pin構造積層体を形成し、第 1の p型半導体層、第 1の i型非晶質シリコン系光電変換層、第 1の n型半導体層、第 2の p型半導体層、第 2の i型非晶質シリコン系光電変換層および第 2の n型半導体層は、プラズマ CVD成 膜室における成膜圧力が 200Pa以上 3000Pa以下および電極単位面積当たりの電 力密度が 0. OlWZcm2以上 0. 3WZcm2以下で形成されることを特徴とするシリコ ン系薄膜光電変換装置の製造方法である。
[0020] 本発明にかかるシリコン系薄膜光電変換装置の製造方法において、二重 pin構造 積層体を形成した後に、二重 pin構造積層体を含むシリコン系薄膜光電変換装置を プラズマ CVD成膜室力も搬出し、プラズマ CVD成膜室の力ソード上および Zまたは 室内面上の残留膜を除去することができる。
[0021] また、本発明は、上記の製造方法により製造されたシリコン系薄膜光電変換装置で ある。
[0022] また、本発明は、上記の製造方法に用いられるシリコン系薄膜光電変換装置の製 造装置であって、シリコン系薄膜光電変換装置の製造装置は、内部に力ソードおよ びアノードが配置されて ヽるプラズマ CVD成膜室と、プラズマ CVD成膜室内のガス 圧力を調整するガス圧力調整部と、力ソードに電力を供給する電力供給部とを含み、 力ソードとアノードの距離は 3mm以上 20mm以下であり、ガス圧力調整部は CVD成 膜室内のガス圧力を 200Pa以上 3000Pa以下の範囲で制御でき、電力供給部は力 ソードの単位面積当たりの電力密度を 0. OlWZcm2以上 0. 3WZcm2以下の範囲 で制御できるシリコン系薄膜光電変換装置の製造装置である。
発明の効果
[0023] 本発明によれば、同一のプラズマ CVD成膜室を利用して、 1以上の pin構造積層 体を有する薄膜の形成が可能となり、良好な品質を有し光電変換効率の高いシリコ ン系薄膜光電変換装置を簡易な製造装置を用いて低コストでかつ高効率で製造す る方法、製造装置ならびにその製造方法および製造装置により製造された良好な特 性を有するシリコン系薄膜光電変換装置を提供することができる。
図面の簡単な説明
[0024] [図 1]本発明にかかるシリコン系薄膜光電変換装置の一つの実施形態を示す概略断 面図である。
[図 2]本発明にお!/、て用いられるプラズマ CVD装置の概略図である。
[図 3]本発明にかかるシリコン系薄膜光電変換装置の他の実施形態を示す概略断面 図である。 [図 4]本発明にかかるシリコン系薄膜光電変換装置の製造方法の一実施形態を概略 的に示すフローチャートである。
[図 5]本発明にかかるシリコン系薄膜光電変換装置のさらに他の実施形態を示す概 略断面図である。
[図 6]本発明にかかるシリコン系薄膜光電変換装置のさらに他の実施形態を示す概 略断面図である。
[図 7]本発明にかかるシリコン系薄膜光電変換装置の製造装置の一つの実施形態を 示す概略断面図である。
[図 8]実施例 1において繰り返し作製された積層型シリコン系薄膜光電変換装置の形 成回数と光電変換効率の関係を示す図である。
[図 9]実施例 2において繰り返し作製された積層型シリコン系薄膜光電変換装置の形 成回数と光電変換効率の関係を示す図である。
[図 10]実施例 3において繰り返し作製されたシリコン系薄膜光電変換装置の形成回 数と光電変換効率の関係を示す図である。
[図 11]実施例 4において繰り返し作製された積層型シリコン系薄膜光電変換装置の 形成回数と光電変換効率の関係を示す図である。
符号の説明
[0025] 1 基板、 2 透明導電膜、 3 導電膜、 4 金属電極、 10, 50 非晶質 pin構造積層 体、 11, 21, 41 p型半導体層、 12, 52 i型非晶質シリコン系光電変換層、 13, 23 , 43 n型半導体層、 20 微結晶 pin構造積層体、 22 i型微結晶シリコン系光電変 換層、 30, 60 二重 pin構造積層体、 40 結晶質 pin構造積層体、 42 i型結晶質シ リコン系光電変換層、 100, 300, 500, 600 シリコン系薄膜光電変換装置、 200 プラズマ CVD装置、 201 電力供給部、 205 インピーダンス整合回路、 206a, 206 b 電力供給線、 208 電力出力部、 210 加熱室、 211 ガス圧力調整部、 213 ガ ス導入管、 213v, 217v 圧力調整バルブ、 216 ガス排出装置、 217 ガス排出管 、 220 成膜室、 221 室内面、 222 力ソード、 223 アノード、 230 取出し室。 発明を実施するための最良の形態
[0026] (実施形態 1) 本発明のシリコン系薄膜光電変換装置の製造方法の一つの実施形態は、図 iおよ び図 2を参照して、基板 1上に透明導電膜 2を形成する工程と、透明導電膜 2上に第 1の P型半導体層 11、 i型非晶質シリコン系光電変換層 12、第 1の n型半導体層 13、 第 2の p型半導体層 21、 i型微結晶シリコン系光電変換層 22および第 2の n型半導体 層 23を順次連続して形成して二重 pin構造積層体 30を形成する工程とを含み、二 重 pin構造積層体 30を形成する工程は同一のプラズマ CVD成膜室 220内で行い、 第 1の p型半導体層 11、 i型非晶質シリコン系光電変換層 12および第 1の n型半導体 層 13は、プラズマ CVD成膜室における成膜圧力が 200Pa以上 3000Pa以下および 電極単位面積当たりの電力密度が 0. OlWZcm2以上 0. 3WZcm2以下で形成され ることを特徴とする。
[0027] すなわち、本実施形態のシリコン系薄膜光電変換装置の製造方法では、図 1およ び図 2を参照して、基板 1上に形成された透明導電膜 2上に第 1の p型半導体層 11、 i 型非晶質シリコン系光電変換層 12、第 1の n型半導体層 13、第 2の p型半導体層 21 、 i型微結晶シリコン系光電変換層 22および第 2の n型半導体層 23を、同一のプラズ マ CVD成膜室 220内で、順次連続して形成して二重 pin構造積層体 30を形成する 。ここで、第 1の p型半導体層 11、 i型非晶質シリコン系光電変換層 12および第 1の n 型半導体層 13は、プラズマ CVD成膜室における成膜圧力が 200Pa以上 3000Pa 以下および電極単位面積当たりの電力密度が 0. OlWZcm2以上 0. 3WZcm2以 下で形成される。なお、本実施形態では、同一のプラズマ CVD成膜室 220内のカソ ード 222とアノード 223間の距離は、 3mm以上 20mm以下の範囲であることが好まし ぐまた、固定されていることが好ましい。
[0028] 従来、 i型非晶質シリコン系光電変換層 12を有する非晶質 pin構造積層体 10と i型 微結晶シリコン系光電変換層 22を有する微結晶 pin構造積層体 20の二重 pin構造 積層体 30を有する光電変換装置 (このように、二重 pin構造積層体を有するシリコン 系薄膜光電変換装置を積層型シリコン系薄膜光電変換装置ともいう、以下同じ)を形 成する場合、それぞれの pin構造積層体は、別のプラズマ CVD成膜室で形成される ことが通常である。 i型微結晶シリコン系光電変換層 22を形成するプラズマ CVD成膜 室では、良質な膜を形成するために、力ソードとアノードの距離を小さく設定する。す なわち、力ソードとアノードの距離はたとえば 3mmから 20mm、好ましくは 5mmから 1 5mm、さらに好ましくは 7mmから 12mmとし、プラズマ CVD成膜室内の圧力を高圧 力条件として膜を形成することが必要である。一方、 i型非晶質シリコン系光電変換層 12を形成するプラズマ CVD成膜室では、力ソードとアノードの距離をより大きく設定 することが通常であった。力ソードとアノードの距離を小さく設定すると、その距離の力 ソード面内不均一性力 力ソードとアノード上の基板と間の電界強度の力ソード面内 分布により大きく影響するためであり、また、 i型非晶質シリコン系光電変換層 12を形 成する場合は、 i型微結晶シリコン系光電変換層 22を形成する場合と比較して、ブラ ズマ CVD成膜室内に導入する原料ガスがより放電し易いガス組成であり、力ソードと アノードの距離の自由度が大きいからである。
[0029] 本実施形態のように、 i型非晶質シリコン系光電変換層 12を有する pin構造積層体 および i型微結晶シリコン系光電変換層 22を有する pin構造積層体を同一のプラズマ CVD成膜室 220内で形成するためには、良質な i型微結晶シリコン系光電変換層 2 2を形成するために、力ソード 222とアノード 223間の距離が小さく設定された電極構 造とする必要があり、これと同一の電極構造で i型非晶質シリコン系光電変換層 12を 形成することとなる。
[0030] 力ソード 222とアノード 223間の距離が小さくなつた場合に、プラズマ CVD成膜室 内の膜形成時の圧力を高くして放電を発生し易くすることは、ノ ッシェンの法則から 容易に想到しうるものである。しかし、本発明では、 i型非晶質シリコン系光電変換層 1 2を有する非晶質 pin構造積層体 10の形成条件を、通常の条件と比較して、成膜圧 力を高く設定し、力ソード 222の単位面積当たりの電力密度を小さく設定することによ り、従来では考えられな力つた不純物の混入または拡散を低減する効果を利用して、 同一のプラズマ CVD成膜室 220内で二重 pin構造積層体 30を繰り返し形成した場 合でも、光電変換効率の高い積層型シリコン系薄膜光電変換装置 100を製造するこ とがでさる。
[0031] 本実施形態においては、成膜圧力 200Pa以上 3000Pa以下、かつ、電極単位面 積当たりの電力密度 0. OlWZcm2以上 0. 3WZcm2以下の条件下で、第 1の p型 半導体層 11、 i型非晶質シリコン系光電変換層 12および第 1の n型半導体層 13を順 次連続して形成することによって、同一のプラズマ CVD成膜室で非晶質 pin構造積 層体 10 (p型層、 i型層および n型層がこの順に形成され i型層が非晶質である積層体 をいう、以下同じ)を形成することができる。ここで、本実施形態およびその他の実施 形態のいずれにおいても、 pin構造積層体の形成の際に力ソードに電力を供給する ことから、電極単位面積当たりの電力密度とは、力ソードの電極単位面積当たりの電 力密度を意味する。
[0032] このような条件で第 1の n型半導体層 13が形成される場合は、第 1の n型半導体層 1 3および成膜室内の残留膜中の n型不純物原子は他の層への拡散がしにくぐ第 2 の P型半導体層 21および i型微結晶シリコン系光電変換層 22に影響を及ぼさない。
[0033] 第 1の n型半導体層 13は、非晶質半導体または結晶質半導体のどちらでも良いが 、結晶質半導体とすることが望ましい。結晶質半導体に含まれる結晶部分は n型不純 物原子のドーピング効率が高いため、第 1の n型半導体層 13が結晶部分を含むこと により、 n型不純物原子濃度を大きくすることなく所望の導電率を得ることができる。し たがって、第 1の n型半導体層 13中の n型不純物原子濃度を低くでき、他の層への 拡散を低減することができる。
[0034] また、上記のような非晶質 pin構造積層体 10の形成条件により得られる第 1の p型 半導体層 11および i型非晶質シリコン系光電変換層 12は、二重 pin構造積層体を繰 り返し形成する場合においても、前の第 2の n型半導体層 23の形成の際にプラズマ C VD成膜室内に形成された残留膜の n型不純物原子の影響も受けにくい。
[0035] 成膜圧力 200Pa以上の形成条件は、非晶質シリコン系半導体層を形成する従来 の条件 (たとえば、 lOOPaから 120Pa程度)より高い圧力条件である。第 1の p型半導 体層 11および i型非晶質シリコン系光電変換層 12を高 ヽ成膜圧力で形成することに より、それらの層を形成する前力も力ソード 222上および Zまたは室内面 221上に付 着して 、る第 2の n型半導体層 23から放出される n型不純物原子の平均自由工程（ プラズマ CVD成膜室内を移動できる距離)を低下させ、形成される第 1の p型半導体 層 11および i型非晶質シリコン系光電変換層 12内に取り込まれる n型不純物原子の 量を低減することができる。また、成膜圧力 3000Pa以下の形成条件で第 1の p型半 導体層 11および i型非晶質シリコン系光電変換層 12を形成することにより、薄膜光電 変換装置用として良好な膜質のシリコン系半導体薄膜を成膜することができる。
[0036] また、第 1の p型半導体層 11および i型非晶質シリコン系光電変換層 12を電極単位 面積当たりの電力密度 0. 3WZcm2以下の低電力密度で形成することにより、カソー ド 222に衝突するプラズマ中の電子およびイオンが有するエネルギーを低減すること ができる。 n型不純物原子は、力ソード 222に付着した第 2の n型半導体層 23からプ ラズマ中の電子およびイオンにより叩き出されるため、これらが有するエネルギーを 低減することにより、形成される第 1の P型半導体層 11および i型非晶質シリコン系光 電変換層 12内に取り込まれる n型不純物原子の量を低減することができる。また、電 力密度 0. OlWZcm2以上の形成条件で第 1の p型半導体層 11および i型非晶質シ リコン系光電変換層 12を形成することにより、薄膜光電変換装置用として良好な膜質 のシリコン系半導体薄膜を成膜することができる。
[0037] この結果、プラズマ CVD成膜室の力ソード上および Zまたは室内面上に形成され た残留膜を除去する工程を経ることなく連続して次の基板 1上の透明導電膜 2上に 上記二重 pin構造積層体 30を形成させて次の積層型シリコン系薄膜光電変換装置 100を製造することができる。
[0038] さらに、 i型非晶質シリコン系光電変換層 12を上記形成条件により形成することによ り、第 1の p型半導体層 11形成の際に力ソード 222上および/または室内面 221上 に付着した p型半導体層中の p型不純物原子が i型非晶質シリコン系光電変換層 12 中に混入する量は低減される。
[0039] なお、上記の各 pin構造積層体にぉ 、て、 p型層、 i型層、 n型層の順に形成するこ とにより、 n型層、 i型層、 p型層の順に形成する場合に比べて、光電変換層である i型 層への不純物原子による影響が少なくなる。これは、 n型不純物原子 (たとえばリン原 子）の方が、 p型不純物原子 (たとえばボロン原子)よりも、 i型層への混入による影響 が大きいため、 i型層形成後に n型層を形成する方が、 i型層形成後に p型層を形成 するよりも、 i型層への影響が少なくことによると考えられる。
[0040] 本実施形態においては、図 1を参照して、第 1の p型半導体層 11の厚さは、 i型非晶 質シリコン系光電変換層 12に十分な内部電界を与える点で、 2nm以上が好ましぐ 5nm以上がより好ましい。また、第 1の p型半導体層 11の厚さは、非活性層の入射側 の光吸収量を抑えることが必要である点で、 50nm以下が好ましぐ 30nm以下がより 好ましい。 i型非晶質シリコン系光電変換層 12の厚さは、非晶質の薄膜光電変換層と して十分な機能を発揮させる点で、 0. 1 μ m以上が好ましい。また、 i型非晶質シリコ ン系光電変換層 12の厚さは十分な内部電界が必要である点で、 0. 5 m以下が好 ましぐ 0. 4 m以下がより好ましい。第 1の n型半導体層 13の厚さは、 i型非晶質シリ コン系光電変換層 12に十分な内部電界を与える点で、 2nm以上が好ましぐ 5nm 以上がより好ましい。また、第 1の n型半導体層 13の厚さは、後述する残留膜のエツ チング工程の際に i型非晶質シリコン系光電変換層中に拡散する可能性のある残留 膜中の n型不純物原子の量を減らし、 n型不純物原子を含む残留膜を除去する操作 が容易になる点で、 50nm以下が好ましぐ 30nm以下がより好ましい。
[0041] また、図 1を参照して、第 2の p型半導体層 21の厚さは、 i型微結晶シリコン系光電 変換層 22に十分な内部電界を与える点で、 2nm以上が好ましぐ 5nm以上がより好 ましい。また、第 2の p型半導体層 21の厚さは、非活性層の入射側の光吸収量を抑 えることが必要である点で、 50nm以下が好ましぐ 30nm以下がより好ましい。 i型微 結晶シリコン系光電変換層 22の厚さは、微結晶を含むシリコン系薄膜光電変換層と して十分な機能を発揮させる点で、 0. 5 m以上が好ましぐ 1 μ m以上がより好まし い。また、 i型微結晶シリコン系光電変換層 22の厚さは、装置の生産性を確保するこ とが必要である点で、 20 /z m以下が好ましぐ 15 m以下がより好ましい。第 2の n型 半導体層 23の厚さは、 i型微結晶シリコン系光電変換層 22に十分な内部電界を与え る点で、 2nm以上が好ましぐ 5nm以上がより好ましい。また、第 2の n型半導体層 23 の厚さは、非活性層の光吸収量を抑えることが必要である点で、 50nm以下が好まし く、 30nm以下がより好ましい。
[0042] 第 1の p型半導体層 11は、非晶質シリコン系半導体または結晶質シリコン系半導体 とし、成膜圧力が 200Pa以上 3000Pa以下、好ましくは 300Pa以上 2000Pa以下、さ らに好ましくは 400Pa以上 1500Pa以下の条件で形成される。また、この第 1の p型 半導体層 11は、電極単位面積あたりの電力密度が 0. OlWZcm2以上 0. 3W/cm 2以下、好ましくは 0. 015WZcm2以上 0. 2WZcm2以下、さらに好ましくは 0. 02W Zcm2以上 0. 15WZcm2以下の条件で形成される。また、基板 1の下地温度は 250 °C以下であることが好ましい。ここで、基板の下地温度とは、その基板が載置されて いる下地の温度をいい、その基板の温度とほぼ等しい。本実施形態においては、基 板 1は通常アノード 223に載置されており、この場合はアノードの温度を意味する。ま た、プラズマ CVD成膜室内に導入する原料ガスは、シラン系ガスと、水素ガスを含有 する希釈ガスとを含むことが好ましい。また、原料ガスには、第 1の p型半導体層 11に おける光吸収量を減少させる目的でメタンゃトリメチルジボランなどが含まれていても よい。これによつて、次に形成される i型非晶質シリコン系光電変換層に p型不純物原 子の影響を与えない P型半導体層を形成することができる。また、この第 1の p型半導 体層 11の導電型を決定する不純物原子（以下、導電型決定不純物原子という）は、 特に制限はないが、ドーピング効果が高ぐ汎用性があるとの点から、ボロン原子また はアルミニウム原子であることが好まし 、。
[0043] i型非晶質シリコン系光電変換層 12は、成膜圧力が 200Pa以上 3000Pa以下、好 ましくは 300Pa以上 2000Pa以下、さらに好ましくは 400Pa以上 1500Pa以下の条 件で形成される。また、この i型非晶質シリコン系光電変換層 12は、電極単位面積あ たりの電力密度が 0. OlWZcm2以上 0. 3WZcm2以下、好ましくは 0. 015W/cm2 以上 0. 2WZcm2以下、さらに好ましくは 0. 02WZcm2以上 0. 15WZcm2以下の 条件で形成される。また、基板 1の下地温度は 250°C以下であることが好ましい。また 、プラズマ CVD成膜室内に導入する原料ガスにおいては、シラン系ガスに対する希 釈ガスの流量は、 5倍以上が好ましぐまた、 20倍以下が好ましぐ 15倍以下がより好 ましい。このようにして、良好な膜質の非晶質 i型光電変換層を形成することができる
[0044] 第 1の n型半導体層 13は、非晶質シリコン系半導体または結晶質シリコン系半導体 とし、成膜圧力が 200Pa以上 3000Pa以下、好ましくは 300Pa以上 2000Pa以下、さ らに好ましくは 400Pa以上 1500Pa以下の条件で形成される。また、この第 1の n型 半導体層 13は、電極単位面積あたりの電力密度が 0. OlWZcm2以上 0. 3W/cm 2以下、好ましくは 0. 015WZcm2以上 0. 2WZcm2以下、さらに好ましくは 0. 02W Zcm2以上 0. 15WZcm2以下の条件で形成される。また、基板 1の下地温度は 250 °C以下であることが好ましい。これにより、 i型非晶質シリコン系光電変換層 12と後に 形成される第 2の p型半導体層 21、 i型微結晶シリコン系光電変換層 22および第 2の n型半導体層 23から形成されている微結晶 pin構造積層体 20 (p型層、 i型層および n型層がこの順に形成され i型層が微結晶である積層体をいう、以下同じ）に、 n型不 純物原子の影響を与えない第 1の n型半導体層 13を形成することができる。
[0045] また、第 1の n型半導体層 13は、同一のプラズマ CVD成膜室を利用して、繰り返し pin構造を有する薄膜の形成が可能となるため、その不純物窒素原子濃度を 1 X 101 9cm 3以下、その不純物酸素原子濃度を 1 X 102Qcm 3以下とすることができる。これに より、中間に余分な再結合層を挿入することなく第 1の n型半導体層 13と第 2の p型半 導体層 21の間で良好なォーミック接合が得られる。
[0046] また、第 1の n型半導体層 13の導電型決定不純物原子は、特に制限はないが、ド 一ビング効率が高ぐ汎用性があるとの点から、リン原子であることが好ましい。さらに 、原料ガス中のシリコン原子に対するリン原子の含有量は、十分なドーピング効果が 得られる点で、好ましくは 0.05原子％以上より好ましく 0. 1原子％以上であり、膜質 の悪ィ匕を避けるという点から、好ましくは 3原子％以下でありより好ましくは 1原子％以 下である。ここで、原子％とは、シリコン原子の原子数に対する、ドーピング原子の原 子数の割合を百分率で表したものをいう。これによつて、第 1の n型半導体層の導電 型決定不純物原子濃度を 3 X 1019cm 3以下とすることができる。
[0047] 第 2の p型半導体層 21は、一般的な形成条件 (たとえば特開 2000— 243993号公 報などに記載)で形成すれば良ぐたとえば成膜圧力が 600Paから 3000Pa程度、 電極単位面積あたりの電力密度が 0. 05WZcm2力 0. 3WZcm2程度の範囲で形 成した P型微結晶シリコン層とすることができる。
[0048] 第 2の p型半導体層 21は、たとえば、導電型決定不純物原子としてボロン原子が 0 . 01原子％以上 5原子％以下ドープされた p型非晶質もしくは微結晶のシリコン薄膜 などとすることができる。第 2の p型半導体層 21は、基板 1の下地温度が 250°C以下 であり、プラズマ CVD成膜室内に導入する原料ガスが、シラン系ガスと、水素ガスを 含有する希釈ガスとを含む条件で形成されることが好ましい。また、原料ガスには、第 2の p型半導体層 21における吸収量を減少させる目的で、メタンゃトリメチルジボラン などが含まれていてもよい。基板 1の下地温度を、好ましくは 250°C以下とすることに より、 i型非晶質シリコン系光電変換層 12に影響を与えることなぐ第 2の p型半導体 層 21を形成することができる。
[0049] また、第 2の p型半導体層 21は、同一のプラズマ CVD成膜室を利用して、繰り返し pin構造を有する薄膜の形成が可能となるため、その不純物窒素原子濃度を 1 X 101 9cm 3以下、その不純物酸素原子濃度を 1 X 102Qcm 3以下とすることができる。これに より、中間にたとえば再結合層を挿入することなく第 1の n型半導体層 13と第 2の p型 半導体層 21の間で良好なォーミック接合が得られる。
[0050] また、第 2の p型半導体層 21の導電型決定不純物原子は、特に制限はないが、ド 一ビング効率が高ぐ汎用性があるとの点から、ボロン原子またはアルミニウム原子な どが好ましい。これによつて、第 2の p型半導体層 21の導電型決定不純物濃度を 5 X 1019cm 3以下とでき、中間に余分な再結合層を挿入することなく第 1の n型半導体層 13と第 2の p型半導体層 21の間で良好なォーミック接合が得られる。
[0051] i型微結晶シリコン系光電変換層 22は一般的な形成条件 (たとえば特開 2000— 2 43993号公報などに記載)で形成すれば良ぐたとえば成膜圧力が 600Paから 300 OPa程度、電極単位面積あたりの電力密度が 0. 05WZcm2から 0. 3WZcm2程度 の範囲で形成した i型微結晶シリコン層とすることができる。
[0052] i型微結晶シリコン系光電変換層 22は、基板 1の下地温度を好ましくは 250°C以下 とすることにより、 i型非晶質シリコン系光電変換層 12に影響を与えることなく形成でき る。また、プラズマ CVD成膜室内に導入する原料ガスにおいては、シラン系ガスに対 する希釈ガスの流量は、 30倍以上が好ましぐまた、 100倍以下が好ましぐ 80倍以 下がより好ましい。このようにして、ラマン分光法により測定される ΑδΟηπ 1におけるピ ークに対する SSOnm 1におけるピークのピーク強度比 I Zl 力 以上 10以下であ
520 480
る i型微結晶シリコン系光電変換層 22が得られる。力かる i型微結晶シリコン系光電変 換層 22においては十分な結晶化率を得ることができ、後述する成膜室の力ソード上 および Zまたは室内面上に形成された残留膜の除去 (クリーニングともいう、以下同 じ)処理を行なった後も、再現性よく i型シリコン系光電変換層を形成することができる
[0053] 第 2の n型半導体層 23は、一般的な形成条件 (たとえば特開 2000— 243993号公 報などに記載)で形成すれば良ぐたとえば成膜圧力 600Paから 3000Pa程度、電 極単位面積あたりの電力密度 0. 05W/cm2から 0. 3W/cm2程度の範囲で形成し た n型微結晶シリコン層とすることができる。
[0054] 第 2の n型半導体層 23は、基板 1の下地温度を好ましくは 250°C以下とすることによ り、 i型非晶質シリコン系光電変換層に影響を与えることなく形成できる。ここで、第 2 の n型半導体層 23の導電型決定不純物原子には特に制限はないが、ドーピング効 率が高ぐ汎用性があるとの点からリン原子が好ましい。また、原料ガス中のシリコン 原子に対するリン原子の含有量は、十分なドーピング効果が得られる点で、好ましく は 0.1原子％以上より好ましくは 0. 3原子％以上であり、膜質の悪化を避けるという 点から、好ましくは 5原子％以下より好ましくは 3原子％以下である。
[0055] このようにして、同一のプラズマ CVD成膜室内で、非晶質 pin構造積層体 10 (すな わち、第 1の p型半導体層 11、 i型非晶質シリコン系光電変換層 12および第 1の n型 半導体層 13)および微結晶 pin構造積層体 20 (すなわち、第 2の p型半導体層 21、 i 型微結晶シリコン系光電変換層 22および第 2の n型半導体層 23)を連続して形成す ることにより、高い光電変換効率を有する積層型シリコン系薄膜光電変換装置を低コ ストでかつ効率よく製造することができる。
[0056] (実施形態 2)
本発明のシリコン系薄膜光電変換装置の製造方法の他の実施形態は、図 1および 図 2を参照して、上記実施形態 1において、二重 pin構造積層体を形成する工程の 後に、この二重 pin構造積層体を含むシリコン系薄膜光電変換装置 100をプラズマ C VD成膜室 220から搬出する工程と、プラズマ CVD成膜室 220の力ソード 222上お よび Zまたは室内面 221上の残留膜を除去する工程とを含む。すなわち、本実施形 態のシリコン系薄膜光電変換装置の製造方法は、二重 pin構造積層体 30を形成した 後に、二重 pin構造積層体 30を含むシリコン系薄膜光電変換装置 100をプラズマ C VD成膜室 220から搬出し、プラズマ CVD成膜室 220の力ソード 222上および Zま たは室内面 221上の残留膜を除去することを特徴とする。
[0057] 実施形態 1に示すように同一のプラズマ CVD成膜室内で二重 pin構造積層体を形 成した後、この二重 pin構造積層体を含むシリコン系薄膜光電変換装置 100を搬出 した後、上記プラズマ CVD成膜室の力ソード上および Zまたは室内面上に形成され た残留膜を除去することによって、良好な品質および性能を有する積層型シリコン系 薄膜光電変換装置 100を、同一のプラズマ CVD成膜室内で繰り返し製造することが できる。
[0058] 実施形態 1に示すように同一のプラズマ CVD成膜室 220内で二重 pin構造積層体 を形成することにより、ひとつの積層型シリコン系薄膜光電変換装置を形成した後、 本実施形態に示すようなプラズマ CVD成膜室 220の力ソード 222上および Zまたは 室内面 221上の残留膜を除去する工程を経ることなぐ同一のプラズマ CVD成膜室 220内で次の二重 pin構造積層体を形成することにより、次の積層型シリコン系薄膜 光電変換装置を形成することもできる。
[0059] しかし、プラズマ CVD成膜室 220における残留膜による汚染を防止する点から、ひ とつの積層型シリコン系薄膜光電変換装置 100の形成後、次の基板 1の透明導電膜 2上に引き続き次の積層型シリコン系薄膜光電変換装置 100の非晶質 pin構造積層 体 10を形成するよりも、非晶質 pin構造積層体 10を形成する前に、プラズマ CVD成 膜室 220の力ソード 222上および Zまたは室内面 221上の残留膜を完全に除去して 、残存膜中の第 2の n型層中の不純物原子 (n型ドーパント）による次の積層型シリコ ン系薄膜光電変換装置 100の非晶質 pin構造積層体 10への拡散による影響を完全 に除去することが好ましい。これにより、引き続き、再現性よぐ良好な品質および性 能を有する積層型シリコン系薄膜光電変換装置を形成することができる。
[0060] すなわち、本実施形態のシリコン系薄膜光電変換装置の製造方法は、次工程にお V、て予定されて 、る pin構造積層体の形成時における、プラズマ CVD成膜室 220の 残留膜中の p型層および n型層の不純物原子 (p型不純物原子および n型不純物原 子）による pin構造積層体への影響を除去するための工程としてプラズマ CVD成膜 室 220の力ソード 222上および Zまたは室内面 221上の残留膜を除去する工程を有 することを特徴とする。力かる工程により、シングルチャンバ方式で複数の光電変換 装置を連続して製造しても、残留膜中の不純物原子による影響を除去することができ 、 pin構造積層体中の第 1の p型半導体層および i型非晶質シリコン系薄膜光電変換 層中への n型不純物原子の混入を大幅に抑制できる。このため、良好な品質および 性能を有する pin構造積層体を繰返し形成できるようになり、シングルチャンバ方式を 用いて二重 pin構造積層体を含む積層型シリコン系薄膜光電変換装置を製造するこ とが可能となり、インライン方式やマルチチャンバ方式、またそれぞれをくみ合わせた 製造設備よりも設備を簡略化し、低コストィ匕を図ることができる。
[0061] 本実施形態において、残留膜を除去する工程は、水素ガスと、不活性ガスと、フッ 素系のクリーニングガスとからなる群より選ばれる少なくとも 1種のガスをプラズマ化し たガスプラズマ分解により行なうことができる。このような残留膜の除去工程により、 pi n構造積層体を繰返し形成して再現性よく積層型シリコン系薄膜光電変換装置を製 造することができる。水素ガスと、不活性ガスと、フッ素系のクリーニングガスのいずれ のガスを用いても、残留膜のエッチング操作を好ましく行なうことができるが、残留膜 のエッチング速度が比較的速 、点で、 3フッ化窒素ガスをプラズマ化して得られる 3フ ッ化窒素ガスプラズマを用いることが好ましい。ここで、不活性ガスとしては、個々の エッチング条件によっても異なる力 一般的には、アルゴンガスが好ましい。
[0062] また、本実施形態の残留膜を除去する工程にぉ 、て、プラズマ CVD成膜室のカソ ード上および Zまたは室内面上の残留膜全体を除去することができる。ただし、残留 膜中の最下層（最も力ソードに近 ヽ層を 、う、以下同じ）に位置する p型層中の不純 物原子の影響を避けるため若干のオーバーエッチングもしくはアンダーエッチングが 必要になる。
[0063] オーバーエッチングの場合、上記二重 pin構造積層体を 1回形成する際に形成さ れる残留膜を、その膜厚および膜厚の 5%〜10%程度の深さまでオーバーエツチン グする。こうすることで、残留膜中の不純物原子の影響を除去することができる。しか し、プラズマ CVD成膜室の力ソード上に形成した残留膜にっ 、てこのようなオーバ 一エッチングを繰り返すと、放電を安定化させる目的で成膜されている力ソード上の プリデポ膜 (予備堆積膜、以下同じ)が徐々にエッチングされて、力ソードの金属表面 が現れてくる。これが原因となり、次の二重 pin構造積層体の形成初期の数十 nm程 度の厚さの部分に大きな影響を与えることがある。
[0064] 上記問題点を解決するため、上記二重 pin構造積層体を 1回形成する際に形成さ れる残留膜の力ソードに近い部分を残すアンダーエッチングを選択する場合がある。 このアンダーエッチングは、残留膜の表面層力も力ソードおよび Zまたは室内面に最 も近い位置にある第 1の n層までと、好ましくは i型層の厚さ方向に lOnm以上の深さ までとをエッチング除去することにより行なう。エッチング除去する i型層の深さが厚さ 方向に lOnm未満であると、 i型層中に拡散して 、る第 1の n型層中の不純物原子 (n 型ドーパント)の影響を完全に除去するのが困難になる。また、本エッチング除去は、 i型層の厚さの 90%以下の範囲までの深さが好ましぐ i層の厚さの 80%以下の範囲 までの深さがより好ましい。 i型層の厚さの 90%より深くエッチングしょうとすると、 i型 層の下地に存在する p型層中の不純物原子 (p型ドーパント）の影響も出始め、次ェ 程で形成する P層のドーピング量が最適値よりずれる恐れがある。したがって、好まし くは、 n層とともに i層をその厚さの 80%程度の深さまでエッチングすることにより、残 留膜中の不純物原子の影響が完全に除去される。このように残留膜の除去工程が終 了した後のプラズマ CVD成膜室に、次の基板が搬入されて繰り返して二重 pin構造 積層体が形成されて、二重 pin構造積層体を含む次の積層型シリコン系薄膜光電変 換装置が製造される。
[0065] 上記アンダーエッチングの工程を含めながら、二重 pin構造積層体の形成工程を 複数回繰り返すと、力ソードにエッチングされていない残留膜が、二重 pin構造積層 体の形成の回数分積層される。このまま積層型シリコン系薄膜光電変換装置の製造 を継続していくと、積層された残留膜が内部応力により力ソード表面力 剥離し、 pin 構造積層体中に数 m径の粉末として取り込まれることがあり、この粉末は上下の電 極を短絡させる点欠陥を作り、光電変換装置の製品歩留まりを 30%以下にまで極端 に低下させる。
[0066] そこで、光電変換装置を作製した後、残留膜が力ソードから剥離しているときは、力 ソード上の残留膜をすベて除去することが好ましい。また、残留膜が力ソードから剥 離していなくても、残留膜の剥離が起こる前に、上記の点欠陥の発生を未然に防止 し、光電変換装置の製造における歩留まりを高く維持することがより好ましい。残留膜 の剥離の程度は、成膜条件や膜付着時の電極の表面状態によって大きく変動する 力 プラズマ CVD成膜室内でシリコン系薄膜を作製する場合には、一般的に、カソ ード上に形成された残留膜の積算膜厚が 10 /z m以上 1000 /z m以下であるときに、 残留膜の剥離が生じやすい。したがって、力ソード上の残留膜の積算膜厚が、好まし くは 10 m以上 800 μ m以下であるときに、また、より好ましくは 300 μ m以上 500 μ m以下であるときに、力ソード上に積層された残留膜をすベて除去することが望まし い。
[0067] 力ソード上に積層された残留膜を除去する工程は、水素ガス、不活性ガス、フッ素 系のクリーニングガスまたはこれらのガスを任意の割合で含む混合ガスをプラズマ化 したガスプラズマにより行なうことができる力 残留膜のエッチング速度が比較的速 ヽ 点で、 3フッ化窒素などのフッ素系のクリーニングガスを用いることが好ましい。たとえ ば、エッチングガスとして、 10体積％〜30体積0 /0の 3フッ化窒素ガスと 90体積％〜7 0体積％のアルゴンガスとの混合ガスを導入し、 300pa以下の圧力でプラズマ放電 することにより、 lOnmZs以上のエッチング速度が得られる。このような力ソードのタリ 一ユング後、力ソード表面を安定化させるため、力ソード表面上にシリコン膜の予備 堆積 (プリデポ）を行な ヽ、再び pin構造積層体の形成工程を継続することができる。
[0068] 特に、力ソード上に形成された残留膜をオーバーエッチングする工程においては、 力ソード表面安定ィ匕のために金属表面上に形成されている下地膜を完全に除去しな いように留意する必要がある。下地膜が完全除去された場合には、二重 pin構造積 層体における第 1の p型半導体層の形成条件が不安定になる可能性があるので、再 度、下地膜の予備堆積を行うことが好ましい。
[0069] (実施形態 3)
本発明のシリコン系薄膜光電変換装置の製造方法のさらに他の実施形態は、図 3 を参照して、上記実施形態 1または実施形態 2の製造方法により形成された二重 pin 構造積層体 30の第 2の n型半導体層 23上に、さらに、 p型半導体層 41、 i型結晶質 シリコン系光電変換層 42および n型半導体層 43から構成される結晶質 pin構造積層 体 40を少なくとも 1つ積層することを特徴とする。
[0070] すなわち、本実施形態のシリコン系薄膜光電変換装置は、図 3を参照して、積層型 シリコン系薄膜光電変換装置 300であって、基板 1側から非晶質 pin構造積層体 10 、微結晶 pin構造積層体 20および 1つ以上の結晶質 pin構造積層体 40 (p型層、 i型 結晶質層、 n型層から形成される pin構造積層体をいう、以下同じ)カゝら構成される 3 つ以上の pin構造積層体が積層された構造を有し、光源からの光吸収の効率がより 高まることにより、光電変換効率がさらに高くなる。光の吸収効率を高める点から、 i型 結晶質シリコン系光電変換層 42中の各結晶の径は、 i型微結晶シリコン系光電変換 層 22中の各結晶の径より大きいほうが好ましい。また、 p型半導体層 41および n型半 導体層 43は、それぞれ実施形態 1の第 1の p型半導体層 11および第 1の n型半導体 層 13と同じである。
[0071] (実施形態 4)
実施形態 2の製造方法により製造されるシリコン系薄膜光電変換装置についてさら に具体的に説明する。本実施形態のシリコン系薄膜光電変換装置は、積層型シリコ ン薄膜光電変換装置であって、図 1を参照して、透明な基板 1上に、透明導電膜 2、 非晶質 pin構造積層体 10を構成する第 1の p型半導体層 11、 i型非晶質シリコン系光 電変換層 12および第 1の n型半導体層 13、微結晶 pin構造積層体 20を構成する第 2の p型半導体層 21、 i型微結晶シリコン系光電変換層 22および第 2の n型半導体層 23、導電膜 3ならびに金属電極 4が順に形成されているタンデム型シリコン系薄膜光 電変換装置である。
[0072] 本実施形態のシリコン系薄膜光電変換装置は、図 1、図 2および図 4を参照して、以 下のようにして製造される。なお、図 2を参照して、本光電変換装置の製造に用いら れるプラズマ CVD装置 200は、加熱室 210、成膜室 220および取出し室 230を備え 、各室間を基板 1が矢印の方向に搬送される。
[0073] まず、ガラスなど力もなる透明な基板 1上に、透明導電膜 2が形成される。透明導電 膜 2は、光を透過し導電性を有するものであれば特に制限はなぐたとえば、 SnO、 I
2
TO (インジウム錫酸ィ匕物、以下同じ)、 ZnOなどの透明導電性酸ィ匕膜などが好ましく 形成される。
[0074] 次に、ステップ (以下、ステップを Sと略す。） 1において、透明導電膜 2が形成された 基板 1をプラズマ CVD装置 200の加熱室 210に搬入する。次いで、 S2において、加 熱室 210で基板温度が成膜温度に達するまで一定時間加熱保持される。次いで、 S 3において、透明導電膜 2が形成された成膜温度に達した基板 1を成膜室 220に搬 入する。 [0075] 続いて、 S4において、同一の成膜室 220内で、基板 1の透明導電膜 2上に、非晶 質 pin構造積層体 10を構成する第 1の p型半導体層 11、 i型非晶質シリコン系光電変 換層 12および第 1の n型半導体層 13、微結晶 pin構造積層体 20を構成する第 2の p 型半導体層 21、 i型微結晶シリコン系光電変換層 22および第 2n型半導体層 23が連 続して形成されて、二重 pin構造積層体を含む光電変換装置が形成される。
[0076] 成膜室 220内では、まず透明導電膜 2上に、第 1の p型半導体層 11がプラズマ CV D法により形成される。この第 1の p型半導体層 11は、成膜圧力が 200Pa以上 3000 Pa以下かつ電極単位面積あたりの電力密度が 0. OlWZcm2以上 0. 3WZcm2以 下で形成される。また、基板 1の下地温度は 250°C以下が好ましい。成膜室 220内に 導入する原料ガスは、シラン系ガスと、水素ガスを含有する希釈ガスとを含むことが好 ましい。また、原料ガスは、光吸収量を減少させる目的でメタンゃトリメチルジボランな どが含まれていてもよい。基板の下地温度を、好ましくは 250°C以下とすることにより 、次に形成される i型非晶質シリコン系光電変換層 12に影響を与えることなく第 1の p 型半導体層 11が形成される。また、後述する残留膜のエッチング工程後でも、再現 性良ぐ第 1の p型半導体層 11を形成することができる。この第 1の p型半導体層 11 の導電型決定不純物原子は、ボロン原子またはアルミニウム原子など好ましく選択さ れる。
[0077] i型非晶質シリコン系光電変換層 12は、成膜圧力が 200Pa以上 3000Pa以下かつ 電極単位面積あたりの電力密度が 0. OlWZcm2以上 0. 3WZcm2以下で形成され る。また、基板 1の下地温度は 250°C以下が好ましい。また、成膜室 220内に導入す る原料ガスは、シラン系ガスに対する希釈ガスの流量を、好ましくは 5倍以上とし、ま た、シラン系ガスに対する希釈ガスの流量を、好ましくは 20倍以下、より好ましくは 15 倍以下とする。力かる条件を選択することにより、良好な膜質の i型非晶質シリコン系 光電変換層 12が形成される。
[0078] 第 1の n型半導体層 13は、成膜圧力が 200Pa以上 3000Pa以下かつ電極単位面 積あたりの電力密度が 0. OlWZcm2以上 0. 3WZcm2以下で形成される。基板 1の 下地温度は 250°C以下が好ましい。力かる条件を選択することにより、非晶質 pin構 造積層体 10および微結晶 pin構造積層体 20に影響を与えることなく良好な膜質の 第 1の n型半導体層 13が形成される。第 1の n型半導体層 13の導電型決定不純物原 子としてはリンを選択することができる。ここで、十分なドーピング効果が得られる点で 、原料ガス中のシリコン原子に対するリン原子の含有量は好ましくは 0.05原子％以 上より好ましくは 0. 1原子％以上であり、膜質の悪ィ匕を避ける点から、好ましくは 3原 子％以下さらに好ましくは 1原子％以下である。これによつて、第 1の n型半導体層の 導電型決定不純物濃度を 3 X 1019cm 3以下とすることができる。
[0079] 第 2の p型半導体層 21は、一般的な形成条件で形成すれば良ぐたとえば成膜圧 力力 S600Pa力ら 3000Pa程度、電極単位面積あたりの電力密度が 0. 05W/cm2か ら 0. 3WZcm2程度の範囲で形成した p型微結晶シリコン層とすることができる。
[0080] 第 2の p型半導体層 21は、基板 1の下地温度が 250°C以下で、厚さ 2nm以上 50η m以下の範囲となるように形成されるのが好ましい。また、成膜室 220内に導入される 原料ガスの主成分は、たとえば、シランガスなどのシラン系ガスと、たとえば水素ガス など力もなる希釈ガスであり、シラン系ガスに対する希釈ガスの流量を 100倍以上とし 、ドーピングガスとしてジボランが用いることが好まし 、。
[0081] また、この第 2の p型半導体層 21は、たとえば、導電型決定不純物原子としてボロン 原子が 0. 01原子％以上 5原子％以下ドープされた p型非晶質もしくは微結晶のシリ コン薄膜などとすることができる。しかし、第 2の p型半導体層 21についてのこれらの 条件は限定的なものではなぐ不純物原子として、たとえば、アルミニウム原子なども 用いることができる。また、第 2の p型半導体層 21が、非晶質および微結晶のシリコン カーバイドまたは非晶質のシリコンゲルマニウムなどの合金材料力 なる層で形成さ れていてもよい。また、第 2の p型半導体層 21の厚さは、 2nm以上 50nm以下の範囲 内で設定することが好ましい。また、第 2の p型半導体層 21は、多結晶のシリコン系薄 膜または合金系薄膜であってもよぐまた異なる複数の薄膜の積層とすることもできる
[0082] i型微結晶シリコン系光電変換層 22は、一般的な形成条件で形成すれば良ぐたと えば成膜圧力が 600Paから 3000Pa程度、電極単位面積あたりの電力密度が 0. 05 WZcm2力も 0. 3WZcm2程度の範囲で形成した i型微結晶シリコン層とすることがで きる。 [0083] i型微結晶シリコン系光電変換層 22は、 0. 5 m以上 20 m以下の厚さで形成さ れることが好ましい。この i型微結晶シリコン系光電変換層 22は、基板 1の下地温度が 250°C以下、シラン系ガスに対する希釈ガスの流量が 30倍以上 100倍以下で形成 されることが好ましい。また、こうして得られる i型微結晶シリコン系光電変換層 22は、 ラマン分光法により測定される ΑδΟηπ 1におけるピークに対する 520nm— 1におけるピ ークのピーク強度比 I ZI 力 以上 10以下であることが好ましい。また、 i型微結晶
520 480
シリコン系光電変換層として、 i型微結晶シリコン薄膜または微量の不純物を含む弱 p 型もしくは弱 n型で、光電変 能を十分に備えている微結晶シリコン薄膜が用いら れてもよい。さらに、 i型微結晶シリコン系光電変換層 22は、上記微結晶シリコン薄膜 に限定されず、合金材料であるシリコンカーバイドまたはシリコンゲルマニウムなどの 薄膜が用いられてもよい。
[0084] 第 2の n型半導体層 23は、一般的な形成条件で形成すれば良ぐたとえば成膜圧 力力 S600Pa力ら 3000Pa程度、電極単位面積あたりの電力密度が 0. 05W/cm2か ら 0. 3WZcm2程度の範囲で形成した n型微結晶シリコン層とすることができる。
[0085] 第 2の n型半導体層 23は、基板 1の下地温度が 250°C以下で、厚さ 2nm以上 50η m以下の範囲となるように形成されるのが好ましい。また、第 2の n型半導体層 23は、 たとえば、導電型決定不純物原子としてリン原子が 0. 1原子％以上 5原子％以下ド ープされた p型非晶質もしくは微結晶のシリコン薄膜などとすることができる。しかし、 n型半導体層に関するこれらの条件は、限定的なものではなぐ第 2の n型半導体層 23が微結晶のシリコンカーバイドまたはシリコンゲルマニウムなどの合金材料で形成 されていてもよい。
[0086] 次に、図 1、図 2および図 4を参照して、 S5において、上記の二重 pin構造積層体を 含む光電変換装置を成膜室 220から取出し室 230に搬出した後、 S6において、成 膜室 220内の力ソード上の残留膜の剥離などの異常の有無を確認する。剥離などの 異常がある場合には（S6において、 YESの場合）、 S7において、力ソード 222上の 残留膜をオーバーエッチングにより全部除去し、 S8に示す力ソード表面の安定化 (た とえば、プリデポ膜の形成など）を行なうことが望ましい。一方、力ソード 222上の残留 膜に異常がない場合には（S6において、 NOの場合）、 S9において、成膜室 220の 力ソード 222上および Zまたは室内面 221上の残留膜をエッチング（アンダーエッチ ングまたはオーバーエッチング)し、最後の n型半導体層の形成時に成膜室 220の力 ソード 222上および Zまたは室内面 221上に形成された残留膜中の不純物原子 (n 型ドーパント）による影響を除去する。ここで、残留膜の除去は、水素ガス、不活性ガ ス、フッ素系のクリーニングガスまたはこれらの任意の混合ガスをプラズマ化したガス プラズマにより行なうことができる。
[0087] 残留膜を除去する工程は、通常力ソード 222上に形成された残留膜全体を除去す る工程をとる。ただし、残留膜のエッチング工程において最後に残る p型層の不純物 原子 (P型ドーパント）の影響を避けるため若干のオーバーエッチもしくはアンダーェ ツチングが必要になる。オーバーエッチングの場合、上記二重 pin構造積層体を 1回 形成する際に形成される残留膜を、その膜厚および膜厚の 5%〜10%程度の深さま でオーバーエッチングする。こうすることで、残留膜中の不純物原子の影響を除去す ることができる。ただし、このようなオーバーエッチングを繰り返すと、放電を安定化さ せる目的で成膜している力ソード上のプリデポ膜が徐々にエッチングされるため、カソ ードの金属表面が現れてくる。これが原因となり、次の二重 pin構造積層体の形成初 期の数十 nm程度の厚さの部分に大きな影響を与えることがある。
[0088] 上記問題点を解決するため、上記二重 pin構造積層体を 1回形成する際に形成さ れる残留膜の力ソードに近い部分を残すアンダーエッチングを選択する場合がある。 このアンダーエッチングは、残留膜の表面層力も力ソードおよび Zまたは室内面に最 も近い位置にある第 1の n層までと、好ましくは非晶質 i型層の厚さ方向に lOnm以上 の深さまでとをエッチング除去することにより行なう。エッチング除去する非晶質 i型層 の深さが厚さ方向に 1 Onm未満であると、 i型層中に拡散して 、る第 1の n型層中の不 純物原子 (n型ドーパント）の影響を完全に除去するのが困難になる。また、本エッチ ング除去は、 i型層の厚さの 90%以下の範囲までの深さが好ましぐ i層の厚さの 80 %以下の範囲までの深さがより好ましい。 i型層の厚さの 90%より深くエッチングしょう とすると、 i型層の下地に存在する p型層中の不純物原子 (p型ドーパント）の影響も出 始め、次工程で形成する p層のドーピング量が最適値よりずれる恐れがある。したが つて、好ましくは、 n層とともに i層をその厚さの 80%程度の深さまでエッチング除去す ることにより、残留膜中の不純物原子の影響が完全に除去される。このように残留膜 の除去工程が終了した後のプラズマ CVD成膜室に、次の基板が搬入されて繰り返 して二重 pin構造積層体が形成されて、二重 pin構造積層体を含む次の積層型シリ コン系薄膜光電変換装置が製造される。
[0089] 上記アンダーエッチングの工程を含めながら、二重 pin構造積層体の形成工程を 複数回繰り返すと、力ソード 222上にエッチングされていない残留膜力 二重 pin構 造積層体の形成の回数分積層される。このまま、処理を継続していくと、積層された 残留膜が内部応力により力ソード表面力 剥離し、 pin構造積層体中に数; z m径の 粉末として取り込まれることがあり、この粉末は上下の電極を短絡させる点欠陥を作り 、光電変換装置の製品歩留まりを 30%以下にまで極端に低下させる。そこで、光電 変換装置を作製した後、残留膜が力ソード 222から剥離しているときは、力ソード 222 上の残留膜をすベて除去することが好ましい。また、残留膜が力ソード 222から剥離 していなくても、残留膜の剥離が起こる前に、上記の点欠陥の発生を未然に防止し、 光電変換装置の製造における歩留まりを高く維持することがより好ましい。残留膜の 剥離の程度は、成膜条件や膜付着時の電極の表面状態によって大きく変動するが、 プラズマ CVD成膜室内でシリコン系薄膜を作製する場合には、一般的に、力ソード 2 22上に形成された残留膜の積算膜厚が 10 m以上 1000 m以下であるときに、残 留膜の剥離が生じやすい。したがって、力ソード 222上の残留膜の積算膜厚が、好ま しくは 10 m以上 800 m以下であるときに、また、より好ましくは 300 m以上 500 μ m以下であるときに、力ソード上に積層された残留膜をすベて除去することが望ま しい。
[0090] 力ソード 222上に積層された残留膜を除去する工程は、水素ガス、不活性ガス、フ ッ素系のクリーニングガスまたはこれらのガスを任意の割合で含む混合ガスをプラズ マ化したガスプラズマにより行なうことができるが、残留膜のエッチング速度が比較的 速い点で、 3フッ化窒素などのフッ素系のクリーニングガスを用いることが好ましい。た とえば、エッチングガスとして、 10体積％〜30体積0 /0の 3フッ化窒素ガスと 90体積0 /0 〜70体積％のアルゴンガスとの混合ガスを導入し、 300pa以下の圧力でプラズマ放 電することにより、 lOnmZs以上のエッチング速度が得られる。このような力ソード 22 2のクリーニング後、力ソード表面を安定ィ匕させるため、力ソード表面上にシリコン膜の 予備堆積 (プリデポ)を行な 、、再び pin構造積層体の形成工程を継続することがで きる。
[0091] 次に、図 1を参照して、上記のようにして二重 pin構造積層体 30を形成した後、二 重 pin構造積層体 30の第 2の n型半導体層 23上に、たとえば、 ZnOなどカゝらなる導 電膜 3を形成し、次いで、導電膜 3上に、たとえば、 Al、 Agなどカゝらなる金属電極 4が 形成される。導電膜 3および金属電極 4によって裏面電極部が構成され、光電変換 装置が完成する。
[0092] 上記のように、本実施形態の光電変換装置は、シングルチャンバ方式で製造できる ため、インライン方式またはマルチチャンバ方式よりも製造設備を簡略ィ匕することがで きる。また、プラズマ CVD装置においては、成膜室を開放することなぐ長期にわたつ て装置稼動が可能となるため製造の際のタクトタイムを大幅に短縮でき、製造コストを 下げることができる。
[0093] (実施形態 5)
本発明のシリコン系薄膜光電変換装置の一つの実施形態は、図 1を参照して、基 板 1上に形成された透明性導電膜 2と、二重 pin構造積層体 30とを含む積層型シリコ ン系薄膜光電変換装置 100であって、二重 pin構造積層体 30は、透明性導電膜 2上 に順次形成されている第 1の P型半導体層 11、 i型非晶質シリコン系光電変換層 12、 第 1の n型半導体層 13、第 2の p型半導体層 21、 i型微結晶シリコン系光電変換層 22 および第 2の n型半導体層 23から構成され、第 1の n型半導体層 13および第 2の p型 半導体層 21は、それぞれ不純物窒素原子濃度が 1 X 1019cm 3以下、かつ、不純物 酸素原子濃度が 1 X 102Qcm 3以下であることを特徴とする。実施形態 1から実施形態 4までに示した製造方法を用いることにより、第 1の n型半導体層 13および第 2の p型 半導体層 21は、それぞれ不純物窒素原子濃度が 1 X 1019cm 3以下、かつ、不純物 酸素原子濃度が 1 X 102Qcm 3以下である光電変換効率の高い積層型シリコン系薄 膜光電変換装置が得られる。
[0094] (実施形態 6)
本発明のシリコン系薄膜光電変換装置の他の実施形態は、図 1を参照して、基板 1 上に形成された透明性導電膜 2と、二重 pin構造積層体 30とを含む積層型シリコン 系薄膜光電変換装置 100であって、二重 pin構造積層体 30は、透明性導電膜 2上 に順次形成されている第 1の P型半導体層 11、 i型非晶質シリコン系光電変換層 12、 第 1の n型半導体層 13、第 2の p型半導体層 21、 i型微結晶シリコン系光電変換層 22 および第 2の n型半導体層 23から構成され、第 1の n型半導体層 13の導電型決定不 純物原子濃度が 3 X 1019cm 3以下であり、第 2の p型半導体層 21の導電型決定不純 物原子濃度が 5 X 1019cm 3以下であることを特徴とする。第 1の n型半導体層 13およ び第 2の p型半導体層 21の導電型決定不純物原子濃度を上記の濃度以下とするこ とにより、実施形態 1から実施形態 4までの製造方法において、第 1の n型半導体層 1 3の導電型決定不純物原子の他の層（第 1の n型半導体層 13以外の層）への混入、 第 2の p型半導体層 21の導電型決定不純物原子の他の層（第 2の p型半導体層 21 以外の層）への混入が効果的に抑制され、光電変換効率の高い積層型シリコン系薄 膜光電変換装置が得られる。
[0095] (実施形態 7)
本発明のシリコン系薄膜光電変換装置の製造方法のさらに他の実施形態は、図 2 および図 5を参照して、基板 1上に形成された透明導電膜 2上に、 p型半導体層 11、 i 型非晶質シリコン系光電変換層 12および n型半導体層 13を、同一のプラズマ CVD 成膜室 222内で、順次連続して形成して非晶質 pin構造積層体 10を形成する工程 を含み、 P型半導体層 11、 i型非晶質シリコン系光電変換層 12および n型半導体層 1 3は、プラズマ CVD成膜室 222における成膜圧力が 200Pa以上 3000Pa以下およ び電極単位面積当たりの電力密度が 0. OlWZcm2以上 0. 3WZcm2以下で形成さ れることを特徴とする。
[0096] すなわち、本実施形態のシリコン系薄膜光電変換装置の製造方法では、図 2およ び図 5を参照して、基板 1上に形成された透明導電膜 2上に、 p型半導体層 11、 i型 非晶質シリコン系光電変換層 12および n型半導体層 13を、同一のプラズマ CVD成 膜室 222内で、順次連続して形成して非晶質 pin構造積層体 10を形成する。ここで 、 P型半導体層 11、 i型非晶質シリコン系光電変換層 12および n型半導体層 13は、 プラズマ CVD成膜室 222における成膜圧力が 200Pa以上 3000Pa以下および電極 単位面積当たりの電力密度が 0. OlWZcm2以上 0. 3WZcm2以下で形成される。 なお、本実施形態では、図 2に示すように力ソード 222とアノード 223間の距離が固 定された同一のプラズマ CVD成膜室 220内で非晶質 pin構造積層体 10が連続して 形成される。
[0097] 同一のプラズマ CVD成膜室 222内で、図 5に示す本実施形態の製造方法におけ る基板 1上に形成された透明導電膜 2上に p型半導体層 11、 i型非晶質光電変換層 12および n型半導体層 13を順次連続して形成して pin構造積層体 10を形成するェ 程は、図 1における実施形態 1の製造方法における基板 1上に形成された透明導電 膜 2上に第 1の p型半導体層 11、 i型非晶質シリコン系光電変換層 12および第 1の n 型半導体層 13を順次連続して形成して非晶質 pin構造積層体 10を形成するまでの 工程と同じである。すなわち、図 5に示す本実施形態のシリコン系薄膜光電変換装置 における非晶質 pin構造積層体 10 (p型半導体層 11、 i型非晶質シリコン系光電変換 層 12および n型半導体層 13)は、図 1に示す実施形態 1のシリコン系薄膜光電変換 装置における非晶質 pin構造積層体 10 (第 1の p型半導体層 11、 i型非晶質シリコン 系光電変換層 12および第 1の n型半導体層 13)と同じである。したがって、本実施形 態の製造方法の非晶質 pin構造積層体 10の形成においては、実施形態 1の製造方 法における非晶質 pin構造積層体 10の形成と同様に、以下の特徴を有する。
[0098] すなわち、本実施形態においては、 i型非晶質シリコン系光電変換層 12を有する非 晶質 pin構造積層体 10を同一のプラズマ CVD成膜室 220内で形成する従来の形成 条件 (たとえば、 lOOPaから 120Pa程度）と比較して、 p型半導体層 11、 i型非晶質シ リコン系光電変換層 12および n型半導体層 13の成膜圧力を高く設定し、力ソード 22 2の電力密度を小さく設定することにより、従来では考えられな力つた p型半導体層 1 1および i型非晶質シリコン系光電変換層 12への n型不純物の混入を低減する効果 を利用して、同一のプラズマ CVD成膜室 220内で非晶質 pin構造積層体 10を連続 して形成した場合でも、光電変換効率の高!ヽシリコン系薄膜光電変換装置を製造す ることがでさる。
[0099] また、本実施形態にぉ 、ては、実施形態 1と同様の条件、すなわち、プラズマ CVD 成膜室 220内の力ソード 222とアノード 223間の距離を 3mmから 20mm、好ましくは 5mmから 15mm、さらに好ましくは 7mmから 12mmとし、成膜圧力が 200Pa以上 30 OOPa以下、かつ、電極単位面積当たりの電力密度が 0. OlW/cm2以上 0. 3W/c m2以下の条件下で、 p型半導体層 11、 i型非晶質シリコン系光電変換層 12および n 型半導体層 13を順次連続して形成することによって、同一のプラズマ CVD成膜室 2 20で非晶質 pin構造積層体 10を形成することができる。
[0100] 非晶質 pin構造積層体 10を形成し、基板 1を取り出した後に、次の基板上に非晶 質 pin構造積層体 10を繰り返し形成する場合にも、上記のような形成条件により得ら れる P型半導体層 11および i型非晶質シリコン系光電変換層 12は、その前の n型半 導体層 13の形成の際にプラズマ CVD成膜室 220内に形成された残留膜の n型不 純物原子の影響を受けにく 、。
[0101] 成膜圧力 200Pa以上の形成条件は、非晶質シリコン系半導体層を形成する従来 の条件（lOOPaから 120Pa程度)より高 、圧力条件である。 p型半導体層 11および i 型非晶質シリコン系光電変換層 12を高い成膜圧力で形成することにより、それらの 層を形成する前力もプラズマ CVD成膜室 220の力ソード 222上および Zまたは室内 面 221上に付着して ヽる n型半導体層カゝら放出される n型不純物の平均自由工程（ プラズマ CVD成膜室内を移動できる距離)を低下させ、形成される p型半導体層 11 および i型非晶質シリコン系光電変換層 12内に取り込まれる n型不純物原子の量を 低減することができる。また、成膜圧力 3000Pa以下の形成条件で p型半導体層 11 および i型非晶質シリコン系光電変換層 12を形成することにより、薄膜光電変換装置 用として良好な膜質のシリコン系半導体薄膜を成膜することができる。
[0102] また、 p型半導体層 11および i型非晶質シリコン系光電変換層 12を電極単位面積 当たりの電力密度 0. 3WZcm2以下の低電力密度で形成することにより、力ソード 22 2に衝突するプラズマ中の電子およびイオンが有するエネルギーを低減することがで きる。 n型不純物原子は、力ソード 222に付着した n型半導体層カゝらプラズマ中の電 子およびイオンにより叩き出されるため、これらが有するエネルギーを低減することに より、形成される p型半導体層 11および i型非晶質シリコン系光電変換層 12内に取り 込まれる n型不純物原子の量を低減することができる。また、電力密度 0. 01W/cm 2以上の形成条件で p型半導体層 11および i型非晶質シリコン系光電変換層 12を形 成することにより、薄膜光電変換装置用として良好な膜質のシリコン系半導体薄膜を 成膜することができる。
[0103] この結果、プラズマ CVD成膜室 220の力ソード 222上および Zまたは室内面 221 上に形成された残留膜を除去する工程を経ることなく連続して次の基板 1上の透明 導電膜 2上に非晶質 pin構造積層体 10を形成させて次のシリコン系薄膜光電変換装 置を製造することができる。
[0104] さらに、 i型非晶質シリコン系光電変換層 12を上記形成条件により形成することによ り、 P型半導体層 11形成の際に力ソード 222上および Zまたは室内面 221上に付着 した P型半導体層 11中の p型不純物原子が i型非晶質シリコン系光電変換層 12中に 混入する量は低減される。
[0105] なお、上記の非晶質 pin構造積層体 10において、 p型層、 i型層、 n型層の順に形 成することにより、 n型層、 i型層、 p型層の順に形成する場合に比べて、光電変換層 である i型層への不純物原子による影響が少なくなる。これは、 n型不純物原子 (たと えばリン原子）の方力 p型不純物原子 (たとえばボロン原子)よりも、 i型層への混入 による影響が大きいため、 i型層形成後に n型層を形成する方が、 i型層形成後に p型 層を形成するよりも、 i型層への影響が少なくことによると考えられる。
[0106] 本実施形態の p型半導体層 11、 i型非晶質シリコン系光電変換層 12および n型半 導体層 13の厚さ、形成条件および導電型決定不純物濃度は、それぞれ実施形態 1 の第 1の P型半導体層 11、 i型非晶質シリコン系光電変換層 12および n型半導体層 1 3と同様である。
[0107] すなわち、 p型半導体層 11は、非晶質シリコン系半導体または結晶質シリコン系半 導体とし、成膜圧力が 200Pa以上 3000Pa以下、好ましくは 300Pa以上 2000Pa以 下、さらに好ましくは 400Pa以上 1500Pa以下の条件で形成される。また、この p型半 導体層 11は、電極単位面積あたりの電力密度が 0. OlWZcm2以上 0. 3W/cm2 以下、好ましくは 0. 015WZcm2以上 0. 2WZcm2以下、さらに好ましくは 0. 02W /cm2以上 0. 15WZcm2以下の条件で形成される。
[0108] また、 i型非晶質シリコン系光電変換層 12は、成膜圧力が 200Pa以上 3000Pa以 下、好ましくは 300Pa以上 2000Pa以下、さらに好ましくは 400Pa以上 1500Pa以下 の条件で形成される。また、この i型非晶質シリコン系光電変換層 12は、電極単位面 積あたりの電力密度が 0. OlW/cm2以上 0. 3W/cm2以下、好ましくは 0. 015W Zcm2以上 0. 2WZcm2以下、さらに好ましくは 0. 02WZcm2以上 0. 15W/cm2 以下の条件で形成される。
[0109] さらに、 n型半導体層 13は、基板 1の下地温度を好ましくは 250°C以下とすることに より、 i型非晶質シリコン系光電変換層 12に影響を与えることなく形成できる。ここで、 n型半導体層 13の導電型決定不純物原子には特に制限はないが、ドーピング効率 が高ぐ汎用性があるとの点からリン原子が好ましい。また、原料ガス中のシリコン原 子に対するリン原子の含有量は、十分なドーピング効果が得られる点で、好ましくは 0 .1原子％以上より好ましくは 0. 3原子％以上であり、膜質の悪ィ匕を避けるという点か ら、好ましくは 5原子％以下より好ましくは 3原子％以下である。
[0110] このようにして、同一のプラズマ CVD成膜室 220内で、非晶質 pin構造積層体 10 ( すなわち、 p型半導体層 11、 i型非晶質シリコン系光電変換層 12および n型半導体 層 13)を繰り返し形成することができるため、高 、光電変換効率を有するシリコン系 薄膜光電変換装置 500を低コストでかつ効率よく製造することができる。
[0111] また、 n型半導体層 13は、非晶質シリコン系半導体または結晶質シリコン系半導体 とし、成膜圧力が 200Pa以上 3000Pa以下、好ましくは 300Pa以上 2000Pa以下、さ らに好ましくは 400Pa以上 1500Pa以下の条件で形成されることが望ましい。また、こ の n型半導体層 13は、電極単位面積あたりの電力密度が 0. OlWZcm2以上 0. 3W Zcm2以下、好ましくは 0. 015WZcm2以上 0. 2WZcm2以下、さらに好ましくは 0. 02WZcm2以上 0. 15WZcm2以下の条件で形成されることが望まし 、。
[0112] n型半導体層 13は、非晶質半導体または結晶質半導体のどちらでも良いが、結晶 質半導体とすることが望まし 、。結晶質半導体に含まれる結晶部分は n型不純物原 子のドーピング効率が高いため、 n型半導体層 13が結晶部分を含むことにより、 n型 不純物原子濃度を大きくすることなく所望の導電率を得ることができる。したがって、 n 型半導体層 13中の n型不純物原子濃度を低くでき、他の層への拡散を低減すること ができる。すなわち、引き続き別の基板 1に非晶質 pin構造積層体 10を形成する場 合に、次の p型半導体層 11および i型非晶質シリコン系光電変換層 12を形成する前 力もプラズマ CVD成膜室 220内の力ソード 222上および Zまたは室内面 221上に付 着している n型半導体層の n型不純物原子濃度が低いため、形成される p型半導体 層 11および i型非晶質シリコン系光電変換層 12内に取り込まれる n型不純物原子の 量を低減することができる。このようにして、高い光電変換効率を有するシリコン系薄 膜光電変換装置 500を繰り返し製造することができる。
[0113] (実施形態 8)
本発明のシリコン系薄膜光電変換装置の製造方法の他の実施形態は、上記実施 形態 7において、非晶質 pin構造積層体 10を形成する工程の後に、この非晶質 pin 構造積層体 10を含むシリコン系薄膜光電変換装置 500をプラズマ CVD成膜室 220 力も搬出する工程と、プラズマ CVD成膜室 220の力ソード 222上および Zまたは室 内面 221上の残留膜を除去する工程とを含むものである。すなわち、本実施形態の シリコン系薄膜光電変換装置の製造方法は、非晶質 pin構造積層体 10を形成した 後に、非晶質 pin構造積層体 10を含むシリコン系薄膜光電変換装置 500をプラズマ CVD成膜室 220から搬出し、プラズマ CVD成膜室 220の力ソード 222上および Zま たは室内面 221上の残留膜を除去することを特徴とする。
[0114] 実施形態 7に示すように同一のプラズマ CVD成膜室 220内で非晶質 pin構造積層 体 10を形成した後、この非晶質 pin構造積層体 10を含むシリコン系薄膜光電変換装 置 500を搬出した後、上記プラズマ CVD成膜室 220の力ソード 222上および Zまた は室内面 221上に形成された残留膜を除去することによって、良好な品質および性 能を有するシリコン系薄膜光電変換装置 500を、同一のプラズマ CVD成膜室 220内 で繰り返し製造することができる。
[0115] 実施形態 7に示す方法によりプラズマ CVD成膜室 220の力ソード 222上および Z または室内面 221上の残留膜を除去する工程を経ることなぐ同一のプラズマ CVD 成膜室 220内で非晶質 pin構造積層体 10を形成することにより、次のシリコン系薄膜 光電変換装置 500を形成することもできる。
[0116] しかし、プラズマ CVD成膜室 220における残留膜による汚染を防止する点から、ひ とつのシリコン系薄膜光電変換装置 500の形成後、引き続き次の基板 1の透明導電 膜 2上に次のシリコン系薄膜光電変換装置 500の非晶質 pin構造積層体 10を形成 するよりも、非晶質 pin構造積層体 10を形成する前に、プラズマ CVD成膜室 220の 力ソード 222上および Zまたは室内面 221上の残留膜を完全に除去して、残存膜中 の n型層中の不純物原子 (n型ドーパント）による次のシリコン系薄膜光電変換装置 5 00の非晶質 pin構造積層体 10への拡散による影響を完全に除去することが好ましい 。これにより、引き続き、再現性よぐ良好な品質および性能を有するシリコン系薄膜 光電変換装置 500を形成することができる。
[0117] すなわち、本実施形態のシリコン系薄膜光電変換装置の製造方法は、次工程にお V、て予定されて 、る pin構造積層体の形成時における、プラズマ CVD成膜室 220の 残留膜中の p型層および n型層の不純物原子 (p型不純物原子および n型不純物原 子）による pin構造積層体への影響を除去するための工程としてプラズマ CVD成膜 室 220の力ソード 222上および Zまたは室内面 221上の残留膜を除去する工程をさ らに有することを特徴とする。カゝかる工程により、シングルチャンバ方式で複数の光電 変換装置を連続して製造しても、残留膜中の不純物原子による影響を除去すること 力 Sでき、 pin構造積層体中の p型半導体層および i型非晶質シリコン系薄膜光電変換 層中への n型不純物原子の混入を大幅に低減できる。このため、良好な品質および 性能を有する pin構造積層体を繰返し形成できるようになり、シングルチャンバ方式を 用いてシリコン系薄膜光電変換装置を製造することが可能となり、インライン方式やマ ルチチャンバ方式、またそれぞれをくみ合わせた製造設備よりも設備を簡略ィ匕し、低 コストィ匕を図ることができる。本実施形態の残留膜を除去する工程において使用され るクリーニングガスは、実施形態 2と同様である。
[0118] (実施形態 9)
本発明のシリコン系薄膜光電変換装置の製造方法のさらに他の実施形態は、図 2 および図 6を参照して、基板 1上に形成された透明導電膜 2上に、第 1の p型半導体 層 11、第 1の i型非晶質シリコン系光電変換層 12、第 1の n型半導体層 13、第 2の p 型半導体層 21、第 2の i型非晶質シリコン系光電変換層 52および第 2の n型半導体 層 23を、同一のプラズマ CVD成膜室 220内で、順次形成して二重 pin構造積層体 6 0を形成する工程を含み、第 1の p型半導体層 11、第 1の i型非晶質シリコン系光電変 換層 12、第 1の n型半導体層 13、第 2の p型半導体層 21、第 2の i型非晶質シリコン 系光電変換層 52および第 2の n型半導体層 23は、プラズマ CVD成膜室 220におけ る成膜圧力が 200Pa以上 3000Pa以下および電極単位面積当たりの電力密度が 0 . OlWZcm2以上 0. 3WZcm2以下で形成されることを特徴とする。
[0119] すなわち、本実施形態のシリコン系薄膜光電変換装置の製造方法では、図 2およ び図 6を参照して、基板 1上に形成された透明導電膜 2上に、第 1の p型半導体層 11 、第 1の i型非晶質シリコン系光電変換層 12、第 1の n型半導体層 13、第 2の p型半導 体層 21、第 2の i型非晶質シリコン系光電変換層 52および第 2の n型半導体層 23を、 同一のプラズマ CVD成膜室 220内で、順次形成して二重 pin構造積層体 60を形成 する。ここで、第 1の p型半導体層 11、第 1の i型非晶質シリコン系光電変換層 12、第 1の n型半導体層 13、第 2の p型半導体層 21、第 2の i型非晶質シリコン系光電変換 層 52および第 2の n型半導体層 23は、プラズマ CVD成膜室 220における成膜圧力 力 S200Pa以上 3000Pa以下および電極単位面積当たりの電力密度が 0. OlW/cm 2以上 0. 3WZcm2以下で形成される。なお、本実施形態では、図 2に示すようなカソ ード 222とアノード 223間の距離が固定された同一のプラズマ CVD成膜室 220内で 二重 pin構造積層体 60が繰り返し形成される。
[0120] 同一のプラズマ CVD成膜室 220内で、図 6に示す本実施形態の製造方法におけ る基板 1上に形成された透明導電膜 2上に第 1の p型半導体層 11、第 1の i型非晶質 光電変換層 12および第 1の n型半導体層 13を順次連続して形成して非晶質 pin構 造積層体 10を形成する工程は、図 1における実施形態 1の製造方法における基板 1 上に形成された透明導電膜 2上に第 1の p型半導体層 11、 i型非晶質シリコン系光電 変換層 12および第 1の n型半導体層 13を順次連続して形成して非晶質 pin構造積 層体 10を形成するまでの工程、および図 5における実施形態 7の製造方法における 基板 1上に形成された透明導電膜 2上に p型半導体層 11、 i型非晶質シリコン系光電 変換層 12および n型半導体層 13を順次連続して形成して非晶質 pin構造積層体 10 を形成する工程と同じである。
[0121] すなわち、図 6に示す本実施形態のシリコン系薄膜光電変換装置 600における非 晶質 pin構造積層体 10 (第 1の p型半導体層 11、 i型非晶質シリコン系光電変換層 1 2および第 2の n型半導体層 13)は、図 1に示す実施形態 1のシリコン系薄膜光電変 換装置 100における非晶質 pin構造積層体 10 (第 1の p型半導体層 11、 i型非晶質 シリコン系光電変換層 12および第 1の n型半導体層 13)、および図 5に示す実施形 態 7のシリコン系薄膜光電変換装置 500における非晶質 pin構造積層体 10 (p型半 導体層 11、 i型非晶質シリコン系光電変換層 12および n型半導体層 13)と同じである
[0122] また、本実施形態においては、実施形態 1および 7と同様の条件、すなわち、プラズ マ CVD成膜室 220内の力ソード 222とアノード 223間の距離を、 3mmから 20mm、 好ましくは 5mmから 15mm、さらに好ましくは 7mmから 12mmとし、成膜圧力が 200 Pa以上 3000Pa以下、かつ、電極単位面積当たりの電力密度が 0. OlWZcm2以上 0. 3WZcm2以下の条件下で、第 1の p型半導体層 11、第 1の i型非晶質シリコン系 光電変換層 12、第 1の n型半導体層 13、第 2の p型半導体層 21、第 2の i型非晶質シ リコン系光電変換層 52および第 2の n型半導体層 23を順次連続して形成することに よって、同一のプラズマ CVD成膜室 220で二重 pin構造積層体 60を形成することが できる。
[0123] すなわち、この二重 pin構造積層体 60は、実施形態 7に記載した非晶質 pin構造積 層体 10を同様の形成条件で繰り返し二回形成したものであり、第 1の非晶質 pin構 造積層体 10と第 2の非晶質 pin構造積層体 50から構成される。したがって、非晶質 p in積層構造体 52を構成する第 1の n型半導体層 13、第 2の p型半導体層 21、第 2の i 型非晶質シリコン系光電変換層 52および第 2の n型半導体層 23は、それぞれ、非晶 質 pin構造積層体 10を構成する第 1の p型半導体層 11、第 1の i型非晶質シリコン系 光電変換層 12、第 1の n型半導体層 13と同じである。ただし、直列接続される二つの 非晶質 pin構造積層体 10、 50から出力される電流の整合を取るために、第 2の i型非 晶質シリコン系光電変換層 52の厚みは、第 1の i型非晶質シリコン系光電変換層 12 の厚みよりも大きく設定される。一般的に、第 1の i型非晶質シリコン系光電変換層 12 の厚みは数十 nm程度であり、第 2の i型非晶質シリコン系光電変換層 52の厚みは 2 00力も 400nm程度である。
[0124] 本実施形態においては、成膜圧力 200Pa以上 3000Pa以下、かつ、電極単位面 積当たりの電力密度 0. OlWZcm2以上 0. 3WZcm2以下の条件下で、第 1の p型 半導体層 11および第 1の i型非晶質シリコン系光電変換層 12を順次連続して形成す ること〖こよって、第 2の非晶質 pin構造積層体 50を形成した後に、基板 1を交換して、 その後の基板に第 1の非晶質 pin構造積層体 10を繰り返し形成する場合に、上記の ような形成条件により得られる第 1の P型半導体層 11および第 1の i型非晶質シリコン 系光電変換層 12は、その前の第 2の n型半導体層 23の形成の際にプラズマ CVD成 膜室 220内に形成された残留膜の n型不純物原子の影響を受けにくい。
[0125] 成膜圧力 200Pa以上の形成条件は、非晶質シリコン系半導体層を形成する一般 的な条件より高い圧力条件である。第 1の P型半導体層 11および第 1の i型非晶質シ リコン系光電変換層 12を高い成膜圧力で形成することにより、それらの層を形成する 前からプラズマ CVD成膜室 220の力ソード 222上および Zまたは室内面 221上に付 着して 、る第 2の n型半導体層 23から放出される n型不純物原子の平均自由工程（ プラズマ CVD成膜室内を移動できる距離)を低下させ、形成される第 1の p型半導体 層 11および第 1の i型非晶質シリコン系光電変換層 12内に取り込まれる n型不純物 原子の量を低減することができる。また、成膜圧力 3000Pa以下の形成条件で第 1の P型半導体層 11および第 1の i型非晶質シリコン系光電変換層 12を形成することによ り、薄膜光電変換装置用として良好な膜質のシリコン系半導体薄膜を成膜することが できる。
[0126] さらに、第 1の p型半導体層 11および第 1の i型非晶質シリコン系光電変換層 12を 電極単位面積当たりの電力密度 0. 3WZcm2以下の低電力密度で形成することによ り、力ソード 222に衝突するプラズマ中の電子およびイオンが有するエネルギーを低 減することができる。 n型不純物原子は、力ソード 222に付着した第 2の n型半導体層 23からプラズマ中の電子およびイオンにより叩き出されるため、これらが有するエネ ルギーを低減することにより、形成される第 1の p型半導体層 11および第 1の i型非晶 質シリコン系光電変換層 51内に取り込まれる n型不純物原子の量を低減することが できる。また、電力密度 0. OlWZcm2以上の形成条件で第 1の p型半導体層 11およ び第 1の i型非晶質シリコン系光電変換層 12を形成することにより、薄膜光電変換装 置用として良好な膜質のシリコン系半導体薄膜を成膜することができる。
[0127] この結果、プラズマ CVD成膜室 220の力ソード 222上および Zまたは室内面 221 上に形成された第 2の n型半導体 23の残留膜を除去する工程を経ることなく連続して 次の基板 1上の透明導電膜 2上に 2重 pin構造積層体 60を形成させて次の積層型シ リコン系薄膜光電変換装置 600を製造することができる。
[0128] さらに、第 1の i型非晶質シリコン系光電変換層 12を上記条件により形成することに より、第 1の p型半導体層 11形成の際に力ソード 222上および/または室内面 221上 に付着している第 1の p型半導体層 11中の p型不純物原子が第 1の i型非晶質シリコ ン系光電変換層 12中に混入する量を低減することができる。すなわち、第 1の p型半 導体層 11中の p型不純物が第 1の i型非晶質シリコン系光電変換層 12中に与える影 響を低減することができる。
[0129] 第 1の n型半導体層 13は、非晶質半導体又は結晶質半導体のどちらでも良いが、 結晶質半導体とすることが望まし 、。結晶質半導体に含まれる結晶部分は n型不純 物原子のドーピング効率が高いため、 n型半導体層が結晶部分を含むことにより、 n 型不純物原子濃度を大きくすることなく所望の導電率を得ることができる。したがって 、第 1の n型半導体層中 13の n型不純物濃度を低くでき、他の層への拡散を低減す ることができる。すなわち、第 1の n型半導体層 13の形成後に、引き続き第 2の非晶質 pin構造積層体 52を形成する場合に、第 2の p型半導体層 21および第 2の i型非晶 質シリコン系光電変換層 52を形成する前力もプラズマ CVD成膜室 220内の力ソード 222上および/または室内面 221上に付着している第 1の n型半導体層 13の n型不 純物原子濃度が低いため、形成される第 2の p型半導体層 21および第 2の i型非晶 質シリコン系光電変換層 52内に取り込まれる n型不純物原子の量を低減することが できる。
[0130] また、本実施形態においては、成膜圧力 200Pa以上 3000Pa以下、かつ、電極単 位面積当たりの電力密度 0. OlWZcm2以上 0. 3WZcm2以下の条件下で、第 2の P型半導体層 21および第 2の i型非晶質シリコン系光電変換層 52を順次連続して形 成する。このような形成条件で、第 2の p型半導体層 21および第 2の i型非晶質シリコ ン系光電変換層 52を形成すると、第 1の n型半導体層 13の形成の際にプラズマ CV D成膜室 220内に形成された残留膜の n型不純物原子の影響を受けにくい。
[0131] 成膜圧力 200Pa以上の形成条件は、非晶質シリコン系半導体層を形成する一般 的な条件より高い圧力条件である。第 2の p型半導体層 21および第 2の i型非晶質シ リコン系光電変換層 52を高い成膜圧力で形成することにより、それらの層を形成する 前からプラズマ CVD成膜室 220の力ソード 222上および Zまたは室内面 221上に付 着して ヽる第 1の n型半導体層 13から放出される n型不純物の平均自由工程 (ブラズ マ CVD成膜室内を移動できる距離)を低下させ、形成される第 2の p型半導体層 21 および第 2の i型非晶質シリコン系光電変換層 52内に取り込まれる n型不純物原子の 量を低減することができる。また、成膜圧力 3000Pa以下の形成条件で第 2の p型半 導体層 21および第 2の i型非晶質シリコン系光電変換層 52を形成することにより、薄 膜光電変換装置用として良好な膜質のシリコン系半導体薄膜を成膜することができ る。
[0132] また、第 2の p型半導体層 21および第 2の i型非晶質シリコン系光電変換層 52を電 極単位面積当たりの電力密度 0. 3WZcm2以下の低電力密度で形成することにより 、力ソード 222に衝突するプラズマ中の電子およびイオンが有するエネルギーを低減 することができる。 n型不純物原子は、力ソード 222に付着した第 1の n型半導体層 13 力 プラズマ中の電子およびイオンにより叩き出されるため、これらが有するエネルギ 一を低減することにより、形成される第 2の p型半導体層 21および第 2の i型非晶質シ リコン系光電変換層 52内に取り込まれる n型不純物原子の量を低減することができる 。また、電力密度 0. OlWZcm2以上の形成条件で第 2の p型半導体層 21および第 2 の i型非晶質シリコン系光電変換層 52を形成することにより、薄膜光電変換装置用と して良好な膜質のシリコン系半導体薄膜を成膜することができる。
[0133] さらに、第 2の i型非晶質シリコン系光電変換層 52を上記形成条件により形成するこ とにより、第 2の p型半導体層 21形成の際に力ソード 222上および/または室内面 22 1上に付着した第 2の p型半導体層 21中の p型不純物原子が第 2の i型非晶質シリコ ン系光電変換層 52中に混入する量を低減することができる。
[0134] 第 2の n型半導体層 23は、非晶質半導体又は結晶質半導体のどちらでも良いが、 結晶質半導体とすることが望まし 、。結晶質半導体に含まれる結晶部分は n型不純 物原子のドーピング効率が高いため、 n型半導体層が結晶部分を含むことにより、 n 型不純物原子濃度を大きくすることなく所望の導電率を得ることができる。したがって 、第 2の n型半導体層 23中の n型不純物濃度を低くでき、他の層への拡散を低減す ることができる。すなわち、引き続き別の基板 1に二重 pin構造積層体 60を形成する 場合に、次の第 1の P型半導体層 11および第 1の i型非晶質シリコン系光電変換層 1 2を形成する前力もプラズマ CVD成膜室 220内の力ソード 222上および Zまたは室 内面 221上に付着している第 2の n型半導体層 23の n型不純物原子濃度が低いた め、形成される第 1の P型半導体層 11および第 1の i型非晶質シリコン系光電変換層 12内に取り込まれる n型不純物原子の量を低減することができる。このようにして、高 い光電変換効率を有する積層型シリコン系薄膜光電変換装置 600を繰り返し製造す ることがでさる。
[0135] (実施形態 10)
本発明のシリコン系薄膜光電変換装置の製造方法のさらに他の実施形態は、上記 実施形態 9において、二重 pin構造積層体 60を形成する工程の後に、この二重 pin 構造積層体 60を含むシリコン系薄膜光電変換装置 600をプラズマ CVD成膜室 220 力も搬出する工程と、プラズマ CVD成膜室 220の力ソード 222上および Zまたは室 内面 221上の残留膜を除去する工程とを含むものである。すなわち、本実施形態の シリコン系薄膜光電変換装置の製造方法は、二重 pin構造積層体 60を形成した後に 、この二重 pin構造積層体 60を含むシリコン系薄膜光電変換装置 600をプラズマ CV D成膜室 220から搬出し、プラズマ CVD成膜室 220の力ソード 222上および Zまた は室内面 221上の残留膜を除去することを特徴とする。
[0136] 実施形態 9に示すように同一のプラズマ CVD成膜室 220内で二重 pin構造積層体 60を形成した後、この二重 pin構造積層体 60を含むシリコン系薄膜光電変換装置 6 00を搬出した後、上記プラズマ CVD成膜室 220の力ソード 222上および Zまたは室 内面 221上に形成された残留膜を除去することによって、良好な品質および性能を 有する積層型シリコン系薄膜光電変換装置 600を、同一のプラズマ CVD成膜室 22 0内で繰り返し製造することができる。
[0137] 実施形態 9に示す方法によりプラズマ CVD成膜室 220の力ソード 222上および Z または室内面 221上の残留膜を除去する工程を経ることなぐ同一のプラズマ CVD 成膜室 220内で二重 pin構造積層体 60を形成することにより、次の積層型シリコン系 薄膜光電変換装置 600を形成することもできる。
[0138] しかし、プラズマ CVD成膜室 220における残留膜による汚染を防止する点から、ひ とつの積層型シリコン系薄膜光電変換装置 600の形成後、次の基板 1の透明導電膜 2上に引き続き次の積層型シリコン系薄膜光電変換装置 600の二重 pin構造積層体 60を形成するよりも、二重 pin構造積層体 60を形成する前に、プラズマ CVD成膜室 220の力ソード 222上および Zまたは室内面 221上の残留膜を完全に除去して、残 存膜中の n型層中の不純物原子 (n型ドーパント）による次の積層型シリコン系薄膜光 電変換装置 600の非晶質 pin構造積層体 60への拡散による影響を完全に除去する ことが好ましい。これにより、引き続き、再現性よぐ良好な品質および性能を有する 積層型シリコン系薄膜光電変換装置 600を形成することができる。
[0139] すなわち、本実施形態のシリコン系薄膜光電変換装置の製造方法は、次工程にお V、て予定されて ヽる二重 pin構造積層体 60の形成時における、プラズマ CVD成膜 室 220の残留膜中の p型層および n型層の不純物原子 (p型不純物原子および n型 不純物原子）による二重 pin構造積層体 60への影響を除去するための工程としてプ ラズマ CVD成膜室 220の力ソード 222上および Zまたは室内面 221上の残留膜を 除去する工程をさらに有することを特徴とする。力かる工程により、シングルチャンバ 方式で複数の光電変換装置を連続して製造しても、残留膜中の不純物原子による 影響を除去することができ、二重 pin構造積層体 60中の第 1および第 2の p型半導体 層 11, 21ならびに第 1および第 2の i型非晶質シリコン系薄膜光電変換層 12, 52中 への n型不純物原子の混入を大幅に低減できる。このため、良好な品質および性能 を有する二重 pin構造積層体を繰返し形成できるようになり、シングルチャンバ方式を 用いて積層型シリコン系薄膜光電変換装置を製造することが可能となり、インライン 方式やマルチチャンバ方式、またそれぞれをくみ合わせた製造設備よりも設備を簡 略化し、低コストィ匕を図ることができる。本実施形態の残留膜を除去する工程におい て使用されるクリーニングガスは、実施形態 2および実施形態 8と同様である。
[0140] (実施形態 11)
本発明にかかるシリコン系薄膜光電変換装置の製造装置の一つの実施形態は、図 7を参照して、実施形態 1 (図 1を参照）、実施形態 7 (図 5を参照)または実施形態（図 6を参照)などの製造方法に用いられるシリコン系薄膜光電変換装置の製造装置で あって、このシリコン系薄膜光電変換装置の製造装置は、内部に力ソード 222および アノード 223が配置されて!、るプラズマ CVD成膜室 220と、プラズマ CVD成膜室 22 0内のガス圧力を調整するガス圧力調整部 211と、力ソード 222に電力を供給する電 力供給部 201とを含み、力ソード 222とアノード 223の距離は 3mm以上 20mm以下 であり、ガス圧力調整部 211は CVD成膜室 220内のガス圧力を 200Pa以上 3000P a以下の範囲で制御でき、電力供給部 201は力ソードの単位面積当たりの電力密度 を 0. OlWZcm2以上 0. 3WZcm2以下の範囲で制御できる装置である。なお、図 7 において、矢印 G1はプラズマ CVD成膜室 220に導入されるガスの流れを、矢印 G2 はプラズマ CVD成膜室 220から排出されるガスの流れを示す。
[0141] たとえば、本実施形態のシリコン系薄膜光電変換装置の製造装置は、図 7を参照し て、密閉可能なプラズマ CVD成膜室 220内に、力ソード 222およびアノード 223が平 行に対向するように設置された平行平板型の電極構造を有するプラズマ CVD法によ る半導体層製造装置である。ここで、力ソード 222とアノード 223の電極間距離は、 3 mmから 20mm、好ましくは 5mmから 15mm、さらに好ましくは 7mmから 12mmであ る。力ソード 222とアノード 223の両電極は、両電極間の距離が一定または可変とな るように固定されている。電極間距離の精度を高め、装置を小型化できる観点から、 両電極間の距離は一定に固定されて！、ることが好ま 、。
[0142] プラズマ CVD成膜室 220には、ガス圧力調整部 211を構成する、圧力調整バルブ 213vが設けられたガス導入管 213、圧力調整バルブ 217vが設けられたガス排出管 217、およびガス排出装置 216 (ガス排出ポンプなど）が配設されている。
[0143] ガス導入管 213を通じて、希釈ガス、原料ガス、ドーピングガスなどがプラズマ CVD 成膜室 220に導入される。希釈ガスとしては水素ガスを含むガス、原料ガスとしては シラン系ガス、メタンガス、ゲルマンガスなど、 p型不純物原子ドーピングガスとしては 、 p型不純物原子をドーピングするためのジボランガスなど、 n型不純物原子をドーピ ングするためのホスフィンガスなどが使用される。
[0144] また、ガス排出装置 216により、プラズマ CVD成膜室 220内のガスがガス排出管 2 17を通じて排出される。ここで、圧力調整バルブ 213v, 216vおよびガス排出装置 2 16を調節することにより、プラズマ CVD成膜室 220内のガス圧力を調節することがで きる。ここで、ガス排出装置 216は、プラズマ CVD成膜室 220内のガス圧力を 1. O X 10— 4Pa程度のノ ックグラウンド圧力に高真空排気できるものであってもよ!/、が、装置 の簡易化、低コストィ匕およびスループット向上の観点から 0. lPa程度のバックグラウ ンド圧力とする排気能力を有するものが望ましい。
[0145] 本実施形態の製造装置は、プラズマ CVD成膜室 220内のガス圧力を 200Pa以上 3000Pa以下、好ましくは 300Pa以上 2000Pa以下、さらに好ましくは 400Pa以上 1 500Pa以下の範囲で制御できるガス圧力調整部 201を含むため、不純物原子の混 入が少な 、pin構造積層体を形成することができ、高 、変換効率を有するシリコン系 薄膜光電変換装置を低コストで効率よく製造することができる。
[0146] また、プラズマ CVD成膜室 220の外部には、電力供給部 201を構成する、電力出 力部 208、インピーダンス整合回路 205、および電力出力部 208で発生した電力を インピーダンス回路 205を経由して力ソード 222に供給する電力供給線 206a, 206b が配設されている。ここで、電力供給線 206aは電力出力部 208とインピーダンス回 路 205の一端に接続され、電力供給線 206bはインピーダンス回路 205の他端とカソ ード 222に接続されている。
[0147] 電力出力部 208は、 CW (連続波形)交流出力あるいはパルス変調 (オンオフ制御） された交流出力の ヽづれを出力するものであっても良 、。電力出力部 208から出力 される交流電力の周波数は、 13. 56MHzが一般的であるが、これに限られるもので はなぐ数 kHzから VHF帯、さらにマイクロ波帯の周波数を使用してもよい。
[0148] 一方、アノード 223は電気的に接地されており、アノード 223上には、透明導電膜 が形成された基板 1が載置される。基板 1は、力ソード 222上に載置されても良いが、 プラズマ中のイオンダメージによる膜質低下を低減するためアノード 223上に設置さ れることが一般的である。力ソード 222には、電力出力部 208から、電力導入線 206a 、インピーダンス整合回路 205および電力導入線 206bを通じて電力が供給される。
[0149] 本実施形態の製造装置は、力ソード 222の電極単位面積あたりの電力密度が 0. 0 lWZcm2以上 0. 3WZcm2以下、好ましくは 0. 015WZcm2以上 0. 2WZcm2以 下、さらに好ましくは 0. 02WZcm2以上 0. 15WZcm2以下の範囲で制御できる電 力供給部 201を含むため、不純物原子の混入が少ない pin構造積層体を形成するこ とができ、高 、変換効率を有するシリコン系薄膜光電変換装置を低コストで効率よく 製造することができる。
実施例
[0150] (実施例 1)
本実施例は、図 1に示す二重 pin構造積層体 30 (非晶質 pin構造積層体 10および 微結晶 pin構造積層体 20)を図 2に示す同一のプラズマ CVD成膜室 220内で繰り返 し形成して積層型シリコン系薄膜光電変換装置を繰り返し製造するものである。
[0151] 厚さ 4mmのガラスカゝらなる基板 1上に形成された厚さ: L mの SnO膜からなる透明
2
導電膜 2上に、第 1の p型半導体層 11としての厚さ 10nmの非晶質シリコン層（ボロン 原子濃度 3 X 1019cm"3)、 i型非晶質シリコン系光電変換層 12として厚さ 0. 5 mの 非晶質シリコン層、第 1の n型半導体層 13として厚さ 30nmの非晶質シリコン層（リン 原子濃度 2 X 1019cm 3、窒素原子濃度 1 X 1018cm 3、酸素原子濃度 5 X 1019cm"3)、 第 2の p型半導体層 21として厚さ 30nmの微結晶シリコン層（ボロン原子濃度 3 X 1019 窒素原子濃度 1 X 1018cm 3、酸素原子濃度 5 X 1019cm"3)、 i型微結晶シリコン 系光電変換層 22として厚さ 3 μ mの微結晶シリコン層および第 2の η型半導体層 23と して厚さ 30nmの微結晶シリコン層（リン原子濃度 3 X 1019cm"3)を形成する。その後 、導電膜 3として厚さ 0. 05 μ mの ΖηΟ層、金属電極として厚さ 0. 1 μ mの Ag電極を 形成する。
[0152] まず、凹凸形状を有する SnO膜 (透明導電膜 2)が形成されたガラス基板 1上に、
2
第 1の p型半導体層 11として厚さ 10nmの非晶質シリコン層を、プラズマ CVD成膜室 220内の圧力力 00Pa、力ソード電極単位面積当たりの電力密度が 0. 05W/cm2 の条件で形成した。
[0153] 次に、第 1の p型半導体層 11上に、 i型非晶質シリコン系光電変換層 12として厚さ 0 . 5 /z mの非晶質シリコン層を、プラズマ CVD成膜室 220内の圧力が 500Pa、カソー ド電極単位面積当たりの電力密度が 0. 07WZcm2の条件で形成した。
[0154] 次に、 i型非晶質シリコン系光電変換層 12上に、第 1の n型半導体層 13として厚さ 3 Onmの非晶質シリコン層を、プラズマ CVD成膜室 220内の圧力が 500Pa、力ソード 電極単位面積当たりの電力密度が 0. 05WZcm2の条件で形成した。
[0155] 次に、第 1の n型半導体層 13上に、第 2の p型半導体層 21として厚さ 30nmの微結 晶シリコン層を、プラズマ CVD成膜室 220内の圧力が 800Pa、力ソード電極単位面 積当たりの電力密度が 0. 08WZcm2の条件で形成した。
[0156] 次に、第 2の p型半導体層 21上に、 i型微結晶シリコン系光電変換層 22として厚さ 3 μ mの微結晶シリコン層を、プラズマ CVD成膜室 220内の圧力が 800Pa、力ソード 電極単位面積当たりの電力密度が 0. lOWZcm2の条件で形成した。
[0157] 次に、 i型微結晶シリコン系光電変換層 22上に、第 2の n型半導体層 23として厚さ 3
Onmの微結晶シリコン層を、プラズマ CVD成膜室 220内の圧力が 800Pa、力ソード 電極単位面積当たりの電力密度が 0. 08WZcm2の条件で形成した。
[0158] その後、スパッタ法により、導電膜 3として厚さ 0. 05 μ mの ΖηΟ層、金属電極として 厚さ 0.： mの Ag電極を形成し、積層型シリコン薄膜光電変換装置であるタンデム 型シリコン薄膜光電変換装置を製造した。
[0159] 得られたタンデム型シリコン薄膜光電変換装置について、光電変換効率を測定し たところ、 13. 6%であった。
[0160] その後、同一のプラズマ CVD成膜室 220内で、上記と同様の条件で第 2回目の二 重 pin構造積層体 30を形成し、同様の方法により積層型シリコン薄膜光電変換装置 を製造した。得られた第 2回目の積層型シリコン薄膜光電変換装置について光電変 換効率を測定したところ 13. 5%であった。このようにして、順次第 10回目まで、 10個 のタンデム型シリコン薄膜光電変換装置を製造した。第 3回目、第 4回目、第 5回目、 第 6回目、第 7回目、第 8回目、第 9回目および第 10回目のタンデム型シリコン薄膜 光電変換装置の光電変換効率は、それぞれ 13. 4%、 13. 5%、 13. 4%、 13. 6% 、 13. 6%、 13. 4%、 13. 5%および、 13. 6%であった。その結果を図 8に示した。
[0161] 図 8からも明らかなとおり、第 1回目力も第 10回目までタンデム型光電変換装置の 光電変換効率に大きな変化は見られず、良好な特性の積層型シリコン薄膜光電変 換装置を安定して製造することができた。
[0162] (実施例 2)
図 4に示す S 1〜S5に従って、図 2に示すプラズマ CVD装置 200の同一の成膜室 220内で、図 1に示す二重 pin構造積層体 30 (非晶質 pin構造積層体 10および微結 晶 pin構造積層体 20)を連続して (繰り返し)形成して積層型シリコン薄膜光電変換 装置であるタンデム型シリコン系光電変換装置を得た。
[0163] ここで、本実施例におけるタンデム型光電変換装置は、基板 1としては厚さ 4mmの ガラス基板を用いて、基板 1上に、順次、透明導電膜 2として厚さ 1 mの SnO膜、
2 第 1の p型半導体層 11としての厚さ 10nmの非晶質シリコン層（ボロン原子濃度 3 X 1 019cm 3)、 i型非晶質シリコン系光電変換層 12として厚さ 0. 5 /z mの非晶質シリコン 層、第 1の n型半導体層 13として厚さ 30nmの非晶質シリコン層（リン原子濃度 2 X 10 19cm 3、窒素原子濃度 1 X 1018cm 3、酸素原子濃度 5 X 1019cm"3)、第 2の p型半導 体層 21として厚さ 30nmの微結晶シリコン層（ボロン原子濃度 3 X 1019cm 3、窒素原 子濃度 1 X 1018cm 3、酸素原子濃度 5 X 1019cm"3)、 i型微結晶シリコン系光電変換 層 22として厚さ 3 mの微結晶シリコン層、第 2の n型半導体層 23として厚さ 30nmの 微結晶シリコン層（リン原子濃度 3 X 1019cm"3)、導電膜 3として厚さ 0. 05 μ mの ΖηΟ 層、金属電極として厚さ 0.： L mの Ag電極が形成されている。
[0164] 得られたタンデム型光電変換装置について、光電変換効率を測定したところ、 13.
5%であった。その後、成膜室 220に形成された残留膜を、その表面層から成膜室の 力ソードおよび室内面に最も近い i型層の厚さの 90%の深さまでアンダーエッチング により除去した後、上記と同様の条件で第 2回目の二重 pin構造積層体 30を含むタ ンデム型光電変換装置を形成した。得られた第 2回目のタンデム型光電変換装置に ついて光電変換効率を測定したところ 13. 4%であった。このようにして、順次第 10 回目まで、 10個のタンデム型光電変換装置を得た。ここで、第 3回目、第 4回目、第 5 回目、第 6回目、第 7回目、第 8回目、第 9回目および第 10回目のタンデム型光電変 換装置の光電変換効率は、それぞれ 13. 5%、 13. 5%、 13. 4%、 13. 5%、 13. 5 %、 13. 5%、 13. 4%および、 13. 5%であった。結果を図 9に示した。
[0165] 図 9からも明らかなとおり、第 1回目力も第 10回目までタンデム型光電変換装置の 光電変換効率はほぼ一定であった。すなわち、形成回数が 10回目になっても、顕著 な特性の変化は現れな力つた。また、歩留まりは、いずれの形成回数においても 100
%であり、良好であった。 [0166] 本実施例の結果により、二重 pin構造積層体 30を同一のプラズマ成膜室 220にお いて繰り返し形成する場合に、二重 pin構造積層体 30を形成後、成膜室 220に形成 された残留膜をエッチングし、その後二重 pin構造積層体 30を形成しても、その二重 pin構造積層体 30を含むタンデム型 (積層型)光電変換装置の特性は低下すること なぐ良好な歩留まりが得られることが分力つた。エッチングを実施しても歩留まりを低 下させることがな 、ので、装置のメンテナンス頻度を低減することができる。
[0167] (実施例 3)
本実施例は、図 5に示す非晶質 pin構造積層体 10を図 2に示す同一のプラズマ C VD成膜室 220内で形成したシリコン系薄膜光電変換装置を繰り返し製造するもので ある。
[0168] 厚さ 4mmのガラスカゝらなる基板 1上に形成された厚さ: L mの SnO膜からなる透明
2
導電膜 2上に、、 p型半導体層 11としての厚さ 10nmの非晶質シリコン層（ボロン原子 濃度 3 X 1019cm"3)、 i型非晶質シリコン系光電変換層 12として厚さ 0. 3 μ mの非晶 質シリコン層、 n型半導体層 13として厚さ 30nmの非晶質シリコン層（リン原子濃度 2 X 1019cm 3、窒素原子濃度 1 X 1018cm 3、酸素原子濃度 5 X 1019cm"3)を形成する。 その後、導電膜 3として厚さ 0. 05 μ mの ΖηΟ層、金属電極として厚さ 0. 1 μ mの Ag 電極を形成する。
[0169] まず、凹凸形状を有する SnO膜 (透明導電膜 2)が形成されたガラス基板 1上に、 p
2
型半導体層 11として厚さ 10nmの非晶質シリコン層を、プラズマ CVD成膜室 220内 の圧力が 500Pa、力ソード電極単位面積当たりの電力密度が 0. 05WZcm2の条件 で形成した。
[0170] 次に、 p型半導体層 11上に、 i型非晶質シリコン系光電変換層 12として厚さ 0. 3 μ mの非晶質シリコン層を、プラズマ CVD成膜室 220内の圧力が 500Pa、力ソード電 極単位面積当たりの電力密度が 0. 07WZcm2の条件で形成した。
[0171] 次に、 i型非晶質シリコン系光電変換層 12上に、 n型半導体層 13として厚さ 30nm の非晶質シリコン層を、プラズマ CVD成膜室 220内の圧力が 500Pa、力ソード電極 単位面積当たりの電力密度が 0. 05WZcm2の条件で形成した。
[0172] その後、スパッタ法により、導電膜 3として厚さ 0. 05 μ mの ΖηΟ層、金属電極として 厚さ 0. 1 111の八8電極を形成し、積層型シリコン薄膜光電変換装置を製造した。
[0173] 得られた積層型シリコン薄膜光電変換装置について、光電変換効率を測定したとこ ろ、 9. 9%であった。
[0174] その後、同一のプラズマ CVD成膜室 220内で、上記と同様の条件で第 2回目の非 晶質 pin構造積層体 10を形成し、同様の方法によりシリコン薄膜光電変換装置を製 造した。得られた第 2回目のシリコン薄膜光電変換装置について光電変換効率を測 定したところ 10. 0%であった。このようにして、順次第 10回目まで、 10個のシリコン 薄膜光電変換装置を製造した。第 3回目、第 4回目、第 5回目、第 6回目、第 7回目、 第 8回目、第 9回目および第 10回目のシリコン薄膜光電変換装置の光電変換効率 は、それぞれ 10. 1 %、 10. 0%、 10. 0%、 10. 1 %、 10. 0%、 9. 9%、 9. 9%およ び、 10. 1 %であった。その結果を図 10に示した。
[0175] 図 10からも明らかなとおり、第 1回目力も第 10回目までシリコン薄膜光電変換装置 の光電変換効率に大きな変化は見られず、良好な特性のシリコン薄膜光電変換装 置を安定して製造することができた。
[0176] (実施例 4)
本実施例は、図 6に示す二重 pin構造積層体 60 (第 1の非晶質 pin構造積層体 10 および第 2の非晶質 pin構造積層体 50)を図 2に示す同一のプラズマ CVD成膜室 2 20内で形成した積層型シリコン系薄膜光電変換装置を繰り返し製造するものである
[0177] 厚さ 4mmのガラスカゝらなる基板 1上に形成された厚さ: L mの SnO膜からなる透明
2
導電膜 2上に、第 1の p型半導体層 11として厚さ 10nmの非晶質シリコン層（ボロン原 子濃度 3 X 1019cm 3)、第 1の i型非晶質シリコン系光電変換層 12として厚さ 0. 07 μ mの非晶質シリコン層、第 1の n型半導体層 13として厚さ 30nmの非晶質シリコン層 ( リン原子濃度 2 X 1019cm 3、窒素原子濃度 1 X 1018cm 3、酸素原子濃度 5 X 1019cm" 3)を形成して第 1の非晶質 pin構造積層体 53とし、次に、第 2の p型半導体層 21とし て厚さ 10nmの非晶質シリコン層（ボロン原子濃度 3 X 1019cm"3)、第 2の i型非晶質シ リコン系光電変換層 52として厚さ 0. 3 mの非晶質シリコン層、第 2の n型半導体層 23として厚さ 30nmの非晶質シリコン層（リン原子濃度 2 X 1019cm 3、窒素原子濃度 1 X 1018cm 3、酸素原子濃度 5 X 1019cm"3)を形成して第 2の非晶質 pin構造積層体 5 4とする。その後、導電膜 3として厚さ 0. 05 111の2110層、金属電極 4として厚さ 0. 1 μ mの Ag電極を形成する。
[0178] まず、凹凸形状を有する SnO膜 (透明導電膜 2)が形成されたガラス基板 1上に、
2
第 1の p型半導体層 11として厚さ 10nmの非晶質シリコン層を、プラズマ CVD成膜室 220内の圧力力 OOPa、力ソード電極単位面積当たりの電力密度が 0. 05W/cm2 の条件で形成した。
[0179] 次に、第 1の p型半導体層 11上に、第 1の i型非晶質シリコン系光電変換層 12として 厚さ 0. 07 /z mの非晶質シリコン層を、プラズマ CVD成膜室 220内の圧力が 500Pa 、力ソード電極単位面積当たりの電力密度が 0. 07WZcm2の条件で形成した。
[0180] 次に、第 1の i型非晶質シリコン系光電変換層 12上に、第 1の n型半導体層 13とし て厚さ 30nmの非晶質シリコン層を、プラズマ CVD成膜室 220内の圧力が 500Pa、 力ソード電極単位面積当たりの電力密度が 0. 05WZcm2の条件で形成した。
[0181] 次に、第 1の n型半導体層 13上に、第 2の p型半導体層 21として厚さ lOnmの非晶 質シリコン層を、プラズマ CVD成膜室 220内の圧力が 500Pa、力ソード電極単位面 積当たりの電力密度が 0. 05WZcm2の条件で形成した。
[0182] 次に、第 2の p型半導体層 21上に、第 2の i型非晶質シリコン系光電変換層 52として 厚さ 0. 3 /z mの非晶質シリコン層を、プラズマ CVD成膜室 220内の圧力が 500Pa、 力ソード電極単位面積当たりの電力密度が 0. 07WZcm2の条件で形成した。
[0183] 次に、第 2の i型非晶質シリコン系光電変換層 52上に、第 2の n型半導体層 23とし て厚さ 30nmの非晶質シリコン層を、プラズマ CVD成膜室 220内の圧力が 500Pa、 力ソード電極単位面積当たりの電力密度が 0. 05WZcm2の条件で形成した。以上 により、二重 pin構造積層体 30を形成された。
[0184] その後、スパッタ法により、導電膜 3として厚さ 0. 05 μ mの ΖηΟ層、金属電極 4とし て厚さ 0. 1 μ mの Ag電極を形成し、積層型シリコン薄膜光電変換装置であるタンデ ム型シリコン薄膜光電変換装置を製造した。
[0185] 得られたタンデム型シリコン薄膜光電変換装置について、光電変換効率を測定し たところ、 10. 9%であった。 [0186] その後、同一のプラズマ CVD成膜室 220内で、上記と同様の条件で第 2回目の二 重 pin構造積層体 60を形成し、同様の方法により積層型シリコン薄膜光電変換装置 を製造した。得られた第 2回目のタンデム型シリコン薄膜光電変換装置について光電 変換効率を測定したところ 11. 0%であった。このようにして、順次第 10回目まで、 10 個の積層型シリコン薄膜光電変換装置を製造した。第 3回目、第 4回目、第 5回目、 第 6回目、第 7回目、第 8回目、第 9回目および第 10回目のタンデム型シリコン薄膜 光電変換装置の光電変換効率は、それぞれ 10. 9%、 10. 9%、 11. 1%、 11. 0% 、 10. 9%、 11. 0%、 11. 0%および 11. 0%であった。その結果を図 11に示した。
[0187] 図 11からも明らかなとおり、第 1回目力も第 10回目までタンデム型光電変換装置の 光電変換効率に大きな変化は見られず、良好な特性の積層型シリコン薄膜光電変 換装置を安定して製造することができた。
[0188] 今回開示された実施の形態および実施例はすべての点で例示であって制限的な ものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求 の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が 含まれることが意図される。
産業上の利用可能性
[0189] 本発明によれば、良好な性能を有するシリコン系薄膜光電変換装置を、簡易に、低 コストで、効率よく製造することができる。

Claims

請求の範囲
[1] 基板 (1)上に透明導電膜 (2)を形成する工程と、前記透明導電膜 (2)上に第 1の p 型半導体層（11)、 i型非晶質シリコン系光電変換層（12)、第 1の n型半導体層（13) 、第 2の p型半導体層 (21)、 i型微結晶シリコン系光電変換層 (22)および第 2の n型 半導体層 (23)を順次形成して二重 pin構造積層体 (30)を形成する工程とを含み、 前記二重 pin構造積層体（30)を形成する工程は同一のプラズマ CVD成膜室（22 0)内で行い、
前記第 1の P型半導体層（11)、前記 i型非晶質シリコン系光電変換層 (12)および 前記第 1の n型半導体層 (13)は、前記プラズマ CVD成膜室（220)における成膜圧 力が 200Pa以上 3000Pa以下および電極単位面積当たりの電力密度が 0. 01W/ cm2以上 0. 3WZcm2以下で形成されることを特徴とする積層型シリコン系薄膜光電 変換装置の製造方法。
[2] 基板 (1)上に形成された透明導電膜 (2)上に、第 1の p型半導体層（11)、 i型非晶 質シリコン系光電変換層（12)、第 1の n型半導体層（13)、第 2の p型半導体層 (21) 、 i型微結晶シリコン系光電変換層（22)および第 2の n型半導体層（23)を、同一の プラズマ CVD成膜室（220)内で、順次形成して二重 pin構造積層体（30)を形成し 前記第 1の P型半導体層（11)、前記 i型非晶質シリコン系光電変換層 (12)および 前記第 1の n型半導体層 (13)は、前記プラズマ CVD成膜室（220)における成膜圧 力が 200Pa以上 3000Pa以下および電極単位面積当たりの電力密度が 0. 01W/ cm2以上 0. 3WZcm2以下で形成されることを特徴とする積層型シリコン系薄膜光電 変換装置の製造方法。
[3] 前記第 1の p型半導体層 (11)の厚さは 2nm以上 50nm以下であり、前記 i型非晶 質シリコン系光電変換層（12)の厚さは 0. 1 111以上0. 5 m以下であり、前記第 1 の n型半導体層 (13)の厚さは 2nm以上 50nm以下であることを特徴とする請求項 1 または請求項 2に記載の積層型シリコン系薄膜光電変換装置の製造方法。
[4] 前記第 2の p型半導体層 (21)の厚さは 2nm以上 50nm以下であり、前記 i型微結 晶シリコン系光電変換層（22)の厚さは 0. 5 m以上 20 m以下であり、前記第 2の n型半導体層 (23)の厚さは 2nm以上 50nm以下であることを特徴とする請求項 1ま たは請求項 2に記載の積層型シリコン系薄膜光電変換装置の製造方法。
[5] 前記第 2の p型半導体層（23)は、前記基板（1)の下地温度が 250°C以下であり、 前記プラズマ CVD成膜室（220)内に導入する原料ガスが、シラン系ガスと水素ガス を含有する希釈ガスとを含み、前記シラン系ガスに対する前記希釈ガスの流量が 10 0倍以上の条件で形成されることを特徴とする請求項 1または請求項 2に記載の積層 型シリコン系薄膜光電変換装置の製造方法。
[6] 前記第 1の p型半導体層 (11)および前記第 2の p型半導体層 (21)の導電型決定 不純物原子は、ボロン原子またはアルミニウム原子であることを特徴とする請求項 1ま たは請求項 2に記載の積層型シリコン系薄膜光電変換装置の製造方法。
[7] 前記 i型微結晶シリコン系光電変換層 (22)は、前記基板（1)の下地温度が 250°C 以下であり、前記プラズマ CVD成膜室に導入する原料ガスがシラン系ガスと希釈ガ スとを含み、シラン系ガスに対する希釈ガスの流量が 30倍以上 100倍以下の条件で 形成され、ラマン分光法により測定される Αδθηιη 1におけるピークに対する SSOnm 1 におけるピークのピーク強度比 I ZI 力 以上 10以下であることを特徴とする請求
520 480
項 1または請求項 2に記載の積層型シリコン系薄膜光電変換装置の製造方法。
[8] 前記第 1の n型半導体層 (13)および前記第 2の n型半導体層 (23)の導電型決定 不純物原子は、リン原子であることを特徴とする請求項 1または請求項 2に記載の積 層型シリコン系薄膜光電変換装置の製造方法。
[9] 前記第 2の n型半導体層（23)は、前記基板（1)の下地温度が 250°C以下であり、 前記プラズマ CVD成膜室（220)に導入する原料ガス中のシリコン原子に対するリン 原子の含有率が 0. 1原子％以上 5原子％以下の条件で形成されることを特徴とする 請求項 1または請求項 2に記載の積層型シリコン系薄膜光電変換装置の製造方法。
[10] 前記二重 pin構造積層体 (30)を形成した後に、前記二重 pin構造積層体 (30)を 含む積層型シリコン系薄膜光電変換装置（100)を前記プラズマ CVD成膜室（220) 力も搬出し、前記プラズマ CVD成膜室（220)の力ソード（222)上および Zまたは室 内面（221)上の残留膜を除去することを特徴とする請求項 1または請求項 2に記載 の積層型シリコン系薄膜光電変換装置の製造方法。 [11] 前記残留膜の除去は、水素ガスと、不活性ガスと、フッ素系のクリーニングガスとか らなる群より選ばれる少なくとも 1種のガスをプラズマ化したガスプラズマによって行わ れることを特徴とする請求項 10に記載の積層型シリコン系薄膜光電変換装置の製造 方法。
[12] 前記残留膜の除去は、前記残留膜の表面層力 前記力ソード（222)および Zまた は前記室内面（221)に最も近い位置にある第 1の n型層までをエッチング除去し、前 記残留膜の前記力ソード（222)および Zまたは前記室内面（221)に最も近い位置 にある i型層を、厚さ方向に lOnm以上前記 i型層の厚さ全体の 90%以下の範囲の深 さでエッチング除去することによって行なわれることを特徴とする請求項 10に記載の 積層型シリコン系薄膜光電変換装置の製造方法。
[13] 前記力ソード上の前記残留膜の除去は、前記プラズマ CVD成膜室（220)の前記 力ソード（222)上の前記残留膜の積算膜厚が 10 μ m以上 1000 μ m以下であるとき に、水素ガス、不活性ガスおよびフッ素系クリーニングガスカゝらなる群より選ばれる少 なくとも 1種のガスをプラズマ化したガスプラズマによって行なわれることを特徴とする 請求項 10に記載の積層型シリコン系薄膜光電変換装置の製造方法。
[14] 請求項 1または請求項 2に記載の製造方法により形成された二重 pin構造積層体（ 30)の第 2の n型半導体層 (23)上に、さらに、 p型半導体層 (41)、 i型結晶質シリコン 系光電変換層 (42)および n型半導体層 (43)から構成される結晶質 pin構造積層体 (40)を少なくとも 1つ積層することを特徴とする積層型シリコン系薄膜光電変換装置 の製造方法。
[15] 請求項 1または請求項 2の製造方法により製造された積層型シリコン系薄膜光電変 換装置。
[16] 基板 (1)上に形成された透明性導電膜 (2)と、二重 pin構造積層体 (30)とを含む 積層型シリコン系薄膜光電変換装置（100)であって、
前記二重 pin構造積層体 (30)は、前記透明性導電膜 (2)上に順次形成されて！、 る第 1の P型半導体層（11)、 i型非晶質シリコン系光電変換層（12)、第 1の n型半導 体層（13)、第 2の p型半導体層（21)、 i型微結晶シリコン系光電変換層（22)および 第 2の n型半導体層 (23)から構成され、 前記第 1の n型半導体層 (13)および前記第 2の p型半導体層 (21)は、それぞれ不 純物窒素原子濃度が 1 X 1019cm 3以下、かつ、不純物酸素原子濃度が 1 X 1020cm" 3以下であることを特徴とする積層型シリコン系薄膜光電変換装置。
[17] 基板 (1)上に形成された透明性導電膜 (2)と、二重 pin構造積層体 (30)とを含む 積層型シリコン系薄膜光電変換装置（100)であって、
前記二重 pin構造積層体 (30)は、前記透明性導電膜 (2)上に順次形成されて！、 る第 1の P型半導体層（11)、 i型非晶質シリコン系光電変換層（12)、第 1の n型半導 体層（13)、第 2の p型半導体層（21)、 i型微結晶シリコン系光電変換層（22)および 第 2の n型半導体層 (23)から構成され、
前記第 1の n型半導体層 (13)の導電型決定不純物原子濃度が 3 X 1019cm 3以下 であり、前記第 2の p型半導体層 (21)の導電型決定不純物原子濃度が 5 X 1019cm"3 以下であることを特徴とする積層型シリコン系薄膜光電変換装置。
[18] 基板 (1)上に形成された透明導電膜 (2)上に、第 1の p型半導体層（11)、 i型非晶 質シリコン系光電変換層（12)、第 1の n型半導体層（13)、第 2の p型半導体層 (21) 、 i型微結晶シリコン系光電変換層（22)および第 2の n型半導体層（23)を、同一の プラズマ CVD成膜室（220)内で、順次形成して二重 pin構造積層体（30)を形成す る積層型シリコン系薄膜光電変換装置の製造方法に用いられる製造装置であって、 前記製造装置は、内部に力ソード（222)およびアノード（223)が配置されているプ ラズマ CVD成膜室（220)と、前記プラズマ CVD成膜室内（220)のガス圧力を調整 するガス圧力調整部（211)と、前記力ソードに電力を供給しする電力供給部（201) とを含み、
前記力ソード（222)と前記アノード（223)の距離は 3mm以上 20mm以下であり、 前記第 1の P型半導体層（11)、前記 i型非晶質シリコン系光電変換層 (12)および 前記第 1の n型半導体層 (13)の形成において、前記ガス圧力調整部（211)は前記 CVD成膜室（220)内のガス圧力を 200Pa以上 3000Pa以下の範囲で制御でき、前 記電力供給部（201)は前記力ソード（222)の単位面積当たりの電力密度を 0. 01W Zcm2以上 0. 3WZcm2以下の範囲で制御できる積層型シリコン系薄膜光電変換装 置の製造装置。 [19] 基板 (1)上に形成された透明導電膜 (2)上に、 p型半導体層（11)、 i型非晶質シリ コン系光電変換層 (12)および n型半導体層（13)を、同一のプラズマ CVD成膜室内
(220)で、順次連続して形成して非晶質 pin構造積層体（10)を形成し、
前記 P型半導体層（11)、前記 i型非晶質シリコン系光電変換層 (12)および前記 n 型半導体層 (13)は、前記プラズマ CVD成膜室（220)における成膜圧力が 200Pa 以上 3000Pa以下および電極単位面積当たりの電力密度が 0. OlWZcm2以上 0. 3WZcm2以下で形成されることを特徴とするシリコン系薄膜光電変換装置の製造方 法。
[20] 前記非晶質 pin構造積層体（10)を形成した後に、前記非晶質 pin構造積層体（10 )を含むシリコン系薄膜光電変換装置（500)を前記プラズマ CVD成膜室（220)から 搬出し、前記プラズマ CVD成膜室（220)の力ソード（222)上および Zまたは室内面
(221)上の残留膜を除去する請求項 19に記載のシリコン系薄膜光電変換装置の製 造方法。
[21] 請求項 19の製造方法により製造されたシリコン系薄膜光電変換装置。
[22] 基板 (1)上に形成された透明導電膜 (2)上に、 p型半導体層（11)、 i型非晶質シリ コン系光電変換層 (12)および n型半導体層（13)を、同一のプラズマ CVD成膜室内 (220)で、順次連続して形成して非晶質 pin構造積層体（10)を形成するシリコン系 薄膜光電変換装置の製造方法に用いられる製造装置であって、
前記製造装置は、内部に力ソード（222)およびアノード（223)が配置されているプ ラズマ CVD成膜室（220)と、前記プラズマ CVD成膜室（220)内のガス圧力を調整 するガス圧力調整部（211)と、前記力ソード (222)に電力を供給する電力供給部（2 01)とを含み、
前記力ソード（222)と前記アノード（223)の距離は 3mm以上 20mm以下であり、 前記 P型半導体層（11)、前記 i型非晶質シリコン系光電変換層 (12)および前記 n 型半導体層（13)の形成において、
前記ガス圧力調整部（211)は前記 CVD成膜室（220)内のガス圧力を 200Pa以 上 3000Pa以下の範囲で制御でき、前記電力供給部（201)は前記力ソード（222) の単位面積当たりの電力密度を 0. OlWZcm2以上 0. 3WZcm2以下の範囲で制 御できるシリコン系薄膜光電変換装置の製造装置。
[23] 基板（1)上に形成された透明導電膜 (2)上に、第 1の p型半導体層（11)、第 1の i 型非晶質シリコン系光電変換層（12)、第 1の n型半導体層（13)、第 2の p型半導体 層（21)、第 2の i型非晶質シリコン系光電変換層 (52)および第 2の n型半導体層 (23 )を、同一のプラズマ CVD成膜室（220)内で、順次形成して二重 pin構造積層体 (6 0)を形成し、
前記第 1の P型半導体層 (11)、前記第 1の i型非晶質シリコン系光電変換層 (12)、 前記第 1の n型半導体層（13)、前記第 2の p型半導体層 (21)、前記第 2の i型非晶 質シリコン系光電変換層 (52)および前記第 2の n型半導体層 (23)は、前記プラズマ CVD成膜室（220)における成膜圧力が 200Pa以上 3000Pa以下および電極単位 面積当たりの電力密度が 0. OlWZcm2以上 0. 3WZcm2以下で形成されることを 特徴とする積層型シリコン系薄膜光電変換装置の製造方法。
[24] 前記二重 pin構造積層体 (60)を形成した後に、前記二重 pin構造積層体 (60)を 含む積層型シリコン系薄膜光電変換装置 (600)を前記プラズマ CVD成膜室（220) 力も搬出し、前記プラズマ CVD成膜室（220)の力ソード（222)上および Zまたは室 内面（221)上の残留膜を除去する請求項 23に記載の積層型シリコン系薄膜光電変 換装置の製造方法。
[25] 請求項 23の製造方法により製造された積層型シリコン系薄膜光電変換装置。
[26] 基板（1)上に形成された透明導電膜 (2)上に、第 1の p型半導体層（11)、第 1の i 型非晶質シリコン系光電変換層（12)、第 1の n型半導体層（13)、第 2の p型半導体 層（21)、第 2の i型非晶質シリコン系光電変換層 (52)および第 2の n型半導体層 (23 )を、同一のプラズマ CVD成膜室（220)内で、順次形成して二重 pin構造積層体 (6
0)を形成する積層型シリコン系薄膜光電変換装置の製造方法に用いられる製造装 置であって、
前記製造装置は、内部に力ソード（222)およびアノード（223)が配置されているプ ラズマ CVD成膜室（220)と、前記プラズマ CVD成膜室（220)内のガス圧力を調整 するガス圧力調整部（211)と、前記力ソード (222)に電力を供給する電力供給部（2
01)とを含み、 前記力ソード（222)と前記アノード（223)の距離は 3mm以上 20mm以下であり、 前記第 1の P型半導体層 (11)、前記第 1の i型非晶質シリコン系光電変換層 (12)、 前記第 1の n型半導体層（13)、前記第 2の p型半導体層 (21)、前記第 2の i型非晶 質シリコン系光電変換層 (52)および前記第 2の n型半導体層 (23)の形成にお 、て 、前記ガス圧力調整部（211)は前記 CVD成膜室（220)内のガス圧力を 200Pa以 上 3000Pa以下の範囲で制御でき、前記電力供給部（201)は前記力ソード（222) の単位面積当たりの電力密度を 0. OlWZcm2以上 0. 3WZcm2以下の範囲で制 御できる積層型シリコン系薄膜光電変換装置の製造装置。
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