[go: up one dir, main page]

WO2003003461A1 - Dispositif de circuit integre a semiconducteur et procede de reduction du bruit - Google Patents

Dispositif de circuit integre a semiconducteur et procede de reduction du bruit Download PDF

Info

Publication number
WO2003003461A1
WO2003003461A1 PCT/JP2002/000886 JP0200886W WO03003461A1 WO 2003003461 A1 WO2003003461 A1 WO 2003003461A1 JP 0200886 W JP0200886 W JP 0200886W WO 03003461 A1 WO03003461 A1 WO 03003461A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor region
circuit
semiconductor
inverting amplifier
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2002/000886
Other languages
English (en)
French (fr)
Inventor
Keiko Fukuda
Toshiro Tsukada
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Hitachi Ltd
Original Assignee
Renesas Technology Corp
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp, Hitachi Ltd filed Critical Renesas Technology Corp
Priority to JP2003509536A priority Critical patent/JPWO2003003461A1/ja
Publication of WO2003003461A1 publication Critical patent/WO2003003461A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0188—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
    • H10W10/031—
    • H10W10/30—

Definitions

  • the present invention relates to a semiconductor integrated circuit device and a noise reduction method, and more particularly to a technology that is effective when applied to the above-described analog circuit side noise reduction technology in a CMOS integrated circuit in which digital circuits and analog circuits are mixed.
  • the noise generated by the digital circuit passes through the substrate to reduce the effects of noise.
  • the analog circuit 2 and the digital circuit 3 are composed of p-type transistors 71, 72 and n-type components surrounded by n-type capacitors 61 and 51, respectively, having polarities opposite to those of the substrate formed on the p-type substrate 4. It is composed of 62 and 52 areas.
  • the n-poles of the analog circuit 2 and the digital circuit 3 are connected to bias power supplies Vna and Vnd, respectively.
  • the n-pole and the P substrate are connected by junction capacitances C 0a and C 0d, respectively.
  • the noise vn generated by the digital circuit is coupled to the substrate via the resistor in the well, C0d, and further propagated to the analog circuit via the substrate resistance, C0a.
  • the analog circuit and the digital circuit are separated by n levels, and noise is transmitted through this junction capacitance, so that the digital circuit or analog circuit is directly constructed on the board. Noise propagation Can be suppressed.
  • the semiconductor device includes a semiconductor region or a substrate that DC-separates a first semiconductor (gauge) region formed with a circuit element for handling a signal or an analog signal relatively small with respect to an operating voltage.
  • the potential of the semiconductor region or substrate around the region is AC-coupled using the first capacitive element, and the output signal amplified by the inverting amplifier circuit is output to the first
  • the semiconductor region or the substrate around the 1-perimeter region is AC-coupled to the semiconductor region or the substrate by a second capacitive element, and the change in the semiconductor region or the substrate potential is canceled out and stabilized.
  • the first rail region in which a circuit element for handling a signal or an analog signal relatively small with respect to the operating voltage is formed is separated DC using a semiconductor region or a substrate, and the first rail is separated.
  • the noise component of the semiconductor region or the substrate around the semiconductor region is inverted and amplified and transmitted to the semiconductor region or the substrate around the first shell region so that the noise components cancel each other, thereby suppressing or suppressing the noise component.
  • FIG. 1 is a main part configuration diagram showing one embodiment of a semiconductor integrated circuit device according to the present invention.
  • FIG. 4 is an equivalent circuit diagram of the embodiment of FIG.
  • FIG. 3 is a characteristic diagram for explaining the present invention.
  • FIG. 4 is a main part configuration diagram showing another embodiment of the semiconductor integrated circuit device according to the present invention.
  • FIG. 5 is an equivalent circuit of the embodiment of FIG. 4,
  • FIG. 6 is a main part configuration diagram showing another embodiment of the semiconductor integrated circuit device according to the present invention.
  • FIG. 7 is a main part configuration diagram showing another embodiment of the semiconductor integrated circuit device according to the present invention.
  • FIG. 8 is an overall configuration diagram showing one embodiment of a semiconductor integrated circuit device according to the present invention.
  • FIG. 9 is a configuration diagram showing one embodiment of a PLL circuit to which the present invention is applied.
  • FIG. 10 is a block diagram showing an embodiment of an ADC circuit to which the present invention is applied.
  • FIG. 11 is a block diagram showing one embodiment of the comparator of FIG. 10.
  • FIG. 12 is a circuit diagram showing one embodiment of an inverting amplifier circuit used in the noise reduction circuit according to the present invention. Yes,
  • FIG. 13 is a circuit diagram showing another embodiment of the inverting amplifier circuit used in the noise reduction circuit according to the present invention.
  • FIG. 14 is a circuit diagram showing another embodiment of the inverting amplifier circuit used in the noise reduction circuit according to the present invention.
  • FIG. 15 is a timing chart for explaining an example of the operation of the inverting amplifier circuit of FIG.
  • FIG. 16 is a circuit diagram showing another embodiment of the inverting amplifier circuit used in the noise reduction circuit according to the present invention.
  • FIG. 17 is a circuit diagram showing another embodiment of the inverting amplifier circuit used in the noise reduction circuit according to the present invention.
  • FIG. 18 shows an inverting amplifier circuit used in the noise reduction circuit according to the present invention.
  • FIG. 9 is a circuit diagram showing another embodiment of
  • FIG. 19 is a circuit diagram showing another embodiment of the inverting amplifier circuit used in the noise reduction circuit according to the present invention.
  • FIG. 20 is a main part configuration diagram showing another embodiment of the semiconductor integrated circuit device according to the present invention.
  • FIG. 21 is a main part configuration diagram showing another embodiment of the semiconductor integrated circuit device according to the present invention.
  • FIG. 22 is a main part configuration diagram showing another embodiment of the semiconductor integrated circuit device according to the present invention.
  • FIG. 23 is a configuration diagram for explaining an example of the prior art
  • FIG. 24 is a configuration diagram showing another embodiment of the noise reduction circuit according to the present invention
  • FIG. 25 is a block diagram showing another embodiment of the noise reduction circuit according to the present invention.
  • FIG. 26 is a block diagram showing another embodiment of the noise reduction circuit according to the present invention.
  • FIG. 27 is a block diagram showing another embodiment of the noise reduction circuit according to the present invention.
  • FIG. 28 is a configuration diagram showing still another embodiment of the noise reduction circuit according to the present invention.
  • FIG. 29 is a block diagram showing another embodiment of the noise reduction circuit according to the present invention.
  • FIG. 30 is a simulation configuration diagram for explaining the present invention.
  • FIG. 31 is a characteristic diagram showing a simulation result of the effect of the arrangement of the guard bands in FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 shows a main part configuration diagram of an embodiment of a semiconductor integrated circuit device according to the present invention.
  • FIG. 1 shows the device structure of an integrated circuit and an equivalent circuit as a configuration diagram.
  • the semiconductor integrated circuit device includes a deep n-type semiconductor region (cell) 51 formed on the p-type substrate 4 and an element formation formed in the n-type well 51.
  • the analog circuit 2 is configured in an n-well having a polarity opposite to that of the p substrate 4.
  • the n-well region may be composed of a deep n-well 51 for separating the substrate as described above, and a shallow n-well 52 in which a connection point or a circuit with the substrate is formed.
  • n ⁇ ells 5 1 and 5 2 will be described as one type of n ⁇ ell.
  • the n level is connected to a bias power supply V na on the substrate surface.
  • the noise reduction circuit 8 shown in the circuit notation includes an input capacitance 10 (C 1), an output capacitance 11 (C 2), and an inverting amplifier 9.
  • the capacitors C 1 and C 2 are connected to the n-pole 51 in the analog circuit area and the input and output terminals of the inverting amplifier circuit, respectively.
  • V n the noise transmitted to the p substrate 4
  • the junction capacitance with the n ⁇ ell is represented by C 0
  • the substrate resistance of the substrate is represented by R1, R2, and the substrate resistance of the p substrate is represented by R0.
  • the digital circuit which is the noise source is not specified as in the above publication, and the noise Vn which will be supplied from any of the digital circuits is assumed.
  • a noise reduction circuit 8 is provided for the n-level circuit for separating the circuit which will be affected by the noise vn or the circuit which is not preferably affected from the substrate 4 from the substrate 4.
  • a noise reduction circuit is provided in a circuit that requires noise reduction without specifying the digital circuit that is the noise source and its transmission path.
  • This configuration can be used if there is actually less noise, if there is more noise than expected, if it occurs in a limited manner during specific signal processing, or if the noise level differs due to process variations.
  • the noise reduction circuit 8 operates according to the noise at that time. For this reason, in the analog circuit 2 and the like, it is possible to guarantee high-quality signal processing of an aronag signal and the like which is hardly affected by noise.
  • the noise reduction circuit 8 can be formed by a relatively small element because it is only necessary to form a cancellation signal for noise reduction by using the n-well 51 having a relatively small circuit scale as a load such as a specific analog circuit. In addition, since the current consumption there can be reduced, the above-described effective and rational noise reduction can be achieved.
  • FIG. 2 shows an equivalent circuit diagram of the embodiment of FIG.
  • the ratio X a of the noise vx to the noise vn at the terminal nx in the shell with respect to the noise vn is given by the following equation (1). Is represented.
  • the noise reduction effect at that time is represented as a characteristic diagram in FIG.
  • the noise at the n X terminal can be suppressed by providing a noise reduction circuit and performing feedback control on the n-degree region.
  • the stabilization of the cell can be achieved without being affected by the external current noise to the bias power supply Vna, so that the effect of the noise on the analog circuit in the cell can be effectively reduced.
  • FIG. 4 is a main part configuration diagram of another embodiment of the semiconductor integrated circuit device according to the present invention.
  • the noise reduction circuit 8 is provided in the n-pel region where the digital circuit 3 is configured. That is, the inverting amplification circuit 9 of the noise reduction circuit 8 has its input / output terminals connected to the substrate surface of the n-pole region 61 including the digital circuit 3 via the input capacitance C1 and the output capacitance C2.
  • the digital circuit 3 is formed in an n-well region and a p-well having a polarity opposite to that of the p-substrate 4.
  • the n-well region is formed by a deep n-well 61 for separating the substrate and a shallow n-well 62 formed by a connection point with the substrate or a circuit power such as a P-channel type M0 SFET. Become .
  • a shallow p-layer 72 for forming a circuit such as an N-channel type MOS FET is formed on the deep n-layer 61.
  • the n-well is connected to the bias power supply V nd on the substrate surface.
  • the noise reduction circuit 8 shown in the circuit notation includes an input capacitance 10 (C 1), an output capacitance 11 (C 2), and an inverting amplifier 9.
  • the capacitors C1 and C2 are connected to the n-channel 61 in the digital circuit area and the input terminal and output terminal of the inverting amplifier circuit, respectively.
  • the noise of digital circuit 3 be vnx
  • the noise transmitted to the n-pole 61 is vx
  • the junction capacitance between the n-well and the substrate is C0
  • the substrate resistance in the n-well 61 is R1, R2
  • the resistance of the n-well 62 is Rn
  • p The junction capacitance with the well 72 is represented by C p
  • the substrate resistance of the p substrate is represented by R 0.
  • FIG. 5 shows an equivalent circuit of the embodiment of FIG.
  • the ratio X d of the noise V X s at the n X s terminal on the p substrate to the digital input noise v n x is expressed by the following equation (2).
  • this configuration is useful when a digital circuit which is considered to be a noise source is specified.
  • noise is generated by using the n-channel 61 having a relatively small circuit scale as a load, such as the specific digital circuit. Since it is only necessary to form a cancellation signal for reduction, it can be formed with relatively small elements, and the current consumption there can be reduced, so that effective and rational noise reduction is possible as described above. become.
  • the generation of noise in the digital circuit region 3 can be suppressed by feedback-controlling and reducing the noise in the digital circuit region 3 which is a noise source.
  • the capacitance C 2 can be connected to the p-type region 72 in the n-type well 61.
  • the feedback control is performed by connecting the junction capacitance C p between the n-pole and the p-well in series with C 2. Is possible.
  • FIG. 6 shows a main part configuration diagram of another embodiment of the semiconductor integrated circuit device according to the present invention.
  • the noise reduction circuit 8 is provided on the p-substrate between the circuit areas of the digital circuit 8 and the analog circuit 2, and the propagation of noise from the digital circuit 8 to the analog circuit 1 in the substrate 4 is performed. It is to keep it down.
  • the inverting amplifier circuit 9 of the noise reduction circuit 8 has an input terminal connected to the p-substrate 4 via an input capacitor 10 (C 1) and an output terminal connected to the output capacitor 11 (C 2). Connected to the p-substrate 4.
  • an n-well region 12 is provided as a dummy between the substrate regions to which the capacitors C1 and C2 are connected.
  • the resistance value of the substrate resistance R3 is equivalently increased, and the feedback control of the inverting amplifier circuit can be more easily performed.
  • the capacitance C2 or the capacitance C1 can be connected to the p-substrate via the resistor R4 and the junction capacitance Cp.
  • the junction capacitance C p forms a low-pass filter together with the well resistance R 0, high frequency noise can be reduced.
  • the noise reduction circuit 8 By applying the noise reduction circuit 8 to this, the propagation of higher frequency noise can be suppressed by feedback control, and the reduction effect can be enhanced at the same frequency.
  • the output terminal of the inverting amplifier circuit 9 can be directly connected to the n-pole 11 without using the capacitor C described above. Also, by forming independent n-poles of opposite polarity in the P-substrate on the input terminal side of the inverting amplifier circuit 9, the input terminal can be directly connected to the n-well without using the capacitor C1.
  • a noise reduction circuit of a semiconductor integrated circuit device is constructed by combining or combining the embodiments shown in FIGS. 1, 4 and 6, respectively. And a higher reduction effect can be obtained.
  • FIG. 7 shows a main part configuration diagram of another embodiment of the semiconductor integrated circuit device according to the present invention.
  • This embodiment is directed to noise reduction of a circuit on an isolation type (SOI) substrate.
  • the analog circuit 2 and the digital circuit 3 are formed on a buried oxide film 13 on a silicon substrate.
  • the p-wells 71, 72 and the n-wells 52, 62, on which the N-channel type MOSFET and the P-channel type MOSFET of the analog circuit 2 and the digital circuit 3 are formed, are separated by the p-type separation oxide film 14.
  • the noise reduction circuit 8 is used as a cell region 52, 71 configured with the P-channel type MOS FET or the N-channel type MOS FET of the analog circuit 2 or a cell region 62 configured with the digital circuit 3; By applying to 72, noise propagation or generation can be suppressed.
  • FIG. 8 shows an overall configuration diagram of one embodiment of the semiconductor integrated circuit device according to the present invention.
  • circuits formed in a semiconductor integrated circuit device are provided separately for each function.
  • the arrangement of each circuit block is shown corresponding to the actual geometrical arrangement on the semiconductor substrate.
  • the integrated circuit 1 of this embodiment has a memory circuit 21, a microcomputer core (CPU) 22, and logic 23.
  • Digital circuit 3 such as control bus 14, analog / digital converter (ADC) 25, digital / analog converter (DAC) 26, phase lock loop circuit (PLL) 27, filter 28 etc. Be composed.
  • Analog circuit 2 and digital circuit If a noise reduction circuit is provided for each circuit in the area of the road 3, noise generated in each digital circuit area can be reduced.
  • the clock delay control circuit (DLL) 29 that controls the clock is easily affected by noise, and the noise reduction circuit 81 should be applied to the DLL circuit 29. Is effective for accurate clock generation. Since one analog circuit is easily affected by noise, it is effective to provide noise reduction circuits 82 and 83 in correspondence with the PLL circuit 27 and the ADC circuit 25.
  • FIG. 9 shows a configuration diagram of one embodiment of a PLL circuit to which the present invention is applied.
  • the PLL circuit 27 includes a phase comparator 271, a charge pump 272, a loop filter 273, a frequency divider 274, and a voltage controlled oscillator (VCO) 275.
  • VCO voltage controlled oscillator
  • FIG. 10 is a block diagram showing an embodiment of an ADC circuit to which the present invention is applied.
  • the ADC 25 of this embodiment is mainly composed of a comparator 25 1 and an encoder 25.
  • the comparator 25 1 compares the input analog signal V in based on the reference voltages vr-1, vr-2 to vr-n. The comparison results of these comparators are input to an encoder, and a digital signal having binary weights is formed.
  • FIG. 11 is a block diagram showing one embodiment of the comparator shown in FIG.
  • a switch for transmitting a reference voltage vr and an input signal vin by a switch two capacitors and two inverter circuits are connected in series.
  • a switch is provided between the input and the output of the inverter circuit. Turn on the switch and turn on the inverter Supply the input signal vin with the input and output of the circuit shorted. As a result, the input signal Vin is held in the capacitor in a state where the input and the output of the above-mentioned circuit are short-circuited.
  • one or a plurality of noise reduction circuits are provided in a digital circuit or an analog circuit, and the voltage in the pail region where the noise reduction circuit is formed is stabilized.
  • the performance of a circuit provided in the integrated circuit device can be improved.
  • FIG. 12 is a circuit diagram of an embodiment of the inverting amplifier circuit used in the noise reduction circuit.
  • the inverting amplifier circuit 9 is composed of a CMOS inverter 30 composed of a pair of N-channel MOSFETs Mni1 and a P-channel MOSFETMpi1 and two N-channel MOSFETs Mns1 and Mns2.
  • the source follower output circuit 31 is configured.
  • the output terminal OUT 1 of the inverter 30 is connected to the gate terminal of the N-channel MOSFET Mns 1 of the source follower output circuit 31.
  • the bias voltage Vbn is supplied to the gate terminal of the N-channel MOS FET Mns 2 of the source follower 31 to operate as a constant current load.
  • an inverting amplifier circuit having the required gain can be realized.
  • Such an inverting amplifier circuit can be formed by using a standard process of the MS integrated circuit that forms the digital circuit. In addition, since it has a simple configuration and can easily respond to changes in processes and the like, it can be used for general purposes.
  • the inverting amplifier circuit 9 Since the inverting amplifier circuit 9 is connected to the substrate via the capacitors C1 and C2, the inverting amplifier circuit 9 can generally be connected to either n-level power supply potential or p-level ground potential.
  • a feedback resistor 32 (Rf) is provided between the input and output terminals of the inverter 30 to stably set the DC operating point.
  • This feedback resistor Rf can be configured using the on-resistance value of the MOSFET as described later, in addition to a passive element such as polysilicon. At this time, an arbitrary resistance value can be given as R f by controlling the gate voltage of the MOS FET.
  • FIG. 13 is a circuit diagram of another embodiment of the inverting amplifier circuit used in the noise reduction circuit.
  • a source follower 33 is provided at the input of the inverter 30.
  • the source follower 33 includes two N-channel MOSFETs Mns3 and Mns4, and a gate terminal of the N-channel MOSFET Mns4 is supplied with a bias voltage Vbn2.
  • the gate terminal of the N-channel MOSFET Mns3 is connected to a detection region in the n-type region on the integrated circuit substrate.
  • the gate capacitance of the N-channel MOSFET Mns3 also functions as the input capacitance C1, and also serves as current amplification of noise.
  • the source follower 33 provided at the input section is composed of two P-channel MOS FETs as in this embodiment, the input is connected to the ground potential p. Since it can be connected to the p-well, the noise in the p-well or p-well region formed in the p-well on the board is detected, and the noise is reduced if the inverted amplified signal is fed back by the capacitor C2 as described above. You can do it.
  • FIG. 14 is a circuit diagram showing another embodiment of the inverting amplifier circuit used in the noise reduction circuit.
  • the switch 34 is a switch for controlling the DC operating point of the inverter 30.
  • this switch 34 is composed of an N-channel type M0 SFET as shown in the figure, when the switch signal Vc is at a high level, the switch 34 is turned on, and when the switch signal Vc is at a low level, Switches 34 are turned off.
  • the switch signal Vc is set to the high level to set the operating point of the inverter 30. Thereafter, the switch 34 is opened (off state) to operate the inverting amplifier circuit.
  • the noise reduction circuit 8 constitutes a feedback loop using the substrate and the capacitance as feedback elements together with the inverting amplifier circuit, the signal AV at the input section of the inverting amplifier circuit is slightly suppressed by negative feedback. That is, since the signal is supplied via the capacitor C1 as described above, the DC bias voltage due to the ON state of the switch 34 is held in the capacitor C1, and the The operating point is set in the high gain linear region. As long as the bias voltage is maintained in such a linear region, that is, as long as the bias voltage is held in the capacitor C1, the feedback operation can be performed even when the switch 34 is opened.
  • the switch 34 is turned on again to reset the inverter 30 to the original state. You can go back. Further, the switch signal V c may be controlled by a clock and reset periodically.
  • FIG. 15 shows an example of the operation of the inverting amplifier circuit of FIG. Is shown in FIG.
  • the comparator shown in FIG. 11 performs a sample (sw on) and a hold (sw off) operation by switching the switch sw as shown in FIG.
  • the noise reduction circuit 8 is operated to reduce the influence of noise from the substrate side. That is, the switch signal VC for controlling the switch 34 provided in the inverting amplifier circuit shown in FIG. 14 is turned on (reset) and turned off (operated) in accordance with the operation of the ADC, so that the comparator is sampled.
  • the effect of noise that is easily captured can be suppressed.
  • the reset may not be performed every time, but may be performed at appropriate intervals.
  • the reset MOS switch shown in Fig. 14 does not need to be as high as the feedback resistance of the passive element, and can be reduced in size, thus reducing the chip occupation area of the noise reduction circuit.
  • the channel length needs to be increased, so that the size is relatively large.
  • the switch 34 is configured by using an N-channel MOSFET is shown. Instead, the P-channel MOSFET FET or the N-channel M ⁇ SF ET and the P-channel MOSFET M ⁇ are used.
  • the switch 34 can be configured by using an SFET together.
  • FIG. 16 shows a circuit diagram of another embodiment of the inverting amplifier circuit used in the noise reduction circuit.
  • the inverting amplifier circuit includes an inverter 30, a source follower 31, and an inverter 35 for setting an operating point.
  • the P-channel type MO SFETMp i 1 that forms Invar 35 The N-channel type MOSFET Mn i 2 is the same size as the P-channel type M ⁇ SFET Mp i 1 and N-channel type MOSFET Mn i 1 that form Invar 30 . Since the input and output of the inverter 35 are short-circuited, the DC operating point is set at the highest sensitivity.
  • the voltage at the DC operating point of the inverter 35 is transmitted to the input terminal of the inverter 30 by force and resistance.
  • the operating point of the inverter 30 can be automatically set to the highest sensitivity as with the inverter 35. That is, the operating point of the inverter 30 can be automatically set at the highest sensitivity without being affected by the variation in the manufacturing process of the semiconductor element. This is the same for temperature changes and voltage changes.
  • FIG. 17 is a circuit diagram showing another embodiment of the inverting amplifier circuit used in the noise reduction circuit.
  • This embodiment is basically the same as the bias setting method shown in FIG. 16 described above, but in order to achieve high integration and low power consumption, the inverter 35 is set to 10 minutes, for example, 10 minutes. It can also be realized by configuring the inverting amplifier circuit by connecting in parallel one of the 30 units of the inverters 35 and 35 together. As a result, the same performance can be realized with a smaller area than the inverting amplifier circuit of FIG.
  • the current that constantly flows through the inverter 35 to obtain the bias voltage can be greatly reduced.
  • an M0S resistor 36 is provided between the inverter 35 and the inverter 30.
  • the gate is supplied with an intermediate voltage Vr in order to obtain the required resistance value of the MOS FET in a small size.
  • the MOS resistor 36 can operate as the switch 34 as in the embodiment of FIG.
  • FIG. 18 is a circuit diagram of another embodiment of the inverting amplifier circuit used in the noise reduction circuit.
  • This embodiment shows a contrivance concerning the sleep operation (non-operation) of the inverting amplifier circuit.
  • the inverting amplifier circuit operates in the same manner as the clock 30 controlled by the clock F1. It is composed of a source follower 31 controlled by F1. When the clock F1 is at a low level, the MOSFETs Mpf, Mnf, and Msf are off, and the inverter 30 and the source follower 31 are in a sleep state. Thereby, the current consumption in the inverting amplifier circuit can be reduced to zero.
  • the MOSFETs Mpf, Mnf, and Msf are turned on, and the inverting amplifier circuit including the inverter 30 and the source follower 31 operates.
  • the MOSFETs Mpf and Mnf also serve as feedback resistors of the inverter, an inverting amplifier circuit can be configured without adding a new circuit for setting the operating point. As a result, low power consumption and circuit simplification can be realized.
  • FIG. 19 shows a circuit diagram of another embodiment of the inverting amplifier circuit used in the noise reduction circuit.
  • a device relating to non-operation of the inverting amplifier circuit is shown.
  • the inverting amplifier circuit is provided with a switch 37 using a P-channel MOSFET and a switch 38 using an N-channel MOSFET in addition to the inverter 30 and the source follower 31 similar to those described above.
  • a clock signal F2 is supplied as a switch control signal to the gates of the MOSFETs constituting the switches 37 and 38.
  • the switch 37 of the P-channel type MOSFET When the clock signal F2 is at a low level, the switch 37 of the P-channel type MOSFET is turned on, and the switch 38 of the N-channel type MOSFET is turned off. As a result, the input of the inverter 30 is fixed at a high level, the input of the source follower 31 is fixed at a low level, and the inverting amplifier circuit is inactive. As a result, no DC current flows through the inverter 30 and the source follower 31, and low power consumption is achieved. On the other hand, when the clock signal F2 is at a high level, the switch 37 by the P-channel MOSFET is off, and the switch by the N-channel MOSFET is off. Switch 38 is turned on, and the inverting amplifier circuit operates as a noise reduction circuit. This makes it possible to reduce unnecessary current when the noise reduction circuit is not used.
  • FIG. 20 is a main part configuration diagram of another embodiment of the semiconductor integrated circuit device according to the present invention.
  • the device structure of an integrated circuit and its circuit pattern are shown as a configuration diagram in the same manner as described above.
  • the semiconductor integrated circuit device may include a deep n-layer formed on the p-type substrate 4 as in the embodiment of FIG. 1 and an element formation region formed in the n-layer. Includes shallow n ⁇ el and p ⁇ ⁇ l as
  • the noise reduction circuit 8 includes an input capacitance 10 (C 1), an output capacitance 11 (C 2), and an inverting amplifier 9 as in FIG.
  • C 1 and C 2 can use an M 0 S capacitance or a polysilicon interlayer capacitance.
  • the capacitance values of C 1 and C 2 are about 0.1 pF and about 100 pF, respectively.
  • the size of this capacitor is large enough to be easily realized on a chip.
  • the MOSs C1 and C2 are provided in n levels in the analog circuit area, whereby the noise in the n levels in the analog circuit area is reduced by the noise reduction circuit.
  • the substrate voltage under the MOS capacitance C1 arranged at the center of the layout is detected by the inverting amplifier circuit, and the feedback operation thereof stabilizes the substrate voltage at the point nx inside the substrate.
  • a P-cell is provided as a dummy near the substrate to which the MOS capacitors C1 and C2 are connected.
  • n ⁇ ell separation by the dummy p ⁇ ell it is easier to consider the substrate resistance R 1 or R to a point in the deep region of n ⁇ ell, nx as the resistance in the depth direction.
  • the noise reduction circuit can be entirely configured on the chip, and the noise can be reduced without being affected by the parasitic element components outside the integrated circuit. .
  • FIG. 21 is a main part configuration diagram of another embodiment of the semiconductor integrated circuit device according to the present invention.
  • the substrate under the capacitance C 1 is stabilized by the feedback operation of the inverting amplifier circuit 9. Therefore, in this embodiment, the n + diffusion region below the MOS capacitor is extended and provided, and further connected to the wiring layer AL1, thereby stabilizing the substrate on the n-type surface over a wide range. .
  • the input terminal of the inverting amplifier circuit 9 is stabilized by the feedback action, the input terminal of the inverting amplifier circuit 9 is separated so as to surround the periphery of the n-element and the p-element where the circuit element is formed through the wiring layer AL1 and the n + diffusion layer.
  • FIG. 22 shows a main part configuration diagram of another embodiment of the semiconductor integrated circuit device according to the present invention.
  • a plurality of noise reduction circuits 9 are arranged.
  • the inputs C 11 and C 12 are connected to the n diffusion layer on the n-well surrounding the circuits 41 and 42, and can stabilize the substrate over a wide area on the n-well surface.
  • the input capacitance and the output capacitance are formed in the n-well of the analog circuit, but it is also possible to use the MOS capacitor formed in the outer well.
  • the capacitance between metal wires can be used as the input capacitance and the output capacitance.
  • the inverting amplifier circuit can be formed on both the internal and external resistors. Note that a differential amplifier circuit can be used for the inverting amplifier circuit.
  • FIG. 24 is a block diagram showing another embodiment of the noise reduction circuit according to the present invention. This embodiment is a modification of the embodiment shown in FIG.
  • the input and output of the noise reduction circuit are connected to guard bands (guard bands for noise detection and canceling signal input) on the integrated circuit board. This forms a feedback loop with the substrate as the feedback element. This is placed between the digital circuit that is the noise source and the analog circuit that is affected by the noise to reduce the noise.
  • guard bands for noise detection and canceling signal input
  • a noise reduction circuit including an inverting amplifier circuit
  • a guard band on an integrated circuit board (a resistor for resistive connection with a bulk substrate and a cap for capacitive coupling). It detects noise and inputs a cancellation signal to reduce noise.
  • FIG. 25 is a block diagram showing another embodiment of the noise reduction circuit according to the present invention.
  • the guard band for detecting the substrate noise to which the input terminal of the noise reduction circuit is connected and the guard band for inputting the cancellation signal to which the output terminal of the noise reduction circuit is connected are used as a noise source circuit or the influence of noise.
  • the guard band for detecting the substrate noise to which the input terminal of the noise reduction circuit is connected and the guard band for inputting the cancellation signal to which the output terminal of the noise reduction circuit is connected are used as a noise source circuit or the influence of noise.
  • two L-shaped guard bands are provided substantially symmetrically with respect to the diagonal line so as to surround the rectangular circuit region 2 and be separated by one diagonal line (upward to the right in the figure).
  • the guard bands in an L-shape As a result of arranging the guard bands in an L-shape as described above, the symmetry of the substrate noise detection and the cancellation signal is maintained over a wide area of application, and the noise reduction effect is more uniform. Also, since a high value can be secured as the substrate impedance as a feedback element of the noise reduction circuit, the driving force of the noise reduction circuit is kept high, and the reduction effect is easily obtained. As a result, the board noise of the analog module is reduced, and the accuracy is assured to enable the on-chip.
  • guard bands can be placed in empty spaces between modules, and the increase in chip area can be minimized.
  • analog modules can be deployed in system LSI products.
  • system-on-chip LSIs ASICs, ASICs, ASICs, etc.
  • analog functions such as large-scale logic, memory, high-precision A / D (analog / digital) converters, and D / A (digital / analog) converters.
  • System LSI is applicable.
  • the circuit area 2 where the guard ring is provided may be a digital circuit serving as a noise source, or a part of an analog circuit affected by noise may be any or all of them.
  • external noise such as the circuit area 1
  • noise is emitted to an external circuit such as the circuit area. Can be prevented. If applied to both
  • guard band formed in the L-shape two or more guard bands may be connected by a wire of aluminum or the like.
  • FIG. 26 is a block diagram showing another embodiment of the noise reduction circuit according to the present invention.
  • one embodiment of an L-shaped guard band arrangement is shown.
  • the guard band of the noise reduction circuit is arranged in an L-shape in the same n-cell area as the target circuit. .
  • FIG. 27 is a block diagram showing another embodiment of the noise reduction circuit according to the present invention.
  • another embodiment of the L-shaped guard band arrangement is shown.
  • the guard band of the noise reduction circuit is arranged in an L-shape in the P region, which is connected to the bulk substrate around the circuit region by resistance.
  • the entire circuit region may be configured as an n-parallel region that is connected to a capacitor, or may be configured in both a p-layer that is connected to a resistor and an n-parallel region that is connected to a capacitor.
  • FIG. 28 shows a configuration diagram of still another embodiment of the noise reduction circuit according to the present invention.
  • a guard band for detecting board noise to which the input terminal of the noise reduction circuit is connected and a guard bar and an input for canceling signal to which the output terminal of the noise reduction circuit is connected, or a circuit serving as a noise source.
  • a circuit serving as a noise source Surround the circuit area where noise is to be prevented, and place the circuit area on the left
  • One U-shaped guard band is provided symmetrically with respect to the above-mentioned center line, divided by the center line divided to the right. As a result, external noise propagation or internal noise generation can be reduced irrespective of the guard band arrangement.
  • the guard bands in a U-shape As a result of arranging the guard bands in a U-shape as described above, the symmetry of the substrate noise detection and the cancellation signal is maintained in a wide area of the application area, and the noise reduction effect is more uniform as in the case of the L-shape. Further, since a high value can be secured as the substrate impedance as a feedback element of the noise reduction circuit, the driving force of the noise reduction circuit is kept high, and the reduction effect is easily obtained. As a result, substrate noise of the analog module is reduced, and accuracy is ensured, enabling on-chip operation.
  • the guard band of the noise reduction circuit is arranged in a U-shape in the P + region that is in resistance connection with the bulk substrate around the circuit region.
  • the entire circuit region may be configured as an n-well region for capacitance connection, or may be configured for both a p-well for resistance connection and an n-well region for capacitance connection.
  • FIG. 29 is a block diagram of another embodiment of the noise reduction circuit according to the present invention.
  • another embodiment of the L-shaped guard band arrangement is shown.
  • the guard band of the noise reduction circuit is arranged in an L-shape on the p-substrate around the triple-pellet region.
  • FIG. 30 is a simulation configuration diagram for explaining the present invention.
  • Type 1 provides a guard ring for inputting a canceling signal and for detecting noise between a noise source and a circuit area, and corresponds to the embodiment shown in FIG.
  • a guard ring for inputting a canceling signal is placed between the fiber sound source and the circuit area, and a guard ring for noise detection is placed on the opposite side.
  • type 3 as shown in Fig. 25 above An L-shaped guard ring is symmetrically arranged on the front.
  • the monitor terminals mon1 and mon2 are arranged at the same location.
  • FIG. 31 shows a characteristic diagram of a simulation result of the effect of the arrangement of the guard bands in FIG.
  • the noise reduction effect is recognized, but the noise reduction rate is small in the above embodiment, and the difference between the two monitor terminals mon1,2 is relatively large. That is, the noise reduction effect varies within the circuit area.
  • Type 2 has an overall improved force compared to Type 1, and the difference in the reduction effect between the two monitor terminals mon 1, 2 is relatively large, causing variations in the noise reduction effect within the circuit area.
  • the noise reduction effect is large even at high frequencies, and the difference in the reduction effect is small at one monitor terminal m on l, 2. This is because, as described above, by arranging the guard ring so as to surround the circuit area and symmetrically arranging it in an L-shape or a U-shape, it is possible to detect the substrate noise in a wide area of the application area. The symmetry of the cancellation signal is maintained, the noise reduction effect is made more uniform, and a high value can be secured as the substrate impedance, which is the feedback element of the noise reduction circuit, so that the driving power of the noise reduction circuit is kept high. This proves that a reduction effect is easily obtained.
  • the operational effects obtained from the above embodiment are as follows.
  • the first capacitive element is AC-coupled in the vicinity of the first capacitive element, the voltage change through the first capacitive element is amplified by the inverting amplifier circuit, and the second capacitive element is surrounded by the first capacitive element.
  • a circuit that can be regarded as a noise generation source and a circuit easily affected by the noise can be formed in one semiconductor integrated circuit device.
  • the first capacitive element and the second capacitive element are respectively provided for the first conductive type sealing region for the cell isolation, so that the effect is provided only at necessary locations.
  • the effect is that the noise can be reduced by arranging them in a random fashion.
  • the first capacitive element and the first capacitive element are provided on the semiconductor substrate sandwiched between the first and second modules, respectively. This has the effect of blocking noise in the noise path through the substrate.
  • the resistance of the substrate connected thereto is reduced. As the value becomes larger, it is possible to obtain the effect that the feedback control of the inverting amplifier circuit can be more easily performed and the noise in the deep region inside the cell can be more effectively reduced.
  • the first capacitance element and the second capacitance element are connected to each other by providing the first conductivity type sealing region for gel separation as a dummy region around the first capacitance element and the second capacitance element.
  • the resistance value of the substrate increases, it is possible to obtain effects that the feedback control of the inverting amplifier circuit can be more easily performed and noise in a deep region inside the substrate can be more effectively reduced.
  • the first capacitance element and the second capacitance element use a MOSFET manufacturing process by forming a MOS capacitance having the semiconductor region or the substrate to which it is connected as one electrode.
  • the advantage is that it can be configured with -
  • the third capacitor element is provided in the vicinity of the first cell region.
  • Forming the mold well region on the semiconductor substrate of the second conductivity type has an effect that various circuits can be realized on one semiconductor substrate.
  • a first capacitance element that is AC-coupled to the semiconductor region or the substrate potential around the first cell region is provided, and a voltage change through the first capacitance element is detected.
  • a signal relatively small with respect to the operating voltage By amplifying by the inverting amplifier circuit and transmitting the periphery of the first well region to the semiconductor region or the substrate via the second capacitive element, a signal relatively small with respect to the operating voltage Alternatively, an effect is obtained that a circuit for handling an analog signal can be further stabilized.
  • the inverting amplifier circuit can reduce noise with a simple circuit by using a CMOS inverter circuit and a source follower output circuit that receives the amplified signal. The effect is obtained.
  • the high-resistance element can be configured as an M ⁇ SFET with an intermediate voltage lower than the power supply voltage applied to the gate, so that a small-sized resistance element with the required resistance can be configured. Is obtained.
  • the size of the CMOS inverter that forms the bias voltage and the size of the P-channel M ⁇ SFET and N-channel M ⁇ SFET of the CMOS inverter used in the inverting amplifier circuit By using the P-channel type M ⁇ SF ET and N-channel type MOSF ET, which have the same size ratio as that of the above, and each size is reduced, while reducing the area and power consumption, The effect is obtained that the optimum bias can be automatically set.
  • the CMOS inverter circuit and the source follower output circuit include a MOS FET that turns on when the inverting amplifier circuit is in operation and turns off when not in operation.
  • the inverting amplifier circuit is turned on with a high resistance when the inverting amplifier circuit is in operation, A first MOSFET that is sometimes turned off is provided, and the inverting amplifier circuit operates at the input of the CMOS inverter circuit. Power consumption can be reduced by providing a second MOS FET that supplies power supply voltage or circuit ground potential, which is turned off when in operation and turned off when not in operation. The effect is obtained.
  • the first MOSFET is constituted by a first conductivity type MOS FET
  • the second M ⁇ SFET is constituted by a second conductivity type MOS FET
  • a gate of the first MOSFET and the second MOSFET is provided.
  • a source follower circuit including an amplification MOSFET and a load means is further provided on the input side of the CMOS inverter circuit, and the gate capacitance of the amplification M ⁇ SFET is used as the first capacitance element.
  • the first level region in which the circuit element that handles signals or analog signals relatively small with respect to the operating voltage is separated from the semiconductor region or substrate, and the first level region around the first level region is separated from the first level region.
  • the invention made by the inventor has been specifically described based on the embodiment, the invention of the present application is not limited to the embodiment, and it can be said that various modifications can be made without departing from the gist of the invention. Not even.
  • a circuit that is easily affected by noise can be similarly applied to a circuit that handles a digital signal whose amplitude is relatively small in relation to an operating voltage, in addition to an analog circuit.
  • the present invention relates to a semiconductor integrated circuit device in which a digital circuit or a circuit in which a large noise is generated by its operation and a circuit susceptible to noise such as an analog circuit are formed on one semiconductor substrate, and a semiconductor integrated circuit device including the same. It can be widely used as a noise reduction method.
  • the present invention can be widely used as a semiconductor integrated circuit device in which noise is reduced and a noise reduction method thereof.

Landscapes

  • Semiconductor Integrated Circuits (AREA)

Description

半導体集積回路装置及び雑音低減方法
技術分野
本発明は半導体集積回路装置及び雑音低減方法に関し、 例えばデジタ ル回路とアナログ回路が混在する C M O S集積回路での上記アナログ回 路側の雑音低減技術に利用して有効な技術に関するものである。
明
背景技術
田
微弱信号を扱うアナ口グ回路とスィッチング雑音を発生するデジタル 回路が同一チップ上に構築された集積回路において、 デジタル回路の発 生した雑音 （基板結合雑音） が基板を経由して雑音の影響を受けやすい アナログ回路に伝播されて、 その動作に影響を及ぼす問題がある。 従来 この問題を解決するために第 2 3図に示すような 3重ゥエル構造による 雑音低減方法が提案されている。 集積回路 1において、 アナログ回路 2 とデジ夕ル回路 3は p基板 4に形成された基板とは逆極性の nゥヱル 6 1、 5 1にそれぞれ囲まれた pゥヱル 7 1、 7 2あるいは nゥヱル 6 2 、 5 2の領域に構成される。
ゥエル電位の安定ィ匕のために、 アナログ回路 2とデジタル回路 3の n ゥヱルは、 それぞれバイアス電源 V n a、 V n dに接続される。 nゥヱ ルと P基板は接合容量 C 0 a、 C 0 dによりそれぞれ接続されている。 デジタル回路の発生する雑音 v nはゥエル内の抵抗、 C 0 dを介して基 板に結合し、 さらに基板抵抗、 C 0 aを介してアナログ回路へと伝播さ れる。 この場合、 アナログ回路とデジタル回路は nゥヱルで分離されて おり、 この接合容量を介して雑音が伝播されるため、 デジタル回路ある いはアナ口グ回路が基板上に直接構成される場合に比べて雑音の伝播が 抑えられる。 このような方法は "デジ ·アナ混在 L S I (セミコンダク タワールド、 p p . 1 7 4— 1 7 8、 1 9 9 3 ) などに記載されている 上記のように P基板上に直接回路を設けた場合に比べて、第 2 3図に 示す 3重ゥェル構造においては、 アナ口グ回路領域とデジ夕ル回路領域 が接合容量により分離されて雑音の伝播が抑えられるが、 一般的に直流 あるいは比較的低い周波数の雑音しか抑えられない。 またゥヱルぁるい は基板をバイアス電源 V n a、 V n dに接続する際には配線の寄生ィン ピーダンスの影響を受けやすいという問題がある。 そこで、 本願発明者 等においては、 上記のような 3重ゥヱル構造における直流あるいは比較 的低い周波数の雑音しか抑えられないという問題を解決することを含め て、 基板雑音を検出して相殺信号を発生させて基板に戻して基板雑音を 抑制ないし低減させることを特開平 1 1一 2 3 3 7 1 4号公報において 提案した。
半導体技術の進展により、 回路規模は益々大きくなる傾向にある。 様 々な回路が 1つの半導体集積回路装置に形成される場合、 雑音源がどの 回路で、 どのような経路で他の回路に影響を及ぼすものであるかを解明 することは難しくなつている。 そこで、 本願発明者等においては、 現実 の半導体集積回路装置に適用した場合において問題になるであろう、 上 記のような回路の複雑化や回路規模の増大化にも合理的に適合できるよ う先に提案した発明の改良を検討して本願発明をするに至った。
この発明の目的は、 上記のような問題を解決し、 交流雑音をより効果 的に低減した半導体集積回路装置及び雑音低減方法を提供することであ る。 この発明の他の目的は、 使い勝手のよい雑音低減方法を提供するこ とにある。 この発明の前記ならびにそのほかの目的と新規な特徴は、 本 明細書の記述および添付図面から明らかになるであろう。 発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明 すれば、 下記の通りである。 すなわち、 動作電圧に対して相対的に微小 とされた信号又はアナログ信号を扱う回路素子カ形成された第 1半導体 (ゥエル） 領域を直流的に分離する半導体領域又は基板を備え、 上記第 1ゥエル領域周辺の上記半導体領域又は基板の電位と第 1容量素子を用 いて交流的に結合し、 それを反転増幅回路で増幅した出力信号を上記第
1ゥヱル領域周辺の上記半導体領域又は基板と第 2容量素子により交流 的に結合させて、 上記半導体領域又は基板電位変化を打ち消し合わせて 安定化させる。
本願において開示される発明のうち他の代表的なものの概要を簡単に 説明すれば、 下記の通りである。 すなわち、 動作電圧に対して相対的に 微小とされた信号又はアナログ信号を扱う回路素子が形成された第 1ゥ ヱル領域を半導体領域又は基板を用いて直流的に分離し、 上記第 1ゥェ ル領域周辺の上記半導体領域又は基板の雑音成分を反転増幅して上記第 1ゥヱル領域周辺の上記半導体領域又は基板に伝えて上記雑音成分を互 いに打ち消し合うようにしてかかる雑音成分の抑制ないし低減させる。 図面の簡単な説明
第 1図は、 この発明に係る半導体集積回路装置の一実施例を示す要部 構成図であり、
第 図は、 第 1図の実施例の等価回路図であり、
第 3図は、 この発明を説明するための特性図であり、
第 4図は、 この発明に係る半導体集積回路装置の他の一実施例を示す 要部構成図であり、 第 5図は、 第 4図の実施例の等価回路であり、
第 6図は、 この発明に係る半導体集積回路装置の他の一実施例を示す 要部構成図であり、
第 7図は、 この発明に係る半導体集積回路装置の他の一実施例を示す 要部構成図であり、
第 8図は、 この発明に係る半導体集積回路装置の一実施例を示す全体 構成図であり、
第 9図は、 この発明が適用される P L L回路の一実施例を示す構成図 であり、
第 1 0図は、 この発明が適用される A D C回路の一実施例を示すプロ ック図であり、
第 1 1図は、 第 1 0図のコンパレータの一実施例を示す構成図であり 第 1 2図は、 この発明に係る雑音低減回路に用いられる反転増幅回路 の一実施例を示す回路図であり、
第 1 3図は、 この発明に係る雑音低減回路に用いられる反転増幅回路 の他の一実施例を示す回路図であり、
第 1 4図は、 この発明に係る雑音低減回路に用いられる反転増幅回路 の他の一実施例を示す回路図であり、
第 1 5図は、 第 1 4図の反転増幅回路の動作の一例を説明するめの夕 ィミング図であり、
第 1 6図は、 この発明に係る雑音低減回路に用いられる反転増幅回路 の他の一実施例を示す回路図であり、
第 1 7図は、 この発明に係る雑音低減回路に用いられる反転増幅回路 の他の一実施例を示す回路図であり、
第 1 8図は、 この発明に係る雑音低減回路に用いられる反転増幅回路 の他の一実施例を示す回路図であり、
第 1 9図は、 この発明に係る雑音低減回路に用いられる反転増幅回路 の他の一実施例を示す回路図であり、
第 2 0図は、 この発明に係る半導体集積回路装置の他の一実施例を示 す要部構成図であり、
第 2 1図は、 この発明に係る半導体集積回路装置の他の一実施例を示 す要部構成図であり、
第 2 2図は、 この発明に係る半導体集積回路装置の他の一実施例を示 す要部構成図であり、
第 2 3図は、 従来技術の一例を説明するための構成図であり、 第 2 4図は、 の発明にかかる雑音低減回路の他の一実施例を示す構成 図であり、
第 2 5図は、 この発明に係る雑音低減回路の他の実施例を示す構成図 であり、
第 2 6図は、 この発明に係る雑音低減回路の他の実施例を示す構成図 であり、
第 2 7図は、 この発明に係る雑音低減回路の他の実施例を示す構成図 であり、
第 2 8図は、 この発明に係る雑音低減回路の更に他の実施例を示す構 成図であり、
第 2 9図は、 この発明に係る雑音低減回路の他の実施例を示す構成図 であり、
第 3 0図は、 この発明を説明するためのシミュレーション構成図であ り、
第 3 1図は、 、 第 3 0図のガードバンドの配置の効果のシミュレーシ ョン結果を示す特性図である。 発明を実施するための最良の形態
この発明をより詳細に説述するために、 添付の図面に従ってこれを説 明する。
第 1図には、 この発明に係る半導体集積回路装置の一実施例の要部構 成図が示されている。 同図には、 集積回路のデバイス構造と等価回路と が構成図として示されている。 半導体集積回路装置は、 特に制限されな いが、 p型基板 4の上に形成された深い深さの n型半導体領域（ゥヱル ) 5 1と、 かかる nゥエル 5 1内に形成された素子形成領域としての浅 い n型半導体領域（ゥエル） 5 2及び p型半導体領域 （ゥヱル） 7 1を
3む。
この実施例において、 アナログ回路 2は上記 p基板 4と逆極性の nゥ エル内に構成される。 nゥエル領域は、前記のように基板分離のための 深い nゥエル 5 1と、 基板との接続点や回路が構成される浅い nゥヱル 5 2からなる場合があるが、 以下の本明細書ではこれらの nゥエル 5 1 、 5 2を 1種類の nゥエルとして扱い説明する。
上記 nゥヱルは基板表面でバイアス電源 V n aに接続される。 回路表 記で示された雑音低減回路 8は、 入力容量 1 0 ( C 1 ) 、 出力容量 1 1 ( C 2 ) と反転増幅回路 9により構成される。 上記容量 C 1、 C 2はァ ナログ回路領域内の nゥヱル 5 1と反転増幅回路の入力端子、 出力端子 にそれぞれ接続される。 ここで、 上記半導体基板 4の上に形成される図 示しないデジ夕ル回路から、 かかる p基板 4に伝播された雑音を V n、 nゥエルとの接合容量を C 0、 nゥエル 5 1内の基板抵抗を R 1、 R 2 、 p基板の基板抵抗を R 0と表している。
この実施例では、前記公報のように雑音源であるデジ夕ル回路を特定 せず、 いずれかのデジタル回路から供給されるであろう雑音 V nを想定 し、 かかる雑音 vnの影響を受けるであろう回路、 あるいは影響を受け ることが好ましなくない回路の前記基板 4との分離のための nゥヱルに 対して、 雑音低減回路 8が設けられる。 つまり、 雑音発生源であるデジ タル回路やその伝達経路を特定せずに、 雑音低減を必要とする回路に雑 音低減回路を設ける。
この構成は、 現実には仮にそれほどには雑音が無い場合でも、 予想を 超える雑音がある場合、 特定の信号処理のときに限定的に発生する場合 、 あるいはプロセスバラツキの影響によって雑音レベルが異なる場合の 様々な条件のいずれでも、 その時々の雑音に対応して雑音低減回路 8が 動作をするものとなる。 このため、 アナログ回路 2等において、 雑音に 影響されにくいアロナグ信号等の高品質の信号処理を保証することが可 肯 となる。
上記雑音低減回路 8は、 特定のアナログ回路等のように比較的小さな 回路規模の前記 nゥエル 5 1を負荷として雑音低減のための相殺信号を 形成すればよいので、 比較的小さな素子で形成でき、 しかもそこでの電 流消費も小さくすることができるために前記のように効果的で、 しかも 合理的な雑音低減が可能になる。
第 2図には、 第 1図の実施例の等価回路図が示されている。 同図では 、 簡単のため、 R 0 =R 1 =R 2 =Rとすると、 雑音 vnに対するゥェ' ル内の端子 nxにおける雑音 vxの雑音 vnに対する比 X aは次の式 （ 1 ) で表わされる。
A a=v x ÷vn
= ((C0C 2R2 )s2 + (C0R)s)
÷((2C0C2R2 +(1+A)C0C 2R2 )s2 + (C2R+2C0R+(HA)C2R)s+l)
· · · · ( " 雑音 v xが低減されることによりゥヱル上のアナ口グ回路領域も安定 化され、 p基板 4からの容量結合性雑音 v nを防ぐことができる。 また 、 その時の雑音低減効果は第 3図の特性図のように表わされる。 バイァ ス電源のみで nゥヱルの安定化を図った従来例では、 周波数が高くなる につれて容量結合により雑音の伝播が増加する。 これに対して本実施例 では雑音低減回路を設けて nゥヱル領域を帰還制御することで n X端子 における雑音を抑えることができる。 この実施例に従えば、バイアス電 源 V n aへの外部電流雑音の影響を受けることなくゥヱルの安定ィ匕が図 れるため、 ゥヱル内のアナ口グ回路に対する雑音の影響を効果的に低減 できる。
第 4図には、 この発明に係る半導体集積回路装置の他の一実施例の要 部構成図が示されている。 この実施例では、 雑音低減回路 8はデジタル 回路 3が構成される nゥヱル領域に設けられる。 つまり、 雑音低減回路 8の反転増幅回路 9は、 その入出力端子が入力容量 C 1、 出力容量 C 2 を介してデジタル回路 3を含む nゥヱル領域 6 1の基板表面に接続され る。
この実施例において、 デジ夕ル回路 3は上記 p基板 4と逆極性の nゥ エル領域と pゥエル内に構成される。 上記 nゥエル領域は、前記同様の ように基板分離のための深い nゥエル 6 1と、 基板との接続点や Pチヤ ンネル型 M 0 S F E T等の回路力 冓成される浅い nゥヱル 6 2からなる 。 上記深い nゥヱル 6 1には Nチャンネル型 M O S F E T等の回路が構 成される浅い pゥヱル 7 2が形成される。
上記 nゥェルは基板表面でバイアス電源 V n dに接続される。 回路表 記で示された雑音低減回路 8は、 入力容量 1 0 ( C 1 ) 、 出力容量 1 1 ( C 2 ) と反転増幅回路 9により構成される。 上記容量 C l、 C 2はデ ジタル回路領域内の nゥヱル 6 1と反転増幅回路の入力端子、 出力端子 にそれぞれ接続される。 ここで、 デジタル回路 3の雑音を v n xとし、 nゥヱル 6 1に伝播された雑音を v x、 nゥヱルと基板との接合容量を C 0、 nゥエル 6 1内の基板抵抗を R 1、 R 2、 nゥヱル 6 2の抵抗を R n、 pゥエル 7 2との接合容量を C p、 p基板の基板抵抗を R 0と表 している。
第 5図には、上記第 4図の実施例の等価回路が示されている。 デジ夕 ル入力雑音 v n xに対する p基板上の n X s端子における雑音 V X sの 比率 X dは次式 ( 2 ) で表わされる。
A d = V X s / V n X
=C0R (C2Rs2 Is) ÷ ( (3+A) C0C2 R2 s2 + (3C0+ (2+A) C2)Rs+l)
· · · ■ ( 2 ) この構成は、前記第 1図の実施例とは逆に、 雑音発生源とみられるデ ジタル回路が特定されている場合に有益である。 つまり、 このような雑 音発生源とみなせるようなデジ夕ル回路が特定されている場合、 かかる 特定のデジ夕ル回路等のように比較的小さな回路規模の前記 nゥヱル 6 1を負荷として雑音低減のための相殺信号を形成すればよいので、 比較 的小さな素子で形成でき、 しかもそこでの電流消費も小さくすることが できるために前記のように効果的で、 しかも合理的な雑音低減が可能に なる。
この実施例では、雑音発生源であるデジタル回路領域 3の雑音を帰還 制御して低減することにより、 デジタル回路領域 3での雑音の発生を抑 えることができる。 その結果、 p基板領域 4やデジタル回路領域 3と異 なる nゥェル領域にあるアナ口グ回路領域などへの基板雑音の伝播を低 減し、 それらの領域の安定化を図ることができる。 また、 図中の破線で 示すように容量 C 2を nゥエル 6 1内の pゥヱル領域 7 2に接続するこ とも可能である。 この場合、 nゥヱルと pゥヱルの接合容量 C pが C 2 と直列となつて帰還制御が行われ、 nゥヱル 6 1のより深 、領域の安定 化が可能となる。
第 6図には、 この発明に係る半導体集積回路装置の他の一実施例の要 部構成図が示されている。 この実施例は、 維音低減回路 8をデジタル回 路 8とアナログ回路 2との回路領域間の p基板上に設けてデジタル回路 8からアナログ回路 1に向けた雑音の基板 4中での伝播を抑えるように するものである。 本実施例において、 雑音低減回路 8の反転増幅回路 9 は、 その入力端子が入力容量 1 0 ( C 1 ) を介して p基板 4に、 その出 力端子が出力容量 1 1 ( C 2 ) を介して p基板 4に接続される。
この実施例では、容量 C 1と C 2が接続される基板領域間に nゥエル 領域 1 2がダミーとして設けられる。 このような nゥヱル領域 1 2が設 けられることにより、 基板抵抗 R 3の抵抗値を等価的に高くし、 反転増 幅回路の帰還制御をより容易にできるようにするものである。
また、破線で示すように容量 C 2あるいは容量 C 1をゥヱル抵抗 R 4 と接合容量 C pを介して p基板に接続することも可能である。 このとき 接合容量 C pはゥェル抵抗 R 0とともにローパスフィルタを形成するた め、 高周波雑音の低減が可能である。 これに雑音低減回路 8を適用する ことにより、帰還制御により、 さらに高い周波数の雑音の伝播が抑えら れるとともに、 同一周波数においてはその低減効果を高めることができ る。
nゥヱル領域 1 2が他からバイァス電源が与えらず独立な場合は、 上 記容量 C を用いず、反転増幅回路 9の出力端子を直接 nゥヱル 1 1に 接続することができる。 また、 反転増幅回路 9の入力端子側においても P基板内に逆極性の独立な nゥヱルを形成すれば、容量 C 1を用いず入 力端子を直接 nゥェルに接続することができる。
前記第 1図、 第 4図及び第 6図にそれぞれ示された実施例を組み合わ せ、 あるいは併合して、 半導体集積回路装置の雑音低減回路を構成する とさらに高い低減効果を得ることができる。
第 7図には、 この発明に係る半導体集積回路装置の他の一実施例の要 部構成図が示されている。 この実施例は、絶縁分離型 (SO I) 基板上 の回路の雑音低減に向けられている。 この実施例において、 アナログ回 路 2とデジタル回路 3はシリコン基板上の埋め込み酸化膜 1 3上に形成 される。 アナログ回路 2とデジタル回路 3の各 Nチャンネル型 MOSF ET、 Pチャンネル型 MOSF ETが形成される pゥエル 7 1、 72、 nゥエル 52、 62はゥエル分離酸ィ匕膜 14により分離される。
これらの MOSFETの表面方向及び深さ方向が酸化膜で分離された 結果、 直流及び低周波の雑音は遮断される。 しかしながら、 デジタル回 路 3で発生した高周波雑音は酸化膜の接合容量を介してアナログ回路 2 に伝播される。 ここで、 雑音低減回路 8をアナログ回路 2の Pチャンネ ル型 MOSF ETあるいは Nチャンネル型 MOSF ETの構成されるゥ ェル領域 52、 7 1またはデジ夕ル回路 3の構成されるゥヱル領域 62 、 7 2に適用することにより、 雑音の伝播、 あるいは、 発生を抑えるこ とができる。
第 8図には、 この発明に係る半導体集積回路装置の一実施例の全体構 成図が示されている。 同図においては、 半導体集積回路装置に形成され る回路がそれぞれの機能対応して分けて設けられる。 各回路ブロックの 配置は、実際の半導体基板上の幾何学的な配置に対応して示されている この実施例の集積回路 1は、 メモリ回路 2 1、 マイコンコア （CPU ) 2 2、 ロジック 23、 コントロールバス 14などのデジタル回路 3と アナログ /デジタル変換器 (ADC) 25、 デジタル/アナログ変換器 (DAC) 26、 位相ロックループ回路 （PL L) 27、 フィルタ 28 などのアナ口グ回路 2から構成される。 アナ口グ回路 2及びデジタル回 路 3の領域の各回路にそれぞれ雑音低減回路を設ければ各デジ夕ル回路 領域で発生する雑音を低減することができる。
特にデジタル回路 3の領域のメモリ回路 2 1においてはそのクロック を制御するクロックディレイ制御回路 （DLL) 2 9が雑音の影響を受 けやすく、 D L L回路 2 9に雑音低減回路 8 1を適用することが正確な クロック発生に有効である。 一方のアナログ回路は雑音の影響を受けや すいため、 PLL回路 2 7及び ADC回路 2 5に対応させて雑音低減回 路 8 2、 8 3を設けることが有効である。
第 9図には、 この発明が適用される P L L回路の一実施例の構成図が 示されている。 たとえば、 PLL回路 2 7は、 位相比較器 2 7 1、 チヤ ージポンプ 2 7 2、 ループフィルタ 2 7 3、 分周器 2 74、 電圧制御発 振器 (VCO) 2 7 5により構成される。 上記 VCOは雑音の影響を受 けると出力されるクロック信号が変調を受ける。 そこで、 V COが形成 される nゥヱルに雑音低減回路 8 2を設けて雑音を低減すれば、 ADC や DACで用いられるクロック信号が正確に発生でき有効である。 第 1 0図には、 この発明が適用される ADC回路の一実施例のブロッ ク図が示されている。 この実施例の ADC 2 5は、 主としてコンパレー タ 2 5 1 とエンコーダ 2 5 により構成される。 コンパレータ 2 5 1は 、 基準電圧 vr— 1、 vr— 2〜vr— nにより入力アナログ信号 V i nを比較する。 これらのコンパレータの比較結果がエンコーダに入力さ れて、 2進の重みを持つデジタル信号が形成される。
第 1 1図には、 第 1 0図のコンパレータの一実施例の構成図が示され ている。 コンパレータは、 スィッチにより基準電圧 vrと入力信号 v.i nを伝えるスィツチと、 2つのキャパシタと 2つのィンバー夕回路とが 直列形態に接続される。 上記インバ一夕回路の入力と出力との間には、 スィッチが設けられる。 スィッチをオン状態にして、 上記インバ一タ回 路の入力と出力とを短絡した状態で入力信号 v i nを供給する。 これに より、 キャパシタには上記ィンバ一夕回路の入力と出力とを短絡した状 態で入力信号 V i nが保持される。
次に、 これらのスィッチをオフ状態にして、 基準信号 v rを伝えるス ィツチをオン状態にすると、上記基準電圧 V rより入力信号 V i nが大 きいならロウレベルの出力信号が形成され、上記基準電圧 V rより入力 信号 V i nが小さいならハイレベルの出力信号が形成される。 この出力 信号は、 ィンバ一夕回路により増幅されてラッチ回路に保持される。 上記コンパレータの入力部 253が雑音の影響を受けると変換結果に オフセットが生じたりビットエラーの原因となる。 そこで、 コンパレー 夕の入力部 253が形成される nゥエルに雑音低減回路 83を設けて安 定化させることが有効である。
以上のように 1つの半導体集積回路装置において、 デジタル回路ある いはアナログ回路に 1つあるいは複数の雑音低減回路を設け、 それが形 成されるゥエル領域の電圧を安定ィ匕させることにより、 半導体集積回路 装置に設けられる回路の性能を向上することができる。
第 12図には、前記雑音低減回路に用いられる反転増幅回路の一実施 例の回路図が示されている。 この実施例において、 反転増幅回路 9は 1 組の Nチャンネル型 MOSFETMn i 1と Pチャンネル型 MO S F E TMp i 1により構成される CMO Sインバー夕 30と 2つの Nチャン ネル型 MOSFETMns 1、 Mns 2より構成されるソースフォロア 出力回路 3 1によりなる。 上記インバータ 30の出力端子 OUT 1はソ 一スフォロア出力回路 31の Nチャンネル型 MOSFETMns 1のゲ —ト端子に接続される。 また、 ソースフォロア 31の Nチャンネル型 M OSFETMns 2のゲート端子にはバイアス電圧 Vb nが供給されて 定電流負荷として動作する。 このようなソースフォロア出力回路 31をインバー夕 30の後段に設 けることによりィンバ一夕の負荷を軽減でき、 小さいサイズの MO S F ETMp i 1と Mn i 1を用いたインバー夕で雑音低減のために必要と される利得を持つ反転増幅回路が実現できる。 このような反転増幅回路 は、 デジ夕ル回路を構成する M 0 S集積回路のスタンダ一ドプロセスを 用いて構成することができる。 また、 構成が簡単でプロセスなどの変更 に容易に対応できるため、 汎用的に用いることができる。
上記反転増幅回路 9は容量 C 1、 C 2を介して基板と接続されるため 、一般に電源電位となる nゥヱルやグランド電位となる pゥヱルのどち らにも接続することができる。 また、 インバ一タ 30の入出力端子間に は直流動作点を安定に設定するために帰還抵抗 32 (Rf ) を設ける。 この帰還抵抗 R fは、 ポリシリコン等のような受動素子の他に後述する ように MOSFETのオン抵抗値を用いて構成できる。 この際、 MOS F E Tのゲ一ト電圧を制御することにより任意の抵抗値を R f として与 えることができる。
第 13図には、 前記雑音低減回路に用いられる反転増幅回路の他の一 実施例の回路図が示されている。 この実施例において、 インバ一夕 30 の入力部にソースフォロア 33が設けられる。 上記ソースフォロア 33 は 2つの Nチャンネル型 MOSFETMns 3、 Mns 4により構成さ れ、 Nチャンネル型 MOSFETMn s 4のゲート端子はバイアス電圧 Vbn 2が供給される。 また、 Nチャンネル型 MOSFETMns 3の ゲ一ト端子は集積回路基板上の nゥエル領域内の検出領域に接続される 。 上記 Nチャンネル型 MOSFETMns 3は、 そのゲート容量が前記 入力容量 C 1としても作用し、 雑音の電流増幅も兼ねるものである。 この実施例のように入力部に設けられたソースフォロア 33を 2つの Pチャンネル型 M OSFETで構成すればその入力をグランド電位の p ゥエルに接続できるため、 基板上の pゥエルあるいは nゥエル内に構成 された pゥエル領域内の雑音の検知を行い、 その反転増幅信号を前記の ような容量 C 2により帰還すれば雑音の低減を行うようにすることがで きる。
第 1 4図には、 前記雑音低減回路に用いられる反転増幅回路の他の一 実施例の回路図が示されている。 この実施例においてスィツチ 3 4はィ ンバータ 3 0の直流動作点を制御するスィッチとされる。 このスィッチ 3 4が同図に示したように Nチャンネル型 M 0 S F E Tで構成された場 合、 スィッチ信号 V cが高レベルのときにスィッチ 3 4はオン状態、 V cが低レベルのときにスィッチ 3 4はオフ状態となる。 反転増幅回路の 動作開始時にスィツチ信号 V cを高レベルとしてィンバ一夕 3 0の動作 点を設定し、 その後、 スィッチ 3 4を開放 （オフ状態） として反転増幅 回路を動作させる。
前記雑音低減回路 8は、 反転増幅回路と共に基板、容量を帰還要素と するフィードバックループを構成するため、 反転増幅回路の入力部の信 号 A Vは負帰還により微小に抑えられる。 つまり、 前記のような容量 C 1を介して信号 が供給される構成となっているので、 かかる容量 C 1に上記スィツチ 3 4のオン状態による直流バイアス電圧が保持され、 インバ一タ 3 0の動作点が高利得の線形領域内に設定される。 かかる線 形領域内にある限り、 つまり容量 C 1に前記バイアス電圧が保持されて いる限り、 スィッチ 3 4を開放状態としても帰還動作が可能である。 な お、 容量 C 1の保持電圧がリーク電流等で失われて動作点がずれた場合 などには、 スィッチ 3 4を再びオンにすることにより、 インバー夕 3 0 をリセットして元の状態に戻すことができる。 また、 スィッチ信号 V c をクロックで制御して定期的にリセットしてもよい。
第 1 5図には、第 1 4図の反転増幅回路の動作の一例を説明するため のタイミング図が示されている。 例えば、 前記第 1 0図に示した ADC において、 第 1 1図に示すコンパレータは第 1 5図のようにスィッチ s wを切替えてサンプル （swオン） 、 ホールド （swオフ） 動作する。 このような AD Cの動作中に基板側からの雑音の影響を軽減させるため に雑音低減回路 8が動作させられる。 つまり、 上記第 1 4図の反転増幅 回路に設けられたスィツチ 34を制御するスィツチ信号 VCを上記 AD Cの動作に対応させてオン （リセット） 、 オフ （動作） することにより 、 コンパレータのサンプル時に取り込まれやすい雑音の影響を抑えるこ とができる。 なお、 リセットは毎回行わず、 適切な間隔で実行してもよ い。
第 1 4図のリセット用 M OSスィッチは受動素子の帰還抵抗のように 高抵抗である必要はなく、 サイズが小さくできるため、 雑音低減回路の チップ占有面積が小さくなる。 つまり、 MOSFETにより高抵抗を実 現する場合には、 そのチャンネル長を長くする必要があるので比較的大 きなサイズとなる。 なお、 本実施例では Nチャンネル型 MOSFETを 用いてスィッチ 34を構成した場合を示したが、 これに代えて Pチャン ネル型 MOS F ETあるいは Nチャンネル型 M〇 S F ETと Pチャンネ ル型 M〇 S F E Tを併用しても上記スィッチ 34を構成することができ る。
第 1 6図には、前記雑音低減回路に用いられる反転増幅回路の他の一 実施例の回路図が示されている。 この実施例では反転増幅回路は、 イン バ一タ 30、 ソースフォロア 3 1と動作点を設定するためのインバー夕 3 5により構成される。 インバ一夕 3 5を構成する Pチャンネル型 MO SFETMp i 1 Nチャンネル型 MOSFETMn i 2はインバー夕 30を構成する Pチャンネル型 M〇 SFETMp i 1、 Nチャンネル型 MOSFETMn i 1とそれぞれ同一サイズとされる。 上記ィンバ一タ 3 5は入出力が短絡されているため最も感度の高いと ころに直流動作点が設定されている。 ィンバータ 3 0の入力をィンバ一 夕 3 5の入出力と抵抗接続すれば、 力、かる抵抗によって上記インバ一タ 3 5の直流動作点の電圧がインバー夕 3 0の入力端子に伝えられて、 ィ ンバ一夕 3 0の動作点もインバータ 3 5と同様に最も感度の高いところ に自動的に設定できる。 つまり、 半導体素子の製造プロセスのバラツキ に影響されずに、 最も感度の高いところにインバ一タ 3 0の動作点を自 動的に設定することができる。 このことは、温度変化や電圧変化に対し ても同様である。
第 1 7図には、前記雑音低減回路に用いられる反転増幅回路の他の一 実施例の回路図が示されている。 この実施例は基本的には前記第 1 6図 のバイァス設定方法と同様であるが、 高集積化や低消費電力化を図るた めにインバー夕 3 5をインバー夕 3 0のたとえば 1 0分の 1のサイズで 構成し、 ィンバ一夕 3 0をィンバ一夕 3 5を 1 0個並列接続して反転増 幅回路を構成することでも実現できる。 これにより第 1 6図の反転増幅 回路に比べて小面積で同一性能が実現できる。
この実施例では、 バイアス電圧を得るためにインバー夕 3 5に定常的 に流れる電流も大幅に減少させることもできる。 この実施例では、 イン バ一タ 3 5とィンバ一夕 3 0の間に M 0 S抵抗 3 6が設けられる。 この M O S F E Tを小さなサイズで必要な抵抗値を得るために、 ゲ一卜には 中間電圧 V rが供給される。 この M O S抵抗 3 6は前記第 1 4図の実施 例のようにスィツチ 3 4として動作することもできる。
第 1 8図には、前記雑音低減回路に用いられる反転増幅回路の他の一 実施例の回路図が示されている。 この実施例は反転増幅回路のスリ一プ 動作 （非動作） に関する工夫が示されている。 本実施例において、 反転 増幅回路はクロック F 1で制御されるィンバ一夕 3 0と同じくクロック F 1により制御されるソースフォロア 3 1により構成される。 クロック F 1が低レベルのとき MOSFETMp f、 Mnf、 Ms f はオフ状態 となり、 インバー夕 30及びソースフォロア 3 1はスリープ状態となる 。 これにより、 反転増幅回路での消費電流を零にすることができる。 クロック F 1が高レベルのとき、 上記 MOSFETMp f、 Mnf、 Ms f はオン状態となり、 ィンバータ 30及びソースフォロア 3 1から なる反転増幅回路が動作する。 ここで、 MOSFETMp f、 Mnf は ィンバータの帰還抵抗を兼ねるため、 動作点設定のための新たな回路を 付加せずに反転増幅回路が構成できる。 これにより、 低消費電力と回路 の簡素化を実現できる。
第 1 9図には、 前記雑音低減回路に用いられる反転増幅回路の他の一 実施例の回路図が示されている。 この実施例では、 反転増幅回路の非動 作に関する工夫が示されている。 本実施例において反転増幅回路は、 前 記同様なインバ一夕 30、 ソースフォロア 3 1に加えて、 Pチャンネル 型 MOSFETによるスィッチ 37、 Nチャンネル型 MO S F E Tによ るスィッチ 3 8が設けられる。 上記スィッチ 3 7と 3 8を構成する MO SFE Tのゲートには、 スイツチ制御信号としてクロック信号 F 2が供 給される。
上記クロック信号 F 2が低レベルのとき、 Pチャンネル型 MO SF E Tによるスィッチ 37が才ン状態、 Nチャンネル型 MOSFETによる スィッチ 38がオフ状態となる。 この結果、 インバー夕 3 0の入力は高 レベル、 ソースフォロア 3 1の入力は低レベル固定となり、 反転増幅回 路は非動作状態になる。 これにより、 インバ一タ 30及びソースフォロ ァ 3 1に直流電流が流れることはなく、 低消費電力化が図られる。 一方 、 クロック信号 F 2が高レベルのとき、 Pチャンネル型 MOSF ETに よるスィッチ 3 7はオフ状態、 Nチャンネル型 MOSFETによるスィ ツチ 38はォン状態となり、反転増幅回路は雑音低減回路として動作す る。 これにより、 雑音低減回路の不使用時に不要な電流を削減すること が可能となる。
第 20図には、 この発明に係る半導体集積回路装置の他の一実施例の 要部構成図が示されている。 この実施例では、前記同様に集積回路のデ バイス構造とその回路パターンとが構成図として示されている。 半導体 集積回路装置は、 特に制限されないが、前記第 1図の実施例と同様に p 型基板 4の上に形成された深い深さの nゥヱルと、 かかる nゥヱル内に 形成された素子形成領域としての浅い nゥエル及び pゥヱルを含む。 雑音低減回路 8は第 1図と同様に入力容量 1 0 (C 1 ) 、 出力容量 1 1 (C 2) 、 反転増幅回路 9により構成される。 ここで、 C 1、 C 2は M 0 S容量あるいはポリシリコン層間容量を用いることができる。 たと えば、 1 MH z以上の雑音を低減する場合には、 C 1、 C 2としてそれ ぞれ 0. 1 p F、 1 00 p F程度の容量値となる。 この容量のサイズは チップ上に容易に実現できる大きさである。
第 20図において、 MOS ¾C l、 C 2はアナログ回路領域の nゥ ヱルに設けられ、 これにより、 アナログ回路領域の nゥヱルの雑音が雑 音低減回路により低減される。 レイァゥ卜の中央部に配置した M OS容 量 C 1下の基板電圧は反転増幅回路で検出され、 その帰還動作により基 板内部の点 nxと同様に安定ィ匕される。 また、 MOS容量 C l、 C 2が 接続された基板の近傍に Pゥヱルをダミーとして設ける。 このダミーの pゥエルによる nゥエル分離の結果、 nゥエルの深い領域の点、 nxへ の基板抵抗 R 1あるいは R を深さ方向の抵抗とみなすことがより容易 になる。
この結果、 nゥエルの深い領域が帰還制御され、 nxにおいて、 より 雑音の変動を抑えることができる。 つまり、 上記基板抵抗 R l、 R2の 抵抗値を大きくすることができ、特に雑音を抑制する電圧は R 2によつ て形成されるので、 かかる抵抗 R 2の抵抗値を大きくすることにより、 前記反転増幅回路の帰還制御がより容易に行え、 上記雑音 V nを相殺さ せる反転信号を効率よく形成することができる。 このように、容量 C 1 、 C 2を集積回路基板上に設けることにより雑音低減回路がすべてチッ プ上で構成できるため、 集積回路外部の寄生素子成分の影響を受けずに 雑音の低減が行える。
第 2 1図には、 この発明に係る半導体集積回路装置の他の一実施例の 要部構成図が示されている。 本願発明においては、容量 C 1下の基板は 反転増幅回路 9の帰還動作により安定となる。 このため、 この実施例で は M O S容量の下の n +拡散領域を拡張して設けて、 さらに配線層 A L 1に接続することにより、 広い範囲の nゥエル表面の基板を安定化する ことができる。 つまり、 反転増幅回路 9の入力端子は、 その帰還作用に よって安定化されるので、 配線層 A L 1と n +拡散層を通して回路素子 が形成される nゥヱル及び pゥヱル周囲を取り囲むようにして分離用の nゥヱル表面の基板を安定化させるものである。 以上は、 アナログ回路 領域に、 適用した場合を示したが、 デジタル回路領域、 あるいは、 両者 の中間領域の基板に適用した場合にも同様に実現できる。
第 2 2図には、 この発明に係る半導体集積回路装置の他の一実施例の 要部構成図が示されている。 この実施例では、 いくつかの異なる回路領 域が 1つの nゥヱル上に構成された場合には、 複数の雑音低減回路 9が 配置される。 回路 4 1に対しては入力容量 C 1 1、 出力容量 C 2 1及び 反転増幅回路 9 1により、 回路 4 2に対しては入力 C 1 2、 出力 C 2 2 及び反転増幅回路 9 2によりそれぞれ雑音低減回路を構成する。 ここで 、上記 C 1 1 - C 2 1間、 上記 C 1 2 - C 2 2間には pゥヱル領域 4 3 を設けることにより、 nゥエル表面での信号の伝播を防ぎ、 帰還動作に よる雑音低減回路の効果を高めることができる。 入力 C 1 1、 C 1 2は 回路 4 1、 4 2を囲む nゥエル上の n拡散層に接続され、 nゥヱル表面 の広い範囲の基板の安定化を図れる。
本実施例において、 入力容量及び出力容量はアナログ回路の nゥエル 内に形成したが、 外部のゥエルに形成した M O S容量を用いることもで きる。 また、 入力容量及び出力容量として、 メタル配線間容量を利用す ることもできる。 また、 反転増幅回路も内部のゥヱル、 外部のゥヱルの どちらにも形成することができる。 なお、 反転増幅回路には差動形増幅 回路を用いることが可能である。
第 2 4図には、 この発明に係る雑音低減回路の他の一実施例の構成図 が示されている。 この実施例は、 前記第 4図の実施例の変形例である。 雑音低減回路の入力及び出力が集積回路基板上のガードバンド （雑音検 出用、 相殺信号入力用ガードバンド） に接続される。 これにより基板を 帰還要素とするフィードバックループを形する。 これを雑音源となるデ ジタル回路と雑音の影響を受けるアナログ回路の間に配置して雑音の低 減を図るものである。
この実施例では、 雑音低減回路 （反転増幅回路を含む） の入力及び出 力を集積回路基板上 （バルク基板と抵抗接続となるゥヱル及び容量結合 となるゥエル） のガ一ドバンドに接続して基板雑音の検出及び相殺信号 の入力を行い雑音を低減するものである。
この場合、 雑音低減回路の帰還要素となる基板ィンピーダンスを確保 する （高い値に設定する） ために検出用と相殺信号入力用の 2つのガー ドバンドの間に一定の距離を設けて配置しなくてはならないこと、 ある いはデジタル回路以外の予期しない回路からの雑音に対して対応できな いこと等の改良を行う余地のあることが判明した。 つまり、 ガードバン ドの配置について更なる詳細な検討によって、雑音低減効果がガードバ ンドと雑音検出点の配置に依存することが見い出された。
第 2 5図には、 この発明に係る雑音低減回路の他の実施例の構成図が 示されている。 この実施例では、雑音低減回路の入力端子が接続される 基板雑音検出用ガードバンド及び雑音低減回路の出力端子が接続される 相殺信号入力用のガ一ドバンドを雑音源となる回路あるいは雑音の影響 を防ぐ対象となる回路領域の周囲に L字形に配置する。 つまり、 方形の 回路領域 2を取り囲み、一つの対角線（同図では右上がり） により分断 されるように、 L字形にされた 2つのガードバンドが上記対角線に対し てほぼ対称的に設けられる。 これにより、 回路領域 1を含む外部からの 雑音伝播あるいは内部での発生雑音をガードバンドの配置によらず低減 できる。
ガ一ドバンドを上記のように L字形に配置した結果、 適用領域の広い 部分で基板雑音検出と相殺信号の対称性が保たれ、 雑音低減効果がより 均一化される。 また、 雑音低減回路の帰還用要素となる基板インピーダ ンスとして、 高い値が確保できるため、 雑音低減回路の駆動力が高く保 持され、 低減効果が得られやすい。 その結果、 アナログモジュールの基 板雑音を低減し、 精度を確保してォンチップを可能にする。
回路領域の面積や形状によらず、 ガードバンドを L字形に配置するこ とで回路領域内の広い部分でほぼ等しい雑音効果が得られるため、設計 が容易である。 また、 ガードバンドはモジュール間の空きスペースに配 置可能であり、 チップ面積の増大も最小限に抑えることができる。 この 結果、 アナログモジュールのシステム L S I製品への展開が図れる。 例えば、大規模論理、 メモリと高精度の A/D (アナログ/デジタル ) 変換器、 D/A (デジタル/アナログ） 変換器等のアナログ機能部分 を搭載した各分野のシステムオンチップ L S I (A S I C、 システム L S I ) に適応可能である。 第 1 5図において、 ガードリングが設けられる回路領域 2は雑音源と なるデジ夕ル回路、 雑音の影響を受けるアナ口グ回路あるレヽはその一部 のいずれあるいは全てでもよい。 つまり、 アナログ回路に適用した場合 には、 回路領域 1等の外部からの雑音を低減させることが可能となり、 デジタル回路に適用した場合には、 回路領域 等の外部の回路に対して 雑音を放出させるのを防止することができる。 両方に適用した場合には
、上記 2つの効果が相乗的に作用して、 アナログ回路の雑音低減を大 に改善できる。 上記 L字形に形成されるガードバンドは、 2本以上のガ —ドバンドをアルミなどの酉己線で接続してもよい。
第 2 6図には、 この発明に係る雑音低減回路の他の実施例の構成図が 示されている。 この実施例では、 L字形ガードバンド配置の一実施例が 示されている。 この実施例では、 p基板上のトリプルゥヱル上に回路素 子が構成される場合において、雑音低減回路のガ一ドバンドを対象とな る回路と同一の nゥヱル領域に L字形に配置するものである。
第 2 7図には、 この発明に係る雑音低減回路の他の実施例の構成図が 示されている。 この実施例では、 L字形ガードバンド配置の他の一実施 例が示されている。 pバルクプロセスにおいて、 回路領域の周囲のバル ク基板と抵抗接続となる P領域に雑音低減回路のガードバンドが L字形 に配置される。 この際、 回路領域はすべて容量接続となる nゥヱル領域 に構成されていても、 抵抗接続となる pゥヱルと容量接続となる nゥヱ ル領域の双方に構成されていてもよい。
第 2 8図には、 この発明に係る雑音低減回路の更に他の実施例の構成 図が示されている。 この実施例では、 雑音低減回路の入力端子が接続さ れる基板雑音検出用ガードバンド及び雑音低減回路の出力端子が接続さ れる相殺信号入力用のガ一ドバ、ィドを雑音源となる回路あるいは雑音の 影響を防ぐ対象となる回路領域の周囲を取り囲み、 かかる回路領域を左 右に分ける中心線により分断されて、 コ字形にされた 1つのガードバン ドが上記中心線に対して対称的に設けられる。 これにより、 外部からの 雑音伝播あるいは内部での発生雑音をガードバンドの配置によらず低減 できる。
ガードバンドを上記のようにコ字形に配置した結果、 適用領域の広い 部分で基板雑音検出と相殺信号の対称性が保たれ、前記 L字形と同様に 雑音低減効果がより均一化される。 また、 雑音低減回路の帰還用要素と なる基板ィンピ一ダンスとして、高い値が確保できるため、 雑音低減回 路の駆動力が高く保持され、 低減効果が得られやすい。 その結果、 アナ ログモジュールの基板雑音を低減し、 精度を確保してオンチップを可能 にする。
回路領域の面積や形状によらず、 ガードバンドをコ字形に配置するこ とで回路領域内の広 ヽ部分でほぼ等し、ヽ雑音効果が得られるため、 設計 が容易である。 また、 ガードバンドはモジュール間の空きスペースに配 置可能であり、 チップ面積の増大も最小限に抑えることができる。 この 結果、 アナ口グモジュールのシステム L S I製品への展開が図れる。 この実施例では、 pバルクプロセスにおいて、 回路領域の周囲のバル ク基板と抵抗接続となる P +領域に雑音低減回路のガードバンドをコ字 形に配置する。 この際、 回路領域はすべて容量接続となる nゥエル領域 に構成されていても、 抵抗接続となる pゥエルと容量接続となる nゥェ ル領域の双方に構成されていてもよい。
第 2 9図には、 この発明に係る雑音低減回路の他の実施例の構成図が 示されている。 この実施例では、 L字形ガードバンド配置の他の一実施 例が示されている。 この実施例では、 p基板上のトリプルゥェル上に回 路素子が構成される場合において、 雑音低減回路のガードバンドをトリ プルゥヱル領域の周辺の p基板に L字形に配置するものである。 第 3 0図は、 この発明を説明するためのシミュレーション構成図が示 されている。
タイプ 1は、 雑音源と回路領域との間に相殺信号入力用と雑音検出用 のガードリングを設けるものであり、 前記第 2 4図の実施例と対応して いる。 タイプ 2では、 維音源と回路領域との間に相殺信号入力用のガー ドリングを、 その反対側に雑音検出用のガ一ドリングを配置するもので あり、 タイプ 3では前記第 2 5図のように L字形のガードリングを対称 的に配置するものである。 そして、 いずれのタイプ 1〜3においても、 同じ箇所にモニタ端子 m o n 1， m o n 2を配置するものである。 第 3 1図には、 第 3 0図のガ一ドバンドの配置の効果のシミュレ一シ ヨン結果の特性図が示されている。 タイプ 1では、雑音低減効果は認め られるが、前記実施例の中では雑音低減率が小さく、 2つのモニタ端子 m o n 1 , 2において低減効果の差も比較的大きい。 つまり、 回路領域 内での雑音低減効果にばらつきが生じるものである。
タイプ 2では、 タイプ 1よりも全体的には改良されている力、 2つの モニタ端子 m o n 1， 2において低減効果の差が比較的大きく、 回路領 域内での雑音低減効果にばらつきが生じる。
タイプ 3では、高い周波数までも雑音低減効果が大きく、 しかも 1つ のモニタ端子 m o n l , 2において低減効果の差も小さい。 このことは 、前記説明したように、 回路領域を取り囲むようにガードリングを配置 して、 それを L字形又はコ字形ように対称形に配置することによって、 適用領域の広い部分で基板雑音検出と相殺信号の対称性が保たれ、雑音 低減効果がより均一化され、 雑音低減回路の帰還用要素となる基板ィン ピーダンスとして高い値が確保できるため、 雑音低減回路の駆動力が高 く保持され低減効果が得られやすいことを証明するものである。
上記の実施例から得られる作用効果は、 下記の通りである。 ( 1 ) 動作電圧に対して相対的に微小とされた信号又はアナログ信号 を扱う回路素子が形成された第 1ゥェル領域を直流的に分離する半導体 領域又は基板に対して、上記第 1ゥェ'ル領域周辺において第 1容量素子 により交流的に結合させて、 かかる第 1容量素子を通した電圧変化を反 転増幅回路で増幅して上記第 1ゥエル領域周辺に対して第 2容量素子を 介して伝えるようにすることにより、 雑音発生源や伝達経路を考慮する ことなく、 必要に応じて効果的に低減させることができるという効果が 得られる。
( 2 ) 上記に加えて、 動作電圧に対応した信号振幅のデジタル信号を 扱う回路素子を形成し、 上記第 1ゥヱル領域とは直流的に分離された第
2ゥヱル領域を更に設けることにより、 雑音発生源と見做せるような回 路とその影響を受けやすい回路とを 1つの半導体集積回路装置に形成で きるという効果が得られる。
( 3 ) 上記に加えて、 上記第 1及び第 2ゥヱル領域のそれぞれに、 第 1導電型 M O S F E Tが形成される第 1導電型ゥェル領域と第 1導電型 M O S F E Tが形成される第 1導電型ゥヱル領域を形成し、 上記第 1及 び第 2導電型ゥヱル領域を、 それよりも深く形成されたゥヱル分離用の 第 1導電型ゥヱル領域に形成し、 上記ゥヱル分離用の第 1導電型ゥヱル 領域は、 第 2導電型の半導体基板上.に形成することにより、 1つの半導 体基板上に種々の回路を実現できるという効果が得られる。
( 4 ) 上記に加えて、 上記第 1容量素子及び第 2容量素子は、 それぞ れ上記ゥヱル分離用の第 1導電型ゥヱル領域に対して設けるようにする ことにより、 必要な箇所のみに効果的に配置させて雑音低減できるとい う効果が得られる。
( 5 ) 上記に加えて、 上記第 1容量素子及び第 容量素子を、 それぞ れ第' 1ゥュルと第 2ゥヱルに挟まれた上記半導体基板に設けるようにす ることにより、 基板を通した雑音経路での雑音を遮断できるという効果 が得られる。
( 6 ) 上記に加えて、 上記第 1容量素子及び第 2容量素子の周囲の一 部に上記第 1導電型ゥヱル領域をダミー領域として設けるようにするこ とにより、 それに接続される基板の抵抗値が大きくなつて、反転増幅回 路の帰還制御がより容易に行えると共にゥヱル内部の深い領域の雑音を より効果的に低減することができるという効果が得られる。
( 7 ) 上記に加えて、 上記第 1容量素子及び第 2容量素子は、 その周 囲に上記ゥェル分離用の第 1導電型ゥヱル領域をダミ一領域として設け るようにすることによって、 それに接続される基板の抵抗値が大きくな つて、反転増幅回路の帰還制御がより容易にできると共に基板内部の深 い領域の雑音をより効果的に低減することができるという効果が得られ る。
( 8 ) 上記に加えて、 上記第 1容量素子と第 2容量素子は、 それが接 続される半導体領域又は基板を一方の電極とする M O S容量とすること により、 M O S F E Tの製造プロセスを利用して構成することができる という効果が得られる。 -
( 9 ) 動作電圧に対して信号振幅のデジタル信号を扱う回路素子が形 成された第 2ゥュル領域を直流的に分離する半導体領域又は基板に対し て、 上記第 ゥヱル領域周辺において第 3容量素子により交流的に結合 させて、 かかる第 3容量素子を通した電圧変化を反転増幅回路で増幅し て上記第 2ゥヱル領域周辺に対して第 4容量素子を介して伝えるように することにより、雑音発生源と見做せるようなデジ夕ル回路からの雑音 拡散を予防でき、 上記第 2ゥェル領域とは直流的に分離されて動作電圧 に対して相対的に微小とされた信号又はアナ口グ信号を扱う回路素子が 形成された第 1ゥヱル領域を設けることができるという効果が得られる (1 0) 上記に加えて、 上記第 1及び第 2ゥヱル領域のそれぞれに、 第 1導電型 M OSFE Tが形成される第 導電型ゥェル領域と第 2導電 型 M 0 S F E Tが形成される第 1導電型ゥェル領域を形成し、 上記第 1 及び第 2導電型ゥヱル領域を、 それよりも深く形成されたゥヱル分離用 の第 1導電型ゥヱル領域に形成し、上記ゥヱル分離用の第 1導電型ゥェ ル領域は、 第 2導電型の半導体基板上に形成することにより、 1つの半 導体基板上に種々の回路を実現できるという効果が得られる。
( 1 1) 上記に加えて、 上記第 1ゥヱル領域周辺の上記半導体領域又 'は基板の電位と交流的に結合させる第 1の容量素子を設け、 かかる第 1 容量素子を通した電圧変化を反転増幅回路で増幅して上記第 1ゥェル領 域周辺に対して第 2容量素子を介して上記半導体領域又は基板に伝える ようにすることにより、 動作電圧に対して相対的に微小とされた信号又 はアナ口グ信号を扱う回路のいっそうの安定化を図ることができるとい う効果が得られる。
( 1 2) 上記に加えて、 上記反転増幅回路は CMO Sインバ一タ回路 と、 その増幅信号を受けるソースフォロア出力回路を用いることにより 、簡単な回路で雑音低減を行うようにすることができるという効果が得 られる。
( 1 3) 上記に加えて、上記 CMOSインバー夕回路の入力と出力と の間には抵抗素子を設けるようにすることにより、 最も高感度の線形領 域で反転増幅動作を行わせることができるという効果が得られる。
( 1 4) 上記に加えて、 高抵抗素子は、 ゲートに電源電圧以下の中間 電圧が印加された M〇 S F E Tで構成することにより、 小さなサイズで 必要な抵抗値の抵抗素子を構成できるという効果が得られる。
(1 5) 上記に加えて、上記 CMO Sインバ一夕回路の入力端子は、 入力と出力とが結合された C M〇 Sインバ一タ回路によつて形成された バイァス電圧が抵抗素子を介して伝えらるようにすることにより、 簡単 な構成でかつ安定的に高感度の線形領域で反転増幅動作を行わせること ができるという効果が得られる。
(1 6) 上記に加えて、 上記バイアス電圧を形成する CMOSインバ —夕回路を、 上記反転増幅回路に用いられる CMOSインバー夕回路の Pチャンネル型 M〇 SF ETと Nチャンネル型 M〇 SFETのサイズ比 と同じサイズ比とされ、 かつそれぞれのサイズが小さくされた Pチャン ネル型 M〇 SF ETと Nチャンネル型 MOSF ETで構成することによ り、 小面積化と低消費電力化を図りつつ、最適バイアスの自動設定を行 うようにすることができるという効果が得られる。
( 1 7) 上記に加えて、 上記 CMOSインバ一夕回路の入力と出力と の間には、 上記反転増幅回路が非動作状態のときにオン状態にされ、 上 記反転増幅回路が動作状態のときに才フ状態にされる MOSFETを設 けらるようにすることにより、 小面積化と低消費電力化を図りつつ、 最 適バイアスの自動設定を行うようにすることができるという効果が得ら れる。
( 1 8) 上記に加えて、 上記 CMOSインバー夕回路とソースフォロ ァ出力回路には、上記反転増幅回路が動作状態のときにォン状態にし、 非動作状態のときオフ状態にする M OSFETを設け、非動作状態のと きに流れる直流電流を阻止する機能を設けることにより、 低消費電力化 を図ることができるという効果が得られる。
( 1 9) 上記に加えて、上記 CMOSインバー夕回路の入力と出力と の間には、 上記反転増幅回路が動作状態のときに高抵抗を持つてォン状 態にされ、 非動作状態のときにはオフ状態にされる第 1 MOSFETを 設け、上記 CMOSインバ一夕回路の入力には、上記反転増幅回路が動 作状態のときにォフ状態にされ、 非動作状態のときにはオフ状態にされ て電源電圧又は回路の接地電位を供給する第 2 MO S F E Tを設けるこ とにより、 低消費電力化を図ることができるという効果が得られる。
(20) 上記に加えて、 上記第 1MOSF E Tは第 1導電型 MO S F ETで構成し、上記第 2 M〇 S F E Tは第 2導電型 M OSFETで構成 し、 上記第 1MOSFETと第 2MOSF E Tのゲートに上記動作を行 わせる制御信号を共通に供給することにより、 上記制御動作を簡単に行 うようにすることができるという効果が得られる。
(2 1 ) 上記に加えて、 上記反転増幅回路が動作状態とされるときは 、 それに対応した第 1ゥヱル又は第 2ゥエル領域に形成された回路を動 作状態にされるときとし、上記反転増幅回路が非動作状態とされるとき は、 それに対応した第 1ゥヱル又は第 1ゥエル領域に形成された回路が 動作状態にされるときとすることにより、 効率的で効果的な雑音低減動 作を実現できるという効果が得られる。
(2 2) 上記に加えて、 上記 CMO Sインバー夕回路の入力側に増幅 MOSFETと負荷手段からなるソースフォロア回路を更に設け、上記 増幅 M〇 S F E Tのゲート容量を前記第 1容量素子として用いることに より、増幅動作を効率よく行うようにすることができるという効果が得 られる。
( 2 3 ) 動作電圧に対して相対的に微小とされた信号又はアナログ信 号を扱う回路素子が形成された第 1ゥヱル領域を半導体領域又は基板よ り分離し、 上記第 1ゥエル領域周辺の上記半導体領域又は基板の雑音成 分を反転増幅して上記第 1ゥヱル領域周辺の上記半導体領域又は基板に 伝えて上記雑音成分を互いに打ち消し合うようにすることにより、 雑音 発生源や伝達経路を考慮することなく、 必要に応じて効果的に低減させ ることができるという効果が得られる。 ( 2 4 ) 上記に加えて、上記雑音成分の反転増幅動作を、 C M 0 Sィ ンバ一夕回路とソースフォロア出力回路を用いて行うようにすることに より簡単な回路で構成できるという効果が得られる。
( 2 5 ) 上記に加えて、上記半導体領域又は基板の雑音成分の検知と 、 上記反転増幅された雑音成分の上記半導体領域又は基板への伝達は、 容量手段を介して行うようにすることにより、 回路動作に影響を与えな レヽで雑音成分のみを相殺させることができるという効果が得られる。
( 2 6 ) ガ一ドバンドを L字又はコ字形に配置した結果、 適用領域の 広い部分で基板維音検出と相殺信号の対称性が保たれ、雑音低減効果が より均一ィヒされ、 雑音低減回路の帰還用要素となる基板ィンピーダンス として、 高い値が確保できるために雑音低減回路の駆動力が高く保持さ れて低減効果が得られやすいという効果が得られる。
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが 、本願発明は前記実施例に限定されるものではなく、 その要旨を逸脱し ない範囲で種々変更可能であることはいうまでもない。 例えば、 雑音の 影響を受け易い回路は、 アナログ回路の他、 動作電圧との関係において 相対的に微小振幅とされたデジ夕ル信号を扱う回路にも同様に適用でき る。 この発明は、 デジタル回路あるいはその動作によって大きな雑音が 発生するような回路と、 アナログ回路のように雑音の影響を受けやすい 回路とが 1つの半導体基板上に形成されてなる半導体集積回路装置及び その雑音低減方法として広く利用できる。 産業上の利用可能性
この発明は、雑音の低減を図った半導体集積回路装置及びその雑音低 減方法として広く利用できる。

Claims

請 求 の 範 囲
1 . 動作電圧に対して相対的に微小とされた信号又はアナログ信号を扱 う回路素子が形成された第 1半導体領域と、
上記第 1半導体領域を直流的に分離する半導体領域又は基板と、 上記第 1半導体領域周辺の上記半導体領域又は基板の電位と交流的に 結合させる第 1容量素子と、
上記第 1容量素子を通した電圧変化を増幅する反転増幅回路と、 上記反転増幅回路の出力信号を上記第 1半導体領域周辺の上記半導体 領域又は基板と交流的に結合させる第 2容量素子とを備えてなることを 特徴とする半導体集積回路装置。
2 . 請求の範囲第 1項において、
動作電圧に対応した信号振幅のデジタル信号を扱う回路素子が形成さ れ、 上記第 1半導体領域とは直流的に分離された第 2半導体領域を更に 有することを特徴とする半導体集積回路装置。
3 . 請求の範囲第 2項において、
上記第 1及び第 半導体領域のそれぞれは、 第 1導電型 M O S F E T が形成される第 2導電型半導体領域と第 導電型 M O S F E Tが形成さ れる第 1導電型半導体領域とからなり、
上記第 1及び第 2導電型半導体領域は、 それよりも深く形成され、 半 導体分離用の第 1導電型半導体領域に形成され、
上記半導体分離用の第 1導電型半導体領域は、 第 1導電型の半導体基 板上に形成されるものであることを特徴とする半導体集積回路装置。
4 . 請求の範囲第 3項において、
上記第 1容量素子及び第 容量素子は、 それぞれ上記半導体分離用の 第 1導電型半導体領域に対して設けられるものであることを特徴とする
5 . 請求の範囲第 3項において、
上記第 1容量素子及び第 2容量素子は、 それぞれ第 1半導体領域と第 半導体領域に挟まれた上記半導体基板に設けられるものであることを 特徴とする半導体集積回路装置。
6 . 請求の範囲第 4項において、
上記第 1容量素子及び第 2容量素子は、 その周囲の一部に上記第 1導 電型半導体領域が設けられるものであることを特徴とする半導体集積回
7 . 請求の範囲第 5項において、
上記第 1容量素子及び第 2容量素子は、 その周囲に上記半導体分離用 の第 1導電型半導体領域が設けられるものであることを特徴とする半導
8 . 請求の範囲第 1項において、
上記第 1容量素子と第 2容量素子は、 それが接続される半導体領域又 は基板を一方の電極とする M O S容量からなることを特徴とする半導体
9 . 動作電圧に対して信号振幅のデジタル信号を扱う回路素子が形成さ れた第 2半導体領域と、
上記第 2半導体領域を直流的に分離する半導体領域又は基板と、 上記第 2半導体領域周辺の上記半導体領域又は基板の電位と交流的に 結合させる第 3容量素子と、
上記第 3容量素子を通した電圧変化を増幅する反転増幅回路と、 上記反転増幅回路の出力信号を上記第 2半導体領域周辺の上記半導体 領域又は基板と交流的に結合させる第 4容量素子と、
上記第 2半導体領域とは直流的に分離され、 動作電圧に対して相対的 に微小とされた信号又はアナ口グ信号を扱う回路素子が形成された第 1 半導体領域とを備えてなることを特徴とする半導体集積回路装置。
1 0 . 請求の範囲第 9項において、
上記第 1及び第 2半導体領域のそれぞれは、 第 1導電型 M O S F E T が形成される第 2導電型半導体領域と第 2導電型 M O S F E Tが形成さ れる第 1導電型半導体領域とからなり、
上記第 1及び第 2導電型半導体領域は、 それよりも深く形成され、 半 導体分離用の第 1導電型半導体領域に形成され、
上記半導体分離用の第 1導電型半導体領域は、 第 2導電型の半導体基 板上に形成されるものであることを特徴とする半導体集積回路装置。
1 1 . 請求の範囲第 9項において、
上記第 1半導体領域周辺の上記半導体領域又は基板の電位と交流的に 結合させる第 1の容量素子と、
上記第 1容量素子を通した電圧変化を増幅する反転増幅回路と、 上記反転増幅回路の出力信号を上記第 1半導体領域周辺の上記半導体 領域又は基板と交流的に結合させる第 2容量素子とを更に備えてなるこ とを特徴とする半導体集積回路装置。
1 2 . 請求の範囲第 9項において、
上記反転増幅回路は C M〇 Sインバ一夕回路と、 その増幅信号を受け るソースフォロア出力回路からなることを特徴とする半導体集積回路装
1 3 . 請求の範囲第 1 2項において、
上記 C M◦ Sィンバータ回路の入力と出力との間には抵抗素子が設け られることを特徴とする半導体集積回路装置。
1 4 . 請求の範囲第 1 3項において、
上記高抵抗素子は、 ゲ一卜に電源電圧以下の中間電圧が印加された M O S F E Tで構成されることを特徴とする半導体集積回路装置。
1 5. 請求の範囲第 1 2項において、
上記 CM〇 Sインバ一夕回路の入力端子には、 入力と出力とが結合さ れた C M〇 Sィンバータ回路によつて形成されたノ ィァス電圧が抵抗素 子を介して伝えられるものであることを特徴とする半導体集積回路装置
1 6. 請求の範囲第 1 5項において、
上記バイアス電圧を形成する CM〇 Sインバー夕回路は、上記反転増 幅回路に用いられる CM〇 Sインバー夕回路の Pチャンネル型 MOSF ETと Nチャンネル型 M〇 SF ETのサイズ比と同じサイズ比とされ、 かつそれぞれのサイズが小さくされた Pチャンネル型 M◦ S F E Tと N チャンネル型 MOSFETで構成されるものであることを特徴とする半
1 7. 請求の範囲第 1 2項において、
上記 C M 0 Sィンバータ回路の入力と出力との間には、 上記反転増幅 回路が非動作状態又はリセット状態のときにオン状態にされ、上記反転 増幅回路が動作状態のときにオフ状態にされる MO S F E Tが設けられ るものであることを特徴とする半導体集積回路装置。
1 8. 請求の範囲第 1 2項において、
上記 CM〇 Sインバー夕回路とソースフォロア出力回路には、上記反 転増幅回路が動作状態のときにォン状態にされ、 非動作状態又はスリ一 プ状態のときォフ状態にされる MOSFETが設けられて、非動作状態 のときに流れる直流電流を阻止する機能が設けられるものであることを 特徴とする半導体集積回路装置。
1 9. 請求の範囲第 1 2項において、
上記 CMO Sインバ一タ回路の入力と出力との間には、 上記反転増幅 回路が動作状態のときに高抵抗を持ってォン状態にされ、 非動作状態の ときにはオフ状態にされる第 1 MOSFETと、
上記 C M〇 Sインバー夕回路の入力には、上記反転増幅回路が動作状 態のときにオフ状態にされ、 非動作状態のときにはォン状態にされて電 源電圧又は回路の接地電位を供給する第 2 M〇 .S F E Tが設けられるこ とを特徴とする半導体集積回路装置。
20. 請求の範囲第 1 9項において、
上記第 1 M 0 S F E Tは第 1導電型 M OSFETで構成され、 上記第 2MOSFETは第 2導電型 MOSFETで構成され、 上記第 1 MOS FETと第 2MOSF E Tのゲートには、 上記動作を行わせる制御信号 が共通に供給されるものであることを特徴とする半導体集積回路装置。
2 1. 請求の範囲第 1 7項において、
上記反転増幅回路が動作状態とされるときは、 それに対応した第 1半 導体領域又は第 1半導体領域に形成された回路が動作状態にされるとき であり、 上記反転増幅回路が非動作状態とされるときは、 それに対応し た第 1半導体領域又は第 2半導体領域に形成された回路が非動作状態に されるときであることを特徴とする半導体集積回路装置。
22. 請求の範囲第 1 2項において、
上記 C M 0 Sインバータ回路の入力側に増幅 M 0 S F E Tと負荷手段 からなるソースフォロア回路を更に設け、
上記増幅 M〇 S F E Tのゲート容量を前記第 1容量素子として用いる ことを特徴とする半導体集積回路装置。
23. 動作電圧に対して相対的に微小とされた信号又はアナログ信号を 扱う回路素子が形成された第 1半導体領域と、
上記第 1半導体領域を直流的に分離する半導体領域又は基板を有し、 上記第 1半導体領域周辺の上記半導体領域又は基板の雑音成分を反転 増幅して上記第 1半導体領域周辺の上記半導体領域又は基板に伝えて上 記雑音成分を互いに打ち消し合うようにしてかかる雑音成分の抑制ない し低減させることを特徴とする半導体集積回路装置の雑音低減方法。
2 4 . 請求の範囲第 2 3項において、
動作電圧に対応した信号振幅のデジタル信号を扱う回路素子が形成さ れ、上記第 1半導体領域とは直流的に分離された第 3半導体領域を更に 有することを特徴とする半導体集積回路装置の雑音低減方法。
2 5 . 請求の範囲第 2 3項において、
上記雑音成分の反転増幅動作は、 C M O Sインバ一夕回路とソースフ ォロア出力回路で行われることを特徴とする半導体集積回路装置の雑音 低減方法。
2 6 . 請求の範囲第 2 3項において、
上記半導体領域又は基板の雑音成分の検知と、 上記反転増幅された雑 音成分の上記半導体領域又は基板への伝達は、 容量手段を介して行われ るものであることを特徴とする半導体集積回路装置の雑音低減方法。
2 7 . 動作電圧に対して相対的に微小とされた信号又はアナログ信号を 扱う回路素子が形成された第 1半導体領域と、
上記第 1半導体領域を直流的に分離する半導体領域又は基板と、 上記第 1半導体領域周辺の上記半導体領域又は基板の電位と交流的に 結合させる第 1容量素子と、
上記第 1容量素子を通した電圧変化を増幅する反転増幅回路と、 上記反転増幅回路の出力信号を上記第 1半導体領域周辺の上記半導体 領域又は基板と交流的に結合させる第 2容量素子とを備え、 上記第 1容量素子と上記第 2容量素子は、上記第 1半導体領域の周辺 を取り囲み、 両者がほぼ対称的な形状となるように形成されてなること を特徴とする半導体集積回路装置。
2 8 . 請求の範囲第 2 7項において、 上記第 1半導体領域は方形の形状とされ、
上記第 1容量素子と第 2容量素子は p n接合を含むガードリングで構 成され、 上記方形の第 1半導体領域の 1つの対角線に対応して L字形に 対称的に形成されてなることを特徴とする半導体集積回路装置。
2 9 . 請求の範囲第 2 7項において、
上記第 1半導体領域は方形の形状とされ、
上記第 1容量素子と第 2容量素子は p n接合を含むガ一ドリングで構 成され、 上記方形の第 1半導体領域を左右又は上下のいずれかに分ける 中心線対応してコ字形に対称的に形成されてなることを特徴とする半導
3 0 . 動作電圧に対して相対的に微小とされた信号又はアナログ信号を 扱う回路素子が形成された第 1半導体領域と、
上記動作電圧に対応したデジタル信号を扱い回路素子が形成された第 2半導体領域と、
上記第 半導体領域周辺の上記半導体領域又は基板の電位と交流的に 結合させる第 3容量素子と、
上記第 3容量素子を通した電圧変化を増幅する反転増幅回路と、 上記反転増幅回路の出力信号を上記第 2半導体領域周辺の上記半導体 領域又は基板と交流的に結合させる第 4容量素子とを備え、 上記第 3容量素子と上記第 4容量素子は、上記第 2半導体領域の周辺 を取り囲み、 両者がほぼ対称的な形状となるように形成されてなること を特徴とする半導体集積回路装置。
3 1 . 請求の範囲第 3 0項において、
上記第 1半導体領域は方形の形状とされ、
上記第 1容量素子と第 2容量素子は p n接合を含むガードリングで構 成され、 上記方形の第 1半導体領域の 1つの対角線に対応して L字形に 対称的に形成されてなることを特徴とする半導体集積回路装置。
3 2 . 請求の範囲第 3 0項において、
上記第 1半導体領域は方形の形状とされ、
上記第 1容量素子と第 2容量素子は p n接合を含むガードリングで構 成され、 上記方形の第 1半導体領域を左右又は上下のいずれかに分ける 中心線対応してコ字形に対称的に形成されてなることを特徴とする半導
3 3 . 請求の範囲第 3 0項において、
上記第 1半導体領域周辺の上記半導体領域又は基板の電位と交流的に 結合させる第 1容量素子と、
上記第 1容量素子を通した電圧変化を増幅する反転増幅回路と、 上記反転増幅回路の出力信号を上記第 1半導体領域周辺の上記半導体 領域又は基板と交流的に結合させる第 1容量素子とを更に備え、 上記第 1容量素子と上記第 2容量素子は、 上記第 1半導体領域の周辺 を取り囲み、 両者がほぼ対称的な形状となるように形成されてなること を特徴とする半導体集積回路装置。
PCT/JP2002/000886 2001-06-27 2002-02-04 Dispositif de circuit integre a semiconducteur et procede de reduction du bruit Ceased WO2003003461A1 (fr)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003509536A JPWO2003003461A1 (ja) 2001-06-27 2002-02-04 半導体集積回路装置及び雑音低減方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001-193822 2001-06-27
JP2001193822 2001-06-27

Publications (1)

Publication Number Publication Date
WO2003003461A1 true WO2003003461A1 (fr) 2003-01-09

Family

ID=19032037

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2002/000886 Ceased WO2003003461A1 (fr) 2001-06-27 2002-02-04 Dispositif de circuit integre a semiconducteur et procede de reduction du bruit

Country Status (2)

Country Link
JP (1) JPWO2003003461A1 (ja)
WO (1) WO2003003461A1 (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006003729A1 (ja) * 2004-07-02 2006-01-12 Matsushita Electric Industrial Co., Ltd. 半導体集積回路
JP2006147684A (ja) * 2004-11-17 2006-06-08 Nec Electronics Corp 半導体装置
JP2007123345A (ja) * 2005-10-25 2007-05-17 Nec Electronics Corp 半導体装置
JP2007165868A (ja) * 2005-11-18 2007-06-28 Victor Co Of Japan Ltd 固体撮像装置
JP2014120593A (ja) * 2012-12-17 2014-06-30 Renesas Electronics Corp 半導体集積回路装置
JP2014134489A (ja) * 2013-01-11 2014-07-24 Denso Corp ノイズ検出装置
JP2015133527A (ja) * 2015-04-27 2015-07-23 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
WO2019229951A1 (ja) * 2018-05-31 2019-12-05 株式会社島津製作所 飛行時間型質量分析装置
WO2020195694A1 (ja) * 2019-03-28 2020-10-01 株式会社Ｓｃｒｅｅｎホールディングス 増幅回路

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2269049A (en) * 1992-07-13 1994-01-26 Samsung Electronics Co Ltd Semiconductor memory device
US5336915A (en) * 1991-01-09 1994-08-09 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device having analog circuit and digital circuit formed on one chip
JPH0884061A (ja) * 1994-09-14 1996-03-26 Hitachi Ltd 集積回路の雑音低減回路および雑音低減法
WO1998012750A1 (fr) * 1996-09-20 1998-03-26 Hitachi, Ltd. Composant de circuit integre a semi-conducteur
JPH11150432A (ja) * 1997-11-14 1999-06-02 Sharp Corp 反転増幅回路
JPH11233714A (ja) * 1998-02-10 1999-08-27 Hitachi Ltd 半導体集積回路の雑音低減方法及びその回路

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5336915A (en) * 1991-01-09 1994-08-09 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device having analog circuit and digital circuit formed on one chip
GB2269049A (en) * 1992-07-13 1994-01-26 Samsung Electronics Co Ltd Semiconductor memory device
JPH0884061A (ja) * 1994-09-14 1996-03-26 Hitachi Ltd 集積回路の雑音低減回路および雑音低減法
WO1998012750A1 (fr) * 1996-09-20 1998-03-26 Hitachi, Ltd. Composant de circuit integre a semi-conducteur
JPH11150432A (ja) * 1997-11-14 1999-06-02 Sharp Corp 反転増幅回路
JPH11233714A (ja) * 1998-02-10 1999-08-27 Hitachi Ltd 半導体集積回路の雑音低減方法及びその回路

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006003729A1 (ja) * 2004-07-02 2006-01-12 Matsushita Electric Industrial Co., Ltd. 半導体集積回路
JP2006147684A (ja) * 2004-11-17 2006-06-08 Nec Electronics Corp 半導体装置
JP2007123345A (ja) * 2005-10-25 2007-05-17 Nec Electronics Corp 半導体装置
JP2007165868A (ja) * 2005-11-18 2007-06-28 Victor Co Of Japan Ltd 固体撮像装置
US9230946B2 (en) 2012-12-17 2016-01-05 Renesas Electronics Corporation Semiconductor integrated circuit device
JP2014120593A (ja) * 2012-12-17 2014-06-30 Renesas Electronics Corp 半導体集積回路装置
JP2014134489A (ja) * 2013-01-11 2014-07-24 Denso Corp ノイズ検出装置
JP2015133527A (ja) * 2015-04-27 2015-07-23 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
WO2019229951A1 (ja) * 2018-05-31 2019-12-05 株式会社島津製作所 飛行時間型質量分析装置
CN112236841A (zh) * 2018-05-31 2021-01-15 株式会社岛津制作所 飞行时间质谱分析装置
JPWO2019229951A1 (ja) * 2018-05-31 2021-05-13 株式会社島津製作所 飛行時間型質量分析装置
WO2020195694A1 (ja) * 2019-03-28 2020-10-01 株式会社Ｓｃｒｅｅｎホールディングス 増幅回路
JPWO2020195694A1 (ja) * 2019-03-28 2021-11-18 株式会社Ｓｃｒｅｅｎホールディングス 増幅回路
JP7148102B2 (ja) 2019-03-28 2022-10-05 株式会社Ｓｃｒｅｅｎホールディングス 増幅回路

Also Published As

Publication number Publication date
JPWO2003003461A1 (ja) 2004-10-21

Similar Documents

Publication Publication Date Title
TW445723B (en) Voltage-controlled oscillator
Gulati et al. A low-power reconfigurable analog-to-digital converter
US8362934B2 (en) Comparator and analog/digital converter
US6140686A (en) Semiconductor integrated circuit device
US10505543B2 (en) Circuit architecture for a measuring arrangement, a level shifter circuit, a charge pump stage and a charge pump, and method for operating same
US20010052623A1 (en) Semiconductor integrated circuit
TWI448068B (zh) 低相位雜訊放大器電路
WO2003003461A1 (fr) Dispositif de circuit integre a semiconducteur et procede de reduction du bruit
JP2006211249A (ja) 電圧制御型発振器
CN103731099A (zh) 电压至电流转换器及压控振荡器
US10685802B2 (en) Circuit architecture for a measuring arrangement, a level converter circuit, a charge pump stage and a charge pump, and method for operating same
JP2011233945A (ja) デカップリング回路及び半導体集積回路
US20120249242A1 (en) Apparatus and methods for electronic amplification
US10171916B2 (en) System and method for a high-ohmic resistor
US8179196B2 (en) High voltage amplification using low breakdown voltage devices
JPH1188052A (ja) 温度補償型水晶発振器
JP3597961B2 (ja) 半導体集積回路装置
CN110336558B (zh) 振荡电路和集成电路
Hassanli et al. A low-power wide tuning-range CMOS current-controlled oscillator
JP2009089059A (ja) 受光回路
JP4440744B2 (ja) 温度補償型水晶発振器
JP4643838B2 (ja) 電圧制御発振器用集積回路
Dissanayake et al. Stacked transconductance boosting for ultra-low power 2.4 GHz RF front-end design
JPH0884061A (ja) 集積回路の雑音低減回路および雑音低減法
US5990754A (en) Phase and base potential converter and temperature-compensated crystal oscillator having the same

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): CN JP KR SG US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE TR

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2003509536

Country of ref document: JP

122 Ep: pct application non-entry in european phase