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WO2002017365A1 - Niedertemperatur-prozessierung ferroelektrischer strontium-wismuth-tantalat-schichten und herstellung ferroelektrischer bauelemente daraus - Google Patents

Niedertemperatur-prozessierung ferroelektrischer strontium-wismuth-tantalat-schichten und herstellung ferroelektrischer bauelemente daraus Download PDF

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WO2002017365A1
WO2002017365A1 PCT/DE2001/003160 DE0103160W WO0217365A1 WO 2002017365 A1 WO2002017365 A1 WO 2002017365A1 DE 0103160 W DE0103160 W DE 0103160W WO 0217365 A1 WO0217365 A1 WO 0217365A1
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WO
WIPO (PCT)
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ferroelectric
layer
sbt
sbtn
temperature
Prior art date
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Ceased
Application number
PCT/DE2001/003160
Other languages
English (en)
French (fr)
Inventor
Harald Bachhofer
Thomas Haneder
Oswald Spindler
Rainer Waser
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to EP01962657A priority Critical patent/EP1312107A1/de
Publication of WO2002017365A1 publication Critical patent/WO2002017365A1/de
Priority to US10/372,983 priority patent/US6815224B2/en
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02356—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment to change the morphology of the insulating layer, e.g. transformation of an amorphous layer into a crystalline layer
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    • H01L21/02197—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides the material having a perovskite structure, e.g. BaTiO3
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/682—Capacitors having no potential barriers having dielectrics comprising perovskite structures
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    • H10D1/682—Capacitors having no potential barriers having dielectrics comprising perovskite structures
    • H10D1/684—Capacitors having no potential barriers having dielectrics comprising perovskite structures the dielectrics comprising multiple layers, e.g. comprising buffer layers, seed layers or gradient layers

Definitions

  • the invention relates to a method for producing ferroelectric strontium ismuth tantalate (SBT), a method for producing a ferroelectric storage capacitor having such a ferroelectric SBT layer, a semiconductor memory having the storage capacitor and a method for producing a ferroelectric SBT layer semiconductor transistor.
  • SBT ferroelectric strontium ismuth tantalate
  • the tantalum portion can be at least partially replaced by the element niobium.
  • ferroelectric or paraelectric materials for various purposes. Layers of this type can be used as a substitute for the dielectric of a storage capacitor of a DRAM semiconductor memory, which normally consists of an oxide or nitride layer.
  • DRAM semiconductor memory which normally consists of an oxide or nitride layer.
  • FeRAMs lies on the one hand in the much higher dielectric constant of the ferroelectric material and on the other hand in the possibility of producing a non-volatile memory chip by means of the permanent polarization of the ferroelectric material.
  • Layer alternatively for the gate oxide layer can be formed as an insulation layer between the gate electrode and the channel section of the semiconductor surface, as a result of which a non-volatile memory transistor can be produced.
  • Strontium bismuth tantalate in the composition SrBi 2 Ta 2 0 9 (SBT) has been used as a ferroelectric material for some time.
  • SrBi 2 (Ta, Nb) 2 0 9 (SBTN) is known and can be deposited on a substrate, for example by means of an organometallic deposition process (MOCVD, MOD).
  • MOCVD organometallic deposition process
  • the SBT / SBTN is not deposited in the ferroelectric phase, but is only converted into the ferroelectric phase by a subsequent temperature treatment, the so-called ferro-anneal in an oxygen-containing atmosphere.
  • the temperatures required for this temperature treatment step are above 700 ° C according to the processes known to date. For this reason, inert electrode materials, such as platinum metals and their conductive oxides, must be used for the production of storage capacitors from this ferroelectric material.
  • the switching transistor When building a DRAM memory cell, there are essentially two different structural concepts, which have in common that the switching transistor is formed directly on the semiconductor substrate in a lower level and the memory capacitor is arranged in an upper level, both by an insulation layer lying between them are separated from each other.
  • stacked cell the switching transistor and the storage capacitor are arranged essentially directly one above the other, the lower electrode of the storage capacitor with the drain region of the MOS transistor being filled with a conductive material in the insulation layer molded contact hole (“plug”) is electrically connected.
  • the switching transistor and the storage capacitor are arranged offset from one another, the upper electrode of the storage capacitor being electrically connected to the drain region of the MOS transistor by means of two contact holes.
  • the difficulty of the first-mentioned concept lies in the necessity of arranging a diffusion barrier between the contact hole filled with polycrystalline silicon or tungsten and the lower electrode of the storage capacitor, which is usually made of platinum.
  • a MOS transistor 10 is first produced on a semiconductor substrate 1 by doping a drain region 11 and a source region 12 between which there is a channel 13, the conductivity of which can be controlled by a gate 14 arranged above the channel 13.
  • the gate 14 can be formed by or connected to a word line WL of the memory component is connected to a bit line BL of the memory component 10.
  • the MOS transistor 10 is then covered with a planarizing insulation layer 15, usually made of an oxide such as SiO 2.
  • the lower electrode layer 21 is arranged above a contact hole 30 filled with a conductive material such as polycrystalline silicon and is connected to the drain region 11 of the switching transistor 10 by means of this.
  • a diffusion barrier layer 25 is arranged between the lower electrode layer 21 and the contact hole 30, which prevents Si material from diffusing from the contact hole 30 into the ferroelectric layer 22 on the one hand and, on the other hand, that Bi / Bi 2 0 3 and oxygen from the ferroelectric Diffuse layer 22 into contact hole 30.
  • the silicon of the contact hole 30 can be oxidized and form a non-conductive SiO 2 layer. Since the lower electrode layer 21 usually consists of platinum, which has a columnar grain structure, this forms it Platinum layer only an insufficient barrier against these diffusion processes.
  • Diffusion barriers are often formed from titanium layers or Ti / TiN double layers. However, it is known that it is not resistant to a process temperature above 700 ° C., as is required in conventional manufacturing processes for the ferroelectric layer 22. So far there have been no technologically established diffusion barriers that are suitable for such high process temperatures.
  • An essential idea of the method according to the invention is to deposit the SBT or SBTN material in a non-stoichiometric composition, in particular to modify the nominal composition SrBi 2 Ta 2 0 9 or SrBi2 (Ta, Nb) 2 0 9 in such a way that the element bismuth is deposited with a higher proportion y.
  • the strontium component is designated by x and the bismuth component by y
  • the ranges 0.7 ⁇ x ⁇ 1.0 and 2.1 y y ⁇ 3.0 are provided for the variables x, y. With these proportion ranges, it is possible in a process step b.)
  • To carry out a temperature treatment at a temperature Ti below 700 ° C. perform and thus convert the SBT / SBTN material into a ferroelectric phase.
  • the temperature T x of the temperature treatment step required for the conversion into the ferroelectric phase drops.
  • excess bismuth should be driven out of the SBT / SBTN layer by a second temperature treatment step after the production of the ferroelectric phase.
  • This second temperature treatment step can be carried out at a temperature T 2 with 550 ° C. ⁇ T 2 ⁇ 700 ° C., the bismuth expelled from the ferroelectric material being removed at the same time by pumping out.
  • Bismuth escapes either in its elementary form or as a molecule Bi 2 0 3 .
  • the high vapor pressure of bismuth in the SBT leads to a partial pressure in the surrounding atmosphere. If the vaporized Bi atoms or molecules are repeatedly removed from the gas phase, the Bi excess in the layer can be effectively reduced. This can be done either by lowering the total pressure, by increasing the process gas flow rate and / or by increasing the annealing time.
  • 0 2 , N 2 , Ar or He can be used as process gases, the pressure preferably being below 100 Torr.
  • the method according to the invention also provides that the strontium content can be set to less than 1, since Sr deficient SBT increases the remanent polarization of the ferroelectric material.
  • the Sr component x can thus advantageously be set in a range between 0.7 and 0.9, preferably 0.85.
  • the method according to the invention it is thus possible to produce a ferroelectric layer in a compatible manner in an overall process for producing a complex one Integrate component.
  • a ferroelectric storage capacitor by first depositing a first electrode layer on a substrate, then producing a ferroelectric SBT or SBTN layer on the first electrode layer using the method according to the invention and finally depositing a second electrode layer on the ferroelectric layer.
  • the electrode layers can be produced from a platinum metal, in particular platinum, or an oxide of a platinum metal or another conductive oxide. If necessary, the electrode layers can also be produced from a conventional electrically conductive material at a sufficiently low temperature T of the temperature treatment step of the ferroelectric layer.
  • the invention also relates to a method for producing a semiconductor memory, in which a switching transistor is first formed on a semiconductor substrate, then an insulation layer is applied to the switching transistor and finally a ferroelectric storage capacitor is produced on the insulation layer as described above in such a way that one of the electrode layers of the storage capacitor is connected to the source or drain region of the switching transistor.
  • a diffusion barrier layer is inserted between the first electrode layer of the storage capacitor and the insulation layer.
  • the invention also relates to a method for producing a semiconductor transistor, in which source and drain regions are first formed on both sides of a channel region in a semiconductor surface, and then a ferroelectric SBT or SBTN layer according to the inventive method on the semiconductor surface above the channel region is manufactured and finally on the ferro electrical layer, a gate electrode layer is applied.
  • a Ce0 2 or Zr0 2 intermediate layer can be applied to the semiconductor surface above the channel region and the ferroelectric layer can then be produced on this intermediate layer.
  • 1 shows a DRAM semiconductor memory according to the “stacked cell , ⁇ concept.
  • FIG 3 shows a semiconductor transistor manufactured according to the invention with a ferroelectric layer as the gate insulation layer.
  • the switching transistor 10 is first formed in the semiconductor substrate 1 and then the structure is planarized with an insulation layer 15, whereupon a contact hole 30 is etched into the insulation layer 15 and this is filled with polycrystalline silicon.
  • a diffusion layer 25 is then applied over the contact hole 30 and a first electrode layer 21 made of platinum is applied thereon, and the diffusion layer 25 and the first electrode layer 21 are structured together.
  • a ferroelectric layer 22 is then applied to the electrode layer 21 and the diffusion layer 25 and covers them completely on their side walls and is structured laterally outside of them.
  • a second electrode layer 23 made of platinum is applied to the ferroelectric layer 22 and is optionally structured together with the ferroelectric layer 22.
  • a suitable diffusion barrier layer 25 can be selected which withstands this lower process temperature.
  • the diffusion barrier layer 25 can be, for example, a titanium layer or a Ti / TiN double layer.
  • the temperature i for the temperature treatment step on the ferroelectric layer 22 can be chosen to be so low that platinum metals do not necessarily have to be selected for the electrode layers 21 and 23, but the latter can optionally consist of conventional conductive materials.
  • HTXRD High-temperature X-ray diffractograms
  • Electrodes Metallic bismuth at the grain boundaries leads to the degraded electrical property and possibly to a short circuit of the capacitor. It is therefore necessary to carry out the second temperature treatment step after conversion of the material into the ferroelectric phase, starting with a bismuth fraction y of 2.3, and thus to drive off excess bismuth material.
  • FIG. 3 shows a semiconductor transistor 5 produced according to the invention in cross section through the drain, gate and source regions.
  • n + -doped source and Drain regions 52 and 53 are formed, which define a channel region 54 between them.
  • a thin intermediate layer 55 made of Ce0 2 , Zr0 2 , Al 2 0 3 , La 2 0 3 , Ta 2 0 5 or zirconium silicate is applied to the semiconductor surface.
  • the ferroelectric layer 56 is then deposited on this intermediate layer 55 by the method according to the invention and subjected to a temperature treatment process.
  • the gate electrode 57 is then deposited onto the ferroelectric layer 56, whereupon the layers 55 to 57 are preferably structured together.

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Abstract

Bei einem Verfahren zur Herstellung von ferroelektrischem Strontium-Wismuth-Tantalat mit den Zusammensetzungen SrxBiyTa2O9 (SBT) oder SrxBiy(Ta, Nb)2O9 (SBTN) wird das Element Strontium, das normalerweise in einem Anteil y = 2 vorliegt, mit einem Überschuss in einem Bereich 2,1 ≤ y ≤ 3,0 bereitgestellt. Dadurch wird es möglich, den Temperaturbehandlungsschritt zur Überführung des abgeschiedenen Materials in die ferroelektrische Phase bei einer Temperatur T1 unterhalb von 700 °C durchzuführen. Zusätzlich kann der Strontium-Anteil x von seinem Nominalwert 1 bis 0,7 erniedrigt werden.

Description

tsescnreiDung
Niedertemperatur-Prozessierung ferroelektrischer Strontium- Wismuth-Tantalat-Schichten und Herstellung ferroelektrischer Bauelemente daraus
Die Erfindung betrifft ein Verfahren zur Herstellung von ferroelektrischem Strontium- ismuth-Tantalat (SBT) , ein Verfahren zur Herstellung eines eine derartige ferroelektrische SBT-Schicht aufweisenden ferroelektrischen Speicherkondensators, eines den Speicherkondensator aufweisenden Halbleiterspeichers und ein Verfahren zur Herstellung eines eine ferroelektrische SBT-Schicht aufweisenden Halbleitertransistors. In dem Strontium-Wismuth-Tantalat-Material kann der Tantal- Anteil mindestens teilweise durch das Element Niob ersetzt werde .
In der Halbleiter-, insbesondere der Silizium-Technologie ist es mittlerweile bekannt, für verschiedene Zwecke ferro- oder paraelektrische Materialien einzusetzen. Derartige Schichten können ersatzweise für das normalerweise aus einer Oxid- oder Nitridschicht bestehende Dielektrikum eines Speicherkondensators eines DRAM-Halbleiterspeichers verwendet werden. Der Vorteil dieser sogenannten FeRAMs liegt zum einen in der sehr viel höheren Dielektrizitätskonstante des ferroelektrischen Materials und zum anderen in der Möglichkeit, mittels der re- manenten Polarisation des ferroelektrischen Materials einen nicht-flüchtigen Speicherbaustein herzustellen.
Ferner kann bei MOS-Transistoren eine ferroelektrische
Schicht ersatzweise für die Gate-Oxidschicht als Isolationsschicht zwischen der Gate-Elektrode und dem Kanalabschnitt der Halbleiteroberfläche gebildet werden, wodurch ein nicht- flüchtiger Speichertransistor hergestellt werden kann.
Als ferroelektrisches Material ist seit einiger Zeit Strontium-Wismuth-Tantalat in der Zusammensetzung SrBi2Ta209 (SBT) oder SrBi2(Ta, Nb) 209 (SBTN) bekannt und kann beispielsweise mittels eines metallorganischen Abscheideverfahrens (MOCVD, MOD) auf einem Substrat abgeschieden werden. Das SBT/SBTN wird jedoch in der Regel nicht in der ferroelektrischen Phase abgeschieden, sondern erst durch eine nachfolgende Temperaturbehandlung, den sogenannten Ferro-Anneal in einer sauer- stoffhaltigen Atmosphäre in die ferroelektrische Phase überführt. Die für diesen Temperaturbehandlungsschritt benötigten Temperaturen liegen nach den bisher bekannt gewordenen Ver- fahren oberhalb von 700°C. Aus diesem Grund müssen für die Herstellung von Speicherkondensatoren aus diesem ferroelektrischem Material inerte Elektrodenmaterialien, wie beispielsweise Platinmetalle und deren leitfähige Oxide eingesetzt werden.
Beim Aufbau einer DRAM-Speicherzelle gibt es im wesentlichen zwei verschiedene Strukturkonzepte, denen gemeinsam ist, daß der Schalttransistor in einer unteren Ebene unmittelbar auf dem Halbleitersubstrat geformt ist und der Speicherkondensa- tor in einer oberen Ebene angeordnet ist, wobei beide durch eine dazwischen liegende Isolationsschicht voneinander getrennt sind. Gemäß einem ersten Strukturkonzept („Stacked cell") sind der Schalttransistor und der Speicherkondensator im wesentlichen direkt übereinander angeordnet, wobei die un- tere Elektrode des Speicherkondensators mit dem Drain-Gebiet des MOS-Transistors durch ein mit einem leitfähigen Material gefülltes, in der Isolationsschicht geformtes Kontaktloch („Plug") elektrisch verbunden ist. Gemäß einem zweiten Strukturkonzept („Offset cell") sind der Schalttransistor und der Speicherkondensator voneinander versetzt angeordnet, wobei die obere Elektrode des Speicherkondensators durch zwei Kontaktlöcher mit dem Drain-Gebiet des MOS-Transistors elektrisch verbunden ist.
Aufgrund des erheblich niedrigeren Platzbedarfs des „Stacked cell"-Konzepts müßte diesem normalerweise in jedem Fall der Vorzug vor dem „Offset cell"-Konzept gegeben werden. Die Schwierigkeit des erstgenannten Konzepts liegt jedoch in der Notwendigkeit der Anordnung einer Diffusionsbarriere zwischen dem mit polykristallinem Silizium oder Wolfram gefüllten Kontaktloch und der unteren, üblicherweise aus Platin bestehen- den Elektrode des Speicherkondensators .
In der Fig. 1 ist eine DRAM-Speicherzelle nach dem „Stacked cell"-Konzept dargestellt. Auf einem Halbleitersubstrat 1 wird zunächst ein MOS-Transistor 10 dadurch hergestellt, in- dem durch Dotierung ein Drain-Gebiet 11 und ein Source-Gebiet 12 gebildet werden, zwischen denen ein Kanal 13 besteht, der durch ein über dem Kanal 13 angeordnetes Gate 14 in seiner Leitfähigkeit gesteuert werden kann. Das Gate 14 kann durch eine Wortleitung WL des Speicherbauelements gebildet oder mit dieser verbunden sein. Das Source-Gebiet 12 ist mit einer Bit-Leitung BL des Speicherbauelements verbunden. Der MOS- Transistor 10 wird anschließend mit einer planarisierenden Isolationsschicht 15, üblicherweise aus einem Oxid wie Si02, bedeckt. Auf dieser Isolationsschicht 15 wird ein Speicher- kondensator 20 geformt, welcher im wesentlichen eine untere
Elektrodenschicht 21, eine ferroelektrische Schicht 22 und eine obere Elektrodenschicht 23 aufweist. Die untere Elektrodenschicht 21 ist dabei oberhalb eines mit einem leitfähigen Material wie polykristallinem Silizium gefüllten Kontaktlo- ches 30 angeordnet und mittels diesem mit dem Drain-Gebiet 11 des Schalttransistors 10 verbunden. Zwischen der unteren Elektrodenschicht 21 und dem Kontaktloch 30 ist eine Diffusionsbarrierenschicht 25 angeordnet, die verhindert, daß einerseits Si-Material aus dem Kontaktloch 30 in die ferroelektri- sehe Schicht 22 diffundiert und andererseits, daß Bi/Bi203 und Sauerstoff aus der ferroelektrischen Schicht 22 in das Kontaktloch 30 diffundieren. Insbesondere durch letzteren Vorgang kann das Silizium des Kontaktlochs 30 aufoxidiert werden und eine nicht-leitende Si02-Schicht bilden. Da die untere Elektrodenschicht 21 gewöhnlich aus Platin besteht, welches eine kolumnare Kornstruktur aufweist, bildet diese Platinschicht nur eine ungenügende Barriere gegen diese Diffusionsvorgänge .
Diffusionsbarrieren werden häufig aus Titanschichten oder Ti/TiN-Doppelschichten gebildet. Es ist jedoch bekannt, daß diese gegen eine Prozeßtemperatur oberhalb 700°C, wie sie bei konventionellen Herstellungsverfahren der ferroelektrischen Schicht 22 benötigt werden, nicht beständig ist. Überhaupt gibt es bislang keine technologisch etablierten Diffusions- barrieren, die für derart hohe Prozeßtemperaturen geeignet sind.
Es ist daher Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung von ferroelektrischem Strontium-Wismuth- Tantalat anzugeben, welches in einen Prozeß zur Herstellung eines Bauelements wie eines Speicherkondensators integriert werden kann und nicht zu Schädigungen anderer bereits vorhandener Materialien führt. Insbesondere ist es Aufgabe der vorliegenden Erfindung, ein derartiges Verfahren anzugeben, bei welchem der Temperaturbehandlungsschritt bei einer niedrigeren Temperatur durchgeführt werden kann.
Diese Aufgabe wird durch ein Verfahren nach den Merkmalen des Patentanspruchs 1 gelöst. Vorteilhafte Weiterbildungen dieses Verfahrens sind Gegenstand der abhängigen Unteransprüche .
Ein wesentlicher Gedanke des erfindungsgemäßen Verfahrens besteht darin, das SBT- oder SBTN-Material in einer nicht- stöchiometrischen Zusammensetzung abzuscheiden, insbesondere die nominelle Zusammensetzung SrBi2Ta209 bzw. SrBi2 (Ta, Nb) 209 derart zu modifizieren, daß das Element Wismuth mit einem höheren Anteil y abgeschieden wird. Wenn insbesondere der Strontium-Anteil mit x bezeichnet wird und der Wismuth-Anteil mit y, so sind für die Variablen x, y die Bereiche 0,7 ≤ x < 1,0 und 2,1 ≤ y < 3,0 vorgesehen. Mit diesen Anteilsbereichen ist es möglich, in einem Verfahrensschritt b.) eine Temperaturbehandlung bei einer Temperatur Ti unterhalb von 700°C durchzuführen und somit das SBT-/SBTN-Material in eine ferroelektrische Phase zu überführen.
Mit steigendem Wismuth-Anteil y sinkt die für die Umwandlung in die ferroelektrische Phase notwendige Temperatur Tx des Temperaturbehandlungsschritts. Insbesondere ist es möglich, für einen Wismuth-Anteil y ≥ 2,4, eine Temperatur Ti ≤ 660°C zu verwenden.
Gegebenenfalls sollte überschüssiges Wismuth nach Herstellung der ferroelektrischen Phase durch einen zweiten Temperaturbehandlungsschritt aus der SBT-/SBTN-Schicht ausgetrieben werden. Dieser zweite Temperaturbehandlungsschritt kann bei einer Temperatur T2 mit 550°C < T2 < 700°C durchgeführt werden, wobei gleichzeitig das aus dem ferroelektrischen Material ausgetriebene Wismuth durch Abpumpen entfernt wird. Wismuth entweicht dabei entweder in seiner elementaren Form oder als Molekül Bi203. Der hohe Dampfdruck des Wismuth im SBT führt zu einem Partialdruck in der umgebenden Atmosphäre. Entfernt man die verdampften Bi-Atome oder -moleküle immer wieder aus der Gasphase, läßt sich der Bi-Überschuß in der Schicht effektiv verringern. Dies kann entweder durch eine Erniedrigung des Gesamtdrucks, durch eine Erhöhung der Prozeßgasflußrate und/oder durch eine erhöhte Temperzeit geschehen. Als Prozeß- gase können dabei 02, N2, Ar oder He verwendet werden, wobei der Druck vorzugsweise unterhalb von 100 Torr liegt.
Das erfindungsgemäße Verfahren sieht auch vor, das der Strontium-Anteil geringer als 1 eingestellt werden kann, da Sr- defizitäres SBT die remanente Polarisation des ferroelektrischen Materials erhöht. Der Sr-Anteil x kann somit vorteilhafterweise in einem Bereich zwischen 0,7 und 0,9, vorzugsweise 0,85, eingestellt werden.
Mit dem erfindungsgemäßen Verfahren ist es somit möglich, die Herstellung einer ferroelektrischen Schicht in verträglicher Weise in einem Gesamtprozeß zur Herstellung eines komplexen Bauelements einzubinden. Insbesondere ist es möglich, einen ferroelektrischen Speicherkondensator herzustellen, indem zunächst auf einem Substrat eine erste Elektrodenschicht abgeschieden wird, anschließend auf der ersten Elektrodenschicht eine ferroelektrische SBT oder SBTN-Schicht nach dem erfindungsgemäßen Verfahren herzustellen und schließlich auf der ferroelektrischen Schicht eine zweite Elektrodenschicht abzuscheiden. Die Elektrodenschichten können aus einem Platinmetall, insbesondere Platin, oder einem Oxid eines Platinme- talls oder einem anderen leitfähigen Oxid hergestellt werden. Gegebenenfalls können die Elektrodenschichten auch bei ausreichend niedriger Temperatur T des Temperaturbehandlungs- schrittes der ferroelektrischen Schicht aus einem konventionellen elektrisch leitfähigen Material hergestellt werden.
Die Erfindung bezieht sich ebenso auf ein Verfahren zur Herstellung eines Halbleiterspeichers, bei welchem zunächst auf einem Halbleitersubstrat ein Schalttransistor ausgebildet wird, anschließend auf dem Schalttransistor eine Isolations- Schicht aufgebracht wird und schließlich auf der Isolationsschicht wie vorstehend beschrieben ein ferroelektrischer Speicherkondensator derart hergestellt wird, daß eine der Elektrodenschichten des Speicherkondensators mit dem Source- oder dem Drain-Gebiet des Schalttransistors verbunden ist. Für den Fall der Herstellung eines Halbleiterspeichers nach dem „Stacked Cell,λ-Konzept kann vorgesehen sein, daß zwischen die erste Elektrodenschicht des Speicherkondensators und die Isolationsschicht eine Diffusionsbarrierenschicht eingefügt wird.
Die Erfindung betrifft ebenso ein Verfahren zur Herstellung eines Halbleitertransistors, bei welchem zunächst in einer Halbleiteroberfläche Source- und Drain-Bereiche beidseits eines Kanalbereichs ausgebildet werden, anschließend eine fer- roelektrische SBT- oder SBTN-Schicht nach dem erfindungsgemäßen Verfahren auf der Halbleiteroberfläche oberhalb des Kanalbereichs hergestellt wird und schließlich auf der ferro- elektrischen Schicht eine Gate-Elektrodenschicht aufgebracht wird. Zusätzlich kann vor der Herstellung der ferroelektrischen Schicht eine Ce02- oder Zr02-Zwischenschicht auf der Halbleiteroberfläche über dem Kanalbereich aufgebracht werden und die ferroelektrische Schicht anschließend auf dieser Zwischenschicht hergestellt werden. Im folgenden wird die vorliegende Erfindung anhand der Zeichnungen noch näher erläutert. Es zeigen:
Fig. 1 ein DRAM-Halbleiterspeicher nach dem „Stacked cell,Λ- Konzept ;
Fig. 2 die funktionale Abhängigkeit der Anneal-Temperatur Ti von dem Wismuth-Anteil y;
Fig. 3 ein erfindungsgemäß hergestellter Halbleitertransistor mit einer ferroelektrischen Schicht als Gate- Isolationsschicht .
Wie bereits erläutert, wird zunächst der Schalttransistor 10 in dem Halbleitersubstrat 1 geformt und anschließend die Struktur mit einer Isolationsschicht 15 planarisiert, worauf in die Isolationsschicht 15 ein Kontaktloch 30 geätzt wird und dieses mit polykristallinem Silizium aufgefüllt wird. Dann wird über dem Kontaktloch 30 eine Diffusionsschicht 25 und auf dieser eine erste Elektrodenschicht 21 aus Platin aufgebracht und die Diffusionsschicht 25 und die erste Elektrodenschicht 21 gemeinsam strukturiert. Nach dem erfindungsgemäßen Verfahren wird dann eine ferroelektrische Schicht 22 auf die Elektrodenschicht 21 und die Diffusionsschicht 25 aufgebracht und bedeckt diese vollständig an ihren Seitenwänden und wird lateral außerhalb davon strukturiert. Schließlich wird auf die ferroelektrische Schicht 22 eine zweite Elektrodenschicht 23 aus Platin aufgebracht und wird gegebe- nenfalls gemeinsam mit der ferroelektrischen Schicht 22 strukturiert . Dadurch daß nunmehr für den an der ferroelektrischen Schicht 22 vorzunehmenden Temperaturbehandlungsschritt eine Temperatur unterhalb von 700°C, gegebenenfalls unterhalb 660°C verwendet werden kann, kann eine geeignete Diffusionsbarrieren- Schicht 25 ausgewählt werden, die dieser niedrigeren Prozeßtemperatur standhält. Die Diffusionsbarrierenschicht 25 kann beispielsweise eine Titanschicht oder eine Ti/TiN-Doppel- schicht sein.
Gegebenenfalls kann die Temperatur i für den Temperaturbehandlungsschritt an der ferroelektrischen Schicht 22 so niedrig gewählt werden, daß für die Elektrodenschichten 21 und 23 nicht notwendigerweise Platinmetalle ausgewählt werden müssen, sondern letztere gegebenenfalls aus gewöhnlichen leitfä- higen Materialien bestehen können.
Hochtemperatur-Röntgendiffraktogramme (HTXRD) haben gezeigt, daß die zur Phasentransformation in die ferroelektrische Phase notwendige Temperatur Ti mit zunehmendem Wismuth-Gehalt abnimmt. In der Fig. 2 ist diese Temperatur Tx in ihrer funktionalen Abhängigkeit von dem Wismuth-Gehalt y bei einem Strontium-Anteil von x = 0,85 dargestellt. Wie zu sehen ist, kann bei y = 2,45 eine Temperatur Tx = 650°C erreicht werden. Befindet sich jedoch zuviel Wismuth im SBT-Material, segre- giert dieses vermehrt an die Korngrenzen und zu den beiden
Elektroden. Metallisches Wismuth an den Korngrenzen führt zu der degradierten elektrischen Eigenschaft und eventuell zu einem Kurzschluß des Kondensators. Daher ist es erforderlich, etwa ab einem Wismuth-Anteil y von 2,3, den zweiten Tempera- turbehandlungsschritt nach Umwandlung des Materials in die ferroelektrische Phase durchzuführen und somit überschüssiges Wismuth-Material auszutreiben.
In der Fig. 3 ist schließlich noch ein erfindungsgemäß herge- stellter Halbleitertransistor 5 im Querschnitt durch die Drain-, Gate- und Source-Bereiche dargestellt. In ein p- leitendes Silizium-Substrat werden n+-dotierte Source- und Drain-Bereiche 52 und 53 gebildet, die zwischen sich einen Kanalbereich 54 definieren. Oberhalb des Kanalbereichs 54 wird auf die Halbleiteroberfläche eine dünne Zwischenschicht 55 aus Ce02, Zr02, Al203, La203, Ta205 oder Zirkoniumsilikat aufgebracht. Auf dieser Zwischenschicht 55 wird dann die ferroelektrische Schicht 56 nach dem erfindungsgemäßen Verfahren abgeschieden und einem Temperaturbehandlungsprozeß unterzogen. Anschließend erfolgt noch die Abscheidung der Gate- Elektrode 57 auf die ferroelektrische Schicht 56, worauf die Schichten 55 bis 57 vorzugsweise gemeinsam strukturiert werden.

Claims

Patentansprüche
1. Verfahren zur Herstellung von ferroelektrischem SrxBiyTa209 (SBT) oder SrxBiy(Ta, Nb) 209 (SBTN), mit den Verfahrensschrit- ten: a.) Abscheiden von SBT oder SBTN mit 0,7 ≤ x < 1 und 2,1 ≤ y
<3,0 auf einem Substrat, und b.) Durchführen eines Temperaturbehandlungsschritts bei einer Temperatur Ti unterhalb von 700°C, bis das SBT/SBTN eine ferroelektrische Phase angenommen hat.
2. Verfahren nach Anspruch 1 , d a d u r c h g e k e n n z e i c h n e t, daß nach dem Verfahrensschritt b.) ein zweiter Temperaturbe- handlungsschritt bei einer Temperatur T2 mit 550°C ≤ T2 < 700°C durchgeführt wird, wobei gleichzeitig von der ferroelektrischen Schicht abgedampftes Wismuth durch Abpumpen entfernt wird.
3. Verfahren nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß im Verfahrensschritt a.) y ≥ 2,4 und im Verfahrensschritt b.) Ti < 660°C ist.
4. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß der Anteil x im Bereich 0,7 ≤ x < 0,9, vorzugsweise bei x = 0,85 liegt.
5. Verfahren zur Herstellung eines ferroelektrischen Speicherkondensators (20) , mit den Verfahrensschritten:
Abscheiden einer ersten Elektrodenschicht (21) auf einem
Substrat (25) ,
Herstellen einer ferroelektrischen SBT- oder SBTN-Schicht (22) nach einem der Ansprüche 1 bis 4 auf der ersten
Elektrodenschicht (21) , Abscheiden einer zweiten Elektrodenschicht (23) auf der ferroelektrischen Schicht (22) .
6. Verfahren zur Herstellung eines Halbleiterspeichers, mit den Verfahrensschritten:
Ausbilden eines Schalttransistors (10) auf einem Halbleitersubstrat (1) ,
Aufbringen einer Isolationsschicht (15) auf den Schalt- transistor (10) , - Herstellen eines ferroelektrischen Speicherkondensators
(20) gemäß Anspruch 5 auf der Isolationsschicht (15) derart, daß eine der Elektrodenschichten (21, 23) des Speicherkondensators (20) mit dem Source-Bereich (12) oder dem Drain-Bereich (11) des Schalttransistors (10) verbun- den ist.
7. Verfahren nach einem der Ansprüche 5 oder 6, d a d u r c h g e k e n n z e i c h n e t, daß die Elektrodenschichten (21, 23) ein Platinmetall, insbe- sondere Platin, ein Oxid eines Platinmetalls oder ein anderes leitfähiges Oxid aufweisen.
8. Verfahren zur Herstellung eines Halbleitertransistors (50) , mit den Verfahrensschritten: - Ausbilden von Source- und Drain-Bereichen (52, 53) beid- seits eines Kanalbereichs (54) in einer Oberfläche eines Halbleitersubstrats (51) ,
Herstellen einer ferroelektrischen SBT- oder SBTN-Schicht (56) gemäß einem der Ansprüche 1 bis 4 auf der Oberfläche des Halbleitersubstrats (51) über dem Kanalbereich (54) , Aufbringen einer Gate-Elektrodenschicht (57) auf der ferroelektrischen Schicht (56) .
9. Verfahren nach Anspruch 8 , d a d u r c h g e k e n n z e i c hn e t, daß vor der Herstellung der ferroelektrischen Schicht (56) eine Ce02- oder Zr02-Zwischenschicht (55) auf der Ober- fläche des Halbleitersubstrats (51) über dem Kanalbereich
(54) aufgebracht wird, und die ferroelektrische Schicht (56) auf der Zwischenschicht
(55) hergestellt wird.
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