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WO1997033372A1 - Schwellwertlogik mit verbessertem signal-rausch-abstand - Google Patents

Schwellwertlogik mit verbessertem signal-rausch-abstand Download PDF

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WO1997033372A1
WO1997033372A1 PCT/DE1997/000355 DE9700355W WO9733372A1 WO 1997033372 A1 WO1997033372 A1 WO 1997033372A1 DE 9700355 W DE9700355 W DE 9700355W WO 9733372 A1 WO9733372 A1 WO 9733372A1
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neuron transistor
evaluator
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Werner Weber
Roland Thewes
Andreas Luck
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Siemens Corp
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Siemens AG
Siemens Corp
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    • G06F2207/4818—Threshold devices
    • G06F2207/4826—Threshold devices using transistors having multiple electrodes of the same type, e.g. multi-emitter devices, neuron-MOS devices

Definitions

  • Logic functions can be implemented, for example, by transistor-transistor logic (TTL), by emitter-coupled logic (ECL), by complementary MOS logic (CMOS), but also by so-called threshold logic with neuron MOS transistors.
  • Threshold logic modules can be used for simple logic links, but also e.g. Full adders, multipliers and more complex units are realized.
  • the main advantages of the threshold logic lie in the small number of transistors required and in the comparatively high operating speed.
  • Known threshold logic circuits are usually more susceptible to interference than known other types of logic.
  • the object on which the invention is based is now to specify a threshold value logic circuit whose signal-to-noise ratio is improved compared to conventional threshold value logic circuits.
  • the drawing shows a threshold logic according to the invention using the example of a multiplier.
  • the multiplier has a non-inverting circuit branch S, an inverting circuit branch S ', an evaluation subcircuit BC for a carry c ⁇ + i or C ⁇ + ⁇ and a further evaluation subcircuit BS for a total result SJ_ + I.
  • the evaluation subcircuit BC has two p-channel transistors 1 and 3 and three n-channel transistors 2, 4 and 5, the two transistors 1 and 2 and the two transistors 3 and 4 being connected in series are and each form an inverter stage and the gates of transistors 2 and 4 are connected via transistor 5.
  • a connection of transistor 1 and transistor 3 is in each case connected to VDD.
  • a connection of the transistor 2 represents a comparison connection B1 'of the circuit BC and a connection of the transistor 4 represents an evaluation connection B1 of the circuit BC.
  • the connection node between the transistors 1 and 2 is connected to the gates of the transistors 3 and 4 and the connection ⁇ coupling node of transistors 3 and 4 cross-coupled with the gates of transistors 1 and 2, the connecting node between transistors 1 and 2 the carry signal c ⁇ +1 and the connecting node of transistors 3 and 4 the inverted carry signal i + i leads.
  • the gate of the transistor 5 is driven by the clock signal ⁇ c and enables the circuit BC to be reset.
  • the evaluation subcircuit BS which has two p-channel transistors 11, 13 and three n-channel transistors 12, 14 and 15, a connection point of the transistors 11 and 12 carrying a sum output signal s ⁇ + i ,
  • a connection of the transistor 12 represents a comparison connection B2 ',
  • a connection of the transistor 14 represents a connection B2 of the evaluation circuit BS and the gate of the transistor 15 can be controlled by a clock ⁇ s .
  • the circuit branch S here contains, for example, a neuron transistor NT1 and a neuron transistor NT2, a first connection of the neutron transistor NT1 being connected to the evaluator connection B1 and a second connection of the neuron transistor NT1 having a reference potential VSS, and a first connection of the neuron transistor NT2 with the evaluator connection B2 and a second connection of the neuron transistor NT2 are also connected to the reference potential VSS.
  • Non-inverting inputs E which in the case of the multiplier consist of multi plikand a ⁇ _, multiplier a 2 , carry of the previous stage c ⁇ and sum s ⁇ of the previous stage are connected to gates of the neuron transistors NT1 and NT2.
  • a gate of the neuron transistor NT1 is connected to the reference potential VSS.
  • transistor NT2 a gate is connected to the output for the inverted carry signal Cj_ + ] _ and a gate of transistor NT2 is connected to reference potential VSS.
  • the gates of the neuron transistors can be directed differently.
  • the inverting circuit branch S ' is basically constructed in exactly the same way as the circuit branch S.
  • At least one evaluator subcircuit, a non-inverting circuit branch S with at least one neuron transistor and a preferably identical inverting circuit branch S 'with at least one neuron transistor are provided, with a first connection of the at least one new one ⁇ ron transistor of the circuit branch S is indirectly or directly connected to a first evaluator connection and a second connection of the neuron transistor of the circuit branch S is directly or indirectly connected to reference potential and a first connection of the at least one neuron transistor of the inverting circuit branch S 'is directly or indirectly ⁇ is directly or indirectly connected to a reference terminal of the evaluation circuit and a second terminal of the at least one neuron transistor of the inverting circuit branch S '.
  • a neuron transistor is used, for example connected via an "ordinary" MOS transistor or a further neutron transistor.
  • the gates of the inverting circuit branch S ' are supplied with signals which are inverse to the signals at the gates of the at least one neuron transistor of the non-inverting circuit branch S, insofar as the respective gate is not charged with a coordination tension.
  • the gates applied with the correction voltages VDD or VSS in the above example serve to shift the switching threshold and, depending on the logic function sought, can also be controlled with correction voltages other than VDD or VSS.
  • correction voltages By appropriately selecting the correction voltages, differently constructed circuit branches S and S 'are basically also possible.

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Abstract

Der Anmeldungsgegenstand betrifft eine Schwellwertlogik, bei der ein nichtinvertierender Schaltungszweig (S) und ein invertierender Schaltungszweig (S') mit mindestens einer vergleichenden Bewerterteilschaltung (BC, BS) verbunden sind, wobei der nichtinvertierende Schaltungszweig und der invertierende Schaltungszweig vorzugsweise gleich aufgebaut sind und jeweils mindestens einen Neurontransistor (NT1, NT1') enthalten und wobei die entsprechenden Neurontransistorgates im nichtinvertierenden und im invertierenden Schaltungszweig zueinander invers angesteuert werden.

Description

Beschreibung
Schwellwertlogik mit verbessertem Signal-Rausch-Abstand
Logikfunktionen können beispielsweise durch eine Transistor- Transistor-Logik (TTL) , durch eine emittergekoppelte Logik (ECL) , durch eine komplementäre MOS-Logik (CMOS) , aber auch mit einer sog. Schwellwertlogik mit Neuron-MOS-Transistoren realisiert werden. Mit Schwellwertlogikbausteinen können so- wohl einfache Logikverknüpfungen, aber auch z.B. Volladdie¬ rer, Multiplizierer und komplexere Einheiten realisiert wer¬ den. Wesentliche Vorteile der Schwellwertlogik liegen vor al¬ lem in der geringen Anzahl benötigter Transistoren und in der vergleichsweise hohen Arbeitsgeschwindigkeit. Bei bekannten Schaltungen der Schwellwertlogik ist die Störempfindlichkeit meist größer als bei bekannten anderen Logikarten.
Die der Erfindung zugrundeliegende Aufgabe liegt nun darin, eine Schwellwertlogikschaltung anzugeben, deren Signal- Rausch-Abstand gegenüber herkömmlichen Schwellwertlogikschal- tungen verbessert ist.
Diese Aufgabe wird erfindungsgemäß durch die im Patentan¬ spruch 1 angegebenen Merkmale gelöst. Die Unteransprüche be- treffen vorteilhafte Ausgestaltungen der Erfindung.
Die Erfindung wird nachfolgend anhand der Zeichnung näher er¬ läutert.
Die Zeichnung zeigt eine erfindungsgemäße Schwellwertlogik am Beispiel eines Multiplizierers. Der Multiplizierer weist ei¬ nen nichtinvertierenden Schaltungszweig S, einen invertie¬ renden Schaltungszweig S', eine Bewertungsteilschaltung BC für einen Übertrag c^+i bzw. Cά+χund eine weitere Bewer- tungsteilschaltung BS für ein Summenergebnis SJ_+I. Die Bewertungsteilschaltung BC weist zwei p-Kanal-Transisto¬ ren 1 und 3 und drei n-Kanal-Transistoren 2, 4 und 5 auf, wo¬ bei die beiden Transistoren 1 und 2 sowie die beiden Transi¬ storen 3 und 4 in Reihe geschaltet sind und jeweils eine In- verterstufe bilden und wobei die Gates der Transistoren 2 und 4 über den Transistor 5 verbunden sind. Ein Anschluß des Transistors 1 und des Transistors 3 ist jeweils mit VDD ver¬ bunden. Ein Anschluß des Transistors 2 stellt einen Ver¬ gleichsanschluß Bl' der Schaltung BC und ein Anschluß des Transistors 4 stellt einen Bewerteranschluß Bl der Schaltung BC dar. Der Verbindungsknoten zwischen den Transistoren 1 und 2 ist mit den Gates der Transistoren 3 und 4 und der Verbin¬ dungsknoten der Transistoren 3 und 4 mit den Gates der Tran¬ sistoren 1 und 2 kreuzweise verkoppelt, wobei der Verbin- dungsknoten zwischen den Transistoren 1 und 2 das Übertrags- signal c^+1 und der Verbindungsknoten der Transistoren 3 und 4 das invertierte Übertragesignal i+i führt. Das Gate des Transistors 5 ist mit dem Taktsignal Φc angesteuert und er¬ möglicht ein Rücksetzen der Schaltung BC. Entsprechendes gilt für die Bewerterteilschaltung BS, die zwei p-Kanal-Transisto¬ ren 11, 13 und drei n-Kanal-Transistoren 12, 14 und 15 auf¬ weist, wobei ein Verbindungspunkt der Transistoren 11 und 12 ein Summenausgangssignal s^+i führt, ein Anschluß des Transi¬ stors 12 einen Vergleichsanschluß B2', ein Anschluß des Tran- sistors 14 einen Anschluß B2 der Bewerterschaltung BS dar¬ stellt und das Gate des Transistors 15 durch einen Takt Φs ansteuerbar ist.
Der Schaltungszweig S enthält hier beispielhaft einen Neuron- transistor NT1 und einen Neurontransistor NT2, wobei ein er¬ ster Anschluß des Neutrontransistors NT1 mit dem Bewerteran¬ schluß Bl und ein zweiter Anschluß des Neurontransistors NT1 mit Bezugspotential VSS verbunden ist und wobei ein erster Anschluß des Neurontransistors NT2 mit dem Bewerteranschluß B2 und ein zweiter Anschluß des Neurontransistors NT2 eben¬ falls mit Bezugspotential VSS verbunden sind. Nichtinvertie- rende Eingänge E, die im Falle des Multiplizierers aus Multi- plikand aι_, Multiplikator a2, Übertrag der vorhergehenden Stufe c^ und Summe s^ der vorhergehenden Stufe bestehen, sind mit Gates der Neurontransistoren NT1 und NT2 verbunden. Dar¬ über hinaus ist ein Gate des Neurontransistors NT1 mit Be- zugspotential VSS verbunden. Beim Transistor NT2 ist ein Gate mit dem Ausgang für das invertierte Übertragssignal Cj_+]_ und ein Gate des Transistors NT2 mit Bezugspotential VSS verbun¬ den. Die Gates der Neurontransistoren können dabei, wie im Falle des Multiplizierers, unterschiedlich gerichtet sein. Der invertierende Schaltungszweig S' ist im Grunde genau so aufgebaut, wie der Schaltungszweig S. Die einzigen Unter¬ schiede bestehen darin, daß Gates der Transistoren NT1' und NT2' nicht mit Eingängen E, sondern mit dazu inversen Eingän¬ gen E' verbunden sind, daß die Gates, die im Schaltungszweig S mit Bezugspotential verbunden sind, im Schaltungszweig S' mit VDD verbunden sind und daß die Anschlüsse der Transisto¬ ren NT1' und NT2' nicht mit den Bewerteranschlüssen Bl bzw. B2, sondern mit den Vergleichsanschlüssen Bl' und B2' der Be¬ werterteilschaltungen BC und BS verbunden sind.
Im allgemeinen Fall einer erfindungsgemäßen Schwellwertlogik ist mindestens eine Bewerterteilschaltung, ein nichtinvertie- render Schaltungszweig S mit mindestens einem Neurontransi¬ stor und ein, vorzugsweise gleich aufgebauter, invertierender Schaltungszweig S' mit mindestens einem Neurontransistor vor¬ gesehen, wobei ein erster Anschluß des mindestens einen Neu¬ rontransistors des Schaltungszweiges S mittelbar oder unmit¬ telbar mit einem ersten Bewerteranschluß und ein zweiter An¬ schluß des Neurontransistors des Schaltungszweiges S mittel- bar oder unmittelbar mit Bezugspotential verbunden ist sowie ein erster Anschluß des mindestens einen Neurontransistors des invertierenden Schaltungszweiges S' mittelbar oder unmit¬ telbar mit einem Vergleichsanschluß der Bewerterschaltung und ein zweiter Anscchluß des mindestens einen Neurontransistors des invertierenden Schaltungszweiges S' mittelbar oder unmit¬ telbar mit Bezugpotential verbunden ist. Im Falle einer mit¬ telbaren Verbindung wird ein Neurontransistor beispielsweise über einen „gewöhnlichen" MOS-Transistor oder einen weiteren Neutrontransistor verbunden. Die Gates des invertierenden Schaltungszweiges S' werden mit Signalen versorgt, die zu den Signalen an den Gates des mindestens einen Neurontransistors des nichtinvertierenden Schaltungszweiges S invers sind, so¬ fern das jeweilige Gate nicht mit einer Koorekturspannung be¬ aufschlagt ist.
Die im obigen Beispiel mit den Korrekturspannungen VDD oder VSS beaufschlagten Gates, dienen zur Verschiebung der Schalt- schwelle und können, je nach angestrebter Logikfunktion, auch mit anderen Korrekturspannungen als VDD oder VSS angesteuert sein. Durch eine entsprechende Wahl der Korrekturspannungen sind im Grunde auch unterschiedlich aufgebaute Schaltungs- zweige S und S' möglich.

Claims

Patentansprüche
1. Schwellwertlogikschaltung mit mindestens einer verglei¬ chenden Bewerterteilschaltung (BC, BS) , die mindestens ein Ausgangssignal (si+1, ci+1) liefert, mit einem nichtinvertie¬ renden Schaltungszweig (S) , der mindestens einen ersten Neu¬ rontransistors (NT1, NT2) aufweist, und einen invertierenden Schaltungszweig (S'), der mindestens einen entsprechenden weiteren ersten Neurontransistor (NT1') aufweist, bei der ein Anschluß (Bl) der mindestens einen Bewerterschaltung (BC) mittelbar oder unmittelbar über den mindestens einen ersten Neurontransistor (NT1) mit Bezugspotential (VSS) verbunden ist und ein Vergleichsanschluß (Bl') der mindestens einen Be¬ werterschaltung (BC) mittelbar oder unmittelbar über den min- destens einen entsprechenden weiteren ersten Neurontransistor (NT1') mit Bezugspotential verbunden ist und bei der Gates des mindestens einen weiteren ersten Neurontransistors (NT1') mit Signalen (E' , VDD) versorgt sind, die zu den entsprechen¬ den Gates des mindestens einen ersten Neurontransistors an- liegenden Signalen (E, VSS) invers sind.
2. Schwellwertlogik nach Anspruch 1, bei der ein Gate des mindestens einen ersten Neurontransistors und ein Gate des mindestens einen weiteren ersten Neurontransistors mit einer jeweiligen Korrekturspannung (VDD, VSS) beaufschlagt sind.
3. Schwellwertlogik nach Anspruch 1 oder 2, bei der der nichtinvertierende Schaltungszweig (S) und der invertierenden Schaltungszweig (S' ) gleich aufgebaut sind.
4. Schwellwertlogik nach Anspruch 3, bei der eine Bewertungs¬ teilschaltung (BC) zur Bildung eines Übertrags (ci+τ_, c^+i) , eine Bewertungsteilschaltung (BS) zur Bildung eines Summensi¬ gnals (si+ι) , ein nichtinvertierender Schaltungszweig mit einem ersten Neurontransistor (NT1) und einem zweiten Neuron¬ transistor (NT2) und ein invertierender Schaltungszweig (S') mit einem weiteren ersten Neurontransistor (NT1') und einem weiteren zweiten Neurontransistor (NT2') vorgesehen sind und bei der ein Bewerteranschluß (Bl) der Bewerterteilschaltung zur Bildung des Übertrags über den ersten Neurontransistor (NT1) mit Bezugspotential (VSS) und ein Vergleichsanschluß (Bl') der Bewerterteilschaltung über den weiteren ersten
Transistor (NT1') mit Bezugspotential verbunden sind, bei der ein Bewerteranschluß (B2) der Bewerterteilschaltung (BS) zur Bildung des Summensignals über den zweiten Neurontransistor (NT2) mit Bezugspotential und ein Vergleichsanschluß (BS2') der Bewerterteilschaltung zur Bildung des Summensignals über den weiteren zweiten Neurontransistor (NT2') verbunden sind, bei der ein erstes Gate des ersten Neurontransistors mit einem Multiplikanden (al) , ein zweites Gate des ersten Neu¬ rontransistors mit einem Multiplikator (a2) , ein drittes Gate des ersten Neurontransistors mit einem Übertragsignal einer vorhergehenden Stufe (c^) , ein viertes Gate des ersten Neu¬ rontransistors mit einem Summensignal der vorhergehenden Stufe (s^) und ein fünftes Gate mit Bezugspotential (VSS) verbunden sind, und bei der ein erstes Gate des zweiten Neu- rontransistors mit dem invertierten Übertragssignal (Ci+χ) , ein zweites Gate mit dem Multiplikanden, ein drittes Gate mit dem Multiplikator, ein viertes Gate mit dem Übertragsignal der vorhergehenden Stufe, ein fünftes Gate des zweiten Neu¬ rontransistors mit dem Summensignal der vorhergehenden Stufe und ein fünftes Gates des zweiten Neurontransistors (NT2) mit Bezugspotential verbunden sind.
5. Schwellwertlogik nach einem der vorhergehenden Ansprüche, bei der mindestens eine Bewerterteilschaltung (BC, BS) mit zwei p-Kanal-MOS-Transistoren (1, 3) und drei n-Kanal-MOS- Transistoren (2, 4, 5) aufgebaut ist, wobei je ein p-Kanal- Transistor und ein n-Kanal-Transistor eine Inverterstufe bil¬ den, wobei ein jeweiliger Ausgang der Inverterstufe auf den Eingang der jeweiligen anderen Inverterstufe zurückgeführt ist und wobei die Gates der beiden n-Kanal-MOS-Transistoren (2, 4) der Inverterstufen über den dritten n-Kanal-MOS-Tran¬ sistor (5) verbindbar sind.
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