DE3635761A1 - Programmierbares logikfeld mit dynamischer cmos-logik - Google Patents

Description

Die Erfindung betrifft ein programmierbares Logikfeld mit dynamischer CMOS-Logik nach dem Oberbegriff des Patentanspruchs 1.

Bei derartigen Feldern handelt es sich um monolithische Schaltungen mit digitaler Logik. Insbesondere werden bei diesen programmierbaren Logikfeldern CMOS Feldeffekt-Transistoren verwendet.

Es ist bekannt, mit Hilfe von programmierbaren Logikfeldern (PLF) Logik in komplexe digitale Schaltungen zu implementieren. Die programmierbaren Logikfelder weisen normalerweise einen Zwei-Ebenen-Aufbau auf, d. h. zwei separate Bereiche oder Gruppierungen von logischen Gattern, wobei die Ausgänge des einen Bereiches in den anderen Bereich führen. Beispielsweise weist ein PLF eine Ebene mit UND-Gattern auf, die zu einer Ebene mit ODER-Gatter führen. Die UND- und ODER-Ebenen können durch NAND-Gatter und -Inverter in der einen Ebene bzw. NOR-Gatter und -Inverter in der anderen Ebene verwirklicht sein. Dieser Typ eines Zwei-Ebenen-PLF erlaubt es, daß eine große Anzahl von beliebigen logischen Gleichungen geordnet implementiert werden kann. Der regelmäßige Aufbau des PLF ist insbesondere beim Entwurf von LSI- oder VLSI-Systemen vorteilhaft.

Die Programmierung eines PLF kann auf mehrere verschiedene Arten erfolgen. Beispielsweise kann bei maskenprogrammierten PLF das logische Feld in einem IC-Chip, zu dessen Herstellung mehrere Masken verwendet werden, aufgebaut werden. Die endgültigen logischen Verbindungen bleiben einem oder zwei Maskenschritten, die relativ einfach verändert werden können, überlassen. Andere flexiblere Systeme, manchmal auch als feldprogrammierbare PLF bezeichnet, verwenden Sicherungen, die durchgebrannt werden können, oder elektrisch programmierbare Transistoren, um eine Programmierung nach der Chip-Herstellung zu ermöglichen.

Beim Entwurf komplementärer Metalloxid-Halbleiter- Schaltungen (CMOS-Schaltungen), insbesondere bei VLSI- Applikationen, steht der für die CMOS-Logik erforderliche Platzbedarf den anderen Vorteilen einer CMOS- Schaltung entgegen. Dies liegt an der CMOS-Logik, bei der beim Entwurf von sogenannten "ratioless" CMOS- Logikgattern ("low"-Pegel am Ausgang ist unabhängig vom Verhältnis aus dem ohmschen Widerstand des Treibertransistors und dem ohmschen Widerstand des Lasttransistors) eine gleiche Anzahl von Transistoren mit n-Kanal und p-Kanal erforderlich ist. Ein in CMOS aufgebautes Logikgatter mit N Eingängen hat zwei N Transistoren, nämlich N Transistoren von p-Typ und N Transistoren von n-Typ. Dies führt zu einem beträchtlichen zusätzlichen Bereich, der auf dem Chip zur Verfügung gestellt werden muß. "Ratioed" CMOS-Logik erfordert nur N+1 Transistoren, normalerweise N Transistoren vom n-Typ und einen Transistor vom p-Typ, jedoch wird auch dann Energie verbraucht, wenn die logische Schaltung nicht schaltet. Bei einer Technik zur Behebung dieses Erfordernisses und zur Reduzierung der Chipgröße wird ein Takt verwendet, um die Operation der Logikgatter zu steuern. Eine derartige getakte Logik wird als dynamische Logik bezeichnet. Die dynamische Logik ist beispielsweise in William M. Penney, Lillian Lau, eds., MOS Integrated Circuits, Van Nostrand & Co. (1972), Seiten 260-228 beschrieben.

Bei der dynamischen Logik werden die Logikgatter während einer Phase des Taktsignals mit einer Spannung mit einem bestimmten Wert vorgeladen, und anschließend werden die logischen Ausgangssignale der Gatter in einer getrennten "Auswerte"-Taktphase aus den logischen Eingangssignalen ermittelt oder ausgewertet. Die kapazitive Speicherung der Ladung in den Tranistoren erlaubt die Aufrechterhaltung der Informationen zwischen den Vorlade- und den Auswerte-Taktphasen. Da in den CMOS-Schaltungen mit dynamischer Logik kein kontinuierlicher Strom fließt, ist der Energieverlust wesentlich geringer als beim Entwurf mit statischer "ratioed" CMOS-Logik. Außerdem kann die Hauptforderung bei statischer CMOS-Logik nach gleicher Anzahl von n-Typ und p-Typ-Transistoren umgegangen werden, was zu einer Reduzierung der Anzahl von Transistoren, pro logischem Gatter und zu einer Verkleinerung der erforderlichen Bereiche auf dem Chip führt.

Ein Nachteil der dynamischen Logik ist, daß die korrekte Synchronisation der Vorlade- und Auswertefunktionen einer dynamischen CMOS-Schaltung bei komplexen Schaltungen ein schwieriges Timing und Designprobleme aufwirft. Bei komplexen dynamischen CMOS-Schaltungen können auch andere Designprobleme, wie z. B. Ladungsaufteilung, auftreten.

Der Erfindung liegt die Aufgabe zugrunde, ein verbessertes programmierbares Logikfeld mit dynamischer CMOS-Logik zu schaffen.

Die Lösung dieser Aufgabe erfolgt erfindungsgemäß durch das programmierbare logische Feld mit den Merkmalen des kennzeichnenden Teils des Patentanspruchs 1.

Vorteilhafte Ausgestaltungen und Alternativen sind in den Patentansprüchen 2 bis 8 beschrieben.

Das erfindungsgemäße programmierbare Logikfeld verwendet dynamische CMOS-Logik, die mit einem Eintakt- Signal und dessen Komplement arbeitet. Gemäß einer bevorzugten Ausgestaltung der Erfindung weist das PLF einen Zwei-Ebenen-Logikaufbau auf, der eine Ebene mit NAND-Gattern, die mehrere Eingangssignale empfängt, und eine mit dieser Ebene gekoppelte Ebene mit NOR-Gattern umfaßt, die die Ausgangssignale der NAND-Ebene empfängt. Die NAND-Ebene und die NOR-Ebene sind durch eine getaktete Halte/Invertier-Schaltung getrennt, die die Ausgangssignale der NAND-Ebene invertiert und aufrecht- erhält, damit die Auswertung durch die NOR-Ebene in dem zugehörigen Taktzyklus ermöglicht wird. Am Ausgang der NOR-Ebene kann eine zweite Halte/Invertier-Schaltung vorgesehen sein, um das Ausgangssignal von der NOR- Ebene zur NAND-Ebene rückkoppeln zu können, damit ein endlicher Automat (finite state machine) entsteht.

Bei dem erfindungsgemäßen PLF sind sowohl logische Gatter mit n-Kanal Transistoren als auch logische Gatter mit p-Kanal Transistoren in einer einzigen Ebene, insbesondere in der NAND-Ebene, vorgesehen, um größere Logik-Flexibilität in einer einzigen Ebene zu ermöglichen. Umgekehrt wird ermöglicht, daß die NAND- Ebene die NOR- oder Inverter-Logikfunktion bei den Eingangssignalen durchgeführt, wodurch getrennte Eingangsleitungen, an denen komplementäre Eingangssignale anstehen, überflüssig sind.

Das programmierbare Logikfeld ist mit dynamischer CMOS- Logik aufgebaut und zur Synchronisation der dynamischen Logikoperationen wird ein einziges Taktsignal und dessen komplementäres Taktsignal verwendet. Das programmierbare Logikfeld weist zwei logische Ebenen auf, mit denen beliebige logische auf logische Eingangssignale anzuwendende Gleichungen implementiert werden. Die erste und die zweite Logikebene werden in getrennten Phasen des Taktsignals und dessen komplementären Taktsignals ausgewertet und sind durch eine getaktete Halte/Invertier-Schaltung getrennt, um für die korrekte logische Auswertung zwischen den Logikebenen zu sorgen.

Nachfolgend wird anhand der Figuren ein Ausführungsbeispiel der Erfindung näher erläutert. Im einzelnen zeigen

Fig. 1 ein schematisches Blockdiagramm des Gesamtaufbaus des programmierbaren Logikfeldes,

Fig. 2 ein schematisches Blockdiagramm des n- und p-Aufbaus der in Fig. 1 dargestellten logischen Ebenen,

Fig. 3 eine detaillierte schematische Darstellung einer bestimmten Ausführungsform des programmierbaren Logikfeldes, bei dem eine bestimmte logische Gleichung implementiert ist, und

Fig. 4 ein Zeitdiagramm, das die Arbeitsweise der Schaltung nach Fig. 3 verdeutlicht.

In Fig. 1 ist ein schematisches Blockdiagramm eines bevorzugten Ausführungsbeispiels des programmierbaren Logikfeldes (PLF) dargestellt. Das dargestellte PLF weist zwei separate Ebenen oder Felder von logischen Gattern, nämlich eine NAND-Ebene 10 (Ebene mit NAND- Gattern) und eine NOR-Ebene 12 (Ebene mit NOR-Gattern), auf, um gewünschte logische Gleichungen zu implementieren, die auf an den Eingängen 14 anstehende logische Eingangssignale angewendet werden. Die Kombination einer NAND-Ebene, die zu einer NOR-Ebene führt, ermöglicht die Implementierung von beliebigen logischen Gleichungen unter Zugrundelegung der Regeln der Bol′schen Logik. Andere logische Gatter können ebenso verwendet werden, jedoch haben beispielsweise eine mit einer ODER-Ebene gekoppelte UND-Ebene oder eine mit einer NAND-Ebene gekoppelte NOR-Ebene die gleiche Flexibilität in Bezug auf die Implementierung logischer Gleichungen. Darüber hinaus ist, wie im Zusammenhang mit den Fig. 2 und 3 weiter unten erläutert wird, die logische Charakterisierung der NAND-Ebene 10 ziemlich beliebig. Dies liegt daran, daß die NAND-Ebene 10 zusätzlich NOR- und Inverter-Gatter enthält, um die NAND-Logik Operationen auszuführen.

Die NAND-Ebene 10 empfängt an ihren Eingängen 14 logische Signale, die von Schaltungseinheiten kommen, die außerhalb der PLF liegen. Die PLF führt die gewünschten logischen Operationen auf ausgewählte Eingangssignale aus und erzeugt schließlich an ihren Ausgängen 16 logische Ausgangssignale. Um die maximale Logik-Flexibilität zu haben, brauchen die Eingänge 14 zusätzlich zu den Eingangssignalen nicht einen Satz von komplemtären logischen Signalen zu liefern. Solche invertierten Eingangssignale werden bei den bekannten PLF normalerweise durch Invertierer an den Eingängen des PLF zur Verfügung gestellt. Bei dem erfindungsgemäßen PLF wird das logische Komplement oder die logische Umkehrfunktion innerhalb der NAND-Ebene 10 geschaffen, wodurch die Anzahl der erforderlichen Eingangsleitungen um die Hälfte verringert ist. Dies wird genauer im Zusammenhang mit den Fig. 2 und 3 erläutert.

Das PLF nach Fig. 1 weist einen Taktgeber 18 auf, der nur ein einziges Taktsignal CK und das dazu komplementäre Taktsignal CK zur Verfügung stellt. Der Taktgeber 18 steuert den Zeitablauf der Operationen des PLF. Genauer gesagt synchronisiert der Taktgeber 18 das Vorladen und das Auswerten der logischen Gatter in den logischen NAND- und NOR-Ebenen 10 bzw. 12. Das Vorladen und Auswerten der NOR-Ebene 12 wird von der NAND-Ebene 10 während entgegengesetzter Phasen der Taktsignale CK und CK ausgeführt.

Die Taktsignale CK und CK werden auch auf eine erste und eine zweite Halte/Invertier-Schaltung 20 und 22 gegeben. Die erste Halte/Invertier-Schaltung 20 empfängt von der NAND-Ebene 10 Ausgangssignale, und erzeugt die hierzu entsprechenden logisch invertierten Signale. Diese invertierten Signale werden durch die Halte/Inverter-Schaltung 20 gehalten bzw. aufrecht gehalten. Die gehaltenen Signale werden dann als Eingangssignale für die NOR-Ebene 12 während der Vorlade- Taktphase der NAND-Ebene 10 gewertet. Das Takten der Schaltung wird im Zusammenhang mit den Fig. 2, 3 und 4 genauer beschrieben.

In Fig. 2 ist ein repräsentatives Logik-Gatter innerhalb der NAND-Ebene 10 schematisch in einem Blockdiagramm dargestellt und in zwei Gruppen oder Blöcke von n-Kanal Transistoren bzw. p-Kanal Transistoren 24 bzw. 26 unterteilt. Jeder Block von Transistoren kann mehrere Transistoren aufweisen, was von der speziellen, durch das logische Gatter implementierten Logik abhängt. Gemäß Fig. 2 ist der Zeitablauf der logischen Operation des n-Kanal Blocks 24 durch das Taktsignal CK und der Zeitablauf des p-Kanal Blocks 26 durch CK synchronisiert. Jeder der n-Kanal und p-Kanal Blöcke 24 und 16 weist zwei getaktete Transistoren auf. Der n-Kanal Block 24 ist mit einem von dem Taktsignal CK getakteten Transistor 28 vom p-Typ und mit einem ebenfalls von dem Taktsignal CK getakteten Transistor 30 vom n-Typ versehen. Demgegenüber ist der p-Kanal Block 26 mit einem von dem Taktsignal CK getakteten Transistor 32 vom p-Typ und einem ebenfalls vom Taktsignal CK getakteten Transistor 34 vom n-Typ versehen.

Die schematische Darstellung in Fig. 2 repräsentiert den allgemeinen Aufbau der NAND-Ebene 10. Für eine Mehrfachgatter NAND-Ebene benötigen die einzelnen Gatter separate getaktete Transistoren vom p-Typ, um geeignete logische Auswertungen durchführen zu können.

Das in Fig. 2 dargestellte n-p Logik Layout erlaubt eine zusätzliche Logik-Flexibilität gegenüber den bekannten PLF, bei denen für die Logik in einer einzigen Ebene nur Transistoren vom n-Typ oder nur Transistoren vom p-Typ verwendet werden. Die Kombination von Blöcken mit Transistoren vom n-Typ mit Blöcken mit Transistoren vom p-Typ in einer logischen Ebene erlaubt eine Kombination der logischen Umkehroperation und der logischen NOR-Operation mit der logischen NAND-Operation in einer einzigen dynamischen CMOS-Logikebene. Dies verringert den Platzbedarf und die Verflechtung gegenüber PLF, die in einer Logikebene nur Transistoren vom p-Typ oder nur Transistoren vom n-Typ aufweisen. Bei derartigen PLF sind Eingangssignale in Kombination mit den invertierten Eingangssignalen vorgesehen, um maximale Flexibilität bei der Implementierung logischer Gleichungen zu ermöglichen. Dies erfordert einen zusätzlichen Satz von Leitungen, die den komplementären Signalen entsprechen.

Bei dem erfindungsgemäßen PLF werden, wo es erforderlich ist, Inverter oder NOR-Gatter in der NAND-Ebene 10 im Transistoren vom n-Typ aufweisenden Block 24 implementiert. Das Ausgangssignal des Blocks 24 wird auf den Block 26, der Transistoren vom p-Typ aufweist, gegeben. Diese zwei Block/zwei Logikfunktion-Anordnung ermöglicht somit die Reduzierung der durch die NAND- Ebene 10 verlaufenden Leitungen um die Hälfte, was zu einer Verringerung des für das PLF benötigten Platzes auf dem Chip führt. Darüber hinaus wird durch die Schaltung weniger Energie verbraucht, da statische Inverter an den PLF-Eingängen nicht verwendet werden. Die NOR-Funktion kann auch eine schnellere Implementierung von gewünschten NAND-Logikoperationen auf mehrere Eingangssignale, einschließlich der invertierten Eingangssignale, sein. Auch diese NOR/NAND-Struktur kann zu einer verringerten Anzahl von Transistoren und zu einem geringeren Energieverbrauch für die einzelnen PLF führen.

Die Kombination von n-Typ Transistoren, auf die p-Typ Transistoren folgen, kann in dieser Reihenfolge, d. h. auf n folgt p und darauf wieder n usw., fortgesetzt werden, und zwar in einer logischen Ebene bis zu jeder gewünschten logischen Tiefe. Die Grenze für derartige n-p Logiksequenzen ist dadurch gegeben, daß die gesamte Logikebene während der zugehörigen Taktphasen zusammen voraufgeladen und ausgewertet werden muß.

Die n-Block/p-Block-Anordnung der in Fig. 2 dargestellten NAND-Logikebene 10 sorgt außerdem dafür, daß in der Schaltung sogenannte Taktlauf ("clock race")- Probleme vermieden werden. Die Taktlauf-Probleme werden beispielsweise in Neil Weste, Camran Eshraghin, Principles of CMOS VLSI Design, Addison Wesley (1985), Seiten 163-171, 203-221 beschrieben. Wie dort ausgeführt wird, können Taktlauf-Probleme vermieden werden, wenn bestimmte Designregeln befolgt werden. Auf die in Fig. 2 befolgten Regeln wird als dynamische n-p CMOS-Logik verwiesen (siehe Seite 215). Mit dieser Art der dynamischen Logik sind verschiedene Designprobleme, einschließlich Ladungsaufteilung, zusätzliche Schaltungsverflechtung und zusätzliche Transistoren für die logischen Gatter, verbunden. Diese Nachteile werden beispielsweise bei David J. Myers, Peter A. Ivey, A Design Style for VLSI CMOS, IEEE J. Solid-State Circuits, Vol. SC-20, No. 3 (June 1985) diskutiert. Bei der Implementierung allgemeiner Logikstrukturen können diese Betrachtungen diese Form von nicht in die Praxis umsetzbarer Logik annehmen.

Bei einer allgemeinen komplexen Schaltung können die Designregeln für die dynamische n-p CMOS-Logik äußerst schwer verwirklicht werden. Außerdem ist es schwierig, bzw. unmöglich, diese Regeln in bezug auf die verschiedenen logischen Zwischenbeziehungen zu überprüfen. Bei dem erfingungsgemäßen PLF jedoch werden derartige Designprobleme aufgrund des regelmäßigen Layout der logischen NAND- und NOR-Ebenen vermieden, und die Konsistenz der Implementierung der überprüften Regeln ist gegeben. Der regelmäßige Aufbau der logischen Ebenen erlaubt es auch, die Ladungsaufteilung für ein "Worst-Case-Layout" zu berechnen und zu entwerfen.

Die Flexibilität, die sich aufgrund der in der NAND- Ebene des PLF implementierten logischen Umkehr- und NOR-Funktionen ergibt, führt zu einer Verringerung der Anzahl von Transistoren, die zur Implementierung vieler beliebiger logischer Gleichungen erforderlich sind. Bei vielen Anwendungen kann dieses Merkmal die Tatsache, daß bei Befolgung der Designregeln für die dynamische n-p CMOS-Logik zusätzliche Transistoren erforderlich sind, mehr als ausgleichen.

Der in Fig. 2 dargestellte Aufbau der NAND-Ebene ermöglicht es somit, die logischen Umkehr-, NOR- und NAND-Operationen in einer einzigen dynamischen Logikebene zu kombinieren. Die Vorteile einer derartigen NOR/NAND-Kombination von logischen Operationen wird im Zusammenhang mit dem detaillierten Schaltungsschema der Fig. 3, die die Implementierung einer bestimmten logischen Gleichung zeigt, sichtbar.

Fig. 3 ist eine detaillierte schematische Darstellung eines Beispiels eines PLF mit vier Eingängen und drei Ausgängen. Der Zeitablauf der Schaltung nach Fig. 3 ist in Fig. 4 dargestellt. Das in Fig. 3 dargestellte PLF empfängt vier logische Eingangssignale (mit A, B, C und D bezeichnet) und gibt drei Ausgangssignale (X, Y und Z) aus, wobei die drei nachfolgend aufgeführten logischen Gleichungen verwirklicht sind:

X = (A·B·C·D) + (A·C· D)

Y = (A·B·C·D) + (A·B· C)
Z = (A·B·C·D) + (A·C· D) + (A·B·C)

Bei dem speziellen Ausführungsbeispiel nach Fig. 3 umfaßt die NAND-Ebene 10 drei separate Logik-Gatter 36, 38 und 40, um die logische NAND-Operation jeweils auf die logischen Signale A, B, C, D, die Signale A,C, D und die Signale A, B, C auszuführen.

Wie anhand von Fig. 3 zu erkennen ist, weist jedes Logik-Gatter 36, 38, 40 Blöcke mit Transistoren vom n-Typ und Blöcke mit Transistoren vom p-Typ auf, die jeweils von den Taktsignalen CK und CK gemäß Fig. 2 getaktet sind. Beispielsweise werden im Logik-Gatter 36 zwei n-Kanal Transistoren 42 und 44 synchron mit dem Taktsignal CK voraufgeladen und ausgewertet. Diese Vorauflade- und Auswertemoden werden durch den getakteten p-Transistor 46 und den getakteten n-Transistor 48, die mit der Spannungsquelle +V bzw. Masse verbunden sind, getaktet. Das Logik-Gatter 36 weist darüber hinaus p-Transistoren 52, 54 und 56 auf. Die p-Transistoren 52, 54 und 56 werden in den Vorauflade- und Auswertemoden durch das Taktsignal CK getaktet, das an dem getakteten p-Transistor 58 und dem getakteten n-Transistor 60, die mit der Spannungsversorgung +V bzw. Masse verbunden sind, anliegt.

Die zwei n-Transistoren 42, 44 empfangen an ihrem jeweiligen Gate das Eingangssignal A bzw. B und geben ihr Ausgangssignal der Leitung 50 und damit auf den p-Transistor 52. Die p-Transistoren 54 und 56 empfangen die Eingangssignale C und D. Das Ausgangssignal der p-Transistoren 52, 54, 56 steht auf der Leitung 62 an.

Wenn das Taktsignal CK "low" ist, werden die n-Transistoren 42, 44 und die p-Transistoren 52, 54 und 56 voraufgeladen. Der Ausgang 50 der beiden n-Transistoren 42, 44 ist mit einem logischen "high"-Pegel durch den p-Transistor 46 voraufgeladen, der infolge des an seinem Gate anliegenden "low"-Signals eine Verbindung des Ausgangs 50 mit +V schafft. Der Ausgang 62 der p-Transistoren 52, 54 und 56 ist mit einem logischen "low"-Pegel voraufgeladen, indem der getaktete n-Transistor 60 durch das im "high"-Zustand befindliche Taktsignal CK sich im leitenden Zustand befindet und daher die Leitung 62 auf Masse legt.

Wenn das Taktsignal CK "high" und das Taktsignal CK "low" wird, werden die n-Transistoren 42, 44 und die p-Transistoren 52, 54 und 56 ausgewertet, d. h. ihre Ausgangssignale werden aus den an ihren Gates anliegenden Eingangssignalen bestimmt. Die Kapazität der Transistoren hält während der Vorauflade-Taktphase die auf den Ausgangsleitungen befindliche Ladung für eine ausreichende Zeitspanne aufrecht, damit die Transistoren ausgewertet werden können. Bei Aufstellung einer logischen Tabelle für die Eingangssignale A, B, C und D und für das Ausgangssignal auf der Leitung 62 erkennt man, daß das Ausgangssignal auf der Leitung 62 die logische NAND-Operationen mit den Eingangssignalen A, B,C und D darstellt, d. h. daß das Ausgangssignal auf der Leitung 62 während der Auswertephase ist. Man erkennt auch, daß die n-Transistoren 42 und 44 als NOR-Gatter mit den Eingangssignalen A und B arbeiten.

Ähnlich erzeugt das Logik-Gatter 38 während der Auswertephase des Taktsignales, d. h. bei im "high"-Zustand befindlichem Taktsignal CK, auf der Leitung 64 ein logisches Signal, das der logischen Verknüpfung entspricht, während das Logik-Gatter 40 auf der Leitung 66 ein logisches Signal erzeugt, das der logischen Verknüpfung , entspricht. Die zeitliche Beziehung der Ausgangssignale auf den Leitungen 62 und 64 mit den Taktsignalen CK und CK und den Eingangssignalen A, B, C und D ist in Fig. 4 dargestellt.

Während der Auswertephase der NAND-Ebene 10 werden die Ausgangssignale der Logik-Gatter 36, 38 und 40 auf die getakteten Halte/Invertier-Schaltungen 68, 70 bzw. 72 gegeben. Jede der Halte/Invertier-Schaltungen 68, 70 und 72 weist den gleichen Aufbau auf. Beispielsweise umfaßt die Schaltung 68 einen getakteten p-Transistor 74 und einen getakteten n-Transistor 76, die durch die Taktsignale CK bzw. CK getaktet werden. Die Schaltung 68 weist darüber hinaus einen mit der Spannungsversorgung +V verbundenen p-Transistor 78 und einen mit Masse verbundenen n-Transistor 80 auf. Die beiden Transistoren 78 und 80 empfangen das Ausgangssignal des Logik-Gatters 36, das über die Leitung 62 an ihre Gatter gelangt.

Wenn das NAND-Gatter sich im Auswertemodus befindet, d. h. CK ist "high" und CK ist "low", befinden sich die beiden getakteten Transistoren 74 und 76 der Schaltung 68 im leitenden Zustand, und die Schaltung 68 arbeitet wie ein Inverter. Daher erzeugt die Schaltung 68 auf der Leitung 82 ein Signal, das A·B·C·D entspricht, d. h., das invers oder komplementär zu dem auf der Leitung 62 anstehenden Signal ist. Genauso erzeugt die Halte/Invertier-Schaltung 70 während der Auswerte- Taktphase der NAND-Ebene auf der Leitung 84 ein Signal, das A·C·D entspricht, während die Halte/Invertier- Schaltung 72 das Signal A·B·C auf der Leitung 86 erzeugt. Wenn das Taktsignal CK "low" und CK "high" wird, werden der p-Transistor 74 und der n-Transistor 76 nicht leitend. Sie halten jetzt den logischen Wert auf der Leitung 82 auf den Wert während der Auswertephase. Dieser gehaltene logische Wert auf der Leitung 82 wird durch die Kapazität der Transistoren in der Schaltung 68 genauso wie im Zusammenhang mit dem Voraufladen der NAND-Ebene 10 beschrieben, aufrecht gehalten. Genauso halten die Schaltungen 70 und 72 während das Taktsignal CK "low" und das Taktsignal CK "high" ist, jeweils die logischen Werte auf den Leitungen 84 und 86 aufrecht.

Die NOR-Ebene 12 des PLF gemäß Fig. 3 weist drei dynamische NOR-Gatter 88, 90 und 92 auf. Die NOR-Gatter 88, 90 und 92 sind genauso wie die Logik-Gatter in der NAND-Ebene 10 getaktet, wobei die NOR-Gatter 88, 90 und 92 voraufgeladen werden, wenn CK "low" und CK "high" ist, und ausgewertet werden, wenn CK "high" und CK "low" ist. Die NOR-Gatter 88, 90 und 92 werden also in zu den Logik-Gattern in der NAND-Ebene 10 entgegengesetzten Taktphasen ausgewertet und voraufgeladen. Wenn die invertierten Ausgangssignale der NAND-Ebene 10 in den Halte/Invertier-Schaltungen 68, 70 und 72 gehalten werden, werten die NOR-Gatter 88, 90 und 92 daher diese logischen Werte aus, d. h. führen mit den Signalen auf ausgewählten Leitungen logische NOR-Operationen aus. Im einzelnen verknüpft das NOR-Gatter 88 die auf den Leitungen 82 und 84 gehaltenen logischen Werte in einer NOR-Operation, das NOR-Gatter 90 verknüpft die auf den Leitungen 82 und 86 gehaltenen logischen Werte in einer NOR-Operation, während das NOR-Gatter 92 die logischen Werte auf den Leitungen 82, 84 und 86 mit einer NOR-Operation verknüpft. Die Ergebnisse dieser logischen NOR-Operationen werden während der Auswertephase der NOR-Ebene auf den Leitungen 94, 96 bzw. 98 erzeugt.

Aufgrund der Aufrechterhaltung der Signale auf den Leitungen 82, 84 und 86 können diese logischen Werte durch die NOR-Ebene 12 ohne falsche logische Werte ausgewertet werden. In Fig. 4 taucht beispielsweise beim Übergang von der Vorlade- auf die Auswerte-Taktphasen der NAND-Ebene auf der Leitung 82 ein fehlerhafter logischer Wert auf. In diesen Phasen des Taktsignals wertet jedoch die NOR-Ebene diese Signale nicht aus, so daß eine Auswertung von fehlerhaften logischen Signalen verhindert wird.

Die logischen Ausgangswerte der NOR-Ebene 12 auf den Leitungen 94, 96 und 98 werden ihrerseits von einer zweiten Gruppe von Halte/Invertier-Schaltungen 22 invertiert und gehalten. Diese Halte/Invertier- Schaltungen 100, 102 bzw. 104 arbeiten genauso wie die Schaltungen 68, 70 und 72, halten jedoch während das Taktsignal CK "low" und das Taktsignal CK "high" ist, d. h. während der Auswertephase der NOR-Ebene 12. Diese zweite Gruppe von Halte/Invertier-Schaltungen 22 erzeugt somit aufrechterhaltene logische Signale auf den Leitungen X, Y uns Z. Aufgrund der Haltefunktion der Schaltung 22 können die Ausgangssignale auf den Leitungen X, Y und Z als Eingangssignale zur NAND-Ebene 10 zurückgekoppelt werden, um während der Auswertephase der NAND-Ebene 10 ausgewertet zu werden. Auf diese Weise kann das PLF als endlicher Automat (endlicher Zähler) arbeiten.

Die logischen Ausgangssignale auf den Leitungen X, Y und Z entsprechen den folgenden logischen Verknüpfungen der Signale A, B, C und D:

X = (A·B·C·D) + (A·C· D)

Y = (A·B·C·D) + (A·B· C)

Z = (A·B·C·D) + (A·C· D) + (A·B·C)

Somit entsprechen die auf den Leitungen X, Y und Z gehaltenen Ausgangssignale den logischen Gleichungen, gemäß derer die Eingangssignale A, B, C und D verknüpft werden sollten.

Mit dem erfindungsgemäßen PLF können logische Gleichungen implementiert werden, wobei relativ wenig Transistoren verwendet werden und dementsprechend der Platzbedarf auf dem Chip in einer LSI- oder VLSI- Anwendung reduziert wird. Dadurch, daß das erfindungsgemäße PLF getaktet ist, wird im Vergleich mit einem dynamischen NMOS-PLF oder einem PLF mit statischer CMOS-Technik der gleichen Komplexität weniger Energie verbraucht.

Das PLF kann nicht nur, wie es im Zusammenhang mit den Figuren beschrieben ist, aus einer logischen NAND-Ebene und einer logischen NOR-Ebene bestehen, sondern kann auch andere Kombinationen von logischen Ebenen aufweisen. Bei dem PLF nach den Figuren sind die NAND- und die NOR-Ebene in bestimmten Phasen eines einzigen Taktsignals und dessen komplementären Taktsignals getaktet. Es ist aber auch denkbar, zwei Taktsignale zu verwenden, die einander nicht exakt komplementär sind, solange sichergestellt ist, daß sie das Vorladen und Auswerten der zwei logischen Ebenen korrekt miteinander synchronisieren. Auch können die dargestellten bestimmten Schaltungskonfigurationen und die Wahl von p- und n-Transistoren, wie sie im Zusammenhang mit dem PLF nach den Figuren beschrieben sind, abgeändert und modifiziert werden.

Claims (7)

1. 1. Programmierbares Logikfeld mit dynamischer CMOS- Logik, gekennzeichnet durch
   - eine Taktgebervorrichtung (18), die ein Taktsignal (CK) und ein dazu komplementäres Taktsignal (CK) liefert,
   - ein erstes Logikfeld (10), das mehrere externe logische Eingangssignale (A, B, C, D) empfängt und mit diesen Signalen eine vorbestimmte erste logische Operation ausführt und erste logische Ausgangssignale erzeugt, die den auf die logischen Eingangssignale (A, B, C, D) angewendeten logischen Operationen entsprechen, wobei der Zeitablauf der ersten logischen Operationen durch das Taktsignal (CK) und das komplementäre Taktsignal (CK) gesteuert ist,
   - eine Haltevorrichtung (20), die die ersten logischen Ausgangssignale von dem ersten Logikfeld (10) empfängt und diese Signale während einer bestimmten Phase des Taktsignals (CK) hält, und
   - ein zweites Logikfeld (12), das die gehaltenen ersten logischen Ausgangssignale empfängt und auf diese Signale bestimmte zweite logische Operationen ausführt und das Ergebnis der zweiten logischen Operationen als zweite logische Ausgangssignale (X, Y, Z) erzeugt, wobei die zweiten logischen Operationen durch das komplementäre Taktsignal (CK) synchronisiert sind.
2. 2. Programmierbares Logikfeld nach Anspruch 1, dadurch gekennzeichnet, daß das erste Logikfeld (10) ein oder mehrere logische Invertier-Gatter (42, 44, 54, 56) aufweist, die ein oder mehrere ausgewählte logische Eingangssignale (A, B, C, D) empfängt und die dazu komplementären logischen Signale erzeugt, und daß das erste Logikfeld (10) auf die komplementären logischen Signale und die ausgewählten logischen Eingangssignale (A, B, C, D) die logischen NAND-Operation ausführt.
3. 3. Programmierbares Logikfeld nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das erste Logikfeld (10) die folgenden Elemente aufweist:
   - mindestens eine logische NAND-Vorrichtung, die auf das komplementäre Taktsignal (CK) antwortet und die logische NAND-Operation ausführt,
   - mindestens eine logische NOR-Vorrichtung, die auf das Taktsignal (CK) antwortet und die logische NOR-Operation auf ausgewählte logische Eingangssignale (A, B, C, D) ausführt und NOR-Ausgangssignale erzeugt,
   - mindestens eine Invertervorrichtungt, die auf das Taktsignal (CK) antwortet und die logische Komplementäroperation auf ausgewählte logische Eingangssignale (A, B, C, D) ausführt und die logischen Komplementärsignale erzeugt, wobei die logische NAND-Vorrichtung die logischen NAND-Operationen auf ausgewählte Eingangssignale (A, B, C, D), auf NOR-Ausgangssignale und logische Komplementärsignale ausführt.
4. 4. Programmierbares Logikfeld nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das erste Logikfeld (10) ein Feld mit NAND-Gattern, Invertier-Gattern und NOR-Gattern aufweist und daß das zweite Logikfeld (12) ein Feld mit NOR-Gattern aufweist.
5. 5. Programmierbares Logikfeld nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das erste Logikfeld (10) mehrere erste Logik-Gatter aufweist, daß die ersten Logik-Gatter während einer erstes Phase des Taktsignal (CK) mit vorgegebenen Ausgangssignalen voraufgeladen und die logischen Zustände der ersten logischen Gatter während einer zweiten Phase des Taktsignals (CK) ausgewertet werden, daß das zweite Logikfeld (12) mehrere zweite logische Gatter aufweist und daß die zweiten logischen Gatter während einer ersten Phase des komplementären Taktsignals (CK) voraufgeladen und der logische Zustand der Logik- Gatter während einer zweiten Phase des komplementären Taktsignals (CK) ausgewertet wird.
6. 6. Programmierbares Logikfeld, das in einer integrierten CMOS-Schaltung mit einer Spannungsversorgung und einem Massepotential implementiert ist, gekennzeichnet durch
   - mehrere Eingänge (14) zum Empfangen von mehreren logischen Eingangssignalen (A, B, C, D),
   - eine Taktgebervorrichtung (18) zur Erzeugung eines Taktsignals (CK) und eines dazu komplementären Taktsignals (CK),
   - eine erste logische Ebene (10), die die logischen Eingangssignale (A, B, C, D) empfängt und diese Signale bestimmten logischen Operationen unterzieht, mehrere erste logische Ausgangssignale erzeugt und die folgenden Elemente aufweist:

   • - mehrere erste getaktete Transistoren vom p-Typ, die mit der Spannungsversorgung verbunden sind, wobei bestimmte Transistoren das Taktsignal (CK) und bestimmte Transistoren das komlementäre Taktsignal (CK) empfangen, um wahlweise eine leitende Verbindung zu der Spannungsversorgung zu schaffen,
     - einen oder mehrere getaktete Transistoren vom n-Typ, die mit Masse verbunden sind, wobei bestimmte Transistoren das Taktsignal (CK) und bestimmte Transistoren das komplementäre Taktsignal (CK) empfangen, um wahlweise eine leitende Verbindung mit Masse herzustellen, mehrere Transistoren vom n-Typ, die bestimmte Eingangssignale empfangen und n-stufige logische Ausgangssignale ausgeben und
     - mehrere Transistoren vom p-Typ, die bestimmte Eingangssignale und bestimmte n-stufige logische Ausgangssignale empfangen und die ersten logischen Ausgangssignale ausgeben,
7. - eine erste Haltevorrichtung (20), die auf die ersten logischen Ausgangssignale, das Taktsignal (CK) und das komplementäre Taktsignal (CK) reagiert, die logische Umkehrfunktion auf die ersten logischen Ausgangssignale ausführt und mehrere diesen Signalen entsprechende gehaltene Ausgangssignale ausgibt, und
   - eine zweite Logikebene (12), die die gehaltenen Ausgangssignale empfängt, diese Ausgangssignale einer bestimmten zweiten logischen Operation unterzieht, logische Ausgangssignale erzeugt und die folgenden Elemente aufweist:

   • - mehrere zweite getaktete Transistoren vom p-Typ, die mit der Spannungsversorgung verbunden sind und das komplementäre Taktsignal (CK) empfangen und wahlweise eine leitende Verbindung zu der Spannungsversorgung als Antwort auf das komplementäre Taktsignal (CK) herstellen,
     - eine oder mehrere getaktete Transistoren vom p-Typ, die mit Masse verbunden sind und das komplementäre Taktsignal empfangen und wahlweise eine leitende Verbindung zur Masse als Antwort auf das komplementäre Taktsignal (CK) herstellen und
     - mehrere Transistoren vom n-Typ, die mit den getakteten Transistoren vom p-Typ und den getakteten Transistoren vom n-Typ verbunden sind, die gehaltenen Ausgangssignale empfangen und die logischen Ausgangssignale erzeugen.
8. 7. Programmierbares CMOS-Logikfeld, gekennzeichnet durch
   - mehrere Eingänge (14) zum Empfangen mehrerer logischer Eingangssignale (A, B, C, D),
   - eine Quelle (18) zur Erzeugung von Taktsignalen und dazu komplementären Taktsignalen,
   - eine erste Logikebene einer ersten Logikvorrichtung zur Ausführung bestimmter logischer Operationen, die die folgenden Elemente umfaßt:

   • - einen Block mit Transistoren vom n-Typ, der auf die Taktsignale reagiert, und bei dem ein oder mehrere Transistoren vom n-Typ mit bestimmten Eingängen verbunden sind,
     - einen Block mit Transistoren vom p-Typ, der auf die komplementären Taktsignale und auf den Block mit den Transistoren vom n-Typ reagiert und bei dem ein oder mehrere Transistoren vom p-Typ mit bestimmten Ausgängen verbunden sind,
     - wobei die erste Logikebene ein oder mehrere erste Ausgangssignale erzeugt, die den bestimmten auf bestimmte logische Eingangssignale ausgeführten logischen Operationen entsprechen,

   • - eine getaktete Haltevorrichtung (20), die die ersten Ausgangssignale empfängt und diese Signale während einer bestimmten Phase des Taktsignals hält,
     - eine zweite Logikebene einer zweiten Logikvorrichtung, die die gehaltenen Ausgangssignale bestimmten logischen Operationen unterzieht und zweite Ausgangssiganle erzeugt, wobei jede zweite Logikvorrichtung einen Block mit Transistoren vom n-Typ aufweist, der auf das komplementäre Taktsignal (CK) antwortet und bestimmte gehaltene Ausgangssignale empfängt.
   • 8. Programmierbares CMOS-Logikfeld nach Anspruch 7, gekennzeichnet durch eine zweite getaktete Haltevorrichtung (22), die die zweiten Ausgangssignale empfängt und diese Signale während einer bestimmten Phase des komplementären Taktsignals (CK) hält.