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WO1994000877A1 - Herstellungverfahren für einen speicherkondensator - Google Patents

Herstellungverfahren für einen speicherkondensator Download PDF

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Publication number
WO1994000877A1
WO1994000877A1 PCT/DE1993/000554 DE9300554W WO9400877A1 WO 1994000877 A1 WO1994000877 A1 WO 1994000877A1 DE 9300554 W DE9300554 W DE 9300554W WO 9400877 A1 WO9400877 A1 WO 9400877A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
etching
oxide
electrode layer
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/DE1993/000554
Other languages
English (en)
French (fr)
Inventor
Karl Heinz KÜSTERS
Franz Xaver Stelz
Wolfgang Müller
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Siemens Corp
Original Assignee
Siemens AG
Siemens Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG, Siemens Corp filed Critical Siemens AG
Publication of WO1994000877A1 publication Critical patent/WO1994000877A1/de
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Definitions

  • the invention relates to a manufacturing method for a capacitor of a one-transistor memory cell on a semiconductor substrate, which is arranged above the transistor, and wherein the transistor has a source, drain and gate as well as a source connection and a drain connection and the drain connection with a bit line is connected.
  • DRAM semiconductor memories consist of a number of memory cells in or on a semiconductor substrate consisting, for example, of silicon, which are each composed of a capacitor for storing the information and a transistor for selecting the specific capacitor.
  • a semiconductor substrate consisting, for example, of silicon
  • the integration of the arrangement must be discussed. the space requirement of a cell must be minimized.
  • the electrical reliability must remain guaranteed, in particular the capacitance of the capacitor must not fall below a certain value.
  • the capacitor In memory cells with a stacked capacitor (so-called stacked capacitor cell), the capacitor consists of two polysilicon plates separated by a dielectric, which are arranged above the transistor.
  • nitride cannot flow, a planarizing cut-off process for the nitride must be used, which is difficult to carry out and in particular results in relatively thick nitride layers (approximately 100 nm) at some points on the surface. In such thick nitride scarcities there are no tolerable voltages. Furthermore, selective etching processes for silicon oxide relative to nitrite and for nitride relative to oxide are required.
  • An essential advantage of the inventive method is the non-procedural certainty of the individual procedural steps.
  • a polysilicon device is used as the etching stop device, against which higher etching selectivities than with respect to nitride are achieved.
  • nitride chips of approximately 20 nm in thickness are used which are uncritical with regard to voltages.
  • the method can be used particularly advantageously in the case of memory cells with a bit line running on a planarized background, as described in the DE patent application "Semiconductor memory arrangement and method for its manufacture” by the same inventors dated June 30, 1992, the entire content of which is also included .
  • the invention is described below with reference to the embodiments shown in the drawings. Show it:
  • FIGS. 1 to 8 show a cross section through a semiconductor substrate in the area of memory cells in a schematic representation, on which the steps of the method are illustrated.
  • FIG. 1 shows a semiconductor substrate 1, consisting of p-doped silicon, in which isolation regions 2 have already been produced between active regions of the semiconductor memory arrangement and n-doped conductive regions of a MOS transistor designated as source 4 and drain 5.
  • a gate 6 (word line) is arranged on the surface 3 of the semiconductor substrate 1 and is insulated by a gate oxide (not shown) from the underlying semiconductor substrate 1 and on its other surfaces, for example by an oxide encapsulation 7.
  • Source 4 and drain 5 are with a source connection 8 or. a drain terminal 9, which are preferably produced by filling with doped polysilicon.
  • the drain connection 9 connects the drain to an overlying bit line 10, which is covered on its free surfaces with an insulation layer 11.
  • the inventive method is explained using a memory cell, for example, in which the capacitor is arranged above the bit line.
  • an approximately 20 nm thick silicon nitride layer 30 and an approximately 40 nm thick polysilicon layer 31 are then deposited on the surface of the structure, if present, as an etching stop layer, for example in a CVD method.
  • the polysilicon layer is 31 with the aid of a corresponding structured photoresist mask and a suitable one Etching process removed again, however, it remains in the cell field.
  • a planarization layer 32 is then applied (after removal of the photo technology lacquer layer),
  • a boron-phosphorus-silicate glass (BPSG) or a BPSG / TEOS layer 32 tetraethylorthosilicate
  • BPSG boron-phosphorus-silicate glass
  • TEOS tetraethylorthosilicate
  • the thickness of the planarization layer 32 above the bit line 10 is approximately 400 nm.
  • FIG. 2 With the help of a photo technique, the source connection 8 is now exposed. First, the planarization layer 32 is etched selectively anisotropically to the polysilicon layer 31, then the polysilicon layer 31 is selectively removed to the nitride 30 wet or dry. Due to the different layer thickness of the planarization layer
  • a high selectivity of approximately 20: 1 to 40: 1 is particularly advantageous for the first etching process; such etching processes are known.
  • the web can be narrowed further by a wet TEOS etching directly after the anisotropic TEOS etching.
  • the resist mask of the photographic technology is removed and the lateral edge region 31 'of the polysilicon layer 31 is oxidized in an oxidation step.
  • the polysilicon layer 31 does not have to completely oxidize from the sides.
  • the nitride layer 30 is selectively horizontal oxide and polysilicon etched.
  • the source connection 8 is thus exposed in a self-aligned manner to the bit line or to its lateral insulation 11.
  • the photo technology defines the area available for the lower capacitor plate.
  • FIG. 3 The full-area deposition follows of a first electrode layer 33 ', preferably an in-situ doped polysilicon layer of approximately 100 nm thickness, in a CVD process.
  • a lacquer stopper 34 is introduced into the depression which has arisen between the webs by known methods, for example by coating the entire surface with lacquer and then etching back.
  • the upper edge of the lacquer stopper 34 is at most at the same level with, but preferably below the upper edge of the planarizing layer 32. Since the height differences of the surface are generally much smaller in the periphery, especially if the above-mentioned webs are missing there there is no paint on the polysilicon layer 33 '.
  • FIG. 4 The first electrode layer 33 'is then removed at the exposed locations by an etching process, in particular above the TEOS layer 32 in the cell field and in the periphery. This creates a lower capacitor plate 33.
  • the entire periphery can also be covered with varnish after the polysilicon (33 ') etching in a phototechnology process, while the cell field remains free of varnish.
  • the exposed oxide that is to say the TEOS layer 32 and the oxidized edge regions 31 'of the polysilicon layer 31, is then preferably removed by wet etching TEOS layer 32 in the periphery and is used there for planning.
  • the lacquer plug 34 can also be produced and the periphery can be covered with the same lacquer layer, in that after the polysilicon layer 33 'has been deposited (see FIG. 3), the lacquer layer is applied and by a subsequent corresponding layer
  • the exposure and development in the periphery remains, but, as already explained, remains in the cell field only in the depressions as a lacquer stopper 34.
  • a simple photo mask can be used during the exposure, which covers the periphery and fully exposes the cell field.
  • the polysilicon 33 ' is first etched, then the TEOS 32 and polysilicon oxide 31' and finally the lacquer is removed.
  • the polysilicon layer 33 'in the periphery must be removed later, for example using the photographic technique that structures the cell plate.
  • FIG. 5 A dielectric 35 is now applied to at least the surface of the lower capacitor plate 33.
  • An ONO-3 layer 35 is preferably produced over the entire surface; the second electrode layer 36 ', which generally consists of doped polysilicon and is approximately 100 nm thick, is then produced.
  • the second electrode layer 36 ' Before structuring the second electrode layer 36 'to form a cell plate, it is advantageous to partially level the surface in the cell field with a further planarizing layer 37, for example by depositing, closing and etching back a TEOS / BPSG layer 37.
  • the second electrode layer 36 ' is then structured with the aid of a photo technique to the cell plate 36 by performing a polysilicon etching and then removing the resist mask. (In the above second variant explained, the second electrode layer, the dielectric and the first electrode layer must be removed using suitable etching processes.)
  • the entire surface is covered with an approximately 100 nm insulation layer 38, e.g. TEOS covered; if the leveling was not carried out using the TEOS / BPSG layer 37, a correspondingly thicker intermediate oxide must be used for covering.
  • an approximately 100 nm insulation layer 38 e.g. TEOS covered; if the leveling was not carried out using the TEOS / BPSG layer 37, a correspondingly thicker intermediate oxide must be used for covering.
  • the lower capacitor plates can also be separated from one another by an oxide spacer instead of the oxidized edge regions 31 '. Proceeding from FIG. 1, one can proceed as follows:
  • the TEOS layer 32 is first etched into narrow webs with the aid of a photographic technique, then the polysilicon layer 31, and finally the resist mask is removed.
  • An oxide spacer 39 is then produced by depositing the entire surface of a layer preferably consisting of 30 nm thick TEOS with subsequent anisotropic etching back.
  • a short isotropic polysilicon etching in particular wet etching
  • the underlying nitride 30 is anisotropically etched, then the further process steps follow as described in FIG. 3.
  • a capacitor with a further increased capacitance is formed by the capacitor electrodes 33, 40, 42 being one have a comb-shaped cross section.
  • the first electrode layer 33 ' is shaped like a weft, as in the manufacture of the lower capacitor plate of the first exemplary embodiment, and is completed to form a comb-shaped lower capacitor plate 33, 40 in that the "bowl" of their sides are successively alternately filled with auxiliary spacers 43 and conductive spacers 40.
  • An auxiliary layer preferably consisting of silicon oxide, is first deposited over the entire surface and removed in an anisotropic recess process except for a spacer 43 on the bowl walls.
  • a conductive spacer 40 in particular consisting of doped polysilicon, is then produced in the same way so that it laterally covers the auxiliary spacer 43.
  • the thickness of the individual spacers is about 50nm to 200nm. Since the conductive spacers 40 are conductively connected to the bottom of the bowl, the lower capacitor plate 33, 40 is thus formed with a comb-shaped cross section.
  • FIG. 8 The auxiliary spacers 43 are now removed, for example by wet oxide etching, then a dielectric 41 covering at least the lower capacitor plate 40 is applied. Finally, a second electrode layer is deposited and structured into cell plate 42 using a photo technique.
  • the cell plate 42 is covered with a preferably planarizing insulation layer 44 (e.g. TEOS).
  • a planarizing insulation layer 44 e.g. TEOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

Mit dem erfindungsgemässen Verfahren können Kondensatoren für Speicherzellen mit einem oberhalb des Transistors angeordneten Kondensator hergestellt werden. Aufgrund eines schüsselförmigen oder kannförmigen Querschnittes erreicht der Kondensator eine höhe Kapazität. Das Verfahren zeichnet sich insbesondere durch hohe Prozesssicherheit aus. Zur selbstjustierenden Ätzung des Speicherkondensatorkontaktes wird eine Schicht aus Polysilizium (31) als Ätzstop verwendet. Die freigelegten Seitenwände werden oxidiert (31') oder durch 'side-spacer' (39) abgedeckt.

Description

Herstellungsverfahren für einen Speicher ondensator
Die Erfindung betrifft ein Herstellverfanren für einen Kon¬ densator einer Ein-Transistor-Speicherzelle auf einem Halb- leitersubstrat, der obernalb des Transistors angeordnet ist, und wobei der Transistor ein Source, Drain und Gate sowie einen Sourceanschluß und einen Drainanschluß besitzt und der Drainanscnluß mit einer Bitleitung verbunden ist.
DRAM-Halbleiterspeicher besteneπ aus einer Anzanl von Spei¬ cherzellen in bzw. auf einem zum Beispiel aus Silizium be¬ stenenden Halbleitersubstrat, die sicn jeweils aus einem Kondensator zur Speicherung der Information und einem Tran¬ sistor zur Auswahl des bestimmten Kondensators zusammense- tzen. Um eine geringe Zugriffszeit und benötigte Fläcne bei honem Speicherangebot zu erreicnen, muß die Integrations- dicnte der Anordnung ernönt werden, d.n. der Platzbedarf einer Zelle muß minimiert werden.Gleicnzeitig muß die elek¬ trische Zuverlässigkeit gewährleistet bleiben, insbesondere darf die Kapazität des Kondensators einen bestimmten Wert nicnt unterschreiten. Bei Speicnerzellen mit einem Stapel¬ kondensator (sogenannte Stacked Capacitor Zelle) bestent der Kondensator aus zwei durcn ein Dielektrikum getrennten Polysiliziumplatten, die oberhalb des Transistors angeord- net sind.
Um bei einem solcnen Kondensator eine none Kapazität zu ernalten, ist es aus dem Artikel von T. Kaga et al., IEE Transactioπs on Electron Devices, Volume 38, Februar 1991, Seiten 255 bis 261 bekannt, daß der Kondensator (bzw. die Kondensatorplatten) obernalb der Bitleitung angeordnet ist und einen scnüsselförmigen Querschnitt aufweist. Zur weite¬ ren Kapazitätsernöhung wird ein Kondensator mit einem kamm- förmigen Querscnnitt vorgescnlagen. Das Herstellverfanren für diesen Kondensator weist jedoch folgende Scnwierigkei- ten auf: Zunäcnst wird eine Nitridscnicnt zur Planarisie¬ rung der Oberfläcne unter der unteren Kondensatorplatte benötigt. Da man ein Nitrid nicht verfließen kann, muß ein planarisierender Abscneideprozeß für das Nitrid eingesetzt werden, der schwierig durchzuführen ist und insbesondere zu relativ dicken Nitridschichten (etwa lOOn ) an manchen Stellen auf der Oberfläche fünrt. In derart dicken Nitrid- scnicnten treten nicnt tolerierbare Spannungen auf. Weiter werden nochselektive Ätzprozesse für Siliziumoxyd relativ zu Nitrit und für Nitrid relativ zu Oxyd benötigt.
Aufgabe der vorliegenden Erfindung ist es daher, ein Her¬ stellverfanren für einen Kondensator einer Ein-Transistor- Speicnerzelle der genannten Art anzugeben, das die erläu¬ terten Nacnteile nicht aufweist.
Diese Aufgabe wird durcn ein Verfahren gemäß Patentanspruch 1 oder 2 gelöst. Weiterbildungen sind Gegenstand von Unter- ansprücnen.
Ein wesentlicner Vorteil des erfinderiscnen Verfanrens be- stent in der nonen Prozeßsicnerheit der einzelnen Verfah- rensscnritte. Beispielsweise wird bei der Oxydätzung eine Polysiliziumscnicnt als Ätzstopscnicnt eingesetzt, gegen¬ über der hönere Ätzselektivitäten als gegenüber Nitrid er¬ reicht werden. Ferner werden nur Nitridscnicnten von ca. 20nm Dicke eingesetzt, die bezuglicn Spannungen unkritiscn sind. Das Verfanren ist besonders vorteilhaft einsetzbar bei Speicherzellen mit einer auf planarisiertem Untergrund verlaufenden Bitleitung, wie sie in der DE-Patentanmeldung "Halbleiterspeicheranordnung und Verfahren zu ihrer Her¬ stellung" derselben Erfinder vom 30.06.92, deren Gesamtin¬ nalt mit einbezogen wird, besenrieben ist. Die Erfindung wird nachfolgend anhand der in den Zeichnun¬ gen dargestellten Ausführungsbeispiele näher beschrieben. Es zeigen:
Figuren 1 bis 8 einen Querschnitt durch ein Halbleitersub- strat im Bereich von Speicherzellen in schemati- scner Darstellung, an dem die Schritte des Verfahrens verdeutlicht werden.
Figur 1 zeigt ein Halbleitersubstrat 1, bestehend aus p-do- tiertem Silizium, in welchem bereits Isolationsgebiete 2 zwischen aktiven Bereichen der Halbleiterspeicheranordnung und mit Source 4 und Drain 5 bezeichnete n-dotierte leiten¬ de Gebiete eines MOS-Transistors erzeugt worden sind. Auf der Oberfläche 3 des Halbleitersubstrats 1 ist ein Gate 6 (Wortleitung) angeordnet, das durcn ein (nicht dargestell¬ tes) Gate-Oxyd vom unterliegenden Halbleitersubstrat 1 und an seinen übrigen Oberflächen beispielsweise durch eine Oxydeinkapselung 7 isoliert ist. Source 4 und Drain 5 sind mit einem Source-Anscnluß 8 bwz. einem Drain-Anschluß 9 versehen, die bevorzugt durch eine Auffüllung mit dotiertem Polysilizium hergestellt worden sind. Der Drain-Anschluß 9 verbindet das Drain mit einer überliegenden Bitleitung 10, die an ihren freien Oberflächen mit einer Isolationsschicht 11 bedeckt ist. Das erfinderische Verfahren wird beispiel- naft an einer Speicherzelle erläutert, bei der der Konden¬ sator oberhalb der Bitleitung angeordnet ist.
Auf die Oberfläche der soweit vorhandenen Struktur werden nun erfindungsgemäß eine etwa 20nm dicke Siliziumnitrid¬ schicht 30 und eine etwa 40nm dicke Polysiliziumschicht 31 als Ätzstopschicht abgeschieden, z.B. in einem CVD-Verfan- ren. Außerhalb des Zellenfeldes, d.h. in der Peripherie, wird die Polysiliziumschicht 31 mit Hilfe einer entspre¬ chenden strukturierten Fotolackmaske und eines geeigneten Ätzprozesses wieder entfernt, im Zellenfeld bleibt sie da¬ gegen erhalten. (Im folgenden wird das Aufbringen, Belich¬ ten und Entwickeln einer Lackmaske, teilweise einschlie߬ lich der späteren Entfernung der strukturierten Lackschient, als Fototechnik bezeichnet.) Anschließend wird (nach Ent¬ fernen der Fototechnik-Lackschicht) eine Planarisierungs¬ schicht 32 aufgebracht, vorzugsweise wird dafür eine Bor- Phospnor-Silikatglas (BPSG)-Scnicht oder eine BPSG/TEOS- Schicnt 32 (TEOS = Tetraethylorthosilikat) insbesondere feucht verflossen und zurückgeätzt, so daß eine weitgehend eingeebnete Oberfläche vorliegt. Die Dicke der Planarisie¬ rungsschicht 32 oberhalb der Bitleitung 10 beträgt etwa 400nm.
Figur 2: Mit Hilfe einer Fototechnik wird nun der Source- Anschluß 8 freigelegt. Dabei wird zunächst die Planarisie¬ rungsschicht 32 selektiv zur Polysiliziumschicht 31 aniso¬ trop geätzt, dann wird die Polysiliziumschicht 31 selektiv zum Nitrid 30 naß oder trocken entfernt. Aufgrund der un- terschiedlichen Schichtdicke der Planarisierungsschicht
32 ist insbesondere für den ersten Ätzprozeß eine hone Se¬ lektivität von etwa 20:1 bis 40:1 vorteilhaft; solche Ätz¬ prozesse sind bekannt. Aufgrund der verwendeten Fototech¬ nik bleibt im Zellenfeld nur ein schmaler Steg der genann- teπ Schichten über der Bitleitung 10 und - außerhalb der Zeichenebene - über dem Isolationsgebiet 2 stehen, so daß der Source-Anschluß 8 mit diesen Stegen umschlossen ist. Durch eine TEOS- Naßätzung direkt nach der anisotropen TEOS-Ätzung kann der Steg noch verschmälert werden. Die Lackmaske der Fototechnik wird entfernt, und in einem Oxid- ationssenritt wird der seitliche Randbereich 31' der Poly¬ siliziumschicht 31 oxidiert. Die Polysiliziumschicht 31 muß nicht vollständig von den Seiten her durchoxidieren. Schließlich wird die Nitridschicht 30 selektiv zum unter- liegenden Oxid und Polysilizium geätzt. Die Freilegung des Source-Anschlusses 8 erfolgt also selbstjustiert zur Bit¬ leitung bzw. zu deren seitlicher Isolation 11. Die Foto¬ technik definiert die für die untere Kondensatorplatte zur Verfügung stehende Fläche.
Figur 3: Es folgt die ganzflächige Abscheidung einer ersten Elektrodenschicht 33' , vorzugsweise einer in-situ-dotierten Polysiliziumschicht von etwa 100 nm Dicke in einem CVD-Ver- fahren. In die Vertiefung, die zwischen den Stegen entstan¬ den ist, wird mittels bekannter Verfahren ein Lackstöpsel 34 eingebracht, beispielsweise durch ganzflächige Beschich¬ tung mit Lack und anschließende Rückätzung. Die Oberkante des Lackstöpsels 34 liegt dabei höchstens auf gleicher Höhe mit, vorzugsweise aber unterhalb der Oberkante der Planari- sierungs-Schicht 32. Da im allgemeinen in der Peripherie die Höhenunterschiede der Oberfläche sehr viel geringer sind, insbesondere wenn dort die genannten Stege fehlen, verbleibt dort kein Lack auf der Polysilizium-Schicnt 33'.
Figur 4: Anschließend wird die erste Elektrodenschicht 33' an den freiliegenden Stellen durch einen Ätzprozeß ent¬ fernt, also insbesondere oberhalb der TEOS-Schicnt 32 im Zellenfeld und in der Peripherie. Dadurch wird eine untere Kondensatorplatte 33 erzeugt. Die nun freiliegenden Oxyd¬ strukturen, nämlich die TEOS-Scnicht 32 und die oxidierten Randbereiche 31' werden vorzugsweise naß geätzt, der Lack¬ stöpsel 34 wird entfernt. In einer Variante kann aber auch nach der Polysilizium(33' )-Ätzung in einem Fototechnikpro- zeß die gesamte Peripherie mit Lack abgedeckt werden, wäh¬ rend das Zellenfeld frei von Lack bleibt. Vorzugsweise durch eine Naßätzung wird dann das freiliegende Oxyd ent¬ fernt, also die TEOS-Scnicht 32 und die oxidierten Randbe¬ reiche 31' der Polysiliziumschicht 31. Dann verbleibt die TEOS-Schicht 32 in der Peripherie und dient dort zur Plana¬ risierung.
In einer weiteren Variante kann auch mit derselben Lack- schient sowohl der Lackstöpsel 34 erzeugt als auch die Pe¬ ripherie abgedeckt werden, indem nach der Abscheidung der Polysilizium-Schicnt 33' (siehe Figur 3) die Lackschient aufgebracht und durch eine anschließende entsprechend do¬ sierte Belichtung und Entwicklung in der Peripherie ver- bleibt, jedoch im Zellenfeld, wie bereits erläutert, nur in den Vertiefungen als Lackstöpsel 34 zurückbleibt. Dazu kann eine einfache Fotomaske bei der Belichtung eingesetzt werden, die die Peripherie abdeckt und das Zellenfeld voll¬ ständig belichtet. Danach wird erst das Polysilizium 33' geätzt, dann das TEOS 32 und Polysiliziumoxyd 31' und schließlich der Lack entfernt. Bei dieser zweiten Variante muß jedoch später noch, beispielsweise nach der die Zell¬ platte strukturierenden Fototechnik, die Polysilizium¬ schicht 33' in der Peripherie entfernt werden.
Figur 5: Nun wird mindestens auf die Oberfläche der unteren Kondensatorplatte 33 ein Dielektrikum 35 aufgebracht. Vor¬ zugsweise wird ganzflächig eine ONO-3-Schicht 35 erzeugt; danach wird die im allgemeinen aus dotiertem Polysilizium von etwa lOOnm Dicke bestehende zweite Elektrodenschicht 36' hergestellt. Vor der Strukturierung der zweiten Elek¬ trodenschicht 36' zu einer Zellplatte ist es vorteilhaft, die Oberfläche im Zellenfeld mit einer weiteren planarisie- renden Schicht 37 teilweise einzuebnen, beispielsweise durcn Abscheiden, Verschließen und Rückätzen einer TEOS/ BPSG- Scnicht 37. Die zweite Elektrodenschicht 36' wird dann mit Hilfe einer Fototechnik zur Zellplatte 36 struk¬ turiert, indem eine Polysilizium-Ätzung durchgeführt und anschließend die Lackmaske entfernt wird. (Bei der oben erläuterten zweiten Variante muß die zweite Elektroden¬ schicht, das Dielektrikum und die erste Elektrodenschicht mit geeigneten Ätzprozessen entfernt werden.)
Schließlich wird die gesamte Oberfläche mit einer etwa lOOnm dicken Isolationsschicht 38, z.B. TEOS abgedeckt; falls die Einebnung mittels der TEOS/BPSG-Schicht 37 nicnt vorgenommen wurde, muß ein entsprechend dickeres Zwischen¬ oxyd zur Abdeckung verwendet werden.
Figur 6: In einer zweiten Ausführungsform des Verfahrens kann die Trennung der unteren Kondensatorplatten voneinan¬ der auch durch einen Oxydspacer anstelle der oxidierten Randbereiche 31' erfolgen. Ausgehend von Figur 1 kann fol- gendermaßen vorgegangen werden:
Wie bei Figur 2 beschrieben wird zunächst mit Hilfe einer Fototechnik die TEOS-Schicht 32 zu schmalen Stegen geätzt, dann die Polysilizium-Scnicht 31, und schließlich wird die Lackmaske entfernt. Dann wird ein Oxydspacer 39 durch ganz- flächige Abscheidung einer vorzugsweise aus 30nm dicken TEOS bestehenden Schicht mit anschließender anisotroper Rückätzung hergestellt. Für eine sichere spätere Isolation ist es vorteilhaft, zunächst vor der Abscheidung der TEOS- Schicht eine kurze isotrope Polysilizium-Ätzung durcnzufüh- ren (insbes. Naßätzung), wodurch der Randbereich der Poly¬ silizium-Scnicht 31 entfernt wird; der entstehende Spalt wird bei der Abscheidung der TEOS-Schicht 39 aufgefüllt. Nach der TEOS-Spacer-Ätzung wird das unterliegende Nitrid 30 anisotrop geätzt, dann folgen die weiteren Verfahrens- schritte wie bei Figur 3 beschrieben.
Gemäß einer dritten Ausführungsform des Verfahrens wird ein Kondensator mit weiter vergrößerter Kapazität dadurch gebildet, daß die Kondensator-Elektroden 33, 40, 42 einen kammformigen Querschnitt aufweisen. Dafür wird (s. Figur 3) zunächst die erste Elektrodenschicht 33' schüsseiför¬ mig, wie bei der Herstellung der unteren Kondensatorplatte des ersten Ausführungsbeispiels, strukturiert und zu einer kammformigen unteren Kondensatorplatte 33, 40 dadurch ver¬ vollständigt, daß die "Schüssel" von ihren Seiten her suk¬ zessive abwechselnd mit Hilfsspacern 43 und leitenden Spa- cern 40 aufgefüllt wird. Es wird zunächst eine Hilfsschicht, vorzugsweise bestehend aus Siliziumoxyd, ganzfläcnig abge- schieden und in einem anisotropen Ruckatzprozess bis auf einen Spacer 43 an den Schüsselwänden entfernt. Anschlie¬ ßend wird ein leitender Spacer 40, insbesondere aus dotier¬ tem Polysilizium bestehend, auf die gleiche Art hergestellt, so daß dieser den Hilfsspacer 43 seitlich bedeckt. Diese beiden Vorgänge werden wiederholt, bis die Schüssel mit
Spacern bis zur Mitte hin gefüllt ist, wobei die Dicke der einzelnen Spacer etwa 50nm bis 200nm beträgt. Da die lei¬ tenden Spacer 40 mit dem Schüsselboden leitend verbunden sind, wird so die untere Kondensatorplatte 33, 40 mit einem kammformigen Querschnitt gebildet.
Figur 8: Die Hilfsspacer 43 werden nun entfernt, beispiels¬ weise durcn eine Oxyd-Naßätzung, dann wird ein mindestens die untere Kondensatorplatte 40 bedeckendes Dielektrikum 41 aufgebracht. Schließlich wird eine zweite Elektroden¬ schicht abgeschieden und mit Hilfe einer Fototechnik zur Zellplatte 42 strukturiert.
Zum Schluß wird die Zellplatte 42 mit einer vorzugsweise planarisierenden Isolationsschicht 44 (z.B. TEOS) abge¬ deckt.

Claims

Patentansprüche
1. Herstellverfahren für einen Kondensator einer Ein-Tran- sistor-Speicherzelle auf einem Halbleitersubstrat, der oberhalb des Transistors angeordnet ist, wobei der Transi¬ stor ein Source (4), Drain (5), und Gate (6) sowie einen Source-Anschluß (8) und einen Drain-Anschluß (9) besitzt und der Drain- Anschluß (9) mit einer Bitleitung (10) ver¬ bunden ist, mit folgenden Verfanrensschritten: a) Ganzflächiges Abscheiden einer Nitridschicht (30), einer Ätzstopschicht (31) und einer Planarisierungs¬ schicht (32), b) Anisotropes Ätzen der Planarisierungsschicht (32) und der Ätzstopschicht (31) mit Hilfe einer Fototechnik derart, daß die Schichten mindestens über dem Source- Anschluß (8) vollständig entfernt werden und Stege der Schichtfolge stehenbleiben, die den Source-Anschluß (8) umschließen, c) Oxidieren der freiliegenden Randbereiche (31 ') der Ätz¬ stopschicht (31), d) Entfernen der freiliegenden Teile der Nitridschient (30), e) ganzflächiges Abscheiden einer ersten Elektrodenschicht (33') und Auffüllen der Vertiefungen zwisenen den Ste¬ gen mit einem Lackstöpsel (34), der höchstens bis zur Oberkante der Planarisierungsschicht (32) reicht, f) Wegätzen der freiliegenden Teile der ersten Elektroden¬ schicht (331), wodurch eine untere Kondensatorplatte (33) gebildet wird, und Wegätzen der aus Oxyd bestehen¬ den Teile des Steges (32, 31'), g) Aufbringen eines Dielektrikums (35) mindestens auf der unteren Kondensatorplatte (33), h) ganzfläeniges Abscheiden einer zweiten Elektroden¬ schicht (361) und Strukturieren zur Zellplatte (36) mit Hilfe einer Fototechnik und eines Ätzprozesses.
2. Herstellverfanren für einen Kondensator einer Ein-Tran- sistor-Speicnerzelle auf einem Halbleitersubstrat, der oberhalb des Transistors angeordnet ist, wobei der Transi¬ stor ein Source (4), Drain (5) und Gate (6) sowie einen Source-Anschluß (8) und einen Drain-Anschluß (9) besitzt und der Drain-Anschluß (9) mit einer Bitleitung (10) ver¬ bunden ist, mit folgenden Verfahrensschritten: a) Ganzflächiges Abscheiden einer Nitridschient (30), einer Ätzstopschicht (31) und einer Planarisierungs- schient (32), b) anisotropes Ätzen der Planarisierungsschicht (32) und der Polysiliziumschicht (31) mit Hilfe einer Fototechnik derart, daß die Schichten mindestens über dem Source- Anschluß (8) vollständig entfernt werden und Stege der Schichtfolge stehenbleiben, die den Source-Anschluß (8) umschließen, c) Abscheiden einer Oxydschicht und anisotropes Rückätzen zu einem die Stegwände bedeckenden Oxydspacer (39), d) Entfernen der freiliegenden Teile der Nitridschicht (30), e) ganzflächiges Abscheiden einer ersten Elektrodenschicht (331) und Auffüllen der Vertiefungen zwischen den Ste¬ gen mit einem Lackstöpsel (34) der höchstens bis zur Oberkante der Planarisierungsschicht (32) reicht, f) Wegätzen der freiliegenden Teile der ersten Elektroden¬ schicht (331), wodurch eine untere Kondensatorplatte (33) gebildet wird, und Wegätzen der aus Oxyd bestehen¬ den Teile des Steges (32, 31'), sowie des Oxidspacers (39), g) Aufbringen eines Dielektrikums (35) mindestens auf der unteren Kondensatorplatte, n) ganzflächiges Abscheiden einer zweiten Elektroden¬ schicht (361) und Strukturieren zur Zellplatte (36) mit Hilfe einer Fototechnik und eines Ätzprozesses.
3. Verfahren nach einem der Ansprüche 1 oder 2, d a ¬ d u r c h g e k e n n z e i c h n e t, daß der Verfah¬ rensschritt f) folgendermaßen ausgeführt wird:
- Wegätzen der freiliegenden Teile der ersten Elektroden- schient (331), so daß die erste Elektrodenschicht zu einer Schüssel strukturiert wird,
- Herstellen eines die Schüsselwände bedeckenden Hilfsspa- cers (43) durch ganzflächiges Abscheiden und Rückätzen einer Hilfsschicht, - Herstellen eines den Hilfsspacer (43) seitlich bedecken¬ den leitenden Spacers (40) durch ganzflacnig.es Abschei¬ den und Rückätzen einer leitenden Schicht, die aus dem Material der ersten Elektrodensenicht bestent,
- Auffüllen der Schüssel durch abwechselnde Herstellung von Hilfsspacern (43) und leitenden Spacern (40), so daß die strukturierte erste Elektrodenschicht (33) und die leitenden Spacer (40) gemeinsam eine untere Konden¬ satorplatte mit kammförmigem Querscnnitt bilden,
- Entfernen der Hilfsspacer (43) und Wegätzen der aus Oxyd bestehenden Teile des Steges (32, 31') sowie gegebenen¬ falls der Oxidspacer (39); und daß bei der ganzflächigen Abscheidung einer zweiten Elektrodenschicht gemäß h) die Zwischenräume zwischen den leitenden Spacern aufgefüllt werden.
4. Verfahren nach einem der Ansprüche 1 bis 3, d a ¬ d u r c h g e k e n n z e i c h n e t , daß als erste und/oder zweite Elektrodensenicht eine Polysiliziumschicht von etwa 50nm bis 300nm Dicke abgeschieden wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, d a ¬ d u r c h g e k e n n z e i c h n e t, daß nach Ab¬ scheidung der zweiten Elektrodensenicht (36', 42) die Ober¬ fläche mit einer planarisierenden Isolationsschicht (37, 44) weitgehend eingeebnet wird.
6. Verfahren nach einem der Ansprüche 1 bis 5, d a ¬ d u r c h g e k e n n z e i c h n e t, daß die Plana- risierungsschicht (32) TEOS enthält.
7. Verfahren nach einem der Ansprüche 2 bis 6, d a ¬ d u r c h g e k e n n z e i c h n e t, daß vor Durch¬ führung des Verfahrensschrittes c) die seitlichen Randbe- reiche der Polysiliziumschicht (31) entfernt werden.
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