五、新型說明： 【新型所屬之技術領域】 本創作係有關於一種半導體封裝裝置，尤指涉及一種直接 以結構中之金屬層作為凸塊下金屬結構層使用而具層數少並 為X/Cu/Sn金屬層之結構者，特別係指具有較佳之電路結構， 並可以於簡化製程而改進生產率之同時達到有效降低成本者。 【先前技術】 近年來，隨著半導體製程技術之不斷成熟與發展，各種 高效能之電子產品不斷推陳出新，而積體電路（Imegrated Circuit, 1C)元件之積集度(Integrati〇n)也不斷提高。在積體 電路元件之封職程巾’賴電賴裝（ICPaekaging)松演 著相當重要之角色，而積體電路封裝型態可大致區分為打線 接合封裝（Wire Bonding Package，WB )、貼帶自動接合封裝 (TapeAutomatic Bonding, TAB)及覆晶接合（Fiip Chip FC) 等型式，且每種封裝形式均具有其特殊性與應用領域。其中， 對於具有尚密度輸出/輸入（1〇)之電路線設計之晶片與基板 而言，當電連線路徑過長時會導致電感（Inductance)增加。 此外，手動操作之打線接合技術所需之製作成本昂貴、製程 品質之可靠度低、且生產率也相對較低。為了改善上述之問 題，另外發展出一種具有縮小封裝面積及縮短訊號傳輸路徑 之覆晶（Flip-CWp)技術或稱之為控制崩潰晶片接合 (Controlled Collapse Chip Connection, C4)。請參閱第 3 圖， 其積體電路封裝結構5 0 0中積體電路晶片5 〇上之凸塊通 常係為錫球6 0，欲將該錫球6 0銲結於該積體電路晶片§ 0時，首先須在該積體電路晶片5 0之金屬銲墊5 41上形 成一具有一至多層金屬層結構之凸塊下金屬層〔Under Bump Metallization，UBM〕7 0 ’由該積體電路晶片5 〇至該錫球 6 0方向包含一形成於該金屬銲墊5 41上之黏著層 (Adhesionlayer) 7 1，例如為鈦金屬層；一具導電性之導 電層（ConductorLayer) 7 2，例如為鋁（A1)、銅（〇〇、 金（Au)或銀（Ag)金屬；一防止該錫球6 〇穿透而與該導 電層7 2反應之阻障層（BarrierLayer) 7 3，例如錄（Ni)、 鉻（Cr)或鉑（Pt)金屬；以及一用以提供該錫球β 〇潤濕 性並保護下方金屬層之濕潤層（WettableLayer) 7 4，例如 金、銀、銅、錫（Sn)或其它有機化合物。其特徵在利用該 凸塊下金屬層7 0提供接置錫球、擴散阻障（Diffusion Barrier)以及適當黏著性等功能於該錫球6 〇與該積體電路 晶片5 0之金屬鮮整5 41間，俾得以將鲜料塗佈至該凸塊 下金屬層7 0上，再經回銲程序（Reflow)以將所施加之銲 料形成所需之錫球6 0。該凸塊下金屬層製程一般採用之方 法係包括濺鍵技術（Sputtering)、蒸链技術（Evaporation)及 電鍵技術（Plating)等。 請參閱第4A〜4F圖，為習知於積體電路晶片上形成 M398194 凸塊下金屬層之製程。如第4A圖所示，首先提供-表面具 數電性接塾5 1之積體電路晶片5 〇 ’該積體電路晶片 5 〇之参面形成有一保護層（Passivation Layer) 5 2，並曝 , _積體電路晶片50上之電性接勢51’該保護層52上 . 另形成有一第一介電層5 3及-第二介電層5 5，且於該第 -介電層5 3及該第二介電層5 5之間係形成有-金屬層 (Trace Metal) 5 4於該電性接墊51上，該第二介電層5 φ 5並曝露該金屬層5 4上之金厲銲塾5 41。如第4 B圓所 不，接著於該第二介電層5 5及該金屬銲墊5 41上利用濺 鍍方式形成一鈦層及一第一銅層7 2a，其中該鈦層係作為黏 著層71。如第4 C及4D圖所示，於該黏著層71上塗佈 一光阻層7 5，經曝光（Expose)與顯影（Devel〇p)後，以 電鍍方式於該第-鋼層7 2a上陸續形成-第二銅層7 2b、 一鎳層及一金層，其中該第一、二銅層7 2a、7 2b係作為 φ 導電層7 2 ;該鎳層係作為阻障層7 3 ;以及該金層係作為 濕潤層74。如第4E及4 F圖所示，最後剝離該光阻層γ 5，並蝕刻於該光阻層75之下顯露之黏著層71與第一銅 層7 2a。至此，完成一具備鈦/銅/鎳/金（Ti/Cu/Ni/Au)四層 結構之凸塊下金屬層7〇。 然而’上述結構在進行覆晶銲塊時，其錫球6 0遇到含 金之銲料時’會產生共晶反應而產生脆性之金錫介金属化合 物（Intermetallic Compound Layer, IMC)，甚而產生孔洞，造 5 成後續於鎮球與該凸塊下金屬層70間發生龜裂，嚴重影響 製程信賴性。 ,有鑑於上述習知於積體電路晶片上形成凸塊下金肩廣技 術而使用夕贿料’且需經過多道程序，不健高製程複雜 又與成本㈣亦伴隨製程中信賴性風險之增加，且該焊錫 材料經高溫迴料雜，導致卿狀焊縣構之品質可靠 度降低it而導致最終產品之電性連接品質降低而有電性短 路之虞’因此將姆地增加抛縣及降低成本效益，且仍 …、法解决產率過低之問題，故，—般習用者係無法符合使用 者於實際使用時之所需◊ 【新型内容】 本創作之主要目的係在於，克服習知技藝所遭遇之上述 問題並提供-種直接以結構中之金屬層作為凸塊下金屬結構 層使用，可省下額外組裝凸塊下金屬結構層之設備費用，且 其結構係她於f知技術可提供，觸化之X/Cu/Sn金屬 層結構’並域額外設置阻障層，不僅得崎數減少而具有 車乂佳之電路結構，並可以於簡化製程而改進生產率之同時達 到有效降低成本者。 為達以上之目的，本創作係一種半導體封裝裝置，主要 包括一半導體裝置、一金屬層（TraceMetal)、一第二介電層 及一銲錫凸塊（SolderBump)。其中該半導體裝置表面係設 M398194 .置有複數個電性接塾，並覆蓋一表面保護層（p^sivation Layer) ’該表面保護層中對應該些電性接墊之位置係具有複 數個開孔以局觸露該些紐接塾，於其巾，絲面保護層 上係設置有一第一介電層，其具有複數個第一開口以至少局 部顯露該些電性接墊；該金屬層係設置於該第—介電層上並 經由該第電性連接至該半導體裝置之電性接塾，該金 屬層主要包含—黏著層（Adhesionlayer)，係設置於該第-介 電層上，可附著基材並可供後續金屬層附著、一導電層 (ConductorLayer)，係設置於該黏著層上、及一保護層，係 -X置於4導電層上’以供可銲錫性（SGider_abiiity)表面並防 止该導電層被氧化；該第二介電層係設置於該第_介電層與 該金屬層之保護層上’其具有複數個第二開口以至少局部顯 路该金屬叙端部；以及該觸凸義設置於該金屬層局部 顯露之端部上’其覆蓋區域係涵蓋該第二介電層之第二開口。 其中，該金屬層之端部係作為凸塊下金屬結構層⑺謝 Bump MetallizatiGn，UBM) ’以在其上接置該銲恥塊且在 該金屬層中與該_凸塊接置之保縣，其係由—第一保護 層及-第二保護層組成’俾供強化與轉錫凸塊之接合力。 【實施方式】 2 F圖』所示，係分別為本 本創作較佳實施例之半導體 請參閱『第1圖及第2A〜 創作之半導體封裝裝置示意圖、 7 2片結構示意圖、本創作製作欽/鋼/錫層於第2 A圖之半導體 晶片上之結構示意圖、本創作塗佈光阻層於第2B圓之鈦/銅 /錫層上之結構示意圖、本創作局部_第2 c圖之欽顧錫 層之結構示意圖、本創作於第2 D圖之局部鈦/銅/錫層上剝離 光阻層之結構示意圖、以及本創作浸㈣層於第2 E圖之局 部欽/銅/騎上之結構示_。如 主要包括_半嶋置二= (TraCeMetal)2 0、一第二介電層3 0及-銲踢凸塊（solder
Bump) 4 0 〇 該半導體裝置10係為半導體晶片（Chip)、晶圓 (Wafer)、半導體封裝基板、及電路板之其中一者，其表面 係設置有複數個電性接墊1 1，並覆蓋一表面保護層 (PassivationLayer) 1 2，該表面保護層丄2中對應該些電 性接墊11之位置係具有複數個開孔13以局部顯露該些電 性接墊11，其中，該表面保護層X 2上係設置有一第一介 電層14，其具有複數個第一開口15以至少局部顯露該些 電性接墊11。 該金屬層2 0係設置於該第一介電層14上並經由該第 一開口15電性連接至該半導體裝置丄〇之電性接墊i丄， 該金屬層2 0主要包含一黏著層（Adhesion layer) 2 1，係 設置於該第一介電層14上，可附著基材並可供後續金屬層 附著、一導電層（ConductorLayer) 2 2，係設置於該黏著 層21上、及一保護層2 3，係設置於該導電層2 2上，以 供可鲜踢性（Solder-ability)表面並防止該導電層2 2被氧 化，其中，該保護層2 3係由一第一保護層2 3a及一第二保 °蔓層2 3b組成；該金屬層2 〇係為X/銅/錫（x/Cu/Sn)，且 X為一或多種選自鈦（Ti)、鎢（W)、鉻（Cr)、鎳（Ni)、 鈀（Pd)、鉑（Pt)之金屬元素或其混合物所組成之鈦鎢 (Ti/W)、鉻鎳（Cr/Ni)合金等。 该第二介電層3◦係設置於該第一介電層14與該金屬 層2 〇之第一保護層2 3a上，其具有複數個第二開口 3工以 至少局部顯露該金屬層2〇之端部2〇1。 该銲錫凸塊4 〇係為-錫球，係設置於該金屬層2 〇局 顯露之端部2. 〇 1上’其覆蓋區域係涵蓋該第二介電層3 〇之第二開口31。其中，上述金屬層20之端部20 1係 作為凸塊下金屬結騎（Undei*BumpMetanizati()n，UBM丨， 以在其上接置贿錫凸塊4 0，且在該金屬層2 Q中與該鲜 踢凸塊4 0接置之保護層2 3中，該第二保護層2 3b係為 一可視需求增缚度之無電賴（E1_丨essTin)層或浸鑛 踢（Im_i〇nTin)層’俾供強化與該銲錫凸塊4 0之接合 力。以上所述，係構成-全新之半導體封裝裝置i 〇 〇。 曰當本_於時，上述半導魏置1()係為—半導體 明片（Chip)’其上電性接塾2 ^係為_銘接墊（Aw⑷。於 一較佳實施例中，該半導體封裝裝置10 0之金屬層2 0， 簡化之X/Cu/Sn金屬層結構，並無需額外設置以鎳、鉻或鉑 等昂貴材料之阻障層（BarrierLayer)，不僅得以層數減少而 具有較佳之電路結構，並可以於簡化製程而改進生產率之同 時達到有效降低成本者》 综上所述，本創作係一種半導體封裝裝置，可有效改善 習用之種種缺點，係可省下額外組裝凸塊下金屬結構層之設 備費用，能直接以結構中之金屬層作為凸塊下金屬結構層使 用，且其結構亦相對簡單，係相較於習知技術可提供一較為 簡化之X/Cu/Sn金屬層結構，並無需額外設置阻障層，不僅 得以層數減少而具有較佳之電路結構，並可以於簡化製程而 改進生產率之同時達到有效降低成本者，進而使本創作之産 生月b更進步、更實用、更符合使用者之所須，確已符合創作 專利申請之要件，爰依法提出專利申請。 惟以上所述者，僅為本創作之較佳實施例而已，當不能 以此限林創作實施之$!圍；故，凡依本創作申請專利範圍 及新型說明書崎所作之簡單的粒變化與修飾，皆應仍屬 本創作專利涵蓋之範圍内。 【圖式簡單說明】 第1圖，係本創作之半導體封裝裝置示意圖。 第2 A圖’係本創作較佳實施例之半導體晶片結構示意圖。 第2 B圖，係本創作製作欽/銅/錫層於第2 A圖之半導艘晶 M3981.94 片上之結構示意圖。 第2 C圖，係本創作塗佈光阻層於第2β圖之卿錫層上 之結構不意圖。 第2〇圖，縣編部刪_之__之_ 示意圖。 第2E圖，係本創作於第2_之局㈣鋼/锡層上剝離光 阻層之結構示意圖。 第2 F圖，係本創作浸鑛錫層於第2 E圓之局部欽_層 上之結構不意圖。 第3圖’係f知之積體電路封裝結構示意圖。 第4 A圖，係習知之半導體晶片結構示意圖。 第4 B圖’係f知濺舰/銅層於第4 A圖之半導體晶片上 之結構示意圖。 第4 C圖，係f知塗佈光阻層於第4 B圖之鈦/銅層上之結 構示意圖。 第4DS1，係1知電軸/獻金層於第4C®之顯露鈦/銅 層上之結構示意圖。 第4 E圖’係習知於第❹圖之鈦/銅層上剝離光阻層之結 構示意圖。 圖’係習知局部蝕刻第4E圖之剥離光阻層下之鈦/ 銅層之結構示意圖。 M398194 【主要元件符號說明】 (本創作部分） 半導體封裝裝置1 〇 〇 半導體裝置1 0 電性接墊1 1 表面保護層1 2 開孔1 3 第一介電層1 4 第一開口 1 5 金屬層2 0 端部2 0 1 黏著層2 1 導電層2 2 保護層2 3、 第一保護層2 3a 第二保護層2 3b 光阻層2 4 第二介電層3 0 第二開口 3 1 銲錫凸塊4 0 (習用部分） 積體電路封裝結構5◦0 13