CN201859867U

CN201859867U - 集成电路封装结构

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Publication number: CN201859867U
Application number: CN201020580632.7U
Authority: CN
Inventors: 胡迪群
Original assignee: Individual
Current assignee: Individual
Priority date: 2010-10-27
Filing date: 2010-10-27
Publication date: 2011-06-08
Anticipated expiration: 2020-10-27

Abstract

一种集成电路封装结构，主要包括半导体装置、凸块下金属结构层（UnderBumpMetallization,UBM）以及焊锡凸块（SolderBump），其特点是该凸块下金属结构层主要包含黏着层（Adhesionlayer），可附着基材并可供后续金属层附着、导电层（ConductorLayer）、及保护层，可供可焊锡性（Solder-ability）表面并防止该导电层被氧化。藉此，所得的凸块下金属结构层可提供一较为简化的X/Cu/Sn金属层结构，无需额外设置阻障层，不仅得以层数减少而具有较佳的电路结构，并可以于简化制程而改进生产率的同时而有效降低成本。

Description

集成电路封装结构

技术领域

本实用新型涉及一种集成电路封装结构，尤指一种具层数减少而简化凸块下金属结构层为X/Cu/Sn金属层结构，特别指具有较佳的电路结构，并可以于简化制程而改进生产率的同时而有效降低成本。

背景技术

近年来，随着半导体制程技术的不断成熟与发展，各种高效能的电子产品不断推陈出新，而集成电路（Integrated Circuit, IC）组件的积集度（Integration）也不断提高。在集成电路组件的封装制程中，集成电路封装（IC Packaging）扮演着相当重要的角色，而集成电路封装型态可大致区分为打线接合封装（Wire Bonding Package, WB）、贴带自动接合封装（Tape Automatic Bonding, TAB）及覆晶接合（Flip Chip, FC）等型式，且每种封装形式均具有其特殊性与应用领域。其中，对于具有高密度输出/输入（I∕O）的电路线设计的芯片与基板而言，当电联机路径过长时会导致电感（Inductance）增加。此外，手动操作的打线接合技术所需的制作成本昂贵、制程质量的可靠度低、且生产率也相对较低。为了改善上述问题，另外发展出一种具有缩小封装面积及缩短讯号传输路径的覆晶（Flip-Chip）技术或称之为控制崩溃芯片接合（Controlled CollapseChip Connection, C4），请参阅图3，其集成电路封装结构400中半导体芯片40上的凸块通常为锡球50，欲将该锡球50焊结于该半导体芯片40时，首先须在该半导体芯片40的金属焊垫441上形成一具有一至多层金属层结构的凸块下金属层﹝Under Bump Metallization, UBM﹞60，由该半导体芯片40至该锡球50方向包含一形成于该金属焊垫441上的黏着层（Adhesion layer）61，例如为钛金属层；一具导电性的导电层（Conductor Layer）62，例如为铝、铜、金或银金属；一防止该锡球50穿透而与该导电层62反应的阻障层（Barrier Layer）63，例如镍、铬或铂金属；以及一用以提供该锡球50润湿性并保护下方金属层的湿润层（Wettable Layer）64，例如金、银、铜、锡或其它有机化合物。其特征在利用该凸块下金属层60提供接置锡球、扩散阻障（Diffusion Barrier）以及适当黏着性等功能于该锡球50与该半导体芯片40的金属焊垫441间，得以将焊料涂布至该凸块下金属层60上，再经回焊程序（Reflow）以将所施加的焊料形成所需的锡球50。该凸块下金属层制程一般采用的方法包括溅镀技术（Sputtering）、蒸镀技术（Evaporation）及电镀技术（Plating）等。

请参阅图4a至图4f，为已知于半导体芯片上形成凸块下金属层的制程图。如图4a所示，首先提供一表面具有数个电性接垫41的半导体芯片40，该半导体芯片40的表面形成有一保护层（Passivation Layer）42，并曝露该半导体芯片40上的电性接垫41，该保护层42上另形成有一第一介电层43及一第二介电层45，且于该第一介电层43及该第二介电层45之间形成有一金属层（Trace Metal）44于该电性接垫41上，该第二介电层45并曝露该金属层44上的金属焊垫441。如图4b所示，接着于该第二介电层45及该金属焊垫441上利用溅镀方式形成一钛层及一第一铜层62a，其中该钛层作为黏着层61。如图4c及图4d所示，于该第一铜层62a涂布一光阻层65，经曝光（Expose）与显影（Develop）后，以电镀方式于该第一铜层62a上陆续形成一第二铜层62b、一镍层及一金层，其中该第一铜层62a、第二铜层62b作为导电层62；该镍层作为阻障层63；以及该金层作为湿润层64。如图4e及图4f所示，最后剥离该光阻层65，并蚀刻于该光阻层65之下显露的黏着层61与第一铜层62a。至此，完成一具备钛/铜/镍/金（Ti/Cu/Ni/Au）四层结构的凸块下金属层60。

然而，上述结构在进行覆晶焊块时，其锡球50遇到含金的焊料时，会产生共晶反应而产生脆性的金锡介金属化合物（Intermetallic Compound Layer, IMC），甚而产生孔洞，造成后续于锡球与该凸块下金属层60间发生龟裂，严重影响制程信赖性。

有鉴于上述已知于半导体芯片上形成凸块下金属层技术需使用多种材料，且需经过多道程序，不仅提高制程复杂度与成本，同时亦伴随制程中信赖性风险的增加，且该焊锡材料经高温回焊制程后，导致所形成的焊锡结构的质量可靠度降低，进而导致最终产品的电性连接质量降低而有电性短路之虞，因此将相对地增加制程成本及降低成本效益，且仍无法解决产率过低的问题。故，一般无法符合使用者于实际使用时所需。

发明内容

本实用新型所要解决的技术问题是：针对上述现有技术的不足，提供一种集成电路封装结构，针对凸块下金属结构层可提供一较为简化的X/Cu/Sn金属层结构，无需额外设置阻障层，不仅得以层数减少而具有较佳的电路结构，并可以于简化制程而改进生产率的同时而有效降低成本。

为了解决上述技术问题，本实用新型所采用的技术方案是：一种集成电路封装结构，包括半导体装置、凸块下金属结构层及焊锡凸块，该半导体装置表面设有数个电性接垫，并覆盖表面保护层，该表面保护层中对应该电性接垫的位置具有数个开孔以局部显露该电性接垫，其中，该表面保护层上形成有第一介电层，其具有数个第一开口以至少局部显露该电性接垫，于该第一介电层上并形成有一金属层，其具有数个金属焊垫，以经由该第一介电层的该些第一开口电性连接至对应的电性接垫，而该第一介电层与该金属层上另形成有一第二介电层，其具有数个第二开口，以显露对应的该些金属焊垫；其特点是：所述凸块下金属结构层形成于该半导体装置上第二开口中显露的金属焊垫上，并覆盖该第二开口周围的局部该第二介电层，其包含黏着层、导电层、及保护层，该黏着层设置于该金属焊垫及局部该第二介电层上，该导电层设置于该黏着层上，该保护层设置于该导电层上；该焊锡凸块设置于该凸块下金属结构层的保护层上。

如此，以本装置所得的凸块下金属结构层相较于已知技术可提供一较为简化的X/Cu/Sn金属层结构，并无需额外设置以镍、铬或铂等昂贵材料的阻障层，不仅得以层数减少而具有较佳的电路结构，并可以于简化制程而改进生产率的同时而有效降低成本。

附图说明：

图1是本实用新型的集成电路封装结构示意图。

图2a是本实用新型较佳实施例的半导体芯片结构示意图。

图2b是本实用新型制作钛/铜层于图2a的半导体芯片上的结构示意图。

图2c是本实用新型涂布光阻层于图2b的钛/铜层上的结构示意图。

图2d是本实用新型局部蚀刻图2c的钛/铜层的结构示意图。

图2e是本实用新型于图2d的局部钛/铜层上剥离光阻层的结构示意图。

图2f是本实用新型浸镀锡层于图2e的局部钛/铜层上的结构示意图。

图3是已知的集成电路封装结构示意图。

图4a是已知的半导体芯片结构示意图。

图4b是已知溅镀钛/铜层于图4a的半导体芯片上的结构示意图。

图4c是已知涂布光阻层于图4b的钛/铜层上的结构示意图。

图4d是已知电镀铜/镍/金层于图4c的显露钛/铜层上的结构示意图。

图4e是已知于图4d的钛/铜层上剥离光阻层的结构示意图。

图4f是已知局部蚀刻图4e的剥离光阻层下的钛/铜层的结构示意图。

标号说明：

集成电路封装结构100 半导体装置10

电性接垫11 表面保护层12

开孔13 第一介电层14

第一开口15 金属层16

金属焊垫161 第二介电层17

第二开口18 凸块下金属结构层20

黏着层21 导电层22

保护层23 光阻层24

焊锡凸块30 集成电路封装结构400

半导体芯片40 电性接垫41

保护层42 第一介电层43

金属层44 金属焊垫441

第二介电层45 锡球50

金属层60 黏着层61

导电层62 第一铜层62a

第二铜层62b 阻障层63

湿润层64 光阻层65

具体实施方式：

请参阅图1及图2a至图2f所示，分别为本实用新型的集成电路封装结构示意图、本实用新型较佳实施例的半导体芯片结构示意图、本实用新型制作钛/铜层于图2a的半导体芯片上的结构示意图、本实用新型涂布光阻层于图2b的钛/铜层上的结构示意图、本实用新型局部蚀刻图2c的钛/铜层的结构示意图、本实用新型于图2d的局部钛/铜层上剥离光阻层的结构示意图、以及本实用新型浸镀锡层于图2e的局部钛/铜层上的结构示意图。如图所示：本实用新型为一种集成电路封装结构100，主要包括一半导体装置10、一凸块下金属结构层（Under Bump Metallization, UBM）20以及一焊锡凸块（Solder Bump）30。

该半导体装置10为半导体芯片（Chip）、晶圆（Wafer）、半导体封装基板、或电路板的其中一种，其表面设有数个电性接垫11，并覆盖一表面保护层（Passivation Layer）12，该表面保护层12中对应该些电性接垫11的位置具有数个开孔13以局部显露该些电性接垫11，其中，该表面保护层12上形成有一第一介电层14，其具有数个第一开口15以至少局部显露该些电性接垫11，于该第一介电层14上并形成有一金属层（Trace Metal）16，其具有数个金属焊垫161，以经由该第一介电层14的该些第一开口15电性连接至对应的电性接垫11，而该第一介电层14与该金属层16上另形成有一第二介电层17，其具有数个第二开口18，以显露对应的该些金属焊垫161。

该凸块下金属结构层20形成于该半导体装置10上第二开口18中显露的金属焊垫161上，并覆盖该第二开口18周围的局部该第二介电层17，其主要包含一黏着层（Adhesion layer）21，设置于该金属焊垫161及局部该第二介电层17上，可附着基材并可供后续金属层附着、一导电层（Conductor Layer）22，设置于该黏着层21上、及一保护层23，设置于该导电层22上，以供可焊锡性（Solder-ability）表面并防止该导电层22被氧化，其中，该凸块下金属结构层20为X/铜/锡（X/Cu/Sn），且X为一或多种选自钛（Ti）、钨（W）、铬（Cr）、镍（Ni）、钯（Pd）、铂（Pt）的金属元素或其混合物所组成的钛钨（Ti/W）、铬镍（Cr/Ni）合金等。

该焊锡凸块30设置于该凸块下金属结构层20的保护层23上。以上所述，构成一全新的集成电路封装结构100。

运用时，上述半导体装置10为一半导体芯片（Chip），其上电性接垫11为一铝接垫（Al Pad），而覆盖的金属层16可为钛/铜（Ti/Cu）合金。于一较佳实施例中，在该第二介电层17表面以溅镀（Sputtering）或其它成膜方式先形成一钛层作为上述黏着层21，其厚度介于300～3000埃（??），之后再形成一铜层作为上述导电层22，其厚度介于2～20微米（μm）。接着，在该铜层局部上涂布（Coat）一光阻层24，经曝光（Expose）与显影（Develop）后，蚀刻显露于该光阻层24之外的钛层与铜层，最后剥离该光阻层24，并施以浸镀方式于该铜层上形成一厚度介于0.1～1微米的浸镀锡（Immersion Tin）层作为上述保护层23；至此，使该凸块下金属结构层20形成一钛/铜/锡（Ti/Cu/Sn）结构。藉此，可提供后续设置于该凸块下金属结构层20上的焊锡凸块30与该铜层的润湿性，以使其接合良好并避免产生铜氧化。于本实施例中，该焊锡凸块30为一锡球，且该保护层23亦可以无电镀方式形成的无电镀锡（Electroless Tin）层，而该黏着层21亦可选自于钨、铬、镍、钯、或铂元素或其混合物所组成的钛钨、铬镍合金。

如是，以本实用新型所得的凸块下金属结构层相较于已知技术可提供一较为简化的X/Cu/Sn金属层结构，并无需额外设置以镍、铬或铂等昂贵材料的阻障层（Barrier Layer），不仅得以层数减少而具有较佳的电路结构，并可以于简化制程而改进生产率的同时而有效降低成本。

综上所述，本实用新型的集成电路封装结构，可有效改善现有技术的种种缺点，针对凸块下金属结构层（Under Bump Metallization, UBM）可提供一较为简化的X/Cu/Sn金属层结构，无需额外设置阻障层，不仅得以层数减少而具有较佳的电路结构，并可以于简化制程而改进生产率的同时而有效降低成本，进而能产生更进步、更实用、更符合使用者的所须，确已符合实用新型专利申请的要件，依法提出专利申请。

Claims

1.一种集成电路封装结构，包括半导体装置、凸块下金属结构层及焊锡凸块，该半导体装置表面设有数个电性接垫，并覆盖表面保护层，该表面保护层中对应该电性接垫的位置具有数个开孔以局部显露该电性接垫，其中，该表面保护层上形成有第一介电层，其具有数个第一开口以至少局部显露该电性接垫，于该第一介电层上并形成有一金属层，其具有数个金属焊垫，以经由该第一介电层的该些第一开口电性连接至对应的电性接垫，而该第一介电层与该金属层上另形成有一第二介电层，其具有数个第二开口，以显露对应的该些金属焊垫；其特征在于：

所述凸块下金属结构层形成于该半导体装置上第二开口中显露的金属焊垫上，并覆盖该第二开口周围的局部该第二介电层，其包含黏着层、导电层、及保护层，该黏着层设置于该金属焊垫及局部该第二介电层上，该导电层设置于该黏着层上，该保护层设置于该导电层上；该焊锡凸块设置于该凸块下金属结构层的保护层上。

2.如权利要求1所述的集成电路封装结构，其特征在于：所述半导体装置为半导体芯片、晶圆、半导体封装基板或电路板。

3.如权利要求1所述的集成电路封装结构，其特征在于：所述导电层为铜层。

4.如权利要求1所述的集成电路封装结构，其特征在于：所述保护层为无电镀锡层或浸镀锡层。

5.如权利要求1所述的集成电路封装结构，其特征在于：所述焊锡凸块为锡球。

6.如权利要求1所述的集成电路封装结构，其特征在于：所述电性接垫为铝接垫。

7.如权利要求1所述的集成电路封装结构，其特征在于：所述黏着层的厚度为300～3000埃。

8.如权利要求1所述的集成电路封装结构，其特征在于：所述导电层的厚度为2～20微米。