TWI911691B

TWI911691B - 積體電路封裝及方法

Info

Publication number: TWI911691B
Application number: TW113111267A
Authority: TW
Inventors: 胡毓晉; 曾華偉; 吳偉誠; 江永平; 蘇安治; 葉德強
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2023-11-16
Filing date: 2024-03-26
Publication date: 2026-01-11

Abstract

一種封裝包括位於封裝元件的第一側上方並與其接合的第一晶粒、相鄰於所述第一晶粒並且位於所述第二接合層上方的重佈線路結構的第一部分、以及位於所述重佈線路結構的所述第一部分上方並使用第一導電連接件與其耦合的第二晶粒。

Description

積體電路封裝及方法

本發明的實施例是有關於一種積體電路封裝及方法。

自從積體電路(IC)的開發以來，由於各種電子元件(即，電晶體，二極體，電阻器，電容器等)的積體密度不斷提高，半導體產業已經持續快速成長。在大多數情況下，這些積體密度的改進來自於最小特徵尺寸的重複減小，這使得更多的元件可以整合到給定的區域中。

這些整合改進實質上是二維(2D)的，因為積體元件佔用面積實質上在半導體晶圓的表面上。積體電路的密度增加和相應的面積減少，通常已超過了直接將積體電路晶片接合到基板的能力。中介層已被用來重佈(redistribute)從晶片到中介層更大區域的球接觸面積(ball contact area)。此外，中介層已經允許包括多個晶片的三維(3D)封裝。其他封裝也已經被開發來包含3D方面。

根據實施例，一種封裝包括位於封裝元件的第一側上方並與其接合的第一晶粒(其中在所述第一晶粒與所述封裝元件之間的第一接合包括在所述第一晶粒的第一接合層與所述封裝元件上的第二接合層之間的介電質對介電質接合，並且在所述第一晶粒與所述封裝元件之間的第二接合包括在所述第一晶粒的第一接合墊與所述封裝元件上的第二接合墊之間的金屬對金屬接合)、相鄰於所述第一晶粒並且位於所述第二接合層上方的重佈線路結構的第一部分、以及位於所述重佈線路結構的所述第一部分上方並使用第一導電連接件與其耦合的第二晶粒(其中所述第一導電連接件與所述第二接合層中的第一導電墊電連接)。

根據實施例，一種封裝包括第一多晶片堆疊位於中介層的第一側上方並與其接合，其中在所述第一多晶片堆疊與所述中介層之間的第一接合包括在所述第一多晶片堆疊的第一接合層與所述中介層上的第二接合層之間的介電質對介電質接合，其中所述第一多晶片堆疊包括：第一晶粒；以及第二晶粒，位於所述第一晶粒的第一側上方並與其接合，其中在所述第一晶粒與所述第二晶粒之間的第二接合包括在所述第二晶粒的第三接合層與所述第一晶粒上的第四接合層之間的介電質對介電質接合；以及第三晶粒，位於所述中介層的所述第一側上方並使用第一導電連接件與其耦合，其中所述第一導電連接件包括焊料微凸塊。

根據實施例，一種製造封裝的方法包括將第一晶粒接合至封裝元件，其中將所述第一晶粒接合至所述封裝元件包括將所述第一晶粒的第一介電層直接接合至所述封裝元件上的第二介電層，並且將所述第一晶粒的第一導電連接件直接接合至所述封裝元件上的第二導電連接件；形成重佈線結構的第一部分，相鄰於所述第一晶粒並且位於所述第二介電層上方；以及使用第三導電連接件將第二晶粒耦合至所述重佈線結構的所述第一部分，其中所述第一導電連接件以及所述第二導電連接件的第一間距小於所述第三導電連接件的第二間距。

10:整合式晶片封裝

50:封裝元件

70、88:基板

72:第一表面

74:穿孔

76、98、98A、98B:重佈線結構

78、110:金屬化圖案

80、94、95:接合層

82:導電墊

84、96、97:接合墊

86、106:半導體晶粒

87:多晶片堆疊

90、112:內連線結構

100、102:絕緣層

104、126:凸塊下金屬

108:主體

114:晶粒連接件

116、128:導電連接件

118:底部填充劑

120:包封體

122:介電層

182:導電通孔

H1:高度

P1:第一間距

P2:第二間距

P3:第三間距

當與所附的圖一起閱讀時，可以從以下詳細描述中最好地理解圖方面或本揭露。需要說明的是，按照業界標準慣例，各特徵並未按比例繪製。事實上，各種特徵的尺寸對於討論的清晰性是可以任意增加或減少的。

圖1至圖4A繪示為根據一些實施例，在形成裝置封裝的製程期間，中間步驟的剖面圖。

圖4B繪示為根據替代實施例，在形成裝置封裝的製程期間，中間步驟的剖面圖。

圖5A繪示為為根據一些實施例，在形成裝置封裝的製程期間，中間步驟的剖面圖。

圖5B繪示為根據替代實施例，在形成裝置封裝的製程期間，中間步驟的剖面圖。

圖6繪示為根據一些實施例，在形成裝置封裝的製程期間，中間步驟的剖面圖。

圖7A至圖7B繪示為根據替代實施例，在形成裝置封裝的製程期間，中間步驟的剖面圖。

本揭露內容提供用於實施本揭露的不同特徵的諸多不同實施例或實例。以下闡述元件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可以在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可以使用例如「位於...下面(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。

各種實施例包括應用於形成裝置封裝的方法。該方法包括使用混合接合(hybrid bonding)配置將至少一個第一半導體晶粒(例如，第一頂部晶片)接合到中介層，其中第一半導體晶粒的第一接合墊透過直接金屬對金屬接合(direct metal-to-metal bonding)來與中介層上的第二接合墊接合並電耦合。混合接合配置還包括使用介電質對介電質接合(dielectric-to-dielectric bond)來將第一半導體晶粒的第一接合層與中介層上的第二接合層直接接合。該方法更包括使用第一導電連接件(例如，微凸塊或類似物)來將至少一個第二半導體晶粒(例如，第二頂部晶片)耦合並電連接到中介層。第一接合墊和第二接合墊可以具有小於9微米的第一間距(pitch)，其中第一間距分別是從第一接合墊或第二接合墊的中心到相鄰的第一接合墊或第二接合墊的中心的距離。第一導電連接件可以具有大於第一間距的第二間距(例如，大於30微米)，其中第二間距是從第一導電連接件的中心到相鄰的第一導電連接件的中心的距離。此處揭露的一種或多種實施例可以允許將具有不同互連頻寬需求(interconnection bandwidth requirement)的半導體晶粒接合到中介層。例如，第一半導體晶粒可以是需要高輸入/輸出訊號傳輸能力的圖形處理單元(GPU)、中央處理單元(CPU)或類似物。由於第一間距小於9微米，因此可以在第一半導體晶粒與中介層的每單位面積內使用更多的第一接合墊和第二接合墊來接合第一半導體晶粒到中介層，從而允許更大的互連頻寬以及在第一半導體晶粒與中介層之間更快的訊號傳輸。由於在第一半導體晶粒和中介層的每單位面積內使用了更多的第一接合墊和第二接合墊，因此與使用具有大於第一間距的其他類型的導電連接件(例如，焊接凸塊)來接合的情況相比，裝置封裝的大小可以被減小。第二半導體晶粒可以是記憶體晶粒或類似的，其可以不需要如此高的訊號傳輸能力。因此，使用具有第二間距的第一導電連接件將第二半導體晶粒與中介層連接已足夠，同時仍能滿足互連頻寬要求。此外，使用第一導電連接件將第二半導體晶粒與中介層連接，可降低製造成本，並改善第二半導體晶粒與中介層之間的電連接，從而提高產品的產量和可靠性。因此，藉由結合使用第一和第二接合墊和第一和第二接合層將第一半導體晶粒(例如，具有高互連頻寬要求)與中介層接合，並使用第一導電連接件將第二半導體晶粒(例如，比第一半導體晶粒具有較低的互連頻寬要求)與中介層連接，可以允許整體減小裝置封裝的尺寸，降低製造成本，並提高裝置封裝的產量和可靠性。

此處討論的實施例是為了提供範例，使得能夠製造或使用本揭露的標的，且發明所屬技術領域通常知識者將容易理解可以在不同實施例的預期範疇內進行的修改。下列圖中的相同參考數字和符號指的是相同的元件。雖然可以會討論以特定順序執行的方法實施例，但其他方法實施例可以按任何邏輯順序執行。

圖1至圖6繪示為根據一些實施例，在形成整合式晶片封裝(integrated chip package)10的製程期間，中間步驟的剖面圖。圖1繪示出封裝元件50。封裝元件50可以是包含基板70的中介層。基板70可以是晶圓。基板70可以包含塊材(bulk)半導體基板、絕緣體上覆半導體(semiconductor-on-insulator,SOI)基板、多層半導體基板或類似的東西。基板70的半導體材料可以是矽、鍺、包含矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銦化銦的化合物半導體；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半導體；或者它們的組合。其他基板，如多層或梯度基板，也可以使用。基板70可以是摻雜的或未摻雜的。在封裝元件50是中介層的實施例中，封裝元件50將不包含其中的主動裝置，儘管基板70可以包含在基板70的第一表面72上和/或其中形成的被動裝置。在實施例中，封裝元件50可以是主動晶粒(例如，底部晶粒)，可以包括在第一表面72上和/或其中形成的裝置，如電晶體、電容器、電阻器、二極體等，該第一表面72也可以被稱為基板70的主動表面。在實施例中，封裝元件50可以是微機電系統(micro-electro-mechanical-system,MEMS)晶粒。在其他實施例中，封裝元件50可以是有機中介層，包括具有金屬跡線(metal trace)以及通孔(via)的聚合物基(polymer-based)層，該金屬跡線(metal trace)以及通孔(via)嵌入聚合物基層中。聚合物基層可以包含如聚酰亞胺(PI)等的聚合物材料。金屬跡線和通孔可以包含如銅、鋁等的導電材料。

仍參考圖1，封裝元件50可以包含在基板70的第一表面72上方形成的重佈線結構76。重佈線結構76可以包含絕緣層以及每個絕緣層內的金屬化圖案78。在一些實施例中，重佈線結構76可以具有任何數量的絕緣層或金屬化圖案78。具有重佈線結構76暴露頂表面的封裝元件50一側，可以被後續稱為封裝元件50的前側。具有基板70暴露表面的封裝元件50一側，可以被後續稱為封裝元件50的背側。

每個絕緣層可以包含例如介電材料(如氧化矽(SiO_x，其中x>0)、氮化矽(SiN_x，其中x>0)、氧氮化矽(SiO_xN_y，其中x>0且y>0)等)。在其他實施例中，每個絕緣層可以包含低介電材料，(如磷酸鹽玻璃(PSG)、硼磷酸鹽玻璃(BPSG)、氟矽酸鹽玻璃(FSG)、SiO_xC_y、旋轉塗佈玻璃、旋轉塗佈聚合物、矽碳材料、其化合物、其複合物、其組合等)。絕緣層可以由任何在該技術領域中已知的適當方法形成，例如旋轉、化學氣相沉積、電漿增強化學氣相沉積、高密度電漿化學氣相沉積等。然後可以在絕緣層中形成金屬化圖案78，例如，使用微影技術在絕緣層上沉積並圖案化光阻材料，以暴露出將成為金屬化圖案78的絕緣層部分。可以使用蝕刻製程(例如非等向性乾蝕刻製程)來在與絕緣層的暴露部分相對應的絕緣層中創造凹槽和/或開口。該凹槽和/或開口可以襯於(lined with)擴散阻障層並用導電材料填充。擴散阻障層可以包含由原子層沉積等方式沉積的一層或多層的氮化鉭、鉭、氮化鈦、鈦、鈷鎢等，或其組合。金屬化圖案78的導電材料可以包含由化學氣相沉積、物理氣相沉積等方式沉積的銅、鋁、鎢、銀和其組合等，或其類似物。可以移除在絕緣層上的任何過量的擴散阻障層和 /或導電材料，例如使用化學機械研磨。

封裝元件50可以包含穿孔(through-vias,TVs)74，該穿孔形成以延伸穿過重佈線結構76並部分穿過基板70(例如，從基板70的第一表面72進入基板70)。穿孔74有時也被稱為基板穿孔(through-substrate vias)或矽穿孔(through-silicon vias)，當基板70是矽基板時。穿孔74可以在形成重佈線結構76後形成。在一些實施例中，穿孔74可以藉由形成在重佈線結構76和基板70中的凹槽來形成，例如，透過蝕刻、銑削(milling)、雷射技術、其組合和/或類似的方式。可以在凹槽中形成薄的介電材料，例如，使用氧化技術(例如，在凹槽中的矽表面氧化基板70)。可以在封裝元件50的前側以及開口中共形(conformally)沉積薄的阻障層，例如，藉由化學氣相沉積、原子層沉積、物理氣相沉積、熱氧化、其組合和/或類似的方式。阻障層可以包括氮化物或氧氮化物，例如鈦氮化物、鈦氧氮化物、鉭氮化物、鉭氧氮化物、鎢氮化物、其組合和/或類似的物質。可以在薄的阻障層和開口上方沉積導電材料。導電材料可以透過電化學電鍍製程、化學氣相沉積、原子層沉積、物理氣相沉積、其組合和/或類似的方式形成。導電材料的例子包括銅、鎢、鋁、銀、金、其組合和/或類似的物質。可以透過例如化學機械研磨等方式從封裝元件50的前側移除多餘的導電材料和阻障層。因此，穿孔74可以包含導電材料和薄的阻障層，該阻障層位於導電材料與基板70之間，以及導電材料與重佈線結構76之間。

圖2繪示出半導體晶粒86與封裝元件50的接合。儘管圖2繪示出兩個半導體晶粒86，但任何數量的半導體晶粒86都可以與封裝元件50接合。每個半導體晶粒86可以是邏輯晶粒(例如，應用處理器(AP)、中央處理單元(CPU)、圖形處理單元(GPU)、微控制器等)、記憶體晶粒(例如，動態隨機存取記憶體(DRAM)晶片、混合記憶體立方體(HBC)、靜態隨機存取記憶體(SRAM)晶片、寬輸入/輸出(wideIO)記憶體晶粒、磁阻隨機存取記憶體(mRAM)晶粒、抗阻隨機存取記憶體(rRAM)晶粒等)、電源管理晶粒(例如，電源管理積體電路(PMIC)晶粒)、無線頻率(RF)晶粒、感測器晶片、微機電系統(MEMS)晶粒、訊號處理晶粒(例如，數位訊號處理(DSP)晶粒)、前端晶片(例如，模擬前端(AFE)晶粒)、生物醫學晶粒等。每個半導體晶粒86也可以是系統晶片(System-on-Chip,SoC)晶片等。

每個半導體晶粒86可以包含基板88(例如，半導體基板)、設置在基板88上的內連線結構90、設置在內連線結構90上的接合層94，以及設置在接合層94中並暴露在半導體晶粒86前表面的接合墊96。包含接合墊96和接合層94的半導體晶粒的一側也可以被後續稱為半導體晶粒86的前側。

這些半導體晶粒86的基板88可以由結晶矽組成。基板88可以包含各種根據設計要求的摻雜區域(例如，p型基板或n型基板)。在一些實施例中，摻雜區域可以被p型或n型摻雜劑摻雜。摻雜區域可以被p型摻雜劑(如硼或BF₂)、n型摻雜劑(如磷或砷)、和/或其組合摻雜。摻雜區域可以被配置為n型鰭式場效電晶體和/或p型鰭式場效電晶體。在一些替代實施例中，基板88可以包含絕緣體上覆半導體(SOI)基板的主動層。基板88可以包含其他半導體材料，如鍺；包括碳化矽，砷化鎵，磷化鎵，磷化銦，砷化銦，和/或銻化銦的化合物半導體；包括SiGe，GaAsP，AlInAs，AlGaAs，GaInAs，GaInP，和/或GaInAsP的合金半導體；或其組合。也可以使用其他基板，如多層或梯度基板。

主動和/或被動裝置，如電晶體、二極體、電容器、電阻等，可以在基板88中和/或其上形成。這些裝置可以由內連線結構90連接。內連線結構90電性連接基板88上的裝置，形成一個或多個積體電路。內連線結構90可以包括一個或多個介電層(例如，一個或多個層間介電(ILD)層，金屬間介電(IMD)層，或類似的)和嵌入一個或多個介電層中的內連線路或金屬化圖案。一個或多個介電層的材料可以包括氧化矽(SiO_x，其中x>0)、氮化矽(SiN_x，其中x>0)、氧氮化矽(SiO_xN_y，其中x>0且y>0)或其他適合的介電材料。內連線路可以包括金屬線路。例如，內連線路包括銅線路、銅墊、鋁墊或由一個或多個單鑲嵌製程、雙鑲嵌製程等形成的組合。半導體晶粒86的一側，包括基板88的暴露背側表面，也可以被稱為半導體晶粒86的背側。

接合層94可以包含介電層。接合墊96嵌入在接合層94中，並且接合墊96允許與內連線結構90和基板88上的裝置進行連接。接合層94的材料可以是氧化矽(SiO_x，其中x>0)、氮化矽 (SiN_x，其中x>0)、氧氮化矽(SiO_xN_y，其中x>0且y>0)、正矽酸鹽(TEOS)或其他適當的介電材料，並且接合墊96可以包含導電墊(例如，銅墊)、導電通孔(例如，銅通孔)或其組合。接合層94可以藉由在內連線結構90上沉積介電材料(例如，使用化學氣相沉積製程，例如，增強電漿化學氣相沉積製程或其他適當的製程)來形成；將介電材料進行圖案化以形成包含開口或通孔的接合層94；並在接合層94中定義的開口或通孔中填充導電材料，以形成嵌入在接合層94中的接合墊96。

進一步參考圖2，接合層80和接合墊84在封裝元件50的前側形成，例如在重佈線結構76上。接合層80和接合墊84可以使用與上述形成接合層94和接合墊96的材料和製程相似的材料和製程形成。接合墊84允許與重佈線結構76的金屬化圖案78進行電連接。接合墊96和接合墊84可以具有小於9微米的第一間距P1，其中第一間距P1是從接合墊96或接合墊84的中心到相鄰的接合墊96或接合墊84的中心的距離。在形成接合墊84的製程期間，也在接合層80中使用與先前描述的形成接合墊84和接合墊96的材料和製程相似的材料和製程形成導電墊82。導電墊82可以與穿孔74的各自重疊。在實施例中，導電墊82也可以與重佈線結構76的部分重疊。在實施例中，每個導電墊82的寬度小於每個穿孔74的寬度。在實施例中，每個導電墊82的寬度大於每個穿孔74的寬度。導電墊82可以形成為與穿孔74物理接觸並允許與穿孔74進行電連接。

在形成接合層80、接合墊84和導電墊82之後，半導體晶粒86被接合到封裝元件50上，例如，以混合接合(hybrid bonding)配置。半導體晶粒86可以面向下設置，使得半導體晶粒86的前側面向封裝元件50的重佈線結構76，並且半導體晶粒86的背側面向遠離封裝元件50(例如，面對面(face-to-face,F2F)配置)。半導體晶粒86被接合到封裝元件50前側的接合層80和接合層80中的接合墊84上。例如，半導體晶粒86的接合層94可以直接與封裝元件50上的接合層80接合，並且半導體晶粒86的接合墊96可以直接與封裝元件50上的接合墊84接合。在實施例中，接合層94與接合層80之間的接合可以是氧化物對氧化物的接合，或者類似的。混合接合製程進一步直接將半導體晶粒86的接合墊96與封裝元件50上的接合墊84透過直接金屬對金屬的接合來接合。因此，半導體晶粒86與封裝元件50之間的電連接是由接合墊96與接合墊84的物理連接提供的。

例如，混合接合(hybrid bonding)製程從將半導體晶粒86與封裝元件50對齊開始，例如，藉由對接合層94或接合層80中的一個或多個進行表面處理。表面處理可以包括電漿處理(plasma treatment)。電漿處理可以在真空環境中進行。在電漿處理之後，表面處理可以更包括清潔製程(例如，用去離子水沖洗，或類似的方法)，該製程可以應用於接合層94或接合層80中的一個或多個。然後，混合接合製程可以繼續將接合墊96對齊到接合墊84。接下來，混合接合包括預接合(pre-bonding)步驟，其中半導體晶粒86與封裝元件50接觸。預接合可以在室溫下進行(例如，大約在21℃到25℃之間)。混合接合製程繼續進行退火(anneal)，例如，在大約150℃到大約400℃之間的溫度下進行大約0.5小時到大約3小時，以使接合墊96中的金屬(例如，銅)和接合墊84中的金屬(例如，銅)互相擴散，從而形成直接的金屬對金屬接合。

在其他實施例中，接合層94和接合墊96可以形成在半導體晶粒86的背側(例如，在基板88的暴露表面上)，而不是半導體晶粒86的前側(例如，在內連線結構90上)。然後，半導體晶粒86可以被接合到封裝元件50之上，例如，使用與上述相似的製程，直接將半導體晶粒86的接合層94接合到封裝元件50的接合層80，並直接將半導體晶粒86的接合墊96接合到封裝元件50的接合墊84。在此接合之後，半導體晶粒86可以被配置為面朝上，使得半導體晶粒86的前側遠離封裝元件50，並且半導體晶粒86的背側面對封裝元件50的重佈線結構76(例如，在面對背(face-to-back,F2B)配置中)。

再進一步參考圖2，對封裝元件50背側上的基板70的暴露表面進行薄化(thinning)製程，以便暴露出穿孔74。薄化製程可以包括蝕刻製程、研磨製程、類似製程，或者其組合。薄化製程可以在半導體晶粒86與封裝元件50的接合之前或之後進行。

圖3繪示出在封裝元件50、重佈線結構76、接合層80和導電墊82上方形成的重佈線結構98。具體來說，重佈線結構98 包括設置在半導體晶粒86相鄰的重佈線結構98A的第一部分以及重佈線結構98B的第二部分。在實施例中，半導體晶粒86可以被設置在重佈線結構98A的第一部分與重佈線結構98B的第二部分之間。

重佈線結構98A的第一部分和重佈線結構98B的第二部分中的每一部分都可以包含絕緣層(例如，絕緣層100和絕緣層102)以及每個絕緣層內的金屬化圖案。在一些實施例中，重佈線結構98A的第一部分和重佈線結構98B的第二部分可以具有任何數量的絕緣層或金屬化圖案。

在每個半導體晶粒86的高度H1小於30微米的實施例中，每個絕緣層(例如，絕緣層100和102)可以包括例如矽氧化物、矽氮化物或類似物質的介電材料，該材料以任何在該技術領域中已知的適當方法(例如化學氣相沉積(CVD)、原子層沉積(ALD)或類似方法)在半導體晶粒86、接合層80和導電墊82上形成。在其他實施例中，每個絕緣層可以包括超低黏度(ultra low viscosity)聚酰亞胺(polyimide,PI)，該聚酰亞胺在接合層80和導電墊82上以旋轉製程、噴塗製程(例如，使用噴嘴)或類似方法形成，其中由於超低黏度聚酰亞胺(PI)的濕潤性質低，絕緣層不在半導體晶粒86的頂表面和側壁的頂部部分形成均勻膜(即，未形成)，而僅在接合層80和導電墊82以及半導體晶粒86的側壁的底部部分形成。然後可以在絕緣層中形成金屬化圖案，例如，使用微影技術在半導體晶粒86和絕緣層上沉積和圖案化光阻材料，以暴露將成為金屬化圖案的絕緣層部分。可以使用蝕刻製程，例如非等向性乾蝕刻製程，來在與暴露的絕緣層部分對應的絕緣層中創造凹槽和/或開口。凹槽和/或開口可以被擴散阻障層覆蓋並填充導電材料。擴散阻障層可以包括一層或多層氮化鉭、鉭、氮化鈦、鈦、鎢鈷、類似物質或其組合，由原子層沉積或類似方法沉積。金屬化圖案的導電材料可以包括銅、鋁、鎢、銀和其組合，或類似物質，由化學氣相沉積、物理氣相沉積或類似方法沉積。在形成絕緣層和絕緣層中的金屬化圖案、擴散阻障層、導電材料、光阻材料，以及半導體晶粒86上表面和側壁的絕緣層部分(如有)之後，可以透過化學機械研磨(chemical mechanical polish,CMP)、蝕刻、灰化、化學剝離等適當組合的製程來去除它們，使得絕緣層部分和位於半導體晶粒86旁的絕緣層中的金屬化圖案留下來。此外，任何過量的擴散阻障層、導電材料，以及覆蓋在絕緣層部分和絕緣層中的金屬化圖案(例如，位於半導體晶粒86旁)的光阻材料，也可以透過化學機械研磨(CMP)、蝕刻、灰化、化學剝離等適當組合的製程來移除。可以使用與上述相似的製程和材料形成任意數量的絕緣層和相應的金屬化圖案，以形成位於半導體晶粒86旁的重佈線結構98A的第一部分和重佈線結構98B的第二部分。

再進一步參考圖3，重佈線結構98A的第一部分和重佈線結構98B的第二部分也可以包含形成在最頂部絕緣層(例如，絕緣層102)上方的凸塊下金屬(under bump metallurgies,UBMs)104，以便與重佈線結構98A的第一部分和重佈線結構98B的第二部分中的每個進行外部連接。凸塊下金屬104可以包含導電墊、導電凸塊或類似物，這些物體沿著最頂部絕緣層(例如，絕緣層102)的主要表面延伸，並與最頂部絕緣層(例如，絕緣層102)中的金屬化圖案進行物理和電性接觸。穿孔74也透過重佈線結構98與凸塊下金屬104電性連接。凸塊下金屬104可以由與重佈線結構98的金屬化圖案相同的材料形成。在一些實施例中，凸塊下金屬104可以與重佈線結構98的金屬化圖案有不同的大小。

圖4A繪示出半導體晶粒106與封裝元件50的耦合。儘管圖4A繪示出兩個半導體晶粒106，但任何數量的半導體晶粒106都可以與封裝元件50耦合。半導體晶粒106可以透過與上述參考半導體晶粒86相似的處理製程形成。在一些實施例中，半導體晶粒106可以是記憶體晶粒，例如記憶體晶粒的堆疊(例如，動態隨機存取記憶體(DRAM)晶粒，靜態隨機存取記憶體(SRAM)晶粒，高頻寬記憶體(HBM)晶粒，混合記憶體立方體(HMC)晶粒，或類似的記憶體晶粒)。在記憶體晶粒堆疊的實施例中，半導體晶粒106可以包括記憶體晶粒和記憶體控制器，例如，例如，四個或八個記憶體晶粒的堆疊與記憶體控制器。此外，在一些實施例中，半導體晶粒106可以是不同的大小(例如，不同的高度和/或表面積)，而在其他實施例中，半導體晶粒106可以是相同的大小(例如，相同的高度和/或表面積)。在一些實施例中，每個半導體晶粒106可以包含多個動態隨機存取記憶體(DRAM)晶粒，這些晶粒在彼此之上垂直堆疊。這些晶粒的堆疊允許增加記憶體密度，而不會顯著增加記憶體晶粒的實際占地面積。堆疊中的每個單獨動態隨機存取記憶體(DRAM)晶片可以使用透過矽穿孔(through-silicon vias,TSVs)、微凸塊、或類似的方式互連。

在一些實施例中，半導體晶粒106的高度可以與半導體晶粒86的高度相似，或者在一些實施例中，半導體晶粒86和106可以具有不同的高度。

半導體晶粒106包括主體108、內連線結構112和晶粒連接件114。半導體晶粒106的主體108可以包含任何數量的晶粒、基板、電晶體、主動裝置、被動裝置或類似物。在實施例中，主體108可以包含塊狀半導體基板、絕緣體上覆半導體(semiconductor-on-insulator,SOI)基板、多層半導體基板或類似物。主體108的半導體材料可以是矽、鍺、包含矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銦化銻的化合物半導體；包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半導體；或者它們的組合。其他基板也可以使用，如多層或梯度基板。主體108可以是摻雜或未摻雜的。如電晶體、電容器、電阻器、二極體等的裝置可以在主動表面上和/或形成。

包含一個或多個介電層和各別的金屬化圖案110的內連線結構112在主動表面上形成。介電層中的金屬化圖案110可以在裝置之間路由(route)電訊號，例如使用通孔和/或跡線，並且也可以包含各種電性裝置，例如電容器、電阻器、電感器或類似的裝置。各種裝置和金屬化圖案110可以互連以執行一個或多個功能。這些功能可以包括記憶體結構、處理結構、感測器、放大器、電源分配、輸入/輸出電路或類似的裝置。此外，形成在內連線結構112內和/或上的晶粒連接件114，例如導電墊、導電柱或類似的裝置，可以包含一種如銅或類似的金屬，以提供到電路和裝置的外部電連接。在一些實施例中，晶粒連接件114可以突出於內連線結構112，並且在將半導體晶粒106與其他結構接合時可以被利用。具有通常知識者將會理解，上述例子僅供說明目的。其他電路可以根據給定的應用情況進行使用。

更具體地說，金屬間介電層可以在內連線結構112中形成。例如，金屬間介電層可以由低介電材料(如PSG、BPSG、FSG、SiO_xC_y、旋塗玻璃(Spin-On-Glass)、旋塗聚合物(Spin-On-Polymers)、矽碳材料、其化合物、其複合物、其組合或類似物)形成，該材料可以由任何在該領域中已知的適當方法形成，例如旋轉、化學氣相沉積、電漿增強化學氣相沉積、高密度電漿化學氣相沉積或類似方法。可以在金屬間介電層中形成金屬化圖案110，例如，藉由使用微影技術在金屬間介電層上沉積和圖案化光阻材料，以暴露出將成為金屬化圖案110的金屬間介電層部分。可以使用蝕刻製程(例如非等向性乾蝕刻製程)在金屬間介電層中創造與金屬間介電層暴露部分相對應的凹槽和/或開口。凹槽和/或開口可以用擴散阻障層進行線性並填充導電材料。擴散阻障層可以包括一個或多個由原子層沉積或類似物沉積的氮化鉭、鉭、氮化鈦、鈦、鎢鈷、類似物或其組合的層。金屬化圖案110的導電材料可以包括由化學氣相沉積、物理氣相沉積或類似物沉積的銅、鋁、鎢、銀和其組合或類似物。可以移除金屬間介電層上的任何過量的擴散阻障層和/或導電材料，例如藉由使用化學機械研磨。

為了將半導體晶粒106與封裝元件50耦合，導電連接件116在各個暴露的凸塊下金屬104上形成。導電連接件116透過凸塊下金屬104與重佈線結構的第一部分98A和第二部分98B電性耦合。導電連接件116可以包括微凸塊、焊球等。導電連接件116可以包括無鉛焊料、銅、鋁、金、鎳、銀、鈀、錫等導電材料，或者這些材料的組合。在一些實施例中，導電連接件116是藉由初步形成一層焊料來形成，該焊料可以透過蒸發、電鍍、印刷、焊料轉移、球體放置等方式形成。一旦在結構上形成了一層焊料，可以進行回流以將材料塑形成所需的凸塊形狀。

在形成導電連接件116之後，半導體晶粒106被放置在導電連接件116上，使每個半導體晶粒106與重佈線結構98A的第一部分或重佈線結構98B的第二部分透過凸塊下金屬104進行電連接。半導體晶粒106可以使用如拾取和放置製程(pick-and-place process)等放置製程(placement process)放置在導電連接件116上。每個半導體晶粒106可以放置得使晶粒連接件114與凸塊下金屬104上的導電連接件116的對應連接件對齊。一旦物理接觸，可以使用回流製程將重佈線結構98A和重佈線結構98B的第二部分上的導電連接件116與半導體晶粒106接合。在一些實施例中，導電連接件116形成在半導體晶粒106的晶粒連接件114 上，而不是或者除了在凸塊下金屬104上的導電連接件116形成。導電連接件116可以具有大於第一間距P1的第二間距P2，其中第二間距P2是從導電連接件116的中心到相鄰導電連接件116的中心的距離。在實施例中，第二間距P2可以大於30微米。

藉由形成整合式晶片封裝10可以實現優勢，其中形成整合式晶片封裝10包括使用混合接合配置將每個半導體晶粒86與封裝元件50接合，其中半導體晶粒86的接合墊96與封裝元件50上的接合墊84進行金屬對金屬直接接合(direct metal-to-metal bonding)並電連接。混合接合配置還包括使用介電質對介電質接合(dielectric-to-dielectric bond)直接將每個半導體晶粒86的接合層94與封裝元件50上的接合層80接合。形成整合式晶片封裝10還包括使用導電連接件116(例如微凸塊或類似物)將半導體晶粒106與封裝元件50耦合並電連接。接合墊96和接合墊84可以具有小於9微米的第一間距P1。導電連接件116可以具有大於第一間距P1的第二間距P2(例如，大於30微米)。這些優勢包括允許將具有不同互連頻寬需求的半導體晶粒接合到封裝元件50。例如，半導體晶粒86可以是需要高輸入/輸出訊號傳輸能力的圖形處理單元(GPU)、中央處理單元(CPU)或類似物。由於第一間距P1小於9微米，因此每單位面積的半導體晶粒86和封裝元件50可以利用更多的接合墊96和接合墊84將每個半導體晶粒86接合(由於混合接合配置)至封裝元件50，從而實現更大的互連頻寬和半導體晶粒86與封裝元件50之間的更快訊號傳輸。由於半導體晶粒86和封裝元件50的每單位面積使用的接合墊96和接合墊84的數量增加，與使用具有大於第一間距P1的更大間距的其他類型導電連接件(例如，焊接凸塊)將半導體晶粒86與封裝元件50接合相比，整合式晶片封裝10的大小可以減小。半導體晶粒106可以是記憶體晶粒或類似物，可以不需要如此高的訊號傳輸能力。然後使用具有的導電連接件116就足夠了。

圖4B繪示出根據替代實施例的整合式晶片封裝10。除非另有指定，否則本實施例(以及後續討論的實施例)中的相同參考數字代表由相同製程形成的圖1至圖4A中顯示的實施例中的相同元件。因此，可以不會在此處重複製程步驟和適用的材料。圖4B的實施例與圖4A的實施例不同之處在於，在圖4B的實施例中，在半導體晶粒86(例如，也被稱為第一半導體晶粒86)接合至圖2中先前顯示的封裝元件50後，附加半導體晶粒86(例如，也被稱為第二半導體晶粒86)被接合到每個第一半導體晶粒86的頂表面。這樣，半導體晶粒86直接堆疊在彼此的頂部，形成多晶片堆疊87。在形成多晶片堆疊87之後，如圖3中先前描述的那樣，重佈線結構98在封裝元件50上方形成，並且如圖4A中先前描述的那樣，半導體晶粒106使用導電連接件116與封裝元件50耦合。

如圖4B所示，接合到封裝元件50的每個第一半導體晶粒86可以包括設置在每個第一半導體晶粒86背側的接合層95，以及設置接合層95中的接合墊97。接合層95和接合墊97的形成可以使用與先前在圖2中描述的用於形成接合層94和接合墊96的相似製程和材料。

在如圖2所示的第一半導體晶粒86被接合到封裝元件50之後，第二半導體晶粒86被接合到各自的第一半導體晶粒86的頂表面，例如，以混合接合配置。第二半導體晶粒86可以朝下設置，使得第二半導體晶粒86的前側面對著第一半導體晶粒86的背側。第二半導體晶粒86被接合到各自的第一半導體晶粒86的接合層95和接合層95中的接合墊97。例如，每個第二半導體晶粒86的接合層94可以直接接合到各自的第一半導體晶粒86的接合層95，方式與使用的製程與之前在圖2中描述的每個半導體晶粒86的接合層94與封裝元件50上的接合層80的接合相似。此外，每個第二半導體晶粒86的接合墊96可以直接接合到各自的第一半導體晶粒86的接合墊97，方式與使用的製程與之前在圖2中描述的半導體晶粒86的接合墊96與封裝元件50上的接合墊84的接合相似。

在將第二半導體晶粒86與各自的第一半導體晶粒86接合以形成多晶片堆疊87之後，如圖3中先前描述的那樣，將在封裝元件50上方形成重佈線結構98，並且如圖4A中先前描述的那樣，使用導電連接件116將半導體晶粒106與封裝元件50耦合。在實施例中，第二半導體晶粒86可以透過例如接合墊97，以及位於第一半導體晶粒86內的電路和/或通孔與重佈線結構76電連接。在實施例中，第二半導體晶粒86與各自的第一半導體晶粒86接合，並且在使用導電連接件116將半導體晶粒106與封裝元件50連接之後，第二半導體晶粒86的頂表面可以低於半導體晶粒106的頂表面。在實施例中，每個第一半導體晶粒86的接合墊97可以具有小於9微米的第三間距P3，其中第三間距P3是從接合墊97的中心到相鄰接合墊97的中心的距離。

在圖5A中，底部填充劑(underfill)118可以在重佈線結構的第一部分98A與每個設置在重佈線結構第一部分98A之上的半導體晶粒106之間，以及在重佈線結構的第二部分98B與每個設置在重佈線結構第二部分98B之上的半導體晶粒106之間形成。底部填充劑118圍繞著導電連接件116。此外，底部填充劑118可以圍繞凸塊下金屬104和晶粒連接件114的部分。底部填充劑118可以在半導體晶粒106與重佈線結構的第一部分和第二部分98A/B接合後，藉由毛細管流動製程(capillary flow process)形成，或者在半導體晶粒106與重佈線結構的第一部分和第二部分98A/B接合之前，藉由適當的沉積方法形成。底部填充劑118的材料可以包括聚合物、環氧樹脂、模壓填充物或類似物質。

再進一步參考圖5A，形成底部填充劑118後，包封體120在整合式晶片封裝10的各種元件上形成。包封體120可以是模製化合物(molding compound)、環氧樹脂或類似物質，並可以藉由壓縮模製(molding)、轉移模製等方式應用。進行固化(curing)步驟以固化包封體120，例如熱固化、紫外線(UV)固化等。在一些實施例中，半導體晶粒86和半導體晶粒106都埋在包封體120 中，並且在包封體120固化後，可以進行平坦化步驟，例如研磨，以去除包封體120的過多部分，這些過多部分位於半導體晶粒106的頂表面之上。因此，在一些實施例中，平坦化步驟後，半導體晶粒106的頂表面會暴露出，並與包封體120的頂表面平齊。在實施例中，半導體晶粒86的頂表面位於包封體120的頂表面下方。在一些實施例中，平坦化步驟後，半導體晶粒86和半導體晶粒106的頂表面可以仍被包封體120覆蓋。

圖5B繪示出與替代實施例相符的整合式晶片封裝10。除非另有規定，否則本實施例(以及後續討論的實施例)中的相同參考數字代表了在圖1至5A中繪示的實施例中由相同製程形成的相同元件。因此，此處可以不會重複製程步驟和適用的材料。圖5B的實施例與圖5A的實施例的不同之處在於，在圖5B的實施例中，省略了底部填充劑118的形成。包封體120形成在整合式晶片封裝10的各種元件上。在實施例中，包封體120也能作為填充物並填充在重佈線結構98A的第一部分與每個設置在重佈線結構98A的第一部分之上的半導體晶粒106之間的空間，並填充在重佈線結構98B的第二部分與每個設置在重佈線結構98B的第二部分之上的半導體晶粒106之間的空間。包封體120也圍繞著導電連接件116。此外，包封體120可以圍繞著凸塊下金屬104和晶粒連接件114的部分。

在圖6中，介電層122形成在封裝元件50的背側上，例如在基板70和暴露穿孔(exposed TVs)74上。介電層122可以包含氧化矽、氮化矽或類似物，這些都是使用在該領域已知的任何適當方法形成的，例如化學氣相沉積、原子層沉積或類似方法。在實施例中，介電層可以包含一種聚合物，例如聚苯并氧唑(PBO)、聚酰亞胺(PI)、聚酰亞胺衍生物或類似物，這些都是使用旋轉塗佈(spin-coating)製程或類似方法形成的。圖6還繪示為介電層122的圖案化，以形成暴露穿孔74的開口。在實施例中，可以藉由最初將光阻(在圖6中未單獨描繪)應用到介電層122，然後將光阻暴露於圖案化能源(例如，圖案化光源)以誘導化學反應，從而在光阻的這些部分誘導物理變化，從而將介電層122圖案化以形成暴露穿孔74的開口。然後將顯影劑應用到暴露的光阻上，以利用物理變化並選擇性地去除光阻的暴露部分或光阻的未暴露部分，這取決於所需的圖案，並且與例如乾蝕刻製程一起去除介電層122的底層暴露部分。然而，可以使用任何其他適當的方法來圖案化介電層122以形成開口。

在形成並圖案化介電層122後，形成用於與穿孔74外部連接的凸塊下金屬126。凸塊下金屬126可以在介電層122的主要表面上並沿其延伸，並且有延伸穿過介電層122的通孔部分，以物理和電性耦合封裝元件50的穿孔74。因此，凸塊下金屬126與重佈線結構76和重佈線結構98電性耦合。凸塊下金屬126可以由導電材料如銅、鋁、鎢、銀和其組合，或者類似物，藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)或類似方法形成。

再進一步參考圖6，導電連接件128形成在凸塊下金屬 126上。導電連接件128可以是球柵陣列(BGA)連接件、焊球、金屬柱、控制塌陷晶片連接凸塊(Controlled Collapse Chip Connection bumps,C4 bumps)凸塊、微凸塊、化學鍍鎳鈀浸金技術(electroless nickel-eleetroless palladium-immersion gold technique,ENEPIG)形成的凸塊，或類似物。導電連接件128可以包含如焊料、銅、鋁、金、鎳、銀、鈀、錫，類似的，或者它們的組合的導電材料。在一些實施例中，導電連接件128是藉由最初形成一層焊料來形成的，該焊料是透過蒸發、電鍍、印刷、焊料轉移、球體放置，或類似方法形成的。一旦在結構上形成了一層焊料，可以進行回流以將材料塑造成所需的凸塊形狀。在另一種實施例中，導電連接件128包括由濺鍍、印刷、電鍍、化學鍍、化學氣相沉積，或類似方法形成的金屬柱(如銅柱)。金屬柱可以是無焊料的，並且具有基本垂直的側壁。在一些實施例中，金屬頂蓋層形成在金屬柱的頂部。金屬頂蓋層可以包括鎳、錫、錫-鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金，類似的，或者它們的組合，並且可以藉由電鍍製程形成。導電連接件128可以用於電性和物理地將整合式晶片封裝10與其他外部設備(例如，封裝基板，或類似的)耦合。

圖7A繪示出與替代實施例相符的整合式晶片封裝10。除非另有規定，否則本實施例(以及後續討論的實施例)中的相同參考數字代表由相同製程形成的圖1至6中的相同元件。因此，此處可以不會重複製程步驟和適用的材料。圖7A的實施例與圖6 的實施例不同之處在於，在圖7A的實施例中，省略了重佈線結構98A的第一部分和重佈線結構98B的第二部分的形成。此外，也省略了凸塊下金屬104的形成。相反，導電連接件116是在封裝元件50上的接合層80中放置的導電墊82的各自上形成的。導電連接件116透過導電墊82與重佈線結構76和穿孔74電性耦合。在其他實施例中，導電連接件116是設置在接合層80中放置的導電通孔182的各自上形成的，如圖7B所示。在形成導電連接件116之後，半導體晶粒106以與先前在圖4A中描述的相似方式和使用相似製程與導電連接件116耦合，從而透過導電墊82或導電通孔182使每個半導體晶粒106與重佈線結構76和穿孔74電性連接。

本揭露的實施例具有一些有利特徵。本實施例包括應用在形成裝置封裝的方法，其中所述方法包括使用混合接合配置來將至少一第一半導體晶粒(諸如，第一頂部晶粒)接合至中介層，其中所述第一半導體晶粒的第一接合墊透過直接金屬對金屬接合被接合並電連接至所述中介層上的第二接合墊。所述混合接合配置也包括使用介電質對介電質接合來將所述第一半導體晶粒的第一接合層直接接合至所述中介層上的第二接合層。所述方法更包括使用第一導電連接件(諸如，微凸塊或類似物)來將至少一第二半導體晶粒(諸如，第二頂部晶粒)耦合並電連接至所述中介層。所述第一接合墊以及所述第二接合墊可以具有小於9微米的第一間距，其中所述第一間距是從第一接合墊或第二接合墊的所述中心到相鄰第一接合墊或第二接合墊的所述中心之間的距離。所述第一導電連接件可以具有大於所述第一間距的第二間距(例如，大於30微米)，其中所述第二間距是從第一導電連接件的所述中心到相鄰於第一導電連接件的所述中心之間的距離。在此一個或多個實施例揭露可以包括允許具有不同互連頻寬要求的半導體晶粒接合至所述中介層。例如，所述第一半導體晶粒可以是需要高I/O訊號傳輸能力的圖形處理單元、中央處理單元或類似物。因為所述第一間距小於9微米，可以在第一半導體晶片和中介層的單位面積內使用更多的第一接合墊和第二接合墊來接合第一半導體晶粒與中介層，從而實現更大的互連頻寬和更快的訊號傳輸速度。由於在第一半導體晶粒和中介層的單位面積內使用了更多的第一接合墊和第二接合墊，與使用間距大於第一間距的其他類型導電連接器(例如，焊球)接合第一半導體晶粒與中介層相比，裝置封裝的大小可以被縮小。第二半導體晶粒可能是記憶體晶粒或類似設備，可能不需要如此高的訊號傳輸能力。然後，使用第一間距的第一導電連接件連接第二半導體晶粒與中介層就足夠了，同時還能滿足互連頻寬的需求。此外，使用第一導電連接器將第二半導體晶粒與中介層連接，可以降低製造成本，並改善第二半導體晶粒與中介層之間的電性連接，從而提高裝置的產量和可靠性。因此，透過結合使用第一和第二接合墊以及第一和第二接合層將第一半導體晶粒(例如，具有高互連頻寬需求)接合到中介層，並使用第一導電連接器將第二半導體晶粒(例如，具有低於第一半導體晶粒的互連頻寬需求)與中介層連接，可能允許整體減小裝置封裝的大小，減少製造成本，並改善裝置封裝的產量和可靠性。

根據實施例，一種封裝包括位於封裝元件的第一側上方並與其接合的第一晶粒(其中在所述第一晶粒與所述封裝元件之間的第一接合包括在所述第一晶粒的第一接合層與所述封裝元件上的第二接合層之間的介電質對介電質接合，並且在所述第一晶粒與所述封裝元件之間的第二接合包括在所述第一晶粒的第一接合墊與所述封裝元件上的第二接合墊之間的金屬對金屬接合)、相鄰於所述第一晶粒並且位於所述第二接合層上方的重佈線路結構的第一部分、以及位於所述重佈線路結構的所述第一部分上方並使用第一導電連接件與其耦合的第二晶粒(其中所述第一導電連接件與所述第二接合層中的第一導電墊電連接)。在實施例中，所述第一接合墊的第一間距小於9微米。在實施例中，所述第一導電連接件的第二間距大於所述第一接合墊的所述第一間距。在實施例中，所述第一導電連接件的第二間距大於30微米。在實施例中，所述封裝元件包括中介層，並且其中所述中介層包括半導體基板。在實施例中，所述封裝元件包括主動晶粒。在實施例中，所述第一晶粒包括邏輯晶粒，並且所述第二晶粒包括記憶體晶粒。在實施例中，所述封裝更包括設置在所述第二晶粒與所述重佈線結構的所述第一部分之間的底部填充劑。

根據實施例，一種封裝包括第一多晶片堆疊位於中介層的第一側上方並與其接合，其中在所述第一多晶片堆疊與所述中介層之間的第一接合包括在所述第一多晶片堆疊的第一接合層與所述中介層上的第二接合層之間的介電質對介電質接合，其中所述第一多晶片堆疊包括：第一晶粒；以及第二晶粒，位於所述第一晶粒的第一側上方並與其接合，其中在所述第一晶粒與所述第二晶粒之間的第二接合包括在所述第二晶粒的第三接合層與所述第一晶粒上的第四接合層之間的介電質對介電質接合；以及第三晶粒，位於所述中介層的所述第一側上方並使用第一導電連接件與其耦合，其中所述第一導電連接件包括焊料微凸塊。在實施例中，在所述第一多晶片堆疊與所述中介層之間的第三接合包括在所述多晶片堆疊的第一接合墊與所述中介層上的第二接合墊之間的金屬對金屬接合，並且其中在所述第一晶粒與所述第二晶粒之間的第四接合包括在所述第二晶粒的第三接合墊與所述第一晶粒上的第四接合墊之間的金屬對金屬接合。在實施例中，所述第一接合墊以及所述第二接合墊的第一間距小於9微米，並且所述第一導墊連接件的第二間距大於30微米。在實施例中，所述封裝更包括設置在所述中介層與所述第三晶粒之間的重佈線結構的第一部分。在實施例中，所述封裝更包括設置在所述重佈線結構的所述第一部分與所述第三晶粒之間的底部填充劑，其中所述底部填充劑環繞所述第一導電連接件。在實施例中，所述第一多晶片堆疊的頂表面位於所述第三晶粒的頂表面下方。在實施例中，所述第一晶粒以及所述第二晶粒包括邏輯晶粒，並且所述第三晶粒包括記憶體晶粒。

根據實施例，一種製造封裝的方法包括將第一晶粒接合至封裝元件，其中將所述第一晶粒接合至所述封裝元件包括將所述第一晶粒的第一介電層直接接合至所述封裝元件上的第二介電層，並且將所述第一晶粒的第一導電連接件直接接合至所述封裝元件上的第二導電連接件；形成重佈線結構的第一部分，相鄰於所述第一晶粒並且位於所述第二介電層上方；以及使用第三導電連接件將第二晶粒耦合至所述重佈線結構的所述第一部分，其中所述第一導電連接件以及所述第二導電連接件的第一間距小於所述第三導電連接件的第二間距。在實施例中，所述方法更包括形成底部填充劑，其設置在所述重佈線結構的所述第一部分與所述第二晶粒之間，並且其中所述底部填充劑環繞所述第三導電連接件。在實施例中，所述方法更包括將所述第一晶粒以及所述第二晶粒包封在包封體中，其中所述包封體設置在所述重佈線結構的所述第一部分與所述第二晶粒之間，並且其中所述包封體環繞所述第三導電連接件。在實施例中，所述方法更包括：平坦化所述包封體，以暴露所述第二晶粒的頂表面，其中在所述平坦化之後，所述第一晶粒的頂表面位於所述第二晶粒的所述頂表面下方。在實施例中，所述封裝元件包括主動晶粒。

上述對特徵和實施例的概述是為了使所屬技術領域中具有通常知識者更好地理解本發明的方面。所屬技術領域中具有通常知識者應當理解，他們可以容易地使用本揭露作為設計或修改其他製程和結構的基礎，以獲得與本文介紹的實施例相同的目的和/或實現相同優點的完成。所屬技術領域中具有通常知識者還應當認識到，這樣的等同物構造並不背離本揭露的精神和範圍，並且他們可以在不背離本揭露的精神和範圍的情況下在此做出各種變化、替換和改變。