TWI882403B - 積體電路封裝件及其形成方法 - Google Patents

Abstract

一種積體電路封裝件包括：包括導電墊的基底、藉由焊 料連接件接合到基底的導電墊的封裝組件，封裝組件包括和積體電路晶粒，積體電路晶粒包括晶粒連接件，焊料連接件中的一者耦合到晶粒連接件中的每一個和基底的對應的導電墊、側向地圍繞晶粒連接件中的每一個和焊料連接件的部分的第一介電層以及在第一介電層和基底之間的第二介電層，第二介電層側向地圍繞基底的導電墊中的每一者。

Description

積體電路封裝件及其形成方法

本發明的實施例是有關於一種積體電路封裝件及其形成方法，具體來說，是有關於一種包括圍繞焊料連接件的介電層的積體電路封裝件及其形成方法。

由於各種電子構件(例如電晶體、二極體、電阻、電容等)的積體密度不斷改進，半導體產業經歷了快速增長。在大多數情況下，積體密度的改進源於最小特徵尺寸的不斷減少，這允許將更多構件整合到給定區域中。隨著對縮小電子裝置的需求增長，出現了對半導體晶粒的更小、更具創意的封裝技術的需求。

根據一些實施例，一種積體電路封裝件包括基底、封裝組件、第一介電層及第二介電層。基底包括導電墊，封裝組件藉由焊料連接件接合到所述基底的所述導電墊，所述封裝組件包括積體電路晶粒，所述積體電路晶粒包括晶粒連接件，所述焊料連接件中的一者耦合到所述晶粒連接件中的每一者和所述基底的對應的導電墊。第一介電層側向地圍繞所述晶粒連接件中的每一者 和所述焊料連接件的部分，第二介電層在所述第一介電層和所述基底之間，所述第二介電層側向地圍繞所述基底的所述導電墊中的每一者。

根據一些實施例，一種積體電路封裝件的形成方法包括：在積體電路晶粒的第一側上形成微凸塊，所述微凸塊中的每一者包括導電柱和在所述導電柱上的焊料區；在所述積體電路晶粒的所述第一側上形成第一介電層，所述第一介電層至少側向地圍繞所述微凸塊；將所述微凸塊和所述第一介電層平坦化；將經平坦化的所述微凸塊的所述焊料區進行回焊，所述回焊形成在所述導電柱上的焊料凸塊；在所述微凸塊的所述焊料凸塊焊所述第一介電層上方形成第二介電層；以及藉由所述微凸塊將所述積體電路晶粒的所述第一側接合到晶圓的導電墊，所述微凸塊的所述焊料凸塊與所述晶圓的所述導電墊物理接觸。

根據一些實施例，一種積體電路封裝件的形成方法包括：在積體電路晶粒的第一側上形成微凸塊，所述微凸塊中的每一者包括導電柱和在所述導電柱上的焊料區；在所述積體電路晶粒的所述第一側上沉積第一介電層，所述第一介電層將所述微凸塊的所述焊料區埋入；研磨所述第一介電層以暴露出所述微凸塊的所述焊料區；將所述微凸塊的所述焊料區進行回焊，所述回焊形成所述導電柱上的焊料凸塊；在所述微凸塊的所述第一介電層和所述焊料凸塊上形成第二介電層；以及執行熱壓接合製程以將所述積體電路晶粒的所述微凸塊接合到晶圓的導電墊，所述微凸塊的所述焊料凸塊與所述晶圓的所述導電墊物理接觸，所述第二介電層在所述熱壓接合製程開始時覆蓋所述焊料凸塊。

50:積體電路晶粒

50A:第一積體電路晶粒

50B:第二積體電路晶粒

50F:前側

52:半導體基底

54:裝置

56:層間介電質/ILD

58:導電插塞

60、114:內連線結構

62:接墊

64:鈍化膜

66:晶粒連接件

68:焊料區/焊料凸塊

70、118、402、406、408:介電層

72:塗層

72A、116A:頂面

72S:彎曲側壁

100、110:晶圓

100A、100B、300A、300B:封裝件區

102:中介物

112:基底

116:晶粒連接件/連接件

120、130:導通孔

132、148:導電連接件

132A:突出部分

136、336、420:包封體

140、400、600:重佈線結構

144:金屬化層

146:UBM

200:積體電路封裝件

210:封裝組件

220:封裝基底

222:基底核心

224:接合墊

226:被動元件

228:底部填充劑

300:封裝結構

302:承載基底

304:離型層

404、410、412:金屬化圖案

X、Z:軸

藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。

圖1是積體電路晶粒的剖視圖。

圖2-20是根據一些實施例的積體電路封裝件的製造中的中間階段的視圖。

圖21-23是根據一些實施例的積體電路封裝件的製造中的中間階段的視圖。

圖24-25是根據一些實施例的積體電路封裝件的製造中的中間階段的視圖。

下面的公開內容提供了許多不同的實施例或示例，用於實現本發明實施例的不同特徵。下面描述的構件和佈置的具體示例以簡化本揭露。當然，這些僅是示例而不旨在限制。舉例來說，在下面的描述中在第二特徵之上或上面形成第一特徵可包括其中第一和第二特徵形成為直接接觸的實施例，並且還可包括在第一和第二特徵之間可形成附加特徵的實施例，使得第一和第二特徵可不直接接觸。此外，本揭露可在各種示例中重複參考標號及/或字母。這種重複是為了簡單和清楚的目的，其本身並不規定所討 論的各種實施例及/或配置之間的關係。

此外，為了便於描述，本文可使用諸如“下伏(underlying)”、“下方(below)”、“下層(lower)”、“上覆(overlying)”、“上層(upper)”等空間相關術語來描述如圖所示的元件或特徵與另一元件的關係或特徵。除了圖中描繪的方位之外，空間相關術語旨在涵蓋使用或操作中裝置的不同方位。設備可以用其他方式定向(旋轉90度或以其他方向(X軸、Z軸))，並且此處使用的空間相關描述符同樣可以相應地解釋。

根據各種實施例，積體電路晶粒(有時稱為晶片)耦合到晶片對晶圓結構中的晶圓。在一些實施例中，晶片耦合到晶片對晶片結構(有時稱為晶片堆疊結構)中的其他晶片。在一些實施例中，晶片藉由微凸塊(例如具有焊料的導電柱)貼合到晶圓。在一些實施例中，微凸塊的間距小於10μm。在本公開中，微凸塊可形成在包括第一層和第二層的多層結構內。焊料的平坦化是在存在第一層但在形成第二層之前執行的，這改善了焊料的共面性。此外，在高溫下，第二層的流動性可低於焊料的流動性，從而防止焊料塌陷和橋接。藉由改善焊料的共面性並防止凸塊回焊之後的焊料塌陷和焊料橋接，從而改善了封裝件的良率和可靠度。

圖1示出了根據一些實施例的積體電路晶粒50的剖視圖。積體電路晶粒50將在後續的處理中被封裝以形成積體電路封裝件。積體電路晶粒50可以是邏輯晶粒(例如中央處理單元(central processing unit，CPU)、圖形處理單元(graphics processing unit，GPU)、單晶片系統(system-on-a-chip，SoC)、應用處理器(application processor，AP)、微控制器等)、記憶體晶粒(例如 動態隨機存取記憶體(dynamic random access memory，DRAM)晶粒、靜態隨機存取記憶體(static random access memory，SRAM)晶粒等)、電源管理晶粒(例如電源管理積體電路(power management integrated circuit，PMIC)晶粒)、射頻(radio frequency，RF)晶粒、感測晶粒、微機電系統(micro-electro-mechanical-system，MEMS)晶粒、訊號處理晶粒(例如數位訊號處理(digital signal processing，DSP)晶粒)、前端晶粒(例如類比前端(analog front-end，AFE)晶粒)、其類似者或其組合。

積體電路晶粒50可形成在晶圓中，所述晶圓可包括不同的裝置區，這些裝置區在隨後的步驟中被單體化以形成多個積體電路晶粒。積體電路晶粒50可根據適用的製造製程進行處理以形成積體電路。舉例來說，積體電路晶粒50包括半導體基底52，例如經摻雜的或未經摻雜的矽或絕緣層上半導體(semiconductor-on-insulator，SOI)基底的主動層。半導體基底52可包括其他半導體材料，例如鍺、化合物半導體(包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)或其組合。也可使用其他基底，例如多層或梯度基底。半導體基底52具有有時被稱為前側的主動表面(例如圖1中朝上的表面)以及有時被稱為背側的非主動表面(例如圖1中朝下的表面)。

裝置(由電晶體表示)54可形成在半導體基底52的前表面。裝置54可以是主動裝置(例如電晶體、二極體等)、電容、電阻等。層間介電質(inter-layer dielectric，ILD)56在半導體基底52的前表面上方。ILD 56圍繞並可覆蓋裝置54。ILD 56可包 括一或多個由材料形成的介電層，所述材料例如磷矽酸鹽玻璃(Phospho-Silicate Glass，PSG)、硼矽酸鹽玻璃(Boro-Silicate Glass，BSG)、摻硼磷矽酸鹽玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)、未摻雜矽酸鹽玻璃(undoped Silicate Glass，USG)或類似者。

導電插塞58延伸穿過ILD 56以與裝置54電性和物理耦合。舉例來說，當裝置54為電晶體時，導電插塞58可耦合電晶體的閘極和源極/汲極區。一或多個源極/汲極區可指單獨的或共同的源極或汲極，其取決於上下文。導電插塞58可由鎢、鈷、鎳、銅、銀、金、鋁等或其組合來形成。內連線結構60在ILD 56和導電插塞58之上。內連線結構60與裝置54互連以形成積體電路。內連線結構60可由例如在ILD 56上的介電層中的金屬化圖案形成。金屬化圖案包括金屬線和在一或多個低介電常數介電層中形成的通孔。內連線結構60的金屬化圖案藉由導電插塞58與裝置54電性耦合。

積體電路晶粒50還包括與外部連接的接墊62，例如鋁墊。接墊62在積體電路晶粒50的主動側(有時稱為前側50F)，例如在內連線結構60中及/或上。一或多個鈍化膜64在積體電路晶粒50上，例如在內連線結構60和接墊62的部分上。開口穿過鈍化膜64延伸到接墊62。例如導電柱(例如由諸如銅的金屬所形成)的晶粒連接件66延伸穿過鈍化膜64中的開口並與相應的接墊62物理和電性耦合。晶粒連接件66可例如藉由電鍍等形成。晶粒連接件66與積體電路晶粒50的相應的積體電路電性耦合。

在一些實施例中，積體電路晶粒50是包括多個半導體基 底52的堆疊裝置。舉例來說，積體電路晶粒50可以是記憶體裝置，例如混合記憶體立方(hybrid memory cube，HMC)模組、高頻寬記憶體(high bandwidth memory，HBM)模組或包括多個記憶體晶粒的類似物。在此實施例中，積體電路晶粒50包括藉由基底穿孔(through-substrate via，TSV)互連的多個半導體基底52。每個半導體基底52可(或可不)具有內連線結構60。

在圖2中，在晶粒連接件66上形成焊料區68(例如焊料層或焊料凸塊)。焊料區68可由可回焊的導電材料形成，例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似者或其組合。在一些實施例中，焊料區68藉由蒸鍍、電鍍、印刷、焊料轉印、植球等方法先在晶粒連接件66上形成一層焊料而形成的。焊料區68用於將積體電路晶粒50與其他結構電性連接。晶粒連接件66和焊料區68可稱為微凸塊。焊料區68也可用於在積體電路晶粒50上執行晶片探針(chip probe，CP)測試。可在積體電路晶粒50上執行CP測試以確定積體電路晶粒50是否為已知良好的晶粒(known good die，KGD)。這樣一來，只對積體電路晶粒50(即KGD)進行後續的處理和封裝，而未通過CP測試的晶粒則不進行封裝。在測試之後，可在後續的處理步驟中移除焊料區。

在圖3中，在積體電路晶粒50的主動側(例如鈍化膜64、晶粒連接件66和焊料區68)上形成介電層70。介電層70包封晶粒連接件66和焊料區68，並且介電層70可與積體電路晶粒50側向地相連。在一些實施例中，介電層70將晶粒連接件66和焊料區68埋入，使得介電層70的最頂面在焊料區68的最頂面之上。

介電層70可以是例如聚苯并噁唑(polybenzoxazole， PBO)、聚醯亞胺、苯並環丁烯(benzocyclobutene，BCB)、模製化合物等的聚合物。介電層70可包括例如聚合物的基體材料和在聚合物中的填料顆粒。填料顆粒可包括氧化矽、氧化鋁、二氧化矽或其類似者的介電顆粒並可具有球形。此外，球形填料顆粒可具有相同或不同的直徑。在一些實施例中，填料顆粒的直徑小於1μm。介電層70可例如藉由旋塗、層壓、液態模製、化學氣相沉積(chemical vapor deposition，CVD)等形成。在一些實施例中，介電層70可以液體或半液體形式塗覆，隨後固化。

在圖4中，將介電層70平坦化以暴露出焊料區68。平坦化製程可以是研磨製程、化學機械拋光(chemical-mechanical polish，CMP)、回蝕、其組合等。在平坦化製程之後，焊料區68和介電層70的頂面共面(在製程變化範圍內)，使得它們彼此齊平。執行平坦化直到移除了所期望的量的焊料區68及/或介電層70。在介電層70中沒有埋入焊料區68的實施例中，可省略平坦化製程。

在圖5中，焊料區68形成為焊料凸塊68。在一些實施例中，可執行回焊製程以將焊料區68塑型成所期望的凸塊形狀。

在圖6中，塗層72形成在積體電路晶粒50的主動側上，例如在介電層70和焊料區68上。塗層72覆蓋焊料區68並將焊料區68再次埋入，並且可與積體電路晶粒50側向地相連。在一些實施例中，介電層70掩埋焊料區68和介電層70，使得塗層72的最頂面高於焊料區68和介電層70的最頂面。在一些實施例中，塗層72可以是黏著劑、助焊劑、非導電膜等或其組合。在一些實施例中，塗層72可比介電層70薄。在一些實施例中，塗層72的 厚度可在3μm至10μm的範圍內。

塗層72可包括基體材料和在基體材料中的填料顆粒。填料顆粒可包括氧化矽、氧化鋁、二氧化矽或其類似物的介電顆粒並可具有球形。此外，球形填料顆粒可具有相同或不同的直徑。在一些實施例中，填料顆粒的直徑小於1μm。在一些實施例中，塗層72的楊氏模量小於介電層70的楊氏模量。在一些實施例中，塗層72和介電層70中的每一者的楊氏模量均大於典型的底部填充劑材料的楊氏模量。此外，在一些實施例中，塗層72和介電層70中的每一者的熱膨脹係數均小於典型的底部填充劑材料的熱膨脹係數。在高溫度條件下(例如在回焊和接合製程期間)，塗層72和介電層70中的每一者的流動性也可比焊料的流動性更慢。

圖7-20是根據一些實施例的積體電路封裝件200的製造中的中間階段的視圖。圖7-19是用於形成包括中介物的封裝組件210(例如用於基底上晶圓上晶片(chip-on-wafer-on-substrate，CoWoS^®)裝置的封裝組件)的製程的剖視圖和平面圖。封裝組件210可以是晶圓上晶片(chip-on-wafer，CoW)封裝組件。

雖然圖7-20描述的是基底上晶圓上晶片裝置或晶圓上晶片裝置，但這些配置中的晶圓可替換為晶片或晶粒對疊層晶片(die to a chip-on-chip)裝置。在這些實施例中，晶片或晶粒可用與積體電路晶粒50類似的方式來形成。因此，本公開不限於晶圓形式結構，還包括似具有疊層晶片結構的實施例。

積體電路封裝件200(參見圖19)將藉由先將積體電路晶粒50封裝以在晶圓100中形成封裝組件210來形成。圖中示出了晶圓100的一個封裝件區100A，並且積體電路晶粒50被封裝 以在晶圓100的每個封裝件區100A中以形成封裝組件210。應當理解，可同時處理任何數量的封裝件區以形成任何數量的封裝組件。晶圓100的封裝件區100A將被單體化成封裝組件210。封裝組件210將貼合到封裝基底220(參見例如圖20)。

在圖7中，獲得或形成了晶圓110。晶圓110包括在封裝件區100A中的裝置，其在後續的處理中會被單體化以被包含在封裝組件210中。晶圓110中的裝置可以是中介物、積體電路晶粒等。在一些實施例中，中介物102形成在晶圓110中，其包括基底112、內連線結構114和導通孔120。如上所述，在一些實施例中，晶圓110是晶片或晶粒。

基底112可以是塊材半導體基底、絕緣層上半導體(SOI)基底、多層半導體基底等。基底112可包括半導體材料，例如矽、鍺、化合物半導體(包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包括矽鍺、磷化砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷化砷化鎵銦)或其組合。也可使用其他基底，例如多層或梯度基底。基底112可經摻雜或未經摻雜。在晶圓110中形成中介物的實施例中，基底112通常不包括主動裝置，雖然中介物可包括形成在基底112的前表面中及/或上的被動元件(例如圖7中朝上的表面)。在晶圓110中形成積體電路裝置的實施例中，可在基底112的前表面中及/或上形成諸如電晶體、電容、電阻、二極體和類似者的主動裝置。

內連線結構114在基底112的前表面上方並且用於與基底112的裝置(若有的話)電性連接。內連線結構114可包括一或多個介電層和在介電層中的相應的一或多個金屬化層。用於介 電層的可接受的介電材料包括氧化物(例如氧化矽或氧化鋁)、氮化物(例如氮化矽)、碳化物(例如碳化矽)、類似者或其組合(例如氮氧化矽、碳氧化矽、碳氮化矽、碳氮氧化矽等)。也可使用其他介電材料，例如聚合物如聚苯并噁唑(PBO)、聚醯亞胺、苯並環丁烯(BCB)基的聚合物等。一或多個金屬化層可包括導通孔及/或導線以將任何裝置互連在一起及/或連接到外部裝置。一或多個金屬化層可由導電材料，例如金屬(如銅、鈷、鋁、金、其組合等)來形成。內連線結構114可由鑲嵌製程來形成，例如單鑲嵌製程、雙鑲嵌製程等。

在一些實施例中，晶粒連接件116和介電層118在晶圓110的前側處。具體來說，晶圓110可包括晶粒連接件116(有時稱為導電墊)和介電層118，它們類似於圖1中所描述的積體電路晶粒50。舉例來說，晶粒連接件116和介電層118可以是內連線結構114的上部金屬化層的一部分。

導通孔120延伸到內連線結構114及/或基底112中。導通孔120與內連線結構114的一或多個金屬化層電性連接。導通孔120有時也稱為基底穿孔(TSV)。作為形成導通孔120的示例，可藉由例如蝕刻、研磨(milling)、雷射技術、其組合等在內連線結構114及/或基底112中形成凹陷。薄的介電材料可形成在凹陷中，例如藉由使用氧化技術。薄的阻障層可共形地沉積在開口中，例如藉由CVD、原子層沉積(atomic layer deposition，ALD)、物理氣相沉積(physical vapor deposition，PVD)、熱氧化、其組合等。阻障層可由氧化物、氮化物、碳化物、其組合等來形成。導電材料可沉積在阻障層之上和在開口中。導電材料可藉由電化學 鍍覆製程、CVD、ALD、PVD、其組合等來形成。導電材料的示例為銅、鎢、鋁、銀、金、其組合及/或類似物。藉由例如CMP從內連線結構114或基底112的表面移除多餘的導電材料和阻障層。阻障層和導電材料的剩餘的部分形成導通孔120。

在圖8中，積體電路晶粒50(例如第一積體電路晶粒50A和多個第二積體電路晶粒50B)貼合到晶圓110。在所示的實施例中，多個積體電路晶粒50(包括第一積體電路晶粒50A和第二積體電路晶粒50B)彼此相鄰放置，其中第一積體電路晶粒50A在第二積體電路晶粒50B之間。在一些實施例中，第一積體電路晶粒50A為邏輯裝置(如CPU、GPU或其類似者)，第二積體電路晶粒50B為記憶體裝置(如DRAM晶粒、HMC模組、HBM模組等)。在一些實施例中，第一積體電路晶粒50A是與第二積體電路晶粒50B相同類型的裝置(例如SoC)。

在所示的實施例中，積體電路晶粒50藉由焊料接合(例如從焊料區68)貼合到晶圓110以形成導電連接件132。可使用例如取放工具(pick-and-place tool)將積體電路晶粒50放置在內連線結構114上。導電連接件132可由積體電路晶粒50的焊料區68的導電材料(參見例如圖6)來形成。將積體電路晶粒50附接到晶圓110可包括將積體電路晶粒50放置在晶圓110上並且執行熱壓接合製程以形成導電連接件132。舉例來說，積體電路晶粒50被放置在晶圓100上然後被壓入晶圓110，例如作為熱壓接合製程的一部分。塗層72在熱壓接合製程開始時覆蓋焊料區68，但在所述製程之後，焊料區68物理接觸連接件116並延伸穿過塗層72。導電連接件132在晶圓110的相應的晶粒連接件116和積體 電路晶粒50的晶粒連接件66之間形成接點，從而將中介物102與積體電路晶粒50電性連接。

在接合製程之後，塗層72和介電層70圍繞導電連接件132。塗層72填充積體電路晶粒50和晶圓110之間的區域。在一些實施例中，塗層72向上延伸到積體電路晶粒50的側壁並從積體電路晶粒50和晶圓110之間的區域突出。在一些實施例中，塗層72具有從積體電路晶粒50的側面向外突出的彎曲側壁72S。在一些實施例中，彎曲側壁72S是凸形的。

圖9A和9B示出了單個導電連接件132的接合製程的詳細視圖。在圖9A中，積體電路晶粒50的晶粒連接件66和焊料區68與晶圓110的連接件116對齊。在圖9B中，積體電路晶粒50的晶粒連接件66和焊料區68被放置在晶圓110的連接件116上。在放置期間，塗層72與晶圓110的連接件116和介電層118物理接觸。在熱壓接合製程的實施例中，然後將積體電路晶粒50壓入晶圓110，使得積體電路晶粒50的焊料區68與晶圓110的連接件116物理接觸，以形成導電連接件132。在一些實施例中，焊料區68在按壓之前與連接件116物理接觸，並且在其他實施例中，焊料區68由於按壓而與連接件116接觸。在一些實施例中，在接合製程之後，塗層72將介電層70和118分開。

圖10A和10B示出了與圖9A和9B類似的處理中間步驟，除了在此實施例中，晶圓110不包括介電層118(或者連接件116延伸到介電層118之上使得塗層72可不與介電層118物理接觸)。在此實施例中，塗層72圍繞連接件116，並且在一些實施例中圍繞導電連接件132的部分。圖10A和10B的其他細節可與上述圖 9A和9B中的描述類似，在此不再贅述。

介電層70、塗層72、晶粒連接件66、導電連接件132、連接件116和介電層118的各種配置都在本公開的範圍內。下面參照圖11-16描述了這些配置中的一些。

圖11示出了根據一些實施例的單個導電連接件132的詳細視圖。在圖11中，塗層72的頂面72A延伸到連接件116的頂面116A之上。在一些實施例中，導電連接件132具有延伸到塗層72中的突出部分132A。導電連接件132的突出部分132A可覆蓋連接件116的側壁的部分。

圖12示出了根據一些實施例的單個導電連接件132的詳細視圖。在圖12中，塗層72的頂面72A與連接件116的頂面116A大致上共面。在一些實施例中，導電連接件132具有大致上由介電層70限制的垂直側壁。在一些實施例中，導電連接件132的側壁完全被介電層70覆蓋。

圖13A示出了根據一些實施例的單個導電連接件132的詳細視圖。圖13B、13C和13D示出了圖13A的部分的詳細視圖。在圖13A-D中，塗層72的頂面72A在連接件116的頂面116A之下，使得連接件116插入到介電層70中。

在圖13B中，導電連接件132的側壁完全被介電層70覆蓋。在此實施例中，導電連接件132也可具有由介電層70限定的大致上垂直的側壁。

在圖13C中，塗層72與導電連接件132的側壁物理接觸以及物理接觸且覆蓋介電層70的內側壁(面向導電連接件132的側壁)。在一些實施例中，塗層72覆蓋導電連接件132側壁的部 分。

在圖13C和13D中，導電連接件132延伸到塗層72中以覆蓋連接件116的側壁的部分。

儘管圖13A-D被示為不同的實施例，但本公開涵蓋將圖13A-D的特徵組合成各種配置的實施例。

圖14示出了根據一些實施例的單個導電連接件132的詳細視圖。圖14示出了塗層72的頂面72A在連接件116的頂面116A之上。圖14的實施例類似於圖11的實施例，其中圖14的實施例不包括介電層118(參見例如圖10A和10B)。以上對圖11進行了說明，而與圖14類似的特徵在此不再贅述。在此實施例中，由於省略了介電層118，塗層72可完全覆蓋連接件116的側壁。

圖15示出了根據一些實施例的單個導電連接件132的詳細視圖。圖15示出了塗層72的頂面72A與連接件116的頂面116A大致上共面。圖15的實施例類似於圖12的實施例，其中圖15的實施例不包括介電層118(參見例如圖10A和10B)。以上對圖12進行了說明，而與圖15類似的特徵在此不再贅述。在此實施例中，由於省略了介電層118，塗層72可完全覆蓋連接件116的側壁。

圖16示出了根據一些實施例的單個導電連接件132的詳細視圖。圖16示出了塗層72的頂面72A在連接件116的頂面116A之下。圖16的實施例類似於圖13A-D的實施例，其中圖16的實施例不包括介電層118(參見例如圖10A和10B)。以上對圖13A-D進行了說明，而與圖16類似的特徵在此不再贅述。在此實施例中，由於省略了介電層118，塗層72可完全覆蓋連接件116的側壁。

在圖17中，在積體電路晶粒50上和周圍形成包封體136。 在形成之後，包封體336包封積體電路晶粒50、介電層70和塗層72。包封體136可以是模製化合物、環氧樹脂等。包封體136可由壓縮成型、轉注成型或其類似者塗覆，並且形成在晶圓110之上使得積體電路晶粒50被掩埋或覆蓋。包封體136可以用液體或半液體形式塗覆，隨後固化。可減薄包封體136以暴露出積體電路晶粒50。減薄製程可以是研磨製程、化學機械拋光(CMP)、回蝕、其組合等。在減薄製程之後，積體電路晶粒50和包封體136的頂面是共面的(在製程變化範圍內)，使得它們彼此齊平。執行減薄直到移除了所期望量的積體電路晶粒50及/或包封體136。

如圖17所示，包封體136將相鄰的積體電路晶粒50的塗層72彼此分開。在一些實施例中，相鄰的積體電路晶粒50的塗層72可在相鄰的積體電路晶粒50之間合併在一起，使得包封體136不將它們分開(參見例如圖21-23)。在那些實施例中，包封體136在合併的塗層72之上，並可具有與相鄰的積體電路晶粒50之間合併的塗層72的彎曲界面。在一些實施例中，彎曲界面可包括具有向上凸起的界面(參見例如圖21或23)或向上凹入的界面(參見例如圖22)的塗層72。

在圖18中，基底112被減薄以暴露出導通孔130。導通孔130的露出可藉由減薄製程(例如研磨製程、化學機械拋光(CMP)、回蝕、其組合等)來實現。在一些實施例(未單獨示出)中，用於暴露出導通孔130的減薄製程包括CMP，並且導通孔130由於在CMP期間發生的碟型凹陷而突出於晶圓110的背側。在此實施例中，絕緣層(未單獨示出)可選擇地形成在基底112的背面上，圍繞導通孔130的突出部分。絕緣層可由含矽的絕緣體形 成，例如氮化矽、氧化矽、氮氧化矽或其類似物，並可由合適的沉積方法形成，例如旋塗、CVD、電漿增強CVD(plasma-enhanced CVD，PECVD)、高密度電漿CVD(high density plasma CVD，HDP-CVD)等。在基底112減薄之後，導通孔130和絕緣層(如果存在)或基底112的被暴露出的表面是共面的(在製程變化範圍內)，使得它們彼此齊平並被暴露於晶圓110的背側。

在圖19中，UBM 146形成在導通孔130和基底112的被暴露出的表面上。作為在本實施例中形成UBM 146的示例，在導通孔130和基底112的被暴露出的表面上形成晶種層(未單獨示出)。在一些實施例中，晶種層是金屬層，其可以是單層或包括由不同的材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層和在鈦層之上的銅層。晶種層可使用例如PVD等來形成。然後在晶種層上形成光阻並圖案化光阻。光阻可藉由旋塗或其類似者來形成並可曝露於光線以進行圖案化。光阻的圖案對應於UBM 146。圖案化形成穿過光阻的開口以暴露出晶種層。然後在光阻的開口中和晶種層的被暴露出來的部分上形成導電材料。導電材料可藉由鍍覆(例如電鍍或無電電鍍等)來形成。導電材料可包括金屬，例如銅、鈦、鎢、鋁等。然後，移除光阻和在其上沒有形成導電材料的晶種層的部分。光阻可藉由可接受的灰化或剝離製程(例如使用氧電漿等)來移除。一旦光阻被移除，便移除晶種層的被暴露出來的部分，例如藉由使用可接受的蝕刻製程。晶種層和導電材料的剩餘部分形成UBM 146。

此外，導電連接件148形成在UBM 146上。導電連接件148可以是球柵陣列(ball grid array，BGA)連接件、焊球、金屬 柱、可控塌陷晶片連接(controlled collapse chip connection，C4)凸塊、微凸塊、化學鍍鎳化學鍍鈀浸金(electroless nickel-electroless palladium-immersion gold，ENEPIG)技術所形成的凸塊等。導電連接件148可包括導電材料，例如焊料、銅、鋁、金、鎳、銀、鈀、錫等或其組合。在一些實施例中，導電連接件148藉由蒸鍍、電鍍、印刷、焊料轉印、植球等先形成一層焊料而形成。一旦在結構上形成一層焊料，便可執行回焊，以將材料塑型成所期望的凸塊形狀。在另一實施例中，導電連接件148包括藉由濺射、印刷、電鍍、化學鍍、CVD等形成的金屬柱(例如銅柱)。金屬柱可部具有焊料並具有大致上垂直的側壁。在一些實施例中，金屬頂蓋層形成在金屬柱的頂部。金屬頂蓋層可包括鎳、錫、錫鉛、金、銀、鈀、銦、鎳鈀金、鎳金等或其組合，並可藉由電鍍製程來形成。

此外，藉由沿著切割道區(例如圍繞封裝件區100A)切割來執行單體化製程。單體化製程可包括鋸切、切割等。舉例來說，單體化製程可包括鋸切包封體136、內連線結構114和基底112。單體化製程將封裝件區100A從相鄰的封裝件區單體化。所得且經單體化的封裝組件210來自封裝件區100A。單體化製程從晶圓110的經單體化的部分形成中介物102。作為單體化製程的結果，中介物102和包封體136的外側壁側向地相連(在製程變化範圍內)。

在一些實施例中，封裝組件210可貼合到封裝基底。在圖20中，使用導電連接件148將封裝組件210貼合到封裝基底220。封裝基底220包括基底核心222，其可由諸如矽、鍺、金剛石等的 半導體材料製成。替代地，也可使用化合物材料例如矽鍺、碳化矽、砷化鎵、砷化銦、磷化銦、碳化矽鍺、磷化鎵砷、磷化鎵銦、其組合或其類似物。另外，基底核心222可以是SOI基底。一般來說，SOI基底包括一層半導體材料，例如磊晶矽、鍺、矽鍺、SOI、SGOI或其組合。在另一實施例中，基底核心222是絕緣核心，例如玻璃纖維增強的樹脂核心。核心材料的一個示例是玻璃纖維樹脂，例如FR4。核心材料的替代物包括雙馬來酰亞胺三嗪(bismaleimide-triazine，BT)樹脂或其他印刷電路板(printed circuit board，PCB)材料或膜。增層膜(例如味之素增層膜(Ajinomoto build-up film，ABF)或其他壓合層可用作為基底核心222。

基底核心222可包括主動和被動元件(未單獨示出)。裝置(例如電晶體、電容、電阻器、其組合和類似者)可用於生成系統設計的結構和功能要求。裝置可使用任何合適的方法形成。

基底核心222還可包括金屬化層和通孔以及在金屬化層和通孔之上的接合墊224。金屬化層可形成在主動和被動元件之上並設計成連接各種裝置以形成功能性電路。金屬化層可由交替的介電材料(例如低介電常數介電材料)層和導電材料(例如銅)層來形成，所述導電材料層由通孔互連，並可藉由任何合適的製程(例如沉積、鑲嵌、或其類似者)來形成。在一些實施例中，基底核心222大致上不具有主動和被動元件。

將導電連接件148回焊以將UBM 146貼合到接合墊224。導電連接件148將包括重佈線結構140的金屬化層144的封裝組件210連接到包括基底核心222的金屬化層的封裝基底220。因此， 封裝基底220與積體電路晶粒50電性連接。在一些實施例中，被動元件(例如表面安裝元件(surface mount device，SMD)，未單獨示出)在安裝到封裝基底220上之前可貼合到封裝組件210(例如接合到UBM 146)。在此實施例中，被動元件可接合到封裝組件210的與導電連接件148相同的表面。在一些實施例中，被動元件226(例如SMD)可貼合到封裝基底220，例如到接合墊224。

在一些實施例中，底部填充劑228形成在封裝組件210和封裝基底220之間，圍繞導電連接件148。底部填充劑228可在貼合封裝組件210之後藉由毛細管流動製程來形成或可在貼合到封裝組件210之前藉由任何合適的沉積方法來形成。底部填充劑228可以是從封裝基底220延伸到基底112的連續材料。

雖未示出，但封裝基底220可具有在封裝基底220的與封裝組件210相對的一側(圖20中的底側)上的接合墊上的導電連接件。此外，雖未示出，但封裝基底220可具有貼合到封裝組件210及/或封裝基底220的蓋/散熱結構。

圖21、22和23示出了塗層72和包封體136的各種配置。在圖21中，相鄰的積體電路晶粒50的塗層72在相鄰積體電路晶粒50之間合併在一起，使得包封體136不將塗層72分開。由於在介電層70和焊料區68上塗覆了較厚的塗層72，因此可發生合併。

在圖21中，經合併的塗層72之間的界面是彎曲界面，並且經合併的塗層72具有向上凸出的界面。在圖22中，經合併的塗層72之間的界面是彎曲界面，並且經合併的塗層72具有向上凹入的界面。塗層72的向上凹的界面可能是由塗層72和包封 體136的楊氏模量差異及/或在包封製程期間所施加的壓力而引起的。舉例來說，如果塗層72的楊氏模量低於包封體136的楊氏模量，則塗層72可具有與包封體136的向上凹入的界面。

在圖23中，塗層72在封裝件區100A的切割道區之內。在此實施例中，單體化製程可包括鋸切包封體136、塗層72、內連線結構114和基底112。雖然此實施例以經合併的塗層72具有向上凸起的界面來說明，但並不限於此，例如經合併的塗層72可具有向上凹入的界面。

圖24和25示出了根據一些實施例的積體電路封裝件的製造中的中間階段的視圖。具體來說，此實施例包括與重佈線結構400接合的積體電路晶粒50。此實施例的細節類似於之前的實施例，在此不再贅述。

參照圖24，可在承載基底302之上的離型層304上形成重佈線結構400。承載基底302可以是玻璃承載基底、陶瓷承載基底等。承載基底302可以是晶圓，使得可在承載基底302上同時形成多個封裝件。

離型層304可由基於聚合物的材料來形成，其可連同承載基底302從將在後續步驟中形成的上覆結構一起移除。在一些實施例中，離型層304是基於環氧樹脂的熱離型材料，其在加熱時會失去黏著性，例如光熱轉換(light-to-heat-conversion，LTHC)離型塗層。在其他實施例中，離型層304可以是紫外線(ultra-violet，UV)膠，其在曝露於UV光線時會失去黏著性。離型層304可作為液體被分配並固化、可以是層壓到承載基底302上的層壓膜或可以是類似物。離型層304的頂面可以是水平的並可具有高平整 度。

此外，在圖24中，重佈線結構400形成在離型層304和承載基底302之上。重佈線結構400包括介電層(402、406和408)以及金屬化圖案(404和410)。金屬化圖案也可稱為重佈線層或重佈線。重佈線結構400示出為具有3層的金屬化圖案的示例。可在重佈線結構400中形成更多或更少的介電層和金屬化圖案。如果要形成更少的介電層和金屬化圖案，可省略下面討論的步驟和製程。如果要形成更多的介電層和金屬化圖案，可重複下面討論的步驟和製程。

介電層402沉積在離型層304上。在一些實施例中，介電層402由諸如PBO、聚醯亞胺、BCB或其類似物的感光材料來形成，可以使用微影罩幕對其進行圖案化。介電層402可藉由旋塗、層壓、CVD等或其組合來形成。

然後形成金屬化圖案404。金屬化圖案404包括沿著介電層402的主表面延伸的導電元件。作為形成金屬化圖案404的示例，在介電層402之上形成晶種層。在一些實施例中，晶種層是金屬層，其可以是單層或是包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層和在鈦層之上的銅層。晶種層可使用例如PVD等來形成。然後在晶種層上形成光阻並圖案化光阻。光阻可藉由旋塗或其類似者來形成並可曝露於光線用於進行圖案化。光阻的圖案對應於金屬化圖案404。圖案化形成穿過光阻的開口以暴露出晶種層。然後在光阻的開口中和在晶種層的被暴露出來的部分上形成導電材料。導電材料可藉由鍍覆(例如電鍍或無電電鍍等)來形成。導電材料可包括金屬，如銅、鈦、 鎢、鋁等。導電材料和下面的晶種層的部分的組合形成金屬化圖案404。移除光阻和在其上未形成導電材料的晶種層的部分。光阻可藉由可接受的灰化或剝離製程(例如使用氧電漿等)來移除。一旦光阻被移除，便移除晶種層的被暴露出來的部分，例如藉由使用可接受的蝕刻製程(如藉由濕式或乾式蝕刻)。

介電層406沉積在金屬化圖案404和介電層402上。介電層406可以用與介電層402類似的方式來形成，並可由與介電層402類似的材料來形成。然後對介電層406進行圖案化。圖案化形成暴露出介電層402的部分的開口。圖案化可藉由可接受的製程，例如當介電層406是感光材料時藉由將介電層406曝露於光線並顯影或藉由使用例如非等向性蝕刻的蝕刻製程。

然後形成金屬化圖案410。金屬化圖案410包括在介電層406的主表面上並沿其延伸的部分。金屬化圖案410還包括延伸穿過介電層406以與金屬化圖案404的部分物理和電性耦合。金屬化圖案410可以用與金屬化圖案404類似的方式和類似的材料來形成。在一些實施例中，金屬化圖案410具有與金屬化圖案404不同的尺寸。舉例來說，金屬化圖案410的導線及/或通孔可比金屬化圖案404的導線及/或通孔更寬或更厚。此外，金屬化圖案410可形成為大於金屬化圖案404的間距。

介電層408沉積在金屬化圖案410和介電層406上。介電層408可以用類似於介電層402的方式來形成，並可由與介電層402相同的材料來形成。介電層408是重佈線結構400的最上面的介電層。

然後形成金屬化圖案412。金屬化圖案412(有時稱為凸 塊下金屬(UBM))包括在介電層408的主表面上並沿其延伸的部分。金屬化圖案412還包括延伸穿過介電層408以與金屬化圖案410的部分物理和電性耦合。金屬化圖案412可以用與金屬化圖案404和410類似的方式和類似的材料來形成。金屬化圖案412是重佈線結構400中最上面的金屬化圖案。在一些實施例中，金屬化圖案412具有與金屬化圖案410和404不同的尺寸。舉例來說，金屬化圖案412的導線及/或通孔可比金屬化圖案410和404的導線及/或通孔更寬或更厚。此外，金屬化圖案412可形成為大於金屬化圖案410的間距。在一些實施例中，金屬化圖案412可以為重佈線結構400提供UBM。

在圖25中，積體電路晶粒50藉由焊料接合(例如導電連接件)貼合到重佈線結構400。積體電路晶粒50已在上文中進行說明，在此不再贅述。積體電路晶粒50可使用例如取放工具放置在重佈線結構400上並用與上述類似的方法接合(參見圖8至16)。類似於前面的實施例，然後可在積體電路晶粒、介電層70和塗層72周圍以及重佈線結構400之上形成包封體420。與之前的實施例類似，封裝件區100A和100B(或圖24中的300A和300B)可被單體化成封裝結構300。作為單體化製程的結果，重佈線結構600和包封體420的外側壁側向地相連(在製程變化範圍內)。

雖未示出，承載基底302可被剝離以從重佈線結構400(例如介電層402)將承載基底302分離(或剝離)。根據一些實施例，剝離包括將光線(例如雷射光線或UV光線)投射到離型層304，使得離型層304在光線的熱量下分解並可移除承載基底302。在剝離製程之後，可形成延伸穿過介電層402以接觸金屬化 圖案404的導電連接件和UBM。

其他功能和製程也可包括在內。舉例來說，可包括測試結構以幫助驗證測試3D封裝或3DIC裝置。測試結構可包括例如形成在重佈線層中或在基底上的測試墊，其允許測試3D封裝或3DIC、使用探針及/或探針卡等。可對中間結構及最終結構進行驗證測試。此外，本文公開的結構和方法可與結合已知良好晶粒的中間驗證以增加良率和減少成本的測試方法結合使用。

實施例可獲得優勢。在一些實施例中，積體電路晶粒(有時稱為晶片)在晶片到晶圓結構中與晶圓耦合。在一些實施例中，晶片藉由微凸塊(例如帶有焊料的導電柱)貼合到晶圓。在一些實施例中，微凸塊的間距小於10μm。在本公開中，微凸塊可形成在包括第一層和第二層的多層結構內。焊料的平坦化是在存在第一層但在形成第二層之前執行的，這改善了焊料的共面性。此外，在高溫下，第二層的流動性可低於焊料的流動性，這可防止焊料塌陷和橋接。藉由改善焊料的共面性和防止凸塊回焊之後的焊料塌陷和焊料橋接，從而改善了封裝件的良率和可靠度。

實施例是一種裝置，所述裝置包括：包括多個導電墊的基底、藉由多個焊料連接件接合到基底的導電墊的封裝組件，所述封裝組件包括和積體電路晶粒，所述積體電路晶粒包括多個晶粒連接件，焊料連接件中的任一者耦合到晶粒連接件中的每一者和基底的對應的導電墊、側向地圍繞每個晶粒連接件和焊料連接件的部分的第一介電層以及在第一介電層和基底之間的第二介電層，所述第二介電層側向地圍繞基底的每個導電墊。

在一些實施例中，第二介電層是黏著劑、助焊劑、非導 電膜或其組合，第二介電層側向地圍繞每個焊料連接件的部分，焊料連接件中的一者向外突出到第二介電層中，第二介電層的頂面與導電墊中的一者的頂面共面，第二介電層的頂面在導電墊中的一者的頂面下方，第二介電層的頂面在導電墊中的一者的頂面上方，第二介電層向上延伸到積體電路晶粒的側壁，其中第二介電層的側壁是彎曲的並從積體電路晶粒向外突出及/或基底為第二積體電路晶粒。

實施例是一種方法，所述方法包括：在積體電路晶粒的第一側上形成微凸塊，每個微凸塊包括導電柱和在導電柱上的焊料區，在積體電路晶粒的第一側上形成第一介電層並至少側向地圍繞微凸塊，將微凸塊和第一介電層平坦化，將經平坦化的微凸塊的焊料區進行回焊，回焊形成導電柱上的焊料凸塊，在第一介電層和微凸塊的焊料凸塊之上形成第二介電層，以及藉由微凸塊將積體電路晶粒的第一側接合到晶圓的導電墊，微凸塊的焊料凸塊與晶圓的導電墊物理接觸。

在一些實施例中，在藉由微凸塊將積體電路晶粒的第一側接合到晶圓的導電墊之後，第二介電層側向地圍繞晶圓的每個導電墊。在一些實施例中，在藉由微凸塊將積體電路晶粒的第一側接合到晶圓的導電墊之後，第二介電層側向地圍繞微凸塊的每個焊料凸塊。在一些實施例中，在藉由微凸塊將積體電路晶粒的第一側接合到晶圓的導電墊之後，微凸塊的焊料凸塊覆蓋晶圓的導電墊的側壁的部分。在一些實施例中，在藉由微凸塊將積體電路晶粒的第一側接合到晶圓的導電墊之後，微凸塊的焊料凸塊延伸側向地到第二介電層中。在一些實施例中，藉由微凸塊將積體 電路晶粒的第一側接合到晶圓的導電墊包括執行熱壓接合製程。在一些實施例中，第二介電層是黏著劑、助焊劑、非導電膜或其組合。在一些實施例中，晶圓的導電墊延伸到第一介電層中。

實施例是一種方法，所述方法包括：在積體電路晶粒的第一側上形成微凸塊，每個微凸塊包括導電柱和在導電柱上的焊料區，在積體電路晶粒的第一側上沉積第一介電層，第一介電層將微凸塊的焊料區埋入，研磨第一介電層以暴露出微凸塊的焊料區，對微凸塊的焊料區進行回焊，回焊形成在導電柱上的焊料凸塊，在第一介電層和微凸塊的焊料凸塊上方形成第二介電層，以及執行熱壓接合製程以將積體電路晶粒的微凸塊接合到晶圓的導電墊，微凸塊的焊料凸塊與晶圓的導電墊物理接觸，第二介電層在熱壓接合製程開始時覆蓋焊料凸塊。

在一些實施例中，第二介電層是黏著劑、助焊劑、非導電膜或其組合。在一些實施例中，晶圓的導電墊延伸到第一介電層中。

上文概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、替代及變更。

50:積體電路晶粒

50A:第一積體電路晶粒

50B:第二積體電路晶粒

70:介電層

72:塗層

100A:封裝件區

102:中介物

110:晶圓

112:基底

114:內連線結構

118:介電層

120:導通孔

132、148:導電連接件

136:包封體

146:UBM

210:封裝組件

Claims (10)

1. 一種積體電路封裝件，包括：基底，包括導電墊；封裝組件，藉由焊料連接件接合到所述基底的所述導電墊，所述封裝組件包括積體電路晶粒，所述積體電路晶粒包括晶粒連接件，所述焊料連接件中的一者耦合到所述晶粒連接件中的每一者和所述基底的對應的導電墊；第一介電層，側向地圍繞所述晶粒連接件中的每一者和所述焊料連接件中的每一者的部分；以及第二介電層，在所述第一介電層和所述基底之間，所述第二介電層側向地圍繞所述基底的所述導電墊中的每一者且側向地圍繞所述焊料連接件中的每一者的所述部分。
2. 如請求項1所述的積體電路封裝件，其中所述第二介電層是黏著劑、助焊劑、非導電膜或其組合。
3. 如請求項1所述的積體電路封裝件，其中所述焊料連接件中的一者向外突出到所述第二介電層中。
4. 如請求項1所述的積體電路封裝件，其中所述第二介電層的頂面與所述導電墊中的一者的頂面共面或者所述第二介電層的頂面在所述導電墊中的一者的頂面之下或之上。
5. 如請求項1所述的積體電路封裝件，其中所述第二介電層向上延伸到所述積體電路晶粒的側壁，其中所述第二介電層的側壁是彎曲的並且從所述積體電路晶粒向外突出。
6. 一種積體電路封裝件的形成方法，包括： 在積體電路晶粒的第一側上形成微凸塊，所述微凸塊中的每一者包括導電柱和在所述導電柱上的焊料區；在所述積體電路晶粒的所述第一側上形成第一介電層，所述第一介電層至少側向地圍繞所述微凸塊；將所述微凸塊和所述第一介電層平坦化；將經平坦化的所述微凸塊的所述焊料區進行回焊，所述回焊形成在所述導電柱上的焊料凸塊；在所述微凸塊的所述焊料凸塊焊所述第一介電層上方形成第二介電層；以及藉由所述微凸塊將所述積體電路晶粒的所述第一側接合到晶圓的導電墊，所述微凸塊的所述焊料凸塊與所述晶圓的所述導電墊物理接觸。
7. 如請求項6所述的積體電路封裝件的形成方法，其中在藉由所述微凸塊將所述積體電路晶粒所述第一側接合到所述晶圓的所述導電墊之後，所述第二介電層側向地圍繞所述晶圓的所述導電墊中的每一者。
8. 如請求項6所述的積體電路封裝件的形成方法，其中在藉由所述微凸塊將所述積體電路晶粒所述第一側接合到所述晶圓的所述導電墊之後，所述微凸塊的所述焊料凸塊覆蓋所述晶圓的所述導電墊的側壁的部分或側向地延伸到所述第二介電層中。
9. 如請求項6所述的積體電路封裝件的形成方法，其中所述晶圓的所述導電墊延伸到所述第一介電層中。
10. 一種積體電路封裝件的形成方法，包括： 在積體電路晶粒的第一側上形成微凸塊，所述微凸塊中的每一者包括導電柱和在所述導電柱上的焊料區；在所述積體電路晶粒的所述第一側上沉積第一介電層，所述第一介電層將所述微凸塊的所述焊料區埋入；研磨所述第一介電層以暴露出所述微凸塊的所述焊料區；將所述微凸塊的所述焊料區進行回焊，所述回焊形成所述導電柱上的焊料凸塊；在所述微凸塊的所述第一介電層和所述焊料凸塊上形成第二介電層；以及執行熱壓接合製程以將所述積體電路晶粒的所述微凸塊接合到晶圓的導電墊，所述微凸塊的所述焊料凸塊與所述晶圓的所述導電墊物理接觸，所述第二介電層在所述熱壓接合製程開始時覆蓋所述焊料凸塊。

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