TWI911577B - 生成積體電路佈局圖的方法、非暫時性電腦可讀取儲存媒體及電子設計自動化系統 - Google Patents

Abstract

一種方法包括在胞元中佈置第一列及第二列閘極區。第 一列具有從第一閘極區延伸到最後閘極區且等於閘極區間距的第一倍數的第一寬度。第二列具有從第一閘極區延伸到最後閘極區且等於閘極區間距的第二倍數的第二寬度，第二倍數大於第一倍數。所述方法包括通過沿著第一列的第一閘極區及最後閘極區延伸第一及第二區段以及沿著第二列的第一閘極區及最後閘極區延伸第三及第四區段來界定第一至第四胞元邊界區段，由此，基於第一區段與第三區段彼此不對齊或第二區段與第四區段彼此不對齊中之一者或兩者，邊界為非矩形，以及將胞元儲存於儲存裝置中。

Description

生成積體電路佈局圖的方法、非暫時性電腦可 讀取儲存媒體及電子設計自動化系統

本發明的實施例是有關於一種生成積體電路佈局圖的方法、非暫時性電腦可讀取儲存媒體及電子設計自動化系統。

積體電路(IC)持續小型化的趨勢使得裝置體積逐漸變小、功耗更低，但卻能以更快的速度提供比先前技術更多的功能。小型化是通過與日益嚴格的規範相關的設計及製造創新來實現的。各種電子設計自動化(EDA)工具被用來生成、修改以及驗證半導體裝置的設計，同時確保設計及製造規範能夠被滿足。

本公開的一態樣提供一種生成積體電路佈局圖的方法。所述方法包括在胞元中佈置第一列閘極區，第一列閘極區具有從第一列閘極區的第一閘極區延伸到最後閘極區的第一寬度，由此第一寬度等於閘極區間距的第一倍數。所述方法還包括在胞元中 鄰近第一列閘極區佈置第二列閘極區，第二列閘極區具有從第二列閘極區的第一閘極區延伸到最後閘極區的第二寬度，由此第二寬度等於閘極區間距的第二倍數，第二倍數大於第一倍數。所述方法還包括通過以下方式界定胞元的邊界的第一至第四區段：沿著第一列閘極區的第一閘極區延伸第一區段，沿著第一列閘極區的最後閘極區延伸第二區段，沿著第二列閘極區的第一閘極區延伸第三區段，以及沿著第二列閘極區的最後閘極區延伸第四區段，由此基於第一區段與第三區段彼此不對齊或第二區段與第四區段彼此不對齊中之一者或兩者，胞元的邊界為非矩形。所述方法還包括將胞元的積體電路佈局圖儲存於儲存裝置中。

本公開的另一態樣提供一種非暫時性電腦可讀取儲存媒體。所述非暫時性電腦可讀取儲存媒體包括用於一個或多個程式的電腦程式碼。所述非暫時性電腦可讀取儲存媒體及電腦程式碼被配置為使得處理器：將第一列的一個或多個第一積體電路裝置佈置在胞元中，第一列具有從一個或多個第一積體電路裝置的第一閘極區延伸至最後閘極區的第一寬度，其中第一寬度等於閘極區間距的第一倍數；將第二列的一個或多個第二積體電路裝置鄰近第一列佈置在胞元中，第二列具有從一個或多個第二積體電路裝置的第一閘極區延伸至最後閘極區的第二寬度，其中第二寬度等於閘極區間距的第二倍數，第二倍數大於第一倍數；通過以下方式界定胞元的邊界的第一區段、第二區段、第三區段及第四區段：沿著第一列的第一閘極區延伸第一區段，沿著第一列的最後閘極區延伸第二區段，沿著第二列的第一閘極區延伸第三區段，以及沿著第二列的最後閘極區延伸第四區段，其中基於第一區段 與第三區段彼此不對齊或第二區段與第四區段彼此不對齊中之一者或兩者，胞元的邊界為非矩形；以及將胞元的積體電路佈局圖儲存於儲存裝置中。

本公開的又一態樣提供一種電子設計自動化系統。所述電子設計自動化系統包括：處理器；以及非暫時性電腦可讀取儲存媒體，包括用於一個或多個程式的電腦程式碼，非暫時性電腦可讀取儲存媒體及電腦程式碼被配置為與處理器一起使得處理器：從非暫時性電腦可讀取儲存媒體或另一儲存媒體獲得胞元，其中胞元包括非矩形邊界，非矩形邊界包括：第一區段及第二區段，分別沿著第一列閘極區的第一閘極區及最後閘極區延伸，第一列閘極區的總數等於閘極區間距的第一倍數；以及第三區段及第四區段，分別沿著鄰近第一列閘極區的第二列閘極區的第一閘極區及最後閘極區延伸，第二列閘極區的總數等於閘極區間距的第二倍數，第二倍數大於第一倍數；以及執行自動放置及佈線操作，包括：將胞元放置於積體電路佈局圖中；以及佈置多個電性連接於第一列閘極區及第二列閘極區中。

100,200,300,400,500,600A,600B,600C,700A,700B:IC佈局圖/胞元

100B,200B,300B,400B,500B,600AB,600BB,600CB,700AB,700BB:邊界

800:IC佈局圖/平面圖

900:方法

902,904,906,908,910,912:操作

1000:系統

1002:處理器

1004:儲存媒體

1006:電腦程式碼

1007:胞元庫

1008:匯流排

1009:佈局圖

1010:輸入/輸出(I/O)介面

1012:網路介面

1014:網路

1042:使用者介面(UI)

1100:製造系統

1120:設計機構

1122:IC設計佈局圖

1130:罩幕機構

1132:資料準備

1144:罩幕製作

1145:罩幕

1150:IC製造商/製作商/製作廠(fab)

1152:製作工具

1153:半導體晶圓

1160:IC裝置

CD:關鍵裝置

CG:切割閘極區

CH1,CH2:高度

CP:關鍵路徑

FG1,FG2,FG3,GR,LG1,LG2,LG3:閘極區

GP:間距

M0,M1:金屬區

NR1,NR2:非矩形胞元

PCD:效能關鍵裝置

R1,R2,R3,R4:列

S1,S2,S3,S4,S5,S6,S7:區段

SP:訊號路徑

V0,V1,V2:通孔區

W1,W2:寬度

結合附圖閱讀以下詳細說明，會最佳地理解本揭露內容的各個方面。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。

圖1繪示根據一些實施例的IC佈局圖。

圖2繪示根據一些實施例的IC佈局圖。

圖3繪示根據一些實施例的IC佈局圖。

圖4繪示根據一些實施例的IC佈局圖。

圖5繪示根據一些實施例的IC佈局圖。

圖6A至圖6C繪示根據一些實施例的IC佈局圖。

圖7A及圖7B繪示根據一些實施例的IC佈局圖。

圖8繪示根據一些實施例的IC佈局圖。

圖9是根據一些實施例的生成IC佈局圖的方法的流程圖。

圖10是根據一些實施例的IC設計系統的方塊圖。

圖11是根據一些實施例的IC製造系統以及與其相關的IC製造流程的方塊圖。

以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件、值、操作、材料、佈置或類似要素的具體實例以簡化本揭露內容。當然，該些僅為實例且無意進行限制。預期存在其他組件、值、操作、材料、佈置或類似要素。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本揭露內容可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而非自身指示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「位於...之下 (beneath)」、「下方(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一元件或特徵的關係。除了圖中所繪示的取向之外，所述空間相對性用語還意圖囊括裝置在使用或操作中的不同取向。設備可以具有其他取向(旋轉90度或處於其他取向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。

在各種實施例中，積體電路(IC)佈局圖、方法及IC設計系統是針對非矩形標準胞元，其中相鄰的列(row)基於不同數量的、依據閘極區間距隔開的閘極區而具有不相等的寬度。與矩形胞元相比，非矩形胞元架構通過消除未使用的空間及縮短內部佈線元件(例如，對應於外部的路徑及具有時序關鍵性的內部訊號)來實現改進的功率、效能及面積(PPA)度量，如以下所論述。

如以下所論述，圖1至圖7B繪示非矩形胞元的非限制性實例的IC佈局圖100-700B，在一些實施例中也稱為胞元100-700B，圖8繪示包括非矩形胞元的非限制性實例的IC佈局平面圖(IC layout floorplan)800，圖9是生成IC佈局圖(例如，IC佈局圖100-700B)的方法900的流程圖，圖10是被配置來執行方法900的一些或全部操作的IC設計系統1000(例如EDA系統1000)的方塊圖，且圖11是IC製造系統及相關IC製造流程1100的方塊圖，其中通過IC製造系統及相關IC製造流程1100至少部分地基於IC佈局圖100-800中的一者或多者來製造一個或多個IC結構。

圖1至圖8中的每一者繪示相應的IC佈局圖100-800沿著X方向及Y方向的平面圖，且為了說明的目的對圖1至圖8進行了簡化。在各種實施例中，給定的IC佈局圖100-800包括一個 或多個特徵，例如主動區、源極/汲極(S/D)結構、隔離特徵、內部佈線元件、或類似元件，出於清晰的目的並未繪示出上述特徵。

在圖1繪示的實施例中，胞元100包括相鄰的列R1及列R2的閘極區GR(為了清晰之故僅標示單一實例)。胞元(例如胞元100)在一些實施例中也稱為標準胞元或標準功能胞元，是包括組件(例如閘極區GR)的特定內部佈置的IC佈局圖，被配置來(在操作中)提供相應的共用低階功能，例如邏輯功能，例如反向器、反及邏輯(NAND)、反或邏輯(NOR)、互斥或邏輯(XOR)、D鎖存器(D-latch)、及或反邏輯(and-or-invert，AOI)、或及反邏輯(or-and-invert，OAI)、多工器(multiplexer)、正反器(flip-flop)、去耦電容(DeCap)、或類似功能。

在一些應用(例如自動放置及佈線(automatic placement and routing，APR)操作)中，電子設計自動化(EDA)工具是用於從標準胞元庫中選擇標準功能胞元，且將標準功能胞元與非標準胞元(若有的話)一起放置到初始佈局中。EDA工具還用於執行佈線，藉此可使用一個或多個金屬層以及相應的通孔及接點來連接標準功能胞元及非標準胞元。EDA工具還用於測試佈線。取決於測試結果來對標準及非標準胞元的選擇、放置及佈線進行修改。至少在一些實施例中，整體的選擇、放置、佈線及測試(SPRT)製程是迭代的。最後，SPRT製程迭代會收斂成最終的佈局。

圖1繪示的胞元100中總數兩個的相鄰列R1及列R2是為了說明的目的而提供的非限制性實例。在一些實施例中，胞元100包括兩個以上的相鄰列。

在一些實施例中，列R1及列R2中的每一者對應於按照 閘極區間距GP(也稱為間距GP)間隔開的多個閘極區GR。列R1包括在X方向上從第一閘極區FG1擴展到第二閘極區LG1的閘極區GR的多個實例，且列R2包括在X方向上從第一閘極區FG2擴展到第二閘極區LG2的閘極區GR的多個實例。

閘極區GR是IC佈局圖(例如胞元100)中的區，其在用於製造對應於IC佈局圖的IC的製造製程(例如以下論述的製造流程1100)中至少部分地界定出閘結構，例如通過一個或多個閘極介電層與鄰近特徵隔離的閘極。

閘極區GR的一些實例或全部實例是IC裝置的組件，被配置來提供胞元100的預定功能，而且出於清晰的目的不進一步繪示出。在一些實施例中，將列(例如列R1或列R2)稱為閘極區的列或IC裝置的列，IC裝置包括閘極區GR的相應實例。

在圖1繪示的實施例中，給定列(例如列R1或列R2)的上邊界及下邊界包括切割閘極區CG(出於清晰的目的僅標示單一實例)的實例，在一些實施例中也稱為切割多晶區CG。切割閘極區CG是IC佈局圖中的區，其至少部分地界定通過使用製造製程(例如一個或多個蝕刻操作)所形成的閘極結構不連續性，以在其形成之後去除閘極部分及/或介電層部分。如圖1所繪示，沿著Y方向對齊的閘極區GR的實例從而基於切割閘極區CG的實例而彼此電隔離。

在圖1繪示的實施例中，切割閘極區CG的每個實例都延伸穿過列R1及列R2中的每一者的整體。在各種實施例中，切割閘極區CG的給定實例不存在、沿著列的一部分延伸、或是包括多個區段而使得沿著Y方向對齊的一對或多對閘極區GR的實例 彼此電連接。

在一些實施例中，閘極區GR的一個或多個實例是對應於閘極結構的虛設閘極區，且不被包括在IC裝置中，例如，根據間距GP被定位以在一個或多個製造製程中提供負載均勻性。在一些實施例中，閘極區FG1、LG1、FG2及LG2中的每一者都是虛設閘極區。

在圖1繪示的實施例中，列R1包括總共8個閘極區GR的實例，列R2包括總共7個閘極區GR的實例，使得胞元100包括總共15個閘極區GR的實例，其為基於總數相差一個的列R1與列R2的奇數個。

在各種實施例中，胞元100包括的列包括其他總閘極區數，例如其他相差1個或相差不止1個的總數。在一些實施例中，胞元100包括偶數的閘極區GR實例總數。

在圖1繪示的實施例中，閘極區FG1與閘極區FG2在Y方向上對齊，而且列R2中的閘極區GR的每個實例與列R1中的閘極區GR的相應實例對齊。在一些實施例中，閘極區FG1與閘極區FG2在Y方向上未對齊，閘極區LG1與閘極區LG2在Y方向上對齊，且列R2中的閘極區GR的每個實例與列R1中的閘極區GR的相應實例對齊。

在一些實施例中，閘極區FG1與閘極區FG2在Y方向上未對齊，閘極區LG1與閘極區LG2在Y方向上未對齊，而且列R2中的閘極區GR的實例的子集與列R1中的閘極區GR的相應實例對齊，其架構對應於列R1與列R2沿著X方向偏移。

在一些實施例中，胞元100包括與列R1及/或列R2相鄰 的一個或多個列，而且閘極區GR的相應附加實例具有相對於列R1及/或列R2及/或相對於彼此的一種或多種排列，類似於列R1與列R2相對於彼此的排列。

在給定的列中，閘極區GR的實例的總數對應於X方向上的寬度，根據總數，寬度對應於多個間距GP。在圖1繪示的非限制性實例中，列R1的寬度W1對應於間距GP與閘極區GR的8個實例的倍數，而列R2的寬度W2對應於間距GP與閘極區GR的7個實例的倍數。

根據以上論述的閘極區GR的實例的架構，胞元100包括邊界100B，邊界100B包括區段S1-S7。在圖1繪示的實施例中，區段S1沿著閘極區FG1在Y方向上延伸，區段S2沿著寬度W1在X方向上延伸，區段S3沿著閘極區LG1在Y方向上延伸，區段S4沿著寬度W1的等於寬度W1與寬度W2之間的差的部分在X方向上延伸，區段S5沿著閘極區LG2在Y方向上延伸，區段S6沿著寬度W2在X方向上延伸，且區段S7沿著閘極區FG2在Y方向上延伸，從而沿著Y方向與區段S1對齊。

在各種實施例中，胞元(例如胞元100)包括邊界，上述邊界包括根據一對或多對的列以其他方式佈置的區段，且上述一對或多對的列具有不相等的閘極區GR實例總數。在一些實施例中，胞元100對應於以下論述的非限制性實例胞元200-700B中之一者，其中出於清晰的目的，並未標示對應邊界200B-700BB的個別區段。

通過包括具有不同寬度(如上所述基於不同的閘極區GR實例總數)的列R1及列R2，胞元100被配置為能夠具有減少的 面積或以其他方式具有改進的PPA度量的非矩形胞元，例如，與對應於胞元功能相當於胞元100的矩形胞元相比，就相同或增加的面積而言具有減少的功率水平。

圖2繪示根據一些實施例的胞元200，胞元200包括從閘極區FG1擴展到閘極區LG1的列R1、從閘極區FG2擴展到閘極區LG2的列R2、以及切割閘極區CG的實例，其中每一者都在上文針對圖1進行了論述。

胞元200還包括關鍵路徑CP，關鍵路徑CP包括通孔區V0、V1及V2、沿X方向延伸的金屬區M0、以及沿Y方向延伸的金屬區M1，如下所述。

通孔區(例如，通孔區V0、V1或V2)是IC佈局圖中的區，其至少部分地界定能夠形成電連接(例如，包括諸如銅的金屬的結構)到下伏特徵的通孔或其他結構，下伏特徵例如對應於閘極區GR的實例的閘極、IC裝置的源極/汲極(S/D)結構、或下伏金屬段。

金屬區(例如金屬區M0或M1)是IC佈局圖中與一個或多個特徵(例如通孔區V0或V1的對應實例)重疊的區，而且金屬區至少部分界定覆蓋下伏通孔結構且電連接下伏通孔結構的金屬段，下伏通孔結構對應於相應通孔區V0或V1的實例。在一些實施例中，金屬段M1(在一些實施例中也稱為金屬一區段M1)被包括在對應於IC佈局圖的佈線製程(例如APR製程)的最低金屬層中。

關鍵路徑(例如下面論述的關鍵路徑CP，在一些實施例中也稱為訊號路徑SP)是包括一個或多個通孔及/或金屬段的電連 接，被配置為根據一個或多個關鍵設計標準傳送一個或多個訊號，例如，基於訊號速度、時序及/或損耗、功耗、熱量產生、電遷移風險等。在一些實施例中，關鍵路徑的一個或多個設計標準包括最大電阻、電容及/或與最小訊號速度、相移或損耗相關的組合電阻及電容(RC)及/或最大功耗。

在圖2中繪示的實施例中，列R2中的每個通孔區V0的實例皆重疊對應的閘極區GR(未標示)的實例，金屬區M0重疊每個通孔區V0的實例，通孔區V1在通孔區V0的實例重疊金屬區M0的位置之間的位置重疊金屬區M0，金屬區M1重疊通孔區V1，且通孔區V2在列R1中的位置重疊金屬區M1。

通過圖2中繪示的架構，胞元200包括的特徵被配置成將關鍵路徑CP至少部分界定為從位於列R1中的通孔區V2(能夠被包括在胞元200外部的電連接中，例如，在APR操作中)通過金屬區M1、通孔區V1、金屬區M0以及通孔區V0的實例到列R2中的閘極區GR的對應實例的電連接。

如圖2所繪示，胞元200包括邊界200B，邊界200B包括沿著如上所述配置的列R1及列R2的相應部分延伸的區段(未標示)。

由於通孔區V1在通孔區V0的實例之間的中點附近重疊金屬區M0，因此關鍵路徑CP在通孔區V2與給定的通孔區V0的實例之間的長度比其他方法(例如，包括單一列的矩形胞元)中的相應長度更短。

藉此，與矩形胞元(例如，包括對應於胞元功能與胞元200相當的單一列)相比，胞元200被配置為能夠包括關鍵路徑CP的 電連接(包括減小的寄生電阻及/或電容，例如，基於更短的電路徑長度)的非矩形胞元。

藉此，胞元200包括的關鍵路徑CP進一步被配置為在操作中將在通孔區V2接收到的訊號傳送到通孔區V0下面的每個閘極，其具有比其他方法(例如，其中訊號沿著單一列傳送的那些方法)更接近平衡的時序。

圖3繪示根據一些實施例的胞元300，胞元300包括從閘極區FG1擴展到閘極區LG1的列R1、從閘極區FG2擴展到閘極區LG2的列R2、以及切割閘極區CG、通孔區V0、V1及V2、以及金屬區M0及M1的實例，其中每一者都在上文進行了論述。

胞元300還包括列R3，列R3包括從閘極區FG3擴展到閘極區LG3的閘極區GR(未標示)的實例。

與胞元200相比，胞元300包括的關鍵路徑CP包括從列R2延伸到列R3且與通孔區V1的實例重疊的金屬區M1，通孔區V1的實例進一步在列R3中金屬區M0的實例與通孔區V0的實例重疊的位置之間的位置與金屬區M1的實例重疊，其中每個通孔區V0的實例皆重疊閘極區GR的對應實例。

通過圖3中繪示的架構，胞元300包括的特徵被配置成將關鍵路徑CP至少部分地界定為從位於列R1中的通孔區V2通過金屬區M1以及通孔區V1、金屬區M0及通孔區V0的實例到列R2及列R3中的每一者中的閘極區GR的對應實例的電連接。

如圖3所繪示，胞元300包括邊界300B，邊界300B包括沿著如上所述配置的列R1至列R3的相應部分延伸的區段(未標示)。

藉此，與矩形胞元(例如，包括總共兩列，對應於與胞元300相當的胞元功能)相比，胞元300被配置為能夠實現上文關於圖2所論述的益處的非矩形胞元，上述益處包括電連接具有減少的寄生電阻及/或電容，例如，基於更短的電路徑長度。

圖4繪示根據一些實施例的胞元400，胞元400包括從閘極區FG1擴展到閘極區LG1的列R1、從閘極區FG2擴展到閘極區LG2的列R2、以及切割閘極區CG、通孔區V0(為了清晰之故僅標示單一實例)及金屬區M0(為了清晰之故僅標示單一實例)及金屬區M1的實例，其中每一者都在上文進行了論述。

胞元400包括關鍵裝置CD，關鍵裝置CD包括閘極區LG1及閘極區GR(未標示)的兩個實例。關鍵裝置(例如關鍵裝置CD)是電路部分，例如配置為根據如上所述的一個或多個關鍵設計標準在關鍵路徑上輸出(例如生成)一個或多個訊號的振盪器、放大器或緩衝器。

位於關鍵裝置CD中的通孔區V0的實例對應於訊號源，關鍵裝置CD外部的通孔區V0的實例對應於訊號的接收位置，通孔區V0以及金屬區M0及金屬區M1的實例從而被配置為內部訊號路徑SP。

如圖4所繪示，胞元400包括邊界400B，邊界400B包括沿著如上所述配置的列R1及列R2的相應部分延伸的區段(未標示)。

藉此，與矩形胞元(例如，包括定位為包括閘極區FG1的關鍵裝置，對應於與胞元400相當的胞元功能)相比，胞元400被配置為能夠包括內部訊號路徑SP的非矩形胞元，其中內部訊號路 徑SP包括減小的寄生電阻及/或電容，例如基於更短的電路徑長度。在一些實施例中，胞元400從而被配置為非矩形胞元，與對應於胞元功能與胞元400相當的矩形胞元相比，上述非矩形胞元還能夠具有減小的面積。

圖5繪示根據一些實施例的胞元500，胞元500包括從閘極區FG1擴展到閘極區LG1的列R1、從閘極區FG2擴展到閘極區LG2的列R2、從閘極區FG3擴展到閘極區LG3的列R3、切割閘極區CG、通孔區V0(為了清晰之故僅標示單一實例)及通孔區V1、以及金屬區M0(為了清晰之故僅標示單一實例)及金屬區M1及關鍵裝置CD的實例，其中每一者都在上文進行了論述。

與胞元400相比，胞元500包括位於列R1中的關鍵裝置CD，關鍵裝置CD與位於列R2及列R3中的其他IC裝置分開，而且胞元500包括從列R1中的關鍵裝置CD延伸到列R2及列R3中的通孔區V0的每個實例的內部訊號路徑SP。

如圖及5所繪示，胞元500包括邊界500B，邊界500B包括沿著如上所述配置的列R1至列R3的相應部分延伸的區段(未標示)。

藉此，與矩形胞元(例如，包括定位為包括閘極區FG2的關鍵裝置，對應於與胞元500相當的胞元功能)相比，胞元500被配置為能夠包括內部訊號路徑SP的非矩形胞元，其中內部訊號路徑SP包括減小的寄生電阻及/或電容，例如基於更短的電路徑長度。在一些實施例中，胞元500從而被配置為非矩形胞元，與對應於胞元功能與胞元500相當的矩形胞元相比，上述非矩形胞元還能夠具有減小的面積。

圖6A至圖6C繪示根據一些實施例的相應胞元600A-600C，其中每個胞元皆被配置為正反器(flip-flop)電路(在一些實施例中也稱為flop)，正反器電路包括通過訊號路徑SP電連接至時脈裝置(時脈裝置1至時脈裝置4)中的每一者的時鐘源，如上文關於圖4及圖5所論述的。時鐘源是上文關於圖4及圖5所論述的關鍵裝置CD的非限制性實例。

圖6A繪示的胞元600A包括如上文所論述的列R1及列R2，而且位於列R1中的時鐘源的寬度(未標示)比列R2中的更大。胞元600A包括邊界600AB，邊界600AB包括沿著列R1及列R2的相應部分延伸的區段(未標示)，列R1及列R2的配置如圖6A所繪示。

藉此，胞元600A被配置為非矩形胞元，其能夠具有比對應於正反器功能與胞元600A等效的矩形胞元減小的面積。

圖6B繪示的胞元600B包括如上文所論述的列R1至列R3，且定位於列R1中的時鐘源與定位於列R2及列R3中的時脈裝置(時脈裝置1至時脈裝置4)分開，訊號路徑SP從而從列R1延伸到列R2及列R3中的每一者。胞元600B包括邊界600BB，邊界600BB包括沿著如圖6B所繪示而配置的列R1至列R3的相應部分延伸的區段(未標示)。

藉此，與矩形胞元(例如，包括總共兩列，對應於與胞元600B相當的正反器功能)相比，胞元600B被配置為能夠包括訊號路徑SP的非矩形胞元，其中訊號路徑SP包括減小的寄生電阻及/或電容，例如基於更短的電路徑長度。在一些實施例中，胞元600B從而被配置為非矩形胞元，與對應於正反器功能與胞元600B 相當的矩形胞元相比，上述非矩形胞元還能夠具有改進的PPA度量，例如，減小的面積及/或功率水平及/或增加的速度。

圖6C中繪示的胞元600C包括如上文所論述的列R1至列R3，而且定位於列R3中的時鐘源與定位於列R1及列R2中的時脈裝置(時脈裝置1至時脈裝置4)分開，訊號路徑SP從而從列R3延伸到列R2及列R1中的每一者。胞元600C包括邊界600CB，邊界600CB包括沿著如圖6C所繪示而配置的列R1至列R3的相應部分延伸的區段(未標示)。

藉此，與矩形胞元(例如，包括總共兩列，對應於與胞元600C相當的正反器功能)相比，胞元600C被配置為能夠包括訊號路徑SP的非矩形胞元，其中訊號路徑SP包括減小的寄生電阻及/或電容，例如基於更短的電路徑長度。在一些實施例中，胞元600C從而被配置為非矩形胞元，與對應於正反器功能與胞元600C相當的矩形胞元相比，上述非矩形胞元還能夠具有減小的面積。

圖7A及圖7B分別繪示根據一些實施例的胞元700A及胞元700B。胞元700A及胞元700B中的每一者包括列R1(包括從閘極區FG1擴展到閘極區LG1的閘極區GR(未標示))、列R2(包括從閘極區FG2擴展到閘極區LG2的閘極區GR(未標示))、切割閘極區CG的實例(其中每一者都在上文進行了論述)、以及效能關鍵裝置PCD的實例。

效能關鍵裝置PCD(在一些實施例中也稱為功率關鍵裝置PCD)是被配置來滿足對應於關鍵功率及/或時序要求(例如，最小電流承載能力)的一個或多個設計標準的電路部分，例如一個或多個電晶體。

如圖7A及圖7B所繪示，列R1及列R2分別具有高度CH1及高度CH2(在一些實施例中也稱為胞元高度CH1及胞元高度CH2)。高度CH1大於高度CH2，對應於位於列R1的IC裝置具有更大的通道，從而能夠進行比位於列R2的IC裝置更高功率的操作。藉此，位於列R1的IC裝置消耗的功率比位於列R2的IC裝置更多。

在一些實施例中，列R1的高度CH1大於列R2的高度CH2是對應於包括鰭式場效電晶體(FinFET)的列R1及列R2的IC裝置，其中列R1對應的FinFET鰭的總數大於對應於列R2的FinFET鰭的總數。

圖7A繪示的胞元700A包括作為功率關鍵裝置的效能關鍵裝置PCD，使得位於列R2比位於列R1具有提高的功率效率。胞元700A包括邊界700AB，邊界700AB包括沿著如圖7A所繪示而配置的列R1及列R2的相應部分延伸的區段(未標示)。

圖7B繪示的胞元700B包括作為時序關鍵裝置的效能關鍵裝置PCD，使得位於列R1比位於列R2具有提高的時序效能。胞元700B包括邊界700BB，邊界700BB包括沿著如圖7B所繪示而配置的列R1及列R2的相應部分延伸的區段(未標示)。

每個胞元700A及胞元700B由此被配置為非矩形胞元，與對應於胞元功能與相應胞元700A或胞元700B等效的矩形胞元相比(例如，包括以其他方式定位的效能關鍵裝置)，上述的非矩形胞元能夠包括被定位來改進電路效能的效能關鍵裝置PCD。在一些實施例中，與對應於胞元功能與相應胞元700A或胞元700B等效的矩形胞元相比，胞元700A及/或胞元700B由此被配置為還 能夠具有減小的面積的非矩形胞元。

圖8繪示根據一些實施例的IC佈局圖800。在一些實施例中，也將IC佈局圖800稱為平面圖(floorplan)800。IC佈局圖800包括上文論述的列R1至列R3而且包括鄰近列R3的列R4。

IC佈局圖800包括位於列R1至列R4中的一者或多者中的多個胞元。胞元包括矩形胞元(為了清晰之故未標示)、位於列R1及列R2中的非矩形胞元NR1、以及位於列R3及列R4中的非矩形胞元NR2。在各種實施例中，非矩形胞元NR1或非矩形胞元NR2對應於上文論述的胞元100-700B中之一者。

圖8中繪示的非矩形胞元NR1及非矩形胞元NR2的尺寸及形狀(例如，橫跨的列數)是出於說明的目的而提供的非限制性實例。在各種實施例中，除了非矩形胞元NR1及非矩形胞元NR2中之一者或兩者之外，IC佈局圖800還包括一個或多個非矩形胞元，例如橫跨列R1至列R4中之三者的胞元。

在一些實施例中，IC佈局圖800包括在胞元之間的一個或多個電連接(未示出)，藉此非矩形胞元NR1及/或非矩形胞元NR2被包括在被配置為在操作中部分地基於非矩形胞元NR1及/或非矩形胞元NR2的低階功能來執行一個或多個功能的IC中。

通過包括如上所述配置的一個或多個非矩形胞元，IC佈局圖800能夠實現上文中針對圖1至圖7B所論述的益處。

圖9是根據一些實施例的生成IC佈局圖的方法900的流程圖。在一些實施例中，生成IC佈局圖包括生成上文針對圖1至圖8論述的IC佈局圖100-800中的一者或多者的一些或全部。

在一些實施例中，方法900的一些或全部由電腦的處理 器執行。在一些實施例中，方法900的一些或全部由IC佈局圖生成系統1000的處理器1002執行，下文將針對圖10進行論述。

在一些實施例中，方法900的一個或多個操作是形成IC裝置的方法的操作的子集。在一些實施例中，方法900的一個或多個操作是IC製造流程(例如，下文針對製造系統1100及圖11論述的IC製造流程)的操作的子集。

在一些實施例中，方法900的操作是以圖9繪示的順序執行。在一些實施例中，方法900的操作同時執行及/或以圖9繪示的順序以外的順序執行。在一些實施例中，一個或多個操作是在執行方法900的一個或多個操作之前、之間、期間及/或之後執行。

在一些實施例中，方法900的操作中的一些被執行為生成非矩形胞元(例如，上文論述的胞元100-700B)的IC佈局圖的部分。在一些實施例中，方法900的操作中的一些被執行為生成IC平面圖(例如IC佈局圖800)的部分，包括非矩形胞元的一個或多個實例，例如作為APR操作的部分。

在操作902處，在一些實施例中，從儲存裝置獲得IC佈局圖。在一些實施例中，獲得IC佈局圖包括從儲存裝置(例如胞元庫)獲得矩形胞元。在一些實施例中，獲得IC佈局圖包括從儲存裝置獲得非矩形胞元，例如上文論述的胞元100-700B。

在一些實施例中，從儲存裝置獲得IC佈局圖包括從下文針對圖10論述的胞元庫1007獲得IC佈局圖。

在操作904處，在一些實施例中，胞元是矩形胞元，且胞元是通過在胞元中佈置第一列閘極區及第二列閘極區來進行修改。佈置第一列及第二列包括具有第一寬度的第一列，第一寬度從第 一列的第一閘極區延伸到最後的閘極區，從而第一寬度等於閘極區間距的第一倍數，第二列鄰近第一列且具有從第二列的第一閘極區延伸到最後的閘極區的第二寬度，從而第二寬度等於閘極區間距的第二倍數，且第二倍數大於第一倍數。

在一些實施例中，佈置第一列及第二列包括在胞元中佈置第一列的一個或多個第一IC裝置以及在胞元中鄰近第一列佈置第二列的一個或多個第二IC裝置，第一列具有從一個或多個第一IC裝置的第一閘極區延伸到最後的閘極區的第一寬度，且第二列具有從一個或多個第二IC裝置的第一閘極區延伸到最後的閘極區的第二寬度。

在一些實施例中，佈置第一列及第二列包括佈置列R1(包括從FG1延伸到LG1的閘極區GR)、列R2(包括從FG2延伸到LG2的閘極區GR)、或列R3(包括從FG3延伸到LG3的閘極區GR)中之兩者，列R1、列R2或列R3中的每一者都具有對應於間距GP的倍數的寬度，如上文針對圖1至圖7B所論述的。

在一些實施例中，佈置第一列及第二列包括佈置總共三列或更多列，例如如上文所論述的列R1至列R3。

在各種實施例中，佈置第一列及第二列包括將第一列的每個閘極區與第二列的對應閘極區對齊或是將第一列的閘極區的子集與第二列的對應閘極區對齊中之一者。

在一些實施例中，佈置第一列包括具有第一高度的第一列，第一高度例如上文針對圖7A及圖7B論述的高度CH1或高度CH2中之一者，而且佈置第二列包括具有與第一高度不同的第二高度的第二列，第二高度例如高度CH1或高度CH2中之另一者。

在一些實施例中，佈置第一列及第二列包括第一倍數與第二倍數之和為奇數。

在一些實施例中，佈置第一列及第二列包括第一列或第二列中之一者或兩者的第一閘極區及最後閘極區中的每一者皆為虛設閘極區。

在一些實施例中，佈置第一列閘極區包括通過去除在第一列的第一閘極區至最後閘極區外部的虛設閘極區來修改矩形胞元，例如在操作902中獲得的矩形胞元。

在一些實施例中，佈置第一列閘極區包括通過將閘極區從第一列或第二列中之一者移動到第一列或第二列中之另一者來修改矩形胞元，例如在操作902中獲得的矩形胞元。

在一些實施例中，佈置第一列及第二列包括修改例如在操作902中獲得的矩形胞元，而且佈置第一列的一個或多個第一IC裝置或佈置第二列的一個或多個第二IC裝置中之一者或兩者包括將關鍵裝置從第一位置移動到第二位置，例如，移動上文針對圖4、圖5、圖7A及圖7B論述的關鍵裝置CD的實例或是上文針對圖6A至圖6C論述的時鐘源的實例。

在一些實施例中，佈置第一列或第二列的一個或多個第一IC裝置或第二IC裝置包括將一個或多個第一IC裝置或第二IC裝置配置為時鐘源電路，例如上文針對圖6A至圖6C論述的時鐘源。

在一些實施例中，佈置第一列包括第一列具有第一高度，且第一高度對應於一個或多個第一IC裝置的FinFET的第一數量的鰭，佈置第二列包括第二列具有第二高度，且第二高度對應於一 個或多個第二IC裝置的FinFET的第二數量的鰭，第一數量的鰭與第二數量的鰭彼此不同，且第一高度與第二高度彼此不同。

在操作906處，在一些實施例中，在佈置第一列及第二列之後，通過界定胞元的邊界的第一區段至第四區段來從矩形胞元生成非矩形胞元。在一些實施例中，界定第一區段至第四區段包括沿著第一列的第一閘極區延伸第一區段、沿著第一列的最後閘極區延伸第二區段、沿著第二列的第一閘極區延伸第三區段、以及沿著第二列的最後閘極區延伸第四區段，由此胞元的邊界是基於第一區段與第三區段彼此不對齊或第二區段與第四區段彼此不對齊中之一者或兩者的非矩形。

在一些實施例中，界定第一區段至第四區段包括將第一區段與第三區段彼此對齊或者將第二區段與第四區段彼此對齊。在一些實施例中，延伸第一區段包括將第一區段與第二列的除第一閘極區或最後閘極區之外的閘極區對齊，且延伸第二區段包括將第二區段與第二列的除第一閘極區或最後閘極區之外的閘極區對齊。

在一些實施例中，界定第一區段至第四區段包括界定上文針對圖1論述的邊界100B的區段S1-S7中之四者或更多者。

在一些實施例中，界定第一區段至第四區段包括界定上文針對圖2至圖7B論述的邊界200B-700BB中之一者的四個或更多個區段。

在一些實施例中，界定第一區段至第四區段包括界定胞元邊界的第五區段至第七區段，例如，通過沿著第一寬度延伸第五區段、沿著第二寬度延伸第六區段、以及沿著第二列延伸距離等於 第一寬度與第二寬度之間的差的第七區段。

在操作908處，在一些實施例中，配置胞元的電性連接。在一些實施例中，配置電性連接包括配置能夠電連接到胞元外部的電性連接的電性連接，例如，如上文針對圖2及圖3所論述的。

在一些實施例中，配置電性連接包括配置內部電性連接，例如，如上文針對圖4及圖5所論述的。

在一些實施例中，配置電性連接包括配置訊號路徑，例如上文針對圖6A至圖6C論述的訊號路徑SP。

在一些實施例中，配置電性連接包括使一個或多個第二IC裝置的第一閘極區至最後閘極區的第一子集與第一金屬層區相交，使第一子集與第一金屬層區的相交處的第一位置及第二位置與第一通孔區重疊，每個第一通孔區對應到第一子集的對應閘極區與第一金屬層區之間的電性連接，將第二金屬層區延伸橫跨第一列及第二列而在第一位置與第二位置之間的第三位置處與第一金屬層區相交，且使第三位置與對應於第一金屬層區與第二金屬層區之間的電性連接的第二通孔區重疊。

在一些實施例中，配置電性連接包括在胞元中鄰近第二列佈置第三列的一個或多個第三IC裝置，第三列具有從一個或多個第三IC裝置的第一閘極區延伸到最後閘極區的第三寬度。配置電性連接還包括使一個或多個第三IC裝置的第一閘極區至最後閘極區的第二子集與第三金屬層區相交，以及使第二子集與第三金屬層區的相交處的第四位置及第五位置與第三通孔區重疊。每個第三通孔區對應於第二子集的相應閘極區與第三金屬層區之間的電性連接，第二金屬層區延伸橫跨第三列而在第四位置與第五位 置之間的第六位置處與第三金屬層區相交，而且第六位置與對應於第二金屬層區與第三金屬層區之間的電性連接的第四通孔區重疊。

在操作910處，在一些實施例中，執行包括胞元的APR操作。胞元的邊界(例如上文針對圖1至圖7B論述的邊界100B-700BB中之一者)包括分別沿著第一列閘極區的第一閘極區及最後閘極區延伸的第一區段及第二區段，第一列的閘極區的總數等於閘極區間距的第一倍數，第三區段及第四區段分別沿著鄰近第一列閘極區的第二列閘極區的第一閘極區及最後閘極區延伸，第二列的閘極區的總數等於閘極區間距的第二倍數，第二倍數大於第一倍數。

執行APR操作包括將胞元放置在IC佈局圖(例如上文針對圖8論述的IC佈局圖800)中、以及將多個電性連接佈置於第一列閘極區及第二列閘極區。

在一些實施例中，將胞元放置在IC佈局圖中包括將第一列閘極區定位在IC佈局圖的對應於第一數量的FinFET鰭的第一列中、以及將第二列閘極區定位在IC佈局圖的對應於第二數量的FinFET鰭的第二列中，且第二數量不同於第一數量，例如，如上文針對圖7A及圖7B所論述的。

在一些實施例中，將多個電性連接佈置於第一列閘極區及第二列閘極區包括將電性連接配置到位於第一列閘極區中的金屬區，其中金屬區從第一列閘極區延伸到第二列閘極區，例如，如上文針對圖2及圖3所論述的。

在操作912處，在一些實施例中，將IC佈局圖儲存於儲 存裝置中。在一些實施例中，將IC佈局圖儲存於儲存裝置中包括將IC佈局圖儲存於IC佈局圖庫中，例如下文針對圖10論述的IC佈局圖生成系統1000的胞元庫1007或佈局圖庫1009。

在一些實施例中，將IC佈局圖儲存於儲存裝置中包括將IC佈局圖儲存於非揮發性電腦可讀取記憶體或胞元庫(例如資料庫)中，及/或包括將IC佈局圖儲存在網路上。在一些實施例中，將IC佈局圖儲存於儲存裝置中包括將IC佈局圖儲存在下文針對圖10論述的IC佈局圖生成系統1000的網路1014上。

在一些實施例中，將IC佈局圖儲存於儲存裝置中包括執行基於IC佈局圖的一個或多個製造操作。在一些實施例中，執行一個或多個製造操作包括執行基於IC佈局圖的一次或多次微影曝光。下文針對圖11論述基於IC佈局圖執行一個或多個製造操作，例如一次或多次微影曝光。

通過執行方法900的一些操作或全部操作，生成包括一個或多個非矩形胞元的IC佈局圖，而且由此能夠實現上文針對IC佈局圖100-800論述的益處。

圖10是根據一些實施例的電子設計自動化(EDA)系統1000的方塊圖。

在一些實施例中，EDA系統1000包括自動放置及佈線(automatic placement and routing，APR)系統。本文中所述根據一個或多個實施例的設計表示導線佈線佈置方式(wire routing arrangement)的佈局圖的方法可例如根據一些實施例使用EDA系統1000來實施。

在一些實施例中，EDA系統1000是包括硬體處理器1002及非暫時性電腦可讀取儲存媒體1004的通用計算裝置。除其他形式之外，儲存媒體1004編碼有(即，儲存)電腦程式碼1006(即，可執行指令的集合)。硬體處理器1002對指令1006的執行(至少部分地)表示用於實施根據一個或多個實施例的本文中所述方法(在下文中稱為所闡述過程及/或方法)的一部分或全部的EDA工具。

處理器1002經由匯流排1008而電性耦接至電腦可讀取儲存媒體1004。處理器1002也通過匯流排1008而電性耦接至輸入/輸出(input/output，I/O)介面1010。網路介面1012也經由匯流排1008而電性連接至處理器1002。網路介面1012連接至網路1014，以使得處理器1002及電腦可讀取儲存媒體1004能夠經由網路1014而連接至外部元件。處理器1002被配置成執行編碼於電腦可讀取儲存媒體1004中的電腦程式碼1006，以便使系統1000可用於實行所闡述過程及/或方法的一部分或全部。在一個或多個實施例中，處理器1002是中央處理單元(central processing unit，CPU)、多處理器(multi-processor)、分佈式處理系統、專用積體電路(application specific integrated circuit，ASIC)及/或適合的處理單元。

在一個或多個實施例中，電腦可讀取儲存媒體1004是電子系統、磁性系統、光學系統、電磁系統、紅外線系統及/或半導體系統(或者設備或裝置)。舉例而言，電腦可讀取儲存媒體1004 包括半導體或固態記憶體、磁帶、可移除式電腦磁片(removable computer diskette)、隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read-only memory，ROM)、剛性磁碟(rigid magnetic disk)及/或光碟(optical disk)。在使用光碟的一個或多個實施例中，電腦可讀取儲存媒體1004包括光碟唯讀記憶體(compact disk-read only memory，CD-ROM)、可讀/寫光碟(compact disk-read/write，CD-R/W)及/或數位視訊光碟(digital video disc，DVD)。

在一個或多個實施例中，儲存媒體1004儲存被配置成使系統1000能夠用於實行所闡述過程及/或方法的一部分或全部的電腦程式碼1006(其中此種執行(至少部分地)表示EDA工具)。在一個或多個實施例中，儲存媒體1004也儲存有助於實行所闡述過程及/或方法的一部分或全部的資訊。在一個或多個實施例中，儲存媒體1004儲存IC佈局胞元的胞元庫1007，所述IC佈局胞元包括如本文中所揭露的一個或多個胞元100-700B。在一個或多個實施例中，儲存媒體1004儲存與本文中所揭露的一個或多個佈局對應的一個或多個佈局圖1009。

EDA系統1000包括I/O介面1010。I/O介面1010耦接至外部電路系統。在一個或多個實施例中，I/O介面1010包括用於向處理器1002傳送資訊及命令的鍵盤、小鍵盤(keypad)、滑鼠、軌跡球(trackball)、軌跡墊(trackpad)、觸控螢幕及/或游標方向鍵。

EDA系統1000也包括耦接至處理器1002的網路介面 1012。網路介面1012使得系統1000能夠與連接有一個或多個其他電腦系統的網路1014進行通訊。網路介面1012包括：無線網路介面，例如藍芽(BLUETOOTH)、無線保真(wireless fidelity，WIFI)、全球互通微波存取(worldwide interoperability of microwave access，WIMAX)、通用封包無線電服務(general packet radio service，GPRS)或寬頻分碼多工存取(wideband code division multiple access，WCDMA)；或者有線網路介面，例如乙太網路(ETHERNET)、通用串列匯流排(universal serial bus，USB)或者電氣及電子工程師學會(Institute of Electrical and Electronic Engineers，IEEE)-1364。在一個或多個實施例中，在二或更多個系統1000中實施所闡述過程及/或方法的一部分或全部。

系統1000被配置成經由I/O介面1010接收資訊。經由I/O介面1010接收的資訊包括用於由處理器1002進行處理的指令、資料、設計規則、標準胞元庫及/或其他參數中的一者或多者。所述資訊經由匯流排1008傳送至處理器1002。EDA系統1000被配置成通過I/O介面1010接收與使用者介面(user interface，UI)相關的資訊。所述資訊作為使用者介面(UI)1042儲存於電腦可讀取媒體1004中。

在一些實施例中，所闡述過程及/或方法的一部分或全部被實施為用於由處理器執行的獨立軟體應用。在一些實施例中，所闡述過程及/或方法的一部分或全部被實施為作為附加軟體應用的一部分的軟體應用。在一些實施例中，所闡述過程及/或方法的一 部分或全部被實施為軟體應用的插件(plug-in)。在一些實施例中，所闡述過程及/或方法中的至少一者被實施為作為EDA工具的一部分的軟體應用。在一些實施例中，所闡述過程及/或方法的一部分或全部被實施為由EDA系統1000使用的軟體應用。在一些實施例中，使用例如可自凱登斯設計系統公司(CADENCE DESIGN SYSTEMS,Inc.)購得的VIRTUOSO®等工具或者另一適合的佈局生成工具來生成包括標準胞元的佈局圖。

在一些實施例中，所述過程被實現為儲存於非暫時性電腦可讀取記錄媒體中的程式的功能。非暫時性電腦可讀取記錄媒體的實例包括、但不限於外部/可移除式及/或內部/內建式(built-in)儲存器或記憶體單元，例如光碟(例如，DVD)、磁碟(例如，硬碟)、半導體記憶體(例如，ROM、RAM、記憶卡(memory card))及類似媒體中的一或多者。

圖11是根據一些實施例的積體電路(IC)製造系統1100及與其相關聯的IC製造流程的方塊圖。在一些實施例中，基於佈局圖，使用製造系統1100來製作以下中的至少一者：(A)一個或多個半導體罩幕；或(B)半導體積體電路的層中的至少一個組件。

在圖11中，IC製造系統1100包括例如設計機構(design house)1120、罩幕機構(mask house)1130及IC製造商/製作商(製作廠(fab))1150等實體，所述實體在與製造IC裝置1160相關的設計、開發及製造循環及/或服務中彼此進行互動。系統1100中的所述實體是由通訊網路進行連接。在一些實施例中，通訊網路 為單一網路。在一些實施例中，通訊網路為各種不同的網路，例如內部網路(intranet)及網際網路(Internet)。通訊網路包括有線及/或無線通訊通道。每一實體與其他實體中的一者或多者進行互動，且向其他實體中的一者或多者提供服務及/或自其他實體中的一者或多者接收服務。在一些實施例中，設計機構1120、罩幕機構1130及IC製作廠1150中的兩者或更多者是由單一較大的公司所擁有。在一些實施例中，設計機構1120、罩幕機構1130及IC製作廠1150中的兩者或更多者同時存在於共用設施中且使用共用資源。

設計機構(或設計團隊)1120生成IC設計佈局圖1122，IC設計佈局圖1122例如包括上文針對圖1至圖8論述的IC佈局圖100-800中的一者或多者。IC設計佈局圖1122包括為IC裝置1160設計的各種幾何圖案。所述幾何圖案對應於構成待製作的IC裝置1160的各種組件的金屬層的圖案、氧化物層的圖案或半導體層的圖案。所述各種層進行組合以形成各種IC特徵。舉例而言，IC設計佈局圖1122的一部分包括欲形成於半導體基底(例如，矽晶圓)中的例如主動區、閘電極、源極及汲極、層間內連線的金屬線或通孔、以及接合墊(bonding pad)的開口等各種IC特徵、以及設置於所述半導體基底上的各種材料層。設計機構1120實施恰當的設計程序以形成IC設計佈局圖1122。設計程序包括邏輯設計、實體設計、或放置及佈線中的一者或多者。IC設計佈局圖1122存在於具有所述幾何圖案的資訊的一個或多個資料檔案中。舉例而言，IC設計佈局圖1122可被表達成GDSII檔案格式或設計框 架II(Design Framework II，DFII)檔案格式。

罩幕機構1130包括資料準備(data preparation)1132及罩幕製作(mask fabrication)1144。罩幕機構1130使用IC設計佈局圖1122以根據IC設計佈局圖1122來製造欲用於製作IC裝置1160的所述各種層的一個或多個罩幕1145。罩幕機構1130實行罩幕資料準備1132，其中IC設計佈局圖1122被轉譯成代表性資料檔案(representative data file，RDF)。罩幕資料準備1132向罩幕製作1144提供RDF。罩幕製作1144包括罩幕寫入器(mask writer)。罩幕寫入器將RDF轉換成基底(例如罩幕(罩版(reticle))1145或半導體晶圓1153)上的影像。設計佈局圖1122通過罩幕資料準備1132來進行調處以遵從罩幕寫入器的特定特性及/或IC製作廠1150的要求。在圖11中，罩幕資料準備1132與罩幕製作1144被示作單獨的元件。在一些實施例中，罩幕資料準備1132與罩幕製作1144可被統稱為罩幕資料準備。

在一些實施例中，罩幕資料準備1132包括光學近接修正(optical proximity correction，OPC)，光學近接修正使用微影增強技術(lithography enhancement technique)來補償影像誤差(image error)，例如可能因繞射(diffraction)、干涉、其他製程效應及類似因素引起的影像誤差。OPC對IC設計佈局圖1122進行調整。在一些實施例中，罩幕資料準備1132更包括解析度增強技術(resolution enhancement technique，RET)，例如離軸照明(off-axis illumination)、亞解析度輔助特徵(sub-resolution assist feature)、 相移罩幕(phase-shifting mask)、其他適合的技術、及類似技術、或其組合。在一些實施例中，也使用將OPC視為逆向成像問題進行處置的逆向微影技術(inverse lithography technology，ILT)。

在一些實施例中，罩幕資料準備1132包括罩幕規則檢查器(mask rule checker，MRC)，所述罩幕規則檢查器利用含有某些幾何約束條件及/或連接性約束條件的一組罩幕創建規則(mask creation rule)來檢查已經歷OPC中的各過程的IC設計佈局圖1122，以確保具有足夠的餘裕(margin)來將半導體製造製程中的可變性(variability)考慮在內以及達成類似效果。在一些實施例中，MRC修改IC設計佈局圖1122以補償罩幕製作1144期間的光微影實施效果，此可解除由OPC實行的修改的一部分以滿足罩幕創建規則。

在一些實施例中，罩幕資料準備1132包括微影製程檢查(lithography process checking，LPC)，所述微影製程檢查對將由IC製作廠1150實施的處理進行模擬以製作IC裝置1160。LPC基於IC設計佈局圖1122來模擬此處理以創建模擬製造的裝置(例如，IC裝置1160)。LPC模擬中的處理參數可包括與IC製造循環的各種製程相關聯的參數、與用於製造IC的工具相關聯的參數、及/或製造製程的其他態樣。LPC慮及各種因素，例如空中影像對比(aerial image contrast)、焦深(depth of focus，DOF)、罩幕誤差增強因子(mask error enhancement factor，MEEF)、其他適合的因素、及類似因素、或其組合。在一些實施例中，在已通過LPC而 創建出模擬製造的裝置之後，若所述模擬裝置的形狀不夠接近於滿足設計規則，則重複進行OPC及/或MRC以進一步完善IC設計佈局圖1122。

應理解，出於清晰的目的，已對罩幕資料準備1132的以上說明進行了簡化。在一些實施例中，資料準備1132包括例如邏輯運算(logic operation，LOP)等附加特徵以根據製造規則來修改IC設計佈局圖1122。另外，在資料準備1132期間施加至IC設計佈局圖1122的製程可以各種不同的次序執行。

在罩幕資料準備1132之後及在罩幕製作1144期間，基於經修改IC設計佈局圖1122來製作罩幕1145或由罩幕1145形成的群組。在一些實施例中，罩幕製作1144包括基於IC設計佈局圖1122來實行一或多次微影曝光(lithographic exposure)。在一些實施例中，使用電子束(electron-beam，e-beam)或多重電子束機制、基於經修改IC設計佈局圖1122來在罩幕(光罩或罩版)1145上形成圖案。罩幕1145可以各種技術形成。在一些實施例中，罩幕1145是使用二元技術(binary technology)來形成。在一些實施例中，罩幕圖案包括不透明區及透明區。用於將已塗佈於晶圓上的影像敏感性材料層(例如，光阻)曝光的輻射束(例如，紫外光(ultraviolet，UV)束)被不透明區阻擋且透射過透明區。在一個實例中，罩幕1145的二元罩幕版本(binary mask version)包括透明基底(例如，熔融石英(fused quartz))及塗佈於二元罩幕(binary mask)的不透明區中的不透明材料(例如，鉻)。在另一實例中， 罩幕1145是使用相移技術來形成。在罩幕1145的相移罩幕(phase shift mask，PSM)版本中，形成於所述相移罩幕上的圖案中的各種特徵被配置成具有恰當的相差(phase difference)以增強解析度及成像品質。在各種實例中，相移罩幕可為衰減式相移罩幕(attenuated PSM)或交替式相移罩幕(alternating PSM)。通過罩幕製作1144而生成的罩幕被用於各種製程中。舉例而言，此種罩幕被用於在半導體晶圓1153中形成各種經摻雜區的離子植入製程中、在半導體晶圓1153中形成各種蝕刻區的蝕刻製程中、及/或其他適合的製程中。

IC製作廠1150為包括用於製作各種不同IC產品的一個或多個製造設施的IC製作企業。在一些實施例中，IC製作廠1150為半導體代工廠。舉例而言，可存在一種用於多個IC產品的前端製作(製程前段(front-end-of-line，FEOL)製作)的製造設施，同時第二種製造設施可提供用於IC產品的內連及封裝的後端製作(製程後段(back-end-of-line，BEOL)製作)，且第三種製造設施可為代工廠企業提供其他服務。

IC製作廠1150包括製作工具1152，製作工具1152被配置成在半導體晶圓1153上執行各種製造操作，進而使得根據罩幕(例如，罩幕1145)來製作IC裝置1160。在各種實施例中，製作工具1152包括以下中的一或多者：晶圓步進機、離子植入機、光阻塗佈機、製程腔室(例如，CVD腔室或低壓化學氣相沈積(low pressure CVD，LPCVD)爐)、化學機械拋光(chemical mechanical polishing，CMP)系統、電漿蝕刻系統、晶圓清潔系統或能夠實行本文中所論述的一個或多個適合的製造製程的其他製造裝備。

IC製作廠1150使用由罩幕機構1130製作的罩幕1145來製作IC裝置1160。因此，IC製作廠1150至少間接地使用IC設計佈局圖1122來製作IC裝置1160。在一些實施例中，半導體晶圓1153由IC製作廠1150使用罩幕1145而製作，以形成IC裝置1160。在一些實施例中，IC製作包括至少間接地基於IC設計佈局圖1122來實行一或多次微影曝光。半導體晶圓1153包括矽基底或上面形成有材料層的其他恰當的基底。半導體晶圓1153更包括(在後續製造步驟處形成的)各種經摻雜區、介電特徵、多層級內連線(multilevel interconnect)及類似元件中的一或多者。

在一些實施例中，一種生成積體電路佈局圖的方法包括：在胞元中佈置第一列閘極區，第一列閘極區具有從第一列閘極區的第一閘極區延伸到最後閘極區的第一寬度，由此第一寬度等於閘極區間距的第一倍數；在胞元中鄰近第一列閘極區佈置第二列閘極區，第二列閘極區具有從第二列閘極區的第一閘極區延伸到最後閘極區的第二寬度，由此第二寬度等於閘極區間距的第二倍數，第二倍數大於第一倍數；通過以下方式界定胞元的邊界的第一至第四區段：沿著第一列閘極區的第一閘極區延伸第一區段，沿著第一列閘極區的最後閘極區延伸第二區段，沿著第二列閘極區的第一閘極區延伸第三區段，以及沿著第二列閘極區的最後閘極區延伸第四區段，由此基於第一區段與第三區段彼此不對齊或第二區段與第四區段彼此不對齊中之一者或兩者，胞元的邊界為非矩 形；以及將胞元的積體電路佈局圖儲存於儲存裝置中。在一些實施例中，佈置第一列閘極區及第二列閘極區包括將第一列閘極區的每個閘極區與第二列閘極區的相應閘極區對齊。在一些實施例中，界定第一區段至第四區段包括以下中之一者：將第一區段與第三區段彼此對齊；或者將第二區段與第四區段彼此對齊。在一些實施例中，延伸第一區段包括將第一區段與第二列閘極區的除第一閘極區或最後閘極區之外的閘極區對齊，且延伸第二區段包括將第二區段與第二列閘極區的除第一閘極區或最後閘極區之外的閘極區對齊。在一些實施例中，方法包括通過以下方式界定胞元的邊界的第五至第七區段：沿著第一寬度延伸第五區段，沿著第二寬度延伸第六區段，以及沿著第二列閘極區延伸距離等於第一寬度與第二寬度之間的差的第七區段。在一些實施例中，方法包括在胞元中鄰近第二列閘極區佈置第三列閘極區，第三列閘極區具有從第三列閘極區的第一閘極區延伸至最後閘極區的第三寬度，由此第三寬度等於閘極區間距的第三倍數，第三倍數大於第一倍數；以及通過以下方式界定胞元的邊界的第五區段及第六區段：沿第三列閘極區的第一閘極區延伸第五區段，以及沿第三列閘極區的最後閘極區延伸第六區段。在一些實施例中，佈置第一列閘極區包括第一列閘極區具有第一高度，且佈置第二列閘極區包括第二列閘極區具有不同於第一高度的第二高度。在一些實施例中，第一倍數與第二倍數之和為奇數。在一些實施例中，佈置第一列閘極區及佈置第二列閘極區中的每一者包括第一閘極區及最後閘極區中的每一者皆為虛設閘極區。在一些實施例中，方法包括在佈置第一列閘極區及第二列閘極區之前從儲存裝置或另一儲存裝置獲得胞元，其中 佈置第一列閘極區包括去除第一列閘極區的第一列閘極區至最後閘極區之外的虛設閘極區。在一些實施例中，方法包括在佈置第一列閘極區及第二列閘極區之前從儲存裝置或另一儲存裝置獲得胞元，其中佈置第一列閘極區及第二列閘極區包括將閘極區從第一列閘極區及第二列閘極區中之一者移動至第一列閘極區及第二列閘極區中之另一者。

在一些實施例中，一種非暫時性電腦可讀取儲存媒體，包括用於一個或多個程式的電腦程式碼，非暫時性電腦可讀取儲存媒體及電腦程式碼被配置為使得處理器：將第一列的一個或多個第一積體電路裝置佈置在胞元中，第一列具有從一個或多個第一積體電路裝置的第一閘極區延伸至最後閘極區的第一寬度，其中第一寬度等於閘極區間距的第一倍數；將第二列的一個或多個第二積體電路裝置鄰近第一列佈置在胞元中，第二列具有從一個或多個第二積體電路裝置的第一閘極區延伸至最後閘極區的第二寬度，其中第二寬度等於閘極區間距的第二倍數，第二倍數大於第一倍數；通過以下方式界定胞元的邊界的第一區段、第二區段、第三區段及第四區段：沿著第一列的第一閘極區延伸第一區段，沿著第一列的最後閘極區延伸第二區段，沿著第二列的第一閘極區延伸第三區段，以及沿著第二列的最後閘極區延伸第四區段，其中基於第一區段與第三區段彼此不對齊或第二區段與第四區段彼此不對齊中之一者或兩者，胞元的邊界為非矩形；以及將胞元的積體電路佈局圖儲存於儲存裝置中。在一些實施例中，非暫時性電腦可讀取儲存媒體及電腦程式碼被配置為使得處理器進一步：使一個或多個第二積體電路裝置的第一閘極區至最後閘極區的第一子集與第 一金屬層區相交；使第一子集與第一金屬層區的相交處的第一位置及第二位置與第一通孔區重疊，每個第一通孔區對應於第一子集的對應閘極區與第一金屬層區之間的電性連接；使第二金屬層區延伸橫跨第一列及第二列而在第一位置與第二位置之間的第三位置處與第一金屬層區相交；以及使第三位置與對應於第一金屬層區與第二金屬層區之間的電性連接的第二通孔區重疊。在一些實施例中，非暫時性電腦可讀取儲存媒體及電腦程式碼被配置為使得處理器進一步：在胞元中鄰近第二列佈置第三列的一個或多個第三積體電路裝置，第三列具有從一個或多個第三積體電路裝置的第一閘極區延伸至最後閘極區的第三寬度；使一個或多個第三積體電路裝置的第一閘極區至最後閘極區的第二子集與第三金屬層區相交；使第二子集與第三金屬層區的相交處的第四位置及第五位置與第三通孔區重疊，每個第三通孔區對應於第二子集的對應閘極區與第三金屬層區之間的電性連接；使第二金屬層區延伸橫跨第三列而在第四位置與第五位置之間的第六位置處與第三金屬層區相交；以及使第六位置與對應於第二金屬層區與第三金屬層區之間的電性連接的第四通孔區重疊。在一些實施例中，非暫時性電腦可讀取儲存媒體及電腦程式碼被配置為通過將一個或多個第一積體電路裝置配置為時鐘源電路而使得處理器佈置第一列的一個或多個第一積體電路裝置。在一些實施例中，非暫時性電腦可讀取儲存媒體及電腦程式碼被配置為使得處理器通過佈置具有第一高度的第一列來佈置第一列，第一高度對應於一個或多個第一積體電路裝置的鰭式場效電晶體的第一數量的鰭，通過佈置具有第二高度的第二列來佈置第二列，第二高度對應於一個或多個 第二積體電路裝置的鰭式場效電晶體的第二數量的鰭，其中第一數量的鰭與第二數量的鰭彼此不同，且第一高度與第二高度彼此不同。在一些實施例中，非暫時性電腦可讀取儲存媒體及電腦程式碼被配置為使得處理器進一步：在佈置第一列及第二列之前從儲存裝置或另一儲存裝置獲得胞元，其中佈置第一列的一個或多個第一積體電路裝置或佈置第二列的一個或多個第二積體電路裝置中之一者或兩者包括將關鍵裝置從第一位置移動到第二位置。

在一些實施例中，一種電子設計自動化系統，包括：處理器；以及非暫時性電腦可讀取儲存媒體，包括用於一個或多個程式的電腦程式碼，非暫時性電腦可讀取儲存媒體及電腦程式碼被配置為與處理器一起使得處理器：從非暫時性電腦可讀取儲存媒體或另一儲存媒體獲得胞元，其中胞元包括非矩形邊界，非矩形邊界包括：第一區段及第二區段，分別沿著第一列閘極區的第一閘極區及最後閘極區延伸，第一列閘極區的總數等於閘極區間距的第一倍數；以及第三區段及第四區段，分別沿著鄰近第一列閘極區的第二列閘極區的第一閘極區及最後閘極區延伸，第二列閘極區的總數等於閘極區間距的第二倍數，第二倍數大於第一倍數；以及執行自動放置及佈線操作，包括：將胞元放置於積體電路佈局圖中；以及佈置多個電性連接於第一列閘極區及第二列閘極區中。在一些實施例中，非暫時性電腦可讀取儲存媒體及電腦程式碼被配置為通過以下方式與處理器一起使得處理器將胞元放置在積體電路佈局圖中：將第一列閘極區定位在積體電路佈局圖的對應於第一數量的鰭式場效電晶體鰭的第一列中；以及將第二列閘極區定位在積體電路佈局圖的對應於第二數量的鰭式場效電晶體鰭的第二列 中，第二數量與第一數量不同。在一些實施例中，非暫時性電腦可讀取儲存媒體及電腦程式碼被配置為通過以下方式與處理器一起使得處理器佈置多個電性連接：在第一列閘極區中的位置將電性連接配置於金屬區，其中金屬區從第一列閘極區延伸至第二列閘極區。

前述內容概述了若干實施例，以使熟習此項技術者可更佳地理解本揭露內容的各方面。熟習此項技術者應理解，他們可容易地使用本揭露內容作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露內容的精神及範圍，而且他們可在不背離本揭露內容的精神及範圍的條件下對其作出各種改變、代替及變更。

100:IC佈局圖/胞元

100B:邊界

CG:切割閘極區

FG1,FG2,GR,LG1,LG2:閘極區

GP:間距

R1,R2:列

S1,S2,S3,S4,S5,S6,S7:區段

W1,W2:寬度

Claims (10)

1. 一種生成積體電路佈局圖的方法，所述方法包括：在胞元中佈置第一列閘極區，所述第一列閘極區具有從所述第一列閘極區的第一閘極區延伸到最後閘極區的第一寬度，由此所述第一寬度等於閘極區間距的第一倍數；在所述胞元中鄰近所述第一列閘極區佈置第二列閘極區，所述第二列閘極區具有從所述第二列閘極區的第一閘極區延伸到最後閘極區的第二寬度，由此所述第二寬度等於所述閘極區間距的第二倍數，所述第二倍數大於所述第一倍數；通過以下方式界定所述胞元的邊界的第一區段、第二區段、第三區段及第四區段：沿著所述第一列閘極區的所述第一閘極區延伸所述第一區段，沿著所述第一列閘極區的所述最後閘極區延伸所述第二區段，沿著所述第二列閘極區的所述第一閘極區延伸所述第三區段，以及沿著所述第二列閘極區的所述最後閘極區延伸所述第四區段，由此基於所述第一區段與所述第三區段彼此不對齊或所述第二區段與所述第四區段彼此不對齊中之一者或兩者，所述胞元的所述邊界為非矩形；以及將所述胞元的積體電路佈局圖儲存於儲存裝置中。
2. 如請求項1所述的方法，其中界定所述第一區段至所述第四區段包括以下中之一者： 將所述第一區段與所述第三區段彼此對齊；或者將所述第二區段與所述第四區段彼此對齊。
3. 如請求項1所述的方法，其中延伸所述第一區段包括將所述第一區段與所述第二列閘極區的除所述第一閘極區或所述最後閘極區之外的閘極區對齊，且延伸所述第二區段包括將所述第二區段與所述第二列閘極區的除所述第一閘極區或所述最後閘極區之外的閘極區對齊。
4. 如請求項1所述的方法，其中佈置所述第一列閘極區包括所述第一列閘極區具有第一高度，且佈置所述第二列閘極區包括所述第二列閘極區具有不同於所述第一高度的第二高度。
5. 如請求項1所述的方法，其中所述第一倍數與所述第二倍數之和為奇數。
6. 一種非暫時性電腦可讀取儲存媒體，包括用於一個或多個程式的電腦程式碼，所述非暫時性電腦可讀取儲存媒體及所述電腦程式碼被配置為使得處理器：將第一列的一個或多個第一積體電路裝置佈置在胞元中，所述第一列具有從所述一個或多個第一積體電路裝置的第一閘極區延伸至最後閘極區的第一寬度，其中所述第一寬度等於閘極區間距的第一倍數；將第二列的一個或多個第二積體電路裝置鄰近所述第一列佈置在所述胞元中，所述第二列具有從所述一個或多個第二積體電路裝置的第一閘極區延伸至最後閘極區的第二寬度，其中所述第 二寬度等於所述閘極區間距的第二倍數，所述第二倍數大於所述第一倍數；通過以下方式界定所述胞元的邊界的第一區段、第二區段、第三區段及第四區段：沿著所述第一列的所述第一閘極區延伸所述第一區段，沿著所述第一列的所述最後閘極區延伸所述第二區段，沿著所述第二列的所述第一閘極區延伸所述第三區段，以及沿著所述第二列的所述最後閘極區延伸所述第四區段，其中基於所述第一區段與所述第三區段彼此不對齊或所述第二區段與所述第四區段彼此不對齊中之一者或兩者，所述胞元的所述邊界為非矩形；以及將所述胞元的積體電路佈局圖儲存於儲存裝置中。
7. 如請求項6所述的非暫時性電腦可讀取儲存媒體，其中所述非暫時性電腦可讀取儲存媒體及所述電腦程式碼被配置為通過將所述一個或多個第一積體電路裝置配置為時鐘源電路而使得所述處理器佈置所述第一列的所述一個或多個第一積體電路裝置。
8. 如請求項6所述的非暫時性電腦可讀取儲存媒體，其中所述非暫時性電腦可讀取儲存媒體及所述電腦程式碼被配置為使得所述處理器通過佈置具有第一高度的所述第一列來佈置所述第一列，所述第一高度對應於所述一個或多個第一積體電路裝置的鰭式場效電晶體的第一數量的鰭， 通過佈置具有第二高度的所述第二列來佈置所述第二列，所述第二高度對應於所述一個或多個第二積體電路裝置的鰭式場效電晶體的第二數量的鰭，其中所述第一數量的鰭與所述第二數量的鰭彼此不同，且所述第一高度與所述第二高度彼此不同。
9. 一種電子設計自動化系統，包括：處理器；以及非暫時性電腦可讀取儲存媒體，包括用於一個或多個程式的電腦程式碼，所述非暫時性電腦可讀取儲存媒體及所述電腦程式碼被配置為與所述處理器一起使得所述處理器：從所述非暫時性電腦可讀取儲存媒體或另一儲存媒體獲得胞元，其中所述胞元包括非矩形邊界，所述非矩形邊界包括：第一區段及第二區段，分別沿著第一列閘極區的第一閘極區及最後閘極區延伸，所述第一列閘極區的總數等於閘極區間距的第一倍數；以及第三區段及第四區段，分別沿著鄰近所述第一列閘極區的第二列閘極區的第一閘極區及最後閘極區延伸，所述第二列閘極區的總數等於所述閘極區間距的第二倍數，所述第二倍數大於所述第一倍數；以及執行自動放置及佈線操作，包括：將所述胞元放置於積體電路佈局圖中；以及 佈置多個電性連接於所述第一列閘極區及所述第二列閘極區中。
10. 如請求項9所述的電子設計自動化系統，其中所述非暫時性電腦可讀取儲存媒體及所述電腦程式碼被配置為通過以下方式與所述處理器一起使得所述處理器將所述胞元放置在所述積體電路佈局圖中：將所述第一列閘極區定位在所述積體電路佈局圖的對應於第一數量的鰭式場效電晶體鰭的第一列中；以及將所述第二列閘極區定位在所述積體電路佈局圖的對應於第二數量的鰭式場效電晶體鰭的第二列中，所述第二數量與所述第一數量不同。