TWI909971B - 半導體裝置及產生半導體裝置布局計劃的方法 - Google Patents

Abstract

實施例的半導體裝置包括第一電路單元和第二電路單元，第二電路單元在兩者之間的單元邊界處與第一電路單元相鄰。第一電路單元包括第一金屬化層的第一金屬線區域中的第一一個或多個導電線，並包括第一金屬化層下方的第一一個或多個通孔結構。第二電路單元包括第一金屬化層的第二金屬線區域中的第二一個或多個導電線，並包括第一金屬化層下方的第二一個或多個通孔結構。第一金屬線區域和第二金屬線區域被沿著單元邊界延伸的共享空間分開。第一一個或多個通孔結構和第二一個或多個通孔結構位於沿著單元邊界具有鋸齒狀圖案的區域內。

Description

半導體裝置及產生半導體裝置布局計劃的方法

本發明的實施例是有關於半導體裝置，且特別是有關於半導體裝置及產生半導體裝置布局計劃的方法。

積體電路（IC）包括一個或多個半導體裝置。在設計半導體裝置時，設計者可能以布局計劃中布局圖案的形式指示半導體裝置各種特徵的尺寸和形狀。半導體結構的元件和結構通常是基於形成和/或移除布局計劃中布局圖案所指示的各種半導體材料或結構層的特徵而形成的。在某些應用中，半導體裝置包括一組模組，這些模組根據半導體裝置的設計規格執行較高階功能。模組通常由電路單元的組合構建而成，每個電路單元代表一個或多個配置用於執行特定功能的半導體結構。在某些應用中，布局計劃包括對應於各種電路單元且具有預先設計布局圖案的布局單元，這些布局單元有時被稱為標準單元（standard cell）。在許多應用中，標準單元的模板儲存在標準單元庫（為簡潔起見，以下稱為「庫（libraries）」或「單元庫（cell libraries）」）中，並可由各種工具（如電子設計自動化（electronic design automation，EDA）工具）存取，這些工具可用於產生、優化和驗證半導體裝置的設計。

隨著半導體裝置變得更小和更複雜，同一層半導體材料或結構的某些特徵，受限於相應製造製程的設計規則，可能過於接近而無法同時製造。相反，根據設計規則限制而過於接近的特徵可能需要基於使用多個掩模的多重圖案化來製造，這會帶來製作額外掩模的增加成本、執行額外光刻、沉積和/或去除製程的增加成本、對齊同一層不同掩模的複雜度增加，和/或製造半導體裝置良率的降低。

本揭露的實施例提供一種半導體裝置，包括：第一電路單元，包括位於第一金屬化層的第一金屬線區域中的第一一個或多個導電線，以及位於所述第一金屬化層下方的第一一個或多個通孔結構；以及第二電路單元，在單元邊界處與所述第一電路單元相鄰，所述第二電路單元包括位於所述第一金屬化層的第二金屬線區域中的第二一個或多個導電線，以及位於所述第一金屬化層下方的第二一個或多個通孔結構，其中，所述第一金屬線區域和所述第二金屬線區域由沿著所述單元邊界延伸的共享空間分隔開，基於所述第一一個或多個通孔結構位於所述第一金屬化層與所述第一電路單元的第一一個或多個汲極/源極導電結構之間，以及所述第二一個或多個通孔結構位於所述第一金屬化層與所述第二電路單元的第二一個或多個汲極/源極導電結構之間，所述第一一個或多個通孔結構和所述第二一個或多個通孔結構位於沿著所述單元邊界具有第一鋸齒狀圖案的第一區域內，以及基於所述第一一個或多個通孔結構位於所述第一金屬化層與所述第一電路單元的第一一個或多個閘極結構之間，以及所述第二一個或多個通孔結構位於所述第一金屬化層與所述第二電路單元的第二一個或多個閘極結構之間，所述第一一個或多個通孔結構和所述第二一個或多個通孔結構位於沿著所述單元邊界具有第二鋸齒狀圖案的第二區域內。

本揭露的實施例提供一種產生半導體裝置布局計劃的方法，包括：在所述布局計劃中放置第一布局單元，所述第一布局單元指示第一電路單元，包括指示第一金屬化層的第一金屬線區域中的第一一個或多個導電線的第一一個或多個導電線圖案，並包括指示所述第一金屬化層下方的第一一個或多個通孔結構的第一一個或多個通孔圖案；在所述布局計劃中放置第二布局單元，所述第二布局單元指示第二電路單元，其中所述第二布局單元在與所述第一布局單元之間的單元邊界處與所述第一布局單元相鄰，包括指示所述第一金屬化層的第二金屬線區域中的第二一個或多個導電線的第二一個或多個導電線圖案，並包括指示所述第一金屬化層下方的第二一個或多個通孔結構的第二一個或多個通孔圖案；以及將包括所述第一布局單元和所述第二布局單元的所述布局計劃儲存到處理裝置的記憶體中，其中，所述第一金屬線區域和所述第二金屬線區域由沿著所述單元邊界延伸的共享空間間隔開，基於所述第一一個或多個通孔圖案和所述第二一個或多個通孔圖案屬於所述布局計劃中所述第一金屬化層和汲極/源極導電層之間的第一通孔層，所述第一一個或多個通孔圖案和所述第二一個或多個通孔圖案位於沿著所述單元邊界具有第一鋸齒狀圖案的第一區域內，以及基於所述第一一個或多個通孔圖案和所述第二一個或多個通孔圖案屬於所述布局計劃中所述第一金屬化層和閘極層之間的第二通孔層，所述第一一個或多個通孔圖案和所述第二一個或多個通孔圖案位於沿著所述單元邊界具有第二鋸齒狀圖案的第二區域內。

本揭露的實施例提供一種產生半導體裝置布局計劃的方法，包括：從所述布局計劃的多個放置位置中獲得目標布局單元的一組放置位置，所述目標布局單元指示目標電路單元，所述布局計劃的所述多個放置位置中的每一個沿第一方向具有對應於所述布局計劃的閘極間距的寬度，以及沿第二方向具有對應於所述布局計劃的標準單元高度的高度，其中所述多個放置位置：包括第一行放置位置，其包括沿所述第一方向以交替方式排列的第一放置類型的第一放置位置和第二放置類型的第二放置位置，並可用於以標稱形式放置標準單元高度的標準布局單元，以及包括第二行放置位置，其包括沿所述第一方向以交替方式排列的翻轉第一放置類型的第三放置位置和翻轉第二放置類型的第四放置位置，並可用於以翻轉形式放置所述標準布局單元，該翻轉形式對應於沿所述第一方向的軸鏡像所述標稱形式，沿所述第一行和所述第二行之間的邊界定義共享空間，所述共享空間在所述布局計劃的第一金屬化層中不含任何布局圖案，所述第一行放置位置的所述第一放置位置與所述第二行放置位置的所述第四放置位置相鄰，所述第一行放置位置的所述第二放置位置與所述第二行放置位置的所述第三放置位置相鄰，所述第一放置類型指示容納所述布局計劃的所述第一金屬化層下方的配置在對應放置位置的反向第二方向側的相鄰處的通孔圖案，以及所述第二放置類型指示禁止在所述布局計劃的所述第一金屬化層下方配置任何位於對應放置位置的反向第二方向側的相鄰處的通孔圖案；基於所述一組放置位置中反向第一方向的邊緣放置位置的放置位置類型，將與所述目標電路單元相關聯的多個候選布局單元中的一個作為所述目標布局單元放置在所述一組放置位置上；以及將包括所述布局單元的所述布局計劃儲存到處理裝置的記憶體中。

本揭露提供用於實施本揭露的不同特徵的諸多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「位於…之下（beneath）」、「位於…下方（below）」、「下部的（lower）」、「位於…上方（above）」、「上部的（upper）」及類似用語等空間相對性用語來闡述圖中所示的一個裝置或特徵與另一（其他）裝置或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。此外，術語「由...製成（made of）」可表示「包括（including）」或「由...組成（consisting of）」。在本揭露中，短語「A、B和C之一」表示「A、B和/或C」（A、B、C、A和B、A和C、B和C或A、B和C），除非另有說明，否則不表示從A中選一個元素、從B中選一個元素和從C中選一個元素。

在某些應用中，基於晶背供電（back-side power delivery network，BSPDN）配置的半導體裝置包括在基底背側用於供電的導電軌道，具有較寬的供電導電軌道和基底正面較小單元尺寸的優點。在某些應用中，隨著單元尺寸（例如單元高度）的減小，電路單元的某些特徵可能過於接近，以致這些特徵只能通過應用更複雜的光刻製程和/或引入額外掩模來實際製造，這對應於增加的製造成本和/或降低的良率。

在一些實施例中，根據本申請，通過施加限制和/或指導方針，使得鄰近單元邊界（cell boundary）的通孔圖案限制在具有鋸齒狀圖案（zig-zag pattern）的區域內。因此，這些通孔圖案的通孔間距有效地增大而無需增加單元高度。在一些實施例中，基於本揭露的一或多個實施例的半導體裝置及其對應的布局計劃將減少或消除應用更複雜光刻製程和/或引入額外掩模的必要性，這對應於降低的製造成本和/或提高的良率。

圖1為根據本揭露一些實施例的半導體裝置100的方塊圖。在一些實施例中，半導體裝置100對應於IC裝置或IC裝置的一部分。

如圖1所示，半導體裝置100包括至少一個電路巨集（circuit macro）110等。在一些實施例中，電路巨集110對應於配置為記憶體、控制器、一或多個邏輯閘或類似裝置的一組半導體元件。電路巨集110包括一或多個電路單元，如電路單元112、電路單元114和電路單元116等。在一些實施例中，電路單元112、114和116中的每一個對應於一或多個布局單元，包括指示沿第一方向（例如X方向）延伸的一或多個主動區和沿第二方向（例如Y方向）延伸的一或多個閘極結構形成的電晶體的布局圖案。在一些實施例中，電路單元112、114和116（及對應的布局單元）中的每一個具有沿第二方向可測量的相應單元高度H1、H2和H3。

在一些實施例中，電路單元112、114和116的布局單元中的每一個包括指示一或多個金屬化層中各自導電線的布局圖案，這些導電線電氣連接電路單元112、114和116的各種電晶體。在一些實施例中，半導體裝置100定義多個沿第一方向延伸的功率軌道區域（power track region），配置用於傳輸第一供電電壓（例如VDD）或第二供電電壓（例如VSS或接地）。在一些實施例中，電路單元包括沿功率軌道區域延伸的第一側和沿另一功率軌道區域延伸的第二側。在一些實施例中，第一側和第二側之間沒有其他功率軌道區域的電路單元有時被稱為具有標準單元高度。在一些實施例中，對於基於某些製程節點的更緊湊設計，具有標準單元高度的電路單元在電晶體上方最低金屬化層（也稱為M0層）中包括最多四或五個沿第一方向延伸的金屬化區域（除功率軌道區域外）。在一些實施例中，單元高度H1、H2和H3中的任何一個具有標準單元高度（例如1H單元）、兩個標準單元高度（例如2H單元）或三個標準單元高度（例如3H單元）。在一些實施例中，電路巨集110中的電路單元對應於多個標準單元高度或小於一個標準單元高度（例如1/2H單元）。

圖2為根據一些實施例的半導體裝置（例如半導體裝置100）的剖面圖。在一些實施例中，該剖面圖為簡化的剖面圖，許多特徵被簡化或未描繪。

圖2中的半導體裝置100包括基底210，主動區212和閘極結構214至少部分形成於基底210中。在此示例中，半導體裝置100包括耦合到主動區212的金屬到汲極/源極（metal-to-drain/source，MD）結構222。在此示例中，半導體裝置100包括耦合到MD結構222的通孔到汲極/源極（via-to-drain/source，VD）結構，以及耦合到閘極結構214的通孔到閘極（via-to-gate，VG）結構，這些結構位於基底210上方的VD/VG層中（相對於Z方向）。在一些實施例中，半導體裝置100還包括多個金屬化層（例如M0、M1、M2、...、Mn-1和Mn層）和多個通孔層（例如V0、V1、V2、...、Vn-2和Vn-1層），這些層位於VD/VG層和基底210之上（n為正整數）。在一些實施例中，基底210上方的金屬化層數量範圍為8到14。在一些實施例中，Vn-1層表示Mn-1層和Mn層之間並連接其中導電線的通孔結構。在一些實施例中，M0層表示基底210上方的第一金屬化層。在一些實施例中，多個金屬化層和多個通孔層包括導電材料，包括銅、鋁、金、鎢、其組合或類似材料。

圖2中的半導體裝置100，作為非限制性示例，還包括配置在基底210下方的導電結構。例如，半導體裝置100還包括背面金屬化層BM0和BM1以及背面通孔層BVD和BV0。在此示例中，BVD層表示位於主動區212和BM0層中背面導電線之間並連接兩者的背面通孔結構；而BV0層表示位於BM0層和BM1層中背面導電線之間並連接兩者的背面通孔結構。在一些實施例中，BM0層表示基底210下方的第一金屬化層。在此示例中，有兩個背面金屬化層和相應的通孔層。在一些實施例中，基底210下方的背面金屬化層數量範圍為2到6。在一些實施例中，部分或全部背面導電結構（例如背面金屬化層BM0和BM1以及背面通孔層BVD和BV0）至少部分嵌入基底210中。在一些實施例中，背面金屬化層BM0和BM1以及背面通孔層BVD和BV0包括導電材料，包括銅、鋁、金、鎢、其組合或類似材料。在一些其他實施例中，半導體裝置不包括任何背面導電結構。

在一些實施例中，半導體裝置100包括一或多個重分佈層和導電墊結構（未在圖2中示出）位於一或多個重分佈層之上。在一些實施例中，半導體裝置100還包括導電端子結構（例如，導電凸塊、銅柱凸塊、錫球凸塊或類似結構，未在圖2中示出）位於導電墊結構之上。在一些實施例中，半導體裝置100還包括一或多個背面重分佈層和背面導電墊結構（未在圖2中示出）位於一或多個背面重分佈層之下。在一些實施例中，半導體裝置100還包括背面導電端子結構（例如，導電凸塊、銅柱凸塊、錫球凸塊或類似結構，未在圖2中示出）位於背面導電墊結構之下。

圖3A是第一布局單元300A示例的布局圖，符合一些實施例。圖3A僅顯示第一布局單元300A的一部分作為非限制性示例。在圖3A中，第一布局單元300A對應於第一電路單元並具有單元邊界302。第一布局單元300A具有金屬化區域312、314、322、324、326和328，沿第一方向（例如，X方向）延伸，並沿第二方向（例如，Y方向）在最低金屬化層（例如，圖2中的M0層）中一個接一個排列，位於基底之上（也稱為在所得半導體裝置的正面）。

在一些實施例中，金屬化區域312和314中的布局圖案指示用於傳送電源供應電壓（例如，VDD、VSS或接地）的導電線。在一些實施例中，金屬化區域322、324、326和328中的布局圖案指示用於連接第一電路單元各種元件的導電線。在一些實施例中，基於在M0層具有金屬化區域312和314用於電源供應的電源網路也稱為正面功率傳輸網路（front-side power delivery network，FSPDN）配置。在圖3A中，第一布局單元300A沿第二方向具有第一標準單元高度Ha，用於容納金屬化區域312、314、322、324、326和328。

圖3B是第二布局單元300B示例的布局圖，符合一些實施例。圖3B僅顯示第二布局單元300B的一部分作為非限制性示例。在圖3B中，第二布局單元300B對應於第二電路單元並具有單元邊界306。第二布局單元300B具有金屬化區域332、334、342、344、346和348，沿第一方向（例如，X方向）延伸。金屬化區域342、344、346和348在最低金屬化層（例如，圖2中的M0層）中沿第二方向（例如，Y方向）一個接一個排列，位於基底之上（也稱為在所得半導體裝置的正面）。此外，金屬化區域332和334排列在基底下的金屬化層（例如，圖2中的BM0層）中（也稱為在所得半導體裝置的背面）。在一些實施例中，金屬化區域342、344、346和348沿第二方向的線寬和沿第二方向的線間距與圖3A中金屬化區域322、324、326和328的相當或相同。

在一些實施例中，金屬化區域332和334中的布局圖案指示用於傳送電源供應電壓（例如，VDD、VSS或接地）的導電線。在一些實施例中，金屬化區域342、344、346和348中的布局圖案指示用於連接第二電路單元各種元件的導電線。在一些實施例中，基於在BM0層具有金屬化區域332和334用於電源供應的電源網路也稱為晶背供電（back-side power delivery network，BSPDN）配置。在圖3B中，第二布局單元300B沿第二方向具有第二標準單元高度Hb，用於容納金屬化區域342、344、346和348。與具有正面金屬化區域312和314用於電源供應的第一布局單元300A相比，通過在背面具有金屬化區域332和334用於電源供應，第二標準單元高度Hb小於第一標準單元高度Ha。因此，基於BSPDN配置的標準單元具有較小的單元高度和較寬的背面金屬化區域，相較於基於FSPDN配置的對應單元。

圖3C是第三布局單元300C示例的布局圖，符合一些實施例。圖3C僅顯示第三布局單元300C的一部分作為非限制性示例。在圖3C中，第三布局單元300C對應於基於BSPDN配置的第三電路單元，且背面用於電源供應的金屬化區域未在圖3C中描繪。在圖3C中，第三布局單元300C具有單元邊界352和四個金屬化區域354，在最低金屬化層（例如M0層）中沿第一方向（例如X方向）延伸。在一些實施例中，第三布局單元300C也稱為4 M0的布局單元。此外，第三布局單元300C還包括閘極圖案356，指示單元邊界352內的閘極結構，以及虛擬閘極圖案358，指示單元邊界352的左段和右段（相對於X方向的相對側）上的虛擬閘極結構。

在圖3C中，金屬化區域354均不與單元邊界352的上段和下段（相對於Y方向的相對側）重疊。因此，第三布局單元300C的上側適合與另一個布局單元相鄰，該另一個布局單元在最低金屬化層（例如M0層）中沒有與其單元邊界下段重疊的金屬化區域，從而沿單元邊界352的上段定義一個共享空間（shared space）。同樣，第三布局單元300C的下側適合與另一個布局單元相鄰，該另一個布局單元在最低金屬化層（例如M0層）中沒有與其單元邊界上段重疊的金屬化區域，從而沿單元邊界352的下段定義一個共享空間。

圖3D是第四布局單元300D示例的布局圖，符合一些實施例。圖3D僅顯示第四布局單元300D的一部分作為非限制性示例。在圖3D中，第四布局單元300D對應於基於BSPDN配置的第四電路單元，且背面用於電源供應的金屬化區域未在圖3D中描繪。在圖3D中，第四布局單元300D具有單元邊界362和五個金屬化區域364，在最低金屬化層（例如M0層）中沿第一方向（例如X方向）延伸。在一些實施例中，第四布局單元300D也稱為5 M0的布局單元。此外，第四布局單元300D還包括閘極圖案366，指示單元邊界362內的閘極結構，以及虛擬閘極圖案368，指示單元邊界362的左段和右段（相對於X方向的相對側）上的虛擬閘極結構。

在圖3D中，類似於圖3C的示例，金屬化區域364均不與單元邊界362的上段和下段（相對於Y方向的相對側）重疊。因此，第四布局單元300D的上側適合與另一個布局單元相鄰，並沿單元邊界362的上段定義一個共享空間。同樣，第四布局單元300D的下側適合與另一個布局單元相鄰，並沿單元邊界362的下段定義一個共享空間。

圖3E是第五布局單元300E示例的布局圖，符合一些實施例。圖3E僅顯示第五布局單元300E的一部分作為非限制性示例。在圖3E中，第五布局單元300E對應於基於BSPDN配置的第五電路單元，且背面用於電源供應的金屬化區域未在圖3E中描繪。在圖3E中，第五布局單元300E具有單元邊界372，四個金屬化區域374在最低金屬化層（例如M0層）中沿第一方向（例如X方向）在單元邊界372內延伸，以及一個金屬化區域375在最低金屬化層中沿單元邊界372的下段延伸。在一些實施例中，第五布局單元300E也稱為4.5 M0的布局單元。此外，第五布局單元300E還包括閘極圖案376，指示單元邊界372內的閘極結構，以及虛擬閘極圖案378，指示單元邊界372的左段和右段（相對於X方向的相對側）上的虛擬閘極結構。

在圖3E中，金屬化區域374均不與單元邊界372的上段重疊。因此，第五布局單元300E的上側適合與另一個布局單元相鄰，並沿單元邊界372的上段定義一個共享空間。然而，金屬化區域375與單元邊界372的下段重疊。因此，第五布局單元300E的下側適合與另一個布局單元相鄰，該另一個布局單元具有與其單元邊界的上段重疊的金屬化區域，從而沿單元邊界372的下段定義一個共享金屬化區域。

圖4A和圖4B是第一布局計劃400示例的不同部分的布局圖，符合一些實施例。圖4A和圖4B中的布局圖案僅構成第一布局計劃400的一部分，作為非限制性示例。第一布局計劃400的其他布局單元和布局圖案在圖4A和圖4B中被省略。

圖4A包括圖4A和圖4B中使用的各種類型布局圖案的圖例。在圖4A和圖4B中，布局圖案包括多晶矽閘極（polysilicon gate，PO）圖案的布局圖案，指示多晶矽閘極結構。在一些實施例中，多晶矽閘極結構用作功能閘極結構、虛擬閘極結構或形成功能結構和虛擬結構的佔位結構。在這個非限制性示例中，PO圖案沿第一方向（例如X方向）以接觸式多晶矽閘極間距（1 CPP（contacted poly pitch），也稱為閘極間距（gate pitch））彼此間隔。

在圖4A和圖4B中，布局圖案包括閘極結構上方最低金屬化層（例如M0層）導電線的M0布局圖案，最低金屬化層上方另一金屬化層（例如M1層）導電線的M1布局圖案，連接汲極/源極端子到M0層對應導電線的通孔結構的VD布局圖案，連接閘極結構到M0層對應導電線的通孔結構的VG布局圖案，以及連接M0層導電線和M1層對應導電線的通孔結構的V0布局圖案。圖4A中的圖例進一步指示用於定義汲極/源極端子的材料移除的切割擴散上金屬（cut metal-on-diffusion，CMD）布局圖案，以及用於定義閘極結構的材料移除的切割多晶矽（cut poly，CPO）布局圖案，這些在圖4B中使用。

在圖4A至圖4B中，第一布局計劃400包括三個布局單元410、420和430，沿第二方向（例如Y方向）相互堆疊。布局單元410、420和430各自基於BSPDN配置，包括在所得半導體裝置晶背用於供電的導電線，以及在所得半導體裝置正面M0層（由M0布局圖案指示）中沿第一方向（例如X方向）延伸的四個導電區域內的導電線。

在圖4A中，布局單元410與布局單元420相鄰。布局單元410包括指示M0層金屬化區域中導電線的導電線圖案412，並包括指示M0層下方通孔結構的通孔圖案（例如通孔圖案414），該通孔結構配置為連接對應的汲極/源極端子與導電線圖案412所指示的導電線。布局單元420包括指示M0層金屬化區域中導電線的導電線圖案422，並包括指示M0層下方通孔結構的通孔圖案（例如通孔圖案424），該通孔結構配置為連接對應的汲極/源極端子與導電線圖案422所指示的導電線。在一些實施例中，導電線圖案412和導電線圖案422基於沿第二方向的金屬化間距（M0間距）放置。

在圖4A中，布局單元420與布局單元430相鄰。布局單元420包括指示M0層另一金屬化區域中導電線的導電線圖案425，指示M1層金屬化區域中導電線的導電線圖案426，指示導電線圖案425所指示的導電線與對應PO圖案之間通孔結構的通孔圖案427，以及指示M0層中導電線圖案425所指示的導電線與M1層中導電線圖案426所指示的導電線之間通孔結構的通孔圖案428。

布局單元430包括指示M0層又一金屬化區域中導電線的導電線圖案432，指示M1層另一金屬化區域中導電線的導電線圖案434，指示導電線圖案432所指示的導電線與對應PO圖案之間通孔結構的通孔圖案436，以及指示M0層中導電線圖案432所指示的導電線與M1層中導電線圖案434所指示的導電線之間通孔結構的通孔圖案438。在一些實施例中，導電線圖案425和導電線圖案432基於與導電線圖案412和導電線圖案422之間M0間距相同的金屬化間距放置。

在此非限制性示例中，通孔圖案414和通孔圖案424在布局單元410和布局單元420之間的單元邊界兩側相對，在第二方向（例如Y方向）上對齊，並基於通孔間距（稱為並標記為「VD間距」）排列。在此非限制性示例中，通孔圖案427和通孔圖案436在單元邊界兩側相對，在第二方向上對齊，並基於通孔間距（稱為並標記為「VG間距」）排列。在此非限制性示例中，通孔圖案428和通孔圖案438在單元邊界兩側相對，在第二方向上對齊，並基於通孔間距（稱為並標記為「V0間距」）排列。此外，導電線圖案426和導電線圖案434以端對端距離（稱為並標記為「M1 EtE」）間隔。

在圖4A的非限制性示例中，基於BSPDN配置，布局單元410和布局單元420之間以及布局單元420和布局單元430之間的M0層沒有用於供電的金屬化區域。因此，第二方向（例如Y方向）上的單元高度和/或單元放置密度受限於製造製程對VD間距、VG間距、V0間距和M1 EtE最小尺寸的能力。在此示例中，通孔間距（VD間距、VG間距或V0間距）等於金屬化間距（M0間距）。在一些實施例中，為了減小單元高度，VD間距、VG間距、V0間距和M1 EtE的最小尺寸會非常小（例如小於20奈米，nm），以致於對應結構只能通過應用更複雜的光刻製程和/或引入額外掩模來實現，這對應於增加的製造成本和/或降低的良率。

在圖4B中，第一布局計劃400包括由布局單元410和布局單元420共用的CMD（cut metal-on-diffusion）圖案442，該圖案指示用於定義汲極/源極端子的材料移除。在圖4B中，第一布局計劃400還包括由布局單元420和布局單元430共用的CPO（cut poly）圖案446，該圖案指示用於定義閘極結構的材料移除。在圖4B的非限制性示例中，基於BSPDN配置，第二方向上的單元高度和/或單元放置密度也受限於移除製程對CMD圖案寬度（例如寬度Wcmd）和CMO圖案寬度（例如寬度Wcpo）最小尺寸的能力。

圖5A至圖5B是根據一些實施例的第二布局計劃500示例不同部分的布局圖。圖5A和圖5B中的布局圖案僅構成第二布局計劃500的一部分，作為非限制性示例。第二布局計劃500的其他布局單元和布局圖案在圖5A和圖5B中被省略。圖5A包括圖5A和圖5B中使用的各種類型布局圖案的圖例，這些圖例與圖4A中呈現的圖例相同，因此省略詳細描述。

在圖5A和圖5B中，第二布局計劃500包括三個布局單元510、520和530，它們在第二方向（例如Y方向）上相互堆疊。在一些實施例中，布局單元510、520和530對應於圖4A和圖4B中的布局單元410、420和430。在這個非限制性示例中，與圖4A和圖4B中的第一布局計劃400相比，布局單元520向第一方向（例如X方向）移動了1個CPP。

在圖5A中，布局單元510和布局單元520包括鄰近布局單元510和布局單元520之間單元邊界的VD圖案。由於布局單元520相對於布局單元510移動了1個CPP，鄰近單元邊界的VD圖案位於具有沿單元邊界的第一鋸齒狀圖案的第一區域542內。與第一布局計劃400相比，鄰近單元邊界的VD圖案具有大於鄰近單元邊界的兩個M0圖案之間金屬化間距（M0間距）的通孔間距（標記為VD間距'）。在這個示例中，通孔間距（VD間距'）是（i）金屬化間距（M0間距）的平方以及（ii）1個CPP的平方之和的平方根。

在圖5A中，布局單元520和布局單元530包括鄰近布局單元520和布局單元530之間單元邊界的VG圖案，以及鄰近布局單元520和布局單元530之間單元邊界的V1圖案。由於布局單元520相對於布局單元530移動了1個CPP，鄰近單元邊界的VG圖案位於具有沿單元邊界的第二鋸齒狀圖案的第二區域546內。與第一布局計劃400相比，鄰近單元邊界的VG圖案具有大於金屬化間距（M0間距）的通孔間距（標記為VG間距'）。在這個示例中，通孔間距（VG間距'）是（i）金屬化間距（M0間距）的平方以及（ii）1個CPP的平方之和的平方根。同樣地，鄰近單元邊界的V0圖案具有大於金屬化間距（M0間距）的通孔間距（標記為V0間距'）。在一些實施例中，VD間距'、VG間距'和/或V0間距'是金屬化間距（例如M0間距）的至少兩倍或至少閘極間距（例如1個CPP）之一。在一些實施例中，布局計劃500中沿第二方向對齊的M1圖案之間的端對端距離（標記為M1 EtE'）大於圖4A中的M1 EtE。在一些實施例中，端對端距離（M1 EtE'）也大於金屬化間距（M0間距）。

在圖5A的非限制性示例中，基於BSPDN配置，布局單元510和布局單元520之間以及布局單元520和布局單元530之間的M0層沒有用於供電的金屬化區域。基於沿單元邊界在鋸齒狀圖案區域內排列VD圖案和/或VG圖案，根據圖5A中的示例，VD圖案和/或VG圖案的通孔間距（VD間距'和VG間距'），以及V0間距'和/或M1 EtE'相比圖4A中的示例被放大。在一些實施例中，為達到相同的單元高度，VD間距'、VG間距'、V0間距'和/或M1 EtE'的放大尺寸將減少或消除應用更複雜光刻製程和/或引入額外掩模的必要性，這對應於與圖4A中的示例相比降低製造成本和/或提高良率。

在圖5B中，第二布局計劃500包括由布局單元510和布局單元520共享的CMD圖案552，該圖案指示用於定義汲極/源極端子的材料移除。在圖5B中，第二布局計劃500還包括由布局單元520和布局單元530共享的CPO圖案556，該圖案指示用於定義閘極結構的材料移除。通過如圖5A所示移動VD圖案和VG圖案，CMD圖案552和CPO圖案556的寬度（Wcmd'和Wcpo'）在沿相應單元邊界的不同部分增加，而不影響相應汲極/源極端子和閘極結構的功能。由此產生的CMD圖案552和CPO圖案556沿相應單元邊界具有各自的鋸齒狀圖案。在圖5B的非限制性示例中，基於BSPDN配置，與圖4A和圖4B中的示例相比，由於CMD圖案寬度（例如寬度Wcmd'）和CMO圖案寬度（例如寬度Wcpo'）的增加，對單元高度和/或單元放置密度的限制得到放寬。在一些實施例中，CMD圖案寬度（例如寬度Wcmd'）和CMO圖案寬度（例如寬度Wcpo'）大於金屬化間距（例如M0間距），並且相同或在10%的變化範圍內。

圖5A和圖5B中的布局計劃500被圖示為非限制性示例。在一些實施例中，相鄰布局單元的VD圖案和/或VG圖案被放置在鋸齒狀圖案的相應區域內，可能有或沒有未對齊的布局單元，這取決於布局單元如何在單元庫中被準備為標準單元，以及用於放置布局單元的放置位置如何排列。

因此，根據本揭露的一個或多個實施例，基於BSPDN配置並參考圖5A和圖5B的示例製造的半導體裝置包括一第一電路單元和與第一電路單元相鄰的一第二電路單元。在一些實施例中，第一電路單元包括位於第一金屬化層（例如M0層）的第一金屬線區域中的第一一個或多個導電線，並包括第一金屬化層下的第一一個或多個通孔結構。在一些實施例中，第二電路單元包括位於第一金屬化層（例如M0層）的第二金屬線區域中的第二一個或多個導電線，並包括第一金屬化層下的第二一個或多個通孔結構。在一些實施例中，第一金屬線區域和第二金屬線區域沿單元邊界。在一些實施例中，基於第一一個或多個通孔結構位於第一金屬化層與第一電路單元的第一一個或多個汲極/源極導電結構之間（即VD層的通孔結構），以及第二一個或多個通孔結構位於第一金屬化層與第二電路單元的第二一個或多個汲極/源極導電結構之間（即VD層的通孔結構），第一一個或多個通孔結構和第二一個或多個通孔結構位於沿單元邊界具有第一鋸齒狀圖案的第一區域內（例如由第一區域542指示）。在一些實施例中，基於第一一個或多個通孔結構位於第一金屬化層與第一電路單元的第一一個或多個閘極結構之間（即VG層的通孔結構），以及第二一個或多個通孔結構位於第一金屬化層與第二電路單元的第二一個或多個閘極結構之間（即VG層的通孔結構），第一一個或多個通孔結構和第二一個或多個通孔結構位於沿單元邊界具有第二鋸齒狀圖案的第二區域內（例如由第二區域546指示）。

在一些實施例中，單元邊界沿第一方向（例如X方向）延伸，第一金屬線區域和第二金屬線區域根據沿與第一方向不同的第二方向（例如Y方向）的金屬化間距（例如M0間距）放置。在一些實施例中，基於第一一個或多個通孔結構位於第一金屬化層與第一電路單元的第一一個或多個汲極/源極導電結構之間（即VD層的通孔結構），以及第二一個或多個通孔結構位於第一金屬化層與第二電路單元的第二一個或多個汲極/源極導電結構之間（即VD層的通孔結構），第一一個或多個通孔結構和第二一個或多個通孔結構根據大於金屬化間距（例如M0間距）的第一最小通孔間距（例如VD間距'）放置。在一些實施例中，基於第一一個或多個通孔結構位於第一金屬化層與第一電路單元的第一一個或多個閘極結構之間（即VG層的通孔結構），以及第二一個或多個通孔結構位於第一金屬化層與第二電路單元的第二一個或多個閘極結構之間（即VG層的通孔結構），第一一個或多個通孔結構和第二一個或多個通孔結構根據大於金屬化間距（例如M0間距）的第二最小通孔間距（例如VG間距'）放置。

在一些實施例中，第一電路單元進一步包括位於第一金屬線區域與第一金屬化層之上的第二金屬化層的第三金屬線區域之間的第三一個或多個通孔結構（即V0層的通孔結構），第二電路單元進一步包括位於第二金屬線區域與第二金屬化層的第四金屬線區域之間的第四一個或多個通孔結構（即V0層的通孔結構）。在一些實施例中，第三一個或多個通孔結構與第四一個或多個通孔結構根據至少大於金屬化間距（例如M0間距'）的第三最小通孔間距（例如V0間距'）間隔開。

在一些實施例中，第一電路單元進一步包括第二金屬化層（例如M1層）的第三導電線，第二電路單元進一步包括第二金屬化層的第四導電線，第三導電線和第四導電線沿第二方向（例如Y方向）對齊。在一些實施例中，第三導電線和第四導電線根據沿第二方向且大於金屬化間距（例如M0間距）的最小端對端距離（例如M1 EtE'）放置。

在一些實施例中，第一一個或多個汲極/源極導電結構和第二一個或多個汲極/源極導電結構根據具有沿單元邊界的第三鋸齒狀圖案的CMD圖案（例如CMD圖案552）間隔開。在一些實施例中，第一一個或多個閘極結構和第二一個或多個閘極結構根據具有沿單元邊界的第四鋸齒狀圖案的CPO圖案（例如PO圖案556）間隔開。

圖6是根據一些實施例的半導體裝置布局計劃的多個放置位置600的圖。在圖6中，每個帶有數字1、2、垂直翻轉1或垂直翻轉2的矩形框代表對應放置類型的放置位置。在一些實施例中，布局計劃的多個放置位置中的每一個沿第一方向（例如X方向）的寬度對應於布局計劃的閘極間距（例如1 CPP），沿第二方向（例如Y方向）的高度對應於布局計劃的標準單元高度（例如1 H）。

在圖6中，多個放置位置600包括放置位置的行（row），例如行612、614、615、616和617。在此示例中，行612、614和616包括沿第一方向（例如X方向）交替排列的第一放置類型（標記為數字1）放置位置和第二放置類型（標記為數字2）放置位置，可用於以標稱形式（nominal form）（例如儲存在單元庫中的方向）放置標準單元高度的標準布局單元。此外，行615和617包括沿第一方向（例如X方向）交替排列的翻轉第一放置類型（標記為翻轉1）放置位置和翻轉第二放置類型（標記為翻轉2）放置位置，可用於以翻轉形式（flipped form）放置標準布局單元，該翻轉形式對應於沿第一方向的軸鏡像標稱形式。

在此示例中，一行中的第一放置類型（標記為數字1）放置位置與相鄰行中的翻轉第二放置類型（標記為翻轉2）放置位置相鄰；一行中的第二放置類型（標記為數字2）放置位置與相鄰行中的翻轉第一放置類型（標記為翻轉1）放置位置相鄰。因此，多個放置位置600包括以棋盤格狀方式排列的第一放置類型/翻轉第一放置類型和第二放置類型/翻轉第二放置類型。

在一些實施例中，第一放置類型表示容納布局計劃的第一金屬化層下方的通孔圖案（例如VD圖案或VG圖案），該通孔圖案將被配置在對應放置位置的反向第二方向側（在圖6中也稱為並描繪為左側）相鄰。在一些實施例中，第二放置類型表示禁止任何通孔圖案（例如VD圖案或VG圖案）在布局計劃的第一金屬化層下方配置在對應放置位置的反向第二方向側（在圖6中也稱為並描繪為左側）相鄰。在圖6的非限制性示例中，第一放置類型和第二放置類型是根據VD圖案定義的。

在圖6中，為了放置具有1H單元高度和5 CPP單元寬度的目標布局單元620，識別包括同一行（例如行614）中五個連續放置位置的一組放置位置630，用於放置目標布局單元620。例如，目標布局單元620在其底部由閘極圖案定義的第一、第三和第五區域包括VD圖案622、624和626，因此被配置為放置在具有放置類型標記[1，2，1，2，1]的五個連續放置位置上。

在一些實施例中，每個電路單元包括與其相關聯的多個候選布局單元（candidate layout cell），用於以最左邊緣位置為第一放置類型、翻轉第一放置類型、第二放置類型和翻轉第二放置類型進行放置。在一些實施例中，根據一組放置位置在反向第一方向（例如最左邊緣位置）的邊緣放置位置的放置位置類型，從與電路單元相關聯的多個候選布局單元中選擇一個作為目標布局單元放置在該組放置位置上。例如，可根據一組放置位置的最左邊緣放置位置是第一放置類型（標記為數字1）來確定目標布局單元620。基於多個放置位置的棋盤格狀排列和預設計的候選布局單元，如圖5A和圖5B所示的各種特徵的鋸齒狀圖案的放置限制或指南可被納入電子設計自動化（EDA）工具中，以實現高效和/或自動化的單元放置。

圖7A至圖12E對應於各種電路單元的候選布局單元的非限制性示例。可能存在一種或多種其他方法來準備候選布局單元，以與圖6中多個放置位置的棋盤格狀排列結合使用，以滿足圖5A和圖5B中的限制和指南。圖7A至圖7I、圖10B至圖10D和圖11B至圖11C包括與圖4A中呈現相同的各種類型布局圖案的圖例，因此省略其詳細描述。

圖7A是根據一些實施例的基礎布局單元（base layout cell）700A示例一部分的布局圖。在圖7A中，基礎布局單元700A包括PO圖案和用於M0層導電線圖案的M0區域，如圖例所示。在這個非限制性示例中，基礎布局單元700A沿第一方向（例如X方向）的單元寬度為5 CPP，沿第二方向（例如Y方向）的單元高度為1 H，其中CPP對應於閘極間距，H對應於如上所示的標準單元高度。在這個非限制性示例中，基礎布局單元700A佔據由相鄰PO圖案定義的五個布局區域701、702、703、704和705，其中每個布局區域的高度為1 H，寬度為1 CPP，並對應於圖6中的一個放置位置。

圖7B是根據一些實施例基於圖7A的基礎布局單元700A的第一布局單元700B示例一部分的布局圖。在圖7B中，第一布局單元700B包括PO圖案和用於M0層導電線圖案的M0區域，如圖例所示。在圖7B中，第一布局單元700B還包括在布局區域701的上部和下部的VD圖案候選；在布局區域703的上部和下部的VD圖案候選；以及在布局區域705的上部和下部的VD圖案候選。因此，布局區域701、703和705中的每一個都是基於容納布局區域相對兩側的VD圖案，而布局區域702和704中的每一個則是基於禁止布局區域相對兩側的任何VD圖案。在這個示例中，與單元邊界相鄰的VD圖案候選允許在與PO圖案方向平行的區域712、714和716內。在一些實施例中，圖7B中示例的互補對應物是基於第一布局單元700B定義的，使得布局區域701、703和705中的每一個都是基於禁止布局區域相對兩側的任何VD圖案，而布局區域702和704中的每一個則是基於容納布局區域相對兩側的VD圖案。

圖7C是根據一些實施例基於圖7A的基礎布局單元700A的第二布局單元700C示例一部分的布局圖。在圖7C中，第二布局單元700C包括PO圖案和用於M0層導電線圖案的M0區域，如圖例所示。在圖7C中，第二布局單元700C還包括在布局區域701、703和705中靠近第二布局單元700C上側的VD圖案候選；以及在布局區域702和704中靠近第二布局單元700C下側的VD圖案候選。因此，布局區域701、703和705中的每一個都是基於容納靠近布局區域一側的VD圖案，而布局區域702和704中的每一個則是基於容納靠近布局區域另一側的VD圖案。在這個示例中，與單元邊界相鄰的VD圖案候選允許在具有鋸齒狀圖案的區域718內。在一些實施例中，圖7C中示例的互補對應物是基於垂直翻轉第二布局單元700C定義的。

圖7D是根據一些實施例基於圖7A的基礎布局單元700A的第三布局單元700D示例一部分的布局圖。在圖7D中，第三布局單元700D包括PO圖案和用於M0層導電線圖案的M0區域，如圖例所示。在圖7D中，第三布局單元700D包括四個布局區域701'、702'、703'和704'，其中心放置有對應的PO圖案。在一些實施例中，為了確定放置位置類型，布局區域701'、702'、703'和704'分別與圖7A中的布局區域701、702、703和704相關聯。

在圖7D中，第三布局單元700D還包括在布局區域701'的上部和底部兩側的VG圖案候選；以及在布局區域703'的上部和底部兩側的VG圖案候選。因此，布局區域701'和703'中的每一個都是基於容納靠近布局區域相對兩側的VG圖案，而布局區域702'和704'中的每一個則是基於禁止任何靠近布局區域相對兩側的VG圖案。在這個示例中，與單元邊界相鄰的VG圖案候選允許在與PO圖案方向平行的區域722和724內。在一些實施例中，圖7D中示例的互補對應物是基於第三布局單元700D定義的，使得布局區域701'和703'中的每一個都是基於禁止任何靠近布局區域相對兩側的VG圖案，而布局區域702'和704'中的每一個則是基於容納靠近布局區域相對兩側的VG圖案。

圖7E是根據一些實施例基於圖7A的基礎布局單元700A的第四布局單元700E示例一部分的布局圖。在圖7E中，第四布局單元700E包括PO圖案和用於M0層導電線圖案的M0區域，如圖例所示。在圖7E中，第四布局單元700E還包括靠近第四布局單元700E下側的布局區域701'和703'的VG圖案候選；以及靠近第四布局單元700E上側的布局區域702'和704'的VG圖案候選。因此，布局區域701'和703'中的每一個都是基於容納靠近布局區域一側的VG圖案，而布局區域702'和704'中的每一個則是基於容納靠近布局區域另一側的VG圖案。在這個示例中，與單元邊界相鄰的VG圖案候選允許在具有鋸齒狀圖案的區域728內。在一些實施例中，圖7E中示例的互補對應物是基於垂直翻轉第四布局單元700E來定義的。

圖7F是根據一些實施例基於圖7A的基礎布局單元700A的第五布局單元700F示例一部分的布局圖。在圖7F中，第五布局單元700F包括PO圖案和用於M0層導電線圖案的M0區域，如圖例所示。在圖7F中，第五布局單元700F還包括在布局區域701的上部和底部兩側的V0圖案候選；以及在布局區域703的上部和底部兩側的V0圖案候選。因此，布局區域701和703中的每一個都是基於容納靠近布局區域相對兩側的V0圖案，而布局區域702和704中的每一個則是基於禁止任何靠近布局區域相對兩側的V0圖案。在這個示例中，與單元邊界相鄰的V0圖案候選允許在與PO圖案方向平行的區域732和734內。在一些實施例中，圖7F中示例的互補對應物是基於第五布局單元700F定義的，使得布局區域701和703中的每一個都是基於禁止任何靠近布局區域相對兩側的V0圖案，而布局區域702和704中的每一個則是基於容納靠近布局區域相對兩側的V0圖案。

圖7G是根據一些實施例基於圖7A的基礎布局單元700A的第六布局單元700G示例一部分的布局圖。在圖7G中，第六布局單元700G包括PO圖案和用於M0層導電線圖案的M0區域，如圖例所示。在圖7G中，第六布局單元700G還包括靠近第六布局單元700G上側的布局區域703和705的V0圖案候選；以及靠近第六布局單元700G下側的布局區域702和704的V0圖案候選。因此，布局區域703和705中的每一個都是基於容納靠近布局區域一側的V0圖案，而布局區域702和704中的每一個則是基於容納靠近布局區域另一側的V0圖案。在這個示例中，與單元邊界相鄰的V0圖案候選允許在具有鋸齒狀圖案的區域738內。在一些實施例中，圖7G中示例的互補對應物是基於垂直翻轉第六布局單元700G來定義的。

圖7H是根據一些實施例基於圖7A的基礎布局單元700A的第七布局單元700H示例一部分的布局圖。在圖7H中，第七布局單元700H包括PO圖案和用於M0層導電線圖案的M0區域，如圖例所示。在圖7H中，靠近上下單元邊界的上下M0區域適合與圖7F中對應的V0圖案相關聯形成M0導電線圖案742。在一些實施例中，圖7H中示例的互補對應物是基於圖7F中示例的互補對應物來定義的。

圖7I是根據一些實施例基於圖7A的基礎布局單元700A的第八布局單元700I示例一部分的布局圖。在圖7I中，第八布局單元700I包括PO圖案和用於M0層導電線圖案的M0區域，如圖例所示。在圖7I中，靠近上下單元邊界的上下M0區域適合與圖7G中對應的V0圖案相關聯形成M0導電軌道圖案（M0 conductive tract patterns）746。在一些實施例中，圖7I中示例的互補對應物是基於圖7G中示例的互補對應物來定義的。

在一些實施例中，圖7B至圖7I中示例和相應互補對應示例所代表的各種限制組合可用於形成候選布局單元，用於一組放置位置，其中該組放置位置中的邊緣放置位置具有適合的放置位置類型，該邊緣放置位置在反向第一方向上（例如，最左邊的放置位置，對應於圖7A至圖7I中的布局區域701）。在一些實施例中，作為非限制性示例，對於最左邊的放置位置為圖6所示第一放置類型的一組放置位置，候選布局單元包括：基於圖7B、圖7D、圖7F和圖7H中示例的第一限制組合，基於圖7B、圖7E、圖7F和圖7H中示例的第二限制組合，基於圖7C、圖7D、圖7G和圖7I中示例的互補對應示例的第三限制組合，以及基於圖7C、圖7E、圖7G和圖7I中示例的互補對應示例的第四限制組合。此外，在一些實施例中，作為非限制性示例，對於最左邊的放置位置為圖6所示第二放置類型的一組放置位置，候選布局單元包括：基於圖7B、圖7D、圖7F和圖7H中示例的互補對應示例的第五限制組合，基於圖7B、圖7E、圖7F和圖7H中示例的互補對應示例的第六限制組合，基於圖7C、圖7D、圖7G和圖7I中示例的第七限制組合，以及基於圖7C、圖7E、圖7G和圖7I中示例的第八限制組合。

此外，候選布局單元的並非所有翻轉變體都可用於滿足圖5A、圖5B和圖6中所示的限制和準則。在這方面，根據一些實施例，圖8A至圖8C是基礎候選布局單元各種翻轉變體的簡化布局圖。在圖8A至圖8C中，布局單元角落的字母「F」和三角形用於指示布局單元相對於彼此如何翻轉。

在圖8A中，基礎候選布局單元812具有奇數CPP的單元寬度（例如，5 CPP的單元寬度），並可用於最左邊的放置位置為某種放置類型（例如，在本示例中標記為數字1的第一放置類型）的情境。在一些實施例中，當基礎候選布局單元812的下側相鄰有VD圖案、V0圖案或與V0圖案相關的M0軌跡圖案，且基礎候選布局單元812的下側沒有相鄰的VG圖案時，基礎候選布局單元812的水平翻轉變體814（例如，相對於Y軸翻轉，由標有「MY」的箭頭指示）仍可用於最左邊的放置位置為該特定放置類型的情境。在一些實施例中，當基礎候選布局單元812的下側相鄰有VG圖案時，水平翻轉變體814完全不可用。在一些實施例中，當基礎候選布局單元812的下側沒有相鄰的VD圖案、V0圖案、與V0圖案相關的M0軌跡圖案或VG圖案時，使用水平翻轉變體814沒有限制。

在圖8B中，基礎候選布局單元822具有偶數CPP的單元寬度（例如，6 CPP的單元寬度），並可用於最左邊的放置位置為某種放置類型（例如，在本示例中標記為數字1的第一放置類型）的情境。在一些實施例中，當基礎候選布局單元822的下側相鄰有VD圖案、V0圖案或與V0圖案相關的M0軌跡圖案，且基礎候選布局單元822的下側沒有相鄰的VG圖案時，基礎候選布局單元822的水平翻轉變體824可用於最左邊的放置位置為不同放置類型（例如，在本示例中標記為數字2的第二放置類型）的情境。在一些實施例中，當基礎候選布局單元822的下側沒有相鄰的VD圖案、V0圖案或與V0圖案相關的M0軌跡圖案，且基礎候選布局單元822的下側有相鄰的VG圖案時，基礎候選布局單元822的水平翻轉變體824仍可用於最左邊的放置位置為該特定放置類型（例如，在本示例中標記為數字1的第一放置類型）的情境。在一些實施例中，當基礎候選布局單元822的下側相鄰有VD圖案、V0圖案或與V0圖案相關的M0軌跡圖案，且基礎候選布局單元822的下側有相鄰的VG圖案時，水平翻轉變體824完全不可用。在一些實施例中，當基礎候選布局單元822的下側沒有相鄰的VD圖案、V0圖案、與V0圖案相關的M0軌跡圖案或VG圖案時，使用水平翻轉變體824沒有限制。

在圖8C中，基礎候選布局單元832具有偶數標準單元高度的單元高度（例如，2H的單元高度），並可用於左下角的放置位置為某種放置類型（例如，在本示例中標記為數字1的第一放置類型）的情境。因此，在這個單元高度為2H的示例中，左上角的放置位置將是不同放置類型的翻轉版本（例如，在本示例中標記為翻轉數字2的翻轉第二放置類型）。在一些實施例中，基礎候選布局單元832的垂直翻轉變體834（例如，相對於X軸翻轉，由標有「MX」的箭頭指示）可用於左下角的放置位置為另一種放置類型的情境。

圖9A是根據一些實施例的布局計劃900A示例一部分的簡化布局圖。在圖9A中，布局計劃900A包括多個放置位置，如圖6中類似所示，其中每個帶有數字1、2、垂直翻轉1或垂直翻轉2的矩形框代表不同放置類型的放置位置。圖9A中的各種布局單元被用作非限制性示例，以說明如何根據圖8A至圖8C中的示例將布局單元及其變體相對於放置位置進行放置。

在圖9A中，第一基礎布局單元910用於左側邊緣放置位置為第一放置類型的一組放置集合。在本示例中，第一基礎布局單元910的單元寬度為5 CPP，單元高度為1 H。在一些實施例中，基於第一基礎布局單元910的布局單元912也可用於左側邊緣放置位置為第一放置類型的情境。在一些實施例中，基於垂直翻轉第一基礎布局單元910的布局單元914可用於左側邊緣放置位置為翻轉第一放置類型的情境。在一些實施例中，基於水平翻轉第一基礎布局單元910的布局單元916可用於左側邊緣放置位置為第一放置類型的情境。此外，在一些實施例中，基於垂直翻轉布局單元916的布局單元918可用於左側邊緣放置位置為翻轉第一放置類型的情境。

此外，在本示例中，第二基礎布局單元920用於左側邊緣放置位置為第二放置類型的一組放置集合。在本示例中，第二基礎布局單元920的單元寬度為5 CPP，單元高度為1 H。在一些實施例中，基於垂直翻轉第二基礎布局單元920的布局單元922可用於左側邊緣放置位置為翻轉第二放置類型的情境。在一些實施例中，基於水平翻轉第二基礎布局單元920的布局單元924和926可用於左側邊緣放置位置為第二放置類型的情境。此外，在一些實施例中，基於垂直翻轉布局單元926的布局單元928可用於左側邊緣放置位置為翻轉第二放置類型的情境。

在一些實施例中，根據圖9A中的示例，對於單元寬度為5 CPP且單元高度為1 H的電路單元，候選布局單元至少包括左側邊緣放置位置為第一放置類型的第一基礎布局單元910和左側邊緣放置位置為第二放置類型的第二基礎布局單元920。同時，水平翻轉的第一基礎布局單元（例如布局單元916）也可用於左側邊緣放置位置為第一放置類型的情況；而水平翻轉的第二基礎布局單元（例如布局單元926）也可用於左側邊緣放置位置為第二放置類型的情況。也就是說，在一些實施例中，為了配合圖6中的放置位置並滿足圖5A和圖5B示例中所示的限制和指導原則，為一個電路單元（寬度：5 CPP，高度：1 H）準備了四種變體的布局單元。

圖9B是根據一些實施例的布局計劃900B示例一部分的簡化布局圖。在圖9B中，布局計劃900B包括多個放置位置，類似於參照圖6所示，其中每個帶有數字1、2、垂直翻轉1或垂直翻轉2的矩形框代表一個放置位置。圖9B中的各種布局單元被用作非限制性示例，以說明如何根據圖8A至圖8C中的示例，將布局單元及其變體放置在放置位置上。

在圖9B中，基礎布局單元960用於左下角邊緣放置位置為第一放置類型的一組放置集合。在本示例中，基礎布局單元960的單元寬度為9 CPP，單元高度為2 H。在一些實施例中，基於基礎布局單元960的布局單元962也可用於左下角邊緣放置位置為第一放置類型且左上角邊緣放置位置為翻轉第二放置類型的情境。在一些實施例中，基於垂直翻轉基礎布局單元960的布局單元964可用於左下角邊緣放置位置為翻轉第二放置類型的情境。在一些實施例中，基於水平翻轉基礎布局單元960的布局單元976可用於左下角邊緣放置位置為第一放置類型的情境。此外，在一些實施例中，基於垂直翻轉布局單元970的布局單元972和974可用於左下角邊緣放置位置為第二放置類型的情境。

在一些實施例中，根據圖9B中的示例，對於單元寬度為9 CPP且單元高度為2 H的電路單元，候選布局單元至少包括左下角邊緣放置位置為第一放置類型的基礎布局單元（例如基礎布局單元960）和左下角邊緣放置位置為第二放置類型的垂直翻轉基礎布局單元（例如布局單元964）。也就是說，在一些實施例中，為了配合圖6中的放置位置並滿足圖5A和圖5B中的限制示例，為一個電路單元（寬度：9 CPP，高度：2 H）準備了兩種變體的布局單元。

圖10A是根據一些實施例的及或反（AOI）邏輯1000A的電路圖。在圖10A中，AOI邏輯1000A包括P型電晶體1012、1014、1016和1018以及N型電晶體1022、1024、1026和1028。在圖10A中，P型電晶體1012的第一汲極/源極端子電性耦合到第一電源（標記為VDD）。P型電晶體1012的第二汲極/源極端子電性耦合到P型電晶體1014的第一汲極/源極端子。P型電晶體1014的第二汲極/源極端子電性耦合到AOI邏輯1000A的輸出端子ZN。P型電晶體1016的第一汲極/源極端子電性耦合到第一電源。P型電晶體1016的第二汲極/源極端子電性耦合到P型電晶體1018的第一汲極/源極端子和P型電晶體1014的第一汲極/源極端子。P型電晶體1018的第二汲極/源極端子電性耦合到輸出端子ZN。

此外，N型電晶體1022的第一汲極/源極端子電性耦合到輸出端子ZN。N型電晶體1022的第二汲極/源極端子電性耦合到N型電晶體1024的第一汲極/源極端子。N型電晶體1024的第二汲極/源極端子電性耦合到第二電源（標記為GND）。N型電晶體1026的第一汲極/源極端子電性耦合到輸出端子ZN。N型電晶體1026的第二汲極/源極端子電性耦合到N型電晶體1028的第一汲極/源極端子。N型電晶體1028的第二汲極/源極端子電性耦合到第二電源。

在圖10A中，P型電晶體1014和N型電晶體1022的閘極端子電性耦合到AOI邏輯1000A的輸入端子A1。P型電晶體1018和N型電晶體1024的閘極端子電性耦合到AOI邏輯1000A的輸入端子A2。P型電晶體1012和N型電晶體1026的閘極端子電性耦合到AOI邏輯1000A的輸入端子B1。P型電晶體1016和N型電晶體1028的閘極端子電性耦合到AOI邏輯1000A的輸入端子B2。因此，AOI邏輯1000A配置為基於表達式ZN = /（A1A2 + B1B2）執行邏輯運算。

圖10B至圖10D是根據一些實施例的圖10A中AOI邏輯1000A的候選布局單元的布局圖。圖10B至圖10D包括其中使用的各種類型布局圖案的圖例，這些圖例與圖4A中呈現的圖例相同，因此省略詳細描述。在一些實施例中，圖10B至圖10D中的候選布局單元滿足基於圖7B至圖7E中各種示例組合的限制。在一些實施例中，AOI邏輯1000A的多個候選布局單元可用於具有最左（或左下）邊緣放置位置為第一放置類型或第二放置類型，如圖6中的示例所示，並參考圖7A至圖9B中的示例。

在圖10B中，布局單元1000B具有5 CPP的單元寬度和1 H的單元高度。布局單元1000B符合基於圖7B和圖7D示例的限制組合。布局單元1000B也符合基於圖7B和圖7E示例的限制組合。在此示例中，布局單元1000B包括對應於圖10A中輸入端子A1、A2、B1和B2的VG圖案1012、1014、1016和1018。在此示例中，布局單元1000B還包括對應於圖10A中輸出端子ZN的M1導電線圖案1022。

在圖10C中，布局單元1000B具有3 CPP的單元寬度和2 H的單元高度。布局單元1000C符合基於圖7C和圖7D示例的限制組合。在此示例中，布局單元1000C包括對應於圖10A中輸入端子A1、A2、B1和B2的VG圖案1032、1034、1036和1038。在此示例中，布局單元1000C還包括對應於圖10A中輸出端子ZN的M1導電線圖案1042。

在圖10D中，布局單元1000D具有5 CPP的單元寬度和1 H的單元高度。布局單元1000D符合基於圖7C和圖7E示例的限制組合。在此示例中，布局單元1000D包括對應於圖10A中輸入端子A1、A2、B1和B2的VG圖案1052、1054、1056和1058。在此示例中，布局單元1000D還包括對應於圖10A中輸出端子ZN的M1導電線圖案1062。

圖11A是根據一些實施例的NAND邏輯1100A的電路圖。在圖11A中，NAND邏輯1100A包括P型電晶體1112和1114以及N型電晶體1116和1118。在圖11A中，P型電晶體1112的第一汲極/源極端子和P型電晶體1114的第一汲極/源極端子電性耦合到第一電源（標記為VDD）。P型電晶體1112的第二汲極/源極端子和P型電晶體1114的第二汲極/源極端子電性耦合到NAND邏輯1100A的輸出端子ZN。N型電晶體1116的第一汲極/源極端子電性耦合到輸出端子ZN。N型電晶體1116的第二汲極/源極端子電性耦合到N型電晶體1118的第一汲極/源極端子。N型電晶體1118的第二汲極/源極端子電性耦合到第二電源（標記為GND）。

在圖11A中，P型電晶體1112和N型電晶體1116的閘極端子電性耦合到NAND邏輯1100A的輸入端子A1。P型電晶體1114和N型電晶體1118的閘極端子電性耦合到NAND邏輯1100A的輸入端子A2。因此，NAND邏輯1100A配置為基於表達式ZN = /A1A2執行邏輯運算。

圖11B至圖11C是根據一些實施例的圖11A中NAND邏輯1100A的候選布局單元的布局圖。圖11B至圖11C包括其中使用的各種類型布局圖案的圖例，這些圖例與圖4A中呈現的圖例相同，因此省略詳細描述。在一些實施例中，圖11B至圖11C中的候選布局單元滿足基於圖7B至圖7E中各種示例組合的限制。在一些實施例中，NAND邏輯1100A的多個候選布局單元可用於具有最左邊緣放置位置為第一放置類型或第二放置類型，如圖6中的示例所示，並參考圖7A至圖9B中的示例。

在圖11B中，布局單元1100B具有3 CPP的單元寬度和1 H的單元高度。布局單元1100B符合基於圖7B和圖7D示例的限制組合、基於圖7B和圖7E示例的限制組合，或基於圖7C和圖7D示例的限制組合。在此示例中，布局單元1100B包括對應於圖11A中輸入端子A1和A2的VG圖案1122和1124。在此示例中，布局單元1100B還包括對應於圖11A中輸出端子ZN的M0導電線圖案1132。

在圖11C中，布局單元1100C具有3 CPP的單元寬度和1 H的單元高度。布局單元1100C符合基於圖7C和圖7E示例的限制組合。在此示例中，布局單元1100C包括對應於圖11A中輸入端子A1和A2的VG圖案1142和1144。在此示例中，布局單元1100C還包括對應於圖11A中輸出端子ZN的M0導電線圖案1152。

圖12A是根據一些實施例的簡化布局計劃實例1200A的圖。在圖12A中，布局計劃實例1200A包括多個布局單元，其包括閘極圖案和對應的VD圖案（未標記）。在圖12A中，基於圖6中示例的放置位置和限制，並參考圖7A至圖11C中的實施示例，鄰近單元邊界的VD圖案排列在具有沿單元邊界呈鋸齒狀的區域1210內，滿足圖5A中所示的限制和指導原則。

圖12B是根據一些實施例的簡化布局計劃實例1200B的圖。在圖12B中，布局計劃實例1200B包括多個布局單元，其包括閘極圖案和對應的VG圖案（未標記）。在圖12B中，基於圖6中示例的放置位置和限制，並參考圖7A至圖11C中的實施示例，鄰近單元邊界的VG圖案排列在具有沿單元邊界呈鋸齒狀的區域1220內，滿足圖5A中所示的限制和指導原則。

圖13是根據一些實施例的用於生成半導體裝置布局計劃（layout plan）的方法1300的流程圖。在一些實施例中，方法1300的各種操作對應於圖6至圖12B中各種示例的各種組合，以滿足基於圖5A和圖5B中所示的各種特徵的鋸齒狀圖案的限制或指導原則。在一些實施例中，方法1300對應於基於圖15中所示的EDA系統1500和/或圖16中所示的積體電路（IC）製造系統1600的全部或部分執行的一或多個操作。如圖13所示，方法1300包括方塊1310至1330。

在方塊1310，第一布局單元（例如，圖5A至圖5B中的布局單元510或布局單元520）被放置在布局計劃（例如，布局計劃500）中。在一些實施例中，第一布局單元表示第一電路單元，包括表示第一金屬化層的第一金屬線區域中第一一個或多個導電線的第一一個或多個導電線圖案（例如，M0層的M0圖案），並包括表示第一金屬化層下第一一個或多個通孔結構的第一一個或多個通孔圖案（例如，VD層的VD圖案或VG層的VG圖案）。

在方塊1320，第二布局單元（例如，圖5A至圖5B中的布局單元520或布局單元530）被放置在布局計劃（例如，布局計劃500）中。在一些實施例中，第二布局單元表示第二電路單元，並在它們之間的單元邊界處與第一布局單元相鄰。在一些實施例中，第二布局單元包括表示第一金屬化層的第二金屬線區域中第二一個或多個導電線的第二一個或多個導電線圖案（例如，M0層的M0圖案），並包括表示第一金屬化層下第二一個或多個通孔結構的第二一個或多個通孔圖案（例如，VD層的VD圖案或VG層的VG圖案）。在一些實施例中，第一金屬線區域和第二金屬線區域由沿單元邊界延伸的共享空間間隔開。

在一些實施例中，基於第一一個或多個通孔圖案和第二一個或多個通孔圖案屬於布局計劃中第一金屬化層和汲極/源極導電層之間的第一通孔層（例如，VD層的VD圖案），第一一個或多個通孔圖案和第二一個或多個通孔圖案位於具有沿單元邊界的第一鋸齒狀圖案的第一區域內（例如，圖5A中的第一區域542）。在一些實施例中，基於第一一個或多個通孔圖案和第二一個或多個通孔圖案屬於布局計劃中第一金屬化層和閘極層之間的第二通孔層（例如，VG層的VG圖案），第一一個或多個通孔圖案和第二一個或多個通孔圖案位於具有沿單元邊界的第二鋸齒狀圖案的第二區域內（例如，圖5A中的第二區域546）。

在方塊1330，包括第一布局單元和第二布局單元的布局計劃被儲存到處理裝置的記憶體中（例如，圖15中的EDA系統1500）。

在一些實施例中，單元邊界沿第一方向延伸，且第一金屬線區域和第二金屬線區域基於沿與第一方向不同的第二方向的金屬化間距（例如，圖5A中的M0間距）而配置。在一些實施例中，基於第一一個或多個通孔圖案和第二一個或多個通孔圖案屬於布局計劃中第一金屬化層和汲極/源極導電層之間的第一通孔層（例如，VD層的VD圖案），第一一個或多個通孔圖案和第二一個或多個通孔圖案基於大於金屬化間距的第一最小通孔間距（例如，圖5A中的VD間距'）而配置。在一些實施例中，基於第一一個或多個通孔圖案和第二一個或多個通孔圖案屬於布局計劃中第一金屬化層和閘極層之間的第二通孔層（例如，VG層的VG圖案），第一一個或多個通孔圖案和第二一個或多個通孔圖案基於大於金屬化間距的第二最小通孔間距（例如，圖5A中的VG間距'）而配置。

在一些實施例中，布局計劃閘極層中的一個或多個閘極圖案（例如，圖5A中的PO圖案）基於沿第一方向的閘極間距（例如，圖5A中的1 CPP）而配置。在一些實施例中，第一最小通孔間距（例如，圖5A中的VD間距'）是至少金屬化間距的兩倍或至少閘極間距中的一個。在一些實施例中，第二最小通孔間距（例如，圖5A中的VG間距'）是至少金屬化間距的兩倍或至少閘極間距中的一個。

在一些實施例中，第一布局單元還包括屬於第一金屬化層（例如，M0層）之上的第二金屬化層（例如，M1層）的第三金屬線區域與第一金屬線區域之間的第三通孔層的第三個或多個通孔圖案（例如，圖5A中布局單元520的V0圖案）；且第二布局單元還包括屬於第三通孔層的第四個或多個通孔圖案（例如，圖5A中布局單元530的V0圖案）。在一些實施例中，第三個或多個通孔圖案與第四個或多個通孔圖案基於至少大於金屬化間距的第三最小通孔間距（例如，圖5A中的V0間距'）而間隔開。在一些實施例中，第三最小通孔間距是至少金屬化間距的兩倍或至少閘極間距中的一個。

在一些實施例中，第一布局單元還包括第二金屬化層（例如，M1層）的第三導電線圖案（例如，圖5A中布局單元520的M1圖案），第二布局單元還包括第二金屬化層的第四導電線圖案（例如，圖5A中布局單元530的M1圖案），且第三導電線圖案和第四導電線圖案沿第二方向對齊。在一些實施例中，第三導電線圖案和第四導電線圖案基於沿第二方向且大於金屬化間距的最小端對端距離（例如，圖5A中的M1 EtE'）而配置。

在一些實施例中，第一布局單元和第二布局單元包括CMD圖案（例如，圖5B中的CMD圖案552）的部分，用於定義第一電路單元的第一一個或多個汲極/源極導電結構和第二電路單元的第二一個或多個汲極/源極導電結構。在一些實施例中，CMD圖案沿單元邊界具有第三鋸齒狀圖案。在一些實施例中，第一布局單元和第二布局單元包括CPO圖案（例如，圖5B中的CPO圖案556）的部分，用於定義第一電路單元的第一一個或多個閘極結構和第二電路單元的第二一個或多個閘極結構。在一些實施例中，CPO圖案沿單元邊界具有第四鋸齒狀圖案。

圖14是根據一些實施例的用於半導體裝置產生布局計劃的方法1400的流程圖。在一些實施例中，方法1400的各種操作對應於圖6至圖12B中各種示例的各種組合，以滿足基於圖5A和圖5B中所示的各種特徵的鋸齒狀圖案的限制或指導原則。在一些實施例中，方法1400對應於基於圖15中所示的EDA系統1500和/或圖16中所示的積體電路（IC）製造系統1600全部或部分執行的一或多個操作。如圖14所示，方法1400包括方塊1410至1430。

在方塊1410，從布局計劃的多個放置位置（例如，圖6中的多個放置位置600）中獲得一組放置位置（例如，圖6中的一組放置位置630），用於指示目標電路單元的目標布局單元。在一些實施例中，布局計劃的多個放置位置中的每一個沿第一方向的寬度對應於布局計劃的閘極間距（例如，圖6中的1 CPP），沿第二方向的高度對應於布局計劃的標準單元高度（例如，圖6中的1 H）。在一些實施例中，多個放置位置包括第一行放置位置（例如，行612、614或616），包括沿第一方向交替排列的第一放置類型的第一放置位置和第二放置類型的第二放置位置，可用於以標稱形式放置標準單元高度的標準布局單元。在一些實施例中，多個放置位置包括第二行放置位置（例如，行615或617），包括沿第一方向交替排列的翻轉第一放置類型的第三放置位置和翻轉第二放置類型的第四放置位置，可用於以翻轉形式放置標準布局單元，該翻轉形式對應於沿第一方向的軸鏡像標稱形式。在一些實施例中，目標布局單元具有標準單元高度的單元高度，或目標布局單元具有標準單元高度兩倍的單元高度。

在一些實施例中，如圖5A和圖5B中的示例所示，沿第一行和第二行之間的邊界定義一個共享空間，該共享空間在布局計劃的第一金屬化層中沒有任何布局圖案。在一些實施例中，如圖6中的非限制性示例所示，第一行放置位置的第一放置位置與第二行放置位置的第四放置位置相鄰。在一些實施例中，如圖6中的非限制性示例所示，第一行放置位置的第二放置位置與第二行放置位置的第三類型放置位置相鄰。在一些實施例中，第一放置類型表示容納布局計劃的第一金屬化層下方的過孔圖案，該過孔圖案位於對應放置位置的反向第二方向側相鄰。在一些實施例中，第二放置類型表示禁止在布局計劃的第一金屬化層下方有任何過孔圖案位於對應放置位置的反向第二方向側相鄰。

在方塊1420，基於一組放置位置中反向第一方向的邊緣放置位置（例如，最左邊的邊緣放置位置）的放置位置類型，將與目標電路單元相關的多個候選布局單元中的一個放置為目標布局單元在一組放置位置上，如圖6中的非限制性示例所述，其中候選布局單元是根據圖7A至圖11C中的示例準備的。

在一些實施例中，與目標電路單元相關的多個候選布局單元包括一個候選布局單元，該候選布局單元包括沿第一方向交替排列的第一一個或多個布局區域和第二一個或多個布局區域，且第一一個或多個布局區域和第二一個或多個布局區域中的每一個對應於一個相應的放置位置。

在一些實施例中，第一一個或多個布局區域中的每一個是基於容納布局計劃的第一金屬化層下方的過孔圖案，這些過孔圖案位於候選布局單元相對於第二方向的相對側相鄰；第二一個或多個布局區域中的每一個是基於禁止在布局計劃的第一金屬化層下方有任何過孔圖案位於候選布局單元相對於第二方向的相對側相鄰。

在一些實施例中，第一一個或多個布局區域中的每一個是基於容納布局計劃的第一金屬化層下方的第一過孔圖案，該第一過孔圖案位於候選布局單元的第一側相鄰，並禁止在布局計劃的第一金屬化層下方有任何過孔圖案位於候選布局單元的第二側相鄰。在一些實施例中，第二一個或多個布局區域中的每一個是基於容納布局計劃的第一金屬化層下方的第二過孔圖案，該第二過孔圖案位於候選布局單元的第二側相鄰，並禁止在布局計劃的第一金屬化層下方有任何過孔圖案位於候選布局單元的第一側相鄰。在一些實施例中，候選布局單元的第一側和候選布局單元的第二側相對於第二方向是相對的側面。

在一些實施例中，過孔圖案位於布局計劃的第一金屬化層和第一一個或多個汲極/源極導電層之間（例如，圖5A中的VD圖案）。在一些實施例中，過孔圖案位於布局計劃的第一金屬化層和第一一個或多個閘極層之間（例如，圖5A中的VG圖案）。

在方塊1430，將包含布局單元的布局計劃儲存到處理裝置的記憶體中（例如，圖15中的EDA系統1500）。

圖15是根據一些實施例的EDA系統1500的方塊圖。在一些實施例中，EDA系統1500包括自動放置及佈線（automatic placement and routing，APR）系統。本文中描述的關於布局單元放置的方法可實施，例如使用EDA系統1500，根據一些實施例。

在一些實施例中，EDA系統1500為包括硬體處理器1502及記憶體1504的通用運算裝置，記憶體1504包括非暫時性電腦可讀儲存媒體。記憶體1504等被編碼有，亦即，儲存，電腦程式碼1506，亦即，一組可執行指令。硬體處理器1502對指令1506的執行表示（至少部分地）實施根據一或多個實施例的本文所述之部分或所有方法（在下文中，所述過程及/或方法）的EDA工具。

處理器1502經由匯流排1508電耦合至記憶體1504。處理器1502亦藉由匯流排1508電耦合至I/O（input/output）介面1510。網路介面1512亦經由匯流排1508電連接至處理器1502。網路介面1512連接至網路1514，使得處理器1502及記憶體1504能夠經由網路1514連接至外部元件。處理器1502經配置以執行編碼於記憶體1504中的電腦程式碼1506，以使系統1500可用於執行所述過程及/或方法的一部分或全部。在一或多個實施例中，處理器1502為中央處理單元（central processing unit，CPU）、多處理器、分散式處理系統、特定應用積體電路（application specific integrated circuit，ASIC）及/或合適的處理單元。

在一或多個實施例中，記憶體1504為電子、磁性、光學、電磁、紅外及/或半導體系統（或設備或裝置）。例如，記憶體1504包括半導體或固態記憶體、磁帶、可移動電腦碟片、隨機存取記憶體（random access memory，RAM）、唯讀記憶體（read-only memory，ROM）、硬磁碟及/或光碟。在使用光碟的一或多個實施例中，記憶體1504包括光碟唯讀記憶體（compact disk-read only memory，CD-ROM）、光碟讀取/寫入（compact disk-read/write，CD-R/W）及/或數位影音光碟（digital video disc，DVD）。

在一或多個實施例中，記憶體1504儲存電腦程式碼1506，該電腦程式碼1506被配置為使系統1500（其中這種執行表示（至少部分地）EDA工具）可用於執行所述過程及/或方法的一部分或全部。在一或多個實施例中，記憶體1504亦儲存有助於執行所述過程及/或方法的一部分或全部的資訊。在一或多個實施例中，記憶體1504儲存標準單元庫1507，這些標準單元包含如本文中所揭露的這些標準單元。在一或多個實施例中，記憶體1504儲存對應於本文中所揭露的一個或多個布局的一個或多個布局圖1509。

EDA系統1500包括I/O介面1510。I/O介面1510耦接至外部電路。在一或多個實施例中，I/O介面1510包括用於向處理器1502傳送資訊及命令的鍵盤、小鍵盤（keypad）、滑鼠、軌跡球、觸控板、觸控螢幕及/或游標方向鍵。

EDA系統1500亦包括耦接至處理器1502的網路介面1512。網路介面1512允許系統1500與網路1514通信，一或多個其他電腦系統連接至該網路。網路介面1512包括無線網路介面，諸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，諸如ETHERNET、USB或IEEE-1364。在一或多個實施例中，所述過程及/或方法的一部分或全部在兩個或更多個系統1500中實施。

系統1500經配置以透過I/O介面1510接收資訊。透過I/O介面1510接收的資訊包括用於由處理器1502處理的指令、資料、設計規則、標準單元庫及/或其他參數中的一或多者。該資訊經由匯流排1508傳送至處理器1502。EDA系統1500經配置以透過I/O介面1510接收與UI相關的資訊。該資訊作為使用者介面（user interface，UI）1542儲存於記憶體1504中。

在一些實施例中，所述過程及/或方法的一部分或全部被實現為供處理器執行的獨立軟體應用。在一些實施例中，所述過程及/或方法的一部分或全部被實現為作為附加軟體應用的一部分的軟體應用。在一些實施例中，所述過程及/或方法的一部分或全部被實現為軟體應用的外掛程式。在一些實施例中，所述過程及/或方法中的至少一個被實現為作為EDA工具的一部分的軟體應用。在一些實施例中，所述過程及/或方法的一部分或全部被實現為EDA系統1500使用的軟體應用。在一些實施例中，包括標準單元的布局圖使用諸如可從益華設計系統（CADENCE DESIGN SYSTEMS）公司獲得的VIRTUOSO®之類的工具或其他合適的布局生成工具來生成。

在一些實施例中，所述過程被實現為儲存於非暫時性電腦可讀記錄媒體中的程式的功能。非暫時性電腦可讀記錄媒體的實例包括但不限於外部/可移動及/或內部/內置儲存或記憶單元，例如以下中的一或多者：光碟，例如DVD；磁碟，例如硬碟；半導體記憶體，例如ROM、RAM、記憶卡；及類似物。

圖16為根據一些實施例的積體電路（integrated circuit，IC）製造系統1600及與其相關聯之IC製造流程的方塊圖。在一些實施例中，基於布局圖，使用製造系統1600來製作以下各項中的至少一者：（A）一或多個半導體掩模；或（B）半導體積體電路之層中的至少一個組件。

在圖16中，IC製造系統1600包括諸如設計端1620、掩模製造端1630和IC製造公司/IC製造商（晶圓廠）1650等實體，這些實體在與製造IC裝置1660相關的設計、開發和製造週期及/或服務中彼此交互。系統1600中的實體通過通信網路（communications network）連接。在一些實施例中，通信網路是單一網路。在一些實施例中，通信網路是各種不同的網路，例如內部網路（intranet）和網際網路（Internet）。通信網路包括有線和/或無線通信通道。每個實體與一或多個其他實體交互，並向一或多個其他實體提供服務和/或從一或多個其他實體接收服務。在一些實施例中，設計端1620、掩模製造端1630和IC晶圓廠1650中的兩個或更多個由單一較大公司擁有。在一些實施例中，設計端1620、掩模製造端1630和IC晶圓廠1650中的兩個或更多個共存於共同設施中並使用共同資源。

設計端1620（或設計團隊）生成IC設計布局圖1622。IC設計布局圖1622包括為IC裝置1660設計的各種幾何圖案。所述幾何圖案對應於構成欲被製作的IC裝置1660的各種組件的金屬層、氧化物層或半導體層的圖案。各種層進行組合以形成各種IC特徵。舉例而言，IC設計布局圖1622的一部分包括欲被形成於半導體基底（例如，矽晶圓）中的例如主動區、閘極電極、源極及汲極、層間互連的金屬線或通孔以及用於接合襯墊的開口等各種IC特徵，以及設置於半導體基底上的各種材料層。設計端1620實施適當的設計程序以形成IC設計布局圖1622。設計程序包括邏輯設計、實體設計或布局與繞線中的一或多者。IC設計布局圖1622以具有幾何圖案資訊的一或多個數據檔案呈現。例如，IC設計布局圖1622可以GDSII檔案格式或DFII檔案格式表示。

掩模製造端1630包括資料準備1632和掩模製造1644。掩模製造端1630使用IC設計布局圖1622來製造一或多個掩模1645，以用於根據IC設計布局圖1622製造IC裝置1660的各個層。掩模製造端1630執行掩模資料準備1632，其中IC設計布局圖1622被轉換為代表性數據檔案（representative data file，RDF）。掩模資料準備1632將RDF提供給掩模製造1644。掩模製造1644包括掩模寫入器。掩模寫入器將RDF轉換為基底上的影像，例如掩模1645（網線（reticle））或半導體晶圓1653。IC設計布局圖1622由掩模資料準備1632操縱以符合掩模寫入器的特定特性和/或IC晶圓廠1650的要求。在圖16中，掩模資料準備1632和掩模製造1644被示為單獨的元素。在一些實施例中，掩模資料準備1632和掩模製造1644可統稱為掩模資料準備。

在一些實施例中，掩模資料準備1632包括光學近接性校正（optical proximity correction，OPC），其使用微影術增強技術來補償影像誤差，諸如可產生自繞射、干涉、其他製程效應及類似者的影像誤差。OPC調整IC設計布局圖1622。在一些實施例中，掩模資料準備1632包括進一步的解析度增強技術（resolution enhancement techniques，RET），諸如離軸照明、子解析度輔助特徵、相移掩模、其他適合的技術及類似者或其組合。在一些實施例中，反向微影技術（inverse lithography technology，ILT）亦經使用，該技術將OPC作為反向成像問題處置。

在一些實施例中，掩模資料準備1632包括掩模規則檢查器（mask rule checker，MRC），其檢查已在OPC中經過處理的IC設計布局圖1622，使用一組掩模創建規則，這些規則包含某些幾何和/或連接性限制，以確保足夠的餘裕，考慮半導體製造製程的可變性等。在一些實施例中，MRC修改IC設計布局圖1622以補償掩模製造1644期間的光刻實現效應，這可能會撤銷OPC執行的部分修改，以滿足掩模創建規則。

在一些實施例中，掩模資料準備1632包括微影製程檢查（lithography process checking，LPC），其模擬將由IC晶圓廠1650實施以製造IC裝置1660的處理。LPC基於IC設計布局圖1622來模擬此處理，以創建模擬製造的裝置，如IC裝置1660。LPC模擬中的處理參數可包括與IC製造循環的各種製程相關聯的參數、與用於製造IC的工具相關聯的參數及/或製造製程的其他態樣。LPC考慮到了各種因素，諸如，空間影像對比度、焦深（depth of focus，DOF）、遮罩誤差增強因素（mask error enhancement factor，MEEF）、其他適當因素，及其類似者或其組合。在一些實施例中，在LPC已創建了模擬製造的裝置之後，若模擬裝置的形狀不夠接近以致不滿足設計規則，則重複OPC及/或MRC以進一步改進IC設計布局圖1622。

應理解，為清楚起見，已簡化了掩模資料準備1632的以上描述。在一些實施例中，資料準備1632包括額外特徵，諸如用於根據製造規則修改IC設計布局圖1622的邏輯操作（logic operation，LOP）。另外，在資料準備1632期間對IC設計布局圖1622施加之過程可按各種不同次序來執行。

在掩模資料準備1632之後和掩模製造1644期間，基於修改的IC設計布局圖1622製造掩模1645或一組掩模1645。在一些實施例中，掩模製造1644包括基於IC設計布局圖1622執行一個或多個光刻曝光。在一些實施例中，電子束（e-beam）或多個e-beam的機制用於基於修改的IC設計布局圖1622在掩模（光掩模或掩模版）1645上形成圖案。掩模1645可用各種技術形成。在一些實施例中，掩模1645使用二元技術形成。在一些實施例中，掩模圖案包括不透明區域和透明區域。用於曝光已塗覆在晶圓上的圖像敏感材料層（例如，光致抗蝕劑）的輻射束，如紫外（UV）束，被不透明區域阻擋並透過透明區域。在一個示例中，掩模1645的二元掩模版本包括透明基底（例如，熔融石英）和塗覆在二元掩模的不透明區域中的不透明材料（例如，鉻）。在另一示例中，使用相移技術形成掩模1645。在掩模1645的相移掩模（PSM）版本中，在相移掩模上形成的圖案中的各種特徵被配置為具有適當的相位差以提高解析度和成像品質。在各種示例中，相移掩模可以是衰減PSM或交替PSM。由掩模製造1644產生的掩模用於多種製程。例如，這樣的掩模用於離子注入製程中以在半導體晶圓1653中形成各種摻雜區域，用於蝕刻製程中以在半導體晶圓1653中形成各種蝕刻區域，和/或用於其他合適的製程中。

IC製造公司1650為IC製造業務，其包含一個或多個用於製造各種不同IC產品的製造設施。在一些實施例中，IC製造公司1650為半導體代工廠。例如，可能存在用於多個IC產品的前端製造（前端製程（front-end-of-line，FEOL）製造）的製造設施，而第二製造設施可以提供後端製造以供IC產品的互連及封裝（後端製程（back-end-of-line，BEOL）製造），且第三製造設施可以為代工業務提供其他服務。

IC製造公司1650包括製造工具1652，其配置為在半導體晶圓1653上執行各種製造操作，使得根據掩模（例如，掩模1645）製造IC裝置1660。在各種實施例中，製造工具1652包括以下各項之一或多者：晶圓步進器、離子植入器、光阻塗佈器、製程腔室（例如CVD腔室或LPCVD熔爐）、CMP系統、電漿蝕刻系統、晶圓清洗系統，或能夠執行如本文所述之一或多個合適製造製程的其他製造設備。

IC製造公司1650使用由掩模製造端1630製造的掩模1645來製造IC裝置1660。因此，IC製造公司1650至少間接地使用IC設計布局圖1622來製造IC裝置1660。在一些實施例中，半導體晶圓1653由IC製造公司1650使用掩模1645製造以形成IC裝置1660。在一些實施例中，IC製造包括至少間接地基於IC設計布局圖1622進行一次或多次光刻曝光。半導體晶圓1653包括矽基底或其他適當的基底，其上形成有材料層。半導體晶圓1653進一步包括各種摻雜區、介電特徵、多級互連等（在隨後的製造步驟中形成）中的一個或多個。

根據本揭露的一個實施例，半導體裝置包括第一電路單元，其包括位於第一金屬化層的第一金屬化線區域中的第一一個或多個導電線，並包括位於第一金屬化層下方的第一一個或多個通孔結構。半導體裝置進一步包括第二電路單元，其與第一電路單元在它們之間的單元邊界處相鄰，第二電路單元包括位於第一金屬化層的第二金屬化線區域中的第二一個或多個導電線，並包括位於第一金屬化層下方的第二一個或多個通孔結構。第一金屬化線區域和第二金屬化線區域由沿著單元邊界延伸的共享空間分隔開。基於第一一個或多個通孔結構位於第一金屬化層與第一電路單元的第一一個或多個汲極/源極導電結構之間，以及第二一個或多個通孔結構位於第一金屬化層與第二電路單元的第二一個或多個汲極/源極導電結構之間，第一一個或多個通孔結構和第二一個或多個通孔結構位於沿著單元邊界具有第一鋸齒狀圖案的第一區域內。基於第一一個或多個通孔結構位於第一金屬化層與第一電路單元的第一一個或多個閘極結構之間，以及第二一個或多個通孔結構位於第一金屬化層與第二電路單元的第二一個或多個閘極結構之間，第一一個或多個通孔結構和第二一個或多個通孔結構位於沿著單元邊界具有第二鋸齒狀圖案的第二區域內。

在一些實施例中，所述單元邊界沿著第一方向延伸，所述第一金屬線區域和所述第二金屬線區域基於沿著與所述第一方向不同的第二方向的金屬化間距而配置，基於所述第一一個或多個通孔結構位於所述第一金屬化層與所述第一電路單元的所述第一一個或多個汲極/源極導電結構之間，以及所述第二一個或多個通孔結構位於所述第一金屬化層與所述第二電路單元的所述第二一個或多個汲極/源極導電結構之間，所述第一一個或多個通孔結構和所述第二一個或多個通孔結構基於大於所述金屬化間距的第一最小通孔間距而配置，以及基於所述第一一個或多個通孔結構位於所述第一金屬化層與所述第一電路單元的所述第一一個或多個閘極結構之間，以及所述第二一個或多個通孔結構位於所述第一金屬化層與所述第二電路單元的所述第二一個或多個閘極結構之間，所述第一一個或多個通孔結構和所述第二一個或多個通孔結構基於大於所述金屬化間距的第二最小通孔間距而配置。在一些實施例中，所述第一一個或多個閘極結構和所述第二一個或多個閘極結構基於沿著所述第一方向的閘極間距而配置，所述第一最小通孔間距為所述金屬化間距的至少兩倍或至少為所述閘極間距，以及所述第二最小通孔間距為所述金屬化間距的至少兩倍或至少為所述閘極間距。在一些實施例中，所述第一電路單元還包括位於所述第一金屬線區域與所述第一金屬化層上方的第二金屬化層的第三金屬線區域之間的第三一個或多個通孔結構，所述第二電路單元還包括位於所述第二金屬線區域與所述第二金屬化層的第四金屬線區域之間的第四一個或多個通孔結構，以及所述第三一個或多個通孔結構與所述第四一個或多個通孔結構基於至少大於所述金屬化間距的第三最小通孔間距而間隔開。在一些實施例中，所述第三最小通孔間距為所述金屬化間距的至少兩倍或至少為所述閘極間距。在一些實施例中，所述第一電路單元還包括所述第二金屬化層的第三導電線，所述第二電路單元還包括所述第二金屬化層的第四導電線，所述第三導電線和所述第四導電線沿著所述第二方向對齊，以及所述第三導電線和所述第四導電線基於沿著所述第二方向且大於所述金屬化間距的最小端對端距離而配置。在一些實施例中，所述第一一個或多個汲極/源極導電結構和所述第二一個或多個汲極/源極導電結構基於切割擴散上金屬圖案而間隔開，以及所述切割擴散上金屬圖案沿著所述單元邊界具有第三鋸齒狀圖案。在一些實施例中，所述第一一個或多個閘極結構和所述第二一個或多個閘極結構基於切割多晶矽圖案而間隔開，以及所述切割多晶矽圖案沿著所述單元邊界具有第四鋸齒狀圖案。

根據本揭露的另一個實施例，產生半導體裝置布局計劃的方法，包括在布局計劃中放置第一布局單元和在布局計劃中放置第二布局單元。第一布局單元指示第一電路單元，包括指示第一金屬化層的第一金屬化線區域中的第一一個或多個導電線的第一一個或多個導電線圖案，並包括指示第一金屬化層下方的第一一個或多個通孔結構的第一一個或多個通孔圖案。第二布局單元指示第二電路單元，在它們之間的單元邊界處與第一布局單元相鄰，包括指示第一金屬化層的第二金屬化線區域中的第二一個或多個導電線的第二一個或多個導電線圖案，並包括指示第一金屬化層下方的第二一個或多個通孔結構的第二一個或多個通孔圖案。該方法進一步包括將包含第一布局單元和第二布局單元的布局計劃儲存到處理裝置的記憶體中。第一金屬化線區域和第二金屬化線區域由沿著單元邊界延伸的共享空間分開。基於第一一個或多個通孔圖案和第二一個或多個通孔圖案屬於布局計劃中第一金屬化層與汲極/源極導電層之間的第一通孔層，第一一個或多個通孔圖案和第二一個或多個通孔圖案位於沿著單元邊界具有第一鋸齒狀圖案的第一區域內。基於第一一個或多個通孔圖案和第二一個或多個通孔圖案屬於布局計劃中第一金屬化層與閘極層之間的第二通孔層，第一一個或多個通孔圖案和第二一個或多個通孔圖案位於沿著單元邊界具有第二鋸齒狀圖案的第二區域內。

在一些實施例中，所述單元邊界沿著第一方向延伸，所述第一金屬線區域和所述第二金屬線區域基於沿著與所述第一方向不同的第二方向的金屬化間距而配置，基於所述第一一個或多個通孔圖案和所述第二一個或多個通孔圖案屬於所述布局計劃中所述第一金屬化層和所述汲極/源極導電層之間的所述第一通孔層，所述第一一個或多個通孔圖案和所述第二一個或多個通孔圖案基於大於所述金屬化間距的第一最小通孔間距而配置，以及基於所述第一一個或多個通孔圖案和所述第二一個或多個通孔圖案屬於所述布局計劃中所述第一金屬化層和所述閘極層之間的所述第二通孔層，所述第一一個或多個通孔圖案和所述第二一個或多個通孔圖案基於大於所述金屬化間距的第二最小通孔間距而配置。在一些實施例中，所述布局計劃的所述閘極層中的一個或多個閘極圖案基於沿著所述第一方向的閘極間距而配置，所述第一最小通孔間距為所述金屬化間距的至少兩倍或至少為所述閘極間距，以及所述第二最小通孔間距為所述金屬化間距的至少兩倍或至少為所述閘極間距。在一些實施例中，所述第一布局單元還包括屬於第三通孔層的第三一個或多個通孔圖案，所述第三通孔層位於所述第一金屬線區域與第二金屬化層的第三金屬線區域之間，所述第二金屬化層位於所述第一金屬化層之上，所述第二布局單元還包括屬於所述第三通孔層的第四一個或多個通孔圖案，以及所述第三一個或多個通孔圖案與所述第四一個或多個通孔圖案基於至少大於所述金屬化間距的第三最小通孔間距而間隔開。在一些實施例中，所述第三最小通孔間距為所述金屬化間距的至少兩倍或至少為所述閘極間距。在一些實施例中，所述第一布局單元還包括所述第二金屬化層的第三導電線圖案，所述第二布局單元還包括所述第二金屬化層的第四導電線圖案，所述第三導電線圖案和所述第四導電線圖案沿著所述第二方向對齊，以及所述第三導電線圖案和所述第四導電線圖案基於沿所述第二方向且大於所述金屬化間距的最小端對端距離而配置。在一些實施例中，所述第一布局單元和所述第二布局單元包括切割擴散上金屬圖案的部分，用於定義所述第一電路單元的第一一個或多個汲極/源極導電結構和所述第二電路單元的第二一個或多個汲極/源極導電結構，以及所述切割擴散上金屬圖案沿所述單元邊界具有第三鋸齒狀圖案。在一些實施例中，所述第一布局單元和所述第二布局單元包括切割多晶矽圖案的部分，用於定義所述第一電路單元的第一一個或多個閘極結構和所述第二電路單元的第二一個或多個閘極結構，以及所述切割多晶矽圖案沿所述單元邊界具有第四鋸齒狀圖案。

根據本揭露的另一個實施例，產生半導體裝置布局計劃的方法，包括從布局計劃的多個放置位置中獲取一組放置位置，用於指示目標電路單元的目標布局單元。布局計劃的多個放置位置中的每一個在第一方向上具有對應於布局計劃的閘極間距的寬度，在第二方向上具有對應於布局計劃的標準單元高度的高度。多個放置位置包括第一行放置位置，其包括第一放置類型的第一放置位置和第二放置類型的第二放置位置，沿第一方向以交替方式排列，可用於以標稱形式（nominal form）放置標準單元高度的標準布局單元。多個放置位置包括第二行放置位置，其包括翻轉第一放置類型的第三放置位置和翻轉第二放置類型的第四放置位置，沿第一方向以交替方式排列，可用於以翻轉形式（flipped form）放置標準布局單元，該翻轉形式對應於沿第一方向的軸鏡像標稱形式。在第一行和第二行之間的邊界沿定義共享空間，該共享空間在布局計劃的第一金屬化層中沒有任何布局圖案。第一行放置位置的第一放置位置與第二行放置位置的第四放置位置相鄰，第一行放置位置的第二放置位置與第二行放置位置的第三類型放置位置相鄰。第一放置類型表示容納布局計劃中第一金屬化層下方的通孔圖案，該通孔圖案位於對應放置位置的反向第二方向側相鄰。第二放置類型表示禁止在布局計劃中第一金屬化層下方有任何通孔圖案，該通孔圖案位於對應放置位置的反向第二方向側相鄰。該方法包括基於該組放置位置中反向第一方向的邊緣放置位置的放置位置類型，將與目標電路單元相關的多個候選布局單元中的一個作為目標布局單元放置在該組放置位置上。該方法進一步包括將包含布局單元的布局計劃儲存到處理裝置的記憶體中。

在一些實施例中，與所述目標電路單元相關聯的所述多個候選布局單元包括一個候選布局單元，所述候選布局單元包括沿所述第一方向以交替方式排列的第一一個或多個布局區域和第二一個或多個布局區域，所述第一一個或多個布局區域和所述第二一個或多個布局區域中的每一個對應於各自的放置位置，所述第一一個或多個布局區域中的每一個是基於容納所述布局計劃的所述第一金屬化層下方的放置在所述候選布局單元相對於所述第二方向的相對側的相鄰處的通孔圖案，以及所述第二一個或多個布局區域中的每一個是基於禁止在所述布局計劃的所述第一金屬化層下方放置位於所述候選布局單元相對於所述第二方向的相對側的相鄰處的任何通孔圖案。在一些實施例中，與所述目標電路單元相關聯的所述多個候選布局單元包括一個候選布局單元，所述候選布局單元包括沿所述第一方向以交替方式排列的第一一個或多個布局區域和第二一個或多個布局區域，所述第一一個或多個布局區域和所述第二一個或多個布局區域中的每一個對應於各自的放置位置，所述第一一個或多個布局區域中的每一個是基於容納所述布局計劃的所述第一金屬化層下方的放置在所述候選布局單元第一側的相鄰處的第一通孔圖案，並禁止在所述布局計劃的所述第一金屬化層下方放置位於所述候選布局單元第二側的相鄰處的任何通孔圖案，所述第二一個或多個布局區域中的每一個是基於容納所述布局計劃的所述第一金屬化層下方的放置在所述候選布局單元第二側的相鄰處的第二通孔圖案，並禁止在所述布局計劃的所述第一金屬化層下方放置位於所述候選布局單元第一側的相鄰處的任何通孔圖案，以及所述候選布局單元的所述第一側和所述候選布局單元的所述第二側相對於所述第二方向是相對的側面。在一些實施例中，所述目標布局單元具有標準單元高度的單元高度，或所述目標布局單元具有兩倍標準單元高度的單元高度。

上文已概述若干實施例或示例之特徵，使得所屬技術領域中具有通常知識者可較佳理解本揭露之態樣。所屬技術領域中具有通常知識者應瞭解，其可易於將本揭露用作設計或修改其他程序及結構之一基礎以執行相同於本文中所引入之實施例或示例之目的及/或達成相同於本文中所引入之實施例或示例之優點。所屬技術領域中具有通常知識者亦應認識到，此等等效建構不應背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇的情況下對本文作出各種改變、替換及變更。

100:半導體裝置110:電路巨集112、114、116:電路單元210:基底212:主動區214:閘極結構222:MD結構/金屬到汲極/源極結構300A、700B:第一布局單元300B、700C:第二布局單元300C、700D:第三布局單元300D、700E:第四布局單元300E、700F:第五布局單元302、306、352、362、372:單元邊界312、314、322、324、326、328、332、334、342、344、346、348、354、364、374、375:金屬化區域356、366、376:閘極圖案358、368、378:虛擬閘極圖案400:第一布局計劃410、420、430、510、520、530:布局單元412、422、425、426、432、434:導電線圖案414、424、427、428、436、438:通孔圖案442、552:CMD圖案446:CPO圖案500:布局計劃/第二布局計劃542:第一區域546:第二區域556:PO圖案/CPO圖案600、630:放置位置612、614、615、616、617:行620:目標布局單元622、624、626:VD圖案700A、960:基礎布局單元700G:第六布局單元700H:第七布局單元700I:第八布局單元701、701’、702、702’、703、703’、704、704’、705:布局區域712、714、716、718、722、724、728、732、734、738、1210、1220:區域746:M0導電軌道圖案812、822、832:基礎候選布局單元814、824:水平翻轉變體834:垂直翻轉變體900A、900B:布局計劃910:第一基礎布局單元912、914、916、918、922、924、926、928、962、964、970、972、974、1000B、1000C、1000D、1100B、1100C:布局單元920:第二基礎布局單元1000A:及或反邏輯/AOI邏輯1012、1014、1016、1018:P型電晶體/VG圖案1022:N型電晶體/M1導電線圖案1024、1026、1028、1116、1118:N型電晶體1032、1034、1036、1038、1052、1054、1056、1058、1122、1124、1142、1144:VG圖案1042、1062:M1導電線圖案1100A:NAND邏輯1112、1114:P型電晶體1132、1152:M0導電線圖案1200A、1200B:布局計劃實例1300、1400:方法1310、1320、1330、1410、1420、1430:方塊1500、1600:系統1502:處理器1504:記憶體1506:電腦程式碼/指令1507:標準單元庫1508:匯流排1509:布局圖1510:I/O介面1512:網路介面1514:網路1542:使用者介面1620:設計端1622:IC設計布局圖1630:掩模製造端1632:掩模資料準備/資料準備1644:掩模製造1645:掩模1650:IC晶圓廠/IC製造公司/IC製造商1652:製造工具1653:半導體晶圓1660:IC裝置A1、A2:輸入端子BM0、BM1:背面金屬化層BV0、BVD:背面通孔層CMD:切割擴散上金屬CPO:切割多晶矽GND:第二電源H1、H2、H3:單元高度Ha:第一標準單元高度Hb:第二標準單元高度M0、M1、M2、Mn-1、Mn:金屬化層M1 EtE:端對端距離MX、MY:箭頭PO:多晶矽閘極V0、V1、V2、Vn-2、Vn-1:通孔層VD:通孔到汲極/源極結構VDD:第一電源VG:通孔到閘極結構Wcmd、Wcmd’、Wcpo、Wcpo’:寬度X、Y、Z:方向ZN:輸出端子

藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。圖1是根據一些實施例的半導體裝置的方塊圖。圖2是根據一些實施例的半導體裝置的剖面圖。圖3A至圖3E是根據一些實施例的各種布局單元示例的布局圖。圖4A至圖4B是根據一些實施例的第一布局計劃示例不同部分的布局圖。圖5A至圖5B是根據一些實施例的第二布局計劃示例不同部分的布局圖。圖6是根據一些實施例的半導體裝置布局計劃的多個放置位置的圖。圖7A是根據一些實施例的基礎布局單元示例一部分的布局圖。圖7B至圖7I是根據一些實施例的基於圖7A的基礎布局單元的不同布局單元示例各部分的布局圖。圖8A至圖8C是根據一些實施例的基礎候選布局單元各種翻轉變體的簡化布局圖。圖9A至圖9B是根據一些實施例的布局計劃示例的簡化布局圖。圖10A是根據一些實施例的及或反（AND-OR-INVERT，AOI）邏輯的電路圖。圖10B至圖10D是根據一些實施例的圖10A中AOI邏輯的候選布局單元的布局圖。圖11A是根據一些實施例的NAND邏輯的電路圖。圖11B至圖11C是根據一些實施例的圖11A中NAND邏輯的候選布局單元的布局圖。圖12A至圖12B是根據一些實施例的簡化布局計劃實例的圖。圖13是根據一些實施例的用於產生半導體裝置布局計劃的方法的流程圖。圖14是根據一些實施例的用於產生半導體裝置布局計劃的方法的流程圖。圖15是根據一些實施例的電子設計自動化（electronic design automation，EDA）系統的方塊圖。圖16是根據一些實施例的積體電路（integrated circuit，IC）製造系統及與其相關聯的IC製造流程的方塊圖。

100:半導體裝置

110:電路巨集

112、114、116:電路單元

H1、H2、H3:單元高度

X、Y:方向

Claims (10)

1. 一種半導體裝置，包括：第一電路單元，包括位於第一金屬化層的第一金屬線區域中的第一一個或多個導電線，以及位於所述第一金屬化層下方的第一一個或多個通孔結構；以及第二電路單元，在單元邊界處與所述第一電路單元相鄰，所述第二電路單元包括位於所述第一金屬化層的第二金屬線區域中的第二一個或多個導電線，以及位於所述第一金屬化層下方的第二一個或多個通孔結構，其中，所述第一金屬線區域和所述第二金屬線區域由沿著所述單元邊界延伸的共享空間分隔開，基於所述第一一個或多個通孔結構位於所述第一金屬化層與所述第一電路單元的第一一個或多個汲極/源極導電結構之間，以及所述第二一個或多個通孔結構位於所述第一金屬化層與所述第二電路單元的第二一個或多個汲極/源極導電結構之間，所述第一一個或多個通孔結構和所述第二一個或多個通孔結構位於沿著所述單元邊界具有第一鋸齒狀圖案的第一區域內，以及基於所述第一一個或多個通孔結構位於所述第一金屬化層與所述第一電路單元的第一一個或多個閘極結構之間，以及所述第二一個或多個通孔結構位於所述第一金屬化層與所述第二電路單元的第二一個或多個閘極結構之間，所述第一一個或多個通孔結構和所述第二一個或多個通孔結構位於沿著所述單元邊界具有第二鋸齒狀圖案的第二區域內。
2. 如請求項1所述的半導體裝置，其中所述單元邊界沿著第一方向延伸，所述第一金屬線區域和所述第二金屬線區域基於沿著與所述第一方向不同的第二方向的金屬化間距而配置，基於所述第一一個或多個通孔結構位於所述第一金屬化層與所述第一電路單元的所述第一一個或多個汲極/源極導電結構之間，以及所述第二一個或多個通孔結構位於所述第一金屬化層與所述第二電路單元的所述第二一個或多個汲極/源極導電結構之間，所述第一一個或多個通孔結構和所述第二一個或多個通孔結構基於大於所述金屬化間距的第一最小通孔間距而配置，以及基於所述第一一個或多個通孔結構位於所述第一金屬化層與所述第一電路單元的所述第一一個或多個閘極結構之間，以及所述第二一個或多個通孔結構位於所述第一金屬化層與所述第二電路單元的所述第二一個或多個閘極結構之間，所述第一一個或多個通孔結構和所述第二一個或多個通孔結構基於大於所述金屬化間距的第二最小通孔間距而配置。
3. 如請求項1所述的半導體裝置，其中所述第一一個或多個汲極/源極導電結構和所述第二一個或多個汲極/源極導電結構基於切割擴散上金屬圖案而間隔開，以及所述切割擴散上金屬圖案沿著所述單元邊界具有第三鋸齒狀圖案。
4. 如請求項1所述的半導體裝置，其中所述第一一個或多個閘極結構和所述第二一個或多個閘極結構基於切割多晶矽圖案而間隔開，以及所述切割多晶矽圖案沿著所述單元邊界具有第四鋸齒狀圖案。
5. 一種產生半導體裝置布局計劃的方法，包括：在所述布局計劃中放置第一布局單元，所述第一布局單元指示第一電路單元，包括指示第一金屬化層的第一金屬線區域中的第一一個或多個導電線的第一一個或多個導電線圖案，並包括指示所述第一金屬化層下方的第一一個或多個通孔結構的第一一個或多個通孔圖案；在所述布局計劃中放置第二布局單元，所述第二布局單元指示第二電路單元，其中所述第二布局單元在與所述第一布局單元之間的單元邊界處與所述第一布局單元相鄰，包括指示所述第一金屬化層的第二金屬線區域中的第二一個或多個導電線的第二一個或多個導電線圖案，並包括指示所述第一金屬化層下方的第二一個或多個通孔結構的第二一個或多個通孔圖案；以及將包括所述第一布局單元和所述第二布局單元的所述布局計劃儲存到處理裝置的記憶體中，其中，所述第一金屬線區域和所述第二金屬線區域由沿著所述單元邊界延伸的共享空間間隔開，基於所述第一一個或多個通孔圖案和所述第二一個或多個通孔圖案屬於所述布局計劃中所述第一金屬化層和汲極/源極導電層之間的第一通孔層，所述第一一個或多個通孔圖案和所述第二一個或多個通孔圖案位於沿著所述單元邊界具有第一鋸齒狀圖案的第一區域內，以及基於所述第一一個或多個通孔圖案和所述第二一個或多個通孔圖案屬於所述布局計劃中所述第一金屬化層和閘極層之間的第二通孔層，所述第一一個或多個通孔圖案和所述第二一個或多個通孔圖案位於沿著所述單元邊界具有第二鋸齒狀圖案的第二區域內。
6. 如請求項5所述的方法，其中所述單元邊界沿著第一方向延伸，所述第一金屬線區域和所述第二金屬線區域基於沿著與所述第一方向不同的第二方向的金屬化間距而配置，基於所述第一一個或多個通孔圖案和所述第二一個或多個通孔圖案屬於所述布局計劃中所述第一金屬化層和所述汲極/源極導電層之間的所述第一通孔層，所述第一一個或多個通孔圖案和所述第二一個或多個通孔圖案基於大於所述金屬化間距的第一最小通孔間距而配置，以及基於所述第一一個或多個通孔圖案和所述第二一個或多個通孔圖案屬於所述布局計劃中所述第一金屬化層和所述閘極層之間的所述第二通孔層，所述第一一個或多個通孔圖案和所述第二一個或多個通孔圖案基於大於所述金屬化間距的第二最小通孔間距而配置。
7. 如請求項5所述的方法，其中所述第一布局單元和所述第二布局單元包括切割擴散上金屬圖案的部分，用於定義所述第一電路單元的第一一個或多個汲極/源極導電結構和所述第二電路單元的第二一個或多個汲極/源極導電結構，以及所述切割擴散上金屬圖案沿所述單元邊界具有第三鋸齒狀圖案。
8. 一種產生半導體裝置布局計劃的方法，包括：從所述布局計劃的多個放置位置中獲得目標布局單元的一組放置位置，所述目標布局單元指示目標電路單元，所述布局計劃的所述多個放置位置中的每一個沿第一方向具有對應於所述布局計劃的閘極間距的寬度，以及沿第二方向具有對應於所述布局計劃的標準單元高度的高度，其中所述多個放置位置：包括第一行放置位置，其包括沿所述第一方向以交替方式排列的第一放置類型的第一放置位置和第二放置類型的第二放置位置，並可用於以標稱形式放置標準單元高度的標準布局單元，以及包括第二行放置位置，其包括沿所述第一方向以交替方式排列的翻轉第一放置類型的第三放置位置和翻轉第二放置類型的第四放置位置，並可用於以翻轉形式放置所述標準布局單元，該翻轉形式對應於沿所述第一方向的軸鏡像所述標稱形式，沿所述第一行和所述第二行之間的邊界定義共享空間，所述共享空間在所述布局計劃的第一金屬化層中不含任何布局圖案，所述第一行放置位置的所述第一放置位置與所述第二行放置位置的所述第四放置位置相鄰，所述第一行放置位置的所述第二放置位置與所述第二行放置位置的所述第三放置位置相鄰，所述第一放置類型指示容納所述布局計劃的所述第一金屬化層下方的配置在對應放置位置的反向第二方向側的相鄰處的通孔圖案，以及所述第二放置類型指示禁止在所述布局計劃的所述第一金屬化層下方配置任何位於對應放置位置的反向第二方向側的相鄰處的通孔圖案；基於所述一組放置位置中反向第一方向的邊緣放置位置的放置位置類型，將與所述目標電路單元相關聯的多個候選布局單元中的一個作為所述目標布局單元放置在所述一組放置位置上；以及將包括所述布局單元的所述布局計劃儲存到處理裝置的記憶體中。
9. 如請求項8所述的方法，其中與所述目標電路單元相關聯的所述多個候選布局單元包括一個候選布局單元，所述候選布局單元包括沿所述第一方向以交替方式排列的第一一個或多個布局區域和第二一個或多個布局區域，所述第一一個或多個布局區域和所述第二一個或多個布局區域中的每一個對應於各自的放置位置，所述第一一個或多個布局區域中的每一個是基於容納所述布局計劃的所述第一金屬化層下方的放置在所述候選布局單元相對於所述第二方向的相對側的相鄰處的通孔圖案，以及所述第二一個或多個布局區域中的每一個是基於禁止在所述布局計劃的所述第一金屬化層下方放置位於所述候選布局單元相對於所述第二方向的相對側的相鄰處的任何通孔圖案。
10. 如請求項8所述的方法，其中與所述目標電路單元相關聯的所述多個候選布局單元包括一個候選布局單元，所述候選布局單元包括沿所述第一方向以交替方式排列的第一一個或多個布局區域和第二一個或多個布局區域，所述第一一個或多個布局區域和所述第二一個或多個布局區域中的每一個對應於各自的放置位置，所述第一一個或多個布局區域中的每一個是基於容納所述布局計劃的所述第一金屬化層下方的放置在所述候選布局單元第一側的相鄰處的第一通孔圖案，並禁止在所述布局計劃的所述第一金屬化層下方放置位於所述候選布局單元第二側的相鄰處的任何通孔圖案，所述第二一個或多個布局區域中的每一個是基於容納所述布局計劃的所述第一金屬化層下方的放置在所述候選布局單元第二側的相鄰處的第二通孔圖案，並禁止在所述布局計劃的所述第一金屬化層下方放置位於所述候選布局單元第一側的相鄰處的任何通孔圖案，以及所述候選布局單元的所述第一側和所述候選布局單元的所述第二側相對於所述第二方向是相對的側面。