TWI902451B - 封裝結構及其製造方法 - Google Patents

Abstract

一種封裝結構，包括晶片、設置在晶片上方的第一金屬薄膜、設置在第一金屬薄膜上且與第一金屬薄膜直接接觸的燒結層、設置在燒結層上的金屬箔、以及設置在金屬箔上且與晶片電性連接的內連線導體。所述第一金屬薄膜具有第一奈米孿晶結構。本揭露更提供一種封裝結構的製造方法。

Description

封裝結構及其製造方法

本發明實施例是關於封裝技術，特別是關於一種具有奈米孿晶結構之封裝結構及其製造方法。

電動車馬達控制單元中的變頻器（inverter）是由電能轉換成動能最重要關鍵組件，其中影響電能轉換效率最重要部份即是功率電子模組，車用馬達功率模組元件之電壓/電流規格達600V/450A，遠高於一般功率模組及消費性電子積體電路（integrated circuit, IC），且需通過車規AEC-Q101之各項可靠度試驗，因此其封裝技術及材料的門檻極高。

內連線技術是電子封裝使用一導電材料連接晶片與載板的一種技術，對於功率IC晶片上銲墊與陶瓷基板或印刷電路板的銅銲墊之內連線（Interconnection）主要使用200微米（μm）以上的金屬粗線或帶材，藉著超音波機制使金屬粗線或帶材與晶片上銲墊接合，不僅成本低且生產效率高。然而，習知的粗鋁線或鋁帶材由於熔點較低（例如700℃以下），已無法滿足較高電流及高電壓的功率模組需求。

近年來，封裝產業開始嘗試採用粗銅線或銅帶材、或者粗銀線或銀帶材，這些材料不僅導電性及導熱性優於粗鋁線或鋁帶材，在材料強度及可靠度方面亦優於粗鋁線或鋁帶材。然而，粗銅線、銅帶材、粗銀線、以及銀帶材的硬度均遠高於粗鋁線或鋁帶材，因此，在超音波打線接合過程中經常會造成功率IC晶片的破裂，是目前功率模組封裝亟待解決的問題。

在一實施例中，提供一種封裝結構。所述封裝結構包括晶片、設置在晶片上方的第一金屬薄膜、設置在第一金屬薄膜上且與第一金屬薄膜直接接觸的燒結層、設置在燒結層上的金屬箔、以及設置在金屬箔上且與晶片電性連接的內連線導體。所述第一金屬薄膜具有第一奈米孿晶結構。

在另一實施例中，提供一種封裝結構的製造方法。所述方法包括提供晶片、形成第一金屬薄膜在晶片上方，其中第一金屬薄膜具有第一奈米孿晶結構、執行接合製程，將金屬箔通過燒結層接合至第一金屬薄膜，其中第一金屬薄膜與燒結層直接接觸、以及利用超音波打線將內連線導體接合至金屬箔，其中內連線導體與晶片電性連接。

以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，以使它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數字以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。

以下描述實施例的一些變化。在不同圖式和說明的實施例中，相似的元件符號被用來標示相似的元件。可以理解的是，在方法的前、中、後可以提供額外的步驟，且一些所敘述的步驟可在所述方法的其他實施例被取代或刪除。

再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或部件與另一個（些）部件或部件之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。

本文所用用語僅用以闡釋特定實施例，而並非旨在限制本發明概念。除非表達在上下文中具有明確不同的含義，否則以單數形式使用的所述表達亦涵蓋複數形式的表達。在本說明書中，應理解，例如「包含」、「具有」、及「包括」等用語旨在指示本說明書中所揭露的特徵、數目、步驟、動作、組件、部件或其組合的存在，而並非旨在排除可存在或可添加一或多個其他特徵、數目、步驟、動作、組件、部件或其組合的可能性。

以下敘述一些本發明實施例，在這些實施例中所述的多個階段之前、期間以及/或之後，可提供額外的步驟。一些所述階段在不同實施例中可被替換或刪去。封裝結構可增加額外部件。一些所述部件在不同實施例中可被替換或刪去。儘管所討論的一些實施例以特定順序的步驟執行，這些步驟仍可以另一合乎邏輯的順序執行。

針對使用粗銅線、銅帶材、粗銀線、銀帶材進行超音波打線接合時，經常會造成功率IC晶片的破裂的問題。一個已知的解決方案（美國發明專利US8164176B2）是在功率IC晶片上方鍍上厚度為10微米以上的銅膜，以緩衝粗銅線或銅帶材超音波打線接合的外加負荷，避免晶片破裂。然而，本案發明人發現，在晶片表面鍍10微米以上厚度的銅膜，很容易造成銅膜與晶片剝離（peeling），導致粗銅線或銅帶材超音波打線接合失敗。

另一個已知的解決方案（美國發明專利US10347566B2）是在晶片上方銀燒結一片厚銅板（Cu clip bonding）直接再以銀燒結將此厚銅板連接至陶瓷基板上方的銅銲墊，然而，本案發明人發現，此內連線方式的厚銅板高度不易控制，容易造成接合間隙，甚至未接合，且厚銅板與晶片及陶瓷基板的熱膨脹係數差異會形成極高熱應力，導致功率晶片及內連線破裂，甚至造成整體功率模組損壞。

又一個已知的解決方案是在功率IC晶片上銲墊表面以銀燒結接合一銅板，阻隔超音波打線接合的外加負荷，然而，本案發明人發現，銀燒結需要在250℃以上溫度進行，因此在銀燒結的過程中銅板與晶片的熱膨脹係數差異會形成極高熱應力，導致功率IC晶片受到損壞，且燒結後的銀膏含有大量孔洞，因而降低整體功率模組的導電性及導熱性，尤其晶片的鋁墊斷裂是最常見破壞模式，此外，燒結後的銀膏含有大量孔洞，降低導電性、導熱性及接合強度，尤其接近晶片的燒結層大量孔洞連結成裂縫，易導致接合界面脫層。本揭露的目的即在於提供一種封裝結構及其製造方法，以解決上述至少一個問題。

為此，本揭露提供一種具有奈米孿晶（nano-twinned, nt）結構之封裝結構及其製造方法。由於奈米孿晶結構表面優異的原子高擴散能力，可使晶片與金屬箔在低溫下完成燒結接合，以避免極高熱應力所造成的晶片損壞。此外，低溫燒結可降低燒結層的孔隙率並提升其強度，因而可提升燒結層的導電性、導熱性、以及晶片與金屬箔的接合強度，或者，可避免這些孔洞連結成裂縫而導致燒結層剝離。再者，奈米孿晶結構具有的高硬度可以阻擋超音波打線接合時的負荷以避免發生晶片破裂。

第1圖至第4圖是根據本揭露一些實施例，繪示出形成封裝結構100於不同製程階段之剖面圖。

參考第1圖，提供晶片102。在一些實施例中，晶片102可包括功率積體電路（integrated circuit, IC）晶片，但本揭露不以此為限。在其他實施例中，晶片102是其他用途的晶片，例如驅動IC晶片或控制IC晶片等。功率IC晶片可包括矽晶片、碳化矽晶片或氮化鎵晶片，但本揭露不以此為限。

在一些實施例中，晶片102可包括設置在晶片102的表面102F的銲墊1021、以及與銲墊1021同層設置的介電層1022。舉例而言，銲墊1021以及介電層1022為晶片102中重佈線層（redistribution layer, RDL）的一部分，銲墊1021形成在最頂層的介電層1022中，且銲墊1021的表面與介電層1022實質上共平面（例如，齊平）。在一些實施例中，銲墊1021可包括或為鋁、銅或其他適合的金屬材料。介電層1022可包括或為二氧化矽、聚乙醯胺（polyimide）或其他適合的介電材料。

仍參考第1圖，形成具有奈米孿晶結構的第一金屬薄膜106在晶片102上方。奈米孿晶結構具有平行排列孿晶界，此平行排列孿晶界的間距為1奈米至50奈米（例如2至10奈米），一般而言，平行排列孿晶界的間距越小，則第一金屬薄膜106的硬度越高。於第一金屬薄膜106的截面金相圖中，平行排列孿晶界佔總晶界50%以上（例如60%以上、70%以上、80%以上或90%以上）。應當注意，第一金屬薄膜106的奈米孿晶結構可以均勻或階梯式分布在第一金屬薄膜106中，或者，奈米孿晶結構可以集中在第一金屬薄膜106鄰接稍後欲形成的燒結層108（繪示於第2圖）的區域，而其餘部位仍為雜亂晶粒，所述區域的厚度佔第一金屬薄膜106總厚度的10%至100%。位於第一金屬薄膜106與稍後欲形成的燒結層108（繪示於第2圖）之間界面處的奈米孿晶結構具有高密度(111)結晶方位的原子高擴散能力，因此，有助於第一金屬薄膜106與燒結層108之間的低溫接合。

孿晶組織的形成是由於材料內部累積應變能驅動部分區域之原子均勻剪移（shear）至與其所在晶粒內部未剪移原子形成相互鏡面對稱之晶格位置。孿晶包括退火孿晶（annealing twin）、機械孿晶（mechanical twin）、以及奈米孿晶（nano-twin）三種。其相互對稱之界面即為孿晶界（twin boundary）。

孿晶主要發生在晶格排列最緊密之面心立方（face centered cubic, FCC）或六方最密堆排（hexagonal closed-packed, HCP）結晶材料。除了晶格排列最緊密結晶構造條件，通常疊差能（stacking fault energy）越小的材料越容易產生孿晶。本發明的奈米孿晶（nano-twin）主要特徵是多數奈米厚度的孿晶粒平行排列堆積，且各孿晶粒的孿晶界面均具有(111)結晶方位。

孿晶界為調諧（Coherent）結晶構造，屬於低能量之Σ3與Σ9特殊晶界。結晶方位均為{111}面。相較於一般退火再結晶所形成的高角度晶界，孿晶界的界面能約為一般高角度晶界的5%。由於孿晶界較低的界面能，可以避免成為氧化、硫化及氯離子腐蝕的路徑。因此展現較佳的抗氧化性與耐腐蝕性。此外，此種孿晶之對稱晶格排列對電子傳輸的阻礙較小。因而展現較佳的導電性與導熱性。由於孿晶界對差排移動的阻擋，使材料仍可維持高強度。此兼具高強度與高導電性的特性在銅薄膜已獲得證實。

就高溫穩定性而言，由於孿晶界較低的界面能，其孿晶界較一般高角度晶界穩定。孿晶界本身在高溫狀態不易移動，也會對其所在晶粒周圍的高角度晶界產生固鎖作用，使這些高角度晶界無法移動。因而整體晶粒在高溫不會有明顯的晶粒成長現象以維持材料的高溫強度。就通電流的可靠性而言，由於原子經由低能量孿晶界或跨越孿晶界的擴散速率較低。在使用電子產品時，高密度電流所伴隨線材內部原子移動也較為困難。如此解決線材在通電流時常發生的電遷移（Electromigration）問題。在銅薄膜已有報導證實孿晶可抑制材料電遷移現象。

奈米孿晶結構的特性可為封裝結構100提供許多益處。舉例而言，由於奈米孿晶結構表面優異的原子高擴散能力，可使晶片102後續與金屬箔110在低溫下完成燒結接合（繪示於第2圖）。此外，低溫燒結可降低燒結層108的孔隙率並提升其強度。再者，奈米孿晶結構具有的高硬度可以避免後續超音波打線接合（繪示於第4圖）時發生晶片102破裂。此部分將於後文配合第2圖及第4圖做詳細說明。

在一些實施例中，第一金屬薄膜106可包括或為銀、銅、或銀銅合金。第一金屬薄膜106的厚度為0.5微米至20微米（例如：1微米、4微米、8微米、15微米或10微米）。若第一金屬薄膜106的厚度小於0.5微米，無法有效阻擋超音波打線接合時的負荷以避免晶片102的破裂。而當第一金屬薄膜106的厚度大於20微米，第一金屬薄膜106很容易從晶片102（或黏著層104，如果存在的話）上剝落，尤其在切割此第一金屬薄膜106覆蓋之晶片102時，更容易發生第一金屬薄膜106剝落，此外，形成厚第一金屬薄膜106的生產時間太長且成本亦較高。

在一些實施例中，第一金屬薄膜106可藉由濺鍍、蒸鍍、或電鍍形成。根據一些實施例，濺鍍採用單槍濺鍍或多槍共鍍。濺鍍電源可以使用例如直流電（direct current, DC）、脈衝直流電（DC pulse）、射頻（radio frequency, RF）、高功率脈衝磁控濺鍍（high-power impulse magnetron sputtering,HIPIMS）等。第一金屬薄膜106的濺鍍功率可以為例如約100W至約500W。濺鍍製程溫度為室溫，但濺鍍過程溫度會上升約50℃至約200℃。第一金屬薄膜106的沉積速率可以為例如約0.5nm/s至約3nm/s。濺鍍背景壓力小於1x10 ^-5torr，工作壓力可以為例如約1x10 ^-3torr至1x10 ^-2torr。氬氣流量約10 sccm至約20 sccm。載台轉速可以為例如約5 rpm至約20 rpm。優選地，可在濺鍍過程中對基板施加約-100V至約-500V的偏壓（例如-150V或-300V），以形成高密度奈米孿晶。若偏壓低於-100V或高於-500V，所濺鍍的金屬薄膜的奈米孿晶密度會低於50%，而無法產生低溫燒結接合效果。

根據另一些實施例，可以藉由蒸鍍的方式將第一金屬薄膜106形成在黏著層104上。在一些實施例中，蒸鍍製程的背景壓力小於1x10 ^-5torr，工作壓力可以為例如約1x10 ^-4torr至約5x10 ^-4torr，氬氣流量約2 sccm至約10 sccm。載台轉速可以為例如約5 rpm至約20 rpm。第一金屬薄膜106的沉積速率可以為例如約1 nm/s至約5.0 nm/s。優選地，可在蒸鍍過程中針對第一金屬薄膜106施加離子撞擊，其電壓約10V至約300V（例如100V或200V），電流約0.1A至約1.0A（例如0.3A或0.8A），以形成高密度奈米孿晶。若離子撞擊的電壓低於10V或高於300V，或者，電流低於0.1A或高於1.0A，所蒸鍍的金屬薄膜的奈米孿晶密度會低於50%，而無法產生低溫燒結接合效果。

根據又一些實施例，可以藉電鍍的方式形成第一金屬薄膜106。優選地，在電鍍製程中同時以500 rpm至3000 rpm的轉速（例如1000 rpm或2000 rpm）攪拌電鍍液，以形成高密度奈米孿晶。若攪拌電鍍液的轉速低於500 rpm或高於3000 rpm，所濺鍍的金屬薄膜的奈米孿晶密度會低於50%，無法產生低溫燒結接合效果。

在一些實施例中，在形成第一金屬薄膜106之前，可選地在晶片102上先形成黏著層104，而第一金屬薄膜106形成在黏著層104上。黏著層104可以提供晶片102與第一金屬薄膜106之間較佳的接合力。此外，黏著層104具有晶格緩衝的效果，若直接在晶片102上形成第一金屬薄膜106，則第一金屬薄膜106的奈米孿晶結構可能會受到晶片102的結晶方位影響。黏著層104的材料可包括或為鎢、鈦、鉻、前述之合金或其他適合的黏著材料。黏著層104的厚度為0.1微米至0.9微米。應當理解，黏著層104的厚度可以依照實際應用適當調整，本揭露不限於此。黏著層104可藉由濺鍍、蒸鍍或電鍍形成在晶片102的表面102F上。

參考第2圖，執行接合製程120，將金屬箔110通過燒結層108接合至第一金屬薄膜106，且第一金屬薄膜106與燒結層108直接接觸。在一些實施例中，燒結層108用以提供第一金屬薄膜106與金屬箔110之間較佳的接合力，以避免金屬箔110從第一金屬薄膜106的表面剝離。燒結層108可包括銀、銅、或銀銅複合物（composite）。

在一些實施例中，金屬箔110用以阻隔或降低內連線導體112進行超音波打線接合（繪示於第4圖）時對於晶片102的負荷，如此一來，可避免晶片102破裂。金屬箔110可包括或為銀、銅、或銀銅合金。金屬箔110的厚度大於20微米（例如大於100微米）。應當理解，金屬箔110的厚度可以依照實際應用適當調整，本揭露不限於此，只要金屬箔110於燒結接合過程中不會嚴重變形到影響後續製程即可。

在一些實施例中，接合製程120可包括先設置燒結材料（未繪示）於第一金屬薄膜106上，再將金屬箔110與燒結材料貼合。燒結材料可為包括銀粉或銅粉的燒結膏，或者由銀粉或銅粉燒結而成的燒結預型片（preform），詳細而言，燒結膏係由銀或銅粉與添加物（例如助銲劑及黏著劑）所組成，而燒結預型片係銀粉或銅粉燒結利用粉末燒結方法所形成。接著，執行金屬箔110與晶片102的接合製程120。接合製程120包含對燒結材料進行燒結，使得燒結材料形成為燒結層108。

在一些實施例中，燒結製程可在真空或大氣下執行。燒結製程可在150℃至240℃的溫度下持續執行5分鐘至60分鐘。若溫度低於150℃，燒結反應可能不完全，而若溫度高於240℃，則產生的熱應力可能會造成晶片102損壞及金屬箔110破裂。在上述時間內即可完成燒結接合，若長時間（例如持續60分鐘以上）加熱可能會造成晶片102損壞。此外，燒結製程可包括對此封裝結構100施加0至30MPa的壓縮應力，有助於提升接合效果。

本揭露的封裝結構100具有第一金屬薄膜106（包括奈米孿晶結構），由於奈米孿晶結構表面的高密度(111)結晶方位的原子高擴散能力，可使晶片102與金屬箔110在240℃以下的低溫通過燒結層108進行燒結接合，以避免極高熱應力所造成的晶片102損壞，此熱應力係由於金屬箔110與晶片102的熱膨脹係數差異所導致。此外，由於在240℃以下的低溫即可完成燒結製程，因此，在燒結完成之後，燒結層108的孔隙率可小於10%（例如，小於3%）且其強度得以提升，如此一來，可提升燒結層108的導電性、導熱性、以及晶片102與金屬箔110的接合強度，或者，可避免這些孔洞連結成裂縫而導致燒結層108裂開或剝離。除非特別定義，否則用語「孔隙率」是指孔隙的總截面積對燒結層108的截面積的比率，而截面積係藉由使用掃描式電子顯微鏡（scanning electron microscopy, SEM）所得之剖面圖以商用軟體（例如 Fiji ImageJ軟體）進行圖像分析計算所得之數值。

參考第3圖，完成接合製程120之後，圖案化金屬箔110、燒結層108、第一金屬薄膜106、以及黏著層104（如果存在的話）以暴露出晶片102的部分表面102F。於存在介電層1022的實施例中，所述圖案化暴露出介電層1022。在一些實施例中，圖案化製程可包括微影製程以及蝕刻製程，舉例而言，先在未圖案化的金屬箔110上定義出光阻圖案（例如與銲墊1021的圖案一致），接著以此光阻圖案為遮罩來蝕刻金屬箔110、燒結層108、第一金屬薄膜106、以及黏著層104（如果存在的話）。在一些實施例中，微影製程可包含光阻塗佈（例如旋轉塗佈）、軟烘烤、硬烘烤、遮罩對齊、曝光、曝光後烘烤、光阻顯影、清洗及乾燥等，但本揭露不以此為限。蝕刻製程可包含乾蝕刻製程、濕蝕刻製程、反應離子蝕刻（reactive ion etching, RIE）、灰化以及/或其他蝕刻方法，但本揭露不以此為限。

第4圖是根據本揭露一些實施例，繪示出封裝結構100之局部剖面圖。在一些實施例中，晶片102是設置在具有銅銲墊304a、304b的載板302上。銅銲墊304a與銅銲墊304b是相互隔開的。為簡化圖式，圖中載板302僅繪示一個銅銲墊304a，但本揭露不以此為限。在其他實施例中，載板302上亦可以有複數個相互隔開的銅銲墊304a對應晶片102的數量設置。為簡單起見，銅銲墊304a、304b有時可統稱為銅銲墊304。

在一些實施例中，載板302可包括印刷電路板或陶瓷基板。陶瓷基板可包含氧化鋁（Al ₂O ₃）、氮化鋁（AlN）或氮化矽（Si ₃N ₄）。在一些實施例中，銅銲墊304是經圖形化之電路圖形的一部分且設置在載板302的表面上。在一些實施例中，銅銲墊304包括或為銅。銅銲墊304係利用共晶反應直接接合（direct bonded copper, DBC）、直接電鍍接合（direct plated copper, DPC）或活性金屬硬銲（active metal brazing, AMB）設置在載板302上。銅銲墊304的厚度為0.5毫米至1毫米（mm），例如0.635毫米。

在一些實施例中，銅銲墊304上方可包括保護膜（未繪示），而晶片102接合到所述保護膜。保護膜用以避免銅銲墊304在常態環境下與空氣接觸而氧化或腐蝕。保護層可包括或為有機可焊性保護層（organic solderability preservative, OSP）或金屬薄膜。金屬薄膜可包括或為鎳（Ni）、鎳/金（Ni/Au）或鎳/鈀/金（Ni/Pd/Au）。保護膜的厚度為0.1微米至100微米。

仍參考第4圖，在一些實施例中，將晶片102接合到載板302上，例如，晶片102接合到載板302的銅銲墊304a（或保護膜，如果存在的話）上。晶片102可以藉由金矽共晶接合（eutectic bonding）、黏膠接合、銲錫接合或燒結接合等固晶接合（die bonding）方法接合到載板302的銅銲墊304a，但本揭露不以此為限。

接著，利用超音波打線將內連線導體112接合至金屬箔110，使得內連線導體112與晶片102電性連接。在一些實施例中，內連線導體112用於提供晶片102與載板302之間的訊號與功率傳輸，亦可兼具散熱功能。內連線導體112係選自以下所組成之族群：粗鋁線材（wire）、粗鋁帶材（ribbon）、粗銅線材、粗銅帶材、鍍鋁之粗銅線材、鍍鋁之粗銅帶材、銀合金粗線材、以及銀合金粗帶材。除非特別定義，否則用語「粗帶材」是指大抵上呈一平板狀，其厚度為10微米至500微米且寬度為厚度的2至200倍但通常不大於5毫米（mm）的連續長條薄片。用語「粗線材」是指大抵上直徑100微米以上的圓型截面連續長線，遠大於一般IC或發光二極體（light-emitting diode, LED）熱壓打線接合所使用細線材（直徑均小於25.4微米）。

在一些實施例中，內連線導體112的一端1121經由金屬箔110電性連接及物理連接至晶片102，而另一端1122經由銅銲墊304b電性連接及物理連接至載板302。如此一來，晶片102可經由第一金屬薄膜106、金屬箔110、內連線導體112、以及銅銲墊304b與載板302電性連接。具體而言，首先將內連線導體材料的一端1121以超音波打線接合至金屬箔110上而形成第一銲點A，接者將內連線導體材料的另一端1122以超音波打線接合至銅銲墊304b上而形成第二銲點B。在形成第二銲點B之後，可截斷內連線導體材料以形成具有第一銲點A與第二銲點B的內連線導體112。利用超音波打線進行內連線，可避免接合間隙的產生或未接合的問題，使封裝結構100具有高可靠度。

在一些實施例中，以超音波振動功率為50至300毫瓦（mW）、接合時間為100至150毫秒（ms）、碰觸負荷為100至800毫牛頓（cN）（例如200至600毫牛頓）、以及接合負荷為200至1000毫牛頓（例如300至800毫牛頓）的製程條件進行超音波打線接合以分別形成第一銲點A與第二銲點B。在本揭露一些實施例中，除非特別定義，否則用語「負荷」是指在超音波打線接合製程中，施加在銲點（例如第一銲點A、第二銲點B）上的強度。值得注意的是，在本發明實施例中，金屬箔110以及具有的高硬度的第一金屬薄膜106阻隔或降低了內連線導體112進行超音波打線接合時對於晶片102的負荷，因此晶片102並未發生破裂。

如第4圖所示，本揭露的封裝結構100包括晶片102、設置在晶片102上方且具有奈米孿晶結構的第一金屬薄膜106、設置在第一金屬薄膜106上且與第一金屬薄膜106直接接觸的燒結層108、設置在燒結層108上的金屬箔110、以及設置在金屬箔110上且與晶片102電性連接的內連線導體112。

應當理解的是，在完成超音波打線接合之後，可依實際需求進行後續封裝製程以完成封裝結構100的製作，由於非關本揭露重點，在此不贅述。

第5圖至第6圖是根據本揭露另一些實施例，繪示出形成封裝結構200於不同製程階段之剖面圖。應注意的是，與前述實施例相同或相似的製程或元件將沿用相同的元件符號，其詳細內容將不再贅述。在本實施例中，封裝結構200還包括位於燒結層108與金屬箔110之間的第二金屬薄膜206。

第5圖接續在第1圖的步驟之後，且第5圖中的封裝結構200類似於第2圖的封裝結構100，差別在於在執行接合製程120之前，先在金屬箔110面向晶片102的表面110S上形成第二金屬薄膜206，且第二金屬薄膜206具有奈米孿晶結構。第二金屬薄膜206及其奈米孿晶結構的結構、材料、厚度、以及形成方法可參考第1圖所描述的第一金屬薄膜106及其奈米孿晶結構，為簡潔起見，在此不再贅述。隨後，執行接合製程120。

參考第6圖，圖案化金屬箔110、第二金屬薄膜206、燒結層108、第一金屬薄膜106、以及黏著層104（如果存在的話）以暴露出晶片102的部分表面102F。圖案化製程可參考第3圖所描述的圖案化製程，為簡潔起見，在此不再贅述。

第7圖是根據本揭露另一些實施例，繪示出封裝結構200之剖面示意圖。將晶片102接合到載板302上，並進行超音波打線接合，其餘製程細節如前所述，故此處不再贅述。在一些實施例中，第7圖中的封裝結構200類似於第4圖的封裝結構100，差別在於封裝結構200更包括第二金屬薄膜206設置在燒結層108與金屬箔110之間。具有奈米孿晶結構的第二金屬薄膜206可進一步避免超音波打線接合時發生晶片102破裂。

以下描述本揭露一些封裝結構的實驗例以及比較例的檢測結果。

實驗例 1 ： SiC/Cr/nt-Ag/Ag/Cu 結構

SiC/Cr/nt-Ag/Ag/Cu結構為第2圖的封裝結構100的一個例示。詳細而言，在碳化矽（晶片102）上方依序濺鍍鉻（黏著層104）以及銀奈米孿晶（nano-twinned, nt）（第一金屬薄膜106）。接著，透過銀膏（燒結材料）將銅（金屬箔110）接合至銀奈米孿晶（第一金屬薄膜106）。

比較例 1 ： SiC/Cr/Ni/Ag/Ag/Cu 結構

SiC/Cr/Ni/Ag/Ag/Cu為發明人已知的封裝結構的一個例示。詳細而言，在碳化矽晶片上方依序濺鍍鉻黏著層、鎳擴散阻障層、以及銀金屬層（具有等軸粗晶粒結構）。接著，透過銀膏（燒結材料）將銅（金屬箔）接合至銀金屬層。 換句話說，實驗例1結構中的銀奈米孿晶（第一金屬薄膜106）被置換為鎳擴散阻障層、以及銀金屬層（不具有奈米孿晶結構）。應當注意，由於實驗例1的結構具有銀奈米孿晶（第一金屬薄膜106），有助於進行低溫接合製程，可避免因高溫而造成不期望的擴散發生，因此，鉻（黏著層104）與銀奈米孿晶（第一金屬薄膜106）之間不需要擴散阻障層。

[ 孔隙率以及接合強度量測 ]

在完成接合之後，分別對前述比較例1及實驗例1的結構施加10 MPa的壓縮應力並於150℃、180℃以及225℃的燒結溫度下持續60分鐘以完成燒結（亦即，燒結材料形成為燒結層）。接著，將前述比較例1及實驗例1的結構分別使用掃描式電子顯微鏡（scanning electron microscopy, SEM）所得之剖面圖以Fiji ImageJ軟體進行圖像分析計算出孔隙率，並使用由諾信（Nordson）公司製造的焊接強度測試儀DAGE 4000測量接合強度（或稱剪切強度）。結果分別如表1及表2所示。

[表1]

燒結層孔隙率 (%)
接合溫度	150°C	180°C	225°C
比較例 1	18	10	6
實驗例 1	8	4	3

[表2]

接合強度 （MPa）
接合溫度	150°C	180°C	225°C
比較例 1	10	21	32
實驗例 1	32	38	44

根據表1及表2能夠確認實驗例1（具有奈米孿晶結構）於各種接合溫度（例如：150℃、180℃、及225℃）的條件下進行燒結，相較於比較例1（不具有奈米孿晶結構）均具有較低的燒結層孔隙率以及較大的接合強度。也就是說，在各種接合溫度條件下，具有奈米孿晶層封裝結構與具有等軸粗晶粒層的封裝結構相比均具有較佳的燒結層孔隙率以及接合強度。此外，於燒結完成之後，實驗例1中燒結層的孔隙率均小於10%（3至8%）。

實驗例 -2 ： SiC/Ti/nt-AgCu/Ag/Cu 結構

第8圖是根據本揭露一實驗例，繪示出碳化矽（SiC）/鈦（Ti）/銀銅奈米孿晶（nt-AgCu）/銀（Ag）燒結層/銅（Cu）箔結構使用掃描式電子顯微鏡所得之剖面圖。SiC/Ti/nt-AgCu/Ag/Cu結構為第2圖的封裝結構100的一個例示。詳細而言，在碳化矽（晶片102）上方依序濺鍍厚度為0.2微米的鈦（黏著層104）以及具有Ag-8.2%Cu奈米孿晶（nano-twinned, nt）結構的銀銅奈米孿晶（第一金屬薄膜106）。接著，透過銀膏（燒結材料）將厚度分別為20微米、40微米、60微米（如第8圖所示）、80微米、以及100微米的銅（金屬箔110）接合至銀銅奈米孿晶（第一金屬薄膜106）。接著，對上述結構施加15 MPa的壓縮應力並於150℃的燒結溫度下持續10分鐘以完成燒結（亦即，燒結材料形成為燒結層108）。

[ 孔隙率以及接合強度量測 ]

在完成燒結接合之後，將前述實驗例-2的各結構分別使用掃描式電子顯微鏡（scanning electron microscopy, SEM）所得之剖面圖以Fiji ImageJ軟體進行圖像分析計算出孔隙率，並使用由諾信（Nordson）公司製造的焊接強度測試儀DAGE 4000測量接合強度（或稱剪切強度）。結果如表3所示。

[表3]

金屬箔厚度(微米)	燒結層孔隙率 (%)	接合強度 (MPa)
20	2.1	26.1
40	1.6	38.6
60	1.3	48.3
80	1.9	29.2
100	1.4	35.5

根據表3能夠確認只要封裝結構100具有奈米孿晶結構（第一金屬薄膜106），無論搭配多少厚度的銅箔（金屬箔110），於燒結完成之後，銀燒結層（燒結層108）的孔隙率均小於10%（1.3至2.1%），且接合強度可達到26.1至48.3MPa。

[ 奈米孿晶結構分析 ]

第9圖是根據本揭露一實驗例，繪示出前述實驗例-2結構使用聚焦離子束（focused ion beam, FIB）所得之局部剖面金相圖。在第9圖中，可以清楚看出第一金屬薄膜AgCu具有奈米孿晶結構。奈米孿晶結構具有平行排列孿晶界，此平行排列孿晶界的間距約為15奈米，且平行排列孿晶界佔總晶界約92%。

[ 超音波打線接合性能測試 ]

將前述實驗例-2結構分別使用直徑為380微米且拉斷力（bonding load, BL）為2040至3059克的粗銅線（內連線導體112）進行超音波打線接合，其中銅（金屬箔110）的厚度分別為20微米、40微米、60微米、80微米、以及100微米（如第10圖之照片所示），且其中在進行超音波打線接合時，施加碰觸負荷（contact load）為600毫牛頓（cN）、接合負荷（welding force）為200至800毫牛頓、以及接合功率（welding power）85.5毫瓦（mW），並持續150毫秒的接合時間。於超音波打線接合之後，目視觀察晶片102是否破裂。此外，將具有厚度為100微米的銅（金屬箔110）的實驗例-2結構進一步使用由諾信（Nordson）公司製造的焊接強度測試儀DAGE 4000測量接合強度，結果如表4所示。應當注意，未量測之項目以符號「-」表示。

[表4]

銅箔厚度(微米)	晶片破裂與否	接合推力 (克)
20	部分破裂	831
40	未破裂	1320
60	未破裂	1584
80	未破裂	1692
100	未破裂	1845

根據表4能夠確認當銅（金屬箔110）的厚度為20微米時，由於其厚度無法有效阻隔或降低粗銅線（內連線導體112）對於晶片102的負荷，因此，在超音波打線接合後發生部分晶片102破裂。而當銅的厚度大於或等於40微米時，在超音波打線接合後均無晶片102破裂的現象，且具有厚度為100微米的銅（金屬箔110）的實驗例-2結構具有高接合推力。

此外，若將上述實驗例-2結構中的奈米孿晶結構置換為等軸粗晶粒結構薄膜，則在進行超音波打線接合性能測試時，不論銅箔採用前述20至100微米之任一厚度，銀燒結層皆容易發生破裂或剝離，而造成粗銅線脫落。

綜上所述，本揭露的一些實施例提供一些益處。本揭露提供一種具有奈米孿晶結構之封裝結構及其製造方法。由於奈米孿晶結構表面優異的原子高擴散能力，可使晶片與金屬箔在低溫下完成燒結接合，以避免極高熱應力所造成的晶片損壞。此外，低溫燒結可降低燒結層的孔隙率並提升其強度，因而可提升燒結層的導電性、導熱性、以及晶片與金屬箔的接合強度，或者，可避免這些孔洞連結成裂縫而導致燒結層剝離。再者，奈米孿晶結構具有的高硬度可以避免超音波打線接合時發生晶片破裂。

以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。

100:封裝結構 102:晶片 102F:表面 1021:銲墊 1022:介電層 104:黏著層 106:第一金屬薄膜 108:燒結層 110:金屬箔 110S:表面 112:內連線導體 1121、1122:端 120:接合製程 200:封裝結構 206:第二金屬薄膜 302:載板 304、304a、304b:銅銲墊 A、B:銲點

以下將配合所附圖式詳述本揭露的各種態樣。應注意的是，依據在業界的標準做法，各種部件並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的部件。還需注意的是，所附圖式僅說明本揭露的典型實施例，因此不應認為是對其範圍的限制，本揭露同樣可以適用於其他實施例。 第1圖至第3圖是根據本揭露一些實施例，繪示出形成封裝結構於不同製程階段之剖面圖。 第4圖是根據本揭露一些實施例，繪示出封裝結構之局部剖面圖。 第5圖至第6圖是根據本揭露另一些實施例，繪示出形成封裝結構於不同製程階段之剖面圖。 第7圖是根據本揭露另一些實施例，繪示出封裝結構之局部剖面圖。 第8圖是根據本揭露一實驗例，繪示出實驗例結構使用掃描式電子顯微鏡所得之剖面圖。 第9圖是根據本揭露一實驗例，繪示出實驗例結構使用聚焦離子束所得之局部剖面金相圖。 第10圖是根據本揭露一實驗例的封裝結構的照片。

100:封裝結構

102:晶片

1021:銲墊

1022:介電層

104:黏著層

106:第一金屬薄膜

108:燒結層

110:金屬箔

112:內連線導體

1121、1122:端

302:載板

304、304a、304b:銅銲墊

A、B:銲點

Claims (23)

1. 一種封裝結構，包括： 一晶片，包括： 一銲墊，設置在該晶片的一表面，其中該銲墊包括鋁或銅；以及 一介電層，與該銲墊同層設置，其中該介電層包括二氧化矽或聚乙醯胺（polyimide）； 一第一金屬薄膜，設置在該晶片上方，其中該第一金屬薄膜具有一第一奈米孿晶結構； 一燒結層，設置在該第一金屬薄膜上且與該第一金屬薄膜直接接觸； 一金屬箔，設置在該燒結層上；以及 一內連線導體，設置在該金屬箔上，且與該晶片電性連接。
2. 如請求項1所述之封裝結構，其中該第一金屬薄膜包括銀、銅、或銀銅合金。
3. 如請求項1所述之封裝結構，其中該第一金屬薄膜的厚度為0.5微米至20微米。
4. 如請求項1所述之封裝結構，其中該第一奈米孿晶結構具有一平行排列孿晶界，該平行排列孿晶界的間距為1奈米至50奈米，且於該第一金屬薄膜的一截面金相圖中，該平行排列孿晶界佔總晶界50%以上。
5. 如請求項1所述之封裝結構，其中該燒結層的一孔隙率小於10%。
6. 如請求項1所述之封裝結構，其中該晶片包括一功率積體電路晶片，且該功率積體電路晶片包括矽晶片、碳化矽晶片或氮化鎵晶片。
7. 如請求項1所述之封裝結構，更包括一黏著層，位於該第一金屬薄膜與該晶片之間，且該黏著層包括鎢、鈦、鉻或前述之合金，該黏著層的厚度為0.1微米至0.9微米。
8. 如請求項1所述之封裝結構，其中該燒結層包括銀、銅、或銀銅複合物。
9. 如請求項1所述之封裝結構，其中該金屬箔包括銀、銅、或銀銅合金，且該金屬箔的厚度大於20微米。
10. 如請求項1所述之封裝結構，其中該內連線導體係選自以下所組成之族群：鋁線材、鋁帶材、銅線材、銅帶材、鍍鋁之銅線材、鍍鋁之銅帶材、銀合金線材、以及銀合金帶材。
11. 如請求項1所述之封裝結構，更包括一第二金屬薄膜，設置在該燒結層與該金屬箔之間，其中該第二金屬薄膜具有一第二奈米孿晶結構。
12. 如請求項1所述之封裝結構，更包括一載板，位於該晶片之下且具有一銅銲墊，其中該內連線導體的一端經由該金屬箔電性連接至該晶片，另一端經由該銅銲墊電性連接至該載板。
13. 一種封裝結構的製造方法，包括： 提供一晶片，其中該晶片包括： 一銲墊，設置在該晶片的一表面，其中該銲墊包括鋁或銅；以及 一介電層，與該銲墊同層設置，其中該介電層包括二氧化矽或聚乙醯胺（polyimide）； 形成一第一金屬薄膜在該晶片上方，其中該第一金屬薄膜具有一第一奈米孿晶結構； 執行一接合製程，將一金屬箔通過一燒結層接合至該第一金屬薄膜，其中該第一金屬薄膜與該燒結層直接接觸；以及 利用一超音波打線將一內連線導體接合至該金屬箔，其中該內連線導體與該晶片電性連接。
14. 如請求項13所述之封裝結構的製造方法，其中該第一金屬薄膜係利用濺鍍、蒸鍍或電鍍形成。
15. 如請求項13所述之封裝結構的製造方法，其中執行該接合製程包括： 先設置一燒結材料於該第一金屬薄膜上；以及 使該金屬箔與該燒結材料貼合，並執行一燒結製程，使得該燒結材料形成為該燒結層。
16. 如請求項15所述之封裝結構的製造方法，其中該燒結材料為包括銀粉或銅粉的一燒結膏、或由銀粉或銅粉燒結而成的一燒結預型片（preform）。
17. 如請求項15所述之封裝結構的製造方法，其中該燒結製程在150℃至240℃的溫度下持續執行5分鐘至60分鐘。
18. 如請求項15所述之封裝結構的製造方法，其中該燒結製程包括對該封裝結構施加0至30MPa的壓縮應力。
19. 如請求項15所述之封裝結構的製造方法，其中該燒結製程在真空或大氣下執行。
20. 如請求項13所述之封裝結構的製造方法，其中在將該內連線導體接合至該金屬箔之前，更包括圖案化該金屬箔、該燒結層、以及該第一金屬薄膜以暴露出該晶片的部分表面。
21. 如請求項20所述之封裝結構的製造方法，其中所述圖案化暴露出該介電層。
22. 如請求項13所述之封裝結構的製造方法，其中在執行該接合製程之前，更包括形成一第二金屬薄膜在該金屬箔面向該晶片的表面上，其中該第二金屬薄膜具有一第二奈米孿晶結構。
23. 如請求項13所述之封裝結構的製造方法，其中該內連線導體是利用超音波振動與該晶片上方的該金屬箔進行電性連接。