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TWI900575B - 時脈分佈網路、使用其的半導體裝置以及半導體系統 - Google Patents

時脈分佈網路、使用其的半導體裝置以及半導體系統

Info

Publication number
TWI900575B
TWI900575B TW110119253A TW110119253A TWI900575B TW I900575 B TWI900575 B TW I900575B TW 110119253 A TW110119253 A TW 110119253A TW 110119253 A TW110119253 A TW 110119253A TW I900575 B TWI900575 B TW I900575B
Authority
TW
Taiwan
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clock signals
clock
pair
transmission
driver
Prior art date
Application number
TW110119253A
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English (en)
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TW202205809A (zh
Inventor
姜智孝
Original Assignee
韓商愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 韓商愛思開海力士有限公司 filed Critical 韓商愛思開海力士有限公司
Publication of TW202205809A publication Critical patent/TW202205809A/zh
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Publication of TWI900575B publication Critical patent/TWI900575B/zh

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Abstract

一種時脈分佈網路包括：全域驅動器，其被配置為接收成對的時脈信號以產生成對的全域時脈信號；時脈傳輸驅動器，其被配置為放大成對的全域時脈信號以產生成對的傳輸時脈信號；第一升壓電路，其被配置為對成對的傳輸時脈信號的電壓位準進行升壓，以產生成對的第一升壓時脈信號；第一本地驅動器，其被配置為對成對的第一升壓時脈信號的電壓位準進行移位，以產生成對的第一本地時脈信號；第二升壓電路，其被配置為對成對的第一升壓時脈信號的電壓位準進行升壓，以產生成對的第二升壓時脈信號；以及第二本地驅動器，其被配置為對成對的第二升壓時脈信號的電壓位準進行移位，以產生成對的第二本地時脈信號。

Description

時脈分佈網路、使用其的半導體裝置以及半導體系統
各個實施例係關於積體電路，並且更具體地係關於時脈分佈網路，其包括使用該時脈分佈網路的半導體裝置和半導體系統。
電子裝置包括許多電子元件。例如，計算機系統包括許多半導體裝置，每個半導體裝置包括半導體。配置計算機系統的半導體裝置可以同步於時脈信號而操作。半導體裝置可以透過同步於時脈信號接收和發送資料來彼此通信。隨著計算機系統的運行速度的增大，時脈信號的頻率變大並且時脈信號的幅度變小。通常，每個半導體裝置可以包括用於有效地放大具有高頻率和小幅度的時脈信號的電流模式邏輯(Current Mode Logic,CML)驅動器，並且可以將時脈信號放大至CML位準以輸出經放大的時脈信號。因為假設半導體裝置內的內部電路同步於互補金屬氧化物半導體(Complementary Metal-Oxide Semiconductor,CMOS)位準的時脈信號而操作，所以可以提供CML至CMOS轉換器以在透過CML驅動器傳送的時脈信號被提供給內部電路之前將透過CML驅動器傳送的時脈信號的位準轉換成CMOS位準。因為半導體裝置內存在大量內 部電路，所以時脈傳輸線不可避免地變長，以將時脈信號傳送到大量內部電路和/或CML至CMOS轉換器，並且時脈傳輸線上的負載不可避免地變大。因此，半導體裝置可以包括具有更強大驅動力並且消耗更大量電流的CML驅動器。而且，即使半導體裝置包括具有更強大驅動力的CML驅動器，隨著在CML驅動器和內部電路之間的傳輸線變長，傳送到內部電路的時脈信號的幅度也會不可避免地變小。
本申請請求於2020年7月22日提交的申請號為10-2020-0090729的韓國申請的優先權，其全部內容透過引用合併於此。
在一個實施例中，一種時脈分佈網路可以包括全域驅動器、時脈傳輸驅動器、第一升壓電路、第一本地驅動器、第二升壓電路和第二本地驅動器。全域驅動器可以被配置為接收成對的時脈信號以產生成對的全域時脈信號。時脈傳輸驅動器可以被配置為放大成對的全域時脈信號以產生成對的傳輸時脈信號。第一升壓電路可以被配置為對成對的傳輸時脈信號的電壓位準進行升壓以產生成對的第一升壓時脈信號。第一本地驅動器可以被配置為對成對的第一升壓時脈信號的電壓位準進行移位以產生成對的第一本地時脈信號。第二升壓電路可以被配置為對成對的第一升壓時脈信號的電壓位準進行升壓以產生成對的第二升壓時脈信號。第二本地驅動器可以被配置對成對的第二升壓時脈信號的電壓位準進行升壓以產生成對的第二本地時脈信號。
在一個實施例中，一種半導體裝置可以包括第一本地驅動器、第一資料輸入/輸出電路、第一升壓電路、第二本地驅動器和第二資料輸入/輸 出電路。第一本地驅動器可以被配置為接收成對的第一傳輸時脈信號並對成對的第一傳輸時脈信號的電壓位準進行移位以產生成對的第一本地時脈信號。第一資料輸入/輸出電路可以被配置為同步於成對的第一本地時脈信號來執行資料輸入/輸出操作。第一升壓電路可以被配置為對成對的第一傳輸時脈信號的電壓位準進行升壓以產生成對的第二傳輸時脈信號。第二本地驅動器可以被配置為接收成對的第二傳輸時脈信號並對成對的第二傳輸時脈信號的電壓位準進行移位以產生成對的第二本地時脈信號。第二資料輸入/輸出電路可以被配置為同步於成對的第二本地時脈信號來執行資料輸入/輸出操作。
100:時脈分佈網路
101:時脈傳輸線
102:時脈傳輸線
110:全域驅動器
120:時脈傳輸驅動器
131:第一升壓電路
132:第二升壓電路
141:第一CML至CMOS轉換器
142:第二CML至CMOS轉換器
400:時脈分佈網路
401:時脈傳輸線
402:時脈傳輸線
410:全域驅動器
420:時脈傳輸驅動器
431:第一升壓電路
432:第二升壓電路
441:第一CML至CMOS轉換器
442:第二CML至CMOS轉換器
450:電流控制電路
801:時脈匯流排
802-1:資料匯流排
802-2:資料匯流排
802-3:資料匯流排
802-n:資料匯流排
810:第一半導體裝置
811:系統時脈發生電路
812-1:第一資料輸入/輸出電路
812-2:第二資料輸入/輸出電路
812-3:第三資料輸入/輸出電路
812-n:n-資料輸入/輸出電路
813:時脈傳輸驅動器
814-1:第一本地驅動器
814-2:第二本地驅動器
814-n:第n本地驅動器
815-1:第一升壓電路
815-2:第二升壓電路
815-n:第n升壓電路
820:第二半導體裝置
821:時脈接收電路
822-1:第一資料輸入/輸出電路
822-2:第二資料輸入/輸出電路
822-n:第n資料輸入/輸出電路
823:時脈傳輸驅動器
824-1:第一本地驅動器
824-2:第二本地驅動器
824-n:第n本地驅動器
825-1:第一升壓電路
825-2:第二升壓電路
825-n:第n升壓電路
A:幅度
A':幅度
Ab:幅度
Ab':幅度
AC gain:AC增益和/或高頻增益
B:幅度
B':幅度
Bb:幅度
Bb':幅度
BCLK1:第一升壓時脈信號
BCLK1B:第一互補升壓時脈信號
BCLK2:第二升壓時脈信號
BCLK2B:第二互補升壓時脈信號
C:電容器/幅度
C':幅度
C1:第一電容器
C2:第二電容器
Cb:幅度
Cb':幅度
CC1:第一電流控制信號
CC2:第二電流控制信號
CC3:第三電流控制信號
CLK:時脈信號
CLKB:互補時脈信號
DATA:資料
DC gain:DC增益和/或低頻增益
DQ1:第一資料
DQ2:第二資料
DQn:第n資料
G1:曲線圖
G2:曲線圖
G3:曲線圖
GCLK:全域時脈信號
GCLKB:互補全域時脈信號
IO:輸入/輸出
IV1:第一反相器
IV2:第二反相器
IV3:第三反相器
IV4:第四反相器
LCLK1:第一本地時脈信號
LCLK1B:第一互補本地時脈信號
LCLK2:第二本地時脈信號
LCLK2B:第二互補本地時脈信號
R:寄生電阻
R1:第一電阻器
R2:第二電阻器
SCLK:系統時脈信號
SCLKB:互補系統時脈信號
T1:第一電晶體
T2:第二電晶體
TCLK:傳輸時脈信號
TCLKB:互補傳輸時脈信號
〔圖1〕是示出根據一個實施例的時脈分佈網路的配置的圖。
〔圖2〕是示出圖1所示的升壓電路的配置的圖。
〔圖3〕是示出圖1所示的CML至CMOS驅動器的配置的圖。
〔圖4〕是示出根據一個實施例的時脈分佈網路的配置的圖。
〔圖5〕是示出提供升壓電路時和不提供升壓電路時透過時脈傳輸線傳送的成對的時脈信號的增益比較的圖。
〔圖6〕是相對地示出提供升壓電路時和不提供升壓電路時透過時脈傳輸線傳送的成對的時脈信號的幅度的圖。
〔圖7〕是示出提供升壓電路時和不提供升壓電路時透過時脈傳輸線傳送的成對的時脈信號的相位差的圖。
〔圖8〕是示出根據一個實施例的半導體系統的配置的圖。
圖1是示出根據一個實施例的時脈分佈網路100的配置的圖。參考圖1，時脈分佈網路100可以接收成對的時脈信號CLK和CLKB以產生成對的傳輸時脈信號TCLK和TCLKB，並且可以將成對的傳輸時脈信號TCLK和TCLKB提供給多個內部電路。時脈分佈網路100可以透過時脈傳輸線101和102將成對的傳輸時脈信號TCLK和TCLKB提供給多個內部電路。透過時脈傳輸線101和102傳輸的成對的傳輸時脈信號TCLK和TCLKB可以具有電流模式邏輯(Current Mode Logic,CML)位準。成對的傳輸時脈信號TCLK和TCLKB可能具有有限的擺動範圍，並且不能在電源電壓的位準和接地電壓的位準之間完全擺動。多個內部電路可以包括被配置為基於成對的傳輸時脈信號TCLK和TCLKB來執行預定操作的任何電路。多個內部電路中的每一個可以耦接至時脈傳輸線101和102。多個內部電路中的每一個可以基於成對的傳輸時脈信號TCLK和TCLKB來產生成對的本地時脈信號。成對的本地時脈信號可以具有互補金屬氧化物半導體(Complementary Metal-Oxide Semiconductor,CMOS)位準，並且可以在電源電壓的位準和接地電壓的位準之間完全擺動。多個內部電路中的每一個可以包括CML至CMOS轉換器(CML to CMOS converter)，其被配置為將具有CML位準的成對的傳輸時脈信號TCLK和TCLKB轉換為具有CMOS位準的成對的本地時脈信號。時脈分佈網路100可以包括升壓電路，該升壓電路被配置為將更靠近成對的傳輸時脈信號TCLK和TCLKB的源而設置的內部電路耦接到遠離成對的傳輸時脈信號TCLK和TCLKB的源而設置的內部電路。升壓電路可以對透過時脈傳輸線101和102傳送的成對的傳輸時脈信號TCLK和TCLKB的電壓位準進行升壓，以使得遠離成對的傳輸時脈信號TCLK 和TCLKB的源而設置的內部電路可以接收具有足夠幅度的成對的傳輸時脈信號TCLK和TCLKB。
時脈分佈網路100可以包括全域驅動器110、時脈傳輸驅動器120、第一升壓電路131、第一CML至CMOS轉換器141、第二升壓電路132和第二CML至CMOS轉換器142。全域驅動器110可以接收成對的時脈信號CLK和CLKB。成對的時脈信號CLK和CLKB可以包括時脈信號CLK和互補時脈信號CLKB。時脈信號CLK和互補時脈信號CLKB中的每一個可以具有CML位準。全域驅動器110可以接收成對的時脈信號CLK和CLKB以產生成對的全域時脈信號GCLK和GCLKB。成對的全域時脈信號GCLK和GCLKB可以包括全域時脈信號GCLK和互補全域時脈信號GCLKB。全域驅動器110可以是CML驅動器、CML緩衝器或CML放大電路。成對的全域時脈信號GCLK和GCLKB可以具有CML位準。
時脈傳輸驅動器120可以從全域驅動器110接收成對的全域時脈信號GCLK和GCLKB。時脈傳輸驅動器120可以放大成對的全域時脈信號GCLK和GCLKB以產生成對的傳輸時脈信號TCLK和TCLKB。時脈傳輸驅動器120可以將成對的傳輸時脈信號TCLK和TCLKB輸出至時脈傳輸線101和102。成對的傳輸時脈信號TCLK和TCLKB可以包括傳輸時脈信號TCLK和互補傳輸時脈信號TCLKB。時脈傳輸驅動器120可以是半字節驅動器(nibble driver)，其被配置為放大成對的全域時脈信號GCLK和GCLKB以便將由全域驅動器110產生的成對的全域時脈信號GCLK和GCLKB傳輸到多個時脈傳輸線之中的耦接至時脈傳輸驅動器120的時脈傳輸線101和102。儘管未示出，但是時脈分佈網路100還可以包括多個半字節驅動器，其被配置為將成對的全域時脈信號GCLK和 GCLKB傳送到其他時脈傳輸線。時脈傳輸驅動器120可以是CML驅動器、CML緩衝器或CML放大電路。因為傳輸時脈信號TCLK和TCLKB是透過耦接在時脈傳輸驅動器120與第一CML至CMOS轉換器141之間的時脈傳輸線101和102傳送的時脈信號，所以傳輸時脈信號TCLK和TCLKB可以是成對的第一傳輸時脈信號。成對的第一傳輸時脈信號可以包括第一傳輸時脈信號和第一互補傳輸時脈信號。
第一升壓電路131可以耦接到時脈傳輸線101和102，以接收成對的傳輸時脈信號TCLK和TCLKB。第一升壓電路131可以耦接在時脈傳輸驅動器120與第一CML至CMOS轉換器141之間，或者可以耦接在時脈傳輸驅動器120和第二升壓電路132之間。第一升壓電路131可以對成對的傳輸時脈信號TCLK和TCLKB的電壓位準進行升壓以產生成對的第一升壓時脈信號BCLK1和BCLK1B。成對的第一升壓時脈信號BCLK1和BCLK1B可以包括第一升壓時脈信號BCLK1和第一互補升壓時脈信號BCLK1B。第一升壓電路131可以放大成對的傳輸時脈信號TCLK和TCLKB的交流(alternating current,AC)分量和/或高頻分量，以產生具有比成對的傳輸時脈信號TCLK和TCLKB更改進的AC增益的成對的第一升壓時脈信號BCLK1和BCLK1B。AC增益可以意指能夠在相對高的頻率處發生的高頻增益，並且可以意指在信號的電壓位準轉變時發生的增益。當成對的傳輸時脈信號TCLK和TCLKB的邏輯位準轉變時，第一升壓電路131可以透過形成成對的第一升壓時脈信號BCLK1和BCLK1B的AC峰值來對成對的傳輸時脈信號TCLK和TCLKB進行升壓。
第一CML至CMOS轉換器141可以接收成對的第一升壓時脈信號BCLK1和BCLK1B。第一CML至CMOS轉換器141可以使成對的第一升壓時脈 信號BCLK1和BCLK1B的電壓位準移位以產生成對的第一本地時脈信號LCLK1和LCLK1B。第一CML至CMOS轉換器141可以是第一本地驅動器，其被配置為放大成對的第一升壓時脈信號BCLK1和BCLK1B以產生成對的第一本地時脈信號LCLK1和LCLK1B。成對的第一本地時脈信號LCLK1和LCLK1B可以包括第一本地時脈信號LCLK1和第一互補本地時脈信號LCLK1B。第一CML至CMOS轉換器141可以將具有CML位準的成對的第一升壓時脈信號BCLK1和BCLK1B轉換為具有CMOS位準的成對的第一本地時脈信號LCLK1和LCLK1B。成對的第一本地時脈信號LCLK1和LCLK1B可以被提供給耦接至第一CML至CMOS轉換器141的內部電路(未示出)。耦接至第一CML至CMOS轉換器141的內部電路可以同步於成對的第一本地時脈信號LCLK1和LCLK1B而操作。歸因於由時脈傳輸驅動器120到第一CML至CMOS轉換器141的時脈傳輸線101和102的寄生電阻(R)和寄生電容(C)引起的RC衰減，當成對的傳輸時脈信號TCLK和TCLKB到達第一CML至CMOS轉換器141時，成對的傳輸時脈信號TCLK和TCLKB的幅度或電壓位準可以被衰減。第一升壓電路131可以對傳送到第一CML至CMOS轉換器141的成對的傳輸時脈信號TCLK和TCLKB進行升壓來補償成對的傳輸時脈信號TCLK和TCLKB的幅度或電壓位準的衰減。而且，第一升壓電路131可以保持成對的傳輸時脈信號TCLK和TCLKB的擺動範圍，並且可以最小化成對的傳輸時脈信號TCLK和TCLKB到達第一CML至CMOS轉換器141所花費的延遲時間。因此，第一CML至CMOS轉換器141可以正常地產生具有與成對的傳輸時脈信號TCLK和TCLKB相對應的位準電壓的成對的第一本地時脈信號LCLK1和LCLK1B。
第二升壓電路132可以耦接到時脈傳輸線101和102，以接收成對的傳輸時脈信號TCLK和TCLKB。第二升壓電路132可以被耦接在第一升壓電路131與第二CML至CMOS轉換器142之間。第二升壓電路132可以對成對的第一升壓時脈信號BCLK1和BCLK1B的電壓位準進行升壓以產生成對的第二升壓時脈信號BCLK2和BCLK2B。成對的第二升壓時脈信號BCLK2和BCLK2B可以包括第二升壓時脈信號BCLK2和第二互補升壓時脈信號BCLK2B。第二升壓電路132可以放大成對的第一升壓時脈信號BCLK1和BCLK1B的AC分量和/或高頻分量，以產生成對的第二升壓時脈信號BCLK2和BCLK2B，成對的第二升壓時脈信號BCLK2和BCLK2B具有比成對的第一升壓時脈信號BCLK1和BCLK1B更改進的AC增益。當成對的第一升壓時脈信號BCLK1和BCLK1B的邏輯位準轉變時，第二升壓電路132可以透過形成成對的第二升壓時脈信號BCLK2和BCLK2B的AC峰值來對成對的第一升壓時脈信號BCLK1和BCLK1B進行升壓。因為成對的第二升壓時脈信號BCLK2和BCLK2B是透過耦接在第一CML至CMOS轉換器141與第二CML至CMOS轉換器142之間的時脈傳輸線101和102傳送的時脈信號，所以成對的第二升壓時脈信號BCLK2和BCLK2B可以是成對的第二傳輸時脈信號。第二升壓時脈信號BCLK2可以是第二傳輸時脈信號，且第二互補升壓時脈信號BCLK2B可以是第二互補傳輸時脈信號。在一個實施例中，可以選擇性地提供第一升壓電路131以最小化第一CML至CMOS轉換器141接收到成對的傳輸時脈信號TCLK和TCLKB的時間與第二CML至CMOS轉換器142接收到成對的傳輸時脈信號TCLK和TCLKB的時間之間的時間差。當不存在第一升壓電路131時，第二升壓電路132可以耦接在時脈傳輸驅動器120與第二 CML至CMOS轉換器142之間，並且可以接收成對的傳輸時脈信號TCLK和TCLKB以對成對的傳輸時脈信號TCLK和TCLKB進行升壓。
第二CML至CMOS轉換器142可以接收成對的第二升壓時脈信號BCLK2和BCLK2B。第二CML至CMOS轉換器142可以對成對的第二升壓時脈信號BCLK2和BCLK2B的電壓位準進行移位，以產生成對的第二本地時脈信號LCLK2和LCLK2B。第二CML至CMOS轉換器142可以是第二本地驅動器，其被配置為放大成對的第二升壓時脈信號BCLK2和BCLK2B以產生成對的第二本地時脈信號LCLK2和LCLK2B。成對的第二本地時脈信號LCLK2和LCLK2B可以包括第二本地時脈信號LCLK2和第二互補本地時脈信號LCLK2B。第二CML至CMOS轉換器142可以將具有CML位準的成對的第二升壓時脈信號BCLK2和BCLK2B轉換為具有CMOS位準的成對的第二本地時脈信號LCLK2和LCLK2B。成對的第二本地時脈信號LCLK2和LCLK2B可以被提供給耦接至第二CML至CMOS轉換器142的內部電路(未示出)。耦接至第二CML至CMOS轉換器142的內部電路可以同步於成對的第二本地時脈信號LCLK2和LCLK2B而操作。歸因於由從第一升壓電路131或第一CML至CMOS轉換器141到第二CML至CMOS轉換器142的時脈傳輸線101和102的寄生電阻(R)和寄生電容(C)引起的RC衰減，當成對的第一升壓時脈信號BCLK1和BCLK1B到達第二CML至CMOS轉換器142時，透過第一升壓電路131升壓的成對的第一升壓時脈信號BCLK1和BCLK1B的幅度或電壓位準可以被衰減。第二升壓電路132可以透過對傳送到第二CML至CMOS轉換器142的成對的第一升壓時脈信號BCLK1和BCLK1B進行升壓來補償成對的第一升壓時脈信號BCLK1和BCLK1B的幅度或電壓位準的衰減。另外，第二升壓電路132可以保持成對的第一升壓時脈信號 BCLK1和BCLK1B的擺動範圍，並且可以最小化成對的第一升壓時脈信號BCLK1和BCLK1B到達第二CML至CMOS轉換器142所花費的延遲時間。因此，第二CML至CMOS轉換器142可以正常產生成對的第二本地時脈信號LCLK2和LCLK2B，成對的第二本地時脈信號LCLK2和LCLK2B具有與成對的傳輸時脈信號相對應TCLK和TCLKB相對應的電壓位準，並且成對的傳輸時脈信號TCLK和TCLKB到達第一CML至CMOS轉換器141所花費的時間量與成對的傳輸時脈信號TCLK和TCLKB到達第二CML至CMOS轉換器142所花費的時間量之間的差可以被最小化。
圖2是示出圖1所示的升壓電路的配置的圖。圖2示出了第二升壓電路132的配置。參考圖2，第二升壓電路132可以接收第一升壓時脈信號BCLK1和第一互補升壓時脈信號BCLK1B以輸出第二升壓時脈信號BCLK2和第二互補升壓時脈信號BCLK2B。當第一升壓時脈信號BCLK1的電壓位準轉變時，第二升壓電路132可以增大第一互補升壓時脈信號BCLK1B的幅度。當第一互補升壓時脈信號BCLK1B的電壓位準轉變時，第二升壓電路132可以增大第一升壓時脈信號BCLK1的幅度。第二升壓電路132可以包括第一電晶體T1、第二電晶體T2、第一電流源I1和第二電流源I2。第一電晶體T1和第二電晶體T2中的每一個可以是N通道MOS電晶體。第一電晶體T1可以在其閘極處接收第一互補升壓時脈信號BCLK1B。第一電晶體T1的汲極和源極之中的一個可以耦接到第一升壓時脈信號BCLK1被輸入至的節點和輸出第二升壓時脈信號BCLK2的節點。第二電晶體T2可以在其閘極處接收第一升壓時脈信號BCLK1。第二電晶體T2的汲極和源極之中的一個可以耦接到第一互補升壓時脈信號BCLK1B被輸入至的節點和輸出第二互補升壓時脈信號BCLK2B的節點。第一電流源I1可以耦 接到接地電壓節點與第一電晶體T1的汲極和源極中的另一個之間。第二電流源I2可以耦接到接地電壓節點與第二電晶體T2的汲極和源極中的另一個之間。流過第一電流源I1的電流量可以與流過第二電流源I2的電流量相同或不同。第二升壓電路132還可以包括電容器C。該電容器C可以耦接在第一電晶體T1的汲極和源極之中的另一個與第二電晶體T2的汲極和源極之中的另一個之間。除了第一升壓電路131接收傳輸時脈信號TCLK和互補傳輸時脈信號TCLKB以輸出第一升壓時脈信號BCLK1和第一互補升壓時脈信號BCLK1B之外，第一升壓電路131可以具有與第二升壓電路132相同的配置。
第二升壓電路132可以如下操作。當第一升壓時脈信號BCLK1從邏輯低位準轉變為邏輯高位準時，第一互補升壓時脈信號BCLK1B可以從邏輯高位準轉變為邏輯低位準，並且第二電晶體T2可以被導通。當第二電晶體T2被導通時，電流可以從輸出第二互補升壓時脈信號BCLK2B的節點透過第二電流源I2流到接地電壓節點。因此，第二互補升壓時脈信號BCLK2B可以被額外地驅動到邏輯低位準，並且第二互補升壓時脈信號BCLK2B的幅度和電壓位準可以被升壓。當第一互補升壓時脈信號BCLK1B從邏輯低位準轉變為邏輯高位準時，第一升壓時脈信號BCLK1可以從邏輯高位準轉變為邏輯低位準，並且第一電晶體T1可以被導通。當第一電晶體T1被導通時，電流可以從輸出第二升壓時脈信號BCLK2的節點透過第一電流源I1流到接地電壓節點。因此，第二升壓時脈信號BCLK2可以被額外地驅動到邏輯低位準，並且第二升壓時脈信號BCLK2的幅度和電壓位準可以被升高。每當第一升壓時脈信號BCLK1和第一互補升壓時脈信號BCLK1B中的每一個轉變時，第二升壓電路132可以透過形成第二升壓時脈信號BCLK2和第二互補升壓時脈信號BCLK2B中的每一個的AC峰值來對成 對的第一升壓時脈信號BCLK1和BCLK1B的電壓位準進行升壓。當形成AC峰值時，成對的第二升壓時脈信號BCLK2和BCLK2B的幅度可以增大，並且除此之外，成對的第二升壓時脈信號BCLK2和BCLK2B的上升沿和下降沿的相位可以提前。因此，成對的第一升壓時脈信號BCLK1和BCLK1B與成對的第二升壓時脈信號BCLK2和BCLK2B之間的相位差可以減少。
圖3是示出圖1所示的CML至CMOS驅動器的配置的圖。圖3示出了第一CML至CMOS轉換器141的配置。參考圖3，第一CML至CMOS轉換器141可以包括第一電容器C1、第一反相器IV1、第一電阻器R1、第二反相器IV2、第二電容器C2、第三反相器IV3、第二電阻器R2和第四反相器IV4。第一電容器C1可以在一端處接收第一升壓時脈信號BCLK1，並且可以在另一端處耦接到第一反相器IV1的輸入節點。第一電容器C1可以輸出第一升壓時脈信號BCLK1的AC分量和/或高頻分量。當第一升壓時脈信號BCLK1的邏輯位準轉變時，第一反相器IV1可以基於第一電容器C1的輸出進行操作。第一反相器IV1可以對透過輸入節點輸入的信號進行反相放大，以透過輸出節點輸出反相放大信號。第一電阻器R1可以耦接在第一反相器IV1的輸入節點和輸出節點之間。第一電阻器R1可以設置第一反相器IV1的輸入節點的電壓位準。例如，當第一反相器IV1在電源電壓和接地電壓之間操作時，第一電阻器R1可以將第一反相器IV1的輸入節點的電壓位準設置為與電源電壓的一半相對應的電壓位準。在第一升壓時脈信號BCLK1的直流(direct current,DC)分量和/或低頻分量被第一電容器C1去除的情況下，第一電阻器R1可以將第一反相器IV1的輸入節點的電壓位準設置為與第一反相器IV1的操作電壓的一半相對應的電壓位準，以控制第一反相器IV1線性地操作。第二反相器IV2可以在其輸入節點處耦接至第一反 相器IV1的輸出節點。第二反相器IV2可以反相驅動第一反相器IV1的輸出，以透過輸出節點輸出反相驅動信號作為第一本地時脈信號LCLK1。
第二電容器C2可以在一端處接收第一互補升壓時脈信號BCLK1B，並且可以在另一端處耦接到第三反相器IV3的輸入節點。第二電容器C2可以輸出第一互補升壓時脈信號BCLK1B的AC分量和/或高頻分量。當第一互補升壓時脈信號BCLK1B的邏輯位準轉變時，第三反相器IV3可以基於第二電容器C2的輸出進行操作。第三反相器IV3可以對透過輸入節點輸入的信號進行反相放大，以透過輸出節點輸出反相放大信號。第二電阻器R2可以耦接在第三反相器IV3的輸入節點和輸出節點之間。第二電阻器R2可以設置第三反相器IV3的輸入節點的電壓位準。第二電阻器R2可以將第三反相器IV3的輸入節點的電壓位準設置為與電源電壓的一半相對應的電壓位準。在第一互補升壓時脈信號BCLK1B的DC分量和/或低頻分量被第二電容器C2去除的情況下，第二電阻器R2可以將第三反相器IV3的輸入節點的電壓位準設置為與第三反相器IV3的操作電壓的一半相對應的電壓位準，以控制第三反相器IV3線性操作。第四反相器IV4可以在其輸入節點處耦接到第三反相器IV3的輸出節點。第四反相器IV4可以反相驅動第三反相器IV3的輸出，以透過輸出節點輸出反相驅動信號，作為第一互補本地時脈信號LCLK1B。在一些實施例中，第二CML至CMOS轉換器142的配置類似於圖3所示且如上面描述的第一CML至CMOS轉換器141的配置。
圖4是示出根據一個實施例的時脈分佈網路400的配置的圖。圖4所示的時脈分佈網路400可以包括與圖1所示的時脈分佈網路100相同的大部分元件。在下文中，將主要描述與時脈分佈網路100不同的元件，而不是與時脈 分佈網路100相同的元件。時脈分佈網路400可以包括全域驅動器410、時脈傳輸驅動器420、第一升壓電路431、第一CML至CMOS轉換器441、第二升壓電路432和第二CML至CMOS轉換器442。全域驅動器410、第一CML至CMOS轉換器441和第二CML至CMOS轉換器442可以與圖1所示的全域驅動器110、第一CML至CMOS轉換器141和第二CML至CMOS轉換器142實質相同。全域驅動器410可以接收成對的時脈信號CLK和CLKB以產生成對的全域時脈信號GCLK和GCLKB。時脈傳輸驅動器420可以放大成對的全域時脈信號GCLK和GCLKB，以產生成對的傳輸時脈信號TCLK和TCLKB。第一升壓電路431可以對成對的傳輸時脈信號TCLK和TCLKB的電壓位準進行升壓，以產生成對的第一升壓時脈信號BCLK1和BCLK1B。第一CML至CMOS轉換器441可以對成對的第一升壓時脈信號BCLK1和BCLK1B的電壓位準進行移位，以產生成對的第一本地時脈信號LCLK1和LCLK1B。第二升壓電路432可以對成對的第一升壓時脈信號BCLK1和BCLK1B的電壓位準進行升壓，以產生成對的第二升壓時脈信號BCLK2和BCLK2B。第二CML至CMOS轉換器442可以對成對的第二升壓時脈信號BCLK2和BCLK2B的電壓位準進行移位，以產生成對的第二本地時脈信號LCLK2和LCLK2B。
時脈傳輸驅動器420可以是CML驅動器，並且還可以接收第一電流控制信號CC1。第一電流控制信號CC1可以控制時脈傳輸驅動器420的增益和/或電流消耗量。時脈傳輸驅動器420的電流消耗量可以意指時脈傳輸驅動器420的驅動力。時脈傳輸驅動器420可以具有基於第一電流控制信號CC1而變化的增益和/或電流消耗量。例如，能夠基於第一電流控制信號CC1而變化的增益可以是包括AC增益和DC增益的整體增益。因為時脈分佈網路400在時脈傳輸線401 和402上包括第一升壓電路431和第二升壓電路432，所以當時脈傳輸驅動器420最大化用於產生成對的傳輸時脈信號TCLK和TCLKB的驅動力時，可能會消耗不必要的電流。因此，可以基於第一電流控制信號CC1來調整時脈傳輸驅動器420的增益和/或電流消耗量，以優化時脈傳輸驅動器420的驅動力來產生成對的傳輸時脈信號TCLK和TCLKB。第一升壓電路431還可以接收第二電流控制信號CC2。第二電流控制信號CC2可以控制第一升壓電路431的AC增益和/或電流消耗量。第一升壓電路431可以具有能夠基於第二電流控制信號CC2而變化的AC增益和/或電流消耗量。第二升壓電路432還可以接收第三電流控制信號CC3。第三電流控制信號CC3可以控制第二升壓電路432的AC增益和/或電流消耗量。第二升壓電路432可以具有能夠基於第三電流控制信號CC3而變化的AC增益和/或電流消耗量。例如，圖2中所示的第一電流源I1和第二電流源I2中的每一個都可以包括可變電流源。基於第三電流控制信號CC3，流過第一電流源I1和第二電流源I2中的每一個的電流量可以變化。
時脈分佈網路400還可以包括電流控制電路450。電流控制電路450可以產生第一電流控制信號CC1、第二電流控制信號CC2和第三電流控制信號CC3，以便使成對的第一本地時脈信號LCLK1和LCLK1B與成對的第二本地時脈信號LCLK2和LCLK2B之間的偏斜(skew)或變化最小化，並優化時脈分佈網路400中消耗的電流。第一電流控制信號CC1、第二電流控制信號CC2和第三電流控制信號CC3中的每一個可以是具有多個位元的數位信號，或者可以是具有各種電壓位準的類比信號。
圖5是示出提供升壓電路時和不提供升壓電路時透過時脈傳輸線傳送的成對的時脈信號的增益比較的圖。參考圖4和圖5，曲線圖“G1”可以指示 從時脈傳輸驅動器420輸出的成對的傳輸時脈信號TCLK和TCLKB的增益。在曲線圖“G1”中，實線可以指示當時脈傳輸驅動器420的增益和驅動力被控制時從時脈傳輸驅動器420輸出的成對的時脈信號的增益，並且虛線可以指示當時脈傳輸驅動器420的增益和驅動力不被控制時從時脈傳輸驅動器輸出的成對的時脈信號的增益。曲線圖“G2”可以指示輸入至第一CML至CMOS轉換器441的成對的時脈信號的增益，並且曲線圖“G3”可以指示輸入至第二CML至CMOS轉換器442的成對的時脈信號的增益。在曲線圖“G2”和“G3”中，實線可以指示當提供升壓電路時成對的時脈信號的增益，虛線可以指示當不提供升壓電路時成對的時脈信號的增益。時脈傳輸驅動器的整體增益和電流消耗量可以基於第一電流控制信號CC1來被優化。如曲線圖“G1”所示，與在時脈傳輸驅動器的增益和驅動力不被控制時的情況相比，當時脈傳輸驅動器的增益和驅動力被控制時，時脈傳輸驅動器可以具有相對小的DC增益和/或低頻增益(“DC gain”)和AC增益和/或高頻增益(“AC gain”)。因此，從其增益和驅動力不被控制的時脈傳輸驅動器420輸出的成對的時脈信號具有的DC增益(“DC gain”)和AC增益(“AC gain”)大於從其增益和驅動力被控制的時脈傳輸驅動器420輸出的成對的時脈信號的DC增益(“DC gain”)和AC增益(“AC gain”)。
當不提供第一升壓電路431時，儘管從時脈傳輸驅動器420輸出的成對的時脈信號具有相對較大的DC增益(“DC gain”)和AC增益(“AC gain”)，歸因於時脈傳輸線401和402的RC衰減，輸入至第一CML至CMOS轉換器441的成對的時脈信號的DC增益(“DC gain”)和AC增益(“AC gain”)會被降低。相反，當提供第一升壓電路431時，可以補償時脈傳輸線401和402的RC衰減。因此，如曲線圖“G2”所示，儘管提供第一升壓電路431時輸入至第一 CML至CMOS轉換器441的成對的時脈信號的DC增益(“DC gain”)小於不提供第一升壓電路431時輸入至第一CML至CMOS轉換器441的成對的時脈信號的DC增益(“DC gain”)，提供第一升壓電路431時輸入至第一CML至CMOS轉換器441的成對的時脈信號的AC增益(“AC gain”)大於不提供第一升壓電路431時輸入至第一CML至CMOS轉換器441成對的時脈信號的AC增益(“AC gain”)。歸因於時脈傳輸線401和402的RC衰減，輸入至第二CML至CMOS轉換器442的成對的時脈信號的DC增益和AC增益可以進一步衰減。當提供第二升壓電路432時，可以透過補償時脈傳輸線401和402的RC衰減來保持輸入至第二CML至CMOS轉換器442的成對的時脈信號的DC增益(“DC gain”)和AC增益(“AC gain”)。因此，如曲線圖“G3”所示，當不提供第二升壓電路432時輸入至第二CML至CMOS轉換器442的成對的時脈信號的DC增益(“DC gain”)與當提供第二升壓電路432時輸入至第二CML至CMOS轉換器442的成對的時脈信號的DC增益(“DC gain”)相似，而當不提供第二升壓電路432時輸入至第二CML至CMOS轉換器442的成對的時脈信號的AC增益(“AC gain)遠遠小於當提供第二升壓電路432時輸入至第二CML至CMOS轉換器442的成對的時脈信號的AC增益(“AC gain”)。因為第一升壓電路431和第二升壓電路432中的每一個都可以增大目標頻率增益，即高頻增益，所以第一升壓電路431和第二升壓電路432可以有效地放大透過時脈傳輸線傳送的成對的時脈信號。而且，第一升壓電路431和第二升壓電路432可以優化用於透過時脈傳輸線將時脈信號從時脈傳輸驅動器傳送到每個內部電路的功耗。
圖6是相對地示出當提供升壓電路時和沒有提供升壓電路時透過時脈傳輸線傳送的成對的時脈信號的幅度的圖。參考圖4和圖6，“A”和“Ab”指 示當時脈傳輸驅動器420的增益和驅動力不被控制時從時脈傳輸驅動器420輸出的成對的時脈信號的幅度，“B”和“Bb”指示當不提供升壓電路時輸入至第一CML至CMOS轉換器441的成對的時脈信號的幅度，並且“C”和“Cb”指示當沒有提供升壓電路時輸入至第二CML至CMOS轉換器442的成對的時脈信號的幅度。“A’”和“Ab’”指示當時脈傳輸驅動器420的整體增益和驅動力被控制時從時脈傳輸驅動器420輸出的成對的時脈信號的幅度，“B’”和“Bb’”指示當提供第一升壓電路431時輸入至第一CML至CMOS轉換器441的成對的時脈信號的幅度，並且“C’”和“Cb’”指示當提供第二升壓電路432時輸入至第二CML至CMOS轉換器442的成對的時脈信號的幅度。
當“A”和“Ab”指示對應於參考值的100%的幅度時，“A’”和“Ab’”指示對應於參考值的約99%的幅度。“B”和“Bb”指示由於時脈傳輸線401和402的RC衰減而引起的對應於參考值的75%的降低的幅度，而“B’”和“Bb’”指示透過升壓電路升壓並且對應於參考值的約84%的幅度。“C”和“Cb”指示由於時脈傳輸線401和402的RC衰減而引起的對應於參考值的66%的降低的幅度，而“C’”和“Cb’”指示透過升壓電路升壓並且對應於參考值的約84%的幅度。類似於由“C’”和“Cb’”指示的幅度，由“B’”和“Bb’”指示的幅度被保持。因此，當不提供升壓電路時成對的時脈信號的幅度可以隨著成對的時脈信號透過時脈傳輸線401和402行進得更遠而被衰減，而當提供升壓電路時成對的時脈信號的幅度可以被保持為特定位準，即使成對的時脈信號透過時脈傳輸線401和402行進地更遠。
圖7是示出當提供升壓電路時和不提供升壓電路時透過時脈傳輸線傳送的成對的時脈信號的相位差的圖。參考圖4和圖7，被示出為實線的“A” 和“A’”指示從時脈傳輸驅動器420輸出的成對的時脈信號，被示出為虛線的“B”和“B’”指示輸入至第一CML至CMOS轉換器441的成對的時脈信號，並且被示出為長短交替的虛線的“C”和“C’”指示輸入至第二CML至CMOS轉換器442的成對的時脈信號。當不提供第一升壓電路431和第二升壓電路432時，由於時脈傳輸線401和402的RC衰減，“A”和“B”之間以及“B”和“C”之間的相位差可能相對較大。隨著“B”和“C”之間的相位差變大，使用“B”和“C”的內部電路的操作時序之間的差異可能變大，並且從“B”和“C”產生的本地時脈信號的偏斜可能變大。特別是，當內部電路被配置為接收和輸出資料時，輸入/輸出接腳之間的偏斜和差異可能變大。當提供第一升壓電路431和第二升壓電路432時，可以透過“A’”的升壓來產生“B’”，並且可以透過“B’”的升壓來產生“C’”。因此，“A’”和“B’”之間的相位差可能變得小於“A”和“B”之間的相位差，並且“B’”和“C’”之間的相位差可能變得小於“B”和“C”之間的相位差。因此，由時脈傳輸驅動器420產生的成對的傳輸時脈信號TCLK和TCLKB之間的時序差可以在被輸入至對應的內部電路之前被最小化。此外，當內部電路被配置為接收和輸出資料時，輸入/輸出接腳之間的偏斜和變化可以被最小化。
圖8是示出根據一個實施例的半導體系統8的配置的圖。參考圖8，半導體系統8可以包括第一半導體裝置810和第二半導體裝置820。第一半導體裝置810可以提供第二半導體裝置820進行操作所需的各種控制信號。第一半導體裝置810可以包括各種種類的裝置。例如，第一半導體裝置810可以是諸如中央處理單元(central processing unit,CPU)、圖形處理單元(graphic processing unit,GPU)、多媒體處理器(multi-media processor,MMP)、數位信號處理器、應用處理器(application processor,AP)和記憶體控制器之類的主機 設備。例如，第二半導體裝置820可以是記憶體裝置，並且該記憶體裝置可以包括易失性記憶體和/或非易失性記憶體。易失性記憶體可以包括靜態隨機存取記憶體(靜態RAM：static random access memory,SRAM)、動態RAM(dynamic RAM,DRAM)和同步DRAM(synchronous DRAM,SDRAM)。非易失性記憶體可以包括唯讀記憶體(read only memory,ROM)、可編程ROM(programmable ROM,PROM)、電可擦除和可編程ROM(electrically erasable and programmable ROM,EEPROM)、電可編程ROM(electrically programmable ROM,EPROM)、快閃記憶體、相變RAM(phase change RAM,PRAM)、磁性RAM(magnetic RAM,MRAM)、電阻式RAM(resistive RAM,RRAM)、以及鐵電RAM(ferroelectric RAM,FRAM)等。
第二半導體裝置820可以透過多個匯流排耦接到第一半導體裝置810。多個匯流排可以是信號傳輸路徑、鏈路或用於傳送信號的通道。多個匯流排可以包括時脈匯流排801和“n”個資料匯流排802-1、802-2、...和802-n。“n”可以是等於或大於3的整數。時脈匯流排801可以是單向(one-way)匯流排，並且“n”個資料匯流排802-1、802-2，...和802-n中的每一個可以是雙向(two-way)匯流排。第二半導體裝置820可以透過時脈匯流排801耦接到第一半導體裝置810。第二半導體裝置820可以透過時脈匯流排801接收系統時脈信號SCLK。時脈匯流排801可以將系統時脈信號SCLK作為單端信號來傳送，並且可以將系統時脈信號SCLK連同互補系統時脈信號SCLKB一起作為差分信號的成對的系統時脈信號SCLK和SCLKB來傳送。儘管未示出，但是第二半導體裝置820可以透過命令-位址匯流排耦接到第一半導體裝置810，並且可以透過命令-位址匯流排從第一半導體裝置810接收命令-位址信號。第二半導體裝置820可 以透過另一時脈匯流排耦接到第一半導體裝置810，並且可以透過另一時脈匯流排從第一半導體裝置810接收除了系統時脈信號SCLK之外的時脈信號。第二半導體裝置820可以透過第一資料匯流排802-1耦接到第一半導體裝置810。透過第一資料匯流排802-1，第二半導體裝置820可以從第一半導體裝置810接收第一資料DQ1或向第一半導體裝置810提供第一資料DQ1。第二半導體裝置820可以透過第二資料匯流排802-2耦接到第一半導體裝置810。透過第二資料匯流排802-2，第二半導體裝置820可以從第一半導體裝置810接收第二資料DQ2或向第一半導體裝置810提供第二資料DQ2。第二半導體裝置820可以透過第n資料匯流排802-n耦接到第一半導體裝置810。透過第n資料匯流排802-n，第二半導體裝置820可以從第一半導體裝置810接收第n資料DQn或向第一半導體裝置810提供第n資料DQn。
第一半導體裝置810可以包括系統時脈發生電路811、第一資料輸入/輸出電路(DATA IO)812-1、第二資料輸入/輸出電路(DATA IO)812-2和n-資料輸入/輸出電路(DATA IO)812-n。系統時脈發生電路811可以產生系統時脈信號SCLK和互補系統時脈信號SCLKB。系統時脈發生電路811可以包括振盪器或鎖相迴路電路，其被配置為產生成對的系統時脈信號SCLK和SCLKB。第一資料輸入/輸出電路812-1可以耦接到第一資料匯流排802-1。透過第一資料匯流排802-1，第一資料輸入/輸出電路812-1可以將第一資料DQ1提供給第二半導體裝置820，並且可以接收從第二半導體裝置820提供的第一資料DQ1。第二資料輸出電路812-2可以耦接到第二資料匯流排802-2。透過第二資料匯流排802-2，第二資料輸入/輸出電路812-2可以將第二資料DQ2提供給第二半導體裝置820，並且可以接收從第二半導體裝置820提供的第二資料DQ2。第 n資料輸入/輸出電路812-n可以耦接到第n資料匯流排802-n。透過第n資料匯流排802-n，第n資料輸入/輸出電路812-n可以將第n資料DQn提供給第二半導體裝置820，並且可以接收從第二半導體裝置820提供的第n資料DQn。
透過採用在圖1和圖4中示出的時脈分佈網路100和400之中的至少一個，第一半導體裝置810可以將成對的系統時脈信號SCLK和SCLKB提供給第一至第n資料輸入/輸出電路812-1和812-n。第一半導體裝置810可以包括時脈傳輸驅動器813、第一本地驅動器814-1、第二本地驅動器814-2和第n本地驅動器814-n。時脈傳輸驅動器813可以放大從系統時脈發生電路811產生的成對的系統時脈信號SCLK和SCLKB，並且可以將放大的成對的系統時脈信號SCLK和SCLKB輸出為成對的傳輸時脈信號。第一本地驅動器814-1可以將具有CML位準的成對的傳輸時脈信號轉換為具有CMOS位準的成對的時脈信號，並且可以將經轉換的成對的時脈信號提供給第一資料輸入/輸出電路812-1。第一資料輸入/輸出電路812-1可以同步於經轉換的成對的時脈信號來執行接收和提供第一資料DQ1的操作。第二本地驅動器814-2可以將具有CML位準的成對的傳輸時脈信號轉換為具有CMOS位準的成對的時脈信號，並且可以將經轉換的成對的時脈信號提供給第二資料輸入/輸出電路812-2。第二資料輸入/輸出電路812-2可以同步於經轉換的成對的時脈信號來執行接收和提供第二資料DQ2的操作。第n本地驅動器814-n可以將具有CML位準的成對的傳輸時脈信號轉換為具有CMOS位準的成對的時脈信號，並且可以將經轉換的成對的時脈信號提供給第n資料輸入/輸出電路812-n。第n資料輸入/輸出電路812-n可以同步於經轉換的成對的時脈信號來執行接收和提供第n資料DQn的操作。第一本地驅動器814-1、 第二本地驅動器814-2和第n本地驅動器814-n中的每一個可以包括CML至CMOS轉換器。
第一半導體裝置810還可以包括第一升壓電路815-1、第二升壓電路815-2和第n升壓電路815-n。第一升壓電路815-1可以耦接在時脈傳輸驅動器813與第一本地驅動器814-1和第二升壓電路815-2之間，並且可以對從時脈傳輸驅動器813輸出的成對的時脈信號進行升壓。第二升壓電路815-2可以耦接在第一升壓電路815-1與第二本地驅動器814-2之間，並且可以對從第一升壓電路815-1輸出的成對的時脈信號進行升壓。第n升壓電路815-n可以耦接在前一級的升壓電路與第n本地驅動器814-n之間，並且可以對要提供給第n本地驅動器814-n的成對的時脈信號進行升壓。
第二半導體裝置820可以包括時脈接收電路821、第一資料輸入/輸出電路(DATA IO)822-1、第二資料輸入/輸出電路(DATA IO)822-2和第n資料輸入/輸出電路(DATA IO)822-n。時脈接收電路821可以耦接到時脈匯流排801，並且可以接收系統時脈信號SCLK或成對的系統時脈信號SCLK和SCLKB以產生成對的全域時脈信號。在一個實施例中，時脈接收電路821可以對成對的系統時脈信號SCLK和SCLKB的頻率進行分頻，以產生具有比成對的系統時脈信號SCLK和SCLKB的頻率更低的頻率的成對的全域時脈信號。第一資料輸入/輸出電路822-1可以耦接到第一資料匯流排802-1。透過第一資料匯流排802-1，第一資料輸入/輸出電路822-1可以將第一資料DQ1提供給第一半導體裝置810，並且可以接收從第一半導體裝置810提供的第一資料DQ1。第二資料輸入/輸出電路822-2可以耦接到第二資料匯流排802-2。透過第二資料匯流排802-2，第二資料輸入/輸出電路822-2可以將第二資料DQ2提供給第一半導體裝 置810，並且可以接收從第一半導體裝置810提供的第二資料DQ2。第n資料輸入/輸出電路822-n可以耦接到第n資料匯流排802-n。透過第n資料匯流排802-n，第n資料輸入/輸出電路822-n可以將第n資料DQn提供給第一半導體裝置810，並且可以接收從第一半導體裝置810提供的第n資料DQn。
透過採用在圖1和圖4中示出的時脈分佈網路100和400之中的至少一個，第二半導體裝置820可以將成對的全域時脈信號提供給第一至第n資料輸入/輸出電路822-1和822-n。第二半導體裝置820可以包括時脈傳輸驅動器823、第一本地驅動器824-1、第二本地驅動器824-2和第n本地驅動器824-n。時脈傳輸驅動器823可以放大從時脈接收電路821產生的成對的全域時脈信號，並且可以將放大的成對的全域時脈信號輸出為成對的傳輸時脈信號。第一本地驅動器824-1可以將具有CML位準的成對的傳輸時脈信號轉換為具有CMOS位準的成對的時脈信號，並且可以將經轉換的成對的時脈信號提供給第一資料輸入/輸出電路822-1。第一資料輸入/輸出電路822-1可以同步於經轉換的成對的時脈信號來執行接收和提供第一資料DQ1的操作。第二本地驅動器824-2可以將具有CML位準的成對的傳輸時脈信號轉換為具有CMOS位準的成對的時脈信號，並且可以將經轉換的成對的時脈信號提供給第二資料輸入/輸出電路822-2。第二資料輸入/輸出電路822-2可以同步於經轉換的成對的時脈信號來執行接收和提供第二資料DQ2的操作。第n本地驅動器824-n可以將具有CML位準的成對的傳輸時脈信號轉換為具有CMOS位準的成對的時脈信號，並且可以將經轉換的成對的時脈信號提供給第n資料輸入/輸出電路822-n。第n資料輸入/輸出電路822-n可以同步於經轉換的成對的時脈信號來執行接收和提供第n資料DQn的操作。 第一本地驅動器824-1、第二本地驅動器824-2和第n本地驅動器824-n中的每一個可以包括CML至CMOS轉換器。
第二半導體裝置820還可以包括第一升壓電路825-1、第二升壓電路825-2和第n升壓電路825-n。第一升壓電路825-1可以耦接在時脈傳輸驅動器823與第一本地驅動器824-1和第二升壓電路825-2之間，並且可以對從時脈傳輸驅動器823輸出的成對的時脈信號進行升壓。第二升壓電路825-2可以耦接在第一升壓電路825-1與第二本地驅動器824-2之間，並且可以對從第一升壓電路825-1輸出的成對的時脈信號進行升壓。第n升壓電路825-n可以耦接在前一級的升壓電路與第n本地驅動器824-n之間，並且可以升壓要提供給第n本地驅動器824-n的成對的時脈信號。
儘管上面已經描述了某些實施例，但是本發明所屬技術領域中具有通常知識者將理解，所描述的實施例僅表示示例。因此，不應該基於所描述的實施例來限制時脈分佈網路、半導體裝置以及使用該時脈分佈網路的半導體系統。相反，當結合以上描述和附圖時，當僅根據所附申請專利範圍來限制所述時脈分佈網路、半導體裝置和使用該時脈分佈網路的半導體系統。
100:時脈分佈網路 101:時脈傳輸線 102:時脈傳輸線 110:全域驅動器 120:時脈傳輸驅動器 131:第一升壓電路 132:第二升壓電路 141:第一CML至CMOS轉換器 142:第二CML至CMOS轉換器 BCLK1:第一升壓時脈信號 BCLK1B:第一互補升壓時脈信號 BCLK2:第二升壓時脈信號 BCLK2B:第二互補升壓時脈信號 C:電容器 CLK:時脈信號 CLKB:互補時脈信號 GCLK:全域時脈信號 GCLKB:互補全域時脈信號 LCLK1:第一本地時脈信號 LCLK1B 第一互補本地時脈信號 LCLK2:第二本地時脈信號 LCLK2B:第二互補本地時脈信號 R:寄生電阻 TCLK:傳輸時脈信號 TCLKB:互補傳輸時脈信號

Claims (19)

  1. 一種時脈分佈網路，包括： 全域驅動器，其被配置為接收成對的時脈信號以產生成對的全域時脈信號； 時脈傳輸驅動器，其被配置為放大所述成對的全域時脈信號以產生成對的傳輸時脈信號； 第一升壓電路，其被配置為對所述成對的傳輸時脈信號的電壓位準進行升壓，以產生成對的第一升壓時脈信號； 第一本地驅動器，其被配置為對所述成對的第一升壓時脈信號的電壓位準進行移位，以產生成對的第一本地時脈信號； 第二升壓電路，其被配置為對所述成對的第一升壓時脈信號的電壓位準進行升壓，以產生成對的第二升壓時脈信號；以及 第二本地驅動器，其被配置為對所述成對的第二升壓時脈信號的電壓位準進行移位，以產生成對的第二本地時脈信號。
  2. 如請求項1所述的時脈分佈網路，其中，所述時脈傳輸驅動器是電流模式邏輯驅動器（Current Mode Logic, CML）。
  3. 如請求項1所述的時脈分佈網路， 其中，所述時脈傳輸驅動器還被配置為接收電流控制信號，以及 其中，所述時脈傳輸驅動器的增益基於所述電流控制信號來被控制。
  4. 如請求項1所述的時脈分佈網路，其中，所述第一升壓電路被配置為產生具有相對於所述成對的傳輸時脈信號而言增大的交流（alternating current, AC）增益的所述成對的第一升壓時脈信號。
  5. 如請求項1所述的時脈分佈網路， 其中，所述第一升壓電路還被配置為接收電流控制信號，以及 其中，所述第一升壓電路的AC增益基於所述電流控制信號來被控制。
  6. 如請求項1所述的時脈分佈網路，其中，所述第一本地驅動器被配置為：對具有CML位準的所述成對的第一升壓時脈信號的電壓位準進行移位，以產生具有互補金屬氧化物半導體（Complementary Metal-Oxide Semiconductor, CMOS）位準的所述成對的第一本地時脈信號。
  7. 如請求項1所述的時脈分佈網路，其中，所述第二升壓電路被配置為產生具有相對於所述成對的第一升壓時脈信號增大的AC增益的所述成對的第二升壓時脈信號。
  8. 如請求項1所述的時脈分佈網路， 其中，所述第二升壓電路還被配置為接收電流控制信號，以及 其中，所述第二升壓電路的AC增益基於所述電流控制信號來被控制。
  9. 如請求項1所述的時脈分佈網路，其中，所述第二本地驅動器被配置為對具有CML位準的所述成對的第二升壓時脈信號的電壓位準進行移位，以產生具有CMOS位準的所述成對的第二本地時脈信號。
  10. 一種半導體裝置，包括： 第一本地驅動器，其被配置為接收成對的第一傳輸時脈信號並對所述成對的第一傳輸時脈信號的電壓位準進行移位，以產生成對的第一本地時脈信號； 第一資料輸入/輸出電路，其被配置為同步於所述成對的第一本地時脈信號來執行資料輸入/輸出操作； 第一升壓電路，其被配置為對所述成對的第一傳輸時脈信號的電壓位準進行升壓，以產生成對的第二傳輸時脈信號； 第二本地驅動器，其被配置為接收所述成對的第二傳輸時脈信號並對所述成對的第二傳輸時脈信號的電壓位準進行移位，以產生成對的第二本地時脈信號；以及 第二資料輸入/輸出電路，其被配置為同步於所述成對的第二本地時脈信號來執行資料輸入/輸出操作。
  11. 如請求項10所述的半導體裝置，其中，所述第一本地驅動器被配置為對具有電流模式邏輯（Current Mode Logic, CML）位準的所述成對的第一傳輸時脈信號的電壓位準進行移位，以產生具有互補金屬氧化物半導體（Complementary Metal-Oxide Semiconductor, CMOS）位準的所述成對的第一本地時脈信號。
  12. 如請求項10所述的半導體裝置，其中，所述第一升壓電路被配置為產生具有相對於所述成對的第一傳輸時脈信號而言增大的交流（alternating current, AC）增益的所述成對的第二傳輸時脈信號。
  13. 如請求項10所述的半導體裝置，其中，所述第二本地驅動器被配置為對具有CML位準的所述成對的第二傳輸時脈信號的電壓位準進行移位，以產生具有CMOS位準的所述成對的第二本地時脈信號。
  14. 如請求項10所述的半導體裝置，還包括： 全域驅動器，其被配置為接收成對的時脈信號以產生成對的全域時脈信號；以及 時脈傳輸驅動器，其被配置為放大所述成對的全域時脈信號以產生所述成對的第一傳輸時脈信號。
  15. 如請求項14所述的半導體裝置，其中，所述時脈傳輸驅動器是CML驅動器。
  16. 如請求項14所述的半導體裝置， 其中，所述時脈傳輸驅動器還被配置為接收第一電流控制信號，以及 其中，所述時脈傳輸驅動器的增益基於所述第一電流控制信號來被控制。
  17. 如請求項16所述的半導體裝置，還包括第二升壓電路，所述第二升壓電路被配置為對所述成對的第一傳輸時脈信號的電壓位準進行升壓。
  18. 如請求項17所述的半導體裝置， 其中，所述第二升壓電路還被配置為接收第二電流控制信號，以及 其中，所述第二升壓電路的AC增益基於所述第二電流控制信號來被控制。
  19. 如請求項17所述的半導體裝置， 其中，所述第一升壓電路還被配置為接收第三電流控制信號，以及 其中，所述第一升壓電路的AC增益基於所述第三電流控制信號來被控制。
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