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TW201909567A - 串化器、資料傳輸電路、半導體裝置以及包括其的系統 - Google Patents

串化器、資料傳輸電路、半導體裝置以及包括其的系統 Download PDF

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TW201909567A
TW201909567A TW107114203A TW107114203A TW201909567A TW 201909567 A TW201909567 A TW 201909567A TW 107114203 A TW107114203 A TW 107114203A TW 107114203 A TW107114203 A TW 107114203A TW 201909567 A TW201909567 A TW 201909567A
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李賢培
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韓商愛思開海力士有限公司
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Abstract

串化器可以包括預緩衝器級和主緩衝器級。預緩衝器級可以被配置為透過同步於多個預時脈訊號而分別緩衝多個訊號來產生多個延遲訊號。主緩衝器級可以被配置為透過同步於多個主時脈訊號而分別緩衝多個延遲訊號來產生輸出訊號。多個預時脈訊號可以分別與多個主時脈訊號具有相位差。

Description

串化器、資料傳輸電路、半導體裝置以及包括其的系統
各種實施例整體而言係關於半導體技術，並且更具體地，關於串化器和資料傳輸電路、半導體裝置以及包括其的系統。
電子設備包括許多電子元件，並且電腦系統包括許多包含半導體裝置的電子元件。電腦系統的半導體裝置可以同步於時脈而傳輸資料，並且可以執行串列通訊。半導體裝置可以使從另一個半導體裝置提供的串化資料並行化，以便迅速處理大量資料。另外，半導體裝置可以使並行化的內部資料串化，並且可以將串化的資料提供給另一個半導體裝置。即，半導體裝置可以包括串化器，該串化器被配置為使並行化的資料串化以用於在資料匯流排上進行的串列通訊。
整體而言，串化器可以透過自身同步於時脈的邊緣而依次輸出多個資料。目前，與電腦系統和半導體裝置相關的研究與開發（研發）趨向於高運行速度和低功耗。隨著系統的運行速度的增大，時脈速度變得更高，並且隨著系統的功耗減少，時脈和資料的持續時間縮短或者變窄。因此，根據目前的研究與開發趨勢，需要能夠正確地使資料串化的串化器。
本申請基於要求於2017年7月10日向韓國智慧財產權局提交的申請號為10-2017-0087241的韓國專利申請的優先權，其全部內容透過引用合併於此。
在一個實施例中，可以提供一種串化器。串化器可以包括預緩衝器級，該預緩衝器級被配置為透過同步於多個預時脈訊號而分別緩衝多個訊號來產生多個延遲訊號。串化器可以包括主緩衝器級，該主緩衝器級被配置為透過同步於多個主時脈訊號而分別緩衝多個延遲訊號來產生輸出訊號。多個預時脈訊號可以分別與多個主時脈訊號具有相位差。
在一個實施例中，可以提供一種串化器。串化器可以包括預緩衝器級，該預緩衝器級被配置為透過同步於第一時脈訊號而緩衝第一訊號來產生第一延遲訊號，並且透過同步於第二時脈訊號而緩衝第二訊號來產生第二延遲訊號。串化器可以包括主緩衝器級，該主緩衝器級被配置為透過同步於第二時脈訊號而緩衝第一延遲訊號來產生輸出訊號。
在一個實施例中，可以提供一種串化器。串化器可以包括預緩衝器級，該預緩衝器級被配置為透過同步於第一時脈訊號至第四時脈訊號而分別緩衝第一訊號至第四訊號來產生第一延遲訊號至第四延遲訊號。串化器可以包括主緩衝器級，該主緩衝器級被配置為透過同步於第一時脈訊號至第四時脈訊號而分別緩衝第一延遲訊號至第四延遲訊號來產生輸出訊號。
在一個實施例中，可以提供一種資料傳輸電路。資料傳輸電路可以包括管道鎖存電路，該管道鎖存電路被配置為透過佈置多個內部資料組來輸出第一資料至第四資料。資料傳輸電路可以包括預緩衝器級，該預緩衝器級被配置為透過同步於第一時脈訊號至第四時脈訊號而分別緩衝第一資料至第四資料來產生第一延遲資料至第四延遲資料。資料傳輸電路可以包括主緩衝器級，該主緩衝器級被配置為透過同步於第一時脈訊號至第四時脈訊號而分別緩衝第一延遲資料至第四延遲資料來產生輸出資料。
在下文中，下面將參考所附圖式透過實施例的示例來描述根據各種實施例的半導體裝置。
圖1是示出根據一個實施例的串化器100的配置的示例性代表的示意圖。參考圖1，串化器100可以包括預緩衝器級110和主緩衝器級120。預緩衝器級110可以透過基於多個時脈訊號而分別緩衝多個訊號來產生多個延遲訊號。多個時脈訊號可以是多個預時脈訊號PCLK。多個訊號D可以是資料。預緩衝器級110可以透過基於多個預時脈訊號PCLK而分別緩衝多個訊號D來產生多個延遲訊號DD。預緩衝器級110可以接收第一預時脈訊號PCLK1至第四預時脈訊號PCLK4以及第一訊號D1至第四訊號D4。雖然圖1中以串化器100接收四個時脈訊號和四個訊號作為示例來說明，但該特定的數目並非意在限制本公開。例如，時脈訊號的數量和訊號的數量可以分別是八或分別是十六。例如，根據期望的配置，時脈訊號的數量和訊號的數量可以大於四或小於四。
預緩衝器級110可以透過同步於第一預時脈訊號PLCK1而緩衝第一訊號D1來產生第一延遲訊號DD1。預緩衝器級110可以透過同步於第二預時脈訊號PLCK2而緩衝第二訊號D2來產生第二延遲訊號DD2。預緩衝器級110可以透過同步於第三預時脈訊號PLCK3而緩衝第三訊號D3來產生第三延遲訊號DD3。預緩衝器級110可以透過同步於第四預時脈訊號PLCK4而緩衝第四訊號D4來產生第四延遲訊號DD4。在一個實施例中，預緩衝器級110可以一起接收第一訊號D1至第四訊號D4與第一訊號D1至第四訊號D4的補償訊號，並且可以一起產生第一延遲訊號DD1至第四延遲訊號DD4與第一延遲訊號DD1至第四延遲訊號DD4的補償訊號。
第一預時脈訊號PCLK1至第四預時脈訊號PCLK4可以彼此具有不同的相位。例如，第一預時脈訊號PCLK1具有超前於第二預時脈訊號PCLK2的相位，第二預時脈訊號PCLK2具有超前於第三預時脈訊號PCLK3的相位，並且第三預時脈訊號PCLK3具有超前於第四預時脈訊號PCLK4的相位。第一預時脈訊號PCLK1至第四預時脈訊號PCLK4之間的每個相位差都可以為90度。第一預時脈訊號PCLK1可以與第二預時脈訊號PCLK2具有90度的相位差，第二預時脈訊號PCLK2可以與第三預時脈訊號PCLK3具有90度的相位差，第三預時脈訊號PCLK3可以與第四預時脈訊號PCLK4具有90度的相位差，並且第四預時脈訊號PCLK4可以與第一預時脈訊號PCLK1具有90度的相位差。當預時脈訊號的數量為八時，八個預時脈訊號彼此之間可以具有45度的相位差。預時脈訊號的相位差可以與所描述的預時脈訊號的相位差不同。
主緩衝器級120可以透過基於多個時脈訊號而分別緩衝從預緩衝器級110輸出的多個延遲訊號DD來產生輸出訊號DOUT。多個時脈訊號可以是多個主時脈訊號MCLK。主緩衝器級120可以透過基於多個主時脈訊號MCLK而分別緩衝從預緩衝器級110輸出的多個延遲訊號DD來產生輸出訊號DOUT。主緩衝器級120可以接收第一主時脈訊號MCLK1至第四主時脈訊號MCLK4以及第一延遲訊號DD1至第四延遲訊號DD4。主緩衝器級120可以透過同步於第一主時脈訊號MCLK1至第四主時脈訊號MCLK4而分別緩衝第一延遲訊號DD1至第四延遲訊號DD4來產生輸出訊號DOUT。輸出訊號DOUT可以是包括與第一訊號D1至第四訊號D4或第一延遲訊號DD1至第四延遲訊號DD4相對應的資訊的訊號流。
主緩衝器級120可以透過同步於第一主時脈訊號MCLK1而緩衝第一延遲訊號DD1來產生輸出訊號DOUT。主緩衝器級120可以透過同步於第二主時脈訊號MCLK2而緩衝第二延遲訊號DD2來產生輸出訊號DOUT。主緩衝器級120可以透過同步於第三主時脈訊號MCLK3而緩衝第三延遲訊號DD3來產生輸出訊號DOUT。主緩衝器級120可以透過同步於第四主時脈訊號MCLK4而緩衝第四延遲訊號DD4來產生輸出訊號DOUT。在一個實施例中，主緩衝器級120可以一起接收第一延遲訊號DD1至第四延遲訊號DD4與第一延遲訊號DD1至第四延遲訊號DD4的補償訊號，並且可以一起產生輸出訊號DOUT與輸出訊號DOUT的補償訊號。
第一主時脈訊號MCLK1至第四主時脈訊號MCLK4可以彼此具有依次不同的相位。例如，第一主時脈訊號MCLK1可以具有超前於第二主時脈訊號MCLK2 90度的相位，第二主時脈訊號MCLK2可以具有超前於第三主時脈訊號MCLK3 90度的相位，並且第三主時脈訊號MCLK3可以具有超前於第四主時脈訊號MCLK4 90度的相位。主時脈訊號MCLK可以具有滯後於預時脈訊號PCLK的相位。例如，第一主時脈訊號MCLK1可以具有滯後於第一預時脈訊號PCLK1 90度的相位，第二主時脈訊號MCLK2可以具有滯後於第二預時脈訊號PCLK2 90度的相位，第三主時脈訊號MCLK3可以具有滯後於第三預時脈訊號PCLK3 90度的相位，並且第四主時脈訊號MCLK4可以具有滯後於第四預時脈訊號PCLK4 90度的相位。即，第一主時脈訊號MCLK1可以具有與第四預時脈訊號PCLK4相對應的相位，第二主時脈訊號MCLK2可以具有與第一預時脈訊號PCLK1相對應的相位，第三主時脈訊號MCLK3可以具有與第二預時脈訊號PCLK2相對應的相位，並且第四主時脈訊號MCLK4可以具有第三預時脈訊號PCLK3相對應的相位。
在本公開的一個實施例中，單個時脈訊號可以用作預時脈訊號PCLK和主時脈訊號MCLK。例如，當串化器100接收彼此之間具有90度的相位差的第一時脈訊號至第四時脈訊號時，第一時脈訊號可以用作第一預時脈訊號PCLK1和第二主時脈訊號MCLK2。第二時脈訊號可以用作第二預時脈訊號PCLK2和第三主時脈訊號MCLK3。第三時脈訊號可以用作第三預時脈訊號PCLK3和第四主時脈訊號MCLK4。第四時脈訊號可以用作第四預時脈訊號PCLK4和第一主時脈訊號MCLK1。
圖2是示出圖1中所示的預緩衝器級110的配置的示例性代表的示意圖。參考圖2，預緩衝器級110可以包括第一預緩衝器210至第四預緩衝器240。第一預緩衝器210可以接收第一訊號D1和第一預時脈訊號PCLK1，並且可以產生第一延遲訊號DD1。第一預緩衝器210可以透過在第一預時脈訊號PCLK1的高位準區段期間緩衝第一訊號D1來產生第一延遲訊號DD1。第二預緩衝器220可以接收第二訊號D2和第二預時脈訊號PCLK2，並且可以產生第二延遲訊號DD2。第二預緩衝器220可以透過在第二預時脈訊號PCLK2的高位準區段期間緩衝第二訊號D2來產生第二延遲訊號DD2。第三預緩衝器230可以接收第三訊號D3和第三預時脈訊號PCLK3，並且可以產生第三延遲訊號DD3。第三預緩衝器230可以透過在第三預時脈訊號PCLK3的高位準區段期間緩衝第三訊號D3來產生第三延遲訊號DD3。第四預緩衝器240可以接收第四訊號D4和第四預時脈訊號PCLK4，並且可以產生第四延遲訊號DD4。第四預緩衝器240可以透過在第四預時脈訊號PCLK4的高位準區段緩衝第四訊號D4來產生第四延遲訊號DD4。在一個實施例中，第一預緩衝器210至第四預緩衝器240可以將第一訊號D1至第四訊號D4與第一訊號D1至第四訊號D4的補償訊號一起分別接收，並且可以將第一延遲訊號DD1至第四延遲訊號DD4與第一延遲訊號DD1至第四延遲訊號DD4的補償訊號一起分別產生。
圖3是示出圖2中所示的第一預緩衝器210的配置的示例性代表的示意圖。除了其輸入訊號以外，第二預緩衝器220至第四預緩衝器240中的每個預緩衝器可以與第一預緩衝器210基本相同。參考圖3，第一預緩衝器210可以包括放大單元310和同步單元320。放大單元310可以接收第一訊號D1和第一訊號D1的補償訊號D1B。放大單元310可以耦接至正輸出節點PON和負輸出節點NON，並且可以基於第一訊號D1和第一訊號D1的補償訊號D1B來改變正輸出節點PON的電壓位準和負輸出節點NON的電壓位準。可以將電源電壓VDD提供給正輸出節點PON和負輸出節點NON。負載電阻可以分別耦接在正輸出節點PON與電源電壓VDD端子之間以及負輸出節點NON與電源電壓VDD端子之間。第一延遲訊號DD1可以從正輸出節點PON輸出，而第一延遲訊號DD1的補償訊號DD1B可以從負輸出節點NON輸出。同步單元320可以接收第一預時脈訊號PCLK1，並且可以基於第一預時脈訊號PCLK1而在放大單元310與接地節點VSS之間形成電流路徑。同步單元320可以在第一預時脈訊號PCLK1的高位準區段期間形成電流路徑，並且可以允許放大單元310根據第一訊號D1的位準來改變正輸出節點PON的電壓位準和負輸出節點NON的電壓位準。
參考圖3，第一預緩衝器210還可以包括預充電單元330和致能單元340。預充電單元330可以基於第一預時脈訊號PCLK1來均衡正輸出節點PON的電壓位準和負輸出節點NON的電壓位準。例如，預充電單元330可以在第一預時脈訊號PCLK1的低位準區段期間將正輸出節點PON與負輸出節點NON耦接。致能單元340可以接收偏置電壓BIAS，並且可以將同步單元320與接地節點VSS耦接。偏置電壓BIAS可以是可被施加以致能串化器100的任意電壓。
參考圖3，放大單元310可以包括第一輸入電晶體TI31和第二輸入電晶體TI32。第一輸入電晶體TI31和第二輸入電晶體TI32中的每個都可以是N通道型MOS電晶體。第一輸入電晶體TI31可以在其閘極處接收第一訊號D1，可以在其汲極處耦接至負輸出節點NON，並且可以在其源極處耦接至耦接節點CN。第二輸入電晶體TI32可以在其閘極處接收第一訊號D1的補償訊號D1B，可以在其汲極處耦接至正輸出節點PON，並且可以在其源極處耦接至耦接節點CN。同步單元320可以包括第一電晶體T31。第一電晶體T31可以是N通道型MOS電晶體。第一電晶體T31可以在其閘極處接收第一預時脈訊號PCLK1，可以在其汲極處耦接至耦接節點CN，並且可以在其源極處經由致能單元340耦接至接地節點VSS。預充電單元330可以包括第二電晶體T32。第二電晶體T32可以是P通道型MOS電晶體。第二電晶體T32可以在其閘極處接收第一預時脈訊號PCLK1，其汲極和源極中的一個可以耦接至正輸出節點PON，並且其汲極和源極中的另一個可以耦接至負輸出節點NON。致能單元340可以包括第三電晶體T33。第三電晶體T33可以是N通道型MOS電晶體。第三電晶體T33可以在其閘極處接收偏置電壓BIAS，可以在其汲極處耦接至第一電晶體T31的源極，並且可以在其源極處耦接至接地節點VSS。
圖4是示出圖1中所示的主緩衝器級120的配置的示例性代表的示意圖。參考圖4，主緩衝器級120可以包括第一放大單元410、第二放大單元420、第三放大單元430、第四放大單元440、第一同步單元450、第二同步單元460、第三同步單元470和第四同步單元480。第一放大單元410可以接收第一延遲訊號DD1和第一延遲訊號DD1的補償訊號DD1B，並且可以改變正輸出節點PON的電壓位準和負輸出節點NON的電壓位準。可以將電源電壓VDD提供給正輸出節點PON和負輸出節點NON。負載電阻可以分別耦接在正輸出節點PON與電源電壓VDD端子之間以及負輸出節點NON與電源電壓VDD端子之間。輸出訊號DOUT可以從正輸出節點PON輸出，而輸出訊號DOUT的補償訊號DOUTB可以從負輸出節點NON輸出。第二放大單元420可以接收第二延遲訊號DD2和第二延遲訊號DD2的補償訊號DD2B，並且可以改變正輸出節點PON的電壓位準和負輸出節點NON的電壓位準。第三放大單元430可以接收第三延遲訊號DD3和第三延遲訊號DD3的補償訊號DD3B，並且可以改變正輸出節點PON的電壓位準和負輸出節點NON的電壓位準。第四放大單元440可以接收第四延遲訊號DD4和第四延遲訊號DD4的補償訊號DD4B，並且可以改變正輸出節點PON的電壓位準和負輸出節點NON的電壓位準。
第一同步單元450可以接收第一主時脈訊號MCLK1，並且可以在第一主時脈訊號MCLK1的高位準區段期間在第一放大單元410與接地節點VSS之間形成電流路徑。因此，主緩衝器級120可以在第一主時脈訊號MCLK1的高位準區段期間根據第一延遲訊號DD1來產生具有變化的電壓位準的輸出訊號DOUT。第二同步單元460可以接收第二主時脈訊號MCLK2，並且可以在第二主時脈訊號MCLK2的高位準區段期間在第二放大單元420與接地節點VSS之間形成電流路徑。因此，主緩衝器級120可以在第二主時脈訊號MCLK2的高位準區段期間根據第二延遲訊號DD2來產生具有變化的電壓位準的輸出訊號DOUT。第三同步單元470可以接收第三主時脈訊號MCLK3，並且可以在第三主時脈訊號MCLK3的高位準區段期間在第三放大單元430與接地節點VSS之間形成電流路徑。因此，主緩衝器級120可以在第三主時脈訊號MCLK3的高位準區段期間根據第三延遲訊號DD3來產生具有變化的電壓位準的輸出訊號DOUT。第四同步單元480可以接收第四主時脈訊號MCLK4，並且可以在第四主時脈訊號MCLK4的高位準區段期間在第四放大單元440與接地節點VSS之間形成電流路徑。因此，主緩衝器級120可以在第四主時脈訊號MCLK4的高位準區段期間根據第四延遲訊號DD4來產生具有變化的電壓位準的輸出訊號DOUT。參考圖4，主緩衝器級120還可以包括致能單元490。致能單元490可以接收偏置電壓BIAS，並且可以將第一同步單元450至第四同步單元480與接地節點VSS耦接。
參考圖4，第一放大單元410可以包括第一輸入電晶體TI41和第二輸入電晶體TI42。第一輸入電晶體TI41和第二輸入電晶體TI42中的每個都可以是N通道型MOS電晶體。第一輸入電晶體TI41可以在其閘極處接收第一延遲訊號DD1，可以在其汲極處耦接至負輸出節點NON，並且可以在其源極處耦接至第一耦接節點CN1。第二輸入電晶體TI42可以在其閘極處接收第一延遲訊號DD1的補償訊號DD1B，可以在其汲極處耦接至正輸出節點PON，並且可以在其源極處耦接至第一耦接節點CN1。第二放大單元420可以包括第三輸入電晶體TI43和第四輸入電晶體TI44。第三輸入電晶體TI43和第四輸入電晶體TI44中的每個都可以是N通道型MOS電晶體。第三輸入電晶體TI43可以在其閘極處接收第二延遲訊號DD2，可以在其汲極處耦接至負輸出節點NON，並且可以在其源極處耦接至第二耦接節點CN2。第四輸入電晶體TI44可以在其閘極處接收第二延遲訊號DD2的補償訊號DD2B，可以在其汲極處耦接至正輸出節點PON，並且可以在其源極處耦接至第二耦接節點CN2。第三放大單元430可以包括第五輸入電晶體TI45和第六輸入電晶體TI46。第五輸入電晶體TI45和第六輸入電晶體TI46中的每個都可以是N通道型MOS電晶體。第五輸入電晶體TI45可以在其閘極處接收第三延遲訊號DD3，可以在其汲極處耦接至負輸出節點NON，並且可以在其源極處耦接至第三耦接節點CN3。第六輸入電晶體TI46可以在其閘極處接收第三延遲訊號DD3的補償訊號DD3B，可以在其汲極處耦接至正輸出節點PON，並且可以在其源極處耦接至第三耦接節點CN3。第四放大單元440可以包括第七輸入電晶體TI47和第八輸入電晶體TI48。第七輸入電晶體TI47和第八輸入電晶體TI48中的每個都可以是N通道型MOS電晶體。第七輸入電晶體TI47可以在其閘極處接收第四延遲訊號DD4，可以在其汲極處耦接至負輸出節點NON，並且可以在其源極處耦接至第四耦接節點CN4。第八輸入電晶體TI48可以在其閘極處接收第四延遲訊號DD4的補償訊號DD4B，可以在其汲極處耦接至正輸出節點PON，並且可以在其源極處耦接至第四耦接節點CN4。
第一同步單元450可以包括第一電晶體T41。第一電晶體T41可以是N通道型MOS電晶體。第一電晶體T41可以在其閘極處接收第一主時脈訊號MCLK1，可以在其汲極處耦接至第一耦接節點CN1，並且可以在其源極處經由致能單元490耦接至接地節點VSS。第二同步單元460可以包括第二電晶體T42。第二電晶體T42可以是N通道型MOS電晶體。第二電晶體T42可以在其閘極處接收第二主時脈訊號MCLK2，可以在其汲極處耦接至第二耦接節點CN2，並且可以在其源極處經由致能單元490耦接至接地節點VSS。第三同步單元470可以包括第三電晶體T43。第三電晶體T43可以是N通道型MOS電晶體。第三電晶體T43可以在其閘極處接收第三主時脈訊號MCLK3，可以在其汲極處耦接至第三耦接節點CN3，並且可以在其源極處經由致能單元490耦接至接地節點VSS。第四同步單元480可以包括第四電晶體T44。第四電晶體T44可以是N通道型MOS電晶體。第四電晶體T44可以在其閘極處接收第四主時脈訊號MCLK4，可以在其汲極處耦接至第四耦接節點CN4，並且可以在其源極處經由致能單元490耦接至接地節點VSS。致能單元490可以包括第五電晶體T45。第五電晶體T45可以是N通道型MOS電晶體。第五電晶體T45可以在其閘極處接收偏置電壓BIAS，可以在其汲極處與第一電晶體T41至第四電晶體T44的源極共同耦接，並且可以在其源極處耦接至接地節點VSS。
圖5A和圖5B是示出根據一個實施例的串化器100的操作的示例性代表的時序圖。下面將參考圖1至圖5B來描述根據一個實施例的串化器100的操作。圖5A是示出預緩衝器級110的操作的示例性代表的時序圖。在圖5A中，為了便於說明，假設第一訊號D1和第三訊號D3為從高位準改變為低位準的訊號，而第二訊號D2和第四訊號D4為從低位準改變為高位準的訊號。在圖5A中，第一訊號D1至第四訊號D4以及第一延遲訊號DD1至第四延遲訊號DD4由實線表示，而第一訊號D1至第四訊號D4的補償訊號D1B至D4B以及第一延遲訊號DD1至第四延遲訊號DD4的補償訊號DD1B至DD4B由虛線表示。第一預緩衝器210至第四預緩衝器240可以分別基於施加到其的第一預時脈訊號PCLK1至第四預時脈訊號PCLK4來執行放大操作和預充電操作。
第一預緩衝器210可以在第一預時脈訊號PCLK1的高位準區段期間透過將第一訊號D1和第一訊號D1的補償訊號D1B進行差分放大來輸出第一延遲訊號DD1和第一延遲訊號DD1的補償訊號DD1B，並且可以在第一預時脈訊號PCLK1的低位準區段期間將正輸出節點PON和負輸出節點NON耦接且將正輸出節點PON和負輸出節點NON預充電至高位準。因此，第一訊號D1的區段A可以是評估區段（evaluation section），而第一訊號D1的區段B可以是預充電區段。在第一預時脈訊號PCLK1的高位準區段期間，第一預緩衝器210可以基於具有高位準的第一訊號D1和具有低位準的補償訊號D1B來輸出具有高位準的第一延遲訊號DD1和具有低位準的補償訊號DD1B。在第一預時脈訊號PCLK1的低位準區段期間，第一預緩衝器210可以將第一延遲訊號DD1和第一延遲訊號DD1的補償訊號DD1B預充電至高位準。
在第二預時脈訊號PCLK2的高位準區段期間，第二預緩衝器220可以基於具有低位準的第二訊號D2和具有高位準的補償訊號D2B來輸出具有低位準的第二延遲訊號DD2和具有高位準的補償訊號DD2B。在第二預時脈訊號PCLK2的低位準區段期間，第二預緩衝器220可以將第二延遲訊號DD2和第二延遲訊號DD2的補償訊號DD2B預充電至高位準。
在第三預時脈訊號PCLK3的高位準區段期間，第三預緩衝器230可以基於具有高位準的第三訊號D3和具有低位準的補償訊號D3B來輸出具有高位準的第三延遲訊號DD3和具有低位準的補償訊號DD3B。在第三預時脈訊號PCLK3的低位準時段期間，第三預緩衝器230可以將第三延遲訊號DD3和第三延遲訊號DD3的補償訊號DD3B預充電至高位準。
在第四預時脈訊號PCLK4的高位準區段期間，第四預緩衝器240可以基於具有低位準的第四訊號D4和具有高位準的補償訊號D4B來輸出具有低位準的第四延遲訊號DD4和具有高位準的補償訊號DD4B。在第四預時脈訊號PCLK4的低位準區段期間，第四預緩衝器240可以將第四延遲訊號DD4和第四延遲訊號DD4的補償訊號DD4B預充電至高位準。
圖5B是示出主緩衝器級120的操作的示例性代表的時序圖。在圖5B中，第一延遲訊號DD1至第四延遲訊號DD4以及輸出訊號DOUT由實線表示，而第一延遲訊號DD1至第四延遲訊號DD4的補償訊號DD1B至DD4B以及輸出訊號DOUT的補償訊號DOUTB由虛線表示。主緩衝器級120可以基於第一延遲訊號DD1至第四延遲訊號DD4、第一延遲訊號DD1至第四延遲訊號DD4的補償訊號DD1B至DD4B以及第一主時脈訊號MCLK1至第四主時脈訊號MCLK4來產生輸出訊號DOUT和輸出訊號DOUT的補償訊號DOUTB。
在第一主時脈訊號MCLK1的高位準區段期間，主緩衝器級120可以透過將第一延遲訊號DD1和第一延遲訊號DD1的補償訊號DD1B進行差分放大來產生具有高位準的輸出訊號DOUT和具有低位準的補償訊號DOUTB。在第一主時脈訊號MCLK1的高位準區段期間，第一同步單元450可以被導通，並且第一放大單元410可以透過將第一延遲訊號DD1和第一延遲訊號DD1的補償訊號DD1B進行差分放大來將正輸出節點PON驅動至高位準，而將負輸出節點NON驅動至低位準。
在第二主時脈訊號MCLK2的高位準區段期間，第一延遲訊號DD1和第一延遲訊號DD1的補償訊號DD1B可以被預充電至高位準，且因此主緩衝器級120可以透過將第二延遲訊號DD2和第二延遲訊號DD2的補償訊號DD2B進行差分放大來產生具有低位準的輸出訊號DOUT和具有高位準的補償訊號DOUTB。儘管第二主時脈訊號MCLK2的高位準區段可以與第一主時脈訊號MCLK1的高位準區段重疊且第一同步單元450和第二同步單元460兩者都可以被導通，然而第一延遲訊號DD1和第一延遲訊號DD1的補償訊號DD1B可以處於被預充電至高位準的狀態，且因此正輸出節點PON的電壓位準和負輸出節點NON的電壓位準可以根據第二延遲訊號DD2和第二延遲訊號DD2的補償訊號DD2B而變化。第二放大單元420可以透過將第二延遲訊號DD2和第二延遲訊號DD2的補償訊號DD2B進行差分放大來將正輸出節點PON驅動至低位準，而將負輸出節點NON驅動至高位準。
在第三主時脈訊號MCLK3的高位準區段期間，第二延遲訊號DD2和第二延遲訊號DD2的補償訊號DD2B可以被預充電至高位準，且因此主緩衝器級120可以透過將第三延遲訊號DD3和第三延遲訊號DD3的補償訊號DD3B進行差分放大來產生具有高位準的輸出訊號DOUT和具有低位準的補償訊號DOUTB。儘管第三主時脈訊號MCLK3的高位準區段可以與第二主時脈訊號MCLK2的高位準區段重疊且第二同步單元460和第三同步單元470兩者都可以被導通，然而第二延遲訊號DD2和第二延遲訊號DD2的補償訊號DD2B可以處於被預充電至高位準的狀態，且因此正輸出節點PON的電壓位準和負輸出節點NON的電壓位準可以根據第三延遲訊號DD3和第三延遲訊號DD3的補償訊號DD3B而變化。第三放大單元430可以透過將第三延遲訊號DD3和第三延遲訊號DD3的補償訊號DD3B進行差分放大來將正輸出節點PON驅動至高位準，而將負輸出節點NON驅動至低位準。
在第四主時脈訊號MCLK4的高位準區段期間，第三延遲訊號DD3和第三延遲訊號DD3的補償訊號DD3B可以被預充電至高位準，且因此主緩衝器級120可以透過將第四延遲訊號DD4和第四延遲訊號DD4的補償訊號DD4B進行差分放大來產生具有低位準的輸出訊號DOUT和具有高位準的補償訊號DOUTB。儘管第四主時脈訊號MCLK4的高位準區段可以與第三主時脈訊號MCLK3的高位準區段重疊且第三同步單元470和第四同步單元480兩者都可以被導通，然而第三延遲訊號DD3和第三延遲訊號DD3的補償訊號DD3B可以處於被預充電至高位準的狀態，且因此正輸出節點PON的電壓位準和負輸出節點NON的電壓位準可以根據第四延遲訊號DD4和第四延遲訊號DD4的補償訊號DD4B而變化。第四放大單元440可以透過將第四延遲訊號DD4和第四延遲訊號DD4的補償訊號DD4B進行差分放大來將正輸出節點PON驅動至低位準，而將負輸出節點NON驅動至高位準。因此，主緩衝器級120可以在第一主時脈訊號MCLK1至第四主時脈訊號MCLK4的高位準區段期間分別根據第一延遲訊號DD1至第四延遲訊號DD4的位準來改變輸出訊號DOUT的位準，並且第一延遲訊號DD1至第四延遲訊號DD4可以依次串化並且被輸出為輸出訊號DOUT。
圖6是示出根據一個實施例的系統600的配置的示例性代表的示意圖。參考圖6，系統600可以包括第一半導體裝置610和第二半導體裝置620。第一半導體裝置610和第二半導體裝置620可以是被配置為彼此通訊的電子元件。在一個實施例中，第一半導體裝置610可以是主要裝置，而第二半導體裝置620可以是由第一半導體裝置610控制的從屬裝置。例如，第一半導體裝置610可以是主機設備，諸如包括中央處理單元CPU、圖形處理單元GPU、多媒體處理器MMP和數位訊號處理器DSP的處理器。處理器可以透過組合具有各種功能的處理器晶片（諸如應用處理器（AP））以系統晶片（system on chip, SoC）的形式來實現。第二半導體裝置620可以是包括揮發性記憶體和非揮發性記憶體的記憶體。揮發性記憶體可以包括靜態RAM（SRAM）、動態RAM（DRAM）和同步DRAM（SDRAM）。非揮發性記憶體可以包括：唯讀記憶體（ROM）、可程式化ROM（PROM）、電可抹除可程式化ROM（EEPROM）、電可程式化ROM（EPROM）、快閃記憶體、相變RAM（PRAM）、磁性RAM（MRAM）、電阻式RAM（RRAM）和鐵電RAM（FRAM）。
第一半導體裝置610和第二半導體裝置620可以透過訊號傳輸線630彼此電耦接。第一半導體裝置610可以包括焊墊611，並且焊墊611可以電耦接至訊號傳輸線630。第二半導體裝置620可以包括焊墊621，並且焊墊621可以電耦接至訊號傳輸線630。訊號傳輸線630可以是通道、鏈結和匯流排中的一種。第一半導體裝置610可以包括發射器612和接收器613。發射器612可以根據第一半導體裝置610的內部訊號來產生輸出訊號，並且可以透過訊號傳輸線630來將輸出訊號傳輸給第二半導體裝置620。接收器613可以透過接收經由訊號傳輸線630而從第二半導體裝置620傳輸來的訊號來產生內部訊號。以類似方式，第二半導體裝置620可以包括發射器622和接收器623。發射器622可以根據第二半導體裝置620的內部訊號來產生輸出訊號，並且可以透過訊號傳輸線630將輸出訊號傳輸給第一半導體裝置610。接收器623可以透過接收經由訊號傳輸線630而從第一半導體裝置610傳輸來的訊號來產生內部訊號。
訊號傳輸線630可以是資料匯流排，而經由訊號傳輸線630傳輸的訊號可以是資料。第一半導體裝置610的發射器612可以將第一半導體裝置610的內部資料傳輸給第二半導體裝置620，而第一半導體裝置610的接收器613可以接收從第二半導體裝置620傳輸來的資料。第二半導體裝置620的發射器622可以將第二半導體裝置620的內部資料傳輸給第一半導體裝置610，而第二半導體裝置620的接收器623可以接收從第一半導體裝置610傳輸來的資料。第一半導體裝置610和第二半導體裝置620可以執行彼此間的串列通訊，而訊號傳輸線630可以傳輸串列資料。第一半導體裝置610和第二半導體裝置620可以使串列資料並行化，並且可以使用並行化的資料以便迅速處理大量資料。接收器613和接收器623可以包括並行化器，該並行化器被配置為使提供的串列資料並行化。發射器612和發射器622可以包括串化器，該串化器被配置為使提供的並行資料串化。參考圖1描述的串化器100可以用作包括在發射器612和發射器622中的串化器。
圖7是示出根據一個實施例的資料傳輸電路700的配置的示例性代表的示意圖。參考圖7，資料傳輸電路700可以用作第一半導體裝置610的對應發射器612和第二半導體裝置620的對應發射器622。資料傳輸電路700可以包括管道鎖存電路710和串化器720。管道鎖存電路710可以透過管線化操作來依次儲存多個並行化的資料。管道鎖存電路710可以接收多個內部資料組IND1＜0:n＞、IND2＜0:n＞、IND3＜0:n＞和IND4＜0:n＞。管道鎖存電路710可以透過使用管道鎖存器控制訊號來依次儲存多個內部資料組IND1＜0:n＞、IND2＜0:n＞、IND3＜0:n＞和IND4＜0:n＞。多個內部資料組IND1＜0:n＞、IND2＜0:n＞、IND3＜0:n＞和IND4＜0:n＞可以為並行化的資料。管道鎖存電路710可以將儲存的資料輸出為第一資料D1至第四資料D4。
串化器720可以接收第一資料D1至第四資料D4以及多個時脈CLK0、CLK90、CLK180和CLK270。多個時脈CLK0、CLK90、CLK180和CLK270可以具有彼此不同的相位。串化器720可以透過使第一資料D1至第四資料D4與多個時脈CLK0、CLK90、CLK180和CLK270同步來將第一資料D1至第四資料D4輸出為輸出資料OUT。如在圖7中舉例所示，資料傳輸電路700可以透過執行佈置多個內部資料組IND1＜0:n＞、IND2＜0:n＞、IND3＜0:n＞和IND4＜0:n＞並且依次輸出第一資料D1至第四資料D4的管線化操作以及透過使第一資料D1至第四資料D4與多個時脈CLK0、CLK90、CLK180和CLK270同步來將第一資料D1至第四資料D4依次輸出為輸出資料OUT。因此，輸出資料OUT可以為串化的資料。多個時脈CLK0、CLK90、CLK180和CLK270可以包括第一相位時脈訊號CLK0、第二相位時脈訊號CLK90、第三相位時脈訊號CLK180和第四相位時脈訊號CLK270，並且第一相位時脈訊號至第四相位時脈訊號CLK0、CLK90、CLK180和CLK270可以彼此具有90度的相位差。這些資料和時脈訊號的示例數量並非意在限制本公開。管道鎖存電路710可以執行依次輸出八（8）個內部資料組的管線化操作，而串化器720可以透過使用彼此具有45度相位差的八（8）個相位時脈訊號來產生輸出資料OUT。例如，根據期望的配置，相位時脈訊號的數量和資料的數量可以大於四或小於四。相位時脈訊號的相位差可以與所描述的相位時脈訊號的相位差不同。
根據一個實施例，第一資料D1至第四資料D4可以分別具有與第一相位時脈訊號至第四相位時脈訊號CLK0、CLK90、CLK180和CLK270的週期相對應的窗口或持續時間。第一資料D1至第四資料D4可以彼此具有與對應的第一相位時脈訊號至第四相位時脈訊號CLK0、CLK90、CLK180和CLK270的四分之一個週期相對應的相位差以用於雙資料速率操作。參考圖1描述的串化器100可以用作串化器720。第一相位時脈訊號CLK0可以用作第一主時脈訊號MCLK1和第二預時脈訊號PCLK2。第二相位時脈訊號CLK90可以用作第二主時脈訊號MCLK2和第三預時脈訊號PCLK3。第三相位時脈訊號CLK180可以用作第三主時脈訊號MCLK3和第四預時脈訊號PCLK4。第四相位時脈訊號CLK270可以用作第四主時脈訊號MCLK4和第一預時脈訊號PCLK1。
雖然上面已經描述了特定實施例，但是本領域技術人員要理解的是，僅以示例的方式描述了實施例。因此，不應基於所描述的實施例來限制串化器、資料傳輸電路、半導體裝置以及包括其的系統。相反，當結合上面的描述和所附圖式來理解時，本文所描述的串化器、資料傳輸電路、半導體裝置以及包括其的系統應當僅受所附申請專利範圍的限制。
100‧‧‧串化器
110‧‧‧預緩衝器級
120‧‧‧主緩衝器級
210‧‧‧第一預緩衝器
220‧‧‧第二預緩衝器
230‧‧‧第三預緩衝器
240‧‧‧第四預緩衝器
310‧‧‧放大單元
320‧‧‧同步單元
330‧‧‧預充電單元
340‧‧‧致能單元
410‧‧‧第一放大單元
420‧‧‧第二放大單元
430‧‧‧第三放大單元
440‧‧‧第四放大單元
450‧‧‧第一同步單元
460‧‧‧第二同步單元
470‧‧‧第三同步單元
480‧‧‧第四同步單元
490‧‧‧致能單元
600‧‧‧系統
610‧‧‧第一半導體裝置
611‧‧‧焊墊
612‧‧‧發射器
613‧‧‧接收器
620‧‧‧第二半導體裝置
622‧‧‧發射器
623‧‧‧接收器
630‧‧‧訊號傳輸線
700‧‧‧資料傳輸電路
710‧‧‧管道鎖存電路
720‧‧‧串化器
BIAS‧‧‧偏置電壓
CLK0‧‧‧時脈
CLK90‧‧‧時脈
CLK180‧‧‧時脈
CLK270‧‧‧時脈
CN‧‧‧耦接節點
CN1‧‧‧第一耦接節點
CN2‧‧‧第二耦接節點
CN3‧‧‧第三耦接節點
CN4‧‧‧第四耦接節點
D‧‧‧訊號
D1‧‧‧第一訊號
D1B‧‧‧第一訊號的補償訊號
D2‧‧‧第二訊號
D2B‧‧‧第二訊號的補償訊號
D3‧‧‧第三訊號
D3B‧‧‧第三訊號的補償訊號
D4‧‧‧第四訊號
D4B‧‧‧第四訊號的補償訊號
DD‧‧‧延遲訊號
DD1‧‧‧第一延遲訊號
DD1B‧‧‧第一延遲訊號的補償訊號
DD2‧‧‧第二延遲訊號
DD2B‧‧‧第二延遲訊號的補償訊號
DD3‧‧‧第三延遲訊號
DD3B‧‧‧第三延遲訊號的補償訊號
DD4‧‧‧第四延遲訊號
DD4B‧‧‧第四延遲訊號的補償訊號
DOUT‧‧‧輸出訊號
IND1＜0:n＞‧‧‧內部資料組
IND2＜0:n＞‧‧‧內部資料組
IND3＜0:n＞‧‧‧內部資料組
IND4＜0:n＞‧‧‧內部資料組
MCLK‧‧‧主時脈訊號
MCLK1‧‧‧第一主時脈訊號
MCLK2‧‧‧第二主時脈訊號
MCLK3‧‧‧第三主時脈訊號
MCLK4‧‧‧第四主時脈訊號
NON‧‧‧負輸出節點
OUT‧‧‧輸出資料
PCLK‧‧‧預時脈訊號
PCLK1‧‧‧第一預時脈訊號
PCLK2‧‧‧第二預時脈訊號
PCLK3‧‧‧第三預時脈訊號
PCLK4‧‧‧第四預時脈訊號
PON‧‧‧正輸出節點
T31‧‧‧第一電晶體
T32‧‧‧第二電晶體
T33‧‧‧第三電晶體
T34‧‧‧第四電晶體
TI31‧‧‧第一輸入電晶體
TI32‧‧‧第二輸入電晶體
T41‧‧‧第一電晶體
T42‧‧‧第二電晶體
T43‧‧‧第三電晶體
T44‧‧‧第四電晶體
T45‧‧‧第五電晶體
TI41‧‧‧第一輸入電晶體
TI42‧‧‧第二輸入電晶體
TI43‧‧‧第三輸入電晶體
TI44‧‧‧第四輸入電晶體
TI45‧‧‧第五輸入電晶體
TI46‧‧‧第六輸入電晶體
TI47‧‧‧第七輸入電晶體
TI48‧‧‧第八輸入電晶體
VDD‧‧‧電源電壓
VSS‧‧‧接地節點
［圖1］是示出根據一個實施例的串化器的配置的示例性代表的示意圖。 ［圖2］是示出［圖1］中所示的預緩衝器級的配置的示例性代表的示意圖。 ［圖3］是示出［圖2］中所示的第一預緩衝器的配置的示例性代表的示意圖。 ［圖4］是示出［圖1］中所示的主緩衝器級的配置的示例性代表的示意圖。 ［圖5A］和［圖5B］是示出根據一個實施例的串化器的操作的示例性代表的時序圖。 ［圖6］是示出根據一個實施例的系統的配置的示例性代表的示意圖。 ［圖7］是示出根據一個實施例的資料傳輸電路的配置的示例性代表的示意圖。

Claims (21)

  1. 一種串化器，包括： 預緩衝器級，其被配置為透過同步於多個預時脈訊號而分別緩衝多個訊號來產生多個延遲訊號；以及 主緩衝器級，其被配置為透過同步於多個主時脈訊號而分別緩衝所述多個延遲訊號來產生輸出訊號， 其中，所述多個預時脈訊號分別與所述多個主時脈訊號具有相位差。
  2. 如請求項1所述的串化器，其中，所述多個主時脈訊號分別具有滯後於所述多個預時脈訊號的相位。
  3. 如請求項1所述的串化器，其中，所述多個預時脈訊號包括第一預時脈訊號至第四預時脈訊號，所述第一預時脈訊號至第四預時脈訊號彼此之間依次具有90度的相位差， 其中，所述多個主時脈訊號包括第一主時脈訊號至第四主時脈訊號，所述第一主時脈訊號至第四主時脈訊號彼此之間依次具有90度的相位差，以及 其中，第一預時脈訊號至第四預時脈訊號分別具有超前於第一主時脈訊號至第四主時脈訊號90度的相位。
  4. 如請求項1所述的串化器，其中，所述多個預時脈訊號包括第一預時脈訊號至第四預時脈訊號，所述第一預時脈訊號至第四預時脈訊號彼此之間依次具有90度的相位差， 其中，所述多個主時脈訊號包括第一主時脈訊號至第四主時脈訊號，所述第一主時脈訊號至第四主時脈訊號彼此之間依次具有90度的相位差， 其中，所述第一預時脈訊號具有與所述第四主時脈訊號相對應的相位， 其中，所述第二預時脈訊號具有與所述第一主時脈訊號相對應的相位， 其中，所述第三預時脈訊號具有與所述第二主時脈訊號相對應的相位，以及 其中，所述第四預時脈訊號具有與所述第三主時脈訊號相對應的相位。
  5. 一種串化器，包括： 預緩衝器級，其被配置為透過同步於第一時脈訊號而緩衝第一訊號來產生第一延遲訊號，並且被配置為透過同步於第二時脈訊號而緩衝第二訊號來產生第二延遲訊號；以及 主緩衝器級，其被配置為透過同步於所述第二時脈訊號而緩衝所述第一延遲訊號來產生輸出訊號。
  6. 如請求項5所述的串化器，其中，第一時脈訊號具有超前於第二時脈訊號的相位。
  7. 如請求項6所述的串化器，其中，所述主緩衝器級進一步透過同步於第三時脈訊號而緩衝所述第二延遲訊號來產生所述輸出訊號，以及 其中，所述第二時脈訊號具有超前於所述第三時脈訊號的相位。
  8. 如請求項7所述的串化器，其中，所述預緩衝器級進一步透過同步於所述第三時脈訊號而緩衝第三訊號來產生第三延遲訊號， 其中，所述主緩衝器級進一步透過同步於第四時脈訊號而緩衝所述第三延遲訊號來產生所述輸出訊號，以及 其中，所述第三時脈訊號具有超前於所述第四時脈訊號的相位。
  9. 如請求項8所述的串化器，其中，所述預緩衝器級透過同步於所述第四時脈訊號而緩衝第四訊號來進一步地產生第四延遲訊號，以及 其中，所述主緩衝器級進一步透過同步於所述第一時脈訊號而緩衝所述第四延遲訊號來產生所述輸出訊號。
  10. 一種串化器，包括： 預緩衝器級，其被配置為透過同步於第一時脈訊號至第四時脈訊號而分別緩衝第一訊號至第四訊號來產生第一延遲訊號至第四延遲訊號；以及 主緩衝器級，其被配置為透過同步於所述第一時脈訊號至第四時脈訊號而分別緩衝所述第一延遲訊號至第四延遲訊號來產生輸出訊號。
  11. 如請求項10所述的串化器，其中，所述預緩衝器級透過同步於所述第一時脈訊號而緩衝所述第一訊號來產生所述第一延遲訊號， 其中，所述預緩衝器級透過同步於所述第二時脈訊號而緩衝所述第二訊號來產生所述第二延遲訊號， 其中，所述預緩衝器級透過同步於所述第三時脈訊號而緩衝所述第三訊號來產生所述第三延遲訊號，以及 其中，所述預緩衝器級透過同步於所述第四時脈訊號而緩衝所述第四訊號來產生所述第四延遲訊號。
  12. 如請求項11所述的串化器，其中，所述主緩衝器級透過同步於所述第二時脈訊號而緩衝所述第一延遲訊號來產生所述輸出訊號， 其中，所述主緩衝器級透過同步於所述第三時脈訊號而緩衝所述第二延遲訊號來產生所述輸出訊號， 其中，所述主緩衝器級透過同步於所述第四時脈訊號而緩衝所述第三延遲訊號來產生所述輸出訊號，以及 其中，所述主緩衝器級透過同步於所述第一時脈訊號而緩衝所述第四延遲訊號來產生所述輸出訊號。
  13. 如請求項10所述的串化器，其中，所述預緩衝器級包括： 第一預緩衝器，其被配置為接收所述第一時脈訊號和所述第一訊號，並且被配置為輸出所述第一延遲訊號； 第二預緩衝器，其被配置為接收所述第二時脈訊號和所述第二訊號，並且被配置為輸出所述第二延遲訊號； 第三預緩衝器，其被配置為接收所述第三時脈訊號和所述第三訊號，並且被配置為輸出所述第三延遲訊號；以及 第四預緩衝器，其被配置為接收所述第四時脈訊號和所述第四訊號，並且被配置為輸出所述第四延遲訊號。
  14. 如請求項13所述的串化器，其中，所述第一預緩衝器包括： 放大單元，其被配置為接收所述第一訊號和第一訊號的補償訊號，並且被配置為改變正輸出節點的電壓位準和負輸出節點的電壓位準；以及 同步單元，其被配置為基於所述第一時脈訊號來在所述放大單元與接地節點之間形成電流路徑， 其中，電源電壓被提供給所述正輸出節點和所述負輸出節點，並且所述第一延遲訊號被從所述正輸出節點輸出。
  15. 如請求項14所述的串化器，其中，所述第一預緩衝器還包括預充電單元，所述預充電單元被配置為基於所述第一時脈訊號來均衡所述正輸出節點的電壓位準和所述負輸出節點的電壓位準。
  16. 如請求項10所述的串化器，其中，所述主緩衝器級包括： 第一放大單元，其被配置為接收所述第一延遲訊號和第一延遲訊號的補償訊號，並且被配置為改變正輸出節點的電壓位準和負輸出節點的電壓位準； 第二放大單元，其被配置為接收所述第二延遲訊號和第二延遲訊號的補償訊號，並且被配置為改變所述正輸出節點的電壓位準和所述負輸出節點的電壓位準； 第三放大單元，其被配置為接收所述第三延遲訊號和第三延遲訊號的補償訊號，並且被配置為改變所述正輸出節點的電壓位準和所述負輸出節點的電壓位準； 第四放大單元，其被配置為接收所述第四延遲訊號和第四延遲訊號的補償訊號，並且被配置為改變所述正輸出節點的電壓位準和所述負輸出節點的電壓位準； 第一同步單元，其被配置為基於所述第二時脈訊號來在所述第一放大單元與接地節點之間形成電流路徑； 第二同步單元，其被配置為基於所述第三時脈訊號來在所述第二放大單元與所述接地節點之間形成電流路徑； 第三同步單元，其被配置為基於所述第四時脈訊號來在所述第三放大單元與所述接地節點之間形成電流路徑；以及 第四同步單元，其被配置為基於所述第一時脈訊號來在所述第四放大單元與所述接地節點之間形成電流路徑， 其中，電源電壓被提供給所述正輸出節點和所述負輸出節點，並且所述輸出訊號被從所述正輸出節點輸出。
  17. 一種資料傳輸電路，包括： 管道鎖存電路，其被配置為透過佈置多個內部資料組來輸出第一資料至第四資料； 預緩衝器級，其被配置為透過同步於第一時脈訊號至第四時脈訊號而分別緩衝第一資料至第四資料來產生第一延遲資料至第四延遲資料；以及 主緩衝器級，其被配置為透過同步於所述第一時脈訊號至第四時脈訊號而分別緩衝所述第一延遲資料至第四延遲資料來產生輸出資料。
  18. 如請求項17所述的資料傳輸電路，其中，所述預緩衝器級透過同步於所述第一時脈訊號而緩衝所述第一資料來產生所述第一延遲資料， 其中，所述預緩衝器級透過同步於所述第二時脈訊號而緩衝所述第二資料來產生所述第二延遲資料， 其中，所述預緩衝器級透過同步於所述第三時脈訊號而緩衝所述第三資料來產生所述第三延遲資料，以及 其中，所述預緩衝器級透過同步於所述第四時脈訊號而緩衝所述第四資料來產生所述第四延遲資料。
  19. 如請求項17所述的資料傳輸電路，其中，所述主緩衝器級透過同步於所述第二時脈訊號而緩衝所述第一延遲資料來產生所述輸出資料， 其中，所述主緩衝器級透過同步於所述第三時脈訊號而緩衝所述第二延遲資料來產生所述輸出資料， 其中，所述主緩衝器級透過同步於所述第四時脈訊號而緩衝所述第三延遲資料來產生所述輸出資料，以及 其中，所述主緩衝器級透過同步於所述第一時脈訊號而緩衝所述第四延遲資料來產生所述輸出資料。
  20. 根據權利17所述的資料傳輸電路，其中，所述預緩衝器級包括： 第一預緩衝器，其被配置為接收所述第一時脈訊號和所述第一資料，並且被配置為輸出所述第一延遲資料； 第二預緩衝器，其被配置為接收所述第二時脈訊號和所述第二資料，並且被配置為輸出所述第二延遲資料； 第三預緩衝器，其被配置為接收所述第三時脈訊號和所述第三資料，並且被配置為輸出所述第三延遲資料；以及 第四預緩衝器，其被配置為接收所述第四時脈訊號和所述第四資料，並且被配置為輸出所述第四延遲資料。
  21. 根據權利17所述的資料傳輸電路，其中，所述主緩衝器級包括： 第一放大單元，其被配置為接收所述第一延遲資料和第一延遲資料的補償訊號，並且被配置為改變正輸出節點的電壓位準和負輸出節點的電壓位準； 第二放大單元，其被配置為接收所述第二延遲資料和第二延遲資料的補償訊號，並且被配置為改變所述正輸出節點的電壓位準和所述負輸出節點的電壓位準； 第三放大單元，其被配置為接收所述第三延遲資料和第三延遲資料的補償訊號，並且被配置為改變所述正輸出節點的電壓位準和所述負輸出節點的電壓位準； 第四放大單元，其被配置為接收所述第四延遲資料和第四延遲資料的補償訊號，並且被配置為改變所述正輸出節點的電壓位準和所述負輸出節點的電壓位準； 第一同步單元，其被配置為基於所述第二時脈訊號來在所述第一放大單元與接地節點之間形成電流路徑； 第二同步單元，其被配置為基於所述第三時脈訊號來在所述第二放大單元與所述接地節點之間形成電流路徑； 第三同步單元，其被配置為基於所述第四時脈訊號來在所述第三放大單元與所述接地節點之間形成電流路徑；以及 第四同步單元，其被配置為基於所述第一時脈訊號來在所述第四放大單元與所述接地節點之間形成電流路徑， 其中，電源電壓被提供給所述正輸出節點和所述負輸出節點，並且所述輸出資料被從所述正輸出節點輸出。
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