JP2009295263A - 半導体メモリ装置 - Google Patents

Abstract

【課題】メモリ装置のクロック分配網を改善することにより、クロックの特性を向上させること。
【解決手段】本発明に係る半導体メモリ装置は、外部クロックを受信してメモリ装置内に伝達するクロック供給部と、該クロック供給部から伝達されたクロックをメモリ装置内の各部に伝達するクロック伝達部と、該クロック伝達部から伝達されたクロックを用いてデータを出力する複数のデータ出力部とを備え、前記クロック供給部から前記クロック伝達部までにおける前記クロックが、ＣＭＬ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）レベルでスイングすることを特徴とする。
【選択図】図５

Description

本発明は、半導体メモリ装置に関し、より詳細には、半導体メモリ装置のクロック分配網（ｃｌｏｃｋ ｄｉｓｔｒｉｂｕｔｉｏｎ ｎｅｔｗｏｒｋ）を改善することにより、クロックの特性を向上させる技術に関する。

図１は、従来の超高速半導体メモリ装置におけるクロック分配網を示す図である。半導体メモリ装置において、クロック分配網は、外部からのクロックを、クロックを所望する半導体メモリ装置の各部に分配するための回路等である。

クロック供給部１１０は、チップ外部から入力されたクロック（クロック信号）をメモリ装置内に供給するためのものである。クロック供給部１１０は、チップ外部からクロックを受信するバッファ、外部から供給されたクロックにジッタが多い場合にクリーンなクロックを生成する位相固定ループ（ＰＬＬ：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）、及びクロックのデューティがずれた場合にこれを補正するデューティ補正部（ＤＣＣ：Ｄｕｔｙ Ｃｙｃｌｅ Ｃｏｒｒｅｃｔｉｏｎ）などで構成される。

クロック伝達部１２０は、クロック供給部から供給されるクロックをメモリ装置の各部に伝達するためのものであり、クロックを伝達するためのライン間の中間に位置してクロックを繰り返すリピータ１２１〜１２６で構成される。

そして、データ入出力部１３１〜１４６は、クロック伝達部１２０を介して伝達されたクロックを用いてデータの入出力を行う。超高速メモリ（例えば、ＧＤＤＲ５）では、データストローブ信号ＤＱＳを別途に備えることなく、クロック（正確には、スペック上のＷＣＫ）に同期してデータの入出力が行われる。ここで、データストローブ信号は、チップセットと半導体メモリ装置との間のデータ伝達時において、データ伝達時点の基準となるクロックである。

図２は、ＣＭＯＳレベルで信号を伝達する従来のリピータ１２１〜１２６を示す図である。

同図に示すように、従来のリピータは、イネーブル信号ＥＮ及びクロックＣＬＫＩＮを受信するＮＡＮＤゲート２０１と、インバータ２０２，２０３，２０４とで構成される。

従来のリピータは、イネーブル信号ＥＮがハイレベルにイネーブルされている間にのみクロックを自身の出力端子に伝達し、イネーブル信号ＥＮがローレベルにディセーブルされている間はクロックを自体の出力端子に伝達しない。すなわち、イネーブル信号ＥＮがディセーブルされると、リピータの出力端は、論理ローレベルに固定される。

図２には、インバータ２０２，２０３，２０４の内部構成を示しているが、周知のように、インバータは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが直列接続されて構成される。ハイ信号が入力された場合は、ＮＭＯＳトランジスタがターンオンされ、ＶＳＳレベルを有するロー信号を自身の出力端に出力する。ロー信号が入力された場合は、ＰＭＯＳトランジスタがターンオンされ、ＶＤＤレベルを有するハイ信号を自身の出力端に出力する。

このように、ハイ信号をＶＤＤレベルで駆動し、ロー信号をＶＳＳレベルで駆動することを、「ＣＭＯＳレベル」という。以下では、自ら伝達する信号をＣＭＯＳレベルで伝達する回路を、「ＣＭＯＳ回路」と称する。

従来の半導体メモリ装置のクロック供給部１１０及びクロック伝達部１２０は、ＣＭＯＳ回路で構成される。しかし、このＣＭＯＳ回路は、ノイズに弱いという特性を有する。したがって、メモリ装置の内部で発生するパワーノイズなどにより、クロックにはジッタ成分が発生する。すなわち、従来のメモリ装置は、ノイズ免疫性（ｎｏｉｓｅ ｉｍｍｕｎｉｔｙ）が弱いＣＭＯＳ回路を用いたクロック分配のため、クロックのジッタ成分が増加し、これにより、メモリ装置の高速動作時に安定性が低下するという問題があった。

本発明は、上記の従来技術の問題を解決するためになされたものであって、その目的は、メモリ装置のクロック分配網を改善することにより、クロックの特性を向上させることにある。

上記の目的を達成するための本発明に係る半導体メモリ装置は、外部クロックを受信してメモリ装置内に伝達するクロック供給部と、該クロック供給部から伝達されたクロックをメモリ装置内の各部に伝達するクロック伝達部と、該クロック伝達部から伝達されたクロックを用いてデータを出力する複数のデータ出力部とを備え、前記クロック供給部から前記クロック伝達部までにおける前記クロックが、ＣＭＬ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）レベルでスイングすることを特徴とする。

上記の目的を達成するための本発明に係る半導体メモリ装置は、クロックのデューティを補正してメモリ装置内に伝達するデューティ補正部と、デューティ補正されたクロックをメモリ装置内の各部に伝達するクロック伝達部とを備え、前記デューティ補正部が、デューティを検出するために、前記クロック伝達部を通過したクロックをフィードバッククロックとして受信することを特徴とする。

上記の目的を達成するための本発明に係る半導体メモリ装置は、外部クロックを受信してメモリ装置内に伝達するクロック供給部と、該クロック供給部から伝達されたクロックをメモリ装置内の各部に伝達するクロック伝達部と、該クロック伝達部から伝達されたクロックを用いてトグルするデータを出力するＥＤＣ出力部と、前記クロック伝達部から伝達されたクロックを用いてデータを出力する複数のデータ出力部とを備え、前記クロック供給部と前記ＥＤＣ出力部との間の信号伝達経路が、前記クロック供給部と前記データ出力部との間の信号伝達経路より短いことを特徴とする。

本発明に係る半導体メモリ装置は、クロック分配の過程で発生するジッタを低減できるため、クロックの特性が改善され、これにより、メモリ装置の安定した動作が保障される。

また、本発明に係る半導体メモリ装置は、デューティ補正部が、クロック伝達部を通過したクロックをフィードバッククロックとして受信させることにより、クロックの伝達によって発生するデューティのずれも補正することができる。

さらに、本発明に係る半導体メモリ装置は、データ出力部、ＥＤＣ出力部、クロック供給部を効率的に配置することにより、メモリ装置の各部に伝達されるクロックの効率的な制御が可能になるという長所がある。

従来のＧＤＤＲ５半導体メモリ装置におけるクロック分配網を示す図である。 ＣＭＯＳレベルで信号を伝達する従来のリピータ１２１〜１２６を示す図である。 本発明に係るＣＭＬレベルで動作する回路を説明するための図である。 ＣＭＯＳレベルとＣＭＬレベルの差異を示す図である。 本発明に係るクロック分配網を、超高速半導体メモリ装置に適用したものを示す図である。 図５のクロック供給部５１０の内部構成を示す図である。 図５のレベル変更部５２５〜５３６の内部を示す図である。

以下、本発明の属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施できるように詳細に説明するため、添付図面を参照して本発明の好ましい実施形態を説明する。

図３は、本発明に係るＣＭＬ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）レベルで動作する回路を説明するための図である。

同図では、ＣＭＬレベルで動作するリピータ３０１，３０２，３０３を示しており、その上段には、リピータ３０１，３０２，３０３の内部回路を詳細に示している。

内部回路を参照してその動作を説明すると、差動入力信号ＶＩＮがハイレベルで入力された場合（ＶＩＮ＝「ハイ」、ＶＩＮＢ＝「ロー」）、トランジスタＭ０はターンオンされ、トランジスタＭ１はオフになる。トランジスタＭ１はオフになるため、出力端ＶＯＵＴには電流が流れない。したがって、ＶＯＵＴ＝ＶＤＤのレベルになる。また、トランジスタＭ０はターンオンされるため、出力端ＶＯＵＴＢには電流Ｉが流れる。したがって、ＶＯＵＴＢ＝ＶＤＤ−Ｉ×Ｒのレベルになる。すなわち、ＣＭＬレベルで動作する回路は、論理ハイがＶＤＤのレベルを有し、論理ローがＶＤＤ−Ｉ×Ｒのレベルを有する。

トランジスタＭ２は、イネーブル信号ＥＮを受信してリピータ３０１，３０２，３０３の動作をイネーブル／ディセーブルする役割を果たし、トランジスタＭ３は、バイアス電圧ＮＢＩＡＳを受信して電流Ｉの量を調整する役割を果たす。

図４には、ＣＭＯＳレベルとＣＭＬレベルの差異を示しており、同図を参照して両レベルの差異を理解することができる。

図３には、様々なＣＭＬ回路のうちリピータのみを示しているが、様々な論理回路がＣＭＬレベルで動作するように設計することは、本発明の属する技術分野における通常の知識を有する者にとって周知であるため、他の論理回路は図示しないものとする。

以下、内部において信号がＣＭＬレベルで伝達される回路、すなわち、ＣＭＬ回路の特徴について説明する。ＣＭＬ回路は、次のような特徴を有する。
１．ＣＭＬ回路の電圧は、小さいスイングレベルを有する。
２．周波数にかかわらず、一定の電流のみを消費する。一般的なＣＭＯＳ回路は、入力信号（クロック）がトグルするたびに電流を消費する構造であるため、周波数が高くなるほど電流消費が大きくなる。しかし、ＣＭＬ回路は、周波数にかかわらず、常に電流Ｉを消費する。したがって、低周波数では、ＣＭＬ回路の電流消費がＣＭＯＳ回路の電流消費をはるかに超えるが、高周波ほど状況は逆転し、ＣＭＬ回路は、ＣＭＯＳ回路より少ない電流を消費することになる。
３．差動構造を有するため、ノイズ免疫性が強い。
４．ＣＭＬ回路は、動的電流成分を発生させないため、周辺回路へのノイズの発生を最小化する。
５．設計が容易である。
６．ＣＭＬ回路を設計すると、ＣＭＯＳ回路のようにベータ比を維持したまま、大きさを拡大する方法を用いることができる。

図５は、本発明に係るクロック分配網を、超高速半導体メモリ装置、例えば、ＧＤＤＲ５メモリ装置に適用したものを示す図である。

まず、図中の各部を説明した後、本発明の特徴について説明する。

同図に示すように、半導体メモリ装置は、クロック供給部５１０と、クロック伝達部５２０と、データ入出力部５４１〜５５６と、ＥＤＣ（Ｅｒｒｏｒ Ｄｅｔｅｃｔｉｏｎ Ｃｏｄｅ）出力部５６１，５６２と、ＤＢＩ（Ｄａｔａ Ｂｕｓ Ｉｎｖｅｒｓｉｏｎ）出力部５７１，５７２とを備える。実際の超高速メモリ装置における１つのチップは、図５のような構成を２つ備えて構成される。同図では、その半分を示しているが、図示しない残りの部分も、同図と同様に構成されるため、図示しないものとする（ＧＤＤＲ５のような超高速メモリ装置は、３２ＤＱ、４ＥＤＣ、４ＤＢＩの構成を有するが、同図では、１６ＤＱ、２ＥＤＣ、２ＤＢＩの構成を示している）。

クロック供給部５１０は、クロックパッドＣＬＫ，ＣＬＫＢを介して外部クロックを受信してメモリ装置内に供給するものである。すなわち、クロック供給部５１０は、チップ内で用いられるクロックが最初に通過する部分である。クロック供給部５１０は、チップ外部からクロックを受信するバッファ、外部から供給されたクロックにジッタが多い場合にクリーンなクロックを生成する位相固定ループ（ＰＬＬ：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）、及びクロックのデューティを補正するデューティ補正部などで構成される。超高速メモリ装置は、外部から入力されるクロックをそのまま用いるか、内部の位相固定ループの出力クロックを用いる。クロック供給部５１０に関するより詳細な説明は後述する。

クロック伝達部５２０は、クロック供給部から供給されるクロックをメモリ装置の各部、すなわち、クロックを用いる部分に伝達する。クロック伝達部５２０は、クロックを伝達するためのラインと、リピータ５２１，５２２，５２３，５２４と、レベル変更部５２５〜５３６とを備えて構成される。

データ入出力部５４１〜５５６は、クロック伝達部５２０に伝達されたクロックを用いてデータの入出力を行う。ＧＤＤＲ５メモリ装置の場合、データストローブ信号ＤＱＳを別途に備えることなく、クロック供給部５１０から供給されるクロックを用いてデータの入出力を行う。ＤＤＲ２及びＤＤＲ３メモリ装置の場合は、クロック伝達部５２０から供給されるクロックを用いてデータを出力するが、データの受信時には、外部のチップセットから入力されるクロックに同期してデータを受信する。そのため、データ入力部とデータ出力部とは、互いに異なるクロックを用いる。すなわち、データ入力部とデータ出力部とは、メモリ装置の種類、スペックに応じて、同じクロックを用いることもでき、互いに異なるクロックを用いることもできる。しかし、データの出力時には、クロック供給部５１０から供給されてクロック伝達部５２０に伝達されたクロックを用いることは、ほとんどのメモリ装置において共通している。ＥＤＣ出力部５６１，５６２は、ＥＤＣピンを介して常にトグルするデータを出力する。ＥＤＣピンを介して、「ハイ」、「ロー」、「ハイ」、「ロー」といったように、トグルし続けるデータが出力される。ＥＤＣは、ＪＥＤＥＣによる超高速メモリに関するスペックで定義されているため、ここでは、これ以上の詳細な説明は省略する。

ＤＢＩ出力部５７１，５７２は、ＤＢＩピンを介してＤＢＩ情報を出力する。ＤＢＩ情報とは、現在、メモリ装置が出力しているデータが、反転したデータなのか否かを示す情報を意味する。ＤＢＩについても、ＪＥＤＥＣによる超高速メモリに関するスペックで定義されているため、ここでは、これ以上の詳細な説明は省略する。

本発明は、クロックの特性などを向上させるために、大きく分けて３つの特徴を有する。

第一の特徴として、本発明は、半導体装置が内部的にクロックを伝達する際、ＣＭＬ回路を介してクロックを伝達する。図中のクロック供給部５１０及びクロック伝達部５２０は、ＣＭＬ回路で構成される。したがって、クロックは、ＣＭＬレベルでスイングしながら伝達される。

半導体メモリ装置内において、クロックは、ＣＭＬ回路を介して伝達される。したがって、ＣＭＯＳ回路を介して伝達されていた従来に比べ、クロックは、ノイズによる影響が少なく、その結果、クロックのジッタ成分が減少する。

半導体メモリ装置において、入出力されるデータは、ＣＭＯＳレベルで入出力される。したがって、データ入出力部５４１〜５５６は、ＣＭＯＳ回路で構成される。そのため、クロック伝達部５２０のクロック出力端には、レベル変更部５２５〜５３６が備えられる。レベル変更部５２５〜５３６は、クロック伝達部５２０を介してＣＭＬレベルで伝達されたクロックをＣＭＯＳレベルに変更させてデータ入出力部５４１〜５５６に伝達する。ＥＤＣ出力部５６１，５６２及びＤＢＩ出力部５７１，５７２も、データ入出力部５４１〜５５６と同様に、レベル変更部５２５〜５３６を介してＣＭＯＳレベルに変更されたクロックを受信する。

レベル変更部５２５〜５３６は、その構造上、比較的多くの電流を消費する。したがって、少なくとも２つ以上のデータ入出力部５４１〜５５６がレベル変更部５２５〜５３６を共有すると、レベル変更部５２５〜５３６の数を減らすことができ、その結果、電流消費を低減することができる。レベル変更部５２５〜５３６を、多数のデータ入出力部５４１〜５５６が共有する場合は、メモリ装置内においてクロックがＣＭＯＳレベルで伝達される経路が増えることから、いくつのデータ入出力部５４１〜５５６がレベル変更部５２５〜５３６を共有するのか、その数を適宜調整することが必要である。例えば、４つのデータ入出力部５４１〜５４４が１つのレベル変更部５２５を共有すると、メモリ装置内においてクロックがＣＭＯＳレベルで伝達される経路長を過度に増加させることになるため、クロックのジッタ成分が増加し得る。

第二の特徴として、本発明は、クロック供給部５１０内のデューティ補正部が、デューティ検出のためのフィードバッククロックとして、クロック伝達部５２０を通過したクロックを受信することを特徴とする。クロック供給部５１０内には、クロックのデューティ補正のためにデューティ補正部が備えられる。周知のように、デューティ補正部は、デューティのずれの程度を検出するデューティ検出回路と、デューティ検出回路の検出結果に応じてクロックのデューティを補正する補正回路とを備えて構成される。そして、従来のデューティ検出回路は、補正回路の出力をフィードバッククロックとしてデューティを検出していた。しかし、本発明のデューティ検出回路は、補正回路の出力ではない、クロック伝達部５２０の出力をフィードバッククロックとしてクロックのデューティを検出する。

従来のデューティ補正部は、デューティ補正部自体の出力をフィードバッククロックとしてデューティを検出し、その結果に応じてデューティを補正していた。しかし、本発明に係るデューティ補正部は、自身から出力されたクロックを直ちに受信するのではなく、自身から出力されたクロックがクロック伝達部５２０を介してメモリ装置の他の部分にまで伝達されたクロックをフィードバッククロックとして受信する。したがって、本発明のデューティ補正部は、クロックがクロック伝達部５２０を通過しながら発生するデューティのずれまでも反映してデューティを補正することができる。その結果、メモリ装置は、より正確なデューティ比を有するクロックを用いることができる。

デューティ補正部は、データ入出力部５４１〜５５６まで伝達されたクロックをフィードバッククロックとして受信することもできるが、ＥＤＣ出力部５６１，５６２に伝達されたクロックをフィードバッククロックとして受信することがより好ましい（同図では、ＥＤＣ出力部５６１からフィードバックされることを示している）。

これは、電流の節約のために、データ入出力部５４１〜５５６には、実際にデータが入出力されるときにのみクロックが伝達されるが、ＥＤＣ出力部５６１，５６２は、その特性上、常にトグルするクロックを受信するからである。もちろん、データ入出力部５４１〜５５６にも常にトグルするクロックを伝達する方式を用いるメモリ装置であれば、デューティ補正部が、データ入出力部５４１〜５５６まで伝達されたクロックをフィードバッククロックとして受信しても、動作には何ら問題がない。

第三の特徴として、本発明は、クロック供給部５１０が、データ入出力部５４１〜５５６に比べてＥＤＣ出力部５６１，５６２により近く配置されることを特徴とする。すなわち、クロック供給部５１０とＥＤＣ出力部５６１，５６２との間の信号伝達経路が、クロック供給部５１０とデータ入出力部５４１〜５５６との間の信号伝達経路より短い。したがって、クロック供給部５１０とＥＤＣ出力部５６１，５６２との間には、信号増幅回路、すなわち、リピータを必要としない。

上述のように、クロック伝達部５２０は、クロックを伝達するためのラインと、クロックを繰り返すリピータ５２１〜５２４とを備えて構成される。また、図２に示すように、リピータ５２１〜５２４は、イネーブル信号ＥＮに応答してクロックの伝達の可否を制御することができる。

クロック供給部５１０が、データ入出力部５４１〜５５６に比べてＥＤＣ出力部５６１，５６２により近く配置されるため、ＥＤＣ出力部５６１，５６２にクロックが伝達される際には、リピータ５２１〜５２４を通過せずに伝達される。そのため、イネーブル信号ＥＮを用いてリピータ５２１〜５２４をディセーブルさせても、ＥＤＣ出力部５６１，５６２には常にクロックが伝達される。反面、リピータ５２１〜５２４がディセーブルされた場合、データ入出力部５４１〜５５６にはクロックが伝達されない。

ＥＤＣ出力部５６１，５６２に伝達されるクロックは、常にトグルしなければならず、データ入出力部５４１〜５５６に伝達されるクロックは、データの入出力が実際に行われるときにのみトグルすれば良い。したがって、リピータ５２１〜５２４のイネーブル信号ＥＮを、データの入出力が行われる間にのみイネーブルされるように制御すると、クロックの効果的な制御が可能になる。

すなわち、上記の第三の特徴のように、ＥＤＣ出力部５６１，５６２、データ入出力部５４１〜５５６を配置することにより、伝達されるクロックの効果的な制御が可能になる。

ＥＤＣ出力部５６１，５６２のみならず、ＤＢＩ出力部５７１，５７２も、データ入出力部５４１〜５５６に比べてクロック供給部５１０により近く配置することにより、クロックの効果的な制御が可能になる。すなわち、メモリ装置の構成要素のうち、常にトグルするクロックを受信しなければならない部分は、クロック供給部５１０により近く配置し、受信するクロックを常にトグルする必要のない部分は、クロック供給部５１０からより遠く配置することにより、クロックのより効果的な制御が可能になる。

図６は、図５のクロック供給部５１０の内部構成を示す図である。

クロック供給部５１０は、バッファ６１０と、分周器６２０と、位相固定ループ６３０と、マルチプレクサ６４０と、デューティ補正部６５０とを備えて構成される。

バッファ６１０は、クロックパッドＣＬＫ，ＣＬＫＢを介してクロックを受信する。図中のＣＭＬは、バッファ６１０がＣＭＬ回路で構成され、内部においてクロックがＣＭＬレベルでスイングすることを示す。

分周器６２０は、バッファ６１０に入力されたクロックＣＬＫを分周する。分周器６２０は、入力されたクロックＣＬＫの１／２の周波数を有し、位相がそれぞれ異なる４つのクロックＣＬＫ０，ＣＬＫ１，ＣＬＫ２，ＣＬＫ３を生成する。クロックを分周する理由は、電流消費を低減し、クロックの特性が低下するのを防止するためである。一般的に、メモリ装置の内部では、分周されたクロックＣＬＫ０，ＣＬＫ１，ＣＬＫ２，ＣＬＫ３が伝達され、分周されたクロックＣＬＫ０，ＣＬＫ１，ＣＬＫ２，ＣＬＫ３ではない、本来のクロックＣＬＫを用いるべき部分では、分周されたクロックＣＬＫ０，ＣＬＫ１，ＣＬＫ２，ＣＬＫ３を再び本来のクロックＣＬＫとして用いる。図の下段には、入力されたクロックＣＬＫと、それが分周されたクロックＣＬＫ０，ＣＬＫ１，ＣＬＫ２，ＣＬＫ３とを示している。図中のＣＭＬは、分周器６２０がＣＭＬ回路で構成され、内部においてクロックがＣＭＬレベルでスイングすることを示す。

位相固定ループ６３０は、一定周波数のクロックを生成する。位相固定ループ６３０は、基本的に、入力されたクロックと同じクロックを生成するものの、高周波のジッタが除去され、かつ、位相が再整列されたクロックを生成する。すなわち、位相固定ループ６３０からは、本来入力されたクロックよりもクリーンなクロックが出力されると考えられる。図中のＣＭＬは、位相固定ループ６３０がＣＭＬ回路で構成され、内部においてクロックがＣＭＬレベルでスイングすることを示す。

マルチプレクサ６４０は、分周器６２０の出力クロックまたは位相固定ループ６３０の出力クロックのうちの１つを選択して出力する。外部から入力されたクロックの特性が良い場合は、分周器６２０の出力クロックを選択して出力し、外部から入力されたクロックの特性が悪い場合は、位相固定ループ６３０の出力クロックを選択して出力する。これは、ＪＥＤＥＣによる超高速メモリに関するスペックで規定されている。図中のＣＭＬは、マルチプレクサ６４０がＣＭＬ回路で構成され、内部においてクロックがＣＭＬレベルでスイングすることを示す。

デューティ補正部６５０は、マルチプレクサから出力されるクロックのデューティを補正して出力する。上述のように、デューティ補正部６５０は、デューティを検出するデューティ検出回路と、デューティ検出回路の検出結果に応じてクロックのデューティを補正する補正回路とを備えて構成される。そして、本発明のデューティ検出回路は、クロック伝達部５２０の出力をフィードバッククロックとしてクロックのデューティを検出する。同図では、クロック伝達部５２０からＥＤＣ出力部５６１に伝達されたクロックがフィードバックされることを示している。図中のＣＭＬは、デューティ補正部６５０がＣＭＬ回路で構成され、内部においてクロックがＣＭＬレベルでスイングすることを示す。

図６には、位相固定ループ６３０を用いてメモリ装置の各部にクロックを供給するクロック供給部５１０を示している。本クロック供給部５１０は、ＧＤＤＲ５メモリ装置に適用した具現例である。ＤＤＲ２及びＤＤＲ３メモリ装置の場合、クロック供給部５１０は、位相固定ループ（ＰＬＬ）の代わりに遅延固定ループ（ＤＬＬ）を用いる。メモリ装置の種類、スペックに応じてクロック供給部５１０を設計することは、本発明の属する技術分野における通常の知識を有する者にとって容易にできるため、これ以上の詳細な説明は省略する。

図７は、図５のレベル変更部５２５〜５３６の内部を示す図である。

レベル変更部５２５〜５３６は、ＣＭＬレベルで入力される入力信号をＣＭＯＳレベルに変更する役割を果たす。このレベル変更部５２５〜５３６は、同図に示すように、入力信号ＩＮ，ＩＮＢを受信する、並列接続されたカレントミラー７１０，７２０と、カレントミラー７１０，７２０の出力に応答して出力信号ＯＵＴ，ＯＵＴＢを出力する、並列接続されたカレントミラー７３０，７４０とを備えて構成される。

入力信号（入力クロック）ＩＮ，ＩＮＢがＣＭＬレベルでスイングしてレベル変更部５２５〜５３６に入力されても、出力信号ＯＵＴ，ＯＵＴＢは、ＶＤＤ〜ＶＳＳレベルでフルスイング（すなわち、ＣＭＯＳレベルで）しながら出力される。

上述のように、前記レベル変更部５２５〜５３６は、多数のカレントミラー７１０〜７４０を備えて構成されるため、相対的に多くの電流を消費することになる。

本発明の属する技術分野における通常の知識を有する者であれば、図示するレベル変更部５２５〜５３６の動作について容易にわかるため、これに関する詳細な説明は省略する。

本発明の技術的思想は、上記の好ましい実施形態により具体的に記述されたが、上記の実施形態は、それを説明するためのものであって、それを制限するためのものではないことに留意しなければならない。また、本発明の技術分野における通常の専門家であれば、本発明の技術的思想の範囲内で多様な実施形態が可能であることを理解することができる。

特に、本発明は、ＤＤＲ及びＧＤＤＲ（グラフィックメモリ）、モバイルメモリなど、現在及び今後のメモリ装置に適用可能であることはいうまでもない。

Claims (17)

1. 外部クロックを受信してメモリ装置内に伝達するクロック供給部と、
   該クロック供給部から伝達されたクロックをメモリ装置内の各部に伝達するクロック伝達部と、
   該クロック伝達部から伝達されたクロックを用いてデータを出力する複数のデータ出力部と、を備え、
   前記クロック供給部から前記クロック伝達部までにおける前記クロックが、ＣＭＬ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）レベルでスイングすることを特徴とする半導体メモリ装置。
2. 前記クロック伝達部のクロック出力端には、
   ＣＭＬレベルの前記クロックをＣＭＯＳレベルに変更させるレベル変更部が備えられることを特徴とする請求項１に記載の半導体メモリ装置。
3. 前記レベル変更部が、少なくとも２つ以上の前記データ出力部により共有されることを特徴とする請求項２に記載の半導体メモリ装置。
4. 前記クロック供給部が、前記クロックのデューティを補正するデューティ補正部を備え、
   前記デューティ補正部が、デューティを検出するために、前記クロック伝達部を通過したクロックをフィードバッククロックとして受信することを特徴とする請求項１に記載の半導体メモリ装置。
5. 前記クロック供給部が、
   前記外部クロックをバッファリングするバッファと、
   一定周波数のクロックを生成する位相固定ループと、
   前記バッファの出力クロックまたは前記位相固定ループの出力クロックのうちの１つを選択して出力するマルチプレクサと、
   該マルチプレクサから出力されるクロックのデューティを補正して出力するデューティ補正部と、
   を備えることを特徴とする請求項１に記載の半導体メモリ装置。
6. クロックのデューティを補正してメモリ装置内に伝達するデューティ補正部と、
   デューティ補正されたクロックをメモリ装置内の各部に伝達するクロック伝達部と、を備え、
   前記デューティ補正部が、デューティを検出するために、前記クロック伝達部を通過したクロックをフィードバッククロックとして受信することを特徴とする半導体メモリ装置。
7. 前記クロック伝達部から伝達されたクロックを用いてデータを出力する複数のデータ出力部と、
   前記クロック伝達部から伝達されたクロックを用いてトグルするデータを出力するＥＤＣ出力部と、をさらに備え、
   前記デューティ補正部がフィードバッククロックとして受信するクロックは、前記ＥＤＣ出力部で用いられるクロックと同じクロックであることを特徴とする請求項６に記載の半導体メモリ装置。
8. 前記クロック伝達部は、前記ＥＤＣ出力部に対し常に前記クロックを伝達し、前記データ出力部に対し前記クロックを選択的に伝達することを特徴とする請求項７に記載の半導体メモリ装置。
9. 前記クロック伝達部は、前記データが出力されたとき、前記データ出力部に前記クロックを伝達することを特徴とする請求項８に記載の半導体メモリ装置。
10. 前記デューティ補正部及び前記クロック伝達部が、ＣＭＬレベルで動作することを特徴とする請求項６に記載の半導体メモリ装置。
11. 外部クロックを受信してメモリ装置内に伝達するクロック供給部と、
    該クロック供給部から伝達されたクロックをメモリ装置内の各部に伝達するクロック伝達部と、
    該クロック伝達部から伝達されたクロックを用いてトグルするデータを出力するＥＤＣ出力部と、
    前記クロック伝達部から伝達されたクロックを用いてデータを出力する複数のデータ出力部と、を備え、
    前記クロック供給部と前記ＥＤＣ出力部との間の信号伝達経路が、前記クロック供給部と前記データ出力部との間の信号伝達経路より短いことを特徴とする半導体メモリ装置。
12. 前記クロック伝達部は、前記ＥＤＣ出力部に対し常に前記クロックを伝達し、前記データ出力部に対し前記クロックを選択的に伝達することを特徴とする請求項１１に記載の半導体メモリ装置。
13. 前記クロック伝達部が、
    前記クロックを伝達するためのラインと、
    イネーブル信号に応答して前記ライン上のクロックを繰り返すリピータと、
    を備えることを特徴とする請求項１２に記載の半導体メモリ装置。
14. 前記クロック供給部及び前記クロック伝達部が、ＣＭＬレベルで動作し、
    前記ＥＤＣ出力部及び前記データ出力部が、ＣＭＯＳレベルで動作することを特徴とする請求項１１に記載の半導体メモリ装置。
15. 前記クロック供給部が、前記クロックのデューティを補正するデューティ補正部を備え、
    前記デューティ補正部が、デューティを検出するために、前記クロック伝達部を通過したクロックをフィードバッククロックとして受信することを特徴とする請求項１４に記載の半導体メモリ装置。
16. 前記デューティ補正部がフィードバッククロックとして受信する、クロック伝達部を通過したクロックが、
    前記ＥＤＣ出力部で用いられるクロックと同じクロックであることを特徴とする請求項１５に記載の半導体メモリ装置。
17. 前記クロック伝達部から伝達されたクロックを用いてデータを反転するか否かを示すＤＢＩ（Ｄａｔａ Ｂｕｓ Ｉｎｖｅｒｓｉｏｎ）を出力するＤＢＩ出力部をさらに備え、
    前記クロック供給部が、前記データ出力部に比べて前記ＤＢＩ出力部により近く配置されることを特徴とする請求項１１に記載の半導体メモリ装置。

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