TWI839891B

TWI839891B - 具有平衡應力的半導體基板

Info

Publication number: TWI839891B
Application number: TW111138824A
Authority: TW
Inventors: 蔡佳龍; 劉學興
Original assignee: 財團法人工業技術研究院
Priority date: 2022-10-13
Filing date: 2022-10-13
Publication date: 2024-04-21
Also published as: TW202416452A

Abstract

一種平衡應力的半導體基板，其包括陶瓷基底、成核層以及經第一摻質摻雜的第一緩衝層。所述陶瓷基底具有非0度的傾斜切角。所述成核層設置於所述陶瓷基底上。所述第一緩衝層設置於所述成核層上。所述第一摻質包括碳、鐵或其組合。所述第一緩衝層對所述陶瓷基底提供壓縮應力。所述第一緩衝層中的所述第一摻質的濃度朝遠離所述陶瓷基底的方向增加。所述半導體基板的曲率介於+16 km ^-1至-16 km ^-1之間。

Description

具有平衡應力的半導體基板

本發明是有關於一種半導體元件，且特別是有關於一種具有平衡應力的半導體基板。

為了使功率元件能夠具有低導通電阻、高切換頻率、高崩潰電壓及高溫操作等性能，氮化鎵（GaN）半導體元件為目前高功率元件所矚目的選擇。

在氮化鎵半導體元件中，半導體基板會影響形成於其上的膜層的品質。舉例來說，當半導體基板具有過大的曲率時，由於翹曲（warpage）嚴重，後續於半導體基板上形成膜層之後，所形成的膜層會無法具有良好的品質。

本發明提供一種具有平衡應力的半導體基板，其中具有漸變的摻質濃度的緩衝層可使基底經受的伸張應力與壓縮應力相近，且可有效地避免基底與其上的膜層突然地經受過大的相反應力而受損。

本發明的一個實施例的具有平衡應力的半導體基板包括陶瓷基底、成核層以及經第一摻質摻雜的第一緩衝層。所述陶瓷基底具有非0度的傾斜切角（off-cut angle）。所述成核層設置於所述陶瓷基底上。所述第一緩衝層設置於所述成核層上。所述第一摻質包括碳、鐵或其組合。所述第一緩衝層對所述陶瓷基底提供壓縮應力。所述第一緩衝層中的所述第一摻質的濃度朝遠離所述陶瓷基底的方向增加。所述半導體基板的曲率介於+16 km ^-1至-16 km ^-1之間。

本發明的另一個實施例的具有平衡應力的半導體基板包括陶瓷基底、成核層、複合過渡層、經第一摻質摻雜的第一緩衝層以及經第二摻質摻雜的第二緩衝層。所述成核層設置於所述陶瓷基底上。所述複合過渡層包括依序堆疊於所述成核層上的多個含鋁層。所述第一緩衝層設置於所述複合過渡層上，且對所述陶瓷基底提供壓縮應力。所述第二緩衝層設置於所述第一緩衝層上，且對所述陶瓷基底提供伸張應力。在所述複合過渡層中，相對遠離所述陶瓷基底的所述含鋁層的鋁含量高於相對鄰近所述陶瓷基底的所述含鋁層的鋁含量。所述第一摻質包括碳、鐵或其組合。所述第二摻質包括矽、鍺或其組合。所述第二緩衝層中的所述第二摻質的濃度朝遠離所述陶瓷基底的方向增加。所述半導體基板的曲率介於-10 km ^-1至+10 km ^-1之間。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合附圖作詳細說明如下。

下文列舉實施例並配合附圖來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。此外，附圖僅以說明為目的，並未依照原尺寸作圖。為了方便理解，在下述說明中相同的元件將以相同的符號標示來說明。

關於本文中所提到「包含」、「包括」、「具有」等的用語均為開放性的用語，也就是指「包含但不限於」。

當以「第一」、「第二」等的用語來說明元件時，僅用於將這些元件彼此區分，並不限制這些元件的順序或重要性。因此，在一些情況下，第一元件亦可稱作第二元件，第二元件亦可稱作第一元件，且此不偏離本發明的範疇。

此外，在本文中，由「一數值至另一數值」表示的範圍是一種避免在說明書中逐一列舉所述範圍中的所有數值的概要性表示方式。因此，某一特定數值範圍的記載涵蓋了所述數值範圍內的任意數值，以及涵蓋由所述數值範圍內的任意數值界定出的較小數值範圍。

圖1A至圖1B為本發明的實施例的半導體基板的製造流程剖面示意圖。首先，參照圖1A，提供複合基底100。在本實施例中，複合基底100包括基底100a、絕緣層100b以及半導體層100c。基底100a的材料例如為矽、氮化鋁、碳化矽（SiC）、藍寶石（sapphire）或其組合。絕緣層100b設置於基底100a上。絕緣層100b例如為氧化矽層，但本發明不限於此。絕緣層100b的厚度例如介於100 nm至200 nm之間。半導體層100c設置於絕緣層100b上。半導體層100c例如為矽層、碳化矽層或其組合。半導體層100c的厚度例如介於30 nm至3 μm之間，較佳介於70 nm至200 m之間。換句話說，在本實施例中，複合基底100可為一般熟知的絕緣體上覆矽（silicon-on-insulator，SOI）基底或QST基底，其具有高阻值而特別適用於高頻元件。在本實施例中，基底100a可具有大於1.4 W/cm·K的熱傳導係數，因此複合基底100除了可作為支撐基底之外，還可作為散熱基底。

接著，於複合基底100的半導體層100c上形成寬能隙擴散緩衝層102。在本實施例中，寬能隙擴散緩衝層102的能隙高於2.5 eV，較佳是介於3.2 eV至9.1 eV之間，更佳是介於4.5 eV至5.5 eV之間。寬能隙擴散緩衝層102例如為氮化矽層、氧化矽層、氧化鋅層、氧化鋁層、氧化鎵層或其組合。在本實施例中，寬能隙擴散緩衝層102可為非晶形（amorphous）層，例如非晶氮化矽層。在本實施例中，寬能隙擴散緩衝層102的厚度介於30 nm至120 nm之間，較佳是介於35 nm至100 nm之間，更佳是介於40 nm至90 nm之間。在本實施例中，寬能隙擴散緩衝層102的形成方法例如是進行電漿增強化學氣相沉積（plasma-enhanced chemical vapor deposition，PECVD）製程、電子槍蒸鍍（E-gun evaporation）製程或濺鍍沉積（sputtering deposition）製程。此外，在本實施例中，寬能隙擴散緩衝層102可具有介於1×10 ⁴ohm·cm至1×10 ¹⁴ohm·cm之間的電阻值。

之後，參照圖1B，於寬能隙擴散緩衝層102上形成成核層104，以製成本實施例的半導體基板10。在本實施例中，成核層104為含鋁層，例如氮化鋁層，但本發明不限於此。

一般來說，當成核層104在高溫製程中形成時，成核層104中所含的鋁會擴散至下方的膜層中。鋁擴散至半導體層100c中會形成P型摻雜的導電層。在本實施例中，由於複合基底100的半導體層100c與成核層104之間形成有寬能隙擴散緩衝層102，因此在高溫製程中成核層104中的鋁會擴散到寬能隙擴散緩衝層102中。當寬能隙擴散緩衝層102的厚度接近鋁擴散的深度時，可避免成核層104中所含的鋁擴散至半導體層100c中而形成P型摻雜的導電層，進而避免所形成的半導體元件在運作時在複合基底100處產生漏電現象。在本實施例中，寬能隙擴散緩衝層102的厚度大於鋁擴散的深度，因此可確實避免成核層104中所含的鋁擴散至半導體層100c中。此外，因為寬能隙擴散緩衝層102的能隙高於2.5 eV，所以即使鋁擴散到寬能隙擴散緩衝層102中也不會形成P型摻雜的導電層。

此外，在本實施例中，寬能隙擴散緩衝層102的材料可為非晶形的，相較於單晶形材料，非晶形的寬能隙擴散緩衝層102可有效地降低成核層104中所含的鋁擴散至半導體層100c中的速度以及鋁擴散至寬能隙擴散緩衝層102中的深度。一般來說，鋁擴散的深度介於50 nm至100 nm之間。寬能隙擴散緩衝層102能降低鋁擴散的速度和深度，使鋁擴散的深度減少至介於40 nm到90 nm之間。在最佳的情況，寬能隙擴散緩衝層102的厚度可設計為40 nm到90 nm，以避免鋁擴散至半導體層100c中。

在本實施例中，在形成成核層104的過程中或在後續的高溫製程中，成核層104中所含的鋁會擴散至寬能隙擴散緩衝層102中，因此形成了擴散層104a。如圖1B所示，在本實施例中，成核層104中所含的鋁僅擴散至寬能隙擴散緩衝層102的上部中，使得擴散層104a形成於鄰近寬能隙擴散緩衝層102的上表面處，但本發明不限於此。在其他實施例中，成核層104中所含的鋁可能擴散至整個寬能隙擴散緩衝層102中，亦即擴散層104a的厚度可實質上等於寬能隙擴散緩衝層102的厚度。

圖2為本發明的實施例的半導體基板中鋁離子濃度與鋁離子擴散深度的關係圖。參照圖2，半導體基板10的成核層104上形成有緩衝層200（例如為AlGaN層），且寬能隙擴散緩衝層102與成核層104依序設置於半導體層100c上。在高溫製程中，成核層104中所含的鋁會向上擴散至緩衝層200中以及向下擴散至寬能隙擴散緩衝層102中。當成核層104中所含的鋁擴散至寬能隙擴散緩衝層102中之後，寬能隙擴散緩衝層102中的鋁濃度會呈梯度分佈。也就是說，在寬能隙擴散緩衝層102中，鋁會相對大量地累積在寬能隙擴散緩衝層102中鄰近表面的部分，且隨著擴散深度增加鋁濃度大幅降低，使得寬能隙擴散緩衝層102中鄰近成核層104的部分的鋁濃度會大於遠離成核層104的部分的鋁濃度。此外，由於寬能隙擴散緩衝層102可減少（甚至避免）成核層104中所含的鋁擴散至半導體層100c中，因此即使當成核層104中所含的鋁穿透寬能隙擴散緩衝層102而擴散至半導體層100c中時，半導體層100c中僅會含有相當微量的鋁。此時，鋁含量例如小於10 ¹⁷atom/cm ³，甚至可接近0。如此一來，當半導體基板10用來作為電晶體、發光二極體或其他電子元件的基板時，可有效地減少或避免電晶體或發光二極體在運作時的漏電流以及電訊號的損耗。

以下將以半導體基板10為例來對包括本發明的半導體基板的電晶體作說明。

圖3為本發明的實施例的電晶體的剖面示意圖。參照圖3，在電晶體20的製造過程中，可於半導體基板10的成核層104上形成緩衝層200。緩衝層200例如為AlGaN層，但本發明不限於此。因為複合基底100與其上生長的GaN層之間的晶格常數差異會造成應力，影響複合基底100上的磊晶層的品質，因此於複合基底100和通道層202之間加入緩衝層200，以平衡複合基底100與後續形成於其上的磊晶層（例如通道層202）之間的應力。在本實施例中，緩衝層200的厚度例如介於100 nm至2.3 μm之間。在其他的實施例中，也可省略緩衝層200，讓通道層202直接與成核層104接觸。

然後，依序形成通道層202與阻障層204。通道層202例如為GaN層。通道層202的厚度例如介於20 nm至100 nm之間。阻障層204例如為AlGaN層、AlInN層、AlN層、AlGaInN層或其組合。阻障層204的厚度例如介於5 nm至50 nm之間。通道層202中具有二維電子氣（2DEG）202a，其位於通道層202與阻障層204之間的界面下方。之後，於阻障層204上形成閘極206、源極208s以及汲極208d，其中閘極206位於源極208s和汲極208d之間。閘極206的材料例如為Ni、Mo、W、TiN或其組合。源極208s和汲極208d的材料例如為Al、Ti、Au或其合金，或者可為其他能夠與III-V族化合物形成歐姆接觸（ohmic contact）的材料。

在電晶體20中，由於使用半導體基板10作為其基板，因此在運作過程中可有效地減少或避免漏電流的產生，同時減少或避免了電訊號的損耗。

特別一提的是，在本實施例中，電晶體20是以高電子移動率晶體電晶體（high electron mobility transistor，HEMT）做舉例，但本發明的電晶體的結構並不限於HEMT。在其他實施例中，電晶體可以具有各種熟知的結構，只要採用本發明的半導體基板作為其基板即可。

此外，當本發明的半導體基板作為發光二極體的基板時，可於本發明的半導體基板上形成各種發光二極體的架構，本發明不對此進行限定。舉例來說，如圖4所示，發光二極體30包括半導體基板10、緩衝層200、第一導電型GaN層300、發光層302、第二導電型GaN層304、第一電極306以及第二電極308。發光層302設置於第一導電型GaN層300與第二導電型GaN層304之間。第一電極306設置於第一導電型GaN層300上。第二電極308設置於第二導電型GaN層304上。第一導電型GaN層300、發光層302、第二導電型GaN層304、第一電極306以及第二電極308的材料為本領域技術人員所熟知，於此不再另行說明。

另一方面，在以下實施例中，基底經受伸張應力後會朝上方（膜層在基底上的成長方向）產生翹曲，且使得半導體基板的曲率為正值。相反地，基底經受壓縮應力後會朝下方產生翹曲，且使得半導體基板的曲率為負值。

圖5A至圖5B為本發明的實施例的半導體基板的製造流程剖面示意圖。在本實施例中，所製造的半導體基板可具有平衡的應力，且因此可以具有較低的曲率而有利於後續膜層的磊晶成長。在本實施例中，具有平衡應力的半導體基板的曲率介於+16 km ^-1至-16 km ^-1之間。

首先，參照圖5A，提供陶瓷基底500。陶瓷基底500例如為QST基底、AlN基底、Al ₂O ₃基底、ZnO基底或碳化矽基底。在本實施例中，陶瓷基底500為碳化矽基底，且具有非0度的傾斜切角，但本發明不限於此。舉例來說，陶瓷基底500可具有4度的傾斜切角，但本發明不限於此。在其他實施例中，陶瓷基底500可具有8度、12度等的傾斜切角。此外，陶瓷基底500的厚度例如小於500 μm。在本實施例中，陶瓷基底500的厚度小於450 μm。舉例來說，陶瓷基底500的厚度可為350 μm。另外，在本實施例中，陶瓷基底500的直徑例如介於4吋至6吋之間。因為陶瓷基底的應力不平衡時，會發生翹曲。翹曲現象會隨著陶瓷基底厚度的降低與直徑的增加而變嚴重。本發明的半導體基板因為具有平衡應力。所以，在本實施例中，陶瓷基底500的厚度即使在小於350 μm，直徑在4吋至6吋，因為在基底上有能平衡應力的磊晶結構。所以，最終的半導體基板不會產生嚴重翹曲，能將半導體基板的曲率控制在介於+16 km ^-1至-16 km ^-1之間。

接著，於陶瓷基底500上形成成核層502。在本實施例中，成核層502為氮化鋁層，但本發明不限於此。成核層502的厚度例如介於10 nm至100 nm之間。成核層502可對陶瓷基底500提供伸張應力。此時，陶瓷基底500的曲率例如介於20 km ^-1至+50 km ^-1之間。

然後，可於成核層502上形成未經摻雜的緩衝層504。緩衝層504的形成方法例如是進行磊晶成長製程。在本實施例中，緩衝層504為氮化鎵層，但本發明不限於此。緩衝層504的厚度例如介於50 nm至500 nm之間。緩衝層504可對陶瓷基底500提供壓縮應力。此時，陶瓷基底500的曲率例如介於-10 km ^-1至+20 km ^-1之間。未經摻雜的緩衝層504為選擇性的（optional）。在其他實施例中，可視實際需求而省略未經摻雜的緩衝層504。

之後，參照圖5B，於緩衝層504上形成經第一摻質摻雜的緩衝層506。緩衝層506的形成方法例如是進行磊晶成長製程。在本實施例中，第一摻質可為碳、鐵或其組合。此外，在本實施例中，緩衝層506為氮化鎵層，但本發明不限於此。緩衝層506的厚度例如介於50 nm至500 nm之間。在本實施例中，由於作為第一摻質的碳或鐵的尺寸大於氮或鎵，使得所形成的緩衝層506可具有較大的晶格。因此，緩衝層506可對陶瓷基底500提供壓縮應力。詳細地說，在第一摻質為碳的情況下，碳可取代緩衝層506中來自氮化鎵的氮而產生較大的晶格。此外，在第一摻質為鐵的情況下，鐵可取代緩衝層506中來自氮化鎵的鎵而產生較大的晶格。

重要的是，在緩衝層506中，第一摻質的濃度朝遠離陶瓷基底500的方向增加。在本實施例中，緩衝層506中的第一摻質的濃度自5×10 ¹⁶atom/cm ³增加至8×10 ¹⁸atom/cm ³。也就是說，在形成緩衝層506的過程中，第一摻質的濃度逐漸增加，因此可逐漸地對陶瓷基底500提供增大的壓縮應力，以避免陶瓷基底500與其上的膜層突然地經受過大的相反應力（壓縮應力）而受損。

接著，於緩衝層506上形成經第一摻質摻雜的緩衝層508，以形成本實施例的半導體基板50。緩衝層508的形成方法例如是進行磊晶成長製程。在本實施例中，與緩衝層506相同，緩衝層508為氮化鎵層，且緩衝層508中的第一摻質可為碳、鐵或其組合。因此，緩衝層508可對陶瓷基底500提供壓縮應力。此外，緩衝層508的厚度例如大於500 nm。

在緩衝層508中，第一摻質的濃度為固定的，且不低於緩衝層506中的第一摻質的最大濃度。在本實施例中，緩衝層508中的第一摻質的濃度不低於8×10 ¹⁸atom/cm ³。由於在形成具有較高第一摻質濃度的緩衝層508（提高較大的壓縮應力）之前已形成具有漸變的第一摻質濃度的緩衝層506，因此可有效地避免陶瓷基底500與其上的膜層突然地經受過大的相反應力（壓縮應力）而受損。

在本實施例的半導體基板50中，成核層502對陶瓷基底500提供伸張應力，且形成於成核層502上的緩衝層504、緩衝層506以及緩衝層508對陶瓷基底500提供壓縮應力。因此，通過調整緩衝層506與緩衝層508中的第一摻質濃度可使陶瓷基底500經受的伸張應力與壓縮應力相近。由於陶瓷基底500具有平衡的應力，因此陶瓷基底500能夠具有較低的曲率，以利於後續膜層的磊晶成長。

在本實施例中，具有漸變的第一摻質濃度的緩衝層506以及具有固定第一摻質濃度的緩衝層508依序設置於緩衝層504上，但本發明不限於此。在其他實施例中，可僅有具有漸變的第一摻質濃度的緩衝層設置於緩衝層504上。

圖6為本發明的實施例的半導體基板的剖面示意圖。在本實施例中，與圖5B相同的元件將以相同的參考符號表示，且不再對其進行說明。

參照圖6，在本實施例的半導體基板60中，具有漸變的第一摻質濃度的緩衝層506a設置於緩衝層504上。緩衝層506a的形成方法例如是進行磊晶成長製程。第一摻質可為碳、鐵或其組合。此外，在本實施例中，緩衝層506a為氮化鎵層，但本發明不限於此。緩衝層506a的第一摻質濃度朝遠離陶瓷基底500的方向增加，且第一摻質濃度增加到所提供的壓縮應力足以使陶瓷基底500經受的伸張應力與壓縮應力相近。舉例來說，參照第一實施例，緩衝層506a中的第一摻質的濃度可自5×10 ¹⁶atom/cm ³增加至8×10 ¹⁸atom/cm ³以上。此外，在此情況下，緩衝層506a的厚度可為半導體基板50中的緩衝層506與緩衝層508的厚度的總和。

以下將以半導體基板50為例來對本發明的具有平衡應力的應用作說明。舉例來說，可將半導體基板50用於電晶體的製造。視實際需求，可將半導體基板50替換為半導體基板60。

圖7為本發明的實施例的電晶體的剖面示意圖。在本實施例中，與圖5B相同的元件將以相同的參考符號表示，且不再對其進行說明。

參照圖7，在電晶體70的製造過程中，可於半導體基板50的緩衝層508上依序形成通道層700以及阻障層702。通道層700的形成方法例如是進行磊晶成長製程。在本實施例中，通道層700為氮化鎵層，但本發明不限於此。通道層700的厚度例如介於150 nm至300 nm之間。阻障層702的形成方法例如是進行磊晶成長製程。在本實施例中，阻障層702可為氮化鋁鎵層（Al _xGa _1-xN，X為莫耳分率，且X可介於0.2至0.25之間），但本發明不限於此。阻障層702的厚度例如介於15 nm至25 nm之間。之後，於阻障層702上形成閘極703、源極704a以及汲極704b，其中閘極703位於源極704a和汲極704b之間。閘極703的材料例如為Ni、Pt、Pd、Au或其組合。源極704a和汲極704b的材料例如為Al、Ti、In、Cr、V、Ta、TiN、Au或其合金，或者可為其他能夠與III-V族化合物形成歐姆接觸的材料。

在電晶體70中，由於陶瓷基底500具有平衡的應力而能夠具有較低的曲率，因此形成於陶瓷基底500上的通道層700以及阻障層702可具有良好的品質，且因此使得電晶體70可具有良好的電性表現。

對電晶體70的含鋁的阻障層702進行檢測。相較於一般的電晶體中的阻障層的鋁含量均勻性不佳（差異量大於2.0%），電晶體70中的阻障層702的鋁含量具有較高的均勻性（差異量小於2.0%），亦即阻障層702具有良好的品質。

圖8A至圖8D為本發明的實施例的半導體基板的製造流程剖面示意圖。在本實施例中，所製造的半導體基板可具有平衡的應力，且因此可以具有較低的曲率而有利於後續膜層的磊晶成長。在本實施例中，具有平衡應力的半導體基板的曲率介於-10 km ^-1至＋10 km ^-1之間。

首先，參照圖8A，提供陶瓷基底800。陶瓷基底800例如為QST基底、AlN基底、Al ₂O ₃基底、ZnO基底或SiC基底。在本實施例中，陶瓷基底800為QST基底，但本發明不限於此。

接著，於陶瓷基底800上形成成核層802。在本實施例中，成核層802為氮化鋁層，但本發明不限於此。成核層802的厚度例如介於15 nm至150 nm之間。成核層802可對陶瓷基底800提供伸張應力。此時，陶瓷基底800的曲率例如介於+50 km ^-1至+80 km ^-1之間。

接著，參照圖8B，於成核層802上形成複合過渡層804。複合過渡層804的形成方法例如是進行磊晶成長製程。複合過渡層804的厚度例如大於300 nm之間。複合過渡層804包括多個含鋁層。在本實施例中，含鋁層可為氮化鋁鎵層（Al _YGa _1-YN，Y為莫耳分率）。在複合過渡層804中，相對遠離陶瓷基底800的含鋁層的鋁含量高於相對鄰近陶瓷基底800的含鋁層的鋁含量。由於鋁含量的差異造成晶格尺寸的差異，因此複合過渡層804可視為晶格漸變層，且可對陶瓷基底800提供漸變的壓縮應力。此時，陶瓷基底800的曲率例如介於0 km ^-1至＋20 km ^-1之間。此外，在本實施例中，複合過渡層804包括2個含鋁層，但本發明不限於此。在其他實施例中，複合過渡層804可包括更多個依序堆疊於成核層802上的含鋁層。

詳細地說，在本實施例中，複合過渡層804包括依序形成於成核層802上的2個含鋁層。在複合過渡層804中，相對遠離陶瓷基底800的含鋁層804b的鋁含量高於相對鄰近陶瓷基底800的含鋁層804a的鋁含量。如此一來，在形成含鋁層804a之後，陶瓷基底800的曲率例如介於＋30 km ^-1至＋60 km ^-1之間，且接著在形成含鋁層804b之後，陶瓷基底800的曲率例如介於0 km ^-1至＋20 km ^-1之間。

在本實施例中，每一個含鋁層中的鋁莫耳分率Y例如介於0.1至0.9之間。此外，在複合過渡層804中，相鄰的兩個含鋁層中的鋁莫耳分率Y的差異例如介於0.4/Z至0.9/Z之間，其中Z表示複合過渡層804中的含鋁層的數量。在本實施例中，複合過渡層804包括含鋁層804a與含鋁層804b，因此含鋁層804a與含鋁層804b之間的鋁莫耳分率Y的差異介於0.2至0.45之間。

然後，參照圖8C，可於複合過渡層804上形成未經摻雜的緩衝層806。緩衝層806的形成方法例如是進行磊晶成長製程。在本實施例中，緩衝層806為氮化鎵層，但本發明不限於此。緩衝層806的厚度例如介於250 nm至500 nm之間。緩衝層806可對陶瓷基底800提供壓縮應力。此時，陶瓷基底800的曲率例如介於0 km ^-1至-20 km ^-1之間。未經摻雜的緩衝層806為選擇性的。在其他實施例中，可視實際需求而省略未經摻雜的緩衝層806。

之後，於緩衝層806上形成經第一摻質摻雜的緩衝層808。緩衝層808的形成方法例如是進行磊晶成長製程。在本實施例中，第一摻質可為碳、鐵或其組合。緩衝層808中的第一摻質的濃度例如介於5×10 ¹⁷atom/cm ³至1×10 ¹⁹atom/cm ³之間。此外，在本實施例中，緩衝層808為氮化鎵層，但本發明不限於此。緩衝層808的厚度例如介於0.5 μm至1 μm之間。在本實施例中，由於作為第一摻質的碳或鐵的尺寸大於氮或鎵，使得所形成的緩衝層808可具有較大的晶格。因此，緩衝層808可對陶瓷基底800提供壓縮應力。此時，陶瓷基底800的曲率例如介於-40 km ^-1至-60 km ^-1之間。

接著，參照圖8D，於緩衝層808上形成經第二摻質摻雜的緩衝層810。緩衝層810的形成方法例如是進行磊晶成長製程。在本實施例中，第二摻質可為矽、鍺或其組合。此外，在本實施例中，緩衝層810為氮化鎵層，但本發明不限於此。緩衝層810的厚度例如介於100 nm至500 nm之間。在本實施例中，由於作為第二摻質的矽或鍺的尺寸小於氮或鎵，使得所形成的緩衝層810可具有較小的晶格。因此，緩衝層810可對陶瓷基底800提供伸張應力。此時，陶瓷基底800的曲率例如介於-20 km ^-1至-40 km ^-1之間。

重要的是，在緩衝層810中，第二摻質的濃度朝遠離陶瓷基底800的方向增加。在本實施例中，緩衝層810中的第二摻質的濃度自1×10 ¹⁷atom/cm ³增加至1×10 ¹⁹atom/cm ³。也就是說，在形成緩衝層810的過程中，第二摻質的濃度逐漸增加，因此可逐漸地對陶瓷基底800提供增大的伸張應力，以避免陶瓷基底800與其上的膜層突然地經受過大的相反應力（伸張應力）而受損。

之後，於緩衝層810上形成經第二摻質摻雜的緩衝層812，以形成本實施例的半導體基板80。緩衝層812的形成方法例如是進行磊晶成長製程。在本實施例中，與緩衝層810相同，緩衝層812為氮化鎵層，且緩衝層812中的第二摻質可為矽、鍺或其組合。因此，緩衝層812可對陶瓷基底800提供伸張應力。緩衝層812的厚度例如大於500 nm。

在緩衝層812中，第二摻質的濃度為固定的，且不低於緩衝層810中的第二摻質的最大濃度。在本實施例中，緩衝層812中的第二摻質的濃度不低於8×10 ¹⁸atom/cm ³。由於在形成具有較高第二摻質濃度的緩衝層812（提高較大的伸張應力）之前已形成具有漸變的第二摻質濃度的緩衝層810，因此可有效地避免陶瓷基底800與其上的膜層突然地經受過大的相反應力（伸張應力）而受損。在其他實施例中，緩衝層812中的第二摻質的濃度可高於1×10 ¹⁹atom/cm ³。

在本實施例的半導體基板80中，在形成緩衝層810以及緩衝層812之前，陶瓷基底800所經受的總應力為壓縮應力，因此通過形成緩衝層810以及緩衝層812來使陶瓷基底800經受的伸張應力與壓縮應力相近。由於陶瓷基底800具有平衡的應力，因此陶瓷基底800能夠具有較低的曲率，以利於後續膜層的磊晶成長。

在本實施例中，具有漸變的第二摻質濃度的緩衝層810以及具有固定第二摻質濃度的緩衝層812依序設置於緩衝層808上，但本發明不限於此。在其他實施例中，可僅有具有漸變的第二摻質濃度的緩衝層設置於緩衝層808上。

圖9為本發明的實施例的半導體基板的剖面示意圖。在本實施例中，與圖8D相同的元件將以相同的參考符號表示，且不再對其進行說明。

參照圖9，在本實施例的半導體基板90中，具有漸變的第二摻質濃度的緩衝層810a設置於緩衝層808上。緩衝層810a的形成方法例如是進行磊晶成長製程。第二摻質可為矽、鍺或其組合。此外，在本實施例中，緩衝層810a為氮化鎵層，但本發明不限於此。緩衝層810a的第二摻質濃度朝遠離陶瓷基底800的方向增加，且第二摻質濃度增加到所提供的伸張應力足以使陶瓷基底800經受的伸張應力與壓縮應力相近。舉例來說，參照第三實施例，緩衝層810a中的第二摻質的濃度可自1×10 ¹⁷atom/cm ³增加至1×10 ¹⁹atom/cm ³以上。此外，在此情況下，緩衝層810a的厚度可為半導體基板80中的緩衝層810與緩衝層812的厚度的總和。

以下將以半導體基板80為例來對本發明的具有平衡應力的應用作說明。舉例來說，可將半導體基板80用於電晶體的製造。視實際需求，可將半導體基板80替換為半導體基板90。

圖10A至圖10B為本發明的實施例的電晶體的製造流程剖面示意圖。在本實施例中，與圖8D相同的元件將以相同的參考符號表示，且不再對其進行說明。

首先，參照圖10A，在半導體基板80上依序形成N型氮化鎵層1000、P型氮化鎵層1002以及N型氮化鎵層1004。N型氮化鎵層1000、P型氮化鎵層1002與N型氮化鎵層1004的形成方法例如是進行磊晶成長製程。N型氮化鎵層1000的厚度例如介於3 μm至5 μm之間。P型氮化鎵層1002的厚度例如介於250 nm至400 nm之間。N型氮化鎵層1004的厚度例如介於150 nm至300 nm之間。在本實施例中，N型氮化鎵層1000、P型氮化鎵層1002與N型氮化鎵層1004僅為示例性的，並非用以限定本發明。

之後，參照圖10B，將N型氮化鎵層1000、P型氮化鎵層1002以及N型氮化鎵層1004圖案化，以形成堆疊結構1008。在本實施例中，在將N型氮化鎵層1000、P型氮化鎵層1002以及N型氮化鎵層1004圖案化的過程中，同時移除了部分的緩衝層812。然後，於暴露出的緩衝層812上形成源極1010。在本實施例中，源極1010形成於堆疊結構1008兩側的緩衝層812上。之後，於堆疊結構1008中形成凹槽，且於凹槽的表面上形成閘絕緣層1012，於閘絕緣層1012上形成閘極1014，以及於閘極1014兩側的N型氮化鎵層1004上形成汲極1016。如此一來，完成本實施例的電晶體92的製造。源極1010、閘絕緣層1012、閘極1014與汲極1016的形成方法為本領域技術人員所熟知，於此不再另行說明。

在電晶體92中，由於陶瓷基底800具有平衡的應力而能夠具有較低的曲率，因此形成於陶瓷基底800上的各膜層皆可具有良好的品質，且因此使得電晶體92可具有良好的電性表現。

特別一提的是，包括本發明的半導體基板的電晶體並不限於具有如同電晶體70、92的結構。在其他實施例中，電晶體可以具有各種熟知的結構，只要採用本發明的半導體基板作為其基板即可。

此外，本發明的半導體基板亦可作為發光二極體的基板。當本發明的半導體基板作為發光二極體的基板時，可於本發明的半導體基板上形成各種發光二極體的架構，本發明不對此作限定。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視所附的申請專利範圍所界定者為準。

10、50、60、80、90：半導體基板 20、70、92：電晶體 30：發光二極體 100：複合基底 100a：基底 100b：絕緣層 100c：半導體層 102：寬能隙擴散緩衝層 104、502、802：成核層 104a：擴散層 200、504、506、506a、508、806、808、810、810a、812：緩衝層 202、700：通道層 202a：二維電子氣 204、702：阻障層 206、703、1014：閘極 208s、704a、1010：源極 208d、704b、1016：汲極 300：第一導電型GaN層 302：發光層 304：第二導電型GaN層 306：第一電極 308：第二電極 500、800：陶瓷基底 804：複合過渡層 804a、804b：含鋁層 1000、1004：N型氮化鎵層 1002：P型氮化鎵層 1008：堆疊結構 1012：閘絕緣層

圖1A至圖1B為本發明的實施例的半導體基板的製造流程剖面示意圖。圖2為本發明的實施例的半導體基板中鋁離子濃度與鋁離子擴散深度的關係圖。圖3為本發明的實施例的電晶體的剖面示意圖。圖4為本發明的實施例的發光二極體的剖面示意圖。圖5A至圖5B為本發明的實施例的半導體基板的製造流程剖面示意圖。圖6為本發明的實施例的半導體基板的剖面示意圖。圖7為本發明的實施例的電晶體的剖面示意圖。圖8A至圖8D為本發明的實施例的半導體基板的製造流程剖面示意圖。圖9為本發明的實施例的半導體基板的剖面示意圖。圖10A至圖10B為本發明的實施例的電晶體的製造流程剖面示意圖。

Claims

一種具有平衡應力的半導體基板，包括：陶瓷基底，具有非0度的傾斜切角；成核層，設置於所述陶瓷基底上；經第一摻質摻雜的第一緩衝層，設置於所述成核層上，且對所述陶瓷基底提供壓縮應力；以及經所述第一摻質摻雜的第二緩衝層，設置於所述第一緩衝層上，其中所述第二緩衝層對所述陶瓷基底提供壓縮應力，且所述第二緩衝層中的所述第一摻質摻雜的濃度為固定的，其中所述第一摻質包括碳、鐵或其組合，其中所述第一緩衝層中的所述第一摻質的濃度朝遠離所述陶瓷基底的方向增加，其中所述第一緩衝層與所述第二緩衝層為氮化鎵層，且其中所述半導體基板的曲率介於+16km^-1至-16km^-1之間。
如請求項1所述的具有平衡應力的半導體基板，其中所述陶瓷基底為碳化矽基底。
如請求項1所述的具有平衡應力的半導體基板，其中所述陶瓷基底具有4度的傾斜切角。
如請求項1所述的具有平衡應力的半導體基板，其中所述第一緩衝層中的所述第一摻質的濃度自5×10¹⁶atom/cm³增加至8×10¹⁸atom/cm³。
如請求項1所述的具有平衡應力的半導體基板，其中所述第二緩衝層中的所述第一摻質的濃度不低於8×10¹⁸atom/cm³。
如請求項1所述的具有平衡應力的半導體基板，其中所述陶瓷基底的直徑介於4吋至6吋之間。
如請求項1所述的具有平衡應力的半導體基板，其中所述陶瓷基底的厚度小於450μm。