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TWI838132B - 半導體記憶裝置 - Google Patents

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TWI838132B
TWI838132B TW112106293A TW112106293A TWI838132B TW I838132 B TWI838132 B TW I838132B TW 112106293 A TW112106293 A TW 112106293A TW 112106293 A TW112106293 A TW 112106293A TW I838132 B TWI838132 B TW I838132B
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Inventor
橋本寿文
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日商鎧俠股份有限公司
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Abstract

本發明提供一種可高積體化之半導體記憶裝置。 本發明之半導體記憶裝置具備：第1構造，其具有複數個第1導電層，上述第1導電層於第1方向上連續，且於與第1方向交叉之積層方向上積層；及第2構造，其具有複數個第2導電層，上述第2導電層相對於第1導電層，於與第1方向及積層方向交叉之第2方向上排列，且與第1導電層電性獨立。自積層方向觀察，複數個第1通孔接觸電極之一部分電性連接於設置在第1構造與第1區域重疊之位置之複數個第1電晶體之至少一部分，複數個第1通孔接觸電極之另一部分電性連接於設置在第2構造與第1區域重疊之位置之複數個第2電晶體之至少一部分。自積層方向觀察，複數個第2通孔接觸電極之一部分電性連接於設置在第1構造與第2區域重疊之位置之複數個第3電晶體之至少一部分，複數個第2通孔接觸電極之另一部分電性連接於設置在第2構造與第2區域重疊之位置之複數個第4電晶體之至少一部分。

Description

半導體記憶裝置
本實施方式係關於一種半導體記憶裝置。
已知一種半導體記憶裝置，其具備半導體基板、沿著與該半導體基板之表面交叉之積層方向積層之複數個導電層、與該等複數個導電層對向之半導體層、及設置於導電層與半導體層之間之電荷蓄積膜。電荷蓄積膜例如具備氮化矽(SiN)等絕緣性電荷蓄積膜或浮動閘極等導電性電荷蓄積膜等可記憶資料之記憶體部。
提供一種可高積體化之半導體記憶裝置。
一實施方式之半導體記憶裝置具備：第1構造，其具有複數個第1導電層，上述第1導電層於第1方向上連續，且於與上述第1方向交叉之積層方向上積層；及第2構造，其具有複數個第2導電層，上述第2導電層於上述第1方向上連續，於上述積層方向上積層，相對於上述第1導電層，於與上述第1方向及上述積層方向交叉之第2方向上排列，且與上述第1導電層電性獨立；包含上述第1構造及上述第2構造之記憶平面區域具備：第1記憶體區域、第2記憶體區域及第3記憶體區域，其等分別包含複數個半導體柱及複數個電荷蓄積膜，且於上述第1方向上排列，上述半導體柱於上述積層方向上延伸；上述第1記憶體區域與上述第2記憶體區域之間的第1區域；及上述第2記憶體區域與上述第3記憶體區域之間的第2區域；且對於上述第1構造，於與上述積層方向相反方向上設置有複數個第1電晶體及複數個第3電晶體；對於上述第2構造，於與上述積層方向相反方向上設置有複數個第2電晶體及複數個第4電晶體；上述第2記憶體區域設置於上述第1記憶體區域與上述第3記憶體區域之間；上述第1構造進而具備複數個第1通孔接觸電極，上述第1通孔接觸電極設置於上述第1區域，於上述積層方向上延伸，且連接於上述複數個第1導電層之至少一部分；上述第2構造進而具備複數個第2通孔接觸電極，上述第2通孔接觸電極設置於上述第2區域，於上述積層方向上延伸，且連接於上述複數個第2導電層之至少一部分；自上述積層方向觀察，上述複數個第1通孔接觸電極之一部分電性連接於設置在上述第1構造與上述第1區域重疊之位置之上述複數個第1電晶體之至少一部分；自上述積層方向觀察，上述複數個第1通孔接觸電極之另一部分電性連接於設置在上述第2構造與上述第1區域重疊之位置之上述複數個第2電晶體之至少一部分；自上述積層方向觀察，上述複數個第2通孔接觸電極之一部分電性連接於設置在上述第1構造與上述第2區域重疊之位置之上述複數個第3電晶體之至少一部分；自上述積層方向觀察，上述複數個第2通孔接觸電極之另一部分電性連接於設置在上述第2構造與上述第2區域重疊之位置之上述複數個第4電晶體之至少一部分。
其次，參照圖式對實施方式之半導體記憶裝置進行詳細說明。再者，以下實施方式歸根結底僅為一例，並非帶有限定本發明之意圖而提出。又，以下圖式係模式性者，為了便於說明，有時會省略一部分構成等。又，對於複數個實施方式中共通之部分標註相同之符號，有時會省略說明。
又，於本說明書中，提及「半導體記憶裝置」之情形時，有時指記憶體晶粒，有時指記憶體晶片、記憶卡、SSD(Solid State Drive，固態驅動器)等包含控制器晶粒之記憶體系統。進而，有時指智慧型手機、平板終端、個人電腦等包含主電腦之構成。
又，於本說明書中，提及第1構成「電性連接於」第2構成之情形時，可為第1構成直接連接於第2構成，亦可為第1構成經由配線、半導體構件或電晶體等連接於第2構成。例如，於將3個電晶體串聯連接之情形時，即便第2個電晶體為斷開狀態，第1個電晶體依然「電性連接於」第3個電晶體。
又，於本說明書中，提及第1構成「電性連接於」第2構成與第3構成「之間」之情形時，有時指第1構成、第2構成及第3構成串聯連接，且第2構成經由第1構成連接於第3構成。
又，於本說明書中，提及電路等使2根配線等「導通」之情形時，例如有時指該電路等包含電晶體等，該電晶體等設置於2根配線之間之電流路徑上，且該電晶體等成為接通狀態。
又，於本說明書中，將與基板之上表面平行之特定方向稱為X方向，將與基板之上表面平行且與X方向垂直之方向稱為Y方向，將與基板之上表面垂直之方向稱為Z方向。
又，於本說明書中，有時會將與基板之表面交叉之方向稱為積層方向。又，有時會將沿著與積層方向交叉之特定面之方向稱為第1方向，將沿著該面與第1方向交叉之方向稱為第2方向。積層方向可與Z方向一致，亦可與之不一致。又，第1方向及第2方向可與X方向及Y方向中之任一者對應，亦可與之不對應。
又，於本說明書中，「上」或「下」等表述係以基板為基準。例如，將沿著上述Z方向離開基板之方向稱為上，將沿著Z方向靠近基板之方向稱為下。又，針對某構成而提及下表面或下端之情形時，係指該構成之基板側之面或端部，提及上表面或上端之情形時，係指該構成之與基板相反一側之面或端部。又，將與X方向或Y方向交叉之面稱為側面等。
又，於本說明書中，針對構成、構件等而提及特定方向之「寬度」、「長度」或「厚度」等之情形時，有時指藉由SEM(Scanning electron microscopy，掃描電子顯微法)或TEM(Transmission electron microscopy，穿透式電子顯微法)等觀察到之剖面等上之寬度、長度或厚度等。 [第1實施方式] [記憶體晶粒MD之電路構成]
圖1係表示記憶體晶粒MD之一部分構成之模式性電路圖。如圖1所示，記憶體晶粒MD具備記憶單元陣列MCA及周邊電路PC。如圖1所示，記憶單元陣列MCA具備複數個記憶體塊BLK。該等複數個記憶體塊BLK分別具備複數個串單元SU。該等複數個串單元SU分別具備複數個記憶體串MS。該等複數個記憶體串MS之一端分別經由位元線BL連接於周邊電路PC。又，該等複數個記憶體串MS之另一端分別經由共通之源極線SL連接於周邊電路PC。
記憶體串MS具備汲極側選擇電晶體STD、複數個記憶單元MC(記憶體電晶體)及源極側選擇電晶體STS。汲極側選擇電晶體STD、複數個記憶單元MC及源極側選擇電晶體STS串聯連接於位元線BL與源極線SL之間。以下，有時會將汲極側選擇電晶體STD及源極側選擇電晶體STS簡稱為選擇電晶體(STD、STS)。
記憶單元MC為電場效應型電晶體。記憶單元MC具備半導體層、閘極絕緣膜及閘極電極。半導體層作為通道區域發揮功能。閘極絕緣膜包含電荷蓄積膜作為記憶體部。記憶單元MC之閾值電壓隨著電荷蓄積膜中之電荷量而變化。記憶單元MC記憶1位元或複數位元之資料。再者，於與1個記憶體串MS對應之複數個記憶單元MC之閘極電極上分別連接有字元線WL。該等字元線WL分別共通連接於1個記憶體塊BLK中之所有記憶體串MS。
選擇電晶體(STD、STS)為電場效應型電晶體。選擇電晶體(STD、STS)具備半導體層、閘極絕緣膜及閘極電極。半導體層作為通道區域發揮功能。於選擇電晶體(STD、STS)之閘極電極上分別連接有選擇閘極線(SGD、SGS)。1根汲極側選擇閘極線SGD共通連接於1個串單元SU中之所有記憶體串MS。1根源極側選擇閘極線SGS共通連接於1個記憶體塊BLK中之所有記憶體串MS。
圖2係表示周邊電路PC之一部分構成之模式性電路圖。例如，如圖2所示，周邊電路PC具備列控制電路RowC。列控制電路RowC具備複數個塊解碼單元blkd及塊解碼器BLKD。
複數個塊解碼單元blkd對應於記憶單元陣列MCA中之複數個記憶體塊BLK而設置。塊解碼單元blkd具備複數個電晶體T BLK。複數個電晶體T BLK對應於記憶體塊BLK中之複數個字元線WL。電晶體T BLK例如為電場效應型NMOS(N-Channel Metal Oxide Semiconductor，N通道金氧半導體)電晶體。電晶體T BLK之汲極電極連接於字元線WL。電晶體T BLK之源極電極連接於配線CG。配線CG連接於列控制電路RowC中之所有塊解碼單元blkd。電晶體T BLK之閘極電極連接於信號供給線BLKSEL。信號供給線BLKSEL對應於所有塊解碼單元blkd而設置有複數根。又，信號供給線BLKSEL連接於塊解碼單元blkd中之所有電晶體T BLK。
塊解碼器BLKD於執行讀出動作或寫入動作時，解碼塊位址。又，根據解碼所得之塊位址，將複數根信號供給線BLKSEL中之一根設定為“H”狀態，將剩下之信號供給線BLKSEL設定為“L”狀態。
圖3係表示周邊電路PC之一部分構成之模式性電路圖。例如，如圖3所示，周邊電路PC具備行控制電路ColC。行控制電路ColC具備連接於位元線BL之開關電晶體BLS、BLBIAS、經由開關電晶體BLS連接於位元線BL之感測放大器電路SADL、及連接於感測放大器電路SADL之鎖存電路XDL。
開關電晶體BLS、BLBIAS例如為電場效應型NMOS電晶體。開關電晶體BLS、BLBIAS之汲極電極連接於位元線BL。開關電晶體BLS之源極電極連接於感測放大器電路SADL。開關電晶體BLBIAS之源極電極連接於未圖示之電壓供給線。
感測放大器電路SADL具備感測電路、鎖存電路及電壓輸送電路。感測電路具備感測電晶體及資料配線。感測電晶體之閘極電極電性連接於位元線BL。感測電晶體之汲極電極連接於資料配線。感測電晶體根據位元線BL之電壓或電流而成為接通狀態。資料配線根據感測電晶體之接通/斷開狀態而被充電或放電。鎖存電路根據資料配線之電壓而鎖存“1”或“0”之資料。電壓輸送電路根據鎖存電路中鎖存之資料而使位元線BL與2根電壓供給線中之任一根導通。
鎖存電路XDL經由配線DBUS電性連接於感測放大器電路SADL內之資料配線。鎖存電路XDL中包含之資料依序向感測放大器電路SADL或未圖示之輸入輸出控制電路傳輸。 [記憶體晶粒MD之構造] [整體構成]
圖4係表示記憶體晶粒MD之構成例之模式性分解立體圖。如圖4所示，記憶體晶粒MD具備記憶單元陣列MCA側之晶片C M及周邊電路PC側之晶片C P。
於晶片C M之上表面設置有可與未圖示之接合線連接之複數個外部焊墊電極P X。又，於晶片C M之下表面設置有複數個貼合電極P I1。又，於晶片C P之上表面設置有複數個貼合電極P I2。以下，對於晶片C M，將設置複數個貼合電極P I1之面稱為正面，將設置複數個外部焊墊電極P X之面稱為背面。又，對於晶片C P，將設置複數個貼合電極P I2之面稱為正面，將與正面相反一側之面稱為背面。圖示之例中，晶片C P之正面較晶片C P之背面設置得靠上方，晶片C M之背面較晶片C M之正面設置得靠上方。
晶片C M與晶片C P以晶片C M之正面與晶片C P之正面對向之方式配置。複數個貼合電極P I1分別對應於複數個貼合電極P I2而設置，且配置在可貼合於複數個貼合電極P I2之位置。貼合電極P I1及貼合電極P I2作為用以將晶片C M與晶片C P貼合，並使其等電導通之貼合電極發揮功能。
再者，圖4之例中，晶片C M之角部a1、a2、a3、a4分別與晶片C P之角部b1、b2、b3、b4對應。
圖5係表示晶片C M之構成例之模式性仰視圖。圖5中省略了貼合電極P I1等之一部分構成。圖5之例中，晶片C M具備共計4個記憶平面區域R MP，X方向上排列2個，Y方向上排列2個。
記憶平面區域R MP分別作為參照圖1所說明之記憶單元陣列MCA發揮功能。又，該等4個記憶平面區域R MP分別具備沿著Y方向排列之複數個指構造FS。本實施方式中，指構造FS分別對應於參照圖1所說明之記憶體塊BLK。但指構造FS與記憶體塊BLK之對應關係可適當調整。例如，複數個指構造FS亦可作為1個記憶體塊BLK發揮功能。
又，圖5之例中，記憶平面區域R MP具備：3個記憶體區域R MH，其等沿著X方向排列；及2個連接區域(hook-up area)R HU，其等分別設置於X方向上相鄰之2個記憶體區域R MH之間。自X方向負側數起第2個記憶體區域R MH之X方向長度大於自X方向負側數起第1個及第3個記憶體區域R MH之X方向長度。
圖6係表示晶片C P之構成例之模式性俯視圖。圖6中省略了貼合電極P I2等之一部分構成。圖6之例中，晶片C P具備對應於4個記憶平面區域R MP而沿著X方向及Y方向排列之4個周邊電路區域R PC。
於周邊電路區域R PC之X方向之兩端部分別設置有列控制電路區域R RowC。又，於該等2個列控制電路區域R RowC之間設置有沿著Y方向排列之行控制電路區域R ColC(感測放大器區域)及電路區域R OC。於列控制電路區域R RowC設置有參照圖2所說明之列控制電路RowC。於行控制電路區域R ColC設置有參照圖3所說明之行控制電路ColC。於電路區域R OC設置有周邊電路PC中之其他電路。
圖7係表示晶片C M、C P之一部分構成之模式性剖視圖。如圖7所示，晶片C M具備記憶單元陣列MCA、及設置於記憶單元陣列MCA之下方之配線層群MG。又，晶片C P具備半導體基板100、及設置於半導體基板100之上方之配線層群DG。
圖7中例示出了參照圖2所說明之電晶體T BLK、及構成參照圖3所說明之感測放大器電路SADL之感測放大器電晶體T SADL。
再者，圖7中將列控制電路區域R RowC之X方向中央附近之位置標示為位置X RowC。位置X RowC可與列控制電路區域R RowC之X方向之中央位置一致，亦可與之不一致。又，位置X RowC可與連接區域R HU之X方向之中央位置一致，亦可與之不一致。又，將列控制電路區域R RowC中設置得較位置X RowC偏X方向正側之區域及設置得較位置X RowC偏X方向負側之區域分別標示為電晶體區域R Tr。
自X方向負側數起第1個電晶體區域R Tr設置於從Z方向觀察與自X方向負側數起第1個記憶體區域R MH重疊之位置。又，該電晶體區域R Tr設置於從Z方向觀察與自X方向負側數起第1個連接區域R HU之一部分(較位置X RowC偏X方向負側之區域)重疊之位置。
自X方向負側數起第2個電晶體區域R Tr設置於從Z方向觀察與自X方向負側數起第1個連接區域R HU之一部分(較位置X RowC偏X方向正側之區域)重疊之位置。又，該電晶體區域R Tr設置於從Z方向觀察與自X方向負側數起第2個記憶體區域R MH之一部分(X方向負側之端部附近之區域)重疊之位置。
行控制電路區域R ColC設置於從Z方向觀察與自X方向負側數起第2個記憶體區域R MH之一部分(除X方向負側之端部附近之區域及X方向正側之端部附近之區域以外之區域)重疊之位置。
自X方向負側數起第3個電晶體區域R Tr設置於從Z方向觀察與自X方向負側數起第2個記憶體區域R MH之一部分(X方向正側之端部附近之區域)重疊之位置。又，該電晶體區域R Tr設置於從Z方向觀察與自X方向負側數起第2個連接區域R HU之一部分(較位置X RowC偏X方向負側之區域)重疊之位置。
自X方向負側數起第4個電晶體區域R Tr設置於從Z方向觀察與自X方向負側數起第2個連接區域R HU之一部分(較位置X RowC偏X方向正側之區域)重疊之位置。又，該電晶體區域R Tr設置於從Z方向觀察與自X方向負側數起第3個記憶體區域R MH重疊之位置。
以下，依序對記憶單元陣列MCA、半導體基板100、配線層群MG及配線層群DG之構成進行說明。 [記憶單元陣列MCA於記憶體區域R MH中之構造]
圖8係將圖5之A所示部分放大表示之模式性仰視圖。圖9係將圖8所示之構造沿著B-B'線切斷，並沿著箭頭方向所見之模式性剖視圖。圖10係將圖9之C所示部分放大表示之模式性剖視圖。圖10表示YZ剖面，但觀察沿著半導體柱120之中心軸切開之YZ剖面以外之剖面(例如，XZ剖面)時，亦能看到與圖10相同之構造。
如參照圖5所說明般，於記憶平面區域R MP設置有沿著Y方向排列之複數個指構造FS。如圖8所示，於Y方向上相鄰之2個指構造FS之間設置有指間構造ST。
例如，如圖9所示，指構造FS具備沿著Z方向積層之複數個導電層110、沿著Z方向延伸之複數個半導體柱120、及設置於其等之間之閘極絕緣膜130。
導電層110具有沿著X方向延伸之大致板狀之形狀。導電層110可包含氮化鈦(TiN)等障壁導電膜、及鎢(W)、鉬(Mo)等金屬膜之積層膜等。又，導電層110例如亦可包含具有磷(P)或硼(B)等雜質之多晶矽等。於沿著Z方向積層之複數個導電層110之間設置有氧化矽(SiO 2)等層間絕緣層101。又，於設置在最下方之導電層110之下表面設置有氧化矽(SiO 2)等絕緣層102。
複數個導電層110中，位於最上層之一個或複數個導電層110作為源極側選擇電晶體STS(圖1)之閘極電極及源極側選擇閘極線SGS發揮功能。該等複數個導電層110於各個記憶體塊BLK中分別電性獨立。該等複數個導電層110自指構造FS之X方向之一端至另一端，於X方向上連續。
又，位置較最上層之導電層110靠下方之複數個導電層110作為記憶單元MC(圖1)之閘極電極及字元線WL發揮功能。該等複數個導電層110於各個記憶體塊BLK中分別電性獨立。該等複數個導電層110自指構造FS之X方向之一端至另一端，於X方向上連續。
又，位置較上述導電層110靠下方之一個或複數個導電層110作為汲極側選擇電晶體STD(圖1)之閘極電極及汲極側選擇閘極線SGD發揮功能。例如，如圖8所示，該等複數個導電層110之Y方向寬度Y SGD小於作為字元線WL發揮功能之導電層110之Y方向寬度Y WL。又，位於指構造FS內且於Y方向上相鄰之2個導電層110之間設置有氧化矽(SiO 2)等絕緣構件SHE。該等複數個導電層110自記憶體區域R MH之X方向之一端至另一端，於X方向上連續。因此，作為汲極側選擇閘極線SGD等發揮功能之導電層110中，設置在自X方向負側數起第2個記憶體區域R MH之導電層110相較於設置在自X方向負側數起第1個及第3個記憶體區域R MH之導電層110，X方向之長度較長。
例如，如圖8所示，半導體柱120沿著X方向及Y方向以特定圖案排列。半導體柱120分別作為1個記憶體串MS(圖1)中包含之複數個記憶單元MC及選擇電晶體(STD、STS)之通道區域發揮功能。半導體柱120例如包含多晶矽(Si)等。半導體柱120具有大致圓筒狀之形狀，且於中心部分設置有氧化矽等絕緣體柱125。半導體柱120之外周面分別被複數個導電層110包圍，並與該等複數個導電層110對向。
又，如圖9所示，於半導體柱120之上端設置有雜質區域122。圖9之例中以虛線表現雜質區域122之下端。雜質區域122例如包含磷(P)等N型雜質或硼(B)等P型雜質。雜質區域122連接於設置在複數個導電層110之上方之導電層112。
導電層112作為源極線SL(圖1)之一部分發揮功能。導電層112例如可包含摻入有磷(P)等N型雜質或硼(B)等P型雜質之矽(Si)等半導體層，亦可包含鎢(W)等金屬，還可包含矽化鎢(WSi)等矽化物。
又，於半導體柱120之下端設置有雜質區域121。圖9之例中以虛線表現雜質區域121之上端。雜質區域121例如包含磷(P)等N型雜質。雜質區域121連接於通孔接觸電極Ch。通孔接觸電極Ch經由通孔接觸電極Vy(圖8)電性連接於位元線BL。
例如，如圖9所示，閘極絕緣膜130具有覆蓋半導體柱120之外周面之大致圓筒狀之形狀。例如，如圖10所示，閘極絕緣膜130具備積層於半導體柱120與導電層110之間之隧道絕緣膜131、電荷蓄積膜132及阻擋絕緣膜133。隧道絕緣膜131及阻擋絕緣膜133例如包含氧化矽(SiO 2)、氮氧化矽(SiON)等。電荷蓄積膜132例如包含氮化矽(SiN)等可儲存電荷之薄膜。隧道絕緣膜131、電荷蓄積膜132及阻擋絕緣膜133具有大致圓筒狀之形狀，且沿著除半導體柱120與導電層112之接觸部以外之半導體柱120之外周面，於Z方向上延伸。
再者，圖10中示出了閘極絕緣膜130具備氮化矽等電荷蓄積膜132之例。但閘極絕緣膜130例如亦可具備包含N型或P型雜質之多晶矽等浮動閘極。
例如，如圖8及圖9所示，指間構造ST沿著X方向及Z方向延伸。例如，如圖9所示，指間構造ST具備指間電極141、及設置於指間電極141之Y方向側面之氧化矽(SiO 2)等指間絕緣構件142。指間電極141作為源極線SL(圖1)之一部分發揮功能。指間電極141之上端連接於導電層112。指間電極141例如可包含氮化鈦(TiN)等障壁導電膜、及鎢(W)等金屬膜之積層膜等。又，指間電極141例如亦可包含具有磷(P)或硼(B)等雜質之多晶矽等。 [記憶單元陣列MCA於連接區域R HU中之構造]
圖11係將圖5之D所示部分放大表示之模式性仰視圖。圖12係將圖11所示之構造沿著E-E´線切斷，並沿著箭頭方向所見之模式性剖視圖。
如圖11所示，於連接區域R HU設置有字元線連接區域R HUWL、以及設置得較字元線連接區域R HUWL偏X方向之正側及負側之汲極側選擇閘極線連接區域R HUSGD。再者，圖中將設置於字元線連接區域R HUWL之通孔接觸電極CC圖示為通孔接觸電極CC(WL)。又，將設置於汲極側選擇閘極線連接區域R HUSGD之通孔接觸電極CC圖示為通孔接觸電極CC(SGD)。
於字元線連接區域R HUWL設置有沿著X方向呈複數行(圖示之例中為2行)排列之複數個通孔接觸電極CC(WL)、以及沿著X方向及Y方向排列之複數個絕緣體柱HR。
通孔接觸電極CC對應於所有導電層110而設置。如圖12所示，通孔接觸電極CC沿著Z方向延伸，並在上端連接於對應之導電層110。通孔接觸電極CC例如包含氮化鈦(TiN)、及鎢(W)之積層膜等。於通孔接觸電極CC(WL)與導電層110之間設置有氧化矽(SiO 2)等絕緣膜CCSW。通孔接觸電極CC(WL)之外周面隔著絕緣膜CCSW與設置於導電層110之貫通孔之內周面對向。
圖12之例中，該等複數個通孔接觸電極CC(WL)設置得越偏X方向負側，Z方向之長度越長，連接於越靠上方之導電層110。又，設置得越偏X方向正側，Z方向之長度越短，連接於越靠下方之導電層110。
絕緣體柱HR(圖11)於製造半導體記憶裝置時，支持正在製造之構造。絕緣體柱HR貫通複數個導電層110沿著Z方向延伸，但相關圖示省略了。絕緣體柱HR例如亦可僅包含氧化矽(SiO 2)等絕緣層。又，絕緣體柱HR亦可具備與閘極絕緣膜130、半導體柱120及絕緣體柱125相同之構造。
如圖11所示，於汲極側選擇閘極線連接區域R HUSGD設置有與複數個導電層110對應之複數個階台區域T，上述複數個導電層110與汲極側選擇閘極線SGD對應。階台區域T係導電層110之下表面中自下方觀察不與其他導電層110重疊之區域。圖11之例中，對應於各階台區域T設置有1個通孔接觸電極CC(SGD)及4個絕緣體柱HR。
圖12中例示出了沿著X方向排列之2個汲極側選擇閘極線連接區域R HUSGD。就該等2個汲極側選擇閘極線連接區域R HUSGD中設置於X方向正側者而言，複數個通孔接觸電極CC(SGD)設置得越偏X方向正側，則連接於越靠下方之導電層110。又，設置得越偏X方向負側，則連接於越靠上方之導電層110。而就圖12之2個汲極側選擇閘極線連接區域R HUSGD中設置於X方向負側者而言，複數個通孔接觸電極CC(SGD)設置得越偏X方向負側，則連接於越靠下方之導電層110。又，設置得越偏X方向正側，則連接於越靠上方之導電層110。
再者，如參照圖5所說明般，於記憶平面區域R MP設置有沿著X方向排列之2個連接區域R HU。對於此種構造，可在各指構造FS中，將與字元線WL及源極側選擇閘極線SGS對應之通孔接觸電極CC(WL)僅設置於2個連接區域R HU之一。
例如，如上所述，圖11係將圖5之D所示部分放大而表示。此處，於圖11所例示之連接區域R HU(圖5之X方向正側之連接區域R HU)，設置有與圖示之2個指構造FS中設置於Y方向正側者對應之通孔接觸電極CC(WL)，而未設置與設置於Y方向負側者對應之通孔接觸電極CC(WL)。於圖5之X方向負側之連接區域R HU，未設置與圖11所圖示之2個指構造FS中設置於Y方向正側者對應之通孔接觸電極CC(WL)，而設置有與設置於Y方向負側者對應之通孔接觸電極CC(WL)，但相關圖示省略了。
例如，圖5之2個連接區域R HU中之一者可包含與自Y方向負側數起第偶數個指構造FS或記憶體塊BLK對應之通孔接觸電極CC(WL)。該情形時，2個連接區域R HU中之另一者例如可包含與自Y方向負側數起第奇數個指構造FS或記憶體塊BLK對應之通孔接觸電極CC(WL)。
又，例如圖5之2個連接區域R HU中之一者亦可包含與自Y方向負側數起第4n＋1個(n為0以上之整數)及第4n＋4個指構造FS或記憶體塊BLK對應之通孔接觸電極CC(WL)。該情形時，2個連接區域R HU中之另一者例如亦可包含與自Y方向負側數起第4n+2個及第4n＋3個指構造FS或記憶體塊BLK對應之通孔接觸電極CC(WL)。
與汲極側選擇閘極線SGD對應之通孔接觸電極CC(SGD)基本上設置於所有連接區域R HU。但自X方向負側數起第2個記憶體區域R MH(圖5)係於X方向之兩側設置有連接區域R HU。對於此種構造，亦可在自X方向負側數起第1個或第2個連接區域R HU中，省略與該記憶體區域R MH中之汲極側選擇閘極線SGD對應之通孔接觸電極CC(SGD)。 [半導體基板100之構造]
半導體基板100例如包含具有硼(B)等P型雜質之P型矽(Si)。例如，如圖12所示，於半導體基板100之表面設置有半導體區域AA、及氧化矽(SiO 2)等絕緣區域STI。半導體區域AA之一部分設置於包含磷(P)等N型雜質之N型井區域。半導體區域AA之一部分設置於包含硼(B)等P型雜質之P型井區域。半導體區域AA可設置於包含N型井區域及P型井區域兩者之區域，亦可設置於僅包含其中一者之區域，還可設置於不含任何一者之區域。
於半導體基板100之上表面隔著絕緣層gi設置有電極層GC。電極層GC包含與半導體區域AA對向之複數個電極gc。又，半導體區域AA、及電極層GC中包含之複數個電極gc分別連接於通孔接觸電極CS。
半導體區域AA分別作為構成周邊電路PC(圖1)之複數個電晶體之通道區域、及複數個電容器之一電極等發揮功能。
電極層GC中包含之複數個電極gc分別作為構成周邊電路PC(圖1)之複數個電晶體之閘極電極、及複數個電容器之另一電極等發揮功能。
通孔接觸電極CS沿著Z方向延伸，並在下端連接於半導體區域AA或電極gc之上表面。於通孔接觸電極CS與半導體區域AA之連接部分，設置有包含N型雜質或P型雜質之雜質區域。通孔接觸電極CS例如亦可包含氮化鈦(TiN)等障壁導電膜、及鎢(W)等金屬膜之積層膜等。 [半導體基板100於列控制電路區域R RowC中之構造]
圖13係將圖6之F所示部分放大表示之模式性俯視圖。圖13中以虛線表示自Z方向觀察與指構造FS重疊之區域(參照圖11)。
於列控制電路區域R RowC之例如與2個指構造FS對應之區域，設置有沿著X方向呈2行排列之複數個電晶體T BLK。即，於與2個指構造FS對應之區域，設置有沿著X方向呈2行排列之複數個半導體區域AA。圖13之例中，將該等複數個半導體區域AA標示為半導體區域AA BLK。於該等複數個半導體區域AA BLK之間設置有絕緣區域STI。
列控制電路區域R RowC中之半導體區域AA BLK分別沿著Y方向延伸，且連接於作為源極電極發揮功能之通孔接觸電極CS、及作為汲極電極發揮功能之通孔接觸電極CS。又，於該等2個通孔接觸電極CS之間，設置有作為閘極電極發揮功能之電極gc、及與之連接之通孔接觸電極CS。
又，圖13中圖示出了參照圖11所說明之複數個通孔接觸電極CC(WL)。連接於複數個半導體區域AA BLK之複數個通孔接觸電極CS中，作為汲極電極發揮功能之通孔接觸電極CS分別經由配線層群MG、DG中之配線電性連接於通孔接觸電極CC(WL)。
例如，與圖13所例示之電晶體區域R Tr中設置於X方向負側之電晶體區域R Tr對應之電晶體T BLK和作為源極側選擇閘極線SGS發揮功能之導電層110、及作為字元線WL發揮功能之導電層110中設置得較特定之高度位置靠上方之導電層110連接(參照圖12)。
又，與圖13所例示之電晶體區域R Tr中設置於X方向正側之電晶體區域R Tr對應之電晶體T BLK和作為字元線WL發揮功能之導電層110中設置得較特定之高度位置靠下方之導電層110連接(參照圖12)。 [配線層群MG之構造]
例如，如圖12所示，配線層群MG具備設置於記憶單元陣列MCA之下方之配線層M0、M1、及設置於配線層M0、M1之下方之晶片貼合電極層MB。
配線層M0、M1中包含之複數根配線例如電性連接於記憶單元陣列MCA中之構成及晶片C P中之構成至少一者。
配線層M0包含複數根配線m0。該等複數根配線m0例如亦可包含氮化鈦(TiN)等障壁導電膜、及銅(Cu)等金屬膜之積層膜等。
複數根配線m0中之一部分作為位元線BL發揮功能。例如，如圖8所示，位元線BL沿著X方向排列，沿著Y方向延伸。
例如，如圖12所示，配線層M1包含複數根配線m1。該等複數根配線m1例如亦可包含氮化鈦(TiN)等障壁導電膜、及鎢(W)等金屬膜之積層膜等。
複數根配線m1中之一部分電性連接於位元線BL與行控制電路區域R ColC中之感測放大器電晶體T SADL(圖7)之間，作為沿著X方向延伸之配線CBL發揮功能。配線CBL之X方向之一端部設置於自Z方向觀察與對應之位元線BL重疊之位置。配線CBL之X方向之另一端部設置於行控制電路區域R ColC中對應之感測放大器電路SADL之附近。
例如，於如圖7所例示之構造中，與自X方向負側數起第1個記憶體區域R MH對應之配線CBL跨及從Z方向觀察與自X方向負側數起第1個記憶體區域R MH之至少一部分、自X方向負側數起第1個連接區域R HU、自X方向負側數起第2個記憶體區域R MH之一部分、及行控制電路區域R ColC之一部分重疊之區域，沿著X方向延伸。
又，與自X方向負側數起第2個記憶體區域R MH對應之配線CBL設置於從Z方向觀察與自X方向負側數起第2個記憶體區域R MH之一部分重疊之區域之範圍內。
又，與自X方向負側數起第3個記憶體區域R MH對應之配線CBL跨及從Z方向觀察與自X方向負側數起第3個記憶體區域R MH之至少一部分、自X方向負側數起第2個連接區域R HU、自X方向負側數起第2個記憶體區域R MH之一部分、及行控制電路區域R ColC之一部分重疊之區域，沿著X方向延伸。
晶片貼合電極層MB(圖12)包含複數個貼合電極P I1。該等複數個貼合電極P I1例如亦可包含氮化鈦(TiN)等障壁導電膜p I1B、及銅(Cu)等金屬膜p I1M之積層膜等。該等複數個貼合電極P I1電性連接於記憶單元陣列MCA中之構成及晶片C P中之構成至少一者。 [配線層群DG之構造]
配線層群DG具備設置於電極層GC之上方之配線層D0、D1、D2、D3、D4、及設置於配線層D0、D1、D2、D3、D4之上方之晶片貼合電極層DB。
D0、D1、D2、D3、D4中包含之複數根配線例如電性連接於記憶單元陣列MCA中之構成及晶片C P中之構成至少一者。
配線層D0、D1、D2分別包含複數根配線d0、d1、d2。該等複數根配線d0、d1、d2例如亦可包含氮化鈦(TiN)等障壁導電膜、及鎢(W)等金屬膜之積層膜等。
複數根配線d0、d1、d2中之一部分電性連接於字元線WL與列控制電路區域R RowC中之構成之間，作為沿著X方向延伸之配線CWL發揮功能。配線CWL之X方向之一端部設置於對應之通孔接觸電極CC(WL)之附近。配線CWL之X方向之另一端部設置於列控制電路區域R RowC中對應之電晶體T BLK之附近。
例如，就與圖13所例示之電晶體區域R Tr中設置於X方向負側之電晶體區域R Tr對應之配線CWL而言，通孔接觸電極CC(WL)側之端部較電晶體T BLK側之端部設置得偏X方向正側(參照圖7所說明之位置X RowC側)。該等配線CWL設置於自Z方向觀察與X方向負側之電晶體區域R Tr重疊之位置處所設置之區域之範圍內。其中一部分設置於X方向之一端及另一端自Z方向觀察與1個連接區域R HU之較位置X RowC偏負側之區域重疊之區域之範圍內。剩下一部分跨及自Z方向觀察與1個連接區域R HU、及設置得較該連接區域R HU偏X方向負側之記憶體區域R MH之至少一部分重疊之區域，沿著X方向延伸。
同樣地，就與圖13所例示之電晶體區域R Tr中設置於X方向正側之電晶體區域R Tr對應之配線CWL而言，通孔接觸電極CC(WL)側之端部較電晶體T BLK側之端部設置得偏X方向負側(參照圖7所說明之位置X RowC側)。該等配線CWL設置於自Z方向觀察與X方向正側之電晶體區域R Tr重疊之區域之範圍內。其中一部分設置於X方向之一端及另一端自Z方向觀察與1個連接區域R HU之較位置X RowC偏正側之區域重疊之區域之範圍內。剩下一部分跨及自Z方向觀察與1個連接區域R HU、及設置得較該連接區域R HU偏X方向正側之記憶體區域R MH之至少一部分重疊之區域，沿著X方向延伸。
配線層D3、D4(圖12)分別包含複數根配線d3、d4。該等複數根配線d3、d4例如亦可包含氮化鈦(TiN)、氮化鉭(TaN)、氮化鉭(TaN)與鉭(Ta)之積層膜等障壁導電膜、及銅(Cu)等金屬膜之積層膜等。
晶片貼合電極層DB包含複數個貼合電極P I2。該等複數個貼合電極P I2例如亦可包含氮化鈦(TiN)、氮化鉭(TaN)、氮化鉭(TaN)與鉭(Ta)之積層膜等障壁導電膜p I2B、及銅(Cu)等金屬膜p I2M之積層膜等。該等複數個貼合電極P I2電性連接於記憶單元陣列MCA中之構成及晶片C P中之構成至少一者。
再者，若於貼合電極P I1及貼合電極P I2中使用銅(Cu)等金屬膜p I1M、p I2M，則金屬膜p I1M與金屬膜p I2M一體化，難以確認出彼此之界線。但藉由貼合電極P I1與貼合電極P I2之貼合形狀因貼合位置偏移而發生之變形、及障壁導電膜p I1B、p I2B之位置偏移(於側面產生不連續部位)，能確認出貼合構造。又，於藉由金屬鑲嵌法形成貼合電極P I1及貼合電極P I2之情形時，貼合電極P I1及貼合電極P I2各自之側面具有傾斜形狀。因此，就貼合電極P I1與貼合電極P I2之貼合部分之沿著Z方向切開之剖面之形狀而言，側壁不呈直線狀，從而形成為非矩形形狀。又，於貼合電極P I1與貼合電極P I2貼合之情形時，成為障壁金屬覆蓋形成貼合電極P I1及貼合電極P I2之各Cu之底面、側面及上表面之構造。相對於此，一般之使用Cu之配線層中，於Cu之上表面設置有具備防銅氧化功能之絕緣層(SiN或SiCN等)，而未設置障壁金屬。因此，即便不發生貼合位置偏移，亦能與一般之配線層區分開來。 [比較例]
圖14係表示比較例之半導體記憶裝置之構成之模式性剖視圖。比較例之半導體記憶裝置具備記憶單元陣列MCA側之晶片C M'及周邊電路PC側之晶片C P'。
比較例之晶片C M'具備記憶體區域R MH、以及分別設置得較記憶體區域R MH偏X方向之正側及負側之2個連接區域R HU。於設置在X方向負側之連接區域R HU之X方向負側未設置記憶體區域R MH。同樣地，於設置在X方向正側之連接區域R HU之X方向正側未設置記憶體區域R MH。
關於比較例之晶片C P'，與設置於X方向負側之列控制電路區域R RowC對應之所有配線CWL中，X方向之通孔接觸電極CC(WL)側之端部較電晶體T BLK側之端部設置得偏X方向負側。又，與設置於X方向正側之列控制電路區域R RowC對應之所有配線CWL中，X方向之通孔接觸電極CC(WL)側之端部較電晶體T BLK側之端部設置得偏X方向正側。
此處，隨著半導體記憶裝置之高積體化，各指構造FS中沿著Z方向積層之導電層110(參照圖9)之數量不斷增多。隨之，列控制電路區域R RowC中沿著X方向排列之電晶體T BLK(參照圖13)之數量亦不斷增多。如比較例般之構造中，隨著導電層110之數量及電晶體T BLK之數量增多，配線CWL之數量亦增多。例如，於各指構造FS中包含之字元線WL及源極側選擇閘極線SGS之數量為128之情形時，與1個指構造FS對應之配線CWL之數量亦為128根。
配線CWL例如設置於配線層D0～D2之自Z方向觀察與列控制電路區域R RowC重疊之區域。又，與1個指構造FS對應之配線CWL例如設置於自Z方向觀察與2個指構造FS重疊之區域之範圍內。例如，於與1個指構造FS對應之配線CWL之數量為128根之情形時，該等128根配線CWL設置於配線層D0～D2之此種區域。因此，例如可考慮於配線層D0、D1分別設置沿著Y方向排列之50根配線CWL，於配線層D2設置沿著Y方向排列之28根配線CWL。 [第1實施方式之半導體記憶裝置之效果]
第1實施方式中，列控制電路區域R RowC設置於自Z方向觀察與沿著X方向排列之2個記憶體區域R MH之至少一部分、及設置於其等之間之連接區域R HU重疊之位置。又，列控制電路區域R RowC被分割成沿著X方向排列之2個電晶體區域R Tr，配線CWL之一部分設置於自Z方向觀察與上述2個電晶體區域R Tr中之一者重疊之位置處所設置之區域之範圍內，剩下一部分設置於自Z方向觀察與上述2個電晶體區域R Tr中之另一者重疊之位置處所設置之區域之範圍內。
根據此種構成，能削減配線層D0～D2中沿著Y方向排列之配線CWL之數量。例如，於與1個指構造FS對應之配線CWL之數量為128根，且參照圖7所說明之位置X RowC與列控制電路區域R RowC之X方向之中央位置及連接區域R HU之X方向之中央位置一致之情形時，該等128根配線CWL中之64根配線CWL設置於沿著X方向排列之2個電晶體區域R Tr。因此，例如可考慮於配線層D0、D1分別設置沿著Y方向排列之25根配線CWL，於配線層D2設置沿著Y方向排列之14根配線CWL。
因此，根據第1實施方式之半導體記憶裝置，即便導電層110之數量增多，亦能將導電層110與電晶體T BLK較佳地連接。又，即便導電層110之數量增多，亦能使配線CWL之Y方向寬度延長一定程度。藉此，能削減字元線WL等與電晶體T BLK之間之配線電阻。
又，根據第1實施方式之半導體記憶裝置，相較於比較例而言，能削減最長之配線CWL之X方向長度。藉此，能縮小字元線WL等與電晶體T BLK之間之配線電阻之最大值。
又，於第1實施方式之半導體記憶裝置中，將列控制電路區域R RowC設置於周邊電路區域R PC之X方向之兩端部。此種構成中，於使列控制電路區域R RowC之X方向之中央位置與連接區域R HU之X方向之中央位置一致或大體一致之情形時，可預計到記憶單元陣列MCA之從Z方向觀察與自X方向負側數起第1個列控制電路區域R RowC重疊之區域中，較自X方向負側數起第1個連接區域R HU偏X方向負側之區域會變成無用空間。又，亦可預計到記憶單元陣列MCA之從Z方向觀察與自X方向負側數起第2個列控制電路區域R RowC重疊之區域中，較自X方向負側數起第2個連接區域R HU偏X方向正側之區域會變成無用空間。因此，第1實施方式中，於此種區域亦設置有X方向之長度較短之記憶體區域R MH。藉此，能削減無用空間，從而實現半導體記憶裝置之高積體化。 [第2實施方式]
於第1實施方式之半導體記憶裝置中，如圖5所示，連接區域R HU設置於記憶平面區域R MP之X方向之端部附近。又，如圖6所示，列控制電路區域R RowC設置於周邊電路區域R PC之X方向之端部。
但此種構成歸根結底僅為例示，具體之構成可適當變更。例如，連接區域R HU亦可設置於記憶平面區域R MP之X方向之中央附近。又，列控制電路區域R RowC亦可設置於周邊電路區域R PC之X方向之中央位置。
以下，關於第2實施方式之半導體記憶裝置，將例示如下所述之構成。
第2實施方式之半導體記憶裝置基本上與第1實施方式之半導體記憶裝置同樣地構成。但第2實施方式之半導體記憶裝置具備晶片C M2，以此取代晶片C M。圖15係表示晶片C M2之構成例之模式性仰視圖。圖15中省略了貼合電極P I1等之一部分構成。
晶片C M2基本上與晶片C M同樣地構成。但晶片C M2具備記憶平面區域R MP2，以此取代記憶平面區域R MP。記憶平面區域R MP2基本上與記憶平面區域R MP同樣地構成。但於記憶平面區域R MP2中，自X方向負側數起第1個及第3個記憶體區域R MH之X方向長度大於自X方向負側數起第2個記憶體區域R MH之X方向長度。
又，第2實施方式之半導體記憶裝置具備晶片C P2，以此取代晶片C P。圖16係表示晶片C P2之構成例之模式性仰視圖。圖16中省略了貼合電極P I2等之一部分構成。
晶片C P2基本上與晶片C P同樣地構成。但晶片C P2具備周邊電路區域R PC2，以此取代周邊電路區域R PC。周邊電路區域R PC2基本上與周邊電路區域R PC同樣地構成。但於周邊電路區域R PC2之X方向之中央位置，設置有沿著X方向排列之2個列控制電路區域R RowC。又，於較該等2個列控制電路區域R RowC偏X方向正側之區域及偏X方向負側之區域，分別設置有沿著Y方向排列之行控制電路區域R ColC及電路區域R OC。
圖17係表示晶片C M2、C P2之一部分構成之模式性剖視圖。
自X方向負側數起第1個行控制電路區域R ColC設置於從Z方向觀察與自X方向負側數起第1個記憶體區域R MH之一部分(除X方向正側之端部附近之區域以外之區域)重疊之位置。
自X方向負側數起第1個電晶體區域R Tr設置於從Z方向觀察與自X方向負側數起第1個記憶體區域R MH之一部分(X方向正側之端部附近之區域)重疊之位置。又，該電晶體區域R Tr設置於從Z方向觀察與自X方向負側數起第1個連接區域R HU之一部分(較位置X RowC偏X方向負側之區域)重疊之位置。
自X方向負側數起第2個電晶體區域R Tr設置於從Z方向觀察與自X方向負側數起第1個連接區域R HU之一部分(較位置X RowC偏X方向正側之區域)重疊之位置。又，該電晶體區域R Tr設置於從Z方向觀察與自X方向負側數起第2個記憶體區域R MH之一部分(較X方向之中央位置偏X方向負側之區域)重疊之位置。
自X方向負側數起第3個電晶體區域R Tr設置於從Z方向觀察與自X方向負側數起第2個記憶體區域R MH之一部分(較X方向之中央位置偏X方向正側之區域)重疊之位置。又，該電晶體區域R Tr設置於從Z方向觀察與自X方向負側數起第2個連接區域R HU之一部分(較位置X RowC偏X方向負側之區域)重疊之位置。
自X方向負側數起第4個電晶體區域R Tr設置於從Z方向觀察與自X方向負側數起第2個連接區域R HU之一部分(較位置X RowC偏X方向正側之區域)重疊之位置。又，該電晶體區域R Tr設置於從Z方向觀察與自X方向負側數起第3個記憶體區域R MH之一部分(X方向負側之端部附近之區域)重疊之位置。
自X方向負側數起第2個行控制電路區域R ColC設置於從Z方向觀察與自X方向負側數起第3個記憶體區域R MH之一部分(除X方向負側之端部附近之區域以外之區域)重疊之位置。
根據第2實施方式之半導體記憶裝置，可達成與第1實施方式之半導體記憶裝置相同之效果。
又，於第2實施方式之半導體記憶裝置中，連接區域R HU設置於記憶平面區域R MP之X方向之中央附近。此種構成中，相較於第1實施方式之半導體記憶裝置而言，能將通孔接觸電極CC與半導體柱120之距離之最大值削減至一半左右。藉此，能削減導電層110中之配線電阻，從而實現動作之高速化。 [第3實施方式]
於第1實施方式及第2實施方式中，列控制電路區域R RowC被分割成沿著X方向排列之2個電晶體區域R Tr，配線CWL之一部分設置於自Z方向觀察與上述2個電晶體區域R Tr中之一者重疊之位置處所設置之區域之範圍內，剩下一部分設置於自Z方向觀察與上述2個電晶體區域R Tr中之另一者重疊之位置處所設置之區域之範圍內。藉此，能削減配線層D0～D2中沿著Y方向排列之配線CWL之數量，從而實現半導體記憶裝置之高積體化。
此處，例如亦可將列控制電路區域R RowC中沿著X方向排列之電晶體區域R Tr於X方向上進一步分割，並將配線CWL設置於自Z方向觀察與分割所得之該等區域中之任一個重疊之位置處所設置之區域之範圍內。藉此，能進一步削減配線層D0～D2中沿著Y方向排列之配線CWL之數量。
以下，關於第3實施方式之半導體記憶裝置，將例示如下所述之構成。
第3實施方式之半導體記憶裝置基本上與第2實施方式之半導體記憶裝置同樣地構成。但第3實施方式之半導體記憶裝置具備晶片C M3及晶片C P3，以此取代晶片C M2及晶片C P2。
圖18係表示晶片C M3之構成例之模式性仰視圖。圖18中省略了貼合電極P I1等之一部分構成。圖19係表示晶片C M3、C P3之一部分構成之模式性剖視圖。
晶片C M3基本上與晶片C M2同樣地構成。但於晶片C M3中，連接區域R HU被分割成於X方向上隔開之2個分割連接區域R HUD。又，於X方向上相鄰之2個分割連接區域R HUD之間設置有記憶體區域R MH。
分割連接區域R HUD基本上與連接區域R HU同樣地構成。但連接區域R HU具備所有通孔接觸電極CC(WL)。而分割連接區域R HUD僅包含一部分通孔接觸電極CC(WL)。即，於連接區域R HU被沿著X方向分割成n份(n為2以上之整數)之情形時，通孔接觸電極CC(WL)分散配置於n個分割連接區域R HUD。
例如，圖19之例中，於自X方向負側數起第1個連接區域R HU，配置有與特定之指構造FS對應之複數個通孔接觸電極CC(WL)。此處，於自X方向負側數起第1個分割連接區域R HUD，配置有與設置得較特定位置靠下方之導電層110對應之通孔接觸電極CC(WL)。又，於自X方向負側數起第2個分割連接區域R HUD，配置有與設置得較特定位置靠上方之導電層110對應之通孔接觸電極CC(WL)。
又，圖19之例中，於自X方向負側數起第2個連接區域R HU，配置有與其他指構造FS對應之複數個通孔接觸電極CC(WL)。此處，於自X方向負側數起第3個分割連接區域R HUD，配置有與設置得較特定位置靠上方之導電層110對應之通孔接觸電極CC(WL)。又，於自X方向負側數起第4個分割連接區域R HUD，配置有與設置得較特定位置靠下方之導電層110對應之通孔接觸電極CC(WL)。
晶片C P3基本上與晶片C P2同樣地構成。但晶片C P3具備周邊電路區域R PC3，以此取代周邊電路區域R PC2。又，晶片C P3具備配線層群DG3，以此取代配線層群DG。
周邊電路區域R PC3基本上與周邊電路區域R PC2同樣地構成。但於周邊電路區域R PC3中，電晶體區域R Tr被分割成於X方向上隔開之2個分割電晶體區域R TrD。
圖19中將電晶體區域R Tr之X方向中央附近之位置標示為位置X RowCD。位置X RowCD可與電晶體區域R Tr之X方向之中央位置一致，亦可與之不一致。又，位置X RowCD可與分割連接區域R HUD之X方向之中央位置一致，亦可與之不一致。又，將電晶體區域R Tr中設置得較位置X RowCD偏X方向正側之區域及設置得較位置X RowCD偏X方向負側之區域分別標示為分割電晶體區域R TrD。
分割電晶體區域R TrD分別設置於自Z方向觀察與任一分割連接區域R HUD之一部分(較位置X RowCD偏X方向之正側或負側之區域)重疊之位置。又，分割電晶體區域R TrD分別設置於自Z方向觀察與任一記憶體區域R MH之一部分重疊之位置。
配線層群DG3基本上與配線層群DG同樣地構成。但於配線層群DG3中，複數根配線CWL設置於自Z方向觀察與任一分割電晶體區域R TrD重疊之位置處所設置之區域之範圍內。
根據第3實施方式之半導體記憶裝置，可達成與第2實施方式之半導體記憶裝置相同之效果。
又，根據第3實施方式之半導體記憶裝置，能進一步削減配線層D0～D2中沿著Y方向排列之配線CWL之數量。又，能進一步縮小字元線WL等與電晶體T BLK之間之配線電阻之最大值。 [第4實施方式]
第4實施方式之半導體記憶裝置基本上與第3實施方式之半導體記憶裝置同樣地構成。但第4實施方式之半導體記憶裝置具備晶片C M4及晶片C P4，以此取代晶片C M3及晶片C P3。
圖20係表示晶片C M4之構成例之模式性仰視圖。圖20中省略了貼合電極P I1等之一部分構成。圖21係表示晶片C M4、C P4之一部分構成之模式性剖視圖。
晶片C M4基本上與晶片C M3同樣地構成。但晶片C M4中，於沿著X方向排列之2個連接區域R HU之間未設置記憶體區域R MH。
晶片C P4基本上與晶片C P3同樣地構成。但如圖21所示，晶片C P4具備周邊電路區域R PC4，以此取代周邊電路區域R PC3。又，晶片C P4具備配線層群DG4，以此取代配線層群DG3。
周邊電路區域R PC4基本上與周邊電路區域R PC3同樣地構成。但於周邊電路區域R PC4中，2個電晶體區域R Tr內設置於半導體基板100之X方向中央位置側者未被分割成2個分割電晶體區域R TrD。又，設置於半導體基板100之X方向中央位置側之電晶體區域R Tr與2個分割電晶體區域R TrD分別包含大致相同數量之電晶體T BLK。
配線層群DG4基本上與配線層群DG3同樣地構成。但於配線層群DG4中，一部分配線CWL設置於自Z方向觀察與設置於半導體基板100之X方向中央位置側之電晶體區域R Tr重疊之位置處所設置之區域之範圍內。
根據第4實施方式之半導體記憶裝置，可達成與第3實施方式之半導體記憶裝置相同之效果。 [第5實施方式]
於第1實施方式之半導體記憶裝置中，如參照圖12所說明般，通孔接觸電極CC(WL)之外周面隔著絕緣膜CCSW與設置於導電層110之貫通孔之內周面對向。以下，參照圖22～圖25，對此種構造之製造方法之一部分進行說明。圖22～圖25係用以說明通孔接觸電極CC(WL)之製造方法之一部分之模式性剖視圖。
如圖22所示，製造通孔接觸電極CC(WL)時，亦可於與導電層110對應之位置形成氮化矽(SiN)等犧性層110A。製造通孔接觸電極CC(WL)時，於與複數個通孔接觸電極CC(WL)對應之複數個位置分別形成接觸孔CCA。接觸孔CCA沿著Z方向延伸，貫通複數個犧性層110A等，分別使特定之犧性層110A之表面露出。
其次，如圖23所示，於圖22所示構造之表面塗佈抗蝕劑Reg。
然後，如圖24所示，去除抗蝕劑Reg之一部分，使一部分接觸孔CCA露出。
其次，如圖25所示，於露出之一部分接觸孔CCA之底面，去除特定數量之犧性層110A及層間絕緣層101。例如，圖25之例中，犧性層110A及層間絕緣層101各被去除了8層。該步驟例如藉由RIE(Reactive Ion Etching，反應性離子蝕刻)等各向異性蝕刻而執行。又，於該步驟中，選擇性地去除犧性層110A之步驟與選擇性地去除層間絕緣層101之步驟交替地各執行特定次數(圖25中為8次)。
於採用此種方法形成通孔接觸電極CC(WL)之情形時，如參照圖23所述般塗佈抗蝕劑Reg時，所塗佈之抗蝕劑Reg之一部分會被接觸孔CCA吸入。此處，於形成有深的接觸孔CCA之區域，被吸入之抗蝕劑Reg之量(以下，稱為「吸入量」)相對較大。而於形成有淺的接觸孔CCA之區域，吸入量相對較小。因此，抗蝕劑Reg之膜厚於連接區域R HU中有時並不均一。
若抗蝕劑Reg之膜厚於連接區域R HU中不均一，則於抗蝕劑Reg之膜厚較厚之部位與較薄之部位，曝光裝置之最佳焦點會發生偏移。因此，隨著曝光裝置之焦點偏移，微影之製程範圍縮小。結果，有可能導致接觸孔CCA不開口，或接觸孔CCA之尺寸均一性降低。又，於一部分區域中，存在抗蝕劑Reg之膜厚不足之可能性。尤其犧性層110A之層數越多，則接觸孔CCA越深，越易引起抗蝕劑Reg之膜厚不足。
因此，第5實施方式中，如圖26所示，與各指構造FS對應之區域內，於未設置通孔接觸電極CC(WL)之字元線連接區域R HUWL形成虛設接觸孔DCCA。
圖26中將與1個指構造FS及1個字元線連接區域R HUWL對應之區域沿著X方向分割成2個區域R A、R B。於該等區域R A、R B分別形成有接觸孔CCA。又，圖26中將與和其於Y方向上相鄰之指構造FS及1個字元線連接區域R HUWL對應之區域沿著X方向分割成2個區域R C、R D。於該等區域R C、R D分別形成有虛設接觸孔DCCA。
此處，虛設接觸孔DCCA分別具有能緩和接觸孔CCA之深度差異之深度。例如，若如圖22所示，於區域R A、R B中，越偏X方向負側設置之接觸孔CCA越深，越偏X方向正側設置之接觸孔CCA越淺，則可預計到如圖27所示將形成如下構造：於區域R C、R D中，越偏X方向正側設置之虛設接觸孔DCCA越深，越偏X方向負側設置之虛設接觸孔DCCA越淺。藉此，能改善於參照圖23所說明之步驟中塗佈之抗蝕劑Reg之膜厚均一性。
圖28係表示第5實施方式之半導體記憶裝置之一部分構成之模式性仰視圖。圖29係將圖28所示之構造沿著G-G'線切斷，並沿著箭頭方向所見之模式性剖視圖。
第5實施方式之半導體記憶裝置基本上與第1實施方式之半導體記憶裝置同樣地構成。但第5實施方式之半導體記憶裝置具備虛設觸點DCC(絕緣體柱等柱狀體)。虛設觸點DCC係設置於虛設接觸孔DCCA中之絕緣構件，例如包含氧化矽(SiO 2)等。
如圖5所示，於第5實施方式之記憶平面區域R MP設置有沿著X方向排列之2個連接區域R HU。第5實施方式中，在各指構造FS，通孔接觸電極CC(WL)設置於2個連接區域R HU中之一者，虛設觸點DCC設置於2個連接區域R HU中之另一者。
圖28中例示出了沿著Y方向排列之2個指構造FS。又，將與設置於Y方向正側之指構造FS及字元線連接區域R HUWL對應之區域沿著X方向分割成2個區域R A、R B。於該等區域R A、R B分別設置有通孔接觸電極CC(WL)。又，圖28中將與和其於Y方向上相鄰之指構造FS及字元線連接區域R HUWL對應之區域沿著X方向分割成2個區域R C、R D。於該等區域R C、R D分別設置有虛設觸點DCC。
設置於區域R A、R B之複數個通孔接觸電極CC(WL)與圖12之例同樣地，設置得越偏X方向負側，Z方向之長度越長，連接於越靠上方之導電層110。又，設置得越偏X方向正側，Z方向之長度越短，連接於越靠下方之導電層110。再者，設置在區域R A之複數個通孔接觸電極CC(WL)相較於設置在區域R B之複數個通孔接觸電極CC(WL)，Z方向之長度較短。
如圖29所示，設置於區域R C、R D之複數個虛設觸點DCC設置得越偏X方向負側，Z方向之長度越短。又，設置得越偏X方向正側，Z方向之長度越長。再者，設置在區域R C之複數個虛設觸點DCC相較於設置在區域R D之複數個虛設觸點DCC，Z方向之長度較長。
又，字元線連接區域R HUWL中自X方向正側數起第m個(m為1以上之整數)通孔接觸電極CC(WL)之Z方向長度與字元線連接區域R HUWL中自X方向負側數起第m個虛設觸點DCC之Z方向長度一致或大體一致。因此，設置在區域R A之通孔接觸電極CC(WL)之Z方向長度小於設置在區域R C之虛設觸點DCC之Z方向長度。又，設置在區域R B之通孔接觸電極CC(WL)之Z方向長度大於設置在區域R D之虛設觸點DCC之Z方向長度。 [其他實施方式]
以上，對第1實施方式～第5實施方式之半導體記憶裝置進行了說明。但以上所說明之構成歸根結底僅為例示，具體之構成可適當調整。
例如，如參照圖18及圖19所說明般，第3實施方式中，與第2實施方式同樣地，連接區域R HU設置於記憶平面區域R MP3之X方向之中央附近。又，列控制電路區域R RowC設置於周邊電路區域R PC3之X方向之中央位置。但第3實施方式中，與第1實施方式同樣地，連接區域R HU亦可設置於記憶平面區域R MP3之X方向之端部附近(參照圖5及圖7)。又，列控制電路區域R RowC亦可設置於周邊電路區域R PC之X方向之端部(參照圖6及圖7)。
同樣地，第4實施方式(圖20、圖21)中，亦與第1實施方式同樣地，連接區域R HU亦可設置於記憶平面區域R MP4之X方向之端部(參照圖5及圖7)。又，列控制電路區域R RowC亦可設置於周邊電路區域R PC4之X方向之端部(參照圖6及圖7)。
又，第1實施方式～第5實施方式中，於記憶平面區域R MP、R MP2、R MP3、R MP4設置有2個連接區域R HU。但第1實施方式～第5實施方式中，亦可省略一連接區域R HU。又，該情形時，於周邊電路區域R PC、R PC2、R PC3、R PC4中，亦可省略一列控制電路區域R RowC。
又，參照圖28及圖29所說明之虛設觸點DCC亦可設置於第2實施方式、第3實施方式或第4實施方式之半導體記憶裝置中。
又，第1實施方式～第5實施方式中，配線CWL之佈局可適當調整。圖30～圖32係用以說明配線CWL之佈局之一例之模式性俯視圖。圖30例示出了配線層D0中之配線圖案。圖31例示出了配線層D1中之配線圖案。圖32例示出了配線層D2中之配線圖案。
圖30～圖32中圖示出了設置於配線層D0～D2之與電晶體區域R Tr重疊之位置之區域之構成。又，圖30～圖32中圖示出了將自位置X RowC至連接區域R HU之X方向之端部之區域沿著X方向分割成6份所得之區域R HU6d、及將電晶體區域R Tr沿著X方向分割成6份所得之區域R Tr6d。
如圖30所示，於配線層D0之自Z方向觀察與電晶體區域R Tr重疊之位置，設置有沿著X方向排列之2個配線群CWLP00、CWLP01。該等2個配線群CWLP00、CWLP01分別具備沿著Y方向排列之複數根配線CWL。
配線群CWLP00中包含之複數根配線CWL之一端(通孔接觸電極CC(WL)側之端部)係自離位置X RowC第1近之區域R HU6d(圖中以虛線圈起之區域)之位置X RowC側之界線至位置X RowC之相反側之界線而設置。離位置X RowC第1近之區域R HU6d中包含之複數個通孔接觸電極CC(WL)電性連接於配線群CWLP00中包含之複數根配線CWL。
又，配線群CWLP00中包含之複數根配線CWL之另一端(電晶體T BLK側之端部)係自離位置X RowC第1近之區域R Tr6d(圖中以兩點鏈線圈起之區域)之位置X RowC側之界線至位置X RowC之相反側之界線而設置。離位置X RowC第1近之區域R Tr6d中包含之複數個電晶體T BLK電性連接於配線群CWLP00中包含之複數根配線CWL。
配線群CWLP01中包含之複數根配線CWL之一端(通孔接觸電極CC(WL)側之端部)係自離位置X RowC第4近之區域R HU6d(圖中以虛線圈起之區域)之位置X RowC側之界線至位置X RowC之相反側之界線而設置。離位置X RowC第4近之區域R HU6d中包含之複數個通孔接觸電極CC(WL)電性連接於配線群CWLP01中包含之複數根配線CWL。
又，配線群CWLP01中包含之複數根配線CWL之另一端(電晶體T BLK側之端部)係自離位置X RowC第4近之區域R Tr6d(圖中以兩點鏈線圈起之區域)之位置X RowC側之界線至位置X RowC之相反側之界線而設置。離位置X RowC第4近之區域R Tr6d中包含之複數個電晶體T BLK電性連接於配線群CWLP01中包含之複數根配線CWL。
如圖31所示，於配線層D1之自Z方向觀察與電晶體區域R Tr重疊之位置，設置有沿著X方向排列之2個配線群CWLP10、CWLP11。該等2個配線群CWLP10、CWLP11分別具備沿著Y方向排列之複數根配線CWL。
配線群CWLP10中包含之複數根配線CWL之一端(通孔接觸電極CC(WL)側之端部)係自離位置X RowC第2近之區域R HU6d(圖中以虛線圈起之區域)之位置X RowC側之界線至位置X RowC之相反側之界線而設置。離位置X RowC第2近之區域R HU6d中包含之複數個通孔接觸電極CC(WL)電性連接於配線群CWLP10中包含之複數根配線CWL。
又，配線群CWLP10中包含之複數根配線CWL之另一端(電晶體T BLK側之端部)係自離位置X RowC第2近之區域R Tr6d(圖中以兩點鏈線圈起之區域)之位置X RowC側之界線至位置X RowC之相反側之界線而設置。離位置X RowC第2近之區域R Tr6d中包含之複數個電晶體T BLK電性連接於配線群CWLP10中包含之複數根配線CWL。
配線群CWLP11中包含之複數根配線CWL之一端(通孔接觸電極CC(WL)側之端部)係自離位置X RowC第5近之區域R HU6d(圖中以虛線圈起之區域)之位置X RowC側之界線至位置X RowC之相反側之界線而設置。離位置X RowC第5近之區域R HU6d中包含之複數個通孔接觸電極CC(WL)電性連接於配線群CWLP11中包含之複數根配線CWL。
又，配線群CWLP11中包含之複數根配線CWL之另一端(電晶體T BLK側之端部)係自離位置X RowC第5近之區域R Tr6d(圖中以兩點鏈線圈起之區域)之位置X RowC側之界線至位置X RowC之相反側之界線而設置。離位置X RowC第5近之區域R Tr6d中包含之複數個電晶體T BLK電性連接於配線群CWLP11中包含之複數根配線CWL。
如圖32所示，於配線層D2之自Z方向觀察與電晶體區域R Tr重疊之位置，設置有沿著X方向排列之2個配線群CWLP20、CWLP21。該等2個配線群CWLP20、CWLP21分別具備沿著Y方向排列之複數根配線CWL。
配線群CWLP20中包含之複數根配線CWL之一端(通孔接觸電極CC(WL)側之端部)係自離位置X RowC第3近之區域R HU6d(圖中以虛線圈起之區域)之位置X RowC側之界線至位置X RowC之相反側之界線而設置。離位置X RowC第3近之區域R HU6d中包含之複數個通孔接觸電極CC(WL)電性連接於配線群CWLP20中包含之複數根配線CWL。
又，配線群CWLP20中包含之複數根配線CWL之另一端(電晶體T BLK側之端部)係自離位置X RowC第3近之區域R Tr6d(圖中以兩點鏈線圈起之區域)之位置X RowC側之界線至位置X RowC之相反側之界線而設置。離位置X RowC第3近之區域R Tr6d中包含之複數個電晶體T BLK電性連接於配線群CWLP20中包含之複數根配線CWL。
配線群CWLP21中包含之複數根配線CWL之一端(通孔接觸電極CC(WL)側之端部)係自離位置X RowC第6近之區域R HU6d(圖中以虛線圈起之區域)之位置X RowC側之界線至位置X RowC之相反側之界線而設置。離位置X RowC第6近之區域R HU6d中包含之複數個通孔接觸電極CC(WL)電性連接於配線群CWLP21中包含之複數根配線CWL。
又，配線群CWLP21中包含之複數根配線CWL之另一端(電晶體T BLK側之端部)係自離位置X RowC第6近之區域R Tr6d(圖中以兩點鏈線圈起之區域)之位置X RowC側之界線至位置X RowC之相反側之界線而設置。離位置X RowC第6近之區域R Tr6d中包含之複數個電晶體T BLK電性連接於配線群CWLP21中包含之複數根配線CWL。
又，第1實施方式～第5實施方式中，於晶片C M、C M2、C M3、C M4設置有共計4個記憶平面區域R MP、R MP2、R MP3、R MP4，X方向上排列2個，Y方向上排列2個。但設置於晶片之記憶平面區域之數量及配置可適當調整。例如，圖33之例中，於晶片C M16設置有共計16個記憶平面區域R MP，X方向上排列4個，Y方向上排列4個。於晶片C M16，亦可設置記憶平面區域R MP2、R MP3、R MP4而非記憶平面區域R MP。
又，第1實施方式～第5實施方式中，如參照圖12等所說明般，通孔接觸電極CC(WL)之外周面隔著絕緣膜CCSW與設置於導電層110之貫通孔之內周面對向。但此種構成歸根結底僅為例示，具體之構成可適當調整。
圖34係表示字元線連接區域R HUWL之其他構成例之模式性仰視圖。圖35係將圖34所示之構造沿著E-E'線切斷，並沿著箭頭方向所見之模式性剖視圖。
再者，如參照圖5等所說明般，於記憶平面區域R MP設置有沿著X方向排列之2個連接區域R HU之情形時，該等2個連接區域R HU中之一者亦可包含與自Y方向負側數起第4n＋1個(n為0以上之整數)及第4n＋4個指構造FS或記憶體塊BLK對應之通孔接觸電極CC(WL)。該情形時，2個連接區域R HU中之另一者例如亦可包含與自Y方向負側數起第4n+2個及第4n＋3個指構造FS或記憶體塊BLK對應之通孔接觸電極CC(WL)。
此處，圖11中例如示出了與自Y方向負側數起第4n＋3個及第4n＋4個指構造FS對應之上述一連接區域R HU之構成。另一方面，圖34中例如示出了與自Y方向負側數起第4n＋4個及第4n＋1個(第4n＋5個)指構造FS對應之上述一連接區域R HU之構成。
圖34之例中，作為字元線WL等發揮功能之導電層110亦跨及沿著X方向排列之複數個記憶體區域R MH，於X方向上連續。但圖34及圖35之例中，於字元線連接區域R HUWL設置有對應於複數個通孔接觸電極CC(WL)而沿著X方向排列之複數個階台區域T。再者，圖34之例中，對應於各指構造FS呈2行設置有複數個通孔接觸電極CC(WL)。但於通孔接觸電極CC(WL)呈1行設置之情形時，階台區域T亦呈1行設置。又，於通孔接觸電極CC(WL)呈3行以上設置之情形時，階台區域T亦呈3行以上設置。 [其他]
對本發明之若干個實施方式進行了說明，但該等實施方式係作為示例而提出，並未意圖限定發明之範圍。該等新穎之實施方式可採用其他各種方式來實施，能於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施方式及其變形包含於發明之範圍及主旨中，並且包含於申請專利範圍中所記載之發明及其等同之範圍內。 [相關申請]
本申請享有以日本專利申請2022-150375號(申請日：2022年9月21日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
100:半導體基板 101, 102:絕緣層 110, 112:導電層 120:半導體層 121, 122:雜質區域 125:絕緣體柱 130:閘極絕緣膜 131:隧道絕緣膜 132:電荷蓄積膜 133:阻擋絕緣膜 a1, a2, a3, a4, b1, b2, b3, b4:晶片之角部 AA:半導體區域 BL:位元線 BLK:記憶體塊 BLKD:塊解碼器 blkd:塊解碼單元 BLKSEL:信號供給線 BLS, BLBIAS:開關電晶體 CC, Ch, CS, Vy:通孔接觸電極 CCA:接觸孔 C M, C M2, C M3, C M4, C M16, C P, C P2, C P3, C P4:晶片 CBL, CG, CWL, DBUS:配線 ColC:行控制電路 CWLP00, CWLP01, CWLP10, CWLP11, CWLP20, CWLP21:配線群 D0, D1, D2:配線層 DG, MG:配線層群 DCCA:虛設接觸孔 FS:指構造 MC:記憶單元(記憶體電晶體) MCA:記憶單元陣列 MD:記憶體晶粒 MS:記憶體串 PC:周邊電路 P I1, P I2:貼合電極 R HU:連接區域 R MH:記憶體區域 R MP, R MP2, R MP3, R MP4:記憶平面區域 R OC:電路區域 R PC, R PC2, R PC3, R PC4:周邊電路區域 R Tr:電晶體區域 R RowC:列控制電路區域 R ColC:行控制電路區域(感測放大器區域) RowC:列控制電路 SADL:感測放大器電路 SGD:汲極側選擇閘極線 SGS:源極側選擇閘極線 SL:源極線 ST:指間構造 STD:汲極側選擇電晶體 STS:源極側選擇電晶體 STI:絕緣區域 SU:串單元 T:階台區域 T BLK:電晶體 T SADL:感測放大器電晶體 WL:字元線 XDL:鎖存電路 X RowC:位置
圖1係表示第1實施方式之記憶體晶粒MD之一部分構成之模式性電路圖。 圖2係表示周邊電路PC之一部分構成之模式性電路圖。 圖3係表示周邊電路PC之一部分構成之模式性電路圖。 圖4係表示記憶體晶粒MD之構成例之模式性分解立體圖。 圖5係表示晶片C M之構成例之模式性仰視圖。 圖6係表示晶片C P之構成例之模式性俯視圖。 圖7係表示晶片C M、C P之一部分構成之模式性剖視圖。 圖8係將圖5之A所示部分放大表示之模式性仰視圖。 圖9係將圖8所示之構造沿著B-B'線切斷，並沿著箭頭方向所見之模式性剖視圖。 圖10係將圖9之C所示部分放大表示之模式性剖視圖。 圖11係將圖5之D所示部分放大表示之模式性仰視圖。 圖12係將圖11所示之構造沿著E-E'線切斷，並沿著箭頭方向所見之模式性剖視圖。 圖13係將圖6之F所示部分放大表示之模式性俯視圖。 圖14係表示比較例之半導體記憶裝置之構成之模式性剖視圖。 圖15係表示第2實施方式之晶片C M2之構成例之模式性仰視圖。 圖16係表示第2實施方式之晶片C P2之構成例之模式性仰視圖。 圖17係表示第2實施方式之晶片C M2、C P2之一部分構成之模式性剖視圖。 圖18係表示第3實施方式之晶片C M3之構成例之模式性仰視圖。 圖19係表示第3實施方式之晶片C M3、C P3之一部分構成之模式性剖視圖。 圖20係表示第4實施方式之晶片C M4之構成例之模式性仰視圖。 圖21係表示第4實施方式之晶片C M4、C P4之一部分構成之模式性剖視圖。 圖22係用以說明通孔接觸電極CC(WL)之製造方法之一部分之模式性剖視圖。 圖23係用以說明該方法之一部分之模式性剖視圖。 圖24係用以說明該方法之一部分之模式性剖視圖。 圖25係用以說明該方法之一部分之模式性剖視圖。 圖26係用以說明第5實施方式之半導體記憶裝置之製造方法的一部分之模式性仰視圖。 圖27係用以說明該方法之一部分之模式性剖視圖。 圖28係表示第5實施方式之半導體記憶裝置之一部分構成之模式性仰視圖。 圖29係將圖28所示之構造沿著G-G'線切斷，並沿著箭頭方向所見之模式性剖視圖。 圖30係用以說明配線CWL之佈局之一例之模式性俯視圖。 圖31係用以說明配線CWL之佈局之一例之模式性俯視圖。 圖32係用以說明配線CWL之佈局之一例之模式性俯視圖。 圖33係表示其他實施方式之半導體記憶裝置之一部分構成之模式性仰視圖。 圖34係表示字元線連接區域R HUWL之其他構成例之模式性仰視圖。 圖35係將圖34所示之構造沿著E-E'線切斷，並沿著箭頭方向所見之模式性剖視圖。
100:半導體基板 AA:半導體區域 BL:位元線 C M, C P:晶片 CBL, CWL:配線 DG, MG:配線層群 MCA:記憶單元陣列 MS:記憶體串 R HU:連接區域 R MH:記憶體區域 R Tr:電晶體區域 R RowC:列控制電路區域 R ColC:行控制電路區域(感測放大器區域) SL:源極線 STI:絕緣區域 T BLK:電晶體 T SADL:感測放大器電晶體 X RowC:位置

Claims (13)

  1. 一種半導體記憶裝置，其具備： 第1構造，其具有複數個第1導電層，上述第1導電層於第1方向上連續，且於與上述第1方向交叉之積層方向上積層；及 第2構造，其具有複數個第2導電層，上述第2導電層於上述第1方向上連續，於上述積層方向上積層，相對於上述第1導電層，於與上述第1方向及上述積層方向交叉之第2方向上排列，且與上述第1導電層電性獨立； 包含上述第1構造及上述第2構造之記憶平面區域具備： 第1記憶體區域、第2記憶體區域及第3記憶體區域，其等分別包含複數個半導體柱及複數個電荷蓄積膜，且於上述第1方向上排列，上述半導體柱於上述積層方向上延伸； 上述第1記憶體區域與上述第2記憶體區域之間的第1區域；及 上述第2記憶體區域與上述第3記憶體區域之間的第2區域；且 對於上述第1構造，於與上述積層方向相反方向上設置有複數個第1電晶體及複數個第3電晶體； 對於上述第2構造，於與上述積層方向相反方向上設置有複數個第2電晶體及複數個第4電晶體； 上述第2記憶體區域設置於上述第1記憶體區域與上述第3記憶體區域之間； 上述第1構造進而具備複數個第1通孔接觸電極，上述第1通孔接觸電極設置於上述第1區域，於上述積層方向上延伸，且連接於上述複數個第1導電層之至少一部分； 上述第2構造進而具備複數個第2通孔接觸電極，上述第2通孔接觸電極設置於上述第2區域，於上述積層方向上延伸，且連接於上述複數個第2導電層之至少一部分； 自上述積層方向觀察，上述複數個第1通孔接觸電極之一部分電性連接於設置在上述第1構造與上述第1區域重疊之位置之上述複數個第1電晶體之至少一部分； 自上述積層方向觀察，上述複數個第1通孔接觸電極之另一部分電性連接於設置在上述第2構造與上述第1區域重疊之位置之上述複數個第2電晶體之至少一部分； 自上述積層方向觀察，上述複數個第2通孔接觸電極之一部分電性連接於設置在上述第1構造與上述第2區域重疊之位置之上述複數個第3電晶體之至少一部分； 自上述積層方向觀察，上述複數個第2通孔接觸電極之另一部分電性連接於設置在上述第2構造與上述第2區域重疊之位置之上述複數個第4電晶體之至少一部分。
  2. 如請求項1之半導體記憶裝置，其中 上述複數個半導體柱包含第1半導體柱及第2半導體柱； 上述複數個電荷蓄積膜包含第1電荷蓄積膜及第2電荷蓄積膜； 上述第1半導體柱與上述複數個第1導電層之至少一者對向； 上述第2半導體柱與上述複數個第2導電層之至少一者對向； 上述第1電荷蓄積膜於上述複數個第1導電層之上述至少一者與上述第1半導體柱之間設置； 上述第2電荷蓄積膜於上述複數個第2導電層之上述至少一者與上述第2半導體柱之間設置。
  3. 如請求項1之半導體記憶裝置，其中 上述第1記憶體區域之上述第1方向之長度短於上述第2記憶體區域之上述第1方向之長度； 上述第3記憶體區域之上述第1方向之長度短於上述第2記憶體區域之上述第1方向之長度。
  4. 如請求項1之半導體記憶裝置，其中 自上述積層方向觀察，上述複數個第1電晶體之至少另一部分設置於上述第1構造與上述第1記憶體區域或上述第2記憶體區域重疊之位置； 自上述積層方向觀察，上述複數個第2電晶體之至少另一部分設置於上述第2構造與上述第1記憶體區域或上述第2記憶體區域重疊之位置； 自上述積層方向觀察，上述複數個第3電晶體之至少另一部分設置於上述第1構造與上述第2記憶體區域或上述第3記憶體區域重疊之位置； 自上述積層方向觀察，上述複數個第4電晶體之至少另一部分設置於上述第2構造與上述第2記憶體區域或上述第3記憶體區域重疊之位置。
  5. 如請求項1之半導體記憶裝置，其 進而具備：包含複數個第5電晶體之感測放大器，上述第5電晶體係：對於上述第1構造及上述第2構造，於與上述積層方向相反方向上，設置於上述第1構造與上述第2記憶體區域重疊之位置、或上述第2構造與上述第2記憶體區域重疊之位置之至少任一者； 上述記憶平面區域進而具備：於上述複數個第5電晶體與上述第1導電層及上述第2導電層之間設置之配線層；且 上述配線層具備： 第1配線，其於上述第1方向上延伸，將上述第1記憶體區域之上述複數個半導體柱之至少一部分與上述複數個第5電晶體之一部分電性連接；及 第2配線，其於上述第1方向上延伸，將上述第2記憶體區域之上述複數個半導體柱之至少一部分與上述複數個第5電晶體之另一部分電性連接； 上述第1配線係：自上述積層方向觀察，跨及上述第1記憶體區域、上述第1區域及上述第2記憶體區域而延伸； 上述第2配線係：自上述積層方向觀察，設置於與上述第2記憶體區域重疊之位置。
  6. 如請求項1之半導體記憶裝置，其中 上述第1記憶體區域之上述第1方向之長度長於上述第2記憶體區域之上述第1方向之長度； 上述第3記憶體區域之上述第1方向之長度長於上述第2記憶體區域之上述第1方向之長度。
  7. 如請求項1之半導體記憶裝置，其 進而具備：包含複數個第6電晶體之感測放大器，上述第6電晶體係：對於上述第1構造及上述第2構造，於與上述積層方向相反方向上，設置於上述第1構造與上述第1記憶體區域重疊之位置、或上述第2構造與上述第1記憶體區域重疊之位置之至少任一者； 上述記憶平面區域進而具備：於上述複數個第6電晶體與上述第1導電層之間、或上述複數個第6電晶體與上述第2導電層之間之至少任一者設置之配線層；且 上述配線層具備： 第3配線，其於上述第1方向上延伸，將上述第1記憶體區域之上述複數個半導體柱之至少一部分與上述複數個第6電晶體之一部分電性連接；及 第4配線，其於上述第1方向上延伸，將上述第2記憶體區域之上述複數個半導體柱之至少一部分與上述複數個第6電晶體之另一部分電性連接； 上述第3配線係：自上述積層方向觀察，設置於與上述第1記憶體區域重疊之位置； 上述第4配線係：自上述積層方向觀察，跨及上述第1記憶體區域、上述第1區域及上述第2記憶體區域而延伸。
  8. 如請求項1之半導體記憶裝置，其中 上述記憶平面區域具備：於上述第1方向上排列之第1連接區域及第2連接區域； 上述第2記憶體區域設置於上述第1連接區域與上述第2連接區域之間； 上述第1區域係上述第1連接區域及上述第2連接區域中之一者。
  9. 如請求項8之半導體記憶裝置，其中 上述記憶平面區域進而具備：於上述第1方向上排列之第3連接區域及第4連接區域； 上述第2連接區域與上述第3連接區域相鄰； 上述第2區域係上述第3連接區域及上述第4連接區域中之一者。
  10. 如請求項1之半導體記憶裝置，其中 上述第1構造進而具備：複數個第3通孔接觸電極，上述第3通孔接觸電極於上述積層方向上延伸，且連接於上述複數個第1導電層之另一部分； 上述第2記憶體區域設置於上述複數個第1通孔接觸電極之至少一部分與上述第3通孔接觸電極之至少一部分之間； 上述複數個第1導電層之各者連接於上述複數個第1通孔接觸電極或上述複數個第3通孔接觸電極之任一個。
  11. 如請求項1之半導體記憶裝置，其中 上述第1構造進而具備： 第3導電層及第4導電層，其等至少於上述第1記憶體區域中，對於上述複數個第1導電層，於上述積層方向之相反方向上設置，於上述第2方向上排列； 第5導電層及第6導電層，其等至少於上述第2記憶體區域中，對於上述複數個第1導電層，於上述積層方向之相反方向上設置，於上述第2方向上排列； 第7導電層及第8導電層，其等至少於上述第3記憶體區域中，對於上述複數個第1導電層，於上述積層方向之相反方向上設置，於上述第2方向上排列； 第4通孔接觸電極、第5通孔接觸電極、第6通孔接觸電極、第7通孔接觸電極、第8通孔接觸電極及第9通孔接觸電極，其等於上述積層方向上延伸，分別連接於上述第3導電層、上述第4導電層、上述第5導電層、上述第6導電層、上述第7導電層及上述第8導電層；且 上述第4通孔接觸電極及上述第5通孔接觸電極設置於上述第1區域； 上述第6通孔接觸電極及上述第7通孔接觸電極設置於上述第1區域或上述第2區域； 上述第8通孔接觸電極及上述第9通孔接觸電極設置於上述第2區域。
  12. 如請求項1之半導體記憶裝置，其中 上述第2構造於與上述第1區域重疊之位置進而具備複數個柱狀體；且 上述第1區域具備： 第3區域，其於與上述第1構造重疊之位置之中，於上述第1方向之一側設置； 第4區域，其於與上述第1構造重疊之位置之中，於上述第1方向之另一側設置； 第5區域，其於與上述第2構造重疊之位置之中，與上述第3區域在上述第2方向上排列；及 第6區域，其於與上述第2構造重疊之位置之中，與上述第4區域在上述第2方向上排列； 設置在上述第3區域之上述複數個第1通孔接觸電極之上述積層方向之長度短於設置在上述第4區域之上述複數個第1通孔接觸電極之上述積層方向之長度； 設置在上述第5區域之上述複數個柱狀體之上述積層方向之長度長於設置在上述第6區域之上述複數個柱狀體之上述積層方向之長度。
  13. 如請求項12之半導體記憶裝置，其中 設置在上述第3區域之上述複數個第1通孔接觸電極之上述積層方向之長度短於設置在上述第5區域之上述複數個柱狀體之上述積層方向之長度； 設置在上述第4區域之上述複數個第1通孔接觸電極之上述積層方向之長度長於設置在上述第6區域之上述複數個柱狀體之上述積層方向之長度。
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