JP5801341B2 - 半導体メモリ - Google Patents

Description

本実施形態は、半導体メモリに関する。

近年、フラッシュメモリは、ＨＤＤ、ＣＤ／ＤＶＤなどとともに、主要なストレージデバイスとして、様々な電子機器に用いられている。
例えば、データの入出力の高速化、動作の信頼性の向上、製造コストの低減などが、フラッシュメモリには求められている。

特開２００８−９８４６１号公報

フラッシュメモリの部材間の電界を緩和する技術を提案する。

本実施形態の半導体メモリは、半導体基板内に設けられ、前記半導体基板表面に対して平行方向において第１の方向に延在するアクティブ領域と、前記第１の方向に延在するビット線と、前記アクティブ領域上に設けられ、前記ビット線を前記アクティブ領域に接続する第１のプラグと、前記アクティブ領域上の第１のゲート絶縁膜と、前記第１のゲート絶縁膜上の電荷蓄積層と、前記電荷蓄積層上の第１の絶縁膜と、前記第１の絶縁膜上のコントロールゲート電極とを含むメモリセルと、前記アクティブ領域における前記第１のプラグと前記メモリセルとの間の領域内に設けられ、前記アクティブ領域上の第２のゲート絶縁膜と、前記第２のゲート絶縁膜上の第１の電極層と、前記第１の電極層上の第２の絶縁膜と、前記第２の絶縁膜上の第２の電極層とを含む第１のセレクトトランジスタと、前記第１のプラグと前記第１のセレクトトランジスタの前記第２の電極層との間において、前記第２の絶縁膜を介して前記第１の電極層上に設けられる第１の配線と、を含み、前記第１のセレクトトランジスタに対する書き込み動作時に前記第１の配線に印加される電圧は、前記第２の電極層に印加される電圧より小さい。

実施形態に係る半導体メモリのチップレイアウトの一例を示す図。 第１の実施形態の半導体メモリの内部構成の一例を示す等価回路図。 第１の実施形態の半導体メモリの平面構造を示す図。 第１の実施形態の半導体メモリの断面構造を示す図。 第１の実施形態の半導体メモリの断面構造を示す図。 第１の実施形態の半導体メモリの製造方法を説明するための断面工程図。 第１の実施形態の半導体メモリの製造方法を説明するための断面工程図。 第１の実施形態の半導体メモリの製造方法を説明するための断面工程図。 第２の実施形態の半導体メモリの内部構成の一例を示す等価回路図。 第２の実施形態の半導体メモリの構造を示す断面図。 第２の実施形態の半導体メモリの変形例を示す等価回路図。 実施形態の半導体メモリの変形例を示す断面図。 実施形態の半導体メモリの変形例を示す断面図。

［実施形態］
以下、図１乃至図１１を参照しながら、本実施形態に係る半導体メモリについて詳細に説明する。以下において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。

（１） 第１の実施形態
図１乃至図８を参照して、第１の実施形態の半導体メモリについて、説明する。

（ａ） 構成
図１乃至図５を用いて、第１の実施形態に係る半導体メモリの構成について、説明する。本実施形態において、半導体メモリとして、ＮＡＮＤ型フラッシュメモリを例に説明する。

図１は、フラッシュメモリの構成を示す概略図である。図１に示すように、フラッシュメモリは、メモリセルアレイ１００とメモリセルアレイ１００の動作を制御するための周辺回路とを含む。メモリセルアレイ１００及び周辺回路は同一のチップ（半導体基板）７０上に設けられている。

メモリセルアレイ１００内には、少なくとも１つのメモリセル及び少なくとも１つのセレクトトランジスタが、設けられている。メモリセルは記憶素子として機能し、セレクトトランジスタはデータの書き込み／読み出しの対象のメモリセルを選択するためのスイッチ素子として機能する。

周辺回路は、メモリセルアレイ１００の周囲に設けられた周辺回路領域内に設けられている。ロウ制御回路２１０、カラム制御回路２２０及び内部回路群２３０が、周辺回路として、メモリセルアレイ１００と同じ半導体基板（チップ）７０内に、設けられる。

ロウ制御回路２１０は、ワード線ドライバ、セレクトゲート線ドライバ、及び、ロウデコーダなど、メモリセルアレイ１００のロウを制御するための回路を含んでいる。カラム制御回路２２０は、センスアンプ回路、データラッチ回路、及び、カラムデコーダなど、メモリセルアレイ１００のカラムを制御するための回路を含んでいる。内部回路２３０は、フラッシュメモリ１００の駆動電位を生成するための電位生成回路（チャージポンプ回路）、入出力データやアドレスを一時的に保持するバッファ回路、チップ全体の制御／管理を行うステートマシンなどを含んでいる。

これらの回路２１０，２２０，２３０は、所定の絶縁耐圧を満たすように形成された周辺トランジスタＴｒとして、複数の低耐圧系ＭＯＳトランジスタ及び複数の高耐圧系ＭＯＳトランジスタを有している。

図１に示されるメモリセルアレイ１は、複数のブロックを有する。このブロックＢＬＫとは、消去の最小単位を示している。

図２を用いて、図１のメモリセルアレイ１の内部構成について説明する。図２は、フラッシュメモリのメモリセルアレイ内の１つのブロックＢＬＫの回路構成を示す等価回路図である。
ＮＡＮＤ型フラッシュメモリにおいて、１つのブロックＢＬＫは、ロウ方向（第２の方向、ロウ方向）に並んだ複数のメモリセルユニット（以下では、ＮＡＮＤセルユニットともよぶ）ＭＵから構成される。１つのブロックＢＬＫ内に、例えば、ｑ個のメモリセルユニットＭＵが設けられている。

１つのメモリセルユニットＭＵは、複数（例えば、ｐ個）のメモリセルＭＣ０〜ＭＣ（ｐ−１）から形成されるメモリセルストリングと、メモリセルストリングの一端に接続された第１のセレクトトランジスタＳＴＳ（以下、ソース側セレクトトランジスタとよぶ）と、メモリセルストリングの他端に接続された第２のセレクトトランジスタＳＴＤ（以下、ドレイン側セレクトトランジスタとよぶ）とを含んでいる。メモリセルストリングにおいて、メモリセルＭＣ０〜ＭＣ（ｐ−１）の電流経路が、カラム方向（第１の方向）に沿って直列接続されている。

メモリセルユニットＭＵの一端（ソース側）、より具体的には、ソース側セレクトトランジスタＳＴＳの電流経路の一端には、ソース線ＳＬが接続される。また、メモリセルユニットＭＵの他端（ドレイン側）、すなわち、ドレイン側セレクトトランジスタＳＴＤの電流経路の一端に、ビット線ＢＬが接続されている。

尚、１つのメモリセルユニットＭＵを構成するメモリセルの個数は、２個以上であればよく、例えば、１６個、３２個あるいは６４個以上でもよい。以下では、メモリセルＭＣ０〜ＭＣ（ｐ−１）を区別しない場合には、メモリセルＭＣと表記する。

メモリセルＭＣは、電荷蓄積層（例えば、浮遊ゲート電極、又は、トラップ準位を含む絶縁膜）を有するスタックゲート構造の電界効果トランジスタである。カラム方向に隣接する２つのメモリセルＭＣはソース／ドレインが接続されている。これによって、メモリセルＭＣの電流経路が直列接続され、メモリセルストリングが形成される。

ソース側セレクトトランジスタＳＴＳのドレインは、メモリセルＭＣ０のソースに接続される。ソース側セレクトトランジスタＳＴＳのソースは、ソース線ＳＬに接続される。ドレイン側セレクトトランジスタのソースは、メモリセルＭＣ（ｐ−１）のドレインに接続される。ドレイン側セレクトトランジスタＳＴＤのドレインは、複数のビット線ＢＬ０〜ＢＬ（ｑ−１）のうち一本のビット線に接続される。ビット線ＢＬ０〜ＢＬ（ｑ−１）の本数は、ブロックＢＬＫ内のメモリセルユニットＭＵの個数と同じである。

ワード線ＷＬ０〜ＷＬ（ｐ−１）はロウ方向に延在し、各ワード線ＷＬ０〜ＷＬ（ｐ−１）はロウ方向に沿って配列された複数のメモリセルＭＣのゲートに共通に接続される。１つのメモリセルユニットＭＵにおいて、ワード線の本数（例えば、１２８本）は、１つのメモリセルストリングを構成するメモリセルの個数と、同じである。

ドレイン側セレクトゲート線ＳＧＤＬはロウ方向に延び、ロウ方向に沿って配列された複数のドレイン側セレクトトランジスタＳＴＤのゲートに共通に接続される。ソース側セレクトゲート線ＳＧＳＬはロウ方向に延び、ロウ方向に沿って配列された複数のソース側セレクトトランジスタＳＴＳのゲートに共通に接続される。

以下では、各ビット線ＢＬ０〜ＢＬ（ｑ−１）を区別しない場合には、ビット線ＢＬと表記し、各ワード線ＷＬ０〜ＷＬ（ｐ−１）を区別しない場合には、ワード線ＷＬと表記する。

各メモリセルＭＣは、トランジスタのしきい値電圧の大きさ（しきい値電圧の分布）とデータとが対応づけられることによって、外部からのデータを記憶する。各メモリセルＭＣは、２値（1 bit）、又は、４値（2 bit）以上のデータを記憶する。

図２に示されるフラッシュメモリのメモリセルアレイ内に、ダミー素子ＤＴ１Ａ，ＤＴ１Ｂ，ＤＴ２が、設けられている。

ダミー素子ＤＴ１Ａ，ＤＴ１Ｂ，ＤＴ２は、電界効果トランジスタである。以下では、電界効果トランジスタからなるダミー素子ＤＴ１Ａ，ＤＴ１Ｂ，ＤＴ２のことを、ダミートランジスタＤＴ１Ａ，ＤＴ１Ｂ，ＤＴ２とよぶ。

ダミートランジスタＤＴ１Ａ，ＤＴ１Ｂは、メモリストリングの一端及び他端に設けられている。ダミートランジスタＤＴ１Ａ，ＤＴ１Ｂは、メモリセルＭＣと同様に、電荷蓄積層を含むゲート構造を有している。

ダミートランジスタＤＴ１Ａは、ドレイン側セレクトトランジスタＳＴＤとメモリセルストリングのドレイン側の終端のメモリセルＭＣ（ｐ−１）との間に、設けられている。ドレイン側セレクトトランジスタＳＴＳのソースは、ダミートランジスタＤＴ１Ａの電流経路を経由して、メモリセルＭＣ０のドレインに接続される。ダミートランジスタＤＴ１Ａのゲートは、メモリセルユニットＭＵのドレイン側のダミーワード線ＤＷＬに接続されている。

ダミートランジスタＤＴ１Ｂは、ソース側セレクトトランジスタＳＴＳとメモリセルストリングのソース側の終端のメモリセルＭＣ０との間に、設けられている。ソース側セレクトトランジスタＳＴＳのドレインは、ダミートランジスタＤＴ１Ｂの電流経路を経由して、メモリセルＭＣ０のソースに接続される。ダミートランジスタＤＴ１Ｂのゲートは、メモリセルユニットＭＵのソース側のダミーワード線ＤＷＬに接続されている。

ダミーワード線ＤＷＬの電位を制御するために、ロウ制御回路２１０内に、ダミーワード線ドライバ２８が設けられている。これによって、ダミートランジスタＤＴ１Ａ，ＤＴ１Ｂの動作（オン／オフ）が制御される。

ダミートランジスタＤＴ１Ａ，ＤＴ１Ｂが、セレクトトランジスタＳＴＤ，ＳＴＳとメモリセルＭＣ０，ＭＣ（ｐ−１）との間に設けられることによって、隣接素子間の電界によって発生するＧＩＤＬを抑制したり、リソグラフィー技術における加工マージンを改善させたりすることができる。

メモリセルＭＣとセレクトトランジスタＳＴＳ，ＳＴＤ間のダミートランジスタＤＴ１Ａ，ＤＴ１Ｂを区別しない場合には、ダミートランジスタＤＴ１と表記する。また、説明の明確化のために、メモリセルＭＣとセレクトトランジスタＳＴＳ，ＳＴＤ間のダミートランジスタＤＴ１Ａ，ＤＴ１Ｂのことを、ダミーセルＤＴ１Ａ，ＤＴ１Ｂとよぶ。

ダミートランジスタＤＴ２は、メモリセルユニットのドレイン側の終端に設けられている。ドレイン側セレクトトランジスタＳＴＤのドレインは、ダミートランジスタＤＴ２の電流経路を経由して、１本のビット線ＢＬに接続される。ダミートランジスタＤＴ２の電流経路の一端は、ドレイン側セレクトトランジスタＳＴＤのドレインに接続され、ダミートランジスタＤＴ２の電流経路の他端は、ビット線ＢＬに接続されている。ダミートランジスタＤＴ２のゲートは、ダミー線ＤＬに接続されている。

ダミー線ＤＬの電位を制御するために、ロウ制御回路２１０内に、ダミー線ドライバ２９が設けられている。これによって、ダミートランジスタＤＴ２の動作（オン／オフ）が制御される。

フラッシュメモリの動作時において、フラッシュメモリの動作に応じてダミートランジスタＤＴ１，ＤＴ２が所定のタイミングでオン又はオフするように、ダミーワード線ＤＷＬ及びダミー線ＤＬの電位の立ち上げ又は立ち下げのタイミングが、適宜設計される。

図３乃至図５を用いて、本実施形態におけるダミートランジスタを含むフラッシュメモリの構造について、説明する。
図３は、本実施形態のフラッシュメモリのメモリセルアレイの平面構造を示す平面図である。図４は、図３のＩＶ−ＩＶ線に沿うフラッシュメモリの断面構造を示す断面図である。図５は、図３のＶ−Ｖ線に沿うフラッシュメモリの断面構造を示す断面図である。図３乃至図５は、メモリセルユニットのドレイン側の構造を抽出して、図示している。

図３に示されるように、半導体基板７０内に、アクティブ領域ＡＡ及び素子分離領域ＳＴＩが、設けられている。アクティブ領域ＡＡは、カラム方向に延在している。素子分離領域ＳＴＩは、カラム方向に延在している。

１つのアクティブ領域ＡＡは、ロウ方向に並ぶ２つの素子分離領域ＳＴＩ間に、設けられている。

ワード線ＷＬは、半導体基板７０上方に設けられている。ワード線ＷＬは、ロウ方向に延在している。ワード線ＷＬとアクティブ領域ＡＡとの交差位置に、メモリセルＭＣが、設けられている。

ドレイン側セレクトゲートＳＧＤＬは、ロウ方向に延在している。ドレイン側セレクトゲート線ＳＧＤＬとアクティブ領域ＡＡとの交差位置に、ドレイン側セレクトトランジスタＳＴＤが、設けられている。

ダミーワード線ＤＷＬは、ロウ方向に延在している。ダミーワード線ＤＷＬは、ドレイン側セレクトゲート線ＳＧＤＬとワード線ＷＬとの間において、半導体基板７０上方に設けられている。

ダミーワード線ＤＷＬとアクティブ領域ＡＡとの交差位置に、メモリセルユニットのドレイン側のダミーセル（ダミートランジスタ）ＤＴ１Ａが、設けられている。

各アクティブ領域の一端に、ビット線に接続されるコンタクトプラグ（以下では、ビット線コンタクトとよぶ）ＣＢが設けられている。複数のビット線コンタクトＣＢは、ロウ方向に沿って、同一直線上又はジグザグに配列されている。各ビット線ＢＬにそれぞれ接続されるビット線コンタクトＣＢは、カラム方向に配列されたメモリセルユニット毎に、電気的に分離されている。

ダミー線ＤＬは、ロウ方向に沿って配列されたビット線コンタクトＣＢとセレクトゲート線ＳＧＤＬとの間において、半導体基板７０上方に設けられている。ダミー線ＤＬは、ロウ方向に延在している。ダミー線ＤＬとアクティブ領域ＡＡとの交差位置に、ダミートランジスタＤＴ２が、設けられている。

図４及び図５に示されるように、メモリセルＭＣは、メモリセルアレイ１００内に配置される。

上述のように、メモリセルＭＣは、電荷蓄積層を有するスタックゲート構造の電界効果トランジスタである。メモリセルＭＣのゲートは、半導体基板（アクティブ領域）７０上のゲート絶縁膜（トンネル絶縁膜）１と、ゲート絶縁膜１上に設けられた電荷蓄積層２と、電荷蓄積層２上に設けられた絶縁膜（ゲート間絶縁膜又はブロック絶縁膜とよばれる）３と、絶縁膜３上に設けられたコントロールゲート電極４とを含んでいる。

図４及び図５に示される例において、電荷蓄積層２は、例えば、導電性のシリコンを用いて形成される。シリコンの電荷蓄積層２は、フローティングゲート電極２とよばれる。例えば、フローティングゲート電極２の膜厚は、１００ｎｍ以下に設定されている。

尚、電荷蓄積層２は、電子に対するトラップ準位を含む絶縁膜（例えば、窒化シリコン）を用いて形成されてもよい。

コントロールゲート電極４は、ロウ方向に延在し、ロウ方向に配列された複数のメモリセルＭＣに共有されている。コントロールゲート電極４は、ワード線ＷＬとして用いられている。

コントロールゲート電極４には、低抵抗化のために、ニッケルシリサイド、タングステンシリサイドなどのシリサイド層を用いた単層構造（例えば、フルシリサイド構造）、シリサイド層とシリコン層との積層構造（例えば、ポリサイド構造）、タングステンなどのメタル層の単層構造、メタル層とシリコン層との積層構造などが、用いられる。

フローティングゲート電極２とコントロールゲート電極４との間の絶縁膜３には、シリコン酸化膜、シリコン窒化膜及び高誘電率膜（High-k膜）のうち１つを含む単層構造や、それらの膜の複数を含む多層構造が用いられる。以下では、フローティングゲート電極２とコントロールゲート電極４との間の絶縁膜のことを、ゲート間絶縁膜３とよぶ。

図５に示されるように、メモリセルアレイ内において、ＳＴＩ構造の素子分離絶縁膜７９が、半導体基板７０内の素子分離領域ＳＴＩに埋め込まれている。素子分離絶縁膜７９によって、半導体基板７０内に、アクティブ領域ＡＡが区画され、ロウ方向に配列されるフローティングゲート電極２が、メモリセルＭＣ毎に電気的に分離される。

半導体基板７０の表面に対して垂直方向におけるフローティングゲート電極２の上端の位置が、半導体基板７０の表面に対して垂直方向における素子分離絶縁膜７９の上端の位置とほぼ等しい位置にある。

この場合において、ゲート間絶縁膜３の底面は、フローティングゲート電極２の上面及び素子分離絶縁膜９０の上面に接触している。また、フローティングゲート電極２の側面の全面が、素子分離絶縁膜７９と接触している。ロウ方向におけるフローティングゲート電極２の側面は、ゲート間絶縁膜３に覆われない。

半導体基板７０内のメモリセルＭＣのゲート電極２，４に対して自己整合的な位置に、メモリセルＭＣのソース／ドレインとなる拡散層（以下では、ソース／ドレイン拡散層とよぶ）５が、半導体基板７０内に設けられている。カラム方向に互いに隣り合う２つのメモリセルは、ソース／ドレイン拡散層５を共有する。ソース／ドレイン拡散層５が２つのメモリセルＭＣによって共有されることによって、メモリセルＭＣの電流経路が直列に接続される。

以下では、メモリセルが設けられた領域のことを、メモリセル形成領域とよぶ。

半導体基板（アクティブ領域）７０上におけるビット線コンタクトＣＢが設けられた領域（コンタクトプラグ領域とよぶ）とメモリセル形成領域との間の領域において、メモリセルユニットのドレイン側のセレクトトランジスタＳＴＤが、設けられている。

ドレイン側セレクトトランジスタＳＴＤのゲート電極２Ｓ，４Ｓは、メモリセルＭＣのスタックゲート構造に近似した構造を有する。

ドレイン側セレクトトランジスタＳＴのゲート電極２Ｓ，４Ｓは、半導体基板７０上のゲート絶縁膜１と、ゲート絶縁膜１上の第１の電極層２Ｓと、下部電極層２Ｓ上の絶縁膜３Ｓと、絶縁膜３Ｓ上の第２の電極層４Ｓとを含む。

第１の電極層２Ｓは、フローティングゲート電極２Ｓと同時に形成され、第１の電極層２Ｓとフローティングゲート電極２とは、実質的に同じ材料からなり、実質的に同じ膜厚を有する。以下では、セレクトトランジスタＳＴＤのゲート絶縁膜上の電極層２Ｓのことを、下部電極層２Ｓともよぶ。

下部電極層２Ｓは、素子分離領域ＳＴＩ内の素子分離絶縁膜によって、ロウ方向に隣接するセレクトトランジスタ毎に電気的に分離されている。

絶縁膜３Ｓは、ゲート間絶縁膜３と同時に形成され、絶縁膜３Ｓとゲート間絶縁膜３とは、実質的に同じ材料からなり、実質的に同じ膜厚を有する。以下では、セレクトトランジスタＳＴＤの電極層２Ｓ，４Ｓ間の絶縁膜３Ｓのことを、ゲート間絶縁膜３Ｓとよぶ。

第２の電極層４Ｓは、コントロールゲート電極４と同時に形成され、第２の電極層４Ｓとコントロールゲート電極４とは、実質的に同じ材料からなり、実質的に同じ膜厚を有する。以下では、セレクトトランジスタＳＴＤのゲート間絶縁膜３Ｓ上の電極層４Ｓのことを、上部電極層４Ｓともよぶ。

上部電極層４Ｓは、ロウ方向に延在し、ロウ方向に配列された複数のドレイン側セレクトトランジスタＳＴＤの共通ゲートとなる。ロウ方向に延在する上部電極層４Ｓは、ドレイン側セレクトゲート線ＳＧＤＬとして機能する。

セレクトトランジスタＳＴＤのゲート絶縁膜１は、メモリセルＭＣのゲート絶縁膜１と同じ材料／膜厚を有していてもよいし、メモリセルＭＣのゲート絶縁膜１と異なる材料／膜厚を有していてもよい。

セレクトトランジスタＳＴＤの下部電極層２Ｓ及び上部電極層４Ｓは、ゲート間絶縁膜３Ｓによって、分離されている。下部電極層２Ｓと上部電極層４Ｓとは、直接接触せず、非導通状態である。下部電極層２Ｓ及び上部電極層４Ｓは、ゲート間絶縁膜３Ｓによって、容量結合している。セレクトトランジスタＳＴＤの下部電極層２Ｓは、メモリセルＭＣのフローティングゲート電極と同様に、電荷を格納できる。

以下では、セレクトトランジスタが設けられた領域のことを、セレクトトランジスタ形成領域とよぶ。

例えば、半導体基板上のメモリセル形成領域とセレクトトランジスタ形成領域との間の領域に、ダミーセル（ダミートランジスタ）ＤＴ１Ａが設けられている。それゆえ、メモリセルＭＣのドレインとセレクトトランジスタＳＴＤのソースとは、ダミーセルＤＴ１Ａの電流経路を経由して、電気的に接続される。

ダミーセル（ダミートランジスタ）ＤＴ１Ａは、メモリセルと実質的に同じ構造を有している。ダミーセルＤＴ１Ａは、メモリセルＭＣと同じ構造及び同じ機能を有しているが、データの記憶のために用いられることはない。

ダミーセルＤＴ１Ａは、半導体基板（アクティブ領域）７０上のゲート絶縁膜（トンネル絶縁膜）１と、ゲート絶縁膜１上に設けられたフローティングゲート電極２Ａと、フローティングゲート電極２Ａ上に設けられたゲート間絶縁膜３Ａと、ゲート間絶縁膜３Ａ上に設けられたコントロールゲート電極４Ａとを含んでいる。

ダミーセルＤＴ１Ａは、半導体基板７０内にソース／ドレイン拡散層５Ａを有している。ダミーセルＤＴ１Ａの２つのソース／ドレイン拡散層５Ａのうち一方は、隣接するメモリセルＭＣと共有され、２つのソース／ドレイン拡散層５Ａのうち他方は、隣接するドレイン側セレクトトランジスタＳＴＤと共有される。

ダミーセルＤＴ１Ａのコントロールゲート電極４Ａは、ロウ方向に延在し、ロウ方向に配列された複数のダミーセルＤＴ１Ａによって共有される。ダミーセルＤＴ１Ａのコントロールゲート電極４Ａは、ダミーワード線ＤＷＬである。ダミーセルＤＴ１Ａのフローティングゲート電極２Ａは、ダミーセルＤＴ１Ａ毎に電気的に分離されている。説明の明確化のため、ダミーセルＤＴ１Ａのフローティングゲート電極３Ａのことを、ダミー電極３Ａともよぶ。

本実施形態において、半導体基板７０上のコンタクトプラグ形成領域とセレクトトランジスタ形成領域との間の領域に、ダミー線ＤＬが設けられている。

また、ダミー線ＤＬの形成位置に、ダミー線ＤＬに接続されたダミートランジスタＤＴ２が設けられている。ダミートランジスタＤＴ２は、ダミー線ＤＬがセレクトトランジスタＳＴＤの下部電極層２Ｓ上に配置されたことによって形成されたトランジスタである。ダミー線ＤＬがセレクトトランジスタＳＴＤとビット線コンタクトＣＢとの間に設けられたフラッシュメモリにおいて、メモリセルユニットとビット線コンタクトＣＢとを接続する機能の一部を担う。

ダミートランジスタＤＴ２は、セレクトトランジスタＳＴＤと共有される第１の電極層（下部電極層）２Ｓと、セレクトトランジスタＳＴＤと共有されるゲート間絶縁膜３Ｓと、ゲート間絶縁膜３Ｓを介して下部電極層２Ｓ上方に設けられた第３の電極層４Ｄとを含む。

ダミートランジスタＤＴ２の上部電極層４Ｄは、セレクトトランジスタＳＴＤの上部電極層４Ｓと同時に形成され、第２の電極層４Ｓとコントロールゲート電極４とは、実質的に同じ材料からなり、実質的に同じ膜厚を有する。

ダミートランジスタＤＴ２のドレインとしての拡散層５Ｓを介して、ダミートランジスタＤＴ２の電流経路がビット線コンタクトＣＢ及びビット線ＢＬに接続される。ダミートランジスタＤＴ２の電流経路を介して、セレクトトランジスタＳＴＤの電流経路が、ビット線コンタクトＣＢ及びビット線ＢＬに接続されている。

セレクトトランジスタＳＴＤ及びダミートランジスタＤＴ２がオンされた時、セレクトトランジスタＳＴＤのゲート電極２Ｓ下方のチャネル領域（半導体基板）内に形成されるチャネルが、ダミートランジスタＤＴ２のゲート電極２Ｓ下方のチャネル領域内に形成されるチャネルに、繋がる。これによって、メモリセルユニットのドレインが、ビット線ＢＬに接続される。

セレクトトランジスタＳＴＤ及びダミートランジスタＤＴ２のゲート構造に関して、セレクトトランジスタＳＴＤとダミートランジスタＤＴ２との間で連続した下部電極層２Ｓ上方に、互いに分離された２つの上部電極層４Ｓ，４Ｄが、設けられている。

例えば、下部電極層２Ｓ上の２つの上部電極層４Ｓ，４Ｄに関して、ビット線ＢＬの延在方向に沿うセレクトトランジスタ４Ｓの上部電極層４Ｓの寸法（セレクトゲート線ＳＧＤＬの線幅）は、ダミートランジスタＤＴ２の上部電極層４Ｄの寸法（ダミー線ＤＬの線幅）より大きい。セレクトトランジスタＳＴＤの上部電極層４Ｓの寸法が大きくされることによって、セレクトゲート線ＳＧＤＬの抵抗値が低減される。

また、セレクトトランジスタ４Ｓの上部電極層４Ｓの寸法が、ダミートランジスタＤＴ２の上部電極層４Ｄの寸法より大きくされることによって、下部電極４Ｓの下方のチャネルの形成に関してセレクトトランジスタＳＴＤの駆動特性の依存度を大きくできる。この結果として、ダミー線ＤＬが、セレクトゲート線ＳＧＤＬとコンタクトプラグＢＣとの間に設けられた場合であっても、メモリセルユニットとビット線との接続の制御が、比較的容易になる。

例えば、セレクトトランジスタＳＴＤとダミートランジスタＤＴ２とで共有される下部電極層２Ｓにおいて、ビット線ＢＬの延在方向に沿う下部電極層２Ｓの寸法（ゲート長）は、例えば、１００ｎｍ〜１２０ｎｍ程度に設定される。尚、メモリセルの微細化が進むにつれて、セレクトトランジスタＳＴＤ及びダミートランジスタＤＴ２のサイズも、微細化される。

半導体基板７０上には、第１の層間絶縁膜７１が設けられる。メモリセルアレイ内において、層間絶縁膜７１は、メモリセルＭＣ、セレクトトランジスタＳＴＤ、ダミーセルＤＴ１Ａ，ＤＴ２を、覆っている。層間絶縁膜７１内に形成されたコンタクトホール内に、ビット線コンタクトＣＢが埋め込まれる。ビット線コンタクトＣＢは、半導体基板７０内の拡散層５Ｓに接続される。

拡散層５Ｓは、ビット線コンタクトＣＢを経由して、層間絶縁膜７１上の中間配線Ｍ０に接続される。中間配線Ｍ０は、第１の配線レベル内に設けられている。第２の層間絶縁膜７２が、第１の層間絶縁膜７１上に積層されている。中間配線Ｍ０は、第２の層間絶縁膜７２内に設けられている。

第３の層間絶縁膜７３が、第２の層間絶縁膜７２上に積層されている。ビット線ＢＬは、メモリセルユニットに中間配線Ｍ０及びビット線コンタクトＣＢを介して接続されるように、層間絶縁膜７３内に設けられている。

上述のように、本実施形態のフラッシュメモリにおいて、セレクトトランジスタＳＴＤの下部電極層２Ｓと上部電極層３Ｓとは、ゲート間絶縁膜３Ｓによって分離されている。

メモリセルＭＣの微細化に起因して、フローティングゲート電極２及び下部電極層２Ｓの膜厚が薄くなる。セレクトトランジスタＳＴＤの下部電極層２Ｓと上部電極層３Ｓとを電気的に接続するために、セレクトトランジスタＳＴＤのゲート間絶縁膜３Ｓ内に開口部が形成される場合、開口部の形成時に薄い下部電極層２Ｓがオーバーエッチングされ、ゲート絶縁膜１が除去される可能性がある。この場合において、フラッシュメモリが不良となり、フラッシュメモリの信頼性が低下したり、フラッシュメモリの製造歩留まりが低下したりする。

それゆえ、本実施形態のフラッシュメモリのように、セレクトトランジスタＳＴＤのゲート間絶縁膜３Ｓ内に、セレクトトランジスタＳＴＤの下部電極層２Ｓと上部電極層３Ｓとを電気的に接続するための開口部が形成されない場合がある。
このような場合、セレクトトランジスタＳＴＤの下部電極層２Ｓが、メモリセルＭＣのフローティングゲート電極２と同様の機能を有するため、セレクトトランジスタＳＴＤのフローティング状態の下部電極層２Ｓに、電荷を注入し、セレクトトランジスタＳＴＤのしきい値電圧を調整しなくてはならない。

セレクトトランジスタＳＴＤのしきい値電圧の制御は、メモリセルＭＣに対するデータの書き込みと同様に、セレクトトランジスタＳＴＤのゲート電極（上部電極層４Ｓ）に、２０Ｖ程度の書き込み電圧が印加されることによって、実行される。

セレクトトランジスタＳＴＤのしきい値電圧の制御時、ビット線コンタクトＣＢとセレクトトランジスタＳＴＤとの間のダミー線ＤＬに、１０Ｖ程度の中間電位Ｖｐａｓｓが、印加される。ダミー線ＤＬに対する中間電位が印加されることによって、ダミー線ＤＬに接続されたゲートを有するダミートランジスタＤＴ２は、オンする。

ダミー線ＤＬに１０Ｖ程度の電圧が印加されることによって、ビット線コンタクトＣＢとダミー線ＤＬとの間の電位差は１０Ｖ程度となり、２０Ｖの電位差がビット線コンタクトＣＢとセレクトゲート線ＳＧＤＬとの間に直接印加される場合に比較して、ビット線コンタクトＣＢと配線との間に印加される電位差は、小さくなる。

それゆえ、セレクトトランジスタＳＴＤに対するしきい値電圧の制御が、実行される場合において、ビット線ＢＬとセレクトゲートＳＧＤＬ線との間に設けられたダミー線ＤＬに印加される電圧が、ビット線コンタクトＣＢとセレクトゲート線ＳＧＤＬとの間の緩和電圧となることによって、ビット線コンタクトＣＢとセレクトゲート線ＳＧＤＬとの間に絶縁破壊が発生する可能性は、低減される。

尚、ダミー線ＤＬに印加される電圧は、コンタクトプラグ（ビット線コンタクト）ＣＢとセレクトゲート線ＳＧＤＬとの間の電位差を緩和でき、セレクトゲート線ＳＧＤＬとダミー線ＤＬとの間で絶縁破壊が発生しない電圧であれば、１０Ｖ以外の電圧でもよい。

セレクトトランジスタＳＴＤの書き込み時、メモリセルＭＣとセレクトトランジスタＳＴＤの間のダミーセルＤＴ１Ａに関して、そのダミーセルＤＴ１Ａのゲートに接続されたダミーワード線ＤＷＬには、１０Ｖ程度の中間電位Ｖｐａｓｓが印加される。尚、ダミーワード線ＤＷＬに印加される電圧の大きさは、ワード線ＷＬとセレクトゲート線ＳＧＤＬとの間の電位差を緩和できる電圧であれば、限定されない。

また、セレクトトランジスタＳＴＤの書き込み時、ワード線ＷＬには、０Ｖの電圧が印加され、ビット線ＢＬには、０Ｖ又は駆動電圧Ｖｄｄが印加される。但し、回路構成に応じて、セレクトトランジスタＳＴＤのしきい値電圧の制御時にワード線ＷＬに印加される電圧は、０Ｖより大きくてもよい。

例えば、フラッシュメモリの読み出し動作時、２〜３Ｖ程度の電圧で、セレクトトランジスタＳＴＤとビット線コンタクトＣＢとの間のダミートランジスタＤＴ２がオン状態になるように、ダミートランジスタＤＴ２とセレクトトランジスタＳＴＤとによって共有される下部電極層３Ｓに対する電荷の注入量が、調整されることが好ましい。また、フラッシュメモリの読み出し動作時、ダミーセルＤＴ１Ａが、４〜５Ｖ程度の電圧で駆動されるように、ダミーセルＤＴ１Ａのしきい値電圧が調整される。尚、ダミーセルＤＴ１Ａは、消去状態のしきい値にされていることが好ましい。

本実施形態のフラッシュメモリは、メモリセルユニットのビット線側のセレクトトランジスタＳＴＤとビット線コンタクトＣＢとの間に、ダミー線ＤＬ及びダミー線ＤＬに接続されたダミートランジスタＤＴ２が設けられている。

本実施形態において、下部電極層２Ｓと上部電極層４Ｓとが分離された（下部電極層２Ｓと上部電極層４Ｓとが非導通状態の）セレクトトランジスタＳＴＤのしきい値電圧の制御／調整のために、セレクトトランジスタＳＴＤのゲート電極（セレクトゲート線）２Ｓ，４Ｓに大きい電圧（例えば、２０Ｖ程度の書き込み電圧）が印加されるときに、ダミー線ＤＬ（ダミートランジスタのゲート電極４Ｄ）に、セレクトトランジスタＳＴＤのゲート電極２Ｓ，４Ｓに印加された電圧よりも小さい電圧（例えば、１０Ｖ程度の電圧）が印加される。

これによって、セレクトトランジスタＳＴＤのフローティング状態の下部電極層２Ｓに電荷を注入するためにセレクトトランジスタＳＴＤが接続されたセレクトゲート線ＳＧＤＬに大きい電圧（書き込み電圧）が印加された時に、ビット線コンタクトＣＢとセレクトトランジスタＳＴＤのゲート電極２Ｓ，４Ｓとの間に絶縁破壊が生じる可能性を低減できる。

したがって、本実施形態のフラッシュメモリによれば、セレクトトランジスタＳＴＤの下部電極層２Ｓと上部電極層４Ｓとを電気的に接続できない場合に、セレクトトランジスタＳＴＤに対する書き込みを必要とするが、書き込み時のビット線コンタクトＣＢとセレクトトランジスタＳＴＤのゲート電極４Ｓ間の電界を緩和することができる。

以上のように、本実施形態のフラッシュメモリによれば、部材間の電界を緩和することができる。

（ｂ） 製造方法
図６乃至図８を参照して、第１の実施形態の半導体メモリ（フラッシュメモリ）の製造方法について、説明する。尚、ここでは、図１乃至図５を適宜用いて、本実施形態のフラッシュメモリの製造方法について、説明する。

図６は、本実施形態のフラッシュメモリの製造方法の一工程を示す断面工程図である。図６には、フラッシュメモリの形成時におけるカラム方向に沿うメモリセルアレイの断面構造が示されている。

図６に示されるように、ウェル領域（図示せず）が形成された半導体基板７０の表面上に、メモリセル、セレクトトランジスタ及びダミートランジスタのゲート絶縁膜１Ｚが、シリコン基板に対する熱酸化処理、窒化処理、或いは、ＡＬＤ（Atomic layer Deposition）法などを用いて、形成される。

ゲート絶縁膜１上に、メモリセルの電荷蓄積層２Ｚが堆積される。メモリセルの電荷蓄積層にフローティングゲート電極が用いられる場合、ポリシリコン膜２Ｚが、電荷蓄積層として、ＣＶＤ法によって、ゲート絶縁膜１Ｚ上に堆積される。

ポリシリコン膜２Ｚ上に、ハードマスクとしてのシリコン窒化膜（図示せず）が、例えば、ＣＶＤ法によって堆積される。シリコン窒化膜は、リソグラフィー技術、液浸露光技術、或いは、側壁転写技術のような微細パターニング技術を用いて、アクティブ領域の形状に対応するように、パターニングされる。

そして、メモリセルアレイにおいて、所定の形状にパターニングされたシリコン窒化膜をマスクに用いて、ポリシリコン膜２Ｚ、酸化膜１Ｚ及び半導体基板７０が、例えば、ＲＩＥ法によって、順次エッチングされる。これによって、半導体基板７０内に、トレンチ（素子分離溝）が形成され、メモリセルアレイ内において、ライン状のアクティブ領域が形成される。アクティブ領域及び素子分離溝は、トランジスタのチャネル長方向（カラム方向）に延在する。アクティブ領域及び素子分離溝によって、ラインアンドスペースのレイアウトが、半導体基板７０のメモリセルアレイ内に形成される。

素子分離溝内に、絶縁体が埋め込まれ、素子分離絶縁膜図（図示せず）が半導体基板７０内に形成される。例えば、素子分離絶縁膜の上端の位置が、ポリシリコン膜２Ｚの上端の位置と実質的に一致するように、素子分離絶縁膜の上面がエッチングされる。

ポリシリコン膜２Ｚ上のシリコン窒化膜が、選択的に除去された後、メモリセルのゲート間絶縁膜を形成するための絶縁膜３Ｚが、例えば、ＣＶＤ法やＡＬＤ法によって、ポリシリコン膜２Ｚ及び素子分離絶縁膜上に、形成される。絶縁膜３Ｚには、シリコン酸化膜、シリコン酸化膜とシリコン窒化膜とを含む多層膜、高誘電率絶縁膜（high-k膜）の単層膜、又は、高誘電率絶縁膜を含む多層膜のいずれか１つが、用いられる。

絶縁膜３Ｚ上に、導電膜４Ｚが堆積される。導電膜４Ｚは、ポリシリコン膜からなる。導電膜４Ｚには、タングステン膜が用いられてもよい。

図７は、本実施形態のフラッシュメモリの製造方法の一工程を示す断面工程図である。図７には、フラッシュメモリの形成時におけるカラム方向に沿うメモリセルアレイの断面構造が示されている。

図７に示されるように、導電膜４Ｚ上にマスク層９０が堆積される。リソグラフィー技術、液浸露光技術、或いは、側壁転写技術などを用いて、所定のゲートパターンに対応するように、マスク層９０が、パターニングされる。マスク層９０は、メモリセルアレイ内においてロウ方向に延在する直線状のパターンを有している。パターニングされたマスク層９０に基づいて、各トランジスタのゲート電極を形成するための各膜が、ＲＩＥ法によって、順次、エッチングされる。

これによって、メモリセルＭＣのフローティングゲート電極２、ゲート間絶縁膜３及びコントロールゲート電極４（ワード線ＷＬ）が形成される。ダミーセル（ダミートランジスタ）ＤＴ１Ａのフローティングゲート電極（ダミー電極）２、ゲート間絶縁膜３及びコントロールゲート電極４（ダミーワード線ＤＷＬ）が形成される。

また、セレクトトランジスタとダミートランジスタとで共有される下部電極層２Ｓが、形成される。例えば、セレクトトランジスタＳＴの下部電極層２Ｓ上の導電膜４Ｘを、ダミートランジスタの上部電極層の部分とセレクトトランジスタの上部電極層の部分とに分割する加工は、実行されない。

形成された導電膜４，４Ａ，４Ｘをマスクに用いて、半導体基板７０内に、ソース／ドレインとしての拡散層５，５Ａ，５Ｓが、それぞれ形成される。例えば、各トランジスタのゲート電極の側面上に、側壁絶縁膜（図示せず）が形成される。

図８は、本実施形態のフラッシュメモリの製造方法の一工程を示す断面工程図である。図８には、フラッシュメモリの形成時におけるカラム方向に沿うメモリセルアレイの断面構造が示されている。

図８に示されるように、半導体基板７０上の各トランジスタのゲートパターンを覆うように、絶縁膜９１が、例えば、ＣＶＤ法によって、半導体基板７０上に堆積される。

リソグラフィー技術などによって、セレクトトランジスタＳＴＤの上部電極層４ＳとダミートランジスタＤＴ２の上部電極層４Ｄとの分離位置において、開口部ＯＰが、絶縁膜９１（又は、絶縁膜９１上のマスク層）内に、形成される。開口部ＯＰは、メモリセルアレイのロウ方向に延在する直線状のパターンを有する。

セレクトトランジスタ形成領域内のゲート間絶縁膜３Ｓをエッチングストッパとして、絶縁膜９１の開口部ＯＰのパターンに基づいて、上部電極層４Ｓ，４Ｄが、エッチングされる。

これによって、下部電極層２Ｓ上方の導電膜が２つに分割され、セレクトトランジスタＳＴＤの上部電極層４ＳとダミートランジスタＤＴ２の上部電極層４Ｄとが、それぞれ形成される。

セレクトトランジスタＳＴＤの上部電極層４ＳとダミートランジスタＤＴ２の上部電極層４Ｄとの分割は、例えば、周辺回路領域内の周辺トランジスタに対するゲート加工と、実質的に同時に実行される。

これによって、セレクトトランジスタＳＴＤとコンタクトプラグとの間に、ダミートランジスタＤＴ２が設けられ、そのダミートランジスタＤＴ２が、セレクトトランジスタＳＴＤと、下部電極層を共有する場合であっても、フラッシュメモリの製造工程が過剰に増大することを防止できる。

尚、本実施形態において、１つの下部電極層２Ｓ上に、セレクトトランジスタＳＴＤの上部電極層４ＳとダミートランジスタＤＴ２の上部電極層４Ｄとを形成する工程は、図８に示される工程に限定されず、メモリセルのゲート加工時に実行されてもよいし、他の工程で実行されてもよい。

セレクトトランジスタＳＴＤの上部電極層４ＳとダミートランジスタＤＴ２の上部電極層４Ｄとが形成された後、絶縁膜９０は、除去される。

図４に示されように、メモリセルＭＣ、セレクトトランジスタＳＴＤ及びダミートランジスタＤＴ１，ＤＴ２が覆われるように、層間絶縁膜７１が、半導体基板１０上に堆積される。

例えば、メモリセルＭＣのコントロールゲート電極（ワード線）４のように、ある方向に延在する配線（制御線）となる各トランジスタのゲート電極内に、シリサイド層が形成される場合、各トランジスタのゲート電極４，４Ａ，４Ｓ，４Ｄの上面が露出するように、層間絶縁膜７１の上部が、除去される。露出したゲート電極４，４Ａ，４Ｓ，４Ｄ上に、金属膜が堆積され、ゲート電極の上面と金属膜とに対するシリサイド処理が施される。これによって、金属膜とゲート電極の上面のポリシリコン膜とが化学反応（シリサイド反応）し、シリサイド層が形成される。尚、図８の絶縁膜９１が、層間絶縁膜として用いられてもよい。

ビット線コンタクトの形成位置において、拡散層５Ｓが露出するように、コンタクトホールが、層間絶縁膜７１内に形成される。そのコンタクトホール内に、ビット線コンタクトＣＢが埋め込まれる。

層間絶縁膜７１上に、層間絶縁膜７２及びビット線コンタクトＣＢに接続される中間配線Ｍ０が、形成される。

中間配線Ｍ０及び層間絶縁膜７２上に、ビット線ＢＬが、形成される。

以上の製造工程によって、本実施形態のフラッシュメモリが形成される。

そして、形成されたフラッシュメモリに対するパッケージ工程やテスト工程が実行された後、セレクトトランジスタのしきい値電圧を制御するためのセレクトトランジスタに対する書き込み動作（下部電極層に対する電荷の注入）が、実行される。

上述のように、セレクトゲート線ＳＧＤＬとビット線コンタクトＣＢとの間のダミー線ＤＬに、１０Ｖ程度の中間電位が、緩和電圧として、印加される。セレクトゲート線ＳＧＤＬとワード線ＷＬと間のダミーワード線ＤＷＬに、１０Ｖ程度の中間電位が、緩和電圧として、印加される。セレクトゲート線ＳＧＤＬに、２０Ｖ程度の書き込み電圧が印加される。ワード線ＷＬには、０Ｖ以上の電圧が印加される。ビット線ＢＬには、０Ｖ〜３Ｖ程度の電圧が印加される。

これによって、セレクトトランジスタＳＴＤのフローティング状態の下部電極層２Ｓに、電荷が注入され、下部電極層２Ｓと上部電極層４Ｓとが電気的に分離されたセレクトトランジスタＳＴＤのしきい値電圧が調整される。

但し、セレクトトランジスタに対する書き込み時において、各配線ＤＬ，ＤＷＬ，ＷＬ，ＳＧＤＬに印加される電圧の大きさ、及び、各配線ＤＬ，ＤＷＬ，ＷＬ，ＳＧＤＬに電圧を印加するタイミングは、フラッシュメモリの回路構成や各トランジスタの素子サイズに応じて、適宜変更してもよい。

尚、セレクトトランジスタＳＴＤの下部電極層４Ｓは、ダミートランジスタＤＴ２の下部電極層４Ｓとしても用いられている。それゆえ、ダミートランジスタＤＴ２のオン特性を考慮して、下部電極層４Ｓ内に注入される電荷量が、調整されることが好ましい。

以上のように、本実施形態のフラッシュメモリの製造方法によって、フラッシュメモリが完成する。

本実施形態の製造方法によって形成されたフラッシュメモリは、下部電極層２Ｓと上部電極層４Ｓとが分離されたセレクトトランジスタ（例えば、ドレイン側セレクトトランジスタ）ＳＴＤとコンタクトプラグ（例えば、ビット線コンタクト）ＣＢとの間に、ダミー線ＤＬ及びダミー線ＤＬに接続されたゲートを有するダミートランジスタＤＴ２が形成される。

本実施形態の製造方法において、セレクトトランジスタＳＴＤのしきい値電圧の制御時において、セレクトトランジスタＳＴＤとコンタクトプラグＣＢとの間に形成されたダミー線ＤＬ（ダミートランジスタＤＴ２のゲート電極）に、書き込み電圧より小さい電圧が印加される。

これによって、セレクトトランジスタのしきい値電圧の制御時に発生するセレクトゲート線ＳＧＤＬとビット線コンタクトＣＢとの間の大きな電位差が、緩和される。
この結果として、本実施形態の製造方法によって形成されたフラッシュメモリは、セレクトゲート線ＳＧＤＬとビット線コンタクトＣＢとの間の絶縁破壊を、抑制できる。

（２） 第２の実施形態
図９及び図１０を参照して、第２の実施形態のフラッシュメモリについて、説明する。
尚、本実施形態において、第１の実施形態で述べた構成と同じ構成に関する説明は、省略する。

図９は、本実施形態のフラッシュメモリのメモリセルアレイの内部構成を示す等価回路図である。図１０は、本実施形態のフラッシュメモリの断面構造を示す図である。

図９及び図１０に示されるように、ソース側セレクトトランジスタＳＴＳとソース線コンタクトＣＳとの間に、ダミー線ＤＬとダミー線ＤＬに接続されたゲート電極を有するダミートランジスタＤＴ２とが、設けられてもよい。

ソース側のダミートランジスタＤＴ２は、ドレイン側のダミートランジスタＤＴ２と実質的に同じ構造を有する。
ソース側のダミートランジスタＤＴ２は、ソース側セレクトトランジスタＳＴＳと共有される第１の電極層（下部電極層）２Ｓと、セレクトトランジスタＳＴＤと共有されるゲート間絶縁膜３Ｓと、ゲート間絶縁膜３Ｓを介して下部電極層２Ｓ上方に設けられた上部電極層４Ｄとを含む。ソース側のダミートランジスタＤＴ２の上部電極層４Ｄは、ソース側セレクトゲート線ＳＧＳＬとソース線コンタクトＣＳとの間に設けられている。

ソース側セレクトトランジスタＳＴＳの電流経路は、ソース側のダミートランジスタＤＴ２の電流経路を経由して、ソース線コンタクトＣＳに接続される。これによって、メモリセルユニットの一端が、ソース線ＳＬに接続される。

ドレイン側セレクトトランジスタＳＴＤと同様に、ソース側セレクトトランジスタＳＴＳの下部電極層２Ｓと上部電極層４Ｓとは、ゲート間絶縁膜３Ｓによって分離され、ソース側セレクトトランジスタＳＴＳの下部電極層２Ｓは、フローティング状態になっている。そのため、ソース側セレクトトランジスタＳＴＳのしきい値電圧を制御するために、ソース側セレクトトランジスタＳＴＳに対する書き込み動作が、ドレイン側セレクトトランジスタと実質的に同じ動作で、実行される。

本実施形態のように、ソース側セレクトトランジスタＳＴＳとソース線コンタクトＣＳとの間の領域に、ダミートランジスタＤＴ２及びダミー線ＤＬが設けられる。これによって、ソース側セレクトトランジスタＳＴＳに対する書き込み動作（しきい値電圧の制御）時に、ダミー線ＤＬに緩和電圧（例えば、１０Ｖ程度）が印加され、書き込み電圧の印加に起因するソース側セレクトトランジスタＳＴＳとソース線コンタクトＣＳとの間における絶縁破壊を、抑制できる。

図１１は、本実施形態のフラッシュメモリの変形例を示す図である。
図９及び図１０に示される例では、ビット線コンタクトＣＢとドレイン側セレクトトランジスタＳＴＤとの間、及び、ソース線コンタクトＣＳとソース側セレクトトランジスタＳＴＳとの間の両方に、ダミートランジスタＤＴ２及びダミー線ＤＬが設けられている。
但し、図１１に示されるように、ソース線コンタクトＣＳとソース側セレクトトランジスタＳＴＳとの間のみに、ダミートランジスタＤＴ２が設けられてもよい。

以上のように、第２の実施形態のフラッシュメモリによれば、セレクトトランジスタに対する書き込み時のソース線コンタクトＣＳとセレクトトランジスタのゲート電極４Ｓ間の電界を緩和することができる。

（３） 変形例
図１２及び図１３を参照して、実施形態のフラッシュメモリの変形例について、説明する。尚、本変形例において、第１及び第２の実施形態で述べた構成と同じ構成に関する説明は、省略する。

図１２は、実施形態のフラッシュメモリの変形例の断面構造を示す図である。

図１２に示されるように、ダミートランジスタＤＴ２は、コンタクト側の下部電極層２Ｓの側面を覆うように、上部電極４Ｙの側面に接続された導電層４０が、設けられてもよい。導電層４０と下部電極層２Ｓとの間には、側壁絶縁膜４１が設けられている。

これによって、下部電極２ＳとコンタクトＣＢ間の電界緩和も図ることができるため、書き込み時におけるセレクトトランジスタＳＴＤに印加できる電圧を上げることができ、フラッシュメモリの設計の自由度を向上できる。

但し、ダミートランジスタＤＴ２の上部電極層４Ｓと下部電極層２Ｓとの間の対向面積は大きくなってしまうため、本来セレクトトランジスタＳＴＤの電流を制御する上部電極４Ｄの影響が小さくなってしまう。そのため、ダミートランジスタＤＴ２の対向面積が小さくなるように、ダミー線ＤＬ（上部電極層４Ｙ）の幅を狭くするなど、ダミーセルの構造を工夫することが好ましい。

例えば、図１２のダミー線ＤＬ及びダミートランジスタＤＴ２の構造は、以下のように形成される。図８に示される工程において、ダミー線となる部分の導電膜４Ｄが除去されるように、開口部ＯＰが形成される。上部電極４Ｓ及び下部電極２Ｓの側面上に、側壁絶縁膜が形成された後、ダミー線となる導電膜が、開口部内においてゲート間絶縁膜３Ｓ上及び側壁絶縁膜上に形成される。

また、セレクトトランジスタＳＴＤの上部電極層４Ｓと下部電極層２Ｓとの間におけるゲート間絶縁膜３Ｓの膜厚を、ダミートランジスタＤＴ２の上部電極層４Ｄと下部電極層２Ｓとの間におけるゲート間絶縁膜３Ｓの膜厚より薄くしてもよい。

これによって、セレクトトランジスタＳＴＤにおける上部電極層４Ｓと下部電極層２Ｓとの間のカップリング比を向上できる。この場合、セレクトトランジスタＳＴＤの上部電極層４Ｓと下部電極層２Ｓとの間におけるゲート間絶縁膜３Ｓの膜厚は、メモリセルＭＣのコントロールゲート電極４とフローティングゲート電極２との間のゲート間絶縁膜３の膜厚よりも薄い。

例えば、ゲート間絶縁膜が堆積された直後に、セレクトトランジスタ形成領域内のゲート間絶縁膜が、エッチングによって、選択的に薄くされる。

図１３は、図１２とは異なる本実施形態のフラッシュメモリの変形例を示している。

図１３に示されるように、ダミートランジスタＤＴ２ＺとセレクトトランジスタＳＴＤとの下部電極層は、ダミートランジスタＤＴ２Ｚ及びセレクトトランジスタＳＴＤごとに、設けられてもよい。ダミートランジスタＤＴ２Ｚの下部電極層２Ｄは、セレクトトランジスタＳＴＤの下部電極層２Ｓから、電気的に分離される。

例えば、ダミートランジスタＤＴ２は、セレクトトランジスタＳＴＤの下部電極２Ｓから独立した下部電極層２Ｄを、ダミー線ＤＬとしての上部電極層４Ｄの下方に有している。

この場合、ダミートランジスタＤＴ２Ｚのしきい値状態を、メモリセルＭＣの消去状態と同じ状態に設定できる。それゆえ、フラッシュメモリの動作時におけるダミー線ＤＬの電位制御を簡素化できる。

尚、変形例において、メモリセルユニットのドレイン側（ビット線コンタクト側）のセレクトトランジスタＳＴＤ、ダミー線ＤＬ及びダミートランジスタＤＴ２の構造を例示しているが、メモリセルユニットのソース側（ソース線コンタクト側）のセレクトトランジスタＳＴＳ、ダミー線ＤＬ及びダミートランジスタＤＴ２の構造に、図１２及び図１３を用いて説明した構造が適用されてもよい。

本変形例で示される半導体メモリは、第１及び第２の実施形態と同様に、書き込み時のビット線コンタクトＣＢとセレクトトランジスタのゲート電極４Ｓ間の電界を緩和することができる。

［その他］
本実施形態において、半導体メモリとして、ＮＡＮＤ型フラッシュメモリを例示したが、本実施形態は、例えば、ＮＯＲ型又はＡＮＤ型フラッシュメモリのような、ＮＡＮＤ型フラッシュメモリ以外のフラッシュメモリに、用いられてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１００：メモリセルアレイ、ＭＣ：メモリセル、ＳＴＤ，ＳＴＳ：セレクトトランジスタ、ＤＴ１Ａ，ＤＴ１Ｂ，ＤＴ２：ダミートランジスタ、ＷＬ：ワード線、ＤＬ：ダミー線、ＤＷＬ：ダミーワード線、ＣＢ，ＣＳ：コンタクトプラグ。

Claims (6)

1. 半導体基板内に設けられ、前記半導体基板表面に対して平行方向において第１の方向に延在するアクティブ領域と、
   前記第１の方向に延在するビット線と、
   前記アクティブ領域の一端上に設けられ、前記ビット線を前記アクティブ領域に接続する第１のプラグと、
   前記アクティブ領域内に設けられ、前記アクティブ領域上の第１のゲート絶縁膜と、前記第１のゲート絶縁膜上の電荷蓄積層と、前記電荷蓄積層上の第１の絶縁膜と、前記第１の絶縁膜上のコントロールゲート電極とを含むメモリセルと、
   前記アクティブ領域内における前記第１のプラグと前記メモリセルとの間の領域内に設けられ、前記アクティブ領域上の第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられたフローティング状態の第１の電極層と、前記第１の電極層上の第２の絶縁膜と、前記第２の絶縁膜上に設けられ、前記第１の電極層から電気的に分離されている第２の電極層とを含む第１のセレクトトランジスタと、
   前記第１のプラグと前記第１のセレクトトランジスタの前記第２の電極層との間において、前記第２の絶縁膜を介して前記第１の電極層上に設けられ、前記第１の方向において前記第２の電極層の寸法より小さい寸法を有する第１の配線と、
   を具備し、
   前記第１のセレクトトランジスタに対する書き込み動作時において前記第１の配線に印加される電圧は、前記第２の電極層に印加される電圧より小さい、
   ことを特徴とする半導体メモリ。
2. 半導体基板内に設けられ、前記半導体基板表面に対して平行方向において第１の方向に延在するアクティブ領域と、
   前記第１の方向に延在するビット線と、
   前記アクティブ領域上に設けられ、前記ビット線を前記アクティブ領域に接続する第１のプラグと、
   前記アクティブ領域上の第１のゲート絶縁膜と、前記第１のゲート絶縁膜上の電荷蓄積層と、前記電荷蓄積層上の第１の絶縁膜と、前記第１の絶縁膜上のコントロールゲート電極とを含むメモリセルと、
   前記アクティブ領域における前記第１のプラグと前記メモリセルとの間の領域内に設けられ、前記アクティブ領域上の第２のゲート絶縁膜と、前記第２のゲート絶縁膜上の第１の電極層と、前記第１の電極層上の第２の絶縁膜と、前記第２の絶縁膜上の第２の電極層とを含む第１のセレクトトランジスタと、
   前記第１のプラグと前記第１のセレクトトランジスタの前記第２の電極層との間において、前記第２の絶縁膜を介して前記第１の電極層上に設けられる第１の配線と、
   を具備し、
   前記第１のセレクトトランジスタに対する書き込み動作時に前記第１の配線に印加される電圧は、前記第２の電極層に印加される電圧より小さい、
   ことを特徴とする半導体メモリ。
3. 前記第１の電極層は、前記第２の電極層から電気的に分離され、
   前記第１の電極層は、フローティング状態である、
   ことを特徴とする請求項２に記載の半導体メモリ。
4. 前記第１の方向における前記第２の電極層の寸法は、前記第１の方向における前記第１の配線の寸法より大きい、
   ことを特徴とする請求項２又は３に記載の半導体メモリ。
5. 前記第２の電極層及び第１の配線は、前記第１の電極層上において、前記第１の方向に沿って互いに隣り合い、
   前記第２の電極層及び第１の配線は、前記半導体基板表面に対して平行方向において前記第１の方向と交差する第２の方向に延在する、
   ことを特徴とする請求項２乃至４のいずれか１項に記載の半導体メモリ。
6. 前記アクティブ領域上に前記メモリセルを挟んで前記第１のプラグの反対側に設けられ、ソース線を前記アクティブ領域に接続する第２のプラグと、
   前記アクティブ領域内における前記第２のプラグと前記メモリセルとの間の領域内に設けられ、前記アクティブ領域上の第３のゲート絶縁膜と、前記第３のゲート絶縁膜上の第３の電極層と、前記第３の電極層上の第３の絶縁膜と、前記第３の絶縁膜上の第４の電極層とを含む第２のセレクトトランジスタと、
   前記第２のプラグと前記第２のセレクトトランジスタの前記第４の電極層との間において、前記第３の絶縁膜を介して前記第３の電極層上に設けられる第２の配線と、
   をさらに具備し、
   前記第２のセレクトトランジスタに対する書き込み動作時に前記第２の配線に印加される電圧は、前記第４の電極層に印加される電圧より小さい、
   ことを特徴とする請求項２乃至５のいずれか１項に記載の半導体メモリ。

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