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TWI860053B - 半導體記憶裝置 - Google Patents

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TWI860053B
TWI860053B TW112131522A TW112131522A TWI860053B TW I860053 B TWI860053 B TW I860053B TW 112131522 A TW112131522 A TW 112131522A TW 112131522 A TW112131522 A TW 112131522A TW I860053 B TWI860053 B TW I860053B
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TW
Taiwan
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TW112131522A
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English (en)
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TW202415228A (zh
Inventor
佐藤聡観
海野正樹
Original Assignee
日商鎧俠股份有限公司
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Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
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Abstract

本發明提供一種能夠高積體化之半導體記憶裝置。 本發明之半導體記憶裝置具備：複數個感測放大器區域；第1配線層，其包含與複數個半導體層電性連接之複數個位元線；及第2配線層，其包含將複數個感測放大器區域與複數個位元線分別電性連接之複數個第1配線。半導體基板具備沿第2方向排列之第1區域及第2區域。從第1方向觀察時，於第1區域中之與一部分感測放大器區域重疊之位置，分別各設置有n1個沿第3方向排列之第1配線，從第1方向觀察時，於第2區域中之與一部分感測放大器區域重疊之位置，分別各設置有n2個沿第3方向排列之第1配線。

Description

半導體記憶裝置
本實施方式係關於一種半導體記憶裝置。
已知一種半導體記憶裝置，其具備：基板；複數個導電層，其等沿與該基板之表面交叉之方向排列；半導體層，其與上述複數個導電層對向；及閘極絕緣層，其設置於導電層與半導體層之間。閘極絕緣層例如具備氮化矽(SiN)等絕緣性之電荷蓄積層或浮動閘極等導電性之電荷蓄積層等能夠記憶資料之記憶體部。
本發明提供一種能夠高積體化之半導體記憶裝置。
一實施方式之半導體記憶裝置具備：半導體基板；複數個導電層，其等沿與半導體基板之表面交叉之第1方向排列；複數個半導體層，其等在第1方向上延伸，與複數個導電層對向；第1配線層，其設置於半導體基板與複數個半導體層之間，包含複數個位元線，該等複數個位元線與複數個半導體層電性連接，沿與第1方向交叉之第2方向排列，且在與第1方向及第2方向交叉之第3方向上延伸；複數個感測放大器區域，其等設置於半導體基板上；及第2配線層，其設置於半導體基板與第1配線層之間，包含將複數個感測放大器區域與複數個位元線分別電性連接之複數個第1配線。半導體基板具備沿第2方向排列之第1區域及第2區域。從第1方向觀察時，於第1區域中之與一部分感測放大器區域重疊之位置，分別各設置有n1個(n1為2以上之整數)沿第3方向排列之第1配線，從第1方向觀察時，於第2區域中之與一部分感測放大器區域重疊之位置，分別各設置有n2個(n2為2以上之不同於n1之整數)沿第3方向排列之第1配線。
其次，參照圖式來詳細說明實施方式之半導體記憶裝置。再者，以下實施方式僅為一例，並非意圖限定本發明。又，以下圖式為模式圖，為了方便說明，有時會省略一部分構成等。又，對複數個實施方式中共通之部分標註相同之符號，有時省略說明。
又，本說明書中提及「半導體記憶裝置」時，有時意指記憶體晶粒，亦有時意指記憶體晶片、記憶卡、SSD(Solid State Drive，固態硬碟)等包含控制器晶粒之記憶體系統。進而，亦有時意指智慧型手機、平板終端、個人電腦等包含主電腦之構成。
又，本說明書中，提及第1構成「電性連接」於第2構成時，可為第1構成直接連接於第2構成，亦可為第1構成經由配線、半導體構件或電晶體等連接於第2構成。例如當將3個電晶體串聯連接時，即便第2個電晶體處於斷開(OFF)狀態，第1個電晶體亦可「電性連接」於第3個電晶體。
又，本說明書中，提及第1構成「連接於」第2構成及第3構成「之間」時，有時意指第1構成、第2構成及第3構成串聯連接，且第2構成經由第1構成連接於第3構成。
又，本說明書中，提及電路等使2個配線等「導通」時，例如有時意指該電路等包含電晶體等，該電晶體等設置於2個配線之間之電流路徑，且該電晶體等成為接通(ON)狀態。
又，本說明書中，將與基板之上表面平行之規定之方向稱為X方向，將與基板之上表面平行且與X方向垂直之方向稱為Y方向，將與基板之上表面垂直之方向稱為Z方向。
又，本說明書中，有時將沿著規定之面之方向稱為第1方向，將沿著該規定之面與第1方向交叉之方向稱為第2方向，將與該規定之面交叉之方向稱為第3方向。該等第1方向、第2方向及第3方向可與X方向、Y方向及Z方向中之任一方向對應，亦可不與X方向、Y方向及Z方向中之任一方向對應。
又，本說明書中，「上」或「下」等表述以基板為基準。例如，將沿著上述Z方向離開基板之方向稱為上，將沿著Z方向接近基板之方向稱為下。又，關於某構成，提及下表面或下端時，意指該構成之基板側之面或端部，提及上表面或上端時，意指該構成之與基板為相反側之面或端部。又，將與X方向或Y方向交叉之面稱為側面等。
又，本說明書中，關於構成、構件等，提及規定方向之「寬度」、「長度」或「厚度」等時，意指利用SEM(Scanning electron microscopy，掃描電子顯微鏡)或TEM(Transmission electron microscopy，穿透式電子顯微鏡)等觀察到之截面等之寬度、長度或厚度等。
[第1實施方式] [記憶體晶粒MD之電路構成] 圖1係表示記憶體晶粒MD之一部分構成之模式性電路圖。如圖1所示，記憶體晶粒MD具備記憶胞陣列MCA及周邊電路PC。如圖1所示，記憶胞陣列MCA具備複數個記憶體區塊BLK。該等複數個記憶體區塊BLK分別具備複數個串組件SU。該等複數個串組件SU分別具備複數個記憶體串MS。該等複數個記憶體串MS之一端分別經由位元線BL連接於周邊電路PC。又，該等複數個記憶體串MS之另一端分別經由共通之源極線SL連接於周邊電路PC。
記憶體串MS具備汲極側選擇電晶體STD、複數個記憶胞MC(記憶電晶體)及源極側選擇電晶體STS。汲極側選擇電晶體STD、複數個記憶胞MC及源極側選擇電晶體STS串聯連接於位元線BL與源極線SL之間。以下，有時將汲極側選擇電晶體STD及源極側選擇電晶體STS簡稱為選擇電晶體(STD、STS)。
記憶胞MC為場效型電晶體。記憶胞MC具備半導體層、閘極絕緣膜及閘極電極。半導體層作為通道區域發揮功能。閘極絕緣膜包含電荷蓄積膜。記憶胞MC之閾值電壓根據電荷蓄積膜中之電荷量而發生變化。記憶胞MC記憶1位元或多位元之資料。再者，於1個記憶體串MS所對應之複數個記憶胞MC之閘極電極分別連接有字元線WL。該等字元線WL分別共通連接於1個記憶體區塊BLK中之所有記憶體串MS。
選擇電晶體(STD、STS)為場效型電晶體。選擇電晶體(STD、STS)具備半導體層、閘極絕緣膜及閘極電極。半導體層作為通道區域發揮功能。閘極絕緣膜亦可包含電荷蓄積層。於選擇電晶體(STD、STS)之閘極電極分別連接有選擇閘極線(SGD、SGS)。1個汲極側選擇閘極線SGD共通連接於1個串組件SU中之所有記憶體串MS。1個源極側選擇閘極線SGS共通連接於1個記憶體區塊BLK中之所有記憶體串MS。
圖2係表示周邊電路PC之一部分構成之模式性電路圖。例如如圖2所示，周邊電路PC具備列控制電路RowC。列控制電路RowC具備複數個區塊解碼組件blkd、及區塊解碼器BLKD。
複數個區塊解碼組件blkd對應於記憶胞陣列MCA中之複數個記憶體區塊BLK。區塊解碼組件blkd具備複數個字元線開關WLSW。複數個字元線開關WLSW對應於記憶體區塊BLK中之複數個字元線WL。字元線開關WLSW例如為場效型NMOS(N-channel metal oxide semiconductor，N型金氧半導體)電晶體。字元線開關WLSW之汲極電極連接於字元線WL。字元線開關WLSW之源極電極連接於配線CG。配線CG連接於列控制電路RowC中之所有區塊解碼組件blkd。字元線開關WLSW之閘極電極連接於信號供給線BLKSEL。信號供給線BLKSEL對應於所有區塊解碼組件blkd設置有複數個。又，信號供給線BLKSEL連接於區塊解碼組件blkd中之所有字元線開關WLSW。
區塊解碼器BLKD於讀出動作或寫入動作時，將區塊位址解碼。又，根據已解碼之區塊位址，將複數個信號供給線BLKSEL中之一個設為“H”狀態，將其餘之信號供給線BLKSEL設為“L”狀態。
圖3係表示周邊電路PC之一部分構成之模式性電路圖。例如如圖3所示，周邊電路PC具備行控制電路ColC。行控制電路ColC具備：開關電晶體BLS、BLBIAS，其等連接於位元線BL；感測放大器電路SADL，其經由開關電晶體BLS連接於位元線BL；及鎖存電路XDL，其連接於感測放大器電路SADL。
開關電晶體BLS、BLBIAS例如為場效型NMOS電晶體。開關電晶體BLS、BLBIAS之汲極電極連接於位元線BL。開關電晶體BLS之源極電極連接於感測放大器電路SADL。開關電晶體BLBIAS之源極電極連接於未圖示之電壓供給線。
感測放大器電路SADL具備感測電路、鎖存電路及電壓傳輸電路。感測電路具備感測電晶體及資料配線。感測電晶體之閘極電極電性連接於位元線BL。感測電晶體之汲極電極連接於資料配線。感測電晶體根據位元線BL之電壓或電流而成為接通狀態。資料配線根據感測電晶體之接通/斷開狀態而充電或放電。鎖存電路根據資料配線之電壓而鎖存資料“1”或“0”。電壓傳輸電路根據鎖存電路中鎖存之資料而使位元線BL與2個電壓供給線之任一個導通。
鎖存電路XDL經由配線DBUS電性連接於感測放大器電路SADL內之資料配線。鎖存電路XDL中所包含之資料依次被傳輸至感測放大器電路SADL或未圖示之輸入輸出控制電路。
[記憶體晶粒MD之構造] 圖4係表示本實施方式之半導體記憶裝置之構成例之模式性分解立體圖。如圖4所示，記憶體晶粒MD具備記憶胞陣列MCA側之晶片C M及周邊電路PC側之晶片C P。
於晶片C M之上表面，設置有能夠與未圖示之接合線連接之複數個外部焊墊電極P X。又，於晶片C M之下表面，設置有複數個貼合電極P I1。又，於晶片C P之上表面，設置有複數個貼合電極P I2。以下，對於晶片C M，將設置有複數個貼合電極P I1之面稱為正面，將設置有複數個外部焊墊電極P X之面稱為背面。又，對於晶片C P，將設置有複數個貼合電極P I2之面稱為正面，將正面之相反側之面稱為背面。於圖示之例中為晶片C P之正面設置於較晶片C P之背面更靠上方，晶片C M之背面設置於較晶片C M之正面更靠上方。
晶片C M及晶片C P以晶片C M之正面與晶片C P之正面對向之方式配置。複數個貼合電極P I1分別對應於複數個貼合電極P I2而設置，配置於能夠與複數個貼合電極P I2貼合之位置。貼合電極P I1與貼合電極P I2作為用於將晶片C M與晶片C P貼合且使其等電性導通之貼合電極發揮功能。
再者，於圖4之例中，晶片C M之角部a1、a2、a3、a4分別與晶片C P之角部b1、b2、b3、b4對應。
圖5係表示晶片C M之構成例之模式性仰視圖。圖5中，省略了貼合電極P I1等之一部分構成。圖6及圖7係表示記憶體晶粒MD之一部分構成之模式性剖視圖。圖8係表示晶片C M之一部分構成之模式性仰視圖。圖8中，於左側區域示出字元線WL之位置處之XY截面，於右側區域示出汲極側選擇閘極線SGD之位置處之XY截面。再者，於圖8之右側區域中，為了表現出半導體層120與位元線BL之連接部分，亦示出通孔接觸電極ch、Vy、及位元線BL。於圖8之左側區域中，亦設置有通孔接觸電極ch、Vy、及位元線BL。圖9係表示晶片C M之一部分構成之模式性剖視圖。圖9示出YZ截面，於觀察半導體層120之沿著中心軸之除YZ截面以外之截面(例如，XZ截面)時，亦觀察到與圖9相同之構造。圖10係表示耦接(hook up)區域R HU1、R HU2之構成例之模式性俯視圖。圖11係表示晶片C P之構成例之模式性俯視圖。圖11中，省略了貼合電極P I2等之一部分構成。圖12係將圖11之行控制電路區域R CC放大表示之模式性俯視圖。圖13係將圖12之C部分放大表示之模式性俯視圖。圖13中，模式性地示出感測放大器SA之構成例。
[晶片C M之構造] 圖5之例中，晶片C M具備沿X方向排列之2個記憶平面MP。又，該等兩個記憶平面MP分別具備沿X方向排列之2個區域R1、R2。區域R1係X方向負側之區域，區域R2係X方向正側之區域。該等兩個區域R1、R2分別具備沿Y方向排列之複數個記憶體區塊BLK。
圖5之例中，區域R1之複數個記憶體區塊BLK分別具備：設置於X方向負側之X方向之寬度較大之記憶孔區域R MH11、設置於X方向正側之X方向之寬度較小之記憶孔區域R MH12、及設置於2個記憶孔區域R MH11、R MH12之間之耦接區域R HU1。又，區域R2之複數個記憶體區塊BLK分別具備：設置於X方向正側之X方向之寬度較大之記憶孔區域R MH21、設置於X方向負側之X方向之寬度較小之記憶孔區域R MH22、及設置於2個記憶孔區域R MH21、R MH22之間之耦接區域R HU2。又，晶片C M具備設置於較2個記憶平面MP更靠Y方向之一端側之周邊區域R P。
如此，區域R1中之記憶孔區域R MH11、R MH12及耦接區域R HU1、與區域R2中之記憶孔區域R MH21、R MH22及耦接區域R HU2以區域R1及區域R2之分界為中心呈線對稱。
再者，有時將記憶孔區域R MH11、R MH12稱為“第1記憶區域”“第2記憶區域”。
例如如圖6所示，晶片C M具備：基體層L SB；記憶胞陣列層L MCA，其設置於基體層L SB之下方；通孔接觸電極層CH，其設置於記憶胞陣列層L MCA之下方；複數個配線層M0、M1，其等設置於通孔接觸電極層CH之下方；及晶片貼合電極層MB，其設置於配線層M0、M1之下方。
[晶片C M之基體層L SB之構造] 例如如圖6所示，基體層L SB具備：導電層100，其設置於記憶胞陣列層L MCA之上表面；絕緣層111，其設置於導電層100之上表面；背面配線層MA，其設置於絕緣層111之上表面；及絕緣層102，其設置於背面配線層MA之上表面。
導電層100例如可包含注入了磷(P)等N型雜質或硼(B)等P型雜質之矽(Si)等半導體層，亦可包含鎢(W)等金屬，還可包含矽化鎢(WSi)等矽化物。
導電層100作為源極線SL(圖1)之一部分發揮功能。導電層100對應於2個記憶平面MP(圖5)設置有2個。於記憶平面MP之X方向及Y方向之端部，設置有不包含導電層100之區域VZ。
絕緣層111例如包含氧化矽(SiO 2)等。
背面配線層MA包含複數個配線ma。該等複數個配線ma例如亦可包含鋁(Al)等。
複數個配線ma中之一部分作為源極線SL(圖1)之一部分發揮功能。該配線ma對應於2個記憶平面MP(圖5)設置有2個。該配線ma分別電性連接於導電層100。
又，複數個配線ma中之一部分作為外部焊墊電極P X發揮功能。該配線ma設置於周邊區域R P。該配線ma於不包含導電層100之區域VZ中連接於記憶胞陣列層L MCA中之通孔接觸電極CC。又，配線ma之一部分經由設置於絕緣層102之開口TV露出至記憶體晶粒MD之外部。
絕緣層102例如為由聚醯亞胺等絕緣材料構成之鈍化層。
[晶片C M之記憶胞陣列層L MCA之記憶孔區域R MH之構造] 如參照圖5所作說明，於記憶胞陣列層L MCA，設置有沿Y方向排列之複數個記憶體區塊BLK。如圖6所示，於Y方向上相鄰之2個記憶體區塊BLK之間，設置有氧化矽(SiO 2)等區塊間絕緣層ST。
例如如圖6所示，記憶體區塊BLK具備沿Z方向排列之複數個導電層110、及於Z方向上延伸之複數個半導體層120。又，如圖9所示，於複數個導電層110與複數個半導體層120之間，分別設置有閘極絕緣膜130。
導電層110具備於X方向上延伸之大致板狀之形狀。導電層110亦可包含氮化鈦(TiN)等障壁導電膜與鎢(W)、鉬(Mo)等金屬膜之積層膜等。又，導電層110例如亦可包含含有磷(P)或硼(B)等雜質之多晶矽等。於沿Z方向排列之複數個導電層110之間，設置有氧化矽(SiO 2)等層間絕緣層111。
複數個導電層110中位於最上層之一個或複數個導電層110作為源極側選擇電晶體STS(圖1)之閘極電極及源極側選擇閘極線SGS發揮功能(參照圖6)。該等複數個導電層110於每個記憶體區塊BLK中電性獨立。
又，位於較上述導電層110靠下方之複數個導電層110作為記憶胞MC(圖1)之閘極電極及字元線WL發揮功能。該等複數個導電層110於每個記憶體區塊BLK中分別電性獨立。
又，位於較上述導電層110更靠下方之一個或複數個導電層110作為汲極側選擇電晶體STD之閘極電極及汲極側選擇閘極線SGD發揮功能。例如如圖8所示，該等複數個導電層110之Y方向之寬度Y SGD小於作為字元線WL發揮功能之導電層110之Y方向之寬度Y WL。又，於Y方向上相鄰之2個導電層110之間，設置有氧化矽(SiO 2)等絕緣層SHE。
例如如圖8所示，半導體層120以規定之圖案排列於X方向及Y方向上。半導體層120分別作為1個記憶體串MS(圖1)中所包含之複數個記憶胞MC及選擇電晶體(STD、STS)之通道區域發揮功能。半導體層120例如包含多晶矽(Si)等。半導體層120具有大致圓筒狀之形狀，於中心部分設置有氧化矽等絕緣層125。半導體層120之外周面分別被複數個導電層110包圍，且與該等複數個導電層110對向。
又，於半導體層120之上端，設置有未圖示之雜質區域。該雜質區域連接於上述導電層100(參照圖6)。該雜質區域例如包含磷(P)等N型雜質或硼(B)等P型雜質。
又，於半導體層120之下端，設置有未圖示之雜質區域。該雜質區域經由通孔接觸電極ch及通孔接觸電極Vy連接於位元線BL。該雜質區域例如包含磷(P)等N型雜質。
例如如圖8所示，閘極絕緣膜130具有覆蓋半導體層120之外周面之大致圓筒狀之形狀。例如如圖9所示，閘極絕緣膜130具備積層於半導體層120與導電層110之間之隧道絕緣膜131、電荷蓄積膜132及阻擋絕緣膜133。隧道絕緣膜131及阻擋絕緣膜133例如包含氧化矽(SiO 2)、氮氧化矽(SiON)等。電荷蓄積膜132例如包含氮化矽(SiN)等能夠蓄積電荷之膜。隧道絕緣膜131、電荷蓄積膜132及阻擋絕緣膜133具有大致圓筒狀之形狀，沿著除半導體層120與導電層100之接觸部以外之半導體層120之外周面於Z方向上延伸。
再者，圖9中示出閘極絕緣膜130具備氮化矽等電荷蓄積膜132之例。然而，閘極絕緣膜130例如亦可具備包含N型或P型雜質之多晶矽等浮動閘極。
[晶片C M之記憶胞陣列層L MCA之耦接區域R HU1之構造] 如圖7所示，於耦接區域R HU1，設置有複數個通孔接觸電極CC。該等複數個通孔接觸電極CC分別於Z方向上延伸，在上端連接於導電層110(WL、SGD、SGS)。通孔接觸電極CC例如亦可包含氮化鈦(TiN)等障壁導電膜與鎢(W)等金屬膜之積層膜等。又，於通孔接觸電極CC之外周面，設置有氧化矽(SiO 2)等絕緣層103。藉此，通孔接觸電極CC與它周圍之複數個導電層110絕緣。
如圖10所示，區域R1之耦接區域R HU1設置於記憶孔區域R MH11、R MH12之間，區域R2之耦接區域R HU2設置於記憶孔區域R MH21、R MH22之間。於記憶孔區域R MH11、R MH12、R MH21、R MH22中，將從Y方向負側數起之第1個～第12個記憶體區塊BLK設為記憶體區塊BLK(1)～BLK(12)。
區域R1之耦接區域R HU1對應於記憶體區塊BLK(1)～BLK(12)，被劃分為小區域R HU(N1)～R HU(N12)。又，區域R2之耦接區域R HU2對應於記憶體區塊BLK(1)～BLK(12)，被劃分為小區域R HU(P1)～R HU(P12)。
於第偶數個小區域R HU(N2)、R HU(N4)、R HU(N6)、R HU(N8)、R HU(N10)、R HU(N12)，沿Y方向排列之3個通孔接觸電極CC之行在X方向上排列有複數個。又，於第奇數個小區域R HU(P1)、R HU(P3)、R HU(P5)、R HU(P7)、R HU(P9)、R HU(P11)，沿Y方向排列之3個通孔接觸電極CC之行在X方向上排列有複數個。
小區域R HU(P1)之複數個通孔接觸電極CC與記憶體區塊BLK(1)中之各層導電層110連接。小區域R HU(N2)之複數個通孔接觸電極CC與記憶體區塊BLK(2)中之各層導電層110連接。小區域R HU(P3)之複數個通孔接觸電極CC與記憶體區塊BLK(3)中之各層導電層110連接。小區域R HU(N4)之複數個通孔接觸電極CC與記憶體區塊BLK(4)中之各層導電層110連接。小區域R HU(P5)之複數個通孔接觸電極CC與記憶體區塊BLK(5)中之各層導電層110連接。小區域R HU(N6)之複數個通孔接觸電極CC與記憶體區塊BLK(6)中之各層導電層110連接。
小區域R HU(P7)之複數個通孔接觸電極CC與記憶體區塊BLK(7)中之各層導電層110連接。小區域R HU(N8)之複數個通孔接觸電極CC與記憶體區塊BLK(8)中之各層導電層110連接。小區域R HU(P9)之複數個通孔接觸電極CC與記憶體區塊BLK(9)中之各層導電層110連接。小區域R HU(N10)之複數個通孔接觸電極CC與記憶體區塊BLK(10)中之各層導電層110連接。小區域R HU(P11)之複數個通孔接觸電極CC與記憶體區塊BLK(11)中之各層導電層110連接。小區域R HU(N12)之複數個通孔接觸電極CC與記憶體區塊BLK(12)中之各層導電層110連接。
再者，有時將記憶體區塊BLK之Y方向之長度稱為“BLK間距(pitch)”。
[晶片C M之記憶胞陣列層L MCA之周邊區域R P之構造] 於周邊區域R P，例如如圖6所示，對應於外部焊墊電極P X，設置有複數個通孔接觸電極CC。該等複數個通孔接觸電極CC於上端連接於外部焊墊電極P X。
[通孔接觸電極層CH之構造] 通孔接觸電極層CH中所包含之複數個通孔接觸電極ch例如電性連接於記憶胞陣列層L MCA中之構成及晶片C P中之構成之至少一者。
通孔接觸電極層CH包含複數個通孔接觸電極ch作為複數個配線。該等複數個通孔接觸電極ch例如亦可包含氮化鈦(TiN)等障壁導電膜與鎢(W)等金屬膜之積層膜等。通孔接觸電極ch對應於複數個半導體層120而設置，連接於複數個半導體層120之下端。
[晶片C M之配線層M0、M1之構造] 配線層M0、M1中所包含之複數個配線例如電性連接於記憶胞陣列層L MCA中之構成及晶片C P中之構成之至少一者。
配線層M0包含複數個配線m0。該等複數個配線m0例如亦可包含氮化鈦(TiN)等障壁導電膜與銅(Cu)等金屬膜之積層膜等。再者，複數個配線m0中之一部分作為位元線BL發揮功能。例如如圖8所示，位元線BL沿X方向排列且於Y方向上延伸。
例如如圖6所示，配線層M1包含複數個配線m1、m1a。該等複數個配線m1、m1a例如亦可包含氮化鈦(TiN)等障壁導電膜與鎢(W)等金屬膜之積層膜等。再者，關於配線層M1中之配線圖案將於下文進行敍述。
[晶片貼合電極層MB之構造] 晶片貼合電極層MB中所包含之複數個配線例如電性連接於記憶胞陣列層L MCA中之構成及晶片C P中之構成之至少一者。
晶片貼合電極層MB包含複數個貼合電極P I1。該等複數個貼合電極P I1例如亦可包含氮化鈦(TiN)等障壁導電膜p I1B與銅(Cu)等金屬膜p I1M之積層膜等。
[晶片C P之構造] 例如如圖11所示，晶片C P具備與沿X方向排列之2個記憶平面MP重疊之區域MP'。該等兩個區域MP'分別具備沿X方向排列之2個區域R1'、R2'。區域R1'從Z方向觀察時與圖5之區域R1重疊。區域R2'從Z方向觀察時與圖5之區域R2重疊。
於區域R1'中之X方向正側之端部，設置有列控制電路區域R RC。於區域R1'中，區塊解碼器區域R BD鄰接於列控制電路區域R RC之X方向負側而設置。於區域R1'中，周邊電路區域R PC鄰接於區塊解碼器區域R BD之X方向負側而設置。又，於區域R2'中之X方向負側之端部，設置有列控制電路區域R RC。於區域R2'中，區塊解碼器區域R BD鄰接於列控制電路區域R RC之X方向正側而設置。於區域R2'中，周邊電路區域R PC鄰接於區塊解碼器區域R BD之X方向正側而設置。
於周邊電路區域R PC，設置有沿X方向及Y方向排列之4個行控制電路區域R CC。又，雖省略圖示，但於周邊電路區域R PC中之其他區域亦設置有電路。又，於與晶片C M之周邊區域R P(圖5)對向之晶片C P之區域，設置有電路區域R C。
於列控制電路區域R RC，設置有參照圖2加以說明之複數個區塊解碼組件blkd。即，於列控制電路區域R RC，設置有構成複數個區塊解碼組件blkd之複數個字元線開關WLSW。於區塊解碼器區域R BD，設置有參照圖2加以說明之區塊解碼器BLKD。於行控制電路區域R CC，設置有參照圖3加以說明之行控制電路ColC。於電路區域R C，設置有未圖示之輸入輸出電路。該輸入輸出電路經由參照圖6加以說明之通孔接觸電極CC等，連接於外部焊墊電極P X。
又，圖11中，用虛線示出從Z方向觀察時與耦接區域R HU1、R HU2(圖5)重疊之區域。於圖11之例中，區域R1'之列控制電路區域R RC之一部分設置於從Z方向觀察時與耦接區域R HU1(圖5)重疊之區域。又，區域R1'之列控制電路區域R RC之一部分設置於從Z方向觀察時與記憶孔區域R MH12(圖5)重疊之區域，並且設置於從Z方向觀察時與記憶孔區域R MH11之一部分(圖5)重疊之區域。又，於圖11之例中，列控制電路區域R RC之X方向上之寬度大於耦接區域R HU1(圖5)之X方向上之寬度。
又，於圖11之例中，區域R2'之列控制電路區域R RC之一部分設置於從Z方向觀察時與耦接區域R HU2(圖5)重疊之區域。又，區域R2'之列控制電路區域R RC之一部分設置於從Z方向觀察時與記憶孔區域R MH22(圖5)重疊之區域，並且設置於從Z方向觀察時與記憶孔區域R MH21之一部分(圖5)重疊之區域。又，於圖11之例中，列控制電路區域R RC之X方向上之寬度大於耦接區域R HU2(圖5)之X方向上之寬度。
如此，區域R1'中之列控制電路區域R RC、區塊解碼器區域R BD及周邊電路區域R PC(包含4個行控制電路區域R CC)、與區域R2'中之列控制電路區域R RC、區塊解碼器區域R BD及周邊電路區域R PC(包含4個行控制電路區域R CC)以區域R1'及區域R2'之分界為中心呈線對稱。
複數個通過配線TW將區域MP'之周邊電路PC間連接。如圖11所示，複數個通過配線TW於Y方向上延伸。複數個通過配線TW傳達包含控制信號之各種信號。複數個通過配線TW例如形成於晶片C P之配線層D4。但是，複數個通過配線TW亦可形成於除配線層D4以外之配線層(例如配線層D2、D3)。再者，圖11中雖未圖示，但亦設置有於X方向上延伸之複數個通過配線。該等複數個通過配線例如形成於晶片C P之配線層D2、D3。但是，該等複數個通過配線亦可形成於除配線層D2、D3以外之配線層(例如配線層D4)。
複數個通過配線TW在行控制電路區域R CC之上方通過。
[晶片C P之行控制電路區域R CC之構成] 如圖12所示，行控制電路區域R CC具備沿Y方向排列之2個區域R CC1、設置於該等2個區域R CC1之間且沿Y方向排列之2個區域R CC2、以及設置於該等2個區域R CC2之間之區域R CC3。
區域R CC1具備沿Y方向排列4個之4個區域R CC11。這4個區域R CC11分別具備沿Y方向排列之2個區域R CC111、及設置於該等2個區域R CC111之間且沿Y方向排列之4個區域R CC112。於區域R CC111，設置有複數個參照圖3加以說明之感測放大器電路SADL。於區域R CC112，設置有複數個參照圖3加以說明之開關電晶體BLS、BLBIAS。再者，於以下說明中，有時將包含1個區域R CC111及與之對應之2個區域R CC112之區域稱為區域R CC110。
於本實施方式中，有時如圖13所示，將區域R CC110之一部分(圖12之C部分)稱為感測放大器SA。於圖12中，感測放大器SA(C部分)之X方向之寬度呈現得大於Y方向之寬度，但實際上如圖13所示，感測放大器SA之Y方向之寬度大於X方向之寬度。有時將感測放大器SA之X方向之寬度稱為“SA間距”。又，有時將感測放大器SA之Y方向之寬度稱為寬度或長度“d SA”。又，有時將設置有感測放大器SA之區域稱為感測放大器區域“R SA”。
於感測放大器SA，設置有感測放大器電路SADL(圖3)、及一組開關電晶體BLS(圖3)、BLBIAS(圖3)。於感測放大器電路SADL，設置有1個參照圖3加以說明之感測放大器電路SADL。
如圖12所示，區域R CC2具備沿Y方向排列8個之8個區域R CC21。於該等8個區域R CC21，分別設置有沿X方向排列之複數個鎖存電路XDL(圖3)。於1個區域R CC21中沿X方向排列之鎖存電路XDL之數量與於1個區域R CC111中沿X方向排列之感測放大器電路SADL之數量相同。例如，於1個區域R CC111設置有沿X方向排列之8個感測放大器電路SADL之情形時，於1個區域R CC21設置有沿X方向排列之8個鎖存電路XDL。
又，於本實施方式中，如圖12所示，對應於沿X方向排列之複數個感測放大器電路SADL，設置有複數個配線DBUS。如圖12所示，該等複數個配線DBUS分別於Y方向上延伸，共通連接於沿Y方向排列之8個感測放大器電路SADL及沿Y方向排列之8個鎖存電路XDL。
於區域R CC3，如圖12所示，設置有對參照圖3加以說明之感測放大器電路SADL、鎖存電路XDL等進行控制之電路YCOM。
又，例如如圖6所示，晶片C P具備：半導體基板200；電極層GC，其設置於半導體基板200之上方；配線層D0、D1、D2、D3、D4，其等設置於電極層GC之上方；及晶片貼合電極層DB，其設置於配線層D0、D1、D2、D3、D4之上方。
[晶片C P之半導體基板200之構造] 半導體基板200例如包含含有硼(B)等P型雜質之P型矽(Si)。於半導體基板200之表面，例如設置有含有磷(P)等N型雜質之N型井區域200N、含有硼(B)等P型雜質之P型井區域200P、未設置有N型井區域200N及P型井區域200P之半導體基板區域200S、以及絕緣區域200I。P型井區域200P之一部分設置於半導體基板區域200S，P型井區域200P之一部分設置於N型井區域200N。N型井區域200N、設置於N型井區域200N及半導體基板區域200S之P型井區域200P、以及半導體基板區域200S分別作為構成周邊電路PC之複數個電晶體Tr、及複數個電容器等之一部分發揮功能。
[晶片C P之電極層GC之構造] 於半導體基板200之上表面，介隔絕緣層200G設置有電極層GC。電極層GC包含與半導體基板200之表面對向之複數個電極gc。又，半導體基板200之各區域及電極層GC中所包含之複數個電極gc分別連接於通孔接觸電極CS。
半導體基板200之N型井區域200N、設置於N型井區域200N及半導體基板區域200S之P型井區域200P、以及半導體基板區域200S分別作為構成周邊電路PC之複數個電晶體Tr之通道區域、及複數個電容器之一電極等發揮功能。
電極層GC中所包含之複數個電極gc分別作為構成周邊電路PC之複數個電晶體Tr之閘極電極、及複數個電容器之另一電極等發揮功能。
通孔接觸電極CS於Z方向上延伸，在下端連接於半導體基板200或電極gc之上表面。於通孔接觸電極CS與半導體基板200之連接部分，設置有包含N型雜質或P型雜質之雜質區域。通孔接觸電極CS例如亦可包含氮化鈦(TiN)等障壁導電膜與鎢(W)等金屬膜之積層膜等。
[晶片C P之配線層D0、D1、D2、D3、D4之構造] 例如如圖6所示，D0、D1、D2、D3、D4中所包含之複數個配線例如電性連接於記憶胞陣列層L MCA中之構成及晶片C P中之構成之至少一者。
配線層D0、D1、D2分別包含複數個配線d0、d1、d2。該等複數個配線d0、d1、d2例如亦可包含氮化鈦(TiN)等障壁導電膜與鎢(W)等金屬膜之積層膜等。
配線層D3、D4分別包含複數個配線d3、d4。又，配線層D4包含複數個通過配線TW。該等複數個配線d3、d4及通過配線TW例如亦可包含氮化鈦(TiN)、氮化鉭(TaN)、氮化鉭(TaN)與鉭(Ta)之積層膜等障壁導電膜、和銅(Cu)等金屬膜之積層膜等。
[晶片貼合電極層DB之構造] 晶片貼合電極層DB中所包含之複數個配線例如電性連接於記憶胞陣列層L MCA中之構成及晶片C P中之構成之至少一者。
晶片貼合電極層DB包含複數個貼合電極P I2。該等複數個貼合電極P I2例如亦可包含氮化鈦(TiN)、氮化鉭(TaN)、氮化鉭(TaN)與鉭(Ta)之積層膜等障壁導電膜p I2B、和銅(Cu)等金屬膜p I2M之積層膜等。
再者，當於貼合電極P I1與貼合電極P I2使用銅(Cu)等金屬膜p I1M、p I2M時，金屬膜p I1M與金屬膜p I2M一體化後難以確認彼此之分界。但是，能夠藉由因貼合之位置偏移引起之貼合電極P I1與貼合電極P I2貼合後之形狀之變形、障壁導電膜p I1B、p I2B之位置偏移(側面產生非連續部位)來確認貼合構造。又，於利用金屬鑲嵌法形成貼合電極P I1及貼合電極P I2之情形時，各側面具有錐形形狀。因此，關於貼合電極P I1與貼合電極P I2之貼合部分之沿著Z方向之截面形狀，側壁未成為直線狀，而成為非矩形形狀。又，於貼合電極P I1與貼合電極P I2貼合之情形時，成為由障壁金屬覆蓋形成貼合電極P I1與貼合電極P I2之各Cu之底面、側面及上表面之構造。相對於此，就通常之使用Cu之配線層來說，於Cu之上表面設置有具有防Cu氧化之功能之絕緣層(SiN或SiCN等)，且未設置有障壁金屬。因此，即便未產生貼合之位置偏移，亦能夠與通常之配線層區分開。
[記憶胞陣列MCA之位置及列控制電路區域R RC之面積] 圖14係將晶片C M及晶片C P沿著圖11之A-A'線切斷，沿著箭頭方向觀察到之模式性剖視圖。
如參照圖7所作說明，設置於記憶胞陣列MCA之字元線WL(導電層110)於耦接區域R HU1與通孔接觸電極CC連接。如圖14所示，通孔接觸電極CC經由配線層M0、M1之配線m0、m1，與貼合電極P I1連接。貼合電極P I1與貼合電極P I2連接。貼合電極P I2經由配線層D4～D0之配線d4～d0，與設置於列控制電路區域R RC之字元線開關WLSW連接。該情形時，配線層D3～D0之配線d3～d0中之任一個或複數個於X方向上從貼合電極P I2之位置延伸至字元線開關WLSW之位置。圖14之例中，配線層D3之配線d3於X方向上從貼合電極P I2之位置延伸至字元線開關WLSW之位置。
此處，於耦接區域R HU1之X方向之中心位置與列控制電路區域R RC之X方向之中心位置大幅偏移之情形時，朝X方向負側延伸之配線層D3～D0之配線d3～d0之個數與朝X方向正側延伸之配線層D3～D0之配線d3～d0之個數的差變大。例如，於列控制電路區域R RC之X方向之中心位置與耦接區域R HU1之X方向之中心位置相比朝X方向正側大幅偏移之情形時，朝X方向負側延伸之配線層D3～D0之配線d3～d0之個數與朝X方向正側延伸之配線層D3～D0之配線d3～d0之個數相比大幅變多。該情形時，朝X方向負側延伸之配線層D3～D0之配線d3～d0可能會出現擁擠。尤其是，字元線WL(導電層110)之積層數越多，越會有此種顧慮。
又，由於有時對字元線WL供給相對較大之電壓，故使用高耐壓之電晶體作為字元線開關WLSW。此處，高耐壓之電晶體有時相對較大。據此，參照圖11加以說明之列控制電路區域R RC之面積有時會相對較大。
因此，本實施方式中構成為，耦接區域R HU1之X方向之中心位置與列控制電路區域R RC之X方向之中心位置相同或大致相同，列控制電路區域R RC之X方向之寬度大於耦接區域R HU1之X方向之寬度。
具體來說，記憶孔區域R MH11(記憶胞陣列MCA)設置於耦接區域R HU1之X方向負側，並且記憶孔區域R MH12(記憶胞陣列MCA)設置於耦接區域R HU1之X方向正側。而且，於區域R1'中，列控制電路區域R RC之一部分設置於從Z方向觀察時與耦接區域R HU1重疊之區域，列控制電路區域R RC之另一部分設置於從Z方向觀察時與記憶孔區域R MH11之一部分重疊之區域，列控制電路區域R RC之又一部分設置於從Z方向觀察時與記憶孔區域R MH12重疊之區域。該情形時，記憶孔區域R MH12之X方向之寬度X1和列控制電路區域R RC與記憶孔區域R MH11重疊之區域之X方向之寬度X1相同。藉此，耦接區域R HU1之X方向之中心位置與列控制電路區域R RC之X方向之中心位置成為相同之中心位置CL2。再者，參照圖14對區域R1'(區域R1)之構成進行了說明，但關於區域R2'(區域R2)之構成亦一樣。
[配線層M1中之配線m1a之作用] 於採用此種構造之情形時，一部分位元線BL從Z方向觀察時，不僅設置於與行控制電路區域R CC重疊之位置，亦設置於與列控制電路區域R RC(不包括耦接區域R HU1)、區塊解碼器區域R BD及周邊電路區域R PC重疊之位置。
因此，於本實施方式中，在配線層M1設置如圖14所示於X方向上延伸之配線m1a，經由該配線m1a將位元線BL與行控制電路區域R CC中之構成電性連接。根據此種構成，能夠抑制記憶體晶粒MD之電路面積隨著列控制電路區域R RC之面積增大而增大，而提供能夠高積體化之半導體記憶裝置。又，耦接區域R HU1之X方向之中心位置與列控制電路區域R RC之X方向之中心位置為相同之中心位置CL2，因此能夠緩和配線層D4～D0之配線d4～d0之擁擠。
於圖14中，有時將記憶孔區域R MH11之中心位置稱為“CL1”。有時將記憶孔區域R MH11中較中心位置CL1更靠X方向負側之區域稱為“R MH11(1)”，將較中心位置CL1更靠X方向正側之區域稱為“R MH11(2)”。列控制電路區域R RC之一部分設置於從Z方向觀察時與記憶孔區域R MH11之一部分(X1之寬度之區域)重疊之區域，且區塊解碼器區域R BD設置於列控制電路區域R RC之X方向負側，因此記憶孔區域R MH11之中心位置CL1偏離X方向負側之行控制電路區域R CC(1)與X方向正側之行控制電路區域R CC(2)之間之周邊電路區域R PC之中心位置。
於本實施方式中，記憶孔區域R MH11(1)之複數個位元線BL經由配線m1a連接於行控制電路區域R CC(1)之行控制電路ColC之感測放大器SA(感測放大器電路SADL)，記憶孔區域R MH11(2)及記憶孔區域R MH12之複數個位元線BL經由配線m1a連接於行控制電路區域R CC(2)之行控制電路ColC之感測放大器SA(感測放大器電路SADL)。
例如如圖14所示，記憶孔區域R MH11(1)之X方向負側之端部之位元線BL經由配線m1a(1)電性連接於行控制電路區域R CC之感測放大器SA。又，記憶孔區域R MH11(1)之X方向正側之端部之位元線BL經由配線m1a(2)電性連接於行控制電路區域R CC之感測放大器SA。又，記憶孔區域R MH11(2)之X方向負側之端部之位元線BL經由配線m1a(3)電性連接行控制電路區域R CC之感測放大器SA。記憶孔區域R MH12之位元線BL經由配線m1a(4)電性連接於行控制電路區域R CC之感測放大器SA。
[配線層M1中之配線圖案] 以下，對配線層M1中之配線圖案進行說明。
圖15係用於說明配線群Gm1及配線群Gm2之模式性俯視圖。圖16係將圖11之B部分放大表示之模式性俯視圖。圖16中亦圖示出與圖11之B部分之區域重疊之、配線層M1中之複數個配線群Gm1、Gm2及複數個通孔接觸電極CC。圖17係用於說明配線層M1中之配線m1a之模式性仰視圖。圖18係用於說明配線m1a之模式性仰視圖。圖19係用於說明配線m1b之模式性仰視圖。
圖20及圖21係用於說明配線群Gm1之配線圖案之模式性俯視圖。圖20中，將複數個配線群Gm1之配線圖案與晶片C P中之構成重疊後圖示出。圖22及圖23係用於說明複數個配線群Gm2之配線圖案之模式性俯視圖。圖22中，將複數個配線群Gm2之配線圖案與晶片C P中之構成重疊後圖示出。圖24係表示不同劃分數之區域R(6div)、R(8div)之分界部之模式性俯視圖。
如圖15所示，複數個配線群Gm1設置於行控制電路區域R CC中之X方向正側之區域且沿Y方向排列之複數個區域R CC110。該等複數個配線群Gm1以較區域R CC110小之間距沿Y方向排列，對應於1個區域R CC110，設置有複數個(圖示之例中為6個)配線群Gm1。配線群Gm1具備複數個配線m1a。
又，如圖15所示，複數個配線群Gm2設置於行控制電路區域R CC中之X方向負側之區域且沿Y方向排列之複數個區域R CC110。該等複數個配線群Gm2以較區域R CC110小之間距沿Y方向排列，對應於1個區域R CC110，設置有複數個(圖示之例中為8個)配線群Gm2。配線群Gm2具備複數個配線m1a。
再者，一部分配線群Gm1、Gm2中所包含之複數個配線中之一部分亦可為如下述圖19所例示之配線m1b，而非配線m1a。
圖16中，如上所述，示出與圖11之B部分對應之區域。該區域包含記憶孔區域R MH12、耦接區域R HU1及記憶孔區域R MH11(2)(包含區塊解碼器區域R BD、行控制電路區域R CC)。又，該區域之Y方向之長度對應於感測放大器SA(圖13)之Y方向之長度d SA。又，圖16中，將該區域(圖11之B部分)與配線層M1中之複數個配線群Gm1、Gm2重疊後示出。
圖16之例中，感測放大器SA之Y方向之長度d SA對應於12個記憶體區塊BLK(1)～BLK(12)之Y方向之長度(圖10之BLK間距)。即，感測放大器SA之Y方向之長度d SA為12×BLK間距。再者，感測放大器SA之Y方向之長度d SA不限於與12個記憶體區塊BLK(1)～BLK(12)之Y方向之長度(BLK間距)相同之情形，亦可為大致相同。
於行控制電路區域R CC中，將6個感測放大器SA(6個感測放大器區域R SA)沿X方向排列之區域稱為區域“R(6div)”。沿X方向排列之複數個區域R(6div)設置於行控制電路區域R CC之X方向正側。於區域R(6div)中，感測放大器SA之Y方向之長度d SA被假想地劃分為6個劃分單位div 1。有時將劃分單位div 1之Y方向之長度稱為“Y1間距”。“Y1間距”對應於2個記憶體區塊BLK之Y方向之長度。即，“Y1間距”為2×BLK間距。
又，在行控制電路區域R CC中，將8個感測放大器SA(8個感測放大器區域R SA)沿X方向排列之區域稱為區域“R(8div)”。沿X方向排列之複數個區域R(8div)設置於行控制電路區域R CC之X方向負側。於區域R(8div)中，感測放大器SA之Y方向之長度d SA被假想地劃分為8個劃分單位div 2。有時將劃分單位div 2之Y方向之長度稱為“Y2間距”。再者，“Y2間距”不對應於記憶體區塊BLK之Y方向之長度。
如此，行控制電路區域R CC包含沿X方向排列之複數個區域R(6div)、及沿X方向排列之複數個區域R(8div)。
如圖16所示，複數個通孔接觸電極CC設置於耦接區域R HU1中與第偶數個記憶體區塊BLK(2)、(4)、(6)、(8)、(10)、(12)對應之區域(圖10之小區域R HU(N2)、(N4)、(N6)、(N8)、(N10)、(N12))。因此，將記憶孔區域R MH12之位元線BL與行控制電路區域R CC中之感測放大器SA連接之配線層M1之配線m1a(配線群Gm1)無法通過耦接區域R HU1中與第偶數個記憶體區塊BLK(2)、(4)、(6)、(8)、(10)、(12)對應之區域，而必須通過耦接區域R HU1中與第奇數個記憶體區塊BLK(1)、(3)、(5)、(7)、(9)、(11)對應之區域(圖10之小區域R HU(N1)、(N3)、(N5)、(N7)、(N9)、(N11))。
配線層M1中之配線群Gm1係將記憶孔區域R MH12及記憶孔區域R MH11(2)之X方向正側之區域之複數個位元線BL與行控制電路區域R CC之複數個區域R(6div)中之感測放大器SA連接之複數個配線m1a的集合(參照下述圖20及圖21)。配線群Gm1對應於6個劃分單位div 1設置有6個。因此，配線群Gm1中所包含之複數個配線m1a之一部分(將記憶孔區域R MH12之複數個位元線BL與複數個區域R(6div)中之感測放大器SA連接之複數個配線m1a)能夠通過耦接區域R HU1中與第奇數個記憶體區塊BLK(1)、(3)、(5)、(7)、(9)、(11)對應之區域。
再者，圖16中，模式性地呈現出配線群Gm1，配線群Gm1之詳細構成示於圖20及圖21中。
又，配線層M1中之配線群Gm2係將記憶孔區域R MH11(2)之X方向負側之區域中之複數個位元線BL與行控制電路區域R CC中之複數個區域R(8div)中之感測放大器SA連接之複數個配線m1a的集合(參照下述圖22及圖23)。配線群Gm2設置有與8個劃分單位div 2對應之8個配線群Gm2。
再者，圖16中，模式性地呈現出配線群Gm2，配線群Gm2之詳細構成示於圖22及圖23中。於記憶孔區域R MH11(2)之X方向負側之區域中，不存在通孔接觸電極CC等會妨礙到配線m1a之構件，能夠不受限制地設置複數個配線m1a。
如圖17所示，於記憶孔區域R MH11(2)及記憶孔區域R MH12，設置有配線層M1之複數個配線m1a。配線m1a係參照圖6、圖7等所說明之複數個配線m1之一部分。
如圖18所示，配線m1a具備：部分151，其設置於從Z方向觀察時與位元線BL重疊之位置；部分152，其設置於從Z方向觀察時與貼合電極P I1重疊之位置；及部分153，其與上述部分151、152連接。
部分151於Y方向上延伸。如圖6所示，部分151之上表面連接於沿Y方向排列之2個通孔接觸電極V1。該等兩個通孔接觸電極V1連接於位元線BL之下表面。又，如圖18所示，該等兩個通孔接觸電極V1之Y方向上之長度大於該等兩個通孔接觸電極V1之X方向上之長度。又，部分151之Y方向上之長度大於該等兩個通孔接觸電極V1之總長Y。又，部分151之X方向上之長度大於該等兩個通孔接觸電極V1之X方向上之長度。部分151覆蓋該等兩個通孔接觸電極V1之整個下表面。
再者，於圖示之例中為對應於1個部分151設置有2個通孔接觸電極V1，但此種構成僅為例示。例如，亦可對應於1個部分151設置有1個通孔接觸電極V1，亦可對應於1個部分151設置有3個以上之通孔接觸電極V1。
此處，位元線BL遍及記憶孔區域R MH11、R MH12整體沿X方向排列(圖14)。部分151亦對應於該等複數個位元線BL，遍及記憶孔區域R MH11、R MH12整體設置。如圖18所示，有時將沿X方向排列之位元線BL之間距稱為“BL間距”。
如圖18所示，部分152形成為大致矩形。如圖6所示，部分152之下表面連接於貼合電極P I1。如圖18所示，部分152之Y方向上之長度大於貼合電極P I1之Y方向上之長度。又，部分152之X方向上之長度大於貼合電極P I1之X方向上之長度。部分152覆蓋貼合電極P I1之整個上表面。
貼合電極P I1遍及參照圖11加以說明之整個行控制電路區域R CC，沿X方向及Y方向排列。部分152亦對應於該等複數個貼合電極P I1，遍及整個行控制電路區域R CC設置。再者，關於沿X方向及Y方向排列之部分151及部分152之位置將於下文進行敍述(圖20～圖23)。
如圖18所示，部分153於X方向上延伸。又，部分153之X方向上之一端部連接於部分151之Y方向上之一端部(圖示之例中為Y方向負側之端部)。部分153之X方向上之另一端部連接於部分152之Y方向上之一端部(圖示之例中為Y方向正側之端部)。再者，部分153之Y方向上之中央位置處於部分151之Y方向上之中央位置與部分152之Y方向上之中央位置之間。
再者，配線群Gm1、Gm2中所包含之複數個配線中之一部分亦可為如圖19所例示之配線m1b，而非配線m1a。配線m1b基本上以與配線m1a相同之方式構成。但是，配線m1b不具備部分153。於配線m1b中，部分151之Y方向上之一端部連接於部分152。
例如，於行控制電路區域R CC之X方向上之中央附近之區域，位元線BL與電性連接於該位元線BL之貼合電極P I1從Z方向觀察時可能重疊。於此種位元線BL連接有配線m1b，而非配線m1a。
其次，參照圖20～圖23，對配線m1a之部分151及部分152之位置、部分151之X方向上之間距進行說明。
圖20示出區域R(6div)中之複數個配線群Gm1之配線圖案。圖20之例中，配線層M1之6個配線群Gm1朝X方向負側延伸(部分152設置於較部分151更靠負側)。於區域R(6div)中之感測放大器SA之Y方向之長度d SA之範圍內，6個配線群Gm1沿Y方向排列。圖20之例中，6個配線群Gm1分別具備4個配線m1a。6個配線群Gm1以規定之間距沿Y方向排列。又，4個配線m1a以規定之間距沿Y方向排列。
配線群Gm1所包含之4個配線m1a中從Y方向負側數起之第1個配線m1a之部分152形成於配線層M1中之如下區域，該區域從Z方向觀察時與從X方向正側數起之第1個區域R(6div)中之、從X方向正側數起之第1個感測放大器SA重疊。同樣，4個配線m1a中從Y方向負側數起之第2個～第4個配線m1a之部分152形成於配線層M1中之如下區域，該區域從Z方向觀察時與從X方向正側數起之第2個～第4個區域R(6div)中之、從X方向正側數起之第1個感測放大器SA重疊。
藉此，配線群Gm1中所包含之4個部分152分別對應於4個區域R(6div)而設置。即，部分152針對沿X方向排列之每6個感測放大器SA(每6個感測放大器區域R SA)設置。又，從Z方向觀察時與區域R(6div)重疊之區域中，設置有6個配線群Gm1，6個部分152以規定之間距沿Y方向排列於1個感測放大器SA(1個感測放大器區域R SA)之上方。如此，於從Z方向觀察時與1個區域R(6div)重疊之區域中，6個部分152設置成以規定之間距沿Y方向排列。
於參照圖12及圖13加以說明之例中，在行控制電路區域R CC設置有沿Y方向排列之16個感測放大器SA。又，於參照圖15加以說明之例中，在從Z方向觀察時與1個感測放大器SA(區域R CC110)重疊之區域設置有6個配線群Gm1。因此，96個(16×6個)部分152形成於配線層M1中之從Z方向觀察時與沿Y方向排列之16個感測放大器SA重疊之區域。又，於參照圖16及圖17加以說明之例中，配線群Gm1具備4個配線m1a。因此，384個(96×4個)配線m1a形成於配線層M1中之從Z方向觀察時與沿Y方向排列之16個感測放大器SA重疊之區域。
再者，圖20之例中，配線群Gm1具備4個配線m1a，但配線群Gm1亦可具備“h1”個(h1為2以上之整數)配線m1a。該情形時，沿X方向排列之區域R(6div)之數量為“h1”。
如圖21所示，配線群Gm1中所包含之4個配線m1a之部分151形成於記憶孔區域R MH12，並且形成於記憶孔區域R MH11(2)之X方向正側之區域。
圖21之例中，配線群Gm1中所包含之4個配線m1a中從Y方向負側數起之第1個及第2個配線m1a之部分151形成於記憶孔區域R MH12。於各配線群Gm1中，將從Y方向負側數起之第1個配線m1a之部分151稱為部分151(1)，將從Y方向負側數起之第2個配線m1a之部分151稱為部分152(2)。
配線m1a之部分151(1)、151(2)與形成於記憶孔區域R MH12之複數個位元線BL連接。6個配線群Gm1中之配線m1a之部分151(1)之X方向上之間距分別為16 BL間距。又，6個配線群Gm1中之配線m1a之部分151(2)之X方向上之間距亦分別為16 BL間距。從Y方向負側數起之第6個配線群Gm1中之配線m1a之部分151(1)與從Y方向負側數起之第1個配線群Gm1中之配線m1a之部分151(2)之間距亦為16 BL間距。因此，從Y方向負側數起之第1個配線群Gm1中之配線m1a之部分151(1)與從Y方向負側數起之第1個配線群Gm1中之配線m1a之部分151(2)之間距為6×16 BL間距(96 BL間距)。
又，圖21之例中，配線群Gm1中所包含之4個配線m1a中從Y方向負側數起之第3個及第4個配線m1a之部分151形成於記憶孔區域R MH11(2)之X方向正側之區域。於各配線群Gm1中，將從Y方向負側數起之第3個配線m1a之部分151稱為部分151(3)，將從Y方向負側數起之第4個配線m1a之部分151稱為部分152(4)。
配線m1a之部分151(3)、151(4)與形成於記憶孔區域R MH11(2)之X方向正側之區域之複數個位元線BL連接。6個配線群Gm1中之配線m1a之部分151(3)之X方向上之間距分別為16 BL間距。又，6個配線群Gm1中之配線m1a之部分151(4)之X方向上之間距亦分別為16 BL間距。從Y方向負側數起之第6個配線群Gm1中之配線m1a之部分151(3)與從Y方向負側數起之第1個配線群Gm1中之配線m1a之部分151(4)之間距亦為16 BL間距。因此，從Y方向負側數起之第1個配線群Gm1中之配線m1a之部分151(3)與從Y方向負側數起之第1個配線群Gm1中之配線m1a之部分151(4)之間距為6×16 BL間距(96 BL間距)。
再者，行控制電路區域R CC中之區域R(6div)之數量係根據形成於記憶孔區域R MH12之位元線BL、及形成於記憶孔區域R MH11(2)之X方向正側之區域之位元線BL之數量決定。於1個區域R(6div)，設置有96個感測放大器SA(感測放大器電路SADL)。1個感測放大器SA連接有1個位元線BL。因此，96個感測放大器SA乃連接於96個位元線BL。
圖22示出區域R(8div)中之複數個配線群Gm2之配線圖案。圖22之例中，配線層M1之8個配線群Gm2朝X方向正側延伸(部分152設置於較部分151更靠正側)。於區域R(8div)中之感測放大器SA之Y方向之長度d SA之範圍內，8個配線群Gm2沿Y方向排列。圖22之例中，8個配線群Gm2分別具備3個配線m1a。8個配線群Gm2以規定之間距沿Y方向排列。又，3個配線m1a以規定之間距沿Y方向排列。
配線群Gm2中所包含之3個配線m1a中從Y方向負側數起之第1個配線m1a之部分152形成於配線層M1中之如下區域，該區域從Z方向觀察時與從X方向負側數起之第1個區域R(8div)中之、從X方向負側數起之第1個感測放大器SA重疊。同樣，3個配線m1a中從Y方向負側數起之第2個～第3個配線m1a之部分152形成於配線層M1中之如下區域，該區域從Z方向觀察時與從X方向負側數起之第2個～第3個區域R(8div)中之、從X方向負側數起之第1個感測放大器SA重疊。
藉此，配線群Gm2中所包含之3個部分152分別對應於3個區域R(8div)而設置。即，部分152針對沿X方向排列之每8個感測放大器SA(每8個感測放大器區域R SA)設置。又，於從Z方向觀察時與區域R(8div)重疊之區域設置有8個配線群Gm2，因此8個部分152以規定之間距沿Y方向排列於1個感測放大器SA(1個感測放大器區域R SA)之上方。如此，於從Z方向觀察時與1個區域R(8div)重疊之區域，8個部分152設置成以規定之間距沿Y方向排列。
於參照圖12及圖13加以說明之例中，在行控制電路區域R CC設置有沿Y方向排列之16個感測放大器SA。又，於參照圖15加以說明之例中，在從Z方向觀察時與1個感測放大器SA(區域R CC110)重疊之區域設置有8個配線群Gm2。因此，128個(16×8個)部分152形成於配線層M1中之從Z方向觀察時與沿Y方向排列之16個感測放大器SA重疊之區域。又，於參照圖16及圖17加以說明之例中，配線群Gm2具備3個配線m1a。因此，384個(128×3個)配線m1a形成於配線層M1中之從Z方向觀察時與沿Y方向排列之16個感測放大器SA重疊之區域。
再者，圖23之例中，配線群Gm2具備3個配線m1a，但配線群Gm2亦可具備“h2”個(h2為2以上之整數)配線m1a。該情形時，沿X方向排列之區域R(8div)之數量為“h2”。
配線群Gm1中所包含之配線m1a之個數“h1”與配線群Gm2中所包含之配線m1a之個數“h2”可為不同數量。
如圖23所示，配線群Gm2中所包含之3個配線m1a之部分151形成於記憶孔區域R MH11(2)之X方向負側之區域。
於各配線群Gm2中，將從Y方向負側數起之第1個配線m1a之部分151稱為部分151(1)，將從Y方向負側數起之第2個配線m1a之部分151稱為部分152(2)，將從Y方向負側數起之第3個配線m1a之部分151稱為部分152(3)。
配線m1a之部分151(1)、151(2)、151(3)與形成於記憶孔區域R MH11(2)之X方向負側之區域之複數個位元線BL連接。8個配線群Gm2中之配線m1a之部分151(1)之X方向上之間距分別為16 BL間距。又，8個配線群Gm2中之配線m1a之部分151(2)之X方向上之間距亦分別為16 BL間距。又，8個配線群Gm2中之配線m1a之部分151(3)之X方向上之間距亦分別為16 BL間距。
從Y方向負側數起之第8個配線群Gm2中之配線m1a之部分151(1)與從Y方向負側數起之第1個配線群Gm2中之配線m1a之部分151(2)之間距為16 BL間距。因此，從Y方向負側數起之第1個配線群Gm2中之配線m1a之部分151(1)與從Y方向負側數起之第1個配線群Gm2中之配線m1a之部分151(2)之間距為8×16 BL間距(128 BL間距)。
從Y方向負側數起之第8個配線群Gm2中之配線m1a之部分151(2)與從Y方向負側數起之第1個配線群Gm2中之配線m1a之部分151(3)之間距為16 BL間距。因此，從Y方向負側數起之第1個配線群Gm2中之配線m1a之部分151(2)與從Y方向負側數起之第1個配線群Gm2中之配線m1a之部分151(3)之間距為8×16 BL間距(128 BL間距)。
再者，行控制電路區域R CC中之區域R(8div)之數量係根據形成於記憶孔區域R MH11(2)之X方向負側之區域之位元線BL之數量決定。於1個區域R(8div)，設置有128個感測放大器SA(感測放大器電路SADL)。於1個感測放大器SA連接有1個位元線BL。因此，128個感測放大器SA連接於128個位元線BL。
如圖24所示，於區域R(6div)與區域R(8div)之分界部，從位元線BL至貼合電極P I1之X方向之距離較小，因此形成距離較小之部分153之配線m1a或配線m1b。於區域R(6div)中，6個配線m1a或配線m1b以規定之間距沿Y方向排列於1個感測放大器SA之上方之配線層M1。區域R(8div)中，8個配線m1a或配線m1b以規定之間距沿Y方向排列於1個感測放大器SA之上方之配線層M1。
再者，於區域R(6div)與區域R(8div)之分界部，不存在圖20～圖23所示之配線群Gm1、Gm2。因此，能夠使圖24所示之配線m1a或配線m1b之Y方向之間距大於圖20～圖23所示之配線m1a之Y方向之間距。又，如圖24所示，於區域R(6div)與區域R(8div)之分界部附近，部分151與部分152之X方向上之位置關係切換。區域R(6div)中，相對於部分151，部分152之位於X方向負側之配線m1a或配線m1b較多，區域R(8div)中，相對於部分151，部分152之位於X方向正側之配線m1a或配線m1b較多。
[配線層D4中之配線d4] 其次，參照圖25及圖26，對配線d4之位置進行說明。
圖25係表示區域R(6div)之上方之、配線層D4中之配線d4之配置例的模式性俯視圖。圖26係表示區域R(8div)之上方之、配線層D4中之配線d4之配置例的模式性俯視圖。再者，圖25及圖26中，以重疊之方式示出配線層D4之配線d4、貼合電極P I2、配線層D4以外之配線層等之配線W1、W2、及晶片C P中之構成。用虛線示出貼合電極P I2、配線W1、W2及配線d3～d0。
配線層D4之配線d4設置於從Z方向觀察時與配線層M1之配線m1a(m1b)部分152、貼合電極P I1及貼合電極P I2重疊之位置。
如圖25所示，於從Z方向觀察時與區域R(6div)重疊之區域中，對應於各感測放大器SA，使6個配線d4以規定之間距沿Y方向排列。又，該等6個配線d4形成於1個感測放大器SA之上方，且針對沿X方向排列之每6個感測放大器SA形成於配線層D4上。再者，有時將沿Y方向排列之6個配線d4之行稱為配線之行“d4C1”。
同樣，如圖25所示，於從Z方向觀察時與區域R(6div)重疊之區域中，對應於各感測放大器SA，使6個貼合電極P I2以規定之間距沿Y方向排列。又，該等6個貼合電極P I2形成於1個感測放大器SA之上方，且針對沿X方向排列之每6個感測放大器SA形成於晶片貼合電極層DB上。
又，如圖26所示，於從Z方向觀察時與區域R(8div)重疊之區域，對應於各感測放大器SA，使8個配線d4以規定之間距沿Y方向排列。又，該等8個配線d4形成於1個感測放大器SA之上方，且針對沿X方向排列之每8個感測放大器SA形成於配線層D4。再者，有時將沿Y方向排列之8個配線d4之行稱為配線之行“d4C2”。
同樣，如圖26所示，於從Z方向觀察時與區域R(8div)重疊之區域中，對應於各感測放大器SA，使8個貼合電極P I2以規定之間距沿Y方向排列。又，該等8個貼合電極P I2形成於1個感測放大器SA之上方，且針對沿X方向排列之每8個感測放大器SA形成於晶片貼合電極層DB。
配線d4～d0分別經由通孔接觸電極連接。於配線層D3～D0中之任一個，形成有配線W1、W2(圖25、圖26)。配線W1、W2於X方向上延伸，X方向之一端設置於從Z方向觀察時與配線d4重疊之位置，X方向之另一端設置於從Z方向觀察時與感測放大器SA重疊之位置(圖25、圖26之配線d3～d0之位置)。配線W1、W2分別經由1個或複數個通孔接觸電極連接於對應之感測放大器SA(感測放大器電路SADL)。
[配線層D4中之通過配線TW] 圖27係表示區域R(6div)中之通過配線TW之構成之模式性俯視圖。圖28係表示區域R(8div)中之通過配線TW之構成之模式性俯視圖。
如圖27及圖28所示，於配線層D4中，在Y方向上延伸之複數個通過配線TW形成於在X方向上相鄰之2個配線d4之間。圖27之例中，形成有5個通過配線TW。圖28之例中，形成有7個通過配線TW。再者，圖27及圖28之電晶體Tr係構成感測放大器電路SADL之複數個電晶體之一部分。如此，與區域R(6div)相比，區域R(8div)之2個配線d4之間隔較大，因此能夠使更多之通過配線TW形成於配線層D4上。
再者，作為將1個感測放大器SA劃分之劃分單位，劃分單位div 1之數量為(n1)，劃分單位div 2之數量為(n2)。該情形時，於行控制電路區域R CC中，感測放大器SA沿X方向至少排列(n1＋n2)個。其中，n1為2以上之整數，n2為2以上之整數且為與n1不同之整數。(n1)個配線m1a從位元線BL側朝X方向負側延伸，沿Y方向排列，連接於X方向正側之(n1)個感測放大器SA。(n2)個配線m1a從位元線BL側朝X方向正側延伸，沿Y方向排列，連接於X方向負側之(n2)個感測放大器SA。
設置有(n1)個感測放大器SA之第1區域(R(n1div))之Y方向之長度被假想地劃分為(n1)個第1劃分單位(div 1)。設置有(n2)個感測放大器SA之第2區域(R(n2div))之Y方向之長度被假想地劃分為(n2)個第2劃分單位(div 2)。配線m1a分別設置於(n1)個第1劃分單位(div 1)，又，配線m1a分別設置於(n2)個第2劃分單位(div 2)。
例如如圖29所示，當第1區域(被假想地劃分為(n1)個第1劃分單位(div 1)之區域R(n1div))沿X方向排列複數個時，具備複數個配線m1a之配線群Gm1分別設置於(n1)個第1劃分單位(div 1(1)～div 1(n1))。又，例如如圖29所示，當第2區域(被假想地劃分為(n2)個第2劃分單位(div 2)之區域R(n2div))沿X方向排列複數個時，具備複數個配線m1a之配線群Gm2分別設置於(n2)個第2劃分單位(div 2(1)～div 2(n2))。再者，圖29之例中，感測放大器SA之Y方向之長度d SA對應於(2×n1)個記憶體區塊(BLK(1)～BLK(2＊n1))之Y方向之長度。
又，圖10所例示之(2×n1)個小區域(例如R HU(N1)～R HU(N12))之Y方向之長度(BLK間距×2×n1)可與感測放大器SA之Y方向之長度(圖16之d SA)相同或大致相同，亦可不同。
以上說明中，對記憶平面MP之區域R1(R1')中之配線m1a之配線圖案進行了說明。然而，區域R1(R1')及區域R2(R2')以其等之分界為中心呈線對稱，因此關於區域R2(R2')中之配線m1a之配線圖案，亦與區域R1(R1')中之配線m1a之配線圖案之構成相同。
[比較例] 圖30係用於說明比較例之配線層M1中之配線群Gm之配線圖案的模式性俯視圖。再者，圖30係對應於圖16之圖。
於圖30所例示之行控制電路區域R CC中，僅複數個區域R(8div)沿X方向排列。即，行控制電路區域R CC整體為區域R(8div)。區域R(8div)被假想地劃分為8個劃分單位div 2。8個配線群Gm對應於8個劃分單位div 2而設置。配線群Gm中所包含之複數個配線m1a之一部分將記憶孔區域R MH12之位元線BL與行控制電路區域R CC之構成連接。
然而，8個劃分單位div 2並未對應於12個記憶體區塊BLK被劃分。因此，8個配線群Gm之一部分會受到設置於耦接區域R HU1之複數個通孔接觸電極CC之妨礙。又，亦考慮將配線m1a彎折而使配線m1a迂迴。然而，配線m1a為非常細之配線，故不易彎折。
相對於此，於上述第1實施方式中，如參照圖16加以說明，將行控制電路區域R CC之X方向正側之區域設為根據記憶體區塊BLK之Y方向之長度(BLK間距)假想地劃分為6個劃分單位div 1之區域R(6div)。又，設置有對應於6個劃分單位div 1之6個配線群Gm1。因此，配線群Gm1中所包含之複數個配線m1a之一部分能夠通過未設置有複數個通孔接觸電極CC之區域(對應於記憶體區塊BLK(1)、(3)、(5)、(7)、(9)、(11)之區域)。結果，配線群Gm1中所包含之複數個配線m1a之一部分不會受到複數個通孔接觸電極CC之妨礙。又，無須將複數個配線m1a彎折，能夠使複數個配線m1a於X方向上延伸。因此，能夠防止半導體記憶裝置(包含配線層M1之各配線層)之製造過程之難度增加。
又，於區域R(6div)、R(8div)中，複數個配線m1a之部分152沿Y方向以規定之間距排列於1個感測放大器SA之上方，因此配線層D4中之複數個配線d4亦沿Y方向以規定之間距排列於1個感測放大器SA之上方。因此，能夠於配線層D4上，在沿Y方向排列之複數個配線d4之行(圖25及圖26所示之行d4C1、d4C2)之間形成一個或複數個通過配線TW。
又，將行控制電路區域R CC之X方向負側之區域設為被假想地劃分為8個劃分單位div 2之區域R(8div)。因此，於行控制電路區域R CC之X方向負側之區域中，能夠於配線層D4上，在沿Y方向排列之複數個配線d4之行(圖26所示之行d4C2)之間設置複數個通過配線TW(圖28)。
又，記憶孔區域R MH11之中心位置CL1偏離了X方向負側之行控制電路區域R CC(1)與X方向正側之行控制電路區域R CC(2)之間之周邊電路區域R PC之中心位置(圖14)。該情形時，配線群Gm2中所包含之複數個配線m1a之長度一般會短於配線群Gm1中所包含之複數個配線m1a之長度。又，連接於區域R(8div)之感測放大器SA之位元線BL之數量少於連接於區域R(6div)之感測放大器SA之位元線BL之數量。即，配線m1a之長度越短，位元線BL之個數越少，配線m1a之個數亦越少。因此，於配線m1a之長度較短且配線m1a之個數較少之情形時，即便增加劃分數(劃分單位之數量)，配線m1a亦不會擁擠。圖16之例中，連接於區域R(6div)之位元線BL之數量多於連接於區域R(8div)之位元線BL之數量。
[第2實施方式] 圖31係將圖16之D部分所對應之配線層M1中之區域放大表示之模式性仰視圖。再者，圖16中圖示了於1個記憶體區塊BLK設置有1個配線群Gm1之情形，但圖31中圖示了於1個BLK設置有2個以上配線群Gm1之情形。
第1實施方式中，如參照圖14加以說明，通孔接觸電極CC分別經由配線層M0、M1之複數個配線m0、m1，與貼合電極P I1連接。又，貼合電極P I1與貼合電極P I2連接，貼合電極P I2經由配線層D4～D0之配線d4～d0，與設置於列控制電路區域R RC之字元線開關WLSW連接。該情形時，配線層D3～D0之配線d3～d0中之任一個或複數個於X方向上從貼合電極P I2之位置延伸至字元線開關WLSW之位置。
另一方面，第2實施方式中，如圖31所示，設置於與記憶體區塊BLK(圖31之例中為記憶體區塊BLK(6))對應之區域之複數個配線m1(圖31之例中為6個配線m1)分別經由配線層M0之複數個配線m0，與複數個通孔接觸電極CC連接。此處，複數個配線m1之一部分與配線m1c連接。配線m1c於X方向上從通孔接觸電極CC之位置延伸至從Z方向觀察時與字元線開關WLSW重疊之位置，且與配線m1連接。設置於從Z方向觀察時與字元線開關WLSW重疊之位置之配線m1分別與複數個貼合電極P I1連接。複數個貼合電極P I1分別與複數個貼合電極P I2連接。複數個貼合電極P I2分別經由配線層D4～D0之配線d4～d0，與設置於列控制電路區域R RC之字元線開關WLSW連接。
如此，於配線層M1中，劃分為設置有將通孔接觸電極CC與字元線開關WLSW連接之配線m1之區域(圖31之例中為對應於記憶體區塊BLK(6)之小區域R HU(N6))、及設置有將位元線BL與感測放大器電路SADL連接之配線m1a之區域(圖31之例中為對應於記憶體區塊BLK(7)之小區域R HU(N7))。因此，複數個配線m1、m1c不會成為於X方向上延伸之複數個配線m1a之妨礙。又，複數個配線m1c於X方向上從通孔接觸電極CC之位置延伸至從Z方向觀察時與字元線開關WLSW重疊之位置。因此，能夠將貼合電極P I2與字元線開關WLSW電性連接之配線層D3～D0之配線d3～d0之一部分置換為配線層M1之配線m1c。結果，能夠高效率地形成各配線層之配線，從而能夠實現半導體記憶裝置之高積體化。
再者，圖31之例中，在配線群Gm1之間不存在配線，但例如亦可以與複數個配線m1a大致相同之間距存在虛設配線。虛設配線不與元件電性連接。虛設配線電性絕緣，且浮動。
[第3實施方式] 圖32係表示第3實施方式之行控制電路區域R CC之構成之模式性俯視圖。圖33係表示區域R(4div)中之通過配線TW之構成之模式性俯視圖。
如圖32所示，於行控制電路區域R CC中，X方向正側之區域為區域R(6div)，X方向負側之區域為區域R(4div)，X方向正側之區域及X方向負側之區域之間之區域為區域R(8div)。於區域R(4div)中，感測放大器SA之Y方向之長度d SA被假想地劃分為4個劃分單位div 3。有時將劃分單位div 3之Y方向之長度稱為“Y3間距”。於區域R(4div)中，設置有對應於4個劃分單位div 3之4個配線群Gm3。有時將配線群Gm3之Y方向之間距稱為“Y3間距”。如此，將行控制電路區域R CC劃分為劃分數不同之3個區域(R(6div)、R(8div)、R(4div))。
如圖33所示，於配線層D4中，在2個配線d4之間形成有於Y方向上延伸之複數個通過配線TW。圖33之例中，形成有3個通過配線TW。
根據此種構成，藉由將通過配線TW較少之區域設為區域R(4div)，能夠緩和配線群Gm3之Y方向之間距(Y3間距)。再者，第3實施方式中，將行控制電路區域R CC劃分為劃分數不同之3個區域(R(6div)、R(8div)、R(4div))，但亦可劃分為劃分數不同之4個以上之區域。
[第4實施方式] 圖34係用於說明第4實施方式之配線群Gm2之配線圖案之模式性俯視圖。圖35係表示第4實施方式之不同劃分數之區域R(6div)、R(8div)之分界部之模式性俯視圖。圖36係表示第4實施方式之配線層D4中之配線d4之配置例的模式性俯視圖。再者，圖34～圖36係對應於圖22、圖24及圖26圖。
圖34之例中，配線群Gm2中所包含之3個配線m1a中從Y方向負側數起之第1個配線m1a之部分152形成於配線層M1中之如下區域，該區域從Z方向觀察時與從X方向負側數起之第1個區域R(8div)中之、從X方向負側數起之第8個感測放大器SA(從X方向正側數起之第1個感測放大器SA)重疊。同樣，3個配線m1a中從Y方向負側數起之第2個～第3個配線m1a之部分152形成於配線層M1中之如下區域，該區域從Z方向觀察時與從X方向負側數起之第2個～第3個區域R(8div)中之、從X方向負側數起之第8個感測放大器SA重疊。
藉此，8個部分152以規定之間距沿Y方向排列於從X方向負側數起之第8個感測放大器SA(感測放大器區域R SA)之上方。
又，圖35之例中，區域R(6div)中，6個配線m1a或配線m1b以規定之間距沿Y方向排列於從X方向正側數起之第1個感測放大器SA之上方之配線層M1。區域R(8div)中，8個配線m1a或配線m1b以規定之間距沿Y方向排列於從X方向負側數起之第8個感測放大器SA(從X方向正側數起之第1個感測放大器SA)之上方之配線層M1。
又，圖36之例中，8個配線d4以規定之間距沿Y方向排列於從X方向負側數起之第8個感測放大器SA(從X方向正側數起之第1個感測放大器SA)之上方之配線層D4。再者，有時將沿Y方向排列之8個配線d4之行稱為配線之行“d4C2”。
配線d4～d0分別經由通孔接觸電極連接。於配線層D3～D0中之任一個，形成有配線W2(圖36)。配線W2於X方向上延伸，X方向之一端設置於從Z方向觀察時與配線d4重疊之位置，X方向之另一端設置於從Z方向觀察時與感測放大器SA重疊之位置(圖36之配線d3～d0之位置)。配線W2分別經由1個或複數個通孔接觸電極，連接於對應之感測放大器SA(感測放大器電路SADL)。
第1實施方式中，如圖24所示，於區域R(6div)、R(8div)之分界部，配線層M1中之沿Y方向排列之6個部分152之行與8個部分152之行之間隔隔開得較大，週期性被破壞。相對於此，第4實施方式中，如圖35所示，於區域R(6div)、R(8div)之分界部，配線層M1中之沿Y方向排列之6個部分152之行與8個部分152之行之間隔大致固定。因此，能夠將複數個部分152之行儘量均等地配置於X方向上。
再者，第4實施方式中，如圖34～圖36所示，區域R(6div)及區域R(8div)中之任一個在從X方向正側數起之第1個感測放大器SA之上方配置有複數個部分152之行(複數個貼合電極P I1、P I2之行、複數個配線d4之行)。
[其他實施方式] 以上，對第1實施方式～第3實施方式之半導體記憶裝置進行了說明。然而，以上所說明之構成僅為例示，具體構成可適當進行調整。
例如，圖5所例示之晶片C M係具備沿X方向排列之2個記憶平面MP之構成，但亦可為具備1個記憶平面或沿X方向排列之3個以上之記憶平面之構成。又，亦可為沿X方向及Y方向具備2×2或4×4個記憶平面之構成。
又，圖12所例示之行控制電路區域R CC具有沿Y方向排列之16個區域R CC110，圖21及圖23所例示之配線m1a之部分151之X方向上之間距為16 BL間距，但此為一例。例如，行控制電路區域R CC亦可具有沿Y方向排列之12個區域R CC110，且配線m1a之部分151之X方向上之間距為12 BL間距。例如，行控制電路區域R CC具有沿Y方向排列之8個區域R CC110，配線m1a之部分151之X方向上之間距亦可為8 BL間距。行控制電路區域R CC所包含之沿Y方向排列之區域R CC110之數量、及配線m1a之部分151之X方向上之間距任意即可。
又，如參照圖16加以說明，將記憶孔區域R MH12之複數個位元線BL與複數個區域R(6div)中之感測放大器SA連接之複數個配線m1a必須通過耦接區域R HU1之對應於第奇數個記憶體區塊BLK(1)、(3)、(5)、(7)、(9)、(11)之區域。但是，將記憶孔區域R MH11(2)之X方向正側之區域中之複數個位元線BL與複數個區域R(6div)中之感測放大器SA連接之複數個配線m1a亦可通過對應於第奇數個或第偶數個記憶體區塊BLK(1)～(12)之區域。
例如，如圖37所示，將配線群Gm1中所包含之4個配線m1a從Y方向負側起依序設為配線m1a(a)、m1a(b)、m1a(c)、m1a(d)。此處，配線m1a(a)、m1a(b)係將記憶孔區域R MH12之複數個位元線BL與複數個區域R(6div)中之感測放大器SA連接之配線m1a。又，配線m1a(c)、m1a(d)係將記憶孔區域R MH11(2)之X方向正側之區域中之複數個位元線BL與複數個區域R(6div)中之感測放大器SA連接之配線m1a。圖37之例中，配線m1a(a)、m1a(b)、m1a(c)通過對應於第奇數個記憶體區塊BLK(1)、(3)、(5)、(7)、(9)、(11)之區域。另一方面，配線m1a(d)通過對應於第偶數個記憶體區塊BLK(2)、(4)、(6)、(8)、(10)、(12)之區域。
又，於參照圖16加以說明之例中，行控制電路區域R CC具備複數個區域R(6div)及複數個區域R(8div)。然而，行控制電路區域R CC例如亦可具備複數個區域R(8div)及複數個區域R(4div)，還可具備複數個區域R(10div)及複數個區域R(8div)。該等劃分數亦為一例，能夠適當進行調整。
又，於參照圖16加以說明之例中，通過1個感測放大器SA(圖13之感測放大器區域R SA)之複數個配線群Gm1、Gm2中所包含之配線m1a之個數均為24個。即，6個配線群Gm1中所包含之配線m1a之個數為6×4個，8個配線群Gm2中所包含之配線m1a之個數為8×3個。然而，通過1個感測放大器SA之配線m1a之個數於配線群Gm1與配線群Gm2中亦可為不同個數。例如亦可為(n1)個配線群Gm1中所包含之配線m1a之個數為(n1)×(h1)個，(n2)個配線群Gm2中所包含之配線m1a之個數為(n2)×(h2)個。n1為2以上之整數，n2係不同於n1之2以上之整數。又，h1、h2為2以上之整數。
又，圖20及圖22所例示之複數個配線m1a之部分152於1個感測放大器SA之上方之配線層M1上沿Y方向排列成1行。然而，於無通過配線TW之區域中，複數個配線m1a之部分152無須沿Y方向排列成1行。
又，於圖16所例示之行控制電路區域R CC中，將靠近記憶孔區域R MH12之X方向正側之區域設為被劃分成6個劃分單位div 1之區域R(6div)。然而，感測放大器SA之Y方向之長度d SA之劃分數(劃分單位之數量)能夠根據感測放大器SA之Y方向之長度d SA、及記憶體區塊BLK之Y方向之長度(BLK間距)來適當調整。
又，如圖13所示，感測放大器SA包含沿Y方向排列之2段開關電晶體BLS、BLBIAS、及感測放大器電路SADL，將感測放大器SA之區域設為感測放大器區域R SA。然而，亦可將感測放大器電路SADL設為感測放大器SA，將感測放大器電路SADL之區域設為感測放大器區域R SA。
又，如圖11所示，於周邊電路區域R PC設置有沿X方向及Y方向排列之4個行控制電路區域R CC。然而，於周邊電路區域R PC，設置於周邊電路區域R PC之行控制電路區域R CC之數量不限於4個。例如，沿X方向排列2個且沿Y方向排列3個之6個行控制電路區域R CC、沿X方向排列3個且沿Y方向排列2個之6個行控制電路區域R CC、1個行控制電路區域R CC等設置於周邊電路區域R PC之行控制電路區域R CC之數量亦可為任意數量。
再者，有時將區域R(6div)稱為“第1區域”，將區域R(8div)稱為“第2區域”，將區域R(4div)稱為“第3區域”。
[其他] 對本發明之若干個實施方式進行了說明，但該等實施方式係作為示例提出，並不意圖限定發明之範圍。該等新穎之實施方式能以其他各種方式實施，可於不脫離發明主旨之範圍內進行各種省略、置換及變更。該等實施方式或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍中。 [相關申請案]
本申請案享有以日本專利申請案2022-150735號(申請日：2022年9月21日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
100:導電層 102:絕緣層 103:絕緣層 110:導電層 111:絕緣層 120:半導體層 125:絕緣層 130:閘極絕緣膜 131:隧道絕緣膜 132:電荷蓄積膜 133:阻擋絕緣膜 151, 152, 153:部分 151(1), 151(2), 151(3), 151(4):部分 200:半導體基板 200G:絕緣層 200I:絕緣區域 200N:N型井區域 200P:P型井區域 200S:半導體基板區域 a1, a2, a3, a4:角部 b1, b2, b3, b4:角部 BL:位元線 BLK(1)～BLK(12):記憶體區塊 BLK(2＊n1):記憶體區塊 BLK:記憶體區塊 BLKD:區塊解碼器 blkd:區塊解碼組件 BLKSEL:信號供給線 BLS, BLBIAS:開關電晶體 CG:配線 ch, Vy:通孔接觸電極 CH:通孔接觸電極層 CL1:中心位置 CL2:中心位置 C M:晶片 ColC:行控制電路 C P:晶片 CS:通孔接觸電極 D0, D1, D2, D3, D4:配線層 d0～d3:配線 d4:配線 d4C1:配線之行 d4C2:配線之行 DBUS:配線 div 1:劃分單位 div 1(1)～div 1(n1):第1劃分單位 div 2:劃分單位 div 2(1)～div 2(n2):第2劃分單位 div 3:劃分單位 d SA:長度 gc:電極 GC:電極層 Gm1, Gm2, Gm3:配線群 Gm1:配線群 Gm2:配線群 L MCA:記憶胞陣列層 L SB:基體層 M0, M1:複數個配線層 m1, m1a, m1b:配線 m1a(1):配線 m1a(2):配線 m1a(3):配線 m1a(4):配線 m1a(a), m1a(b), m1a(c), m1a(d):配線 m1c:配線 MA:背面配線層 ma:配線 MB, DB:晶片貼合電極層 MC:記憶胞 MCA:記憶胞陣列 MD:記憶體晶粒 MP:記憶平面 MS:記憶體串 PC:周邊電路 P I1, P I2:貼合電極 p I1B, p I2B:障壁導電膜 p I1M, p I2M:金屬膜 P X:外部焊墊電極 R(6div), R(8div), R(4div):區域(第1區域, 第2區域, 第3區域) R(n1div):區域 R(n2div):區域 R1, R2:區域 R1', R2':區域 R BD:區塊解碼器區域 R C:電路區域 R CC:行控制電路區域 R CC(1):行控制電路區域 R CC(2):行控制電路區域 R CC1:區域 R CC2:區域 R CC3:區域 R CC11:區域 R CC110:區域 R CC112:區域 R HU(N1)～R HU(N12):小區域 R HU(P1)～R HU(P12):小區域 R HU1:耦接區域 R HU2:耦接區域 R MH11(1):記憶孔區域 R MH11(2):記憶孔區域 R MH11, R MH12:記憶孔區域 R MH21, R MH22:記憶孔區域 RowC:列控制電路 R P:周邊區域 R PC:周邊電路區域 R RC:列控制電路區域 R SA:感測放大器區域 SA:感測放大器 SADL:感測放大器電路 SGD:汲極側選擇閘極線 SGS:源極側選擇閘極線 SL:源極線 ST:區塊間絕緣層 STD:汲極側選擇電晶體 STS:源極側選擇電晶體 SU:串組件 Tr:電晶體 TW:通過配線 V1:通孔接觸電極 VZ:區域 W1, W2:配線 WL:字元線 WLSW:字元線開關 X:方向 X1:寬度 XDL:鎖存電路 Y:方向 YCOM:電路 Z:方向
圖1係表示記憶體晶粒MD之一部分構成之模式性電路圖。 圖2係表示周邊電路PC之一部分構成之模式性電路圖。 圖3係表示周邊電路PC之一部分構成之模式性電路圖。 圖4係表示本實施方式之半導體記憶裝置之構成例之模式性分解立體圖。 圖5係表示晶片C M之構成例之模式性仰視圖。 圖6係表示記憶體晶粒MD之一部分構成之模式性剖視圖。 圖7係表示記憶體晶粒MD之一部分構成之模式性剖視圖。 圖8係表示晶片C M之一部分構成之模式性仰視圖。 圖9係表示晶片C M之一部分構成之模式性剖視圖。 圖10係表示耦接區域R HU1、R HU2之構成例之模式性俯視圖。 圖11係表示晶片C P之構成例之模式性俯視圖。 圖12係將圖11之行控制電路區域R CC放大表示之模式性俯視圖。 圖13係將圖12之C部分放大表示之模式性俯視圖。 圖14係將晶片C M及晶片C P沿著圖11之A-A'線切斷，沿著箭頭方向觀察到之模式性剖視圖。 圖15係用於說明配線群Gm1及配線群Gm2之模式性俯視圖。 圖16係將圖11之B部分放大表示之模式性俯視圖。 圖17係用於說明配線層M1中之配線m1a之模式性仰視圖。 圖18係用於說明配線m1a之模式性仰視圖。 圖19係用於說明配線m1b之模式性仰視圖。 圖20係用於說明配線群Gm1之配線圖案之模式性俯視圖。 圖21係用於說明配線群Gm1之配線圖案之模式性俯視圖。 圖22係用於說明配線群Gm2之配線圖案之模式性俯視圖。 圖23係用於說明配線群Gm2之配線圖案之模式性俯視圖。 圖24係表示不同劃分數之區域之分界部之模式性俯視圖。 圖25係表示配線層D4中之配線d4之配置例之模式性俯視圖。 圖26係表示配線層D4中之配線d4之配置例之模式性俯視圖。 圖27係表示區域R(6div)中之通過配線TW之構成之模式性俯視圖。 圖28係表示區域R(8div)中之通過配線TW之構成之模式性俯視圖。 圖29係表示第1區域R(n1div)及第2區域R(n2div)之模式性俯視圖。 圖30係用於說明比較例之配線層M1中之配線群Gm之配線圖案的模式性俯視圖。 圖31係將圖16之D部分所對應之配線層M1中之區域放大表示的模式性仰視圖。 圖32係表示第3實施方式之行控制電路區域R CC之構成之模式性俯視圖。 圖33係表示區域R(4div)中之通過配線TW之構成之模式性俯視圖。 圖34係用於說明第4實施方式之配線群Gm2之配線圖案之模式性俯視圖。 圖35係表示第4實施方式之不同劃分數之區域之分界部的模式性俯視圖。 圖36係表示第4實施方式之配線層D4中之配線d4之配置例的模式性俯視圖。 圖37係用於說明配線群Gm1之配線圖案之變化例之模式性俯視圖。
d0~d3:配線
d4:配線
d4C1:配線之行
dSA:長度
PI2:貼合電極
R(4div):區域
SA:感測放大器
W1:配線
X:方向
Y:方向
Z:方向

Claims (19)

  1. 一種半導體記憶裝置，其具備： 半導體基板； 複數個導電層，其等於與上述半導體基板之表面交叉之第1方向排列； 複數個半導體層，其等於上述第1方向上延伸，且與上述複數個導電層對向； 第1配線層，其設置於上述半導體基板與上述複數個半導體層之間，且包含複數個位元線，該等複數個位元線與上述複數個半導體層電性連接，於與上述第1方向交叉之第2方向排列，且在與上述第1方向及上述第2方向交叉之第3方向上延伸； 複數個感測放大器區域，其等設置於上述半導體基板；及 第2配線層，其設置於上述半導體基板與上述第1配線層之間，且包含將上述複數個感測放大器區域與上述複數個位元線分別電性連接之複數個第1配線；且 上述半導體基板具備於上述第2方向排列之第1區域及第2區域， 自上述第1方向觀察時，於上述第1區域中之與一部分上述感測放大器區域重疊之位置，分別各設置有n1個(n1為2以上之整數)於上述第3方向排列之上述第1配線， 自上述第1方向觀察時，於上述第2區域中之與一部分上述感測放大器區域重疊之位置，分別各設置有n2個(n2為2以上之不同於n1之整數)於上述第3方向排列之上述第1配線。
  2. 如請求項1之半導體記憶裝置，其中 上述第1區域中之上述感測放大器區域之上述第3方向之長度被劃分為n1個第1劃分單位， 上述第2區域中之上述感測放大器區域之上述第3方向之長度被劃分為n2個第2劃分單位， 於n1個上述第1劃分單位分別設置有上述第1配線， 於n2個上述第2劃分單位分別設置有上述第1配線。
  3. 如請求項1之半導體記憶裝置，其中 上述第1區域包含於上述第2方向排列之n1個上述感測放大器區域， 上述第2區域包含於上述第2方向排列之n2個上述感測放大器區域。
  4. 如請求項1之半導體記憶裝置，其 具備第3配線層，該第3配線層設置於上述第1配線層與上述第2配線層之間，包含將上述複數個位元線與上述複數個第1配線分別電性連接之複數個第2配線， n1個上述第2配線於上述第3方向排列，且與n1個上述第1配線分別電性連接， n2個上述第2配線於上述第3方向排列，且與n2個上述第1配線分別電性連接。
  5. 如請求項4之半導體記憶裝置，其中 上述複數個第2配線分別具備：第1部分，其與上述複數個位元線中之一個電性連接；及第2部分，其與上述複數個第1配線中之一個電性連接； 上述複數個第2配線之至少一部分分別具備第3部分，該第3部分於上述第2方向上延伸，與上述第1部分及上述第2部分連接。
  6. 如請求項5之半導體記憶裝置，其中 上述複數個第2配線之另一部分係：上述第1部分之上述第3方向之一端部與上述第2部分連接。
  7. 如請求項1之半導體記憶裝置，其中 上述第2配線層包含複數個通過配線，該等複數個通過配線設置在於上述第3方向排列之上述複數個第1配線之行之間，於上述第3方向上延伸，且於上述第2方向排列。
  8. 如請求項7之半導體記憶裝置，其中 n1小於n2， 上述第1區域具備：上述複數個第1配線之行中之2個，即於上述第2方向上相鄰之第1行及第2行， 上述第2區域具備：上述複數個第1配線之行中之其他2個，即於上述第2方向上相鄰之第3行及第4行， 設置於上述第1行與上述第2行之間之上述通過配線之數量少於設置於上述第3行與上述第4行之間之上述通過配線之數量。
  9. 如請求項1之半導體記憶裝置，其中 n1小於n2， 連接於上述第1區域之上述位元線之數量多於連接於上述第2區域之上述位元線之數量。
  10. 如請求項4之半導體記憶裝置，其具備： 第1記憶區域，其設置有上述複數個半導體層之一部分，且處於上述第2方向之一側； 第2記憶區域，其設置有上述複數個半導體層之另一部分，且處於上述第2方向之另一側；及 耦接 區域，其設置於上述第1記憶區域與上述第2記憶區域之間，且具備沿上述第3方向排列之複數個小區域；且 上述複數個小區域具備：設置有複數個通孔接觸電極之複數個第1小區域、及未設置有上述複數個通孔接觸電極之複數個第2小區域； 上述第1小區域及上述第2小區域於上述第3方向交替地排列； 上述複數個感測放大器區域設置於從上述第1方向觀察時與上述第1記憶區域重疊之上述半導體基板之區域； 將上述第2記憶區域中之上述複數個位元線與上述複數個感測放大器區域分別電性連接之上述複數個第2配線通過上述複數個第2小區域。
  11. 如請求項10之半導體記憶裝置，其中 上述第1記憶區域及上述第2記憶區域分別具備於上述第3方向排列之複數個記憶體區塊， 上述複數個記憶體區塊對應於上述複數個小區域。
  12. 如請求項10之半導體記憶裝置，其中 2×n1個上述小區域之上述第3方向之長度與上述感測放大器區域之上述第3方向之長度相同。
  13. 如請求項10之半導體記憶裝置，其 具備設置於上述半導體基板之複數個開關電晶體， 上述複數個通孔接觸電極分別與上述複數個導電層及上述複數個開關電晶體電性連接。
  14. 如請求項13之半導體記憶裝置，其中 設置有上述複數個開關電晶體之電晶體區域之上述第2方向之中心位置與上述耦接區域之上述第2方向之中心位置相同。
  15. 如請求項14之半導體記憶裝置，其中 上述電晶體區域之上述第2方向之長度大於上述耦接區域之上述第2方向之長度。
  16. 如請求項1之半導體記憶裝置，其中 上述半導體基板具備於上述第2方向排列之第3區域， 從上述第1方向觀察時，於上述第3區域中之與上述感測放大器區域重疊之位置，分別各設置有n3個(n3為2以上之不同於n1及n2之整數)於上述第3方向排列之上述第1配線。
  17. 如請求項5之半導體記憶裝置，其中 於上述第1區域與上述第2區域之分界部附近，上述第1部分與上述第2部分之上述第2方向上之位置關係切換。
  18. 如請求項1之半導體記憶裝置，其中 上述複數個感測放大器區域分別具備感測放大器電路及開關電晶體，該開關電晶體於一端與上述感測放大器電路電性連接，於另一端與上述第1配線電性連接。
  19. 如請求項4之半導體記憶裝置，其中 上述半導體基板具備於上述第2方向排列之上述複數個第1區域、及於上述第2方向排列之上述複數個第2區域， 從上述第1方向觀察時，於上述複數個第1區域之與一部分上述感測放大器區域重疊之位置，分別各設置有n1個(n1為2以上之整數)於上述第3方向排列之第1配線群， 從上述第1方向觀察時，於上述複數個第2區域之與一部分上述感測放大器區域重疊之位置，分別各設置有n2個(n2為2以上之不同於n1之整數)於上述第3方向排列之第2配線群， 上述第1配線群包含h1個(h1為2以上之整數)上述第2配線， 上述第2配線群包含h2個(h2為2以上之不同於h1之整數)上述第2配線。
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