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TWI819141B - 由具有標準商業化可編程邏輯ic晶片及記憶體晶片之晶片級封裝所建構之邏輯驅動器 - Google Patents

由具有標準商業化可編程邏輯ic晶片及記憶體晶片之晶片級封裝所建構之邏輯驅動器 Download PDF

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TWI819141B
TWI819141B TW108141697A TW108141697A TWI819141B TW I819141 B TWI819141 B TW I819141B TW 108141697 A TW108141697 A TW 108141697A TW 108141697 A TW108141697 A TW 108141697A TW I819141 B TWI819141 B TW I819141B
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林茂雄
李進源
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成真股份有限公司
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Abstract

一種多晶片封裝結構，包括：一第一半導體積體電路(IC)晶片；一第二半導體積體電路(IC)晶片，位在該第一半導體積體電路(IC)晶片之上方並接合至該第一半導體積體電路(IC)晶片；      複數個第一金屬柱，位在該第一半導體積體電路(IC)晶片之上方且耦接至該第一半導體積體電路(IC)晶片，其中該些第一金屬柱係位在由該第二半導體積體電路(IC)晶片之側壁往外延伸而出的一空間中；以及一第一聚合物層，位在該第一半導體積體電路(IC)晶片之上方且位在該空間中，其中該些第一金屬柱係位在該第一聚合物層中，其中該第一聚合物層之上表面、該第二半導體積體電路(IC)晶片之上表面與每一該些第一金屬柱之上表面係為共平面的。

Description

由具有標準商業化可編程邏輯IC晶片及記憶體晶片之晶片級封裝所建構之邏輯驅動器
本申請案主張於2018年11月18日申請之美國暫時申請案案號62/768,978，該案的發明名稱為”根據標準商業化可編程邏輯/記憶體半導體IC晶片級封裝的邏輯驅動器”，本申請案另主張2019年8月5日申請之美國暫時申請案案號62/882,941，該案的發明名稱為”依據矽穿孔栓塞所建構的垂直交互連接線電梯”，本申請案另主張2019年8月25日申請之美國暫時申請案案號62/891,386，該案的發明名稱為” 依據矽穿孔栓塞所建構的垂直交互連接線電梯”。
本發明係有關一邏輯運算晶片封裝、一邏輯運算驅動器封裝、一邏輯運算晶片裝置、一邏輯運算晶片模組、一邏輯運算驅動器、一邏輯運算硬碟、一邏輯運算驅動器硬碟、一邏輯運算驅動器固態硬碟、一現場可編程邏輯閘陣列(Field Programmable Gate Array (FPGA))邏輯運算硬碟或一現場可編程邏輯閘陣列邏輯運算器(以下簡稱邏輯運算驅動器，亦即為以下說明書提到邏輯運算晶片封裝、一邏輯運算驅動器封裝、一邏輯運算晶片裝置、一邏輯運算晶片模組、一邏輯運算硬碟、一邏輯運算驅動器硬碟、一邏輯運算驅動器固態硬碟、一現場可編程邏輯閘陣列(Field Programmable Gate Array (FPGA))邏輯運算硬碟或一現場可編程邏輯閘陣列邏輯運算器，皆簡稱邏輯運算驅動器)，本發明之邏輯運算驅動器包括用於現場編程為目的複數FPGA積體電路(IC)晶片及一個(或多個)非揮發性IC晶片，更具體而言，使用複數商業化標準FPGA IC 晶片/HBM封裝結構(CSPs)(每一個包括一FPGA IC晶片及一個(或多個)HBM IC晶片)所組成標準商業化邏輯運算驅動器包括非揮發性隨機存取記憶體單元並且當進行現場程式編程操作時可被使用在不同應用上。
FPGA半導體IC晶片己被用來發展一創新的應用或一小批量應用或業務需求。當一應用或業務需求擴展至一定數量或一段時間時，半導體IC供應商通常會將此應用視為一特殊應用IC晶片(Application Specific IC (ASIC) chip)或視為一客戶自有工具IC晶片(Customer-Owned Tooling (COT) IC 晶片)。對於一特定應用及相較於一ASIC晶片或COT晶片下，會因為以下因素將FPGA晶片設計為ASIC晶片或COT晶片設計， (1)需較大尺寸的半導體晶片、較低的製造良率及較高製造成本；(2)需消耗較高的功率；(3)較低的性能。當半導體技術依照摩爾定律(Moore’s Law)發展至下一製程世代技術時(例如發展至小於30奈米(nm)或20奈米(nm))，針對設計一ASIC晶片或一COT晶片的一次性工程費用(Non-Recurring Engineering (NRE))的成本是十分昂貴的，請參閱第27圖所示，其成本例如大於5百萬元美金，或甚至超過1千萬元美金、2千萬元美金、5千萬元美金或1億元美金。例如以16nm技術世代或製造技術的且用於ASIC或COT晶片一組光罩的成本就高於2百萬美金、5百萬美金或1仟萬美金。如此昂貴的NRE成本，降低或甚至停止先進IC技術或新一製程世代技術應用在創新或應用上，因此需要發展一種能持續的創新並降低障礙(製造成本)的新方法或技術，並且可使用先進且有用的半導體技術節點(或世代)來實現半導體IC晶片上的創新。
本發明揭露位在一多晶片封裝中之商業化標準邏輯運算驅動器，其包括複數標準商業化現場可編程閘極陣列/高位元寬晶片及封裝(Field Programmable Gate Array/High Bandwidth Memory Chip-Scale Packages (FPGA/HBM CSP))及一個(或多個)非揮發性IC晶片使用在需要邏輯，計算和/或處理功能的各種應用上，其中FPGA/HBM CSPs包括一標準商業化FPGA IC晶片及一HBM晶片或一具有複數HBM晶片所堆疊封裝，此商業化標準邏輯運算驅動器所使用的非揮發性記憶體IC晶片是類似使用一商業化標準固態儲存硬碟(或驅動器)、一資料儲存硬碟、一資料儲存軟碟、一通用序列匯流排(Universal Serial Bus (USB))快閃記憶體碟(或驅動器)、一USB驅動器、一USB記憶棒、一快閃記憶碟或一USB記憶體。標準商業化FPGA/HBM CSP係類似是使用標準商業化資料儲存記憶體IC晶片，例如標準商業化DRAM晶或標準商業化NAND快閃晶片，而不同之處在於，後者俱有用於資料儲存的功能，而前者俱有用於處理的邏輯運算功能和/或計算功能。
本發明更揭露一降低NRE成本方法，此方法係經由標準商業化邏輯驅動器實現 (i)創新及/或應用，此標準商業化邏輯驅動器包括複數標準商業化FPGA/HBM CSPs。具有創新想法或創新應用的人需要購買此商業化標準邏輯驅動器及可寫入(或載入)此商業化標準邏輯驅動器的一開發或撰寫軟體原始碼或程式，用以實現他/她的創新想法或創新應用，其中該創新想法或創新應用包括(i)創新演算法及/或計算結構，處理方法、學習及/或推理，及/或(ii)創新及/或特定應用，經由與通過開發邏輯ASIC或COT IC晶片的實施相比，使用標準商業化邏輯驅動器的NRE成本可降低2、5、10、30、50或100倍以上。對於先進的半導體技術節點或更高代次(例如大於(或低於)20 nm的技術），但是設計ASIC或COT芯片的NRE成本大大增加，超過500萬美元，甚至超過1000萬美元、2000萬美元、5000萬美元或1億美元。在16nm技術節點或世代中，為ASIC或COT晶片設置光罩的成本可能就超過200萬美元、500萬美元或1000萬美元。使用本發明所述邏輯驅動器實施相同或類似的創新和/或應用可以將NRE成本降低到小於1000萬美元、甚至小於500萬美元、300萬美元、200萬美元或100萬美元。本發明的邏輯驅動器可激發創新並且降低了在使用先進的IC技術節點或世代(例如，技術高於(或電晶體閘極寬度低於20nm或10nm或更先進的技術節點或世代)設計和製造的IC芯片中實施創新的障礙。
本發明另一方面可再次提供一個”公開創新平台”，此平台可使創作者經由本發明中的邏輯驅動器輕易地且低成本下在半導體晶片上使用先進於20nm的IC技術世代之技術，執行或實現他們的創意或發明，其先進的技術世代例如是先進於20nm、16 nm、10 nm、7 nm、5 nm或3 nm的技術世代，其中該創意或發明包括(i)計算、處理、學習和/或推理的創新演算法或體系結構，和/或（ii）創新和/或特定應用，在1990年代時，創作者或發明人可經由設計IC晶片並在幾十萬美元的成本之下，在半導體製造代工廠使用1µm、0.8µm、0.5µm、0.35µm、0.18µm或0.13µm的技術世代之技術實現他們的創意或發明，半導體製造代工公司是無產品的公司，他們擁有自己的半導體製造廠，他們為客戶提供製造服務，而客戶是無晶圓廠的公司，包括(i)設計和擁有IC晶片的IC晶片設計公司，(ii)設計和擁有系統的系統公司，(iii)設計和擁有IC晶片的IC晶片設計人員。此半導體製造工廠在當時是所謂的”公共創新平台”，然而，當技術世代遷移並進步至比20nm更先進的技術世代時，例如是先進於20nm、16 nm、10 nm、7 nm、5 nm或3 nm的技術世代之技術，只有少數大的系統商或IC設計公司(非公共的創新者或發明人)可以負擔得起半導體IC製造代工廠所需的開發費用，其中使用這些先進世代的開發及實現的費用成本大約是高於1000萬美元，現今的半導體IC代工廠現在己不是” 公共創新平台”，而只變成俱樂部創新者或發明人的”俱樂部創新平台”，而本發明所提出的邏輯驅動器 (包括標準商業化現場可編程邏輯閘陣列(FPGA)積體電路晶片(標準商業化FPGA IC晶片s))可提供公共創作者再次的回到1990年代一樣的半導體IC產業的”公共創新平台”，創作者可經由使用標準商業化邏輯運算器及撰寫軟體程式執行或實現他們的創作或發明，其成本係低於500K或300K美元，其中軟體程式係常見的軟體語，例如是C, Java, C++, C#, Scala, Swift, Matlab, Assembly Language, Pascal, Python, Visual Basic, PL/SQL或JavaScript等程式語言，其中創作者可使他們自己的標準邏輯驅動器或他們可以經由網路在資料中心或雲端租用標準商業化邏輯驅動器進行開發或實現他們的創作或發明。
本發明另一方面提供發明人的一創新平台，該創新平台包括(a)在一資料中心或雲端內的複數邏輯驅動器，其中該些邏輯驅動器包括使用先進行20nm技術節點的半導體IC製程技術節點所製造的複數標準商業化FPGA IC晶片(位在FPGA/HBM CSPs封裝中)。(b)與網際網路或互連網在資料中心或雲端上通訊溝通之創新者的裝置及複數使用者的裝置，其中該創新者可經由網際網路或互連網且使用常用編程語言在資料中心或雲端上編程複數邏輯驅動器，用以發展及寫入軟體程式以實現他的創新(發明)(包括演法、架構及/或應用)，其中常用的編程語言包括C, Java, C++, C#, Scala, Swift, Matlab, Assembly Language, Pascal, Python, Visual Basic, PL/SQL或JavaScript等程式語言，(c)在編程些邏輯驅動器之後，該創新者或複數使用者可經由網際網路或互連網使用己編程完成的邏輯驅動器用於他們的創新(包括演算法、架構及/或應用)中，其中該些創新包括：(i)計算上、運算上、學習上及/或推理上的創新的演算法或架構，及/或(ii)創新及/或具體的應用。
本發明另外揭露一種商業模式，此商業模式係將現有邏輯ASIC晶片或COT晶片的商業模式經由使用標準商業化邏輯驅動器轉變成一商業邏輯IC晶片商業模式，例如像是現在商業化DRAM或商業化NAND快閃記憶體IC晶片商業模式，其中對於同一創新(演算法、結構及/或應用)或是以加速工作負載處理為目標的應用，此邏輯驅動器從效能、功耗、工程及製造成本上比現有常規ASIC晶片或常規COT IC晶片更好或相同。現有邏輯ASIC晶片及COT IC晶片設計、製造及/或生產的公司(包括無晶圓廠IC設計和產品公司，IC代工廠或合同製造商(可能是無產品)，和/或垂直集成IC設計、製造和產品的公司)可變成類似DRAM或商業化快閃記憶體IC晶片設計、製造及/或生產公司，或是變成類似現有快閃記憶體模組、快閃USB記憶棒或驅動器，或閃存固態驅動器或磁盤驅動器設計、製造和/或產品公司。現有邏輯ASIC或COT IC晶片設計及/或製造包括(包括無晶圓廠IC設計和產品公司，IC代工廠或簽約製造商（可能沒有產品），垂直集成的IC設計，製造和產品公司)可變成以下產業模式的公司：(1)設計、製造和/或銷售標準商品FPGA IC晶片； 和/或(2)設計、製造和/或銷售標準商品邏輯驅動器。使用者、客戶或軟體開發者可購買此標準商業化邏輯驅動器及撰寫軟體之程式碼編程該邏輯驅動器，例如係用在人工智能(Artificial Intelligence, AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、虛擬實境(VR)、擴增實境(AR)、車用電子、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能的程式，可對邏輯驅動器進行編程以執行諸如圖形晶片、DSP晶片、以太網絡晶片、無線(例如802.11ac)晶片或AI晶片之類的功能。邏輯驅動器可以可選擇地被編程為執行人工智能(AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、虛擬實境(VR)、擴增實境(AR)、車用電子、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能，此邏輯驅動器是一可現場編程的加速器，可用在用戶端、資料中心或雲端中，或是用在AI功能中的訓練/推測的應用程式中進行現場編程。
本發明另外揭露一種商業模式，此商業模式係將現有硬邏輯ASIC晶片或COT晶片的硬體商業模式經由使用標準商業化邏輯驅動器轉變成軟體商業模式，其中對於同一創新(演算法、結構及/或應用)，可經由此邏輯驅動器從效能、功耗、工程及製造成本上比現有常規ASIC晶片或常規COT IC晶片更好或相同，標準商業化邏輯驅動器可用作為設計ASIC或COT IC晶片的替代方法。現有的ASIC晶片或COT IC晶片的設計公司或供應商可變成軟體開發商或供應商，他們可能調整變成以下商業模式：(1)變成軟體公司，針對他們的發明或應用可發展成軟體及販賣/或租用軟體為主的商業模式，可讓他們的客戶或使用者安裝軟體至客戶的或使用者所擁有的商業化標準邏輯運算器中；及/或 (2) 硬體公司仍是販賣硬體的商業模式，沒有ASIC晶片或COT IC晶片的設計及生產，在模式(2)中，客戶或使用者可安裝自我研發的軟體安裝在所販賣(或購買)的標準商業邏輯驅動器內，然後再賣給他們的客戶或使用者。在模式(1)及(2)中，客戶/用戶或開發人員/公司都可以將軟體原始碼寫入其所需演算法的標準商品邏輯驅動器 (亦即是，將軟體原始碼加載到標準化商品邏輯驅動器中)、架構和/或應用中，例如是用在人工智能(Artificial Intelligence, AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、虛擬實境(VR)、擴增實境(AR)、車用電子、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能的程式，可對邏輯驅動器進行編程以執行諸如圖形晶片、DSP晶片、以太網絡晶片、無線(例如802.11ac)晶片或AI晶片之類的功能。邏輯驅動器可以可選擇地被編程為執行人工智能(AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、虛擬實境(VR)、擴增實境(AR)、車用電子、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能。
本發明另外揭露一種將現有系統設計、系統製造及(或)系統產品的產業經由標準商業化邏輯運算器改變成一商業化系統/產品產業，例如像是現在的商業DRAM產業或快閃記憶體產業。現有的系統、電腦、處理器、智慧型手機或電子儀器或裝置可變成一標準商業化硬體公司，硬體以記憶體驅動器及邏輯運算驅動器為主要硬體。記憶體驅動器可以是硬碟、閃存驅動器(隨身碟)及(或)固態驅動器(solid-state drive)。本發明中所揭露的邏輯運算驅動器可具有數量足夠多的輸出/輸入端(I/Os)，用以支持(支援)所有或大部分應用程式的編程的I/Os部分。例如執行以下其中之一功能或以下功能之組合：人工智能(Artificial Intelligence, AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等其它功能。邏輯運算驅動器可包括：(1)軟體、演算法、架構及/或應用程式的開發者可以下載演算法、架構及/或應用軟體或編程碼，經由I/O連接埠或連接器連接或耦接至該邏輯驅動器的I/Os，以進行編程或配置該邏輯驅動器；(2)操作、執行或使用者所使用的I/Os，使用者經由一或複數的外部I/Os或連接器連接或耦接至邏輯運算驅動器的I/Os執行或操作指令，例如產生製作一微軟文書檔(word file)、一簡報檔或一試算表。外部元件的外部I/Os或連接器連接或耦接至相對應的邏輯運算驅動器I/Os包括一或複數(2, 3, 4或大於4)的USB連接端、一或複數IEEE 單層封裝揮發性記憶體驅動器4連接端、一或複數乙太網路連接端、一或複數音源端或序列埠，例如是RS-232連接端或COM(通信)連接端、無線收發器I/Os及(或)藍牙收發器I/Os，連接或耦接至相對應的邏輯運算驅動器I/Os的外部I/Os可包括用於通訊、連接或耦接至記憶體驅動器用途的串行高級技術附件(Serial Advanced Technology Attachment, SATA)連接端或外部連結(Peripheral Components Interconnect express, PCIe)連接端。這些用於通訊、連接或耦接的I/Os可設置、位在、組裝或連接在(或至)一基板、一軟板或硬板上，例如一印刷電路板(Printed Circuit Board, PCB)、一具有連接線路結構的矽基板、一具有連接線路結構的金屬基板、一具有連接線路結構的玻璃基板、一具有連接線路結構的陶瓷基板或一具有連接線路結構的軟性基板。邏輯運算驅動器經由錫凸塊、銅柱或銅凸塊以類似覆晶(flip-chip)晶片封裝製程或使用在液晶顯示器驅動器封裝技術的覆晶接合(Chip-On-Film (COF))封裝製程，將邏輯運算驅動器設置在基板、軟板或硬板上。現有的系統、電腦、處理器、智慧型手機或電子儀器或裝置可變成：(1)販賣標準商業化硬體的公司，對於本發明而言，此類型的公司仍是硬體公司，而硬體包括記憶體驅動器及邏輯運算驅動器；(2)針對使用者所開發系統、演算法、架構及/或應用軟體，而安裝在使用者自有的標準商業化硬體中，對於本發明而言，此類型的公司是軟體公司；(3)安裝第三者所開發系統、演算法、架構及/或應用軟體或程式在標準商業化硬體中以及販賣軟體下載硬體，對於本發明而言，此類型的公司是硬體公司。
本發明的另一方面提供了一種用於標準商業化FPGA/HBM CSPs封裝中的標準商業化FPGA IC晶片，該FPGA/HBM CSPs封裝係使用在多晶片封裝型式的標準商業化邏輯驅動器中。使用先進的半導體技術節點(或世代)，例如比30nm、20 nm或10 nm更先進或等於的技術節點，來設計及實現和製造標準商業FPGA IC晶片；其中晶片尺寸和製造良率都得到了改良及優化，並以最低的製造成本實現了所用半導體技術節點或新世代產品的生產。標準商業化FPGA IC晶片的面積可以在400 mm2至9 mm2之間、225 mm2至9 mm2之間、144mm2至16 mm2、100至16 mm2之間、75mm2至16 mm2或者50 mm2和16 mm2之間。先進半導體技術節點或下一代中使用的電晶體可以是鰭式場效電晶體(FIN Field-Effect-Transistor (FINFET))、矽晶片在絕緣體上(Silicon-On-Insulator (FINFET SOI))、堆疊閘極全環場效應晶體管（Gate-All-Around Field-Effect-Transistor, GAAFET）、薄膜全耗盡之矽晶片在絕緣體上((FDSOI) MOSFET)、薄膜部分耗盡之矽晶片在絕緣體上(Partially Depleted Silicon-On-Insulator (PDSOI))、金氧半場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor(MOSFET))或常規MOSFET。此標準商業化FPGA IC晶片可能只能與邏輯運算驅動器內的其它晶片進行通信，其中標準商業化FPGA IC晶片的輸入/輸出電路可能只需要與輸入/輸出驅動器(I/O驅動器)或輸入/輸出接收器(I/O 接收器)以及靜電放電(Electrostatic Discharge (ESD))裝置溝通/通訊。此輸入/輸出驅動器、輸入/輸出接收器或輸入/輸出電路的驅動能力、負載、輸出電容或輸入電容係介於0.05皮法(pF)至2pF之間或介於0.05pF至1pF之間，或小於2pf或1pF。ESD裝置的大小係介於0.01pF至2pF之間或介於0.01pF至1pF之間，或是小於小於2pf、1pf或0.1pf，例如一雙向(或三向)I/O接墊或電路包括一ESD電路、一接收器及一驅動器，其具有介於0.05pF至2pF之間或介於0.05pF至1pF之間，或是小於2pf或1pf的輸入電容或輸出電容。該小型I/O電路可FPGA IC晶片的高性能和低功耗。全部或大部分的控制及(或)輸入/輸出電路或單元位外部或不包括在標準商業化FPGA IC晶片內 (例如，關閉-邏輯-驅動器輸入/輸出電路(off-logic-drive I/O電路)，意即是大型輸入/輸出電路用於與外部邏輯運算驅動器的電路或元件通訊)，但可被包括在同一邏輯運算驅動器中的另一專用的控制晶片、一專用輸入/輸出晶片或專用控制及輸入./輸出晶片內，標準商業化FPGA IC晶片中最小(或無)面積係被使用設置控制或輸入/輸出電路，例如小於15%、10%、5%、2%、1%面、0.5%或0.1%積(其中不包括晶片的密封環及晶片的切割區域，亦即是僅包括密封環邊界內的區域)係被使用設置控制或輸入/輸出電路，或標準商業化FPGA IC晶片中最小(或無)電晶體係被使用設置控制或輸入/輸出電路，例如電晶體數量小於15%、10%、5%、2%、1%、0.5%或0.1%係被使用設置控制或輸入/輸出電路，或標準商業化FPGA IC晶片的全部或大部分的面積係使用在(i)邏輯區塊或單元包括邏輯閘矩陣、運算單元或操作單元、及(或)查找表(Look-Up-Tables, LUTs)及多工器(多工器)；及(或) (ii)可編程互連接線(可編程交互連接線)。例如，標準商業化FPGA IC晶片中大於85%、大於90%、大於95%、大於98%、大於99%、大於99.5%、大於99.9%面積(其中不包括晶片的密封環及晶片的切割區域，亦即是僅包括密封環邊界內的區域)被使用設置邏輯區塊及可編程互連接線，或是標準商業化FPGA IC晶片中全部或大部分的電晶體係被使用設置邏輯區塊、重覆陣列及(或)可編程互連接線，例如電晶體數量大於85%、大於90%、大於95%、大於98%、大於99%、大於99.5%、大於99.9%被用來設置邏輯區塊及(或)可編程互連接線。該標準商業化FPGA IC晶片的面積(如上所述)係在沒有密封環(seal ring)和晶片切塊面積的情況下測量，亦即是該區域僅包括密封環內邊界的區域。在FPGA晶片中的標準重覆的矩陣更進一步提高了FPGA晶片的製造良率，由於FPGA IC晶片採用標准通用設計，因此可以在FPGA IC晶片的固定標準位置上設計封裝體貫穿金屬柱(Through Polymer metal Vias, TPV)位置，以下簡寫為TPV，以作為標準通用設計。
本發明另一方面提供使用在FPGA/HBM CSPs封裝中的標準商業化FPGA IC晶片，此FPGA/HBM CSPs係使用在多晶片封裝的標準商業化邏輯驅動器，該標準商業化FPGA IC晶片包括複數邏輯區塊，該邏輯區塊或單元包括：(i)邏輯閘矩陣包括布爾運算器(Boolean operators)，例如是NAND、NOR、AND及/或OR電路；(ii)計算單元包括，例如加法器、乘法器、移位寄存器(shift register)、浮點電路(floating point)和/或除法電路(division circuits)；(iii)查找表(Look-Up-Tables (LUTs))及多工器(multiplexers)。該布爾運算器、邏輯閘功能、操作或程序可使用位在FPGA IC晶片上之可編程線路或跡線(可編程金屬交互連接線或跡線)進行執行，而某些布爾運算器、邏輯閘功能、操作或程序可使用位在FPGA IC晶片上之固定線路或跡線(金屬交互連接線或跡線)進行執行，例如，加法器(adder)及/或乘法器可以由FPGA IC晶片上的固定線或線路(金屬交互連接線或跡線)進行設計及實現，而於連接加法器及/或乘法器的邏輯電路，另外，布爾運算器、邏輯閘功能或計算、操作或程序可被執行使用在例如是查找表(LUT)及/或多工器，該LUT儲存或記憶邏輯閘的運算或計算、計算結果、決策過程的決定、操作/動作、事件或活動的結果。該查找表可依據真實表(truth tables)用以執行邏輯功能，例如在SRAM單元中之該LUT可儲存或記憶資料或結果，在5T或6T SRAM單元中4個鎖存電晶體的二個鎖存節點其中之一可連接或耦接至多工器，在5T或6T SRAM單元儲存的資料可用於LUTs上，當輸入一組資料、需求或條件時，多工器依據該組資料、需求或條件在LUTs所儲存或記憶的資料中選擇相對應的資料(或結果值)。例如，一個4輸入NAND閘可被執行使用作為具有包括LUTs及多工器的一操作器，說明如下：具有4個輸入的4輸入及16(24 )個(可能)相對應的輸出NAND閘，使用LUT及多工器以執行相同功能之4輸入NAND操作所需的電路包括：(i)用於儲存及記憶16(可能)相對應輸入(結果值)的一LUT；(ii)依據特定4輸入控制或指示資料組(例如1, 0, 0, 1)，使多工器被設計為且用於選擇正確的(相對應的)輸出；也就是這裡16個輸入資料(該記憶體儲存資料)及用於多工器的控制或指示的資料，通常，一LUT及一多工器執行與操作器相同NAND的功能，其包括n個輸入，該LUT可儲存或記憶2n 對應資料或結構，及使用多工器從所記憶的2n 對應的資料或結果依據一特定n-input控制或指示資料組中選擇一正確的(對應的)輸出，該所記憶的2n 對應的資料或結果係記憶或儲存在5T或6T SRAM單元中2n 個記憶體單元中。
標準商業化FPGA IC 晶片中的複數可編程互連接線包括複數個位在複數可編程互連接線中間的複數交叉點開關，例如n條的金屬線連接至複數交叉點開關的輸入端，m條金屬線連接至複數交叉點開關的輸出端，其中該些交叉點開關位在n條金屬線與m條金屬線之間。此些交叉點開關被設計成使每一條n金屬線可經由編程方式連接至任一條m金屬線，每一交叉點開關例如可包括一通過/不通電路，此通過/不通電路包括相成對的一n型電晶體及一p型的電晶體，其中之一條n金屬線可連接至該通過/不通電路內的相成對n型電晶體及p型電晶體的源極端(source)，而其中之一條m金屬線連接至該通過/不通電路內的相成對n型電晶體及p型電晶體的汲極端(drain)，交叉點開關的連接狀態或不連接狀態(通過或不通過)係由儲存或鎖存在一SRAM單元的資料(0或1)控制。由於標準商業化FPGA IC晶片包括常規及重覆閘極矩陣或區塊、LUTs及多工器或可編程互連接線，就像是商業化標準的DRAM晶片、NAND快閃IC晶片，對於晶片面積例如大於50 mm2 或80 mm2 的製程具有非常高的良率，例如是大於70%、80%、90%或95%。
另外，每一交叉點開關例如包括一開關緩衝器，其中該開關緩衝器包括一二級逆變器(inverter/buffer)、一控制N MOS電晶體及一控制P-MOS電晶體，其中之一條n金屬線連接至通過/不通過電路中緩衝器之輸入級反相器的公共(己連接)連接閘極端，而其中之一條m金屬線連接至通過/不通過電路中緩衝器的輸出級反相器的公共(己連接)汲極端，此輸出級係由該控制P-MOS與該控制N-MOS堆疊而成，其中控制P-MOS在頂端(位在Vcc與輸出級逆變器的P-MOS的源極之間)，而控制N-MOS在底部(位在Vss與輸出級逆變器的N-MOS的源極之間)。交叉點開關的連接狀態或不連接狀態(通過或不通過)係由5T或6T SRAM單元所儲存的資料(0或1)所控制。
或者，該交叉點開關例如包括多工器及開關緩衝器，該多工器從n個輸入的金屬線中的n個輸入資料中依據儲存在5T或6T SRAM單元中的資料選擇其中之一個及輸出所選擇的其中之一輸入至一開關緩衝器，該開關緩衝器依據儲存在5T或6T SRAM單元中的資料通過或不通過從多工器來的該輸出資料至一金屬線，以連接至該開關緩衝器的輸出，該開關緩衝器包括二級反相器(緩衝器)、一控制N-MOS及一控制P-MOS，其中從多工器所選擇的資料係連接至一緩衝器輸入級反相器的公共(連接)閘極端，m條金屬線或跡線其中之一連接到緩衝器輸出級反相器的公共(連接)汲極端，該輸出級反相器被堆疊且具有控制PMOS位在其頂部(位在Vcc 與輸出級反相器的P-MOS之源極之間)及控制N-MOS位在底部(位在Vss 與輸出級反相器的N-MOS之源極之間)，該開關緩衝器的連接或不連接係由儲存在5T或6T SRAM單元中的資料(0或1)所控制。
標準商業化FPGA IC晶片的可編程互連接線包括位在互連接金屬線中間(或之間)一(或複數)多工器，此多工器每一5T或6T SRAM單元中儲存的資料從n條金屬互連接線中選擇連接一條金屬互連接線連接至多工器的輸出端，例如，金屬互連接線數目n=16，儲存在四個每一5T或6T SRAM單元的4位元資料需要選擇連接多工器之16輸入端的16條金屬互連接線任一條，並將所選擇的金屬互連接線連接或耦接至一連接至多工器輸出端的一金屬互連接線，從16條輸入端選擇一資料耦接、通過或連接至多工器輸出端連接的金屬線。
本發明的另一方面提供了一種多晶片封裝中的標準商業化邏輯驅動器，該多晶片封裝包括標準商業化多個FPGA/HBM CSPs封裝及一個(或多個)非揮發性記憶體IC晶片，經由編程方式用在需要計算和/或處理功能的不同演算法、架構及/或應用上，其中多個中標準商業化FPGA/HBM CSPs封裝的每一個包括 (i)一標準商業化FPGA IC晶片，及(ii)接合或設置在標準商業化FPGA IC晶片上的一HBM晶片或是由複數HBM晶片堆疊形成的封裝接合或設置在標準商業化FPGA IC晶片上。每個標準商業化FPGA IC晶片都可以具有標準的共同特徵、數量或規格：(1)邏輯區塊，包括(i)數量大於或等於2M、10M、20M、50M或100M的系統閘，(ii)邏輯單元或元件的數量大於或等於64K、128K、512K、1M、4M或8M，(iii)硬核，例如DSP Slice、微控制器核、多工器核、固定線加法器和/或固定線乘法器和/或(iv)記憶體區塊的數量等於或大於1M、10M、50M、100M、200M或500M；在一些案例中，該標準商業化FPGA IC晶片可包括系統閘之邏輯區塊(如在(i)中及在(iii)中邏輯單元或元件，但不是硬宏(hard macros))，該硬宏可包括在邏輯驅動器的其它晶片，例如包括在邏輯驅動器的專用控制晶片、專用I/O晶片、專用控制及I/O晶片、IAC晶片或DPIIC晶片；(2)每個邏輯區塊或運算符的輸入數量，其數量可以大於或等於4、8、16、32、64、128或256；(3)電源電壓：該電壓可以在0.2V(伏特)至2.5V之間、0.2V至2V之間、0.2V至1.5V之間、0.1V至1V之間或在0.2V至1V之間，或是小於(低於)或等於2.5V, 2V, 1.8V, 1.5V或1V；(4)I/O接墊的佈局、位置、數量和功能；(5) 就佈局、位置、數量和功能而言，在FPGA IC晶片中的矽基板之複數TSV。由於FPGA晶片是標準商業化IC晶片時，用每個技術節點的FPGA晶片之設計或產品的數量減少到很少，因此，使用先進的半導體節點或世代所製造之FPGA晶片所需之昂貴光罩或光罩組可減少至少數的幾副光罩。例如，針對特定技術節點或特定世代的半導體技術，可以減少到3至20個光罩組、3至10個光罩組或3至5個光罩組。因此大幅減少了NRE和生產費用。利用很少的設計和產品，可以針對少量的晶片設計或產品調整或優化製造過程，從而獲得非常高的製造晶片良率。這類似於當前先進的標準商業化DRAM或NAND閃存記憶體的設計和生產。此外，晶片庫存管理變得容易，高效和有效，因此，可縮短了FPGA晶片的交付時間，並變得非常具有成本效益。
本發明另一方面提供在多晶片封裝中的標準商業化邏輯驅動器，其包括複數標準商業化FPGA IC晶片(位在FPGA/HBM CSPs封裝中)及一個(或多個)非揮發性記憶體IC晶片，經由現場編程使用於不同的應用所需的邏輯、計算及/或運算功能，其中複數標準商業化FPGA IC晶片中的每一個係位在FPGA/HBM CSPs封裝中，每一標準商業化FPGA IC晶片可具有如上所述之標準共同特徵或規格，類似於使用在DRAM模組中之標準商業化DRAM IC晶片，在邏輯驅動器中的標準商業化FPGA IC晶片的每一個晶片更包括一些增加的I/O接腳或接墊，例如是：(1)一晶片致能接腳或接墊，(2)二個(或多個)輸入選擇接腳或接墊，(3)二個(或多個)輸出選擇接腳或接墊，每一標準商業化FPGA IC晶片可例如包括4個I/O連接埠，每一I/O連接埠可包括64雙向I/O電路，上述增加的I/O接腳或接墊係使用在從上述4個I/O連接埠選擇一I/O連接埠，用於標準商業化邏輯驅動器中的每一標準商業化FPGA IC晶片。用於連接在邏輯驅動器中的二個(或多個)標準商業化FPGA IC晶片，且位在FOIT多晶片封裝結構上的交互連接線結構(例如TISD及FOISD)之該資料、訊號及/或電源/接地匯流排也可包括對應於(FPGA IC晶片上的)複數I/O連接埠的複數組匯流排線路，每一組匯流排線路可包括n條匯流排線或跡線，其中n的數量大於或等於4, 8, 16, 32, 64, 128, 256, 512或1024。
本發明另一方面揭露標準商業化邏輯驅動器在一多晶片封裝內，此多晶片封裝包括複數標準商業化FPGA/HBM CSPs封裝及一個(或多個)非揮發性記憶體IC晶片，該標準商業化邏輯驅動器可經由現場編程而用於不同應用所需要的邏輯、計算及/或處理功能，其中每一FPGA/HBM CSPs封裝包括一標準商業化FPGA IC晶片及位在該標準商業化FPGA IC晶片上的一HBM晶片或是由複數HBM晶片堆疊形成的封裝接合或設置在標準商業化FPGA IC晶片上，複數該標準商業化FPGA IC晶片中的每一個FPGA IC晶片都具有如上所述的標準通用特徵或規格，每一標準商業化FPGA IC晶片包括複數邏輯區塊，其中每一邏輯區塊例如可包括(1)1至16個8x8的加法器，(2)1至16個8x8的乘法器，(3)256至2K的邏輯單元，其中每一邏輯單元包括1個寄存器(register)及4個查找表(Look-Up-Tables, LUT)，其中每一LUT包括4至256資料或資訊位元，上述1至16個8x8的加法器及/或1至16個8x8的乘法器可由每個FPGA IC晶片上的固定金屬線或固定線（金屬交互連接線或固定連接線）設計和形成。
本發明的另一方面提供了一種多晶片封裝中的標準商業化邏輯驅動器，該多晶片封裝包括標準商業化多個FPGA/HBM CSPs封裝及一個(或多個)非揮發性記憶體IC晶片，經由編程方式用在需要計算和/或處理功能的不同演算法、架構及/或應用上，其中每一FPGA/HBM CSPs封裝包括一標準商業化FPGA IC晶片及位在該標準商業化FPGA IC晶片上的一HBM晶片或是由複數HBM晶片堆疊形成的封裝接合或設置在標準商業化FPGA IC晶片上，該標準商業化邏輯驅動器可具有標準共同特徵、數量或規格：(1)邏輯區塊，包括(i)數量大於或等於8M、40M、80M、200M或400M的系統閘，(ii)邏輯單元或元件的數量大於或等於256K、512K、1M、2M、4M、16M或32M，(iii)硬核，例如DSP Slice、微控制器核、多工器核、固定線加法器和/或固定線乘法器和/或(iv)記憶體區塊的數量等於或大於4M, 40M, 200M, 400M, 800M或2G位元；(2)電源電壓：該電壓可以在0.1V(伏特)至12V之間、0.1V至7V之間、0.1V至3V之間、0.1V至2V之間、0.1V至1.5V之間或0.1V至1V之間； (3)位在標準商業化邏輯驅動器之多晶片封裝中的I/O接墊的佈局、位置、數量和功能，其中該邏輯驅動器可包括I/O接墊、金屬凸塊或金屬柱連接或耦接至一個(或多個，例如是2, 3, 4或大於4個以上)USB連接埠、一或複數IEEE 複數單層封裝揮發性記憶體驅動器4連接埠、一或複數乙太連接埠、一或複數音源連接埠或串連埠，例如RS-32或COM連接埠、無線收發I/O連接埠、及/或藍芽訊號收發連接埠等，該邏輯驅動器也可包括I/O接墊、金屬凸塊或金屬柱連接或耦接至記憶體驅動器用途的串行高級技術附件(Serial Advanced Technology Attachment, SATA)連接端或外部連結(Peripheral Components Interconnect express, PCIe)連接端，因此該邏輯驅動器為標準商業化產品，此類產品在庫存管理變得容易，高效和有效，因此，可縮短了FPGA晶片的交付時間，並變得非常具有成本效益。
另一方面本發明揭露商業化標準邏輯驅動器在一多晶片封裝，其包括一專用控制晶片，此專用控制晶片係被設計用來實現及製造各種半導體技術，包括舊的或成熟的技術，例如不先進於、等於或大於40nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm的技術。或者，此專用控制晶片可使用先前半導體技術，例如先進於或等於、以下或等於40 nm、20 nm或10 nm。此專用控制晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯驅動器內標準商業化FPGA IC晶片封裝上。使用在專用控制晶片的電晶體可以是FINFET、全空乏絕緣上覆矽(Fully depleted silicon-on-insulator，FDSOI)的MOSFET、部分耗盡矽絕緣體MOSFETs或常規的MOSFET。使用在專用控制晶片的電晶體可以是從使用在同一邏輯運算器中的標準商業化FPGA IC晶片封裝不同，例如專用控制晶片係使用常規MOSFET，但在同一邏輯驅動器內的FPGA/HBM CSPs封裝結構之標準商業化FPGA IC晶片封裝可使用FINFET電晶體；或是專用控制晶片係使用FDSOI MOSFET，但在同一邏輯驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET。專用控制晶片提供以下控制功能：(1)從外部(邏輯驅動器之外)下載編程碼至邏輯驅動器中的非揮發性IC晶片中；(2)從邏輯驅動器中的非揮發性IC晶片下載編程碼至標準商業化FPGA IC晶片上的可編程交互連接線的5T或6T SRAM單元，或者是，從在邏輯驅動器中的非揮發性IC晶片而來的編程碼可在進行標準商業化FPGA IC晶片上的可編程交互連接線的5T或6T SRAM單元前，可先經過專用控制晶片內的緩衝器或驅動器之前，該專用控制晶片內的緩衝器或驅動器可鎖存來自於非揮發性晶片及增加資料的位元寬之資料。例如從非揮發性晶片來的資料位元寬(在一SATA標準下)為1位元，該緩衝器可鎖存該1位元的資料在緩衝器中的每一SRAM單元中，並且並聯輸出儲存或鎖存在複數SRAM單元中的資料並且同時增加該資料的位元寬；例如等於或大於4, 8, 16, 32或64資料位元寬度，另舉一例子，從非揮發性晶片來的資料位元寬(在一PCIe標準下)為32位元，緩衝器可增加資料位元寬度等於或大於64, 128或256資料位元寬度，位在專用控制晶片中的緩衝器可放大來自於非揮發性晶片之資料訊號；(3)輸入的/輸出的訊號用於一使用者的應用移程序；(4)電源管理；(5)從在邏輯驅動器中的非揮發性IC晶片下載資料至標準商業化FPGA IC晶片上LUTs的5T或6T SRAM單元中。或者，從在邏輯驅動器中的非揮發性IC晶片而來的資料在取得進入5T或6T SRAM單元之前可先通過專用控制晶片中的一緩衝器或驅動器或先通過標準商業化FPGA IC晶片上的LUTs。專用控制晶片的緩衝器可將來自於非揮發性IC晶片的資料鎖存以及增加資料的頻寬。例如，來自於非揮發性IC晶片的資料頻寬(在標準SATA)為1位元，該緩衝器可鎖存此1位元資料在緩衝器中每一複數SRAM單元內，並將儲存或鎖存在複數且並聯SRAM單元內的資料輸出並同時增加資料的位元寛度，例如等於或大於4位元頻寬、8位元頻寬、16位元頻寬、32位元頻寬或64位元頻寬，另一例子，來自於非揮發性IC晶片的資料位元頻寬為32位元(在標準PCIs類型下)，緩衝器可增加資料位元頻寬至大於或等於64位元頻寬、128位元頻寬或256位元頻寬，在專用控制晶片的驅動器可將來自於非揮發性IC晶片所傳送之資料訊號放大。
本發明另一方面提供在一多晶片封裝的標準商業化邏輯驅動器更包括一該專用I/O晶片，該專用I/O晶片使用各種半導體技術節點或世代，包括使用較舊或成熟的技術節點或世代，例如低於或等於(或大於或等於)20 nm的半導體技術節點或世代，來設計、實現和製造該晶片，或是半導體技術節點或世代等於40 nm, 50 nm, 90 nm, 130 nm, 250 nm, 350 nm或500 nm之技術，使在專用I/O晶片半導體技術節點或世代為大於較舊或成熟的技術節點1, 2, 3, 4, 5個世代或大於5個世代；比封裝在同一邏輯驅動器中的(FPGA/HBM CSPs封裝結構中之)標準商業化FPGA IC晶片更成熟或更先進，用專用I/O晶片中使用的電晶體可以是鰭式場效電晶體(FIN Field-Effect-Transistor (FINFET))、矽晶片在絕緣體上(Silicon-On-Insulator (FINFET SOI))、薄膜全耗盡之矽晶片在絕緣體上((FDSOI) MOSFET)、薄膜部分耗盡之矽晶片在絕緣體上(Partially Depleted Silicon-On-Insulator (PDSOI))、金氧半場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor(MOSFET))或常規MOSFET。使用在該專用I/O晶片的電晶體可不同於封裝在同一個邏輯驅動器中之標準商業化FPGA IC晶片的電晶體，例如該專用I/O晶片的電晶體可以係常規的MOSFET，而封裝在同一邏輯驅動器中的標準商業化FPGA IC晶片可使用FINFET，或是該專用I/O晶片及/或專用控制及I/O晶片的電晶體可以係FDSOI MOSFET，而封裝在同一邏輯驅動器中的標準商業化FPGA IC晶片可使用FINFET，使用在專用I/O晶片的電源供應電壓可大於或等於1.5V, 2.0 V, 2.5V, 3 V, 3.5V, 4V或5V，而封裝在同一邏輯驅動器中的標準商業化FPGA IC晶片的電源供應電壓可小於或等於2.5V, 2V, 1.8V, 1.5V或1 V，使用在專用I/O晶片及/或專用控制及I/O晶片的電源供應電壓可不同於封裝在同一邏輯驅動器中的標準商業化FPGA IC晶片之電源供應電壓，例如，使用在專用I/O晶片及/或專用控制及I/O晶片的電源供應電壓為4V(伏特)時，而封裝在同一邏輯驅動器中的標準商業化FPGA IC晶片的電源供應電壓為1.5V，使用在專用I/O晶片及/或專用控制及I/O晶片的電源供應電壓為2.5V(伏特)時，而封裝在同一邏輯驅動器中的標準商業化FPGA IC晶片的電源供應電壓為0.75V，該專用I/O晶片的FETs之該閘極氧化物(物性)厚度可大於或等於5 nm, 6 nm, 7.5 nm, 10 nm, 12.5 nm或15 nm，而同一邏輯驅動器中的標準商業化FPGA IC晶片之FETs之該閘極氧化物(物性)可薄於4.5 nm, 4 nm, 3 nm或2 nm，在專用I/O晶片的FETs之閘極氧化物(物性)厚度可不同於同一邏輯驅動器中的標準商業化FPGA IC晶片的FETs之閘極厚度，例如該專用I/O晶片所使用的FETs之閘極氧化物(物性)厚度為10nm，而同一邏輯驅動器中的標準商業化FPGA IC晶片之FETs之該閘極氧化物(物性)為3nm；而例如該專用I/O晶片所使用的FETs之閘極氧化物(物性)厚度為7.5nm，而同一邏輯驅動器中的標準商業化FPGA IC晶片之FETs之該閘極氧化物(物性)為2nm，該專用I/O晶片的輸入及輸出及用於邏輯驅動器的ESD保護器，該專用I/O晶片可提供(i)大型驅動器或接收器、或與邏輯驅動器的外部電路進行通訊的I/O電路，及(ii)小型驅動器或接收器，或用於邏輯驅動器中複數晶片通訊之I/O電路，該大型驅動器或接收器，或與邏輯驅動器的外部電路進行通訊的I/O電路的驅動能力、加載、輸出電容(能力)或電容係大於在邏輯驅動器中用於晶片中的通信之小型驅動器或接收器的電容，該大型I/O驅動器或接收器，或是用於與外部電路(邏輯驅動器之外)通訊之的驅動能力、加載、輸出電容(能力)或電容可介於2 pF至100 pF之間、介於2 pF至50 pF之間、介於2 pF至30 pF之間、介於2 pF至20 pF之間、介於2 pF至15 pF之間、介於2 pF至10 pF之間或介於2 pF至5 pF之間，或大於2 pF, 3 pF, 5 pF, 10 pF, 15 pF或20 pF，小型驅動器或接收器的用於邏輯驅動器中晶片間的通訊，其驅動能力、加載、輸出電容(能力)或電容可介於0.1 pF至10 pF之間、0.1 pF至5 pF之間、0.1 pF至2 pF之間或0.1 pF至1 pF之間，或小於10pF, 5 pF, 3 pF, 2pF或1 pF。在該專用I/O晶片之該ESD保護器的尺寸大於在同一邏輯驅動器中的標準商業化FPGA IC晶片之ESD保護器的尺寸，在該大型I/O電路中的ESD保護器尺寸可介於0.5 pF至20 pF之間、介於0.5 pF至15 pF之間、介於0.5 pF至10 pF之間、介於0.5 pF至5pF之間、介於0.5 pF至2 pF之間；或大於0.5 pF, 1 pF, 2 pF, 5pF或10 pF，例如，使用在大型I/O驅動器或接收器、或與邏輯驅動器的外部進行通訊的I/O電路之雙向(或三向)I/O接墊或電路可包括一ESD電路、一接收器及一驅動器，其輸入電容及輸出電容可介於2 pF至100 pF之間、介於2 pF至50 pF之間、介於2 pF至30 pF之間、介於2 pF至20 pF之間、介於2 pF至15 pF之間、介於2 pF至10 pF之間或介於2 pF至5 pF之間；或大於2 pF, 3 pF, 5 pF, 10 pF, 15 pF或20 pF，例如，使用在小型I/O驅動器或接收器、或與邏輯驅動器內晶片間的通訊之I/O電路之雙向(或三向)I/O接墊或電路其輸入電容及輸出電容可介於0.05pF至2 pF之間或介於0.1 pF至1 pF之間；或小於2 pF或1 pF。
在標準商用化邏輯運算器中多晶片封裝的專用I/O晶片(或複數晶片)可包括一緩衝器及(或)驅動器電路作為(1)下載來自於邏輯運算器中的非揮發性IC晶片的編程軟體原始碼至在標準商業化FPGA晶片上的可編互連接線之5T或6T SRAM單元。來自邏輯運算器中的非揮發性IC晶片的可編程軟體原始碼或資料在取得進入標準商業化FPGA晶片上的可編程互連接線的5T或6T SRAM單元之前可先通過專用I/O晶片中的一緩衝器或驅動器。專用I/O晶片的緩衝器可將來自非揮發性晶片的資料鎖存以及增加資料的頻寬。例如，來自非揮發性晶片的資料頻寬(在標準SATA)為1位元，該緩衝器可鎖存此1位元資料在緩衝器中每一複數SRAM單元內，並將儲存或鎖存在複數且並聯SRAM單元內的資料輸出並同時增加資料的位元寛度，例如等於或大於4位元頻寬、8位元頻寬、16位元頻寬、32位元頻寬或64位元頻寬，另一例子，來自非揮發性晶片的資料位元頻寬為32位元(在標準PCIs類型下)，緩衝器可增加資料位元頻寬至大於或等於64位元頻寬、128位元頻寬或256位元頻寬。在專用I/O晶片中的該驅動器可放大來自於非揮發性晶片的資料訊號；(2)從在邏輯驅動器之非揮發性IC晶片下載資料至標準商業化FPGA IC晶片的LUTs之5T或6T SRAM單元中，來自於非揮發性晶片的資料在進入標準商用FPGA晶片上LUT的5T或6T SRAM單元之前，驅動器可能會經過專用I / O晶片中的緩衝器或驅動器，該專用I/O晶片中的緩衝器可將來自於非揮發性晶片的資料鎖存並且增加該資料的位元寬度，例如，來自非揮發性晶片的資料頻寬(在標準SATA)為1位元，該緩衝器可鎖存此1位元資料在緩衝器中每一複數SRAM單元內，並將儲存或鎖存在複數且並聯SRAM單元內的資料輸出並同時增加資料的位元寛度，例如等於或大於4位元頻寬、8位元頻寬、16位元頻寬、32位元頻寬或64位元頻寬，另一例子，來自非揮發性晶片的資料位元頻寬為32位元(在標準PCIs類型下)，緩衝器可增加資料位元頻寬至大於或等於64位元頻寬、128位元頻寬或256位元頻寬，在專用I/O晶片的驅動器可將來自非揮發性晶片所傳送之資料訊號放大。
在標準商業化驅動器中的多晶片封裝之專用I/O晶片可包括I/O電路或接墊(或微銅金屬柱或凸塊)，用於連接或耦接至一個(或多個)(2、3、4或大於4)的USB連接埠、一或複數IEEE 複數單層封裝揮發性記憶體驅動器4連接埠、一或複數乙太連接埠、一或複數音源連接埠或串連埠，例如RS-32或COM連接埠、無線收發I/O連接埠、及/或藍芽訊號收發連接埠等。該專用I/O晶片也可包括通訊、連接或耦接至記憶體碟的I/O電路或接墊(或微銅金屬柱或凸塊)，連接至SATA連接埠、或PCIs連接埠。
本發明另一方面提供在多晶片封裝中的標準商業化邏輯驅動器，該標準商業化邏輯驅動器包括複數標準商業化FPGA/HBM CSPs封裝及一個(或多個)非揮發性IC晶片，用於需要通過現場編程進行邏輯、計算和/或處理功能的不同應用，其中該一個(或多個)非揮發性記憶體IC晶片，其包括裸晶片格式或多晶片格式之NAND快閃晶片，每一NAND可具有一標準記憶體密度、內量或尺寸大於或等於64Mb、512Mb、1Gb、4 Gb、16 Gb、64 Gb、128 Gb、256 Gb或512 Gb，其中”b”為位元，NAND快閃晶片可使用先進NAND快閃技術或下一世代製程技術或設計及製造，例如，技術先進於或等於45nm、28 nm、20 nm、16 nm及(或) 10nm，其中先進的NAND快閃技術可包括在平面快閃記憶體(2D-NAND)結構或立體快閃記憶體(3D NAND)結構中使用單一單層式儲存(Single Level Cells (SLC))技術或多層式儲存(multiple level cells (MLC))技術(例如，雙層儲存(Double Level Cells DLC)或三層儲存(triple Level cells TLC))。3D NAND結構可包括複數NAND記憶單元的堆疊層(或級)，例如大於或等於4、8、16、32、72個NAND記憶單元的堆疊層。
本發明另一方面提供在多晶片封裝中的標準商業化邏輯驅動器，該標準商業化邏輯驅動器包括複數標準商業化FPGA/HBM CSPs封裝及一個(或多個)非揮發性IC晶片，用於需要通過現場編程進行邏輯、計算和/或處理功能的不同應用，其中該一個(或多個)非揮發性記憶體IC晶片，其包括裸晶片格式或多晶片格式之NAND快閃晶片，該標準商業化邏輯驅動器可具有大於或等於8MB、64MB、128MB、512MB、1GB、4GB、16GB、64GB、256GB或512GB的標準非揮發性記憶體密度、容量或大小，其中“ B”是字節，每個字節有8位元。
本發明另一方面揭露在多晶片封裝內的商業化標準邏輯驅動器，商業化標準邏輯驅動器包括複數標準商業化FPGA/HBM CSPs封裝、專用控制及I/O晶片及一個(或多個)非揮發性記憶體IC晶片，經由現場編程用在使用各種不同應用需要的邏輯、計算及(或)處理功能，邏輯驅動器內的複數晶片之間的通訊及邏輯驅動器內的每一晶片與邏輯驅動器之外的外部電路或外界電路之間的通訊如以下所示：(1)專用控制及I/O晶片直接與邏輯驅動器內的其它晶片或複數晶片通訊，也可與邏輯驅動器之外的外部電路或外界電路通訊，此專用控制及I/O晶片包括複數I/O電路的二種類型，一種類型具有大的驅動能力、大的負載、大的輸出電容或大的輸入電容作為與邏輯驅動器之外的外部電路或外界電路直接通訊，而另一類型具有小的驅動能力、小的負載、小的輸出電容或小的輸入電容可直接與邏輯驅動器內的其它晶片或複數晶片通訊；(2)每一FPGA IC 晶片(在FPGA/HBM CSPs封裝中)可單一直接與邏輯驅動器內的其它晶片或複數晶片通訊，但是不與邏輯驅動器之外的外部電路或外界電路通訊，其中複數FPGA IC晶片內的I/O電路可間接經由(或通過)專用控制及I/O晶片中的I/O電路與邏輯驅動器之外的外部電路或外界電路通訊，其中專用控制及I/O晶片中的I/O電路的驅動能力、負載、輸出電容或輸入電容明顯大於其中之一FPGA IC晶片中的I/O電路，其中之一FPGA IC晶片的I/O電路連接或耦接至專用I/O晶片的大型I/O電路(例如輸入或輸出的電容大於2 pF)，用於與邏輯驅動器之外界電路通訊；(3)該專用控制晶片只與邏輯驅動器的其它晶片(或複數晶片)通訊，但不直接與外界電路通訊或不與外界電路通訊；其中專用控制晶片中的其中之一I/O電路不直接經由專用I/O晶片的一I/O電路與外界通訊；其中專用I/O晶片的I/O電路的驅動能力、負載、輸出電容或輸入電容明顯的大於專用控制晶片的I/O電路，其中專用控制晶片包括用於這二種通信小型及大型二個I/O電路；(4)每一非揮發性記憶體IC晶片與邏輯驅動器的其他一個(或多個)晶片直接通訊，但不與(邏輯驅動器的之外部)或外部直接通信，其中一個(或多個) 非揮發性記憶體IC晶片的I /O電路可以通過專用I/O晶片的I / O電路與外部或外部（邏輯驅動器）進行間接通信；其中，專用I/O晶片的I/O電路的驅動能力、負載、輸出電容或輸入電容明顯大於一個(或多個)非揮發性記憶體IC晶片的I/O電路的驅動能力，另外，其中一個(或多個)非揮發性記憶體IC晶片可以與邏輯驅動器的另一個(或多個)晶片直接通信，並且還可以與邏輯驅動器的外部或外部直接通信，其中一個(或多個)非揮發性記憶體IC晶片分別包括用於這兩種通信的小型和大型I/O電路，另外，其中專用控制晶片可直接與邏輯驅動器的其它晶片通訊，也可直接與外界電路直接通訊。上文中”物件X直接與物件Y通訊”亦即為物件X(例如是邏輯驅動器中的第一晶片)直接與物件Y通訊或耦接不需要經由或通過邏輯驅動器中的任一晶片。上文中”物件X不直接與物件Y通訊”亦即為物件X(例如邏輯驅動器中的第一晶片)可不經由或通過邏輯驅動器中的任一晶片中複數晶片與物件Y間接地通訊或耦接，而”物件X不與物件Y不通訊”亦即為物件X(例如是邏輯驅動器中的第一晶片)不直接或間接與物件Y通訊或耦接。物件X不與物件Y通訊，亦即為物件X(例如邏輯驅動器中的第一晶片)不直接與物件Y通訊或耦接，物件X也不間接與物件Y通訊或耦接。
本發明另一方面揭露在多晶片封裝內的商業化標準邏輯驅動器，商業化標準邏輯驅動器包括專用控制及I/O晶片，該專用控制及I/O晶片提供如上述說明中之專用控制晶片及專用I/O晶片的功能在一晶片中。
本發明另一範例揭露一開發套件或工具，作為一使用者或開發者使用(經由)商業化標準邏輯驅動器實現一創新技術或應用技術，具有創新技術、新應用概念或想法的使用者或開發者可購買商業化標準邏輯驅動器及使用相對應開發套件或工具進行開發，或軟體原始碼或程式撰寫而加載至商業化標準邏輯驅動器中的複數非揮發性記憶體晶片中，以作為實現他(或她)的創新技術或應用概念想法。
本發明另一方面揭露在一多晶片封裝中的邏輯驅動器類型，邏輯驅動器類型更包括一創新的ASIC晶片或COT晶片(以下簡稱IAC)，作為知識產權(Intellectual Property (IP))電路、特殊應用(Application Specific (AS))電路、類比電路、混合訊號(mixed-mode signal)電路、射頻(RF)電路及(或)收發器、接收器、收發電路等。IAC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於或大於20nm、30nm、40 nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm的技術。或者，IAC晶片可以使用先進的半導體的技術節點或世代技術製造，例如比40 nm、20 nm或10 nm更先進的技術節點的製造，此IAC晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯驅動器內標準商業化FPGA IC晶片封裝上。此IAC晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯驅動器內標準商業化FPGA IC晶片封裝上。使用在IAC晶片的電晶體可以是FINFET、FDSOI MOSFET、PDSOI MOSFET或常規的MOSFET。使用在IAC晶片的電晶體可以是從使用在同一邏輯運算器中的標準商業化FPGA IC晶片封裝不同的，例如IAC晶片係使用常規MOSFET，但在同一邏輯驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET電晶體；或是IAC晶片係使用FDSOI MOSFET，但在同一邏輯驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET。IAC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於或大於30nm、40nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm的技術，而且NRE成本係比現有或常規的ASIC或COT晶片使用先進IC製程或下一製程世代設計及製造上便宜，例如比30nm、20 nm或10nm的技術更先進的技術便宜。使用先進IC製程或下一製程世代設計一現有或常規的ASIC晶片或COT晶片，例如，比30nm、20 nm或10 nm的技術設計，需超過美金伍佰萬元、美金一千萬元、美金二千萬元或甚至超過美金5千萬元或美金1億元。如ASIC晶片或COT IC晶片的16奈米技術或製程世代所需的光罩的成本就超過美金2百萬元、美金5百萬元或美金1千萬元，若使用邏輯驅動器(包括IAC晶片)設計實現相同或相似的創新或應用，及使用較舊的或較不先進的技術或製程世代可將此NRE成本費用降低小於美金1仟萬元、美金7百萬元、美金5百萬元、美金3百萬元或美金1百萬元。對於相同或類似的創新技術或應用，與現有常規邏輯運算ASIC IC 晶片及COT IC 晶片的開發比較，開發使用相同或相似的創意及/或應用之IAC晶片的NRE成本可被降低大於2倍、5倍、10倍、20倍或30倍。通過以下方式，創新者可以通過以下方式能節省成本、更輕鬆地實施創新：（i）使用較舊且更成熟的技術節點(例如40 nm或大於或等於20 nm的成熟節點)來設計IAC晶片；（ii）使用封裝在同一邏輯驅動器中的標準商業化FPGA IC晶片，其中，標準商業化FPGA IC晶片是使用先進技術節點所製造的，例如係7 nm技術節點、或高於20 nm技術或高於7 nm技術製造。
本發明另外揭露一種將現有邏輯ASIC晶片或COT晶片硬體產業模式經由邏輯驅動器改變成一軟體產業模式。在同一創新及應用上，邏輯驅動器從效能、功耗、工程及製造成本應可比現有的常規ASIC晶片或常規COT IC晶片好或相同，現有的ASIC晶片或COT IC晶片的設計公司或供應商可變成主要的軟體開發商或供應商，而僅使用舊的或較不先進的半導體技術或製程世代設計如上述之IAC晶片，關於此方面的揭露，可能是(1)設計及擁有IAC晶片；(2) 從第三方採購祼晶類型或封裝類型的複數商業化標準FPGA晶片及標準商業化非揮發性記憶體晶片；(3) 設計及製造(可以外包此製造工作給製造提供者的一第三方)內含有自有擁有的IAC晶片的邏輯驅動器；(3) 為了創新技術或新應用需求安裝內部開發軟體至邏輯驅動器內的及標準商業化非揮發性記憶體晶片內；及(或) (4) 賣己安裝程式的邏輯驅動器給他們的客戶，在此情況下，他們仍可販賣硬體，此硬體不用使用先進半導體技術的設計及製造之傳統昂貴的ASIC IC晶片或COT IC晶片，例如比30nm、20 nm或10nm的技術更先進的技術。他們可針對所期望的應用撰寫軟體原始碼進行邏輯驅動器中的複數商業化標準FPGA IC晶片編程，期望的應用例如是人工智能(Artificial Intelligence, AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、工業計算、虛擬實境(VR)、擴增實境(AR)、自動駕駛或無人駕駛車、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能。
本發明另一範例揭露在多晶片封裝中的邏輯驅動器型式可包括標準商業化FPGA/HBM CSPs封裝及一個(或多個)非揮發性IC晶片，以及更包括一運算IC晶片與(或)計算IC晶片，例如使用先進半導體技術或先進世代技術設計及製造的一個(或多個)中央處理器(CPU)晶片、一個(或多個)圖形處理器(GPU)晶片、一個(或多個)數位訊號處理(DSP)晶片、一個(或多個)張量處理器(Tensor Processing Unit (TPU))晶片及(或) 一個(或多個)特殊應用處理器晶片(APU)，例如比50奈米(nm)、20nm、20nm或10nm更先進或相等，或尺寸更小或相同的半導體先進製程，或是比使用在相同邏輯驅動器中的FPGA IC 晶片更先進的半導體先進製程。或者，該邏輯驅動器可包括以下數種運算及/或計算IC晶片的組合：(1) 例如2、3、4或大於4個GPU晶片；(2) 一或複數CPU晶片及(或)一或複數GPU晶片；(3) 一或複數CPU晶片及(或)一或複數DSP晶片；(4) 一或複數CPU晶片及(或)一或複數TPU晶片；或(5) 一或複數CPU晶片、及(或)一或複數GPU晶片(或)一或複數TPU晶片，在上述所有的替代方案中，邏輯驅動器可包括一或處理IC 晶片及計算IC晶片，及用於高速並聯運算及(或)計算功能的一或多個高速、寬頻寬及高頻寬快取SRAM晶片或DRAM IC晶片(HBM 晶片)。例如邏輯驅動器可包括複數GPU晶片，例如2、3、4或大於4個GPU晶片，及高速、寬頻寬及高頻寬(high bandwidth)緩存SRAM晶片或DRAM IC晶片(HBM 晶片)，其中之一GPU晶片與其中之一高速、寬頻寬及高頻寬的SRAM晶片或DRAM IC晶片(HBM 晶片)之間的通訊的位元寬度可等或大於64、128、256、512、1024、2048、4096、8K或16K，另一例子，邏輯驅動器可包括複數TPU晶片，例如是2、3、4或大於4個TPU晶片，及多個高頻寬緩存SRAM晶片或DRAM IC晶片，其中之一TPU晶片與其中之一SRAM或DRAM IC晶片之間的通訊的位元寬度可等或大於64、128、256、512、1024、2048、4096、8K或16K。
在邏輯運算晶片、運算晶片及(或)計算晶片(例如FPGA、CPU、GPU、DSP、APU、TPU及(或)AS IC晶片)與高速高頻寬的SRAM、DRAM或NVM RAM (例如是MARM、RRAM) 晶片之間的通訊、連接或耦接係透過(經由)以下所述之FOIT多晶片封裝結構的TISD或FISD，其連接及通訊方式與在相同晶片中的內部電路相似或類式，另外，在一邏輯晶片、運算晶片及/或計算晶片(例如FPGA、CPU、GPU、DSP、APU、TPU及(或)AS IC晶片)及高速、高頻寬及高資料位元寬的SRAM、DRAM或NVM RAM晶片中的通訊、連接或耦接係透過(經由) 以下所述之FOIT多晶片封裝結構的TISD或FISD，並可使用位在邏輯、處理及/或計算晶片與SRAM、DRAM或NVM RAM晶片二者中之小型I/O驅動器及小型接收器連接或耦接，其中此小型I/O驅動器、小型接收器或I/O電路的驅動能力、負載、輸出電容或輸入電容可介於0.01pF與10pF之間、0.05pF與5pF之間、0.01pF與2pF、0.01pF與1pF之間或小於10pF、5 pF、3 pF、2pF、1pF、0.5pF或於0.1pF，例如，一雙向I/O(或三向)接墊、I/O電路可使用在小型I/O驅動器、接收器或I/O電路與邏輯驅動器中的高速、高頻寬及高資料位元寬邏輸運算晶片及記憶體晶片之間的通訊，及可包括一ESD電路、一接收器及一驅動器，且具有輸入電容或輸出電容可介於0.01pF與10pF之間、0.05pF與5pF之間、0.01pF與2pF、0.01pF與1pF之間或小於10pF、5 pF、3 pF、2pF、1pF、0.5pF或於0.1pF。
運算IC 晶片或計算IC 晶片或在邏輯驅動器中的晶片提供使用在(可現場編程)功能、處理器及操作的一固定金屬交互線路(非現場編程)，此標準商業化FPGA IC晶片提供(1)使用(可現場編程)邏輯功能、處理器及操作的可編程金屬交互線路(可現場編程)及(2) 用於(非現場編程)邏輯功能、處理器及操作的固定金屬交互線路。一旦FPGA IC晶片中的可現場編程金屬交互線路被編程，被編程的金屬交互線路與在FPGA晶片中的固定金屬交互線路一起提供針對一些應用的一些特定功能。一些操作的FPGA晶片可被操作與運算IC 晶片與計算IC 晶片或在同一邏輯驅動器中的晶片一起提供彈性的、可編程的及強大功能及應用程式中的操作，例如提供人工智能(Artificial Intelligence, AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、工業計算、虛擬實境(VR)、擴增實境(AR)、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能。
本發明另一方面提供在FPGA/HBM CSPs封裝中的標準商業化FPGA IC晶片，該FPGA/HBM CSPs封裝使用在多晶片封裝的邏輯驅動器中，該標準商業化FPGA IC晶片係使用先進的半導體技術節點或技術(例如，比20 nm或10 nm或更先進的技術)設計、實施和製造的。標準商業化FPGA/HBM CSP封裝結構包括標準商業化FPGA IC晶片，其中標準商業化FPGA IC晶片包括TPV位在FPGA IC晶片的矽基板上，具有TPVCs的標準商業化FPGA IC晶片可經由以下步驟製造：
(1)提供一半導體基板(例如一矽基板)或一絕緣層上覆矽(Silicon-on-Insulator；SOI)基板，其中晶圓的形式及尺寸例如是8吋、12吋或18吋，該電晶體可使用先進的半導體技術世代之製程所製造形成，其電晶體可能是GAAFET、FINFET、FDSOI MOSFET、PDSOI MOSFET或常規的MOSFET，形成電晶體的製程可使用於MOSFET電晶體(例如用於邏輯閘、多工器、控制電路等)及使用於在FGCMOS NVM單元中的MOSFET電晶體。
(2) 經由晶圓製程在基板(或晶片)表面上或含有電晶體的層面上形成一第一交互連接線結構(First Interconnection Scheme in, on or of the Chip (FISC))，此FISC包括複數交互連接線金屬層，在複數交互連接線金屬層之間具有一金屬間介電層，此FISC結構可經由執行一單一鑲嵌銅製程及(或)一雙鑲嵌銅製程而形成，此FISC可包括4至15層或6至12層的交互連接線金屬層。
在FISC中的金屬線或跡線耦接或連接至位於下方的電晶體，FISC中經由單一鑲嵌製程或經由雙鑲嵌製程所形成的金屬線或跡線的厚度例如介於3nm至500nm之間或介於10nm至1000nm之間，或其厚度小於或等於5nm, 10 nm, 30 nm, 50 nm, 100 nm, 200 nm, 300 nm, 500 nm或1,000 nm，該FISC的金屬線或跡線的寬度例如介於3nm至500nm之間或介於10nm至1000nm之間，或其寬度小於或等於5nm, 10 nm, 30 nm, 50 nm, 100 nm, 200 nm, 300 nm, 500 nm或1,000 nm，而金屬間介電層的厚度例如介於3nm至500nm之間或介於10nm至1000nm之間，或是厚度小於或等於5nm, 10 nm, 30 nm, 50 nm, 100 nm, 200 nm, 300 nm, 500 nm或1,000 nm，該FISC的金屬線或跡線可用作為可編程交互連接線。
(3)沉積一保護層(passivation layer)在整個晶圓上及在FISC結構上，此保護層係用於保護電晶體及FISC結構免於受到來自於外部環境中的水氣或污染，例如是鈉游離粒子。保護層包括一游離粒子捕捉層例如是SiN層、SiON層及(或)SiCN層，此游離粒子捕捉層的厚度係大於或等於100nm、150 nm、200 nm、300 nm、450 nm或500 nm，形成開口在保護層內，曝露出FISC最頂層的上表面。
(4) 形成一第二交互連接線結構(Second Interconnection Scheme in, on or of the Chip (SISC))在FISC結構上，此SISC包括複數交互連接線金屬層，及複數交互連接線金屬層每一層之間的一金屬間介電層且可選擇性地包括一絕緣介電層位在該保護層上或上方並位在SISC之最底層交互連接線金屬層與保護層之間，一聚合物材質可作為金屬間介電層之材質，此聚合物材質包括聚酰亞胺、苯並環丁烯(BenzoCycloButene (BCB))、聚對二甲苯、環氧樹脂基底材質或其化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，接著一浮凸銅電鍍製程(emboss copper electroplating process)可被執行以形成金屬層或金屬栓塞在SISC中，SISC可包括例如是2至6層的複數交互連接線金屬層或3至5層的複數交互連接線金屬層，SISC中複數交互連接線金屬層的金屬線或連接線具有黏著層(例如是Ti層或TiN層)及只位在金屬線或連接線底部的銅種子層，但沒有在金屬線或連接線的側壁，此FISC中複數交互連接線金屬層金屬線或連接線具有黏著層(例如是Ti層或TiN層)及位在金屬線或連接線底部及側壁的銅種子層。
在SISC中的金屬線或跡線耦接或連接至FISC的交互連接金屬線或經由位在保護層之開口內的金屬栓塞連接至在晶片中電晶體，SISC的金屬線或跡線的厚度例如介於0.3 µm至20µm之間、介於0.5 µm至10µm之間、介於1µm至5µm之間、介於1µm至10µm之間或介於2µm至10µm之間，或是厚度大於或等於0.3 µm, 0.5 µm, 0.7 µm, 1 µm, 1.5 µm, 2 µm或3 µm；SISC的金屬線或跡線的寬度例如介於0.3 µm至20µm之間、介於0.5 µm至10µm之間、介於1µm至5µm之間、介於1µm至10µm之間或介於2µm至10µm之間；或是寬度大於或等於0.3 µm, 0.5 µm, 0.7 µm, 1 µm, 1.5 µm, 2 µm或3 µm；該金屬間介電層的厚度例如介於0.3 µm至20µm之間、介於0.5 µm至10µm之間、介於1µm至5µm之間或介於1µm至10µm之間；或是厚度大於或等於0.3 µm, 0.5 µm, 0.7 µm, 1 µm, 1.5 µm, 2 µm或3 µm，該SISC的金屬線或跡線可用作為可編程交互連接線。
(5)形成在FPGA IC晶片上用於HBM IC晶片或封裝覆晶封裝之微型銅接墊，經由曝露SISC最頂層絕緣介電層的開口內之最頂層交互連接線金屬層的上表面。
或者，在FPGA IC晶片上用於HBM IC晶片或封裝覆晶封裝之具有銲料層的微型金屬凸塊或金屬柱可被形成在(i)在SISC(或是FISC, 假如SISC被省略的情況下)的最頂層交互連接線金屬層上表面上且被SISC的絕緣介電層中的開口所曝露，及/或(ii)在SISC(或是FISC, 假如SISC被省略的情況下)的最頂層絕緣介電層上或上方。一浮凸金電鍍製程(如上述說明揭露)被執行以形成具有銲料層的微型銅接墊、金屬凸塊或金屬柱，具有銲料層的微型金屬凸塊或金屬柱可經由在SISC(或是FISC, 假如SISC被省略的情況下)的最頂層絕緣介電層中的開口中的金屬栓塞耦接或連接至SISC及FISC的交互連接線金屬線或跡線，及耦接至在晶片上的電晶體。該微型金屬凸塊或金屬柱的高度例如係介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或是高度大於或等於30 µm, 20 µm, 15 µm, 5 µm或3 µm，此微型金屬凸塊或金屬柱剖面之最大橫向尺寸(例如是圓形中的直徑或是方形或長方形中的對角線)係介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或是其最大橫向尺寸小於或等於60 µm, 50 µm, 40 µm, 30 µm, 20 µm, 15 µm或10 µm，二相鄰微型金屬凸塊或金屬柱之間的空間之距離例如是介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或是距離小於或等於60 µm, 50 µm, 40 µm, 30 µm, 20 µm, 15 µm或10 µm。
(6)形成TPVCs在FPGA IC晶片的晶圓(TPVC)上，該TPVCs形成的位置在是沒有HBM IC晶片或封裝的位置，HBM IC晶片或封裝係覆晶方式接合在FPGA IC晶片上，該TPVCs係經由浮凸銅電鍍製程所製成且用於FISC及/或SISC之訊號、電源及/或接地的交互連接線，連接至FPGA/HBM CSP封裝結構(在之後的步驟形成)之外的外部電路。
在此案例中，在SISC或FISC的最頂層絕緣介電層中的開口所曝露的銅接墊可用於HBM IC晶片或封裝結構的覆晶方式接合至FPGA IC晶片上，經由浮凸銅電鍍製程所形成的該TPVCs，形成在SISC或FISC(假如省略SISC)的最頂層絕緣介電層中的開口所曝露的銅接墊上，但沒有形成在用於HBM IC晶片或封裝結構的覆晶方式接合至FPGA IC晶片的位置上。在此案例，具有銲料層的微型銅接墊、金屬凸塊或金屬柱係用於HBM IC晶片或封裝的覆晶封裝接合之用，形成用於覆晶封裝接合的微型金屬接墊、金屬凸塊或金屬柱的製程步驟如下列所示：(i)沉積一黏著層在整個FPGA IC晶圓的(SISC或FISC(假如SISC被省略的情況下))最上層絕緣介電層上並位在最上層絕緣介電層中的開口所曝露之FISC或SISC的最頂層交互連接線層上，該黏著層例如是濺鍍或CVD沉積的鈦層或氮化鈦層(其厚度例如是介於1nm至200nm之間或介於5nm至50nm之間)；(ii)然後以濺鍍或CVD的方式沉積一電鍍種子層在該黏著層上或上方(厚度例如介於3nm至300nm之間或介於10nm至120nm之間)；(iii)形成用於形成覆晶用之微型銅接墊、金屬凸塊或金屬柱的一第一光阻層並圖案化複數開口在該第一光阻層中，該第一光阻層的厚度例如是介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間、介於3µm至10µm之間，或是厚度大於30 µm, 20 µm, 15 µm, 5 µm或3 µm，在第一光阻層中的開口係在SISC或FISC的最頂層絕緣介電層的開口上方且可延伸到絕緣介電層的開口之外，延伸至絕緣介電層中開口周圍的絕緣介電層之區域或環形區域上；(iv)然後，電鍍一銅層在第一光阻層中的圖案化開口中的種子層上或上方，該銅層的厚度介於µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間、介於3µm至10µm之間，或是厚度大於30 µm, 20 µm, 15 µm, 5 µm或3 µm；
(v)移除剩餘的第一光阻層，使電鍍銅種子層的表面曝露；(vi)沉積一第二光阻層，及第二光阻層經由塗佈、曝光及顯影形成圖案化開口或孔洞在第二光阻層內、並曝露第二光阻層內的開口及孔洞底部的銅種子層，用於形成之後的覆晶TPVs，第二光阻層之厚度例如可介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，在光阻層內的開口或孔洞的位置在邏輯驅動器內的晶片之間，及(或)在邏輯驅動器封裝周圍區域及在邏輯驅動器內複數晶片邊界之外(在之後的製程中，這些晶片係以覆晶封方接合至覆晶微銅柱或凸塊上)；(vii)接著電鍍一銅層(其厚度例如係介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間)在第二光阻層的圖案化開口或孔洞內的銅種子層上；(viii)移除剩餘的第二光阻層以曝露銅種子層；(ix)移除或蝕刻未在TPVs及覆晶微銅柱或凸塊的電鍍銅下方的銅種子層及黏著層。或者，微銅柱或凸塊可形成在TPVs的位置上，同時形成覆晶微銅柱或凸塊，其製程步驟為上述(i)至(v)，在此種情況下，在步驟(vi)中，在沉積第二光阻層，及經由塗佈、曝光及顯影形成圖案化開口或孔洞在第二光阻層內，在TPVs的位置的微型銅柱或凸塊的表面被第二光阻層之開口或孔洞曝露，而沒有位在TPVs位置的覆晶微銅柱或凸塊的表面沒有被曝露；及在步驟(vii) 從位在TPVs位置上的微型銅金屬柱或凸塊上表面開始電鍍一銅層，TPVs的高度(從最頂端絕緣層的上表面至銅柱或凸塊上表面之間的距離)例如係介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間、介於10µm至30µm之間，或大於、高於或等於50µm、30µm、20µm、15µm或5µm，TPVs的剖面視圖中最大直徑(例如是圓形的直徑或方形或長方形的對角線)例如係介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或大於或等於150µm、100µm、60µm、50µm、40µm、30µm、20µm、15µm或10µm，最相近TPV之間的最小空間(間隙)例如係介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或大於或等於150µm、100µm、60µm、50µm、40µm、30µm、20µm、15µm或10µm。(v)移除剩餘的第一光阻層，使電鍍銅種子層的表面曝露；(vi)沉積一第二光阻層，及第二光阻層經由塗佈、曝光及顯影形成圖案化開口或孔洞在第二光阻層內、並曝露第二光阻層內的開口及孔洞底部的銅種子層，用於形成之後的覆晶TPVCs，第二光阻層之厚度例如可介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，在光阻層內的開口或孔洞的位置在FPGA/HBM CSP(將在之後步驟形成)封裝結構中的HBM DRAM堆疊晶片級封裝(Stacked Chip Scale Packages (SCSP))之HBM DRAM IC晶片之間的間隙或空間中，也就是每一FPGA IC晶片周邊的區域，在第二光阻層中開口的位置係位在HBM DRAM IC晶片或HBM DRAM 堆疊晶片級封裝的邊界或側壁外，微型銅接墊、金屬凸塊或金屬柱可用於後續製程中的覆晶接合，其位置係位在HBM DRAM IC晶片或HBM DRAM 堆疊晶片級封裝的邊界或側壁外；(vii)接著電鍍一銅層(其厚度例如係介於20µm至300µm之間、介於30µm至200µm之間、介於50µm至150µm之間、介於50µm至120µm之間、介於20µm至100µm之間、介於20µm至60µm之間、介於20µm至40µm之間或介於20µm至30µm之間)在第二光阻層的圖案化開口或孔洞內的銅種子層上；(viii)移除剩餘的第二光阻層以曝露銅種子層；(ix)移除或蝕刻未在TPVCs及覆晶微銅接墊、金屬柱或凸塊的電鍍銅下方的銅種子層及黏著層。或者，微銅接墊、金屬柱或凸塊可形成在TPVCs的位置上，同時形成覆晶微銅柱或凸塊，其製程步驟為上述(i)至(v)，在此種情況下，在步驟(vi)中，在沉積第二光阻層，及經由塗佈、曝光及顯影形成圖案化開口或孔洞在第二光阻層內，在TPVs的位置的微型銅接墊、金屬柱或凸塊的表面被第二光阻層之開口或孔洞曝露，而沒有位在TPVCs位置的覆晶微銅接墊、金屬柱或凸塊的上表面沒有被曝露；及在步驟(vii) 從位在TPVCs位置上的微型銅接墊、金屬金屬柱或凸塊上表面開始電鍍一銅層。
TPVCs的高度(從最頂端絕緣層的上表面至TPVCs上表面之間的距離)例如係介於20µm至300µm之間、介於30µm至200µm之間、介於50µm至150µm之間、介於20µm至120µm之間、介於20µm至100µm之間、介於20µm至60µm之間、介於20µm至40µm之間、介於20µm至30µm之間，或大於、高於或等於100µm、50µm、30µm或20µm，TPVCs的剖面視圖中最大直徑(例如是圓形的直徑或方形或長方形的對角線)例如係介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或大於或等於150µm、100µm、60µm、50µm、40µm、30µm、20µm、15µm或10µm，最相近TPVC之間的最小空間(間隙)例如係介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或大於或等於150µm、100µm、60µm、50µm、40µm、30µm、20µm、15µm或10µm。該TPVCs的高度高於該銅接墊、銅柱或銅凸塊的高度，大於約20µm或50µm。
具有FISC、SISC、覆晶用微型銅接墊、凸塊或金屬柱、TPVCs的FPGA IC晶片的晶圓可使用在之後的覆晶封裝或接合製程，將HBM DRAM IC晶片或HBM堆疊晶片級封裝(HBM SCSP)接合至覆晶用微型銅接墊、凸塊或金屬柱上，以形成FPGA/HBM CSP封裝結構。
本發明另一方面提供一HBM堆疊晶片級封裝(HBM SCSP)，該HBM SCSP包括ASIC或邏輯晶片及複數HBM IC晶片(例如是DRAM IC晶片、高速緩存SRAM晶片或高速非揮發性記憶體晶片，例如是磁阻式RAM(Magnetic RAM (MRAM))、電阻式RAM(Resistive RAM (RRAM))或相變化式RAM(Phase shifted RAM (PRAM))堆疊封裝在ASIC或邏輯晶片上，該ASIC或邏輯晶片及複數HBM DRAM IC晶片，在矽基板中的一TSV係用於與其它晶片(或複數晶片堆疊封裝在HBM SCSP及在FPGA/HBM CSP封裝結構中的FPGA IC晶片)之間的電子通訊，一個HBM SCSP可包括2, 4, 8, 16, 24, 32個HBM DRAM IC晶片或是數量大於2, 4, 8, 16, 24, 32個HBM DRAM IC晶片，每一HBM DRAM IC晶片的記憶體密度為512 Mb, 1 Gb, 4Gb, 8 Gb, 16 Gb, 32 Gb, 64 Gb，或是大於或等於256 Mb, 1 Gb, 8 Gb, 16 Gb，其中”b”是位元，該HBM DRAM IC晶片用於與在FPGA/HBM CSP封裝結構中的FPGA晶片經由在FPGA/HBM CSP封裝結構HBM DRAM IC晶片或ASIC或邏輯晶片中的TSVs通訊/傳輸的資料元寬度大於或等於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K，該HBM DRAM IC晶片可設計成具有小型I/O驅動器或收接器，或是具有小型驅動能力之I/O電路，其中用於與在FPGA/HBM CSP封裝結構中的FPGA晶片通訊/傳輸的驅動能力、負載、輸出電容或輸入電容係介於0.05皮法(pF)至2pF之間或介於0.05pF至1pF之間，或小於2pf或1pF。該ASIC或邏輯晶片係用於緩衝器、DRAM記憶體控制或界面電路，且可位在HBM SCSP封裝的底部，該HBM SCSP封裝具有銲料凸塊或銅金屬柱位在其底部上，該HBM SCSP及HBM DRAM IC晶片按照標準通用規範進行設計，並且在物理和功能上均具有特徵。
本發明另一方面提供形成標準商業化FPGA/HBM CSPs封裝的方法以使用在邏輯驅動器中，其中每一FPGA/HBM CSPs封裝包括一標準商業化FPGA IC晶片及(i)一個HBM DRAM IC晶片設置在該標準商業化FPGA IC晶片上，其中HBM IC晶片可具有TSVs位在其矽基板中，或是不具有TSVs位在其矽基板中，或(ii) 複數HBM晶片之堆疊封裝(HBM SCSP) 設置在該標準商業化FPGA IC晶片上，其中HBM DRAM IC晶片可具有TSVs位在其矽基板中，該標準商業化FPGA IC晶片包括FISC、SISC、覆晶用微型銅接墊、金屬凸塊或金屬柱或TPVCs，該TPVCs的位置係在HBM DRAM IC晶片或是HBM DRAM堆疊晶片級(SCSP)的邊緣或側壁之外的空間中，例如位在每一FPGA IC晶片的週邊區域(沒有HBM DRAM IC晶片或HBM SCSP結構覆晶封裝接合於其上或上方的位置)，該覆晶用微型銅接墊、金屬凸塊或金屬柱用於後續製程的覆晶接合，且位在HBM DRAM IC晶片或HBM SCSP結構的邊緣內並垂直於該空間，該標準商業化FPGA IC晶片及HBM晶片或是HBM SCSP己揭露及說明在上面的說明中，形成FPGA/HBM CSPs封裝的步驟如下所示：
(1) 進行覆晶組裝、接合及封裝：(a) 第一提供上述說明中具有複數標準商業化FPGA IC晶片的晶圓，其中此標準商業化FPGA IC晶片包括TSVCs、複數電晶體、FISC、SISC及微型銅接墊、金屬凸塊或金屬柱，並提供HBM DRAM IC晶片或HBM SCSP封裝，接著覆晶組裝、接合或封裝HBM DRAM IC 晶片或HBM SCSP封裝接合至晶圓上每一FPGA IC晶片上微型銅接墊、金屬凸塊或金屬柱上，FPGA IC晶圓的形成方式如上述說明示，HBM DRAM IC 晶片或HBM SCSP封裝接合至上述之FPGA晶圓上，全部的HBM DRAM IC晶片或HBM SCSP封裝可以覆晶封裝方法設置在具有銲料凸塊或銅凸塊設置在表面的FPGA晶圓上，這裡，HBM SCSPs、ASIC或邏輯晶片係位在堆疊封裝的底部，用於覆晶封裝製程之該銅接墊可被提供及曝露在FPGA晶圓的上表面，或者是用於覆晶封裝製程之該銲料凸塊及微金屬凸塊或金屬柱可被提供及曝露在FPGA晶圓的上表面，焊料凸塊或微銅金屬凸塊或金屬柱的頂層表面具有一水平面位在複數晶片的最頂層絕緣介電層之上表面的水平面之上，其高度例如是介於3µm至120µm之間、介於5µm至75µm之間、介於5µm至50µm之間、介於5µm至25µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或大於或等於30µm、20µm、15µm或3µm； (b) 複數HBM DRAM IC晶片或HBM SCSP封裝為覆晶組裝、接合或封裝在FPGA 晶圓相對應的微銅凸塊或金屬柱上，其中具有電晶體的晶片表面或一側朝上， HBM DRAM IC晶片或HBM SCSP封裝的矽基板的背面(也就是沒有電晶體的表面或一側)朝上；(c)以點膠機滴注方式填入底部填充材料(underfill)至FPGA 晶圓、HBM DRAM IC晶片或HBM SCSP封裝(及IC 晶片的微銅凸塊或銅柱及FPGA 晶圓)之間的間隙中，TPVCs位在HBM DRAM IC晶片或HBM SCSP封裝結構之間的間隙中，底部填充材料需要在TPVC與HBM DRAM IC晶片或HBM SCSP封裝結構的邊緣之間留有空隙，此底部填充材料包括環氧樹脂或化合物，及此底部填充材料可在100℃、120℃或150℃被固化或這些溫度之上被固化，或者，可經熱壓接合方或或氧化物至氧化物及金屬至金屬(oxide-to-oxide metal-to-metal)直接接合方法使HBM DRAM IC晶片或HBM SCSP封裝結構接合至fpga ic晶片上。
(2) 例如使用旋轉塗佈的方式、網版印刷方式或滴注方式或壓模方式將一材料、樹脂或化合物填入HBM DRAM IC晶片或HBM SCSP封裝及TPVCs的上表面之間的間隙或空間及覆蓋在HBM DRAM IC晶片或HBM SCSP封裝的背面，此壓模方式包括壓力壓模(使用上模及下模的方式)或澆注壓模(使用滴注方式)，此材料、樹脂或化合物可以是一聚合物材質，例如包括聚酰亞胺、苯並環丁烯、聚對二甲苯、環氧樹脂基底材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，此聚合物以是日本Asahi Kasei公司所提供的感光性聚酰亞胺/PBO PIMEL™、或是由日本Nagase ChemteX公司提供的以環氧樹脂為基底的壓模化合物、樹脂或密封膠，此材料、樹脂或化合物被使在(經由塗佈、印刷、滴注或壓模)中介載板之上及在HBM DRAM IC晶片或HBM SCSP封裝結構的背面上至一水平面，如(i)將HBM DRAM IC晶片或HBM SCSP封裝的間隙或空間填滿；(ii)填入TPVCs之間的間隙或空間中，(iii)填入TPVCs與HBM DRAM IC晶片或HBM SCSP封裝結構之間的間隙或空間中，(iv)覆蓋TPVCs的上表面，(v)將HBM DRAM IC晶片或HBM SCSP封裝的背面最頂端覆蓋，此材料、樹脂及化合物可經由溫度加熱至一特定溫度被固化或交聯(cross-linked)，此特定溫度例如是高於或等於50℃、70℃、90℃、100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃，此材料可是聚合物或壓模材料，使用CMP拋光或研磨方式將使用的材料、樹脂或化合物的表面平整化，CMP或研磨程序被進行直到所有HBM DRAM IC晶片或HBM SCSP封裝結構的背面及TPVCs的上表面全部曝露，或者，HBM DRAM IC晶片的矽基板中的TSVs的上表面或HBM SCSP封裝結構的最頂層HBM DRAM IC晶片中的TSVs的上表面被曝露，用以耦接或連接至後續步驟所形成的交互連接線結構。
(3)形成銲錫凸塊位在TPVCs曝露的上表面上，或者是沉積一絕緣介電層在聚合物樹脂或化合物平坦化表面、HBM DRAM IC晶片或HBM SCSP封裝結構的背面及TPVCs曝露的上表面上(及某些案例中，HBM DRAM IC晶片的矽基板中的TSVs的上表面或HBM SCSP封裝結構的最頂層HBM DRAM IC晶片中的TSVs所曝露的上表面)，然後形成銅接墊、銅柱或銲料凸塊在TPVCs及TSVs曝露在絕緣介電層中開口內的上表面上，位在TPVCs上的該銅接墊、銅柱或銲料凸塊經由TPVCs連接或耦接從FPGA/HBM CSP以外的外部電路而來的電源、接地及訊號連接至FPGA IC晶片及HBM DRAM IC晶片或HBM SCSP封裝結構的HBM DRAM IC晶片，從FPGA/HBM CSP以外的外部電路之供應電源傳輸/連接至HBM DRAM IC晶片或HBM SCSP封裝結構的HBM DRAM IC晶片，依序經由：(i)在TPVCs上的銅接墊、銅柱或銲料凸塊，(ii)TPVCs，(iii)經由在SISC或是FISC最頂層的金屬層(例如是FPGA IC晶片上的FISC中之上面第1, 2 , 3或4層)中的金屬線或跡線所提供的電源/接地匯流排，其厚度大於0.5微米或1微米，(iv)位在FPGA IC晶片與HBM DRAM IC晶片或HBM SCSP封裝結構之間的接合接墊、金屬柱或凸塊，(v)在HBM DRAM IC晶片或HBM SCSP封裝結構的HBM DRAM IC晶片上的電源/接地匯流排，從FPGA/HBM CSP之外的外部電路供應電源至FPGA IC晶片係依序經由：(i) 在TPVCs上的銅接墊、銅柱或銲料凸塊，(ii) TPVCs，(iii)經由在SISC或是FISC最頂層的金屬層(例如是FPGA IC晶片上的FISC中之上面第1, 2 , 3或4層)中的金屬線或跡線所提供的電源/接地匯流排，其厚度大於0.5微米或1微米。
或者，HBM DRAM IC晶片或FPGA/HBM CSPs的HBM SCSP封裝結構背面的背面金屬交互連接線結構(Backside metal Interconnection Scheme at the backside surfaces of HBM DRAM IC chips or HBM SCSP packages of the FPGA/HBM CSPs以下簡稱BISCSP)及封裝穿孔或聚合物穿孔(TPVs)在邏輯驅動器中複數晶片之間的間隙，及(或)在FPGA/HBM CSPs封裝周圍區域及在邏輯驅動器內複數晶片邊界(具有複數電晶體的IC 晶片朝下)，BISCSP可包括在交互連接線金屬層內的金屬線、連接線或金屬板，及BISCSP形成在(i)HBM DRAM IC晶片或HBM SCSP封裝結構(具有複數電晶體HBM SCSP封裝結構的HBM DRAM IC晶片或DRAM IC晶片的一側朝下)背面上，(ii)在壓模化合物平坦化處理步驟後的灌模化合物的表面上，(iii)曝露TPVCs上表面(及，在某些案例中，HBM DRAM IC晶片的矽基板中的TSVs的上表面或HBM SCSP封裝結構的最頂層HBM DRAM IC晶片中的TSVs所曝露的上表面)，BISCSP提供額外交互連接線金屬層或FPGA/HBM CSPs封裝結構背面的連接層，包括位在FPGA/HBM CSPs封裝結構的HBM SCSP封裝或HBM DRAM IC晶片(具有複數電晶體的HBM SCSP封裝的HBM DRAM IC晶片或DRAM IC晶片之一側朝下)垂直上方的位置上，TPVCs被用於連接或耦接FPGA IC晶片的電路或元件(例如FISC及/或SISC)至FPGA/HBM CSP封裝結構背面的BISCSP上，該BISCSP係經由位在HBM DRAM IC晶片或HBM SCSP封裝結構背面上或上方、該灌模化合物表面上、TPVCs曝露的上表面(及，在某些案例中，HBM DRAM IC晶片的矽基板中的TSVs的上表面或HBM SCSP封裝結構的最頂層HBM DRAM IC晶片中的TSVs所曝露的上表面)、在平坦化步驟後的灌模化合物之表面上的複數交互連接線金屬層之金屬線、跡線或平面所形成(具有複數電晶體的HBM SCSP封裝的HBM DRAM IC晶片或DRAM IC晶片之一側朝下)，BISCSP形成的製程步驟為：(a)沉積一最底層絕緣介電層在整個晶圓上，並位在IC 晶片曝露背面上、TPVCs的曝露的上表面及灌模化合物表面(及，在某些案例中，HBM DRAM IC晶片的矽基板中的TSVs的上表面或HBM SCSP封裝結構的最頂層HBM DRAM IC晶片中的TSVs所曝露的上表面)，最底端絕緣介電層可以是聚合物材質，例如包括聚醯亞胺、苯基環丁烯(BenzoCycloButene (BCB))、聚對二甲苯、以環氧樹脂為基底之材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，，固化最底端聚合物層的厚度係介於2µm至50µm之間、介於2µm至30µm之間、介於2µm至20µm之間或介於2µm至15µm之間，或大於(厚於)或等於2µm、3µm、5µm、10µm、20µm或30µm；(b) 進行一浮凸(emboss)銅製程以形成金屬栓塞在固化最底端聚合物絕緣介電層的開口內，及以在絕緣介電層上形成BISCSP最底端交互連接線金屬層的金屬線、連接線或金屬平面形成最底端絕緣介電層的製程及其複數開口，及浮凸銅製程用來形成金屬栓塞在交互連接線金屬層最底端的金屬線、連接線或金屬板及在最底端絕緣介電層內，可被重覆而形成BISCSP內交互連接線金屬層的金屬層；其中重覆最底端絕緣介電層被用作為BISCSP之交互連接線金屬層之間的金屬間介電層，以及使用上述揭露的浮凸銅製程，在最底端絕緣介電層(現在金屬間介電層內)內金屬栓塞可用作為連接或耦接BISCSP的交互連接線金屬層之間、上面及底部的金屬栓塞的金屬線、連接線或金屬板，形成複數銅接墊、焊錫凸塊、銅柱在曝露在BISCSP的最頂端絕緣介電層內開口內金屬層上，銅柱或焊錫凸塊的位置係在：(i)HBM DRAM IC晶片或HBM SCSP封裝結構的側壁或邊界之外的空間上，例如在每一FPGA IC晶片的週邊區域上(亦即是沒有HBM DRAM IC晶片或HBM SCSP封裝覆晶封裝接合的位置)；(b)位在HBM DRAM IC晶片或FPGA/HBM CSPs的HBM SCSP封裝結構背面的正上方，該BISCSP可包括1至10層的交互連接線金屬層或2至6層的交互連接線金屬層，BISCSP的金屬線、連接線或金屬板交互連接線具有黏著層(例如Ti層或TiN層)及銅種子層只位在底部，但沒有在金屬線或連接線的側壁，FISC的交互連接金屬線或連接線具有黏著層(例如Ti層或TiN層)及銅種子層位在金屬線或連接線側壁及底部。
BISCSP的金屬線、連接線或金屬板的厚度例如係介於0.3µm至40µm之間、介於0.5µm至30µm之間、介於1µm至20µm之間、介於1µm至15µm之間、介於1µm至10µm之間或介於0.5µm至5µm之間，或厚於(大於)或等於0.3µm、0.7µm、1µm、2µm、3µm、5µm、7µm或10µm，BISCSP的金屬線或連接線寬度例如係介於0.3µm至40µm之間、介於0.5µm至30µm之間、介於1µm至20µm之間、介於1µm至15µm之間、介於1µm至10µm之間或介於0.5µm至5µm之間，或寬於或等於0.3µm、0.7µm、1µm、2µm、3µm、5µm、7µm或10µm，BISCSP的金屬間介電層厚度例如係介於0.3µm至50µm之間、介於0.5µm至30µm之間、介於0.5µm至20µm之間、介於1µm至10µm之間或介於0.5µm至5µm之間，或厚於或等於0.3µm、0.7µm、1µm、2µm、3µm或5µm，金屬板在BISCSP的交互連接線金屬層之金屬層內，可被用作為電源供應的電源/接地面，及(或)作為散熱器或散熱的擴散器，其中此金屬的厚度更厚，例如係介於5µm至50µm之間、介於5µm至30µm之間、介於5µm至20µm之間或介於5µm至15µm之間，或厚度大於或等於5µm、10µm、20µm或30µm，電源/接地面，及(或) 散熱器或散熱的擴散器在BISCSP的交互連接線金屬層中可被佈置設計成交錯或交叉型式，例如可佈置設計成叉形(fork shape)的型式。
用於FPGA/HBM CSP封裝結構的FPGA晶片的FISC及/或SISC的交互連接金屬線或跡線可以是：(a)包括位在FPGA IC晶片中用以連接或耦接至電晶體的FISC及/或SISC之第一交互連接線網或結構，FPGA IC晶片的金屬線或跡線及/或微型銅接墊、凸塊或金屬柱之一第二交互連接線網或結構，位在FPGA IC晶片中用以連接或耦接至電晶體的FISC及/或SISC之第一交互連接線網或結構可經由位在FPGA/HBM CSP封裝結構中的TPVCs連接或耦接外界電路或元件至該FPGA/HBM CSP封裝結構，該第一交互連接線網或結構可連接或耦接至位在FPGA晶片上或上方的HBM DRAM IC晶片或HBM SCSP封裝，在FISC及/或SISC中的金屬線之該第一交互連接線網或結構可以是一連接網或連接結構，而用於訊號、電源供應或接地供應，在此案例中，該TPVCs係用作為金屬栓塞、金屬柱，用於訊號傳輸、電源供應或接地供應；(b)包括直接或垂直連接點位在FPGA晶片的電路與HBM DRAM IC晶片或HBM SCSP封裝之間，該些連接點係經由使用在FISC及SISC中之堆疊的金屬栓塞/金屬層提供；HBM DRAM IC晶片或HBM SCSP封裝的銲料凸塊或銅金屬柱，以覆晶方式接合至FPGA IC晶片的銅接墊、銅凸塊或銅金屬柱，其中該些銅接墊、銲料凸塊或銅金屬柱係垂直地位在FPGA IC晶片的FISC及/或SISC之堆疊金屬栓塞/金屬層的上方，位在FPGA晶片與HBM DRAM IC晶片或HBM SCSP封裝之間的該些垂直連接點具有高頻寬、高速及寬位元寬的通訊傳輸，該HBM DRAM IC晶片或HBM SCSP封裝與FPGA晶片之間的通訊傳輸具有等於或大於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K的資料位元寬度，該HBM DRAM IC晶片或在HBM SCSP封裝結構中的每一HBM DRAM IC晶片可設計具有小型I/O驅動器或接收器或具有小型驅動或接收能力，用於與其下方的FPGA IC晶片的通訊，其中負載、輸出電容或輸入電容介於0.05 pF至2 pF之間或介於0.05 pF至1 pF之間，或小於2pF或1pF，該HBM DRAM IC晶片或在HBM SCSP封裝結構中的HBM DRAM IC晶片的資料位元寬度等於或大於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K。
然後在BISCSP的最頂層絕緣介電層中的開口所曝露最頂層金屬層的上表面上或上方形成銅接墊或銲料凸塊，該FPGA晶圓位在底部而HBM DRAM IC晶片或HBM SCSP封裝在頂部，FPGA晶片的正面(具有電晶體的那側)現在是朝上，該灌模化合物及HBM DRAM IC晶片或HBM SCSP封裝的背面現在是位在頂部，該銅金屬柱或凸塊可經由一浮凸(emboss)電鍍銅製程而形成，該銅接墊、銅柱或凸塊係使用在下一級封裝而形成邏輯驅動器。
(4) 切割己完成的FPGA晶圓，包括將二相鄰的HBM DRAM IC晶片或HBM SCSP封裝之間的材料或結構分開、切開，此材料(例如係聚合物)填在二相鄰HBM DRAM IC晶片或HBM SCSP封裝之間的複數晶片被分離或切割成單獨的FPGA/HBM CSPs單元。
本發明另一範例提供在邏輯驅動器中具有TPVCs的FPGA/HBM CSP封裝結構，該邏輯驅動器具有標準格式或尺寸，例如該FPGA/HBM CSP封裝結構可具有一定寬度、長度及厚度的正方形或長方形，及/或具有在BISCSP上標準位置分布的銅接墊、銅柱或銲料凸塊，一工業標準可設定FPGA/HBM CSP封裝結構的直徑(尺寸)或形狀，例如FPGA/HBM CSP封裝結構標準的形狀可以是正方形，其寬度係大於或等於3mm、6 mm、8mm、10 mm、12 mm、15 mm、20 mm、25 mm或30mm，及具有厚度大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm。或者，FPGA/HBM CSP封裝結構標準形狀可以是長方形，其寬度大於或等於3mm、6 mm、8 mm、10 mm、12 mm、15 mm、20 mm、25 mm或30 mm其長度大於或等於3mm、5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40 mm，其厚度大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm。
本發明另一範例提供扇出性交互連接線技術(Fan-Out Interconnection Technology (FOIT))，用以依據多晶片封裝技術或製程形成或製造邏輯驅動器(包括FPGA/HBM CSPs封裝結構)，該FOIT是依據扇出交互連接線或重分佈(Re-Distribution Layer (RDL))的多晶片封裝技術，用於連接在邏輯驅動器中之晶片或封裝，該FOIT邏輯驅動器可經由三方法形成：(A)在製程中放置晶片或封裝為第一步驟(Chip-First)；(i)晶片朝上；(ii)晶片朝下，(B)在製程中形成重配置線線為第一步驟(RDL-first)，然後將晶片或封裝以覆晶封裝的方式接合在RDL上，三種方法的處理順序不同，但結構相似。 方法(A)(i)的處理步驟如下所述：
(1)提供一晶片載板、支架、模具或基板，此晶片載板、支架、模具或基板可以一晶圓型式(例如直徑是8吋、12吋或18吋的晶圓)，或正方形面板型式或長方形面板型式(例如是寬度或長度大於或等於20公分(cm)、30cm、50 cm、75 cm、100 cm、150 cm、200 cm或300 cm)，此晶片載板、支架、模具或基板的材質可以是矽材質、金屬材質、陶瓷材質、玻璃材質、鋼金屬材質、塑膠材質、聚合物材質、環氧樹脂基底聚合物材質或環氧樹脂基底化合物材質。該些晶片或封裝可被設置、固定或黏著在晶片載板、支架、模具或基板上，該些晶片或封裝包括：標準商業化FPGA/HBM CSP封裝、非揮發性晶片或封裝、HBM IC晶片或HBM SCSPs封裝結構、專用控制晶片、專用I/O晶片、專用控制晶片及專用I/O晶片、IAC、DCIAC、DCDI/OIAC晶片及(或)運算IC 晶片及(或)計算IC 晶片，例如是CPU晶片、GPU晶片、DSP晶片、TPU晶片、APU晶片或AI晶片，全部的晶片或CSPs封裝結構被封裝入該邏輯驅動器中，CSPs封裝結構具有微型銅金屬柱或銲錫凸塊位在該些晶片或CSPs封裝的上表面上，該微型金屬凸塊或金屬柱的上表面的高度高於晶片或CSP封裝結構的最頂層絕緣介電層的頂表面的高度，且高度例如係介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或是高度大於或等於30 µm, 20 µm, 15 µm, 5 µm或3 µm， 該些晶片或封裝可設置、固定或黏著在晶片載板、支架、模具或基板上，其中該些晶片的矽基板的背面(也就是沒有電晶體的那側或是CSP封裝的背面)或是FPGA/HBM CSPs封裝結構的背面朝下。
(2) 例如使用旋轉塗佈的方式、網版印刷方式或滴注方式或灌模方式將一材料、樹脂或化合物填入複數晶片或CSPs封裝結構之間的間隙或空間及覆蓋在複數晶片的表面，此灌模方式包括壓力灌模(使用上模及下模的方式)或澆注灌模(使用滴注方式)，此材料、樹脂或化合物可以是一聚合物材質，例如包括聚酰亞胺、苯並環丁烯、聚對二甲苯、環氧樹脂基底材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，此聚合物以是日本Asahi Kasei公司所提供的感光性聚酰亞胺/PBO PIMEL™、或是由日本Nagase ChemteX公司提供的以環氧樹脂為基底的灌模化合物、樹脂或密封膠，此材料、樹脂或化合物被使在(經由塗佈、印刷、滴注或灌模) 載板、支架、模具或基板之上及在複數晶片的背面上至一水平面，如(i)將複數晶片或CSPs封裝結構的間隙或空間填滿；(ii)將複數晶片或CSPs封裝結構的最頂端表面覆蓋，(iii)將位在晶片或CSPs封裝結構上微型銅凸塊或金屬柱之間的間隙或空間填滿；(iv)將位在晶片或CSPs封裝結構上的微型銅凸塊或金屬柱的上表面覆蓋，填入的材質可以是聚合物或灌模化合物。使用CMP拋光或研磨方式將、微型銅凸塊或金屬柱、使用的材料、樹脂或化合物的表面平整化，CMP或研磨程序被進行直到晶片上或CSPs封裝結構上全部微型銅凸塊或金屬柱的上表面曝露，然後載板、支架、模具或基板：(i)在CMP拋光或研磨製程之後移除，且在形成邏輯驅動器的頂部交互連接線結構(Top Interconnection Scheme in, on or of the logic drive (TISD))(將在以下說明中揭露)之前；(ii) 在隨後的製造步驟中保留，並在完成以晶圓或面板格式下，完成製造邏輯驅動器的所有製程步驟後將其移除；或(iii)將其保留作為己切割或分割後最終邏輯驅動器結構中的一部分，執行例如CMP研磨程序或晶片背面研磨技術以去除載板、支架、模具或基板。另外，晶圓或面板的薄化製程，例如是CMP拋光或研磨方式或是晶片背面研磨製程或晶圓或面板去接合或剝離製程可以執行，以移除部分的晶圓或面板，以使該晶圓或面板薄化，此薄化程序可在晶圓或面板製程中，在全部的晶圓或面板的製程結束後，及在晶圓或面板被分割、切割產生複數單獨的邏輯驅動器單元之前執行。
(3)以晶圓及或面板級的方式形成TISD在己平坦化後的材料、樹脂或化合物上或上方且位在微型金屬凸塊或金屬柱所曝露的上表面上，該TISD包括複數金屬層以及複數金屬間介電層，該金屬間介電層位在每二金屬層之間，且TISD可選擇性地包括一絕緣介電層位在平坦化後的材料、樹脂或化合物上，且位於TISD最底層交互連接線金屬層與平坦化後的材料、樹脂或化合物之間，TISD的交互連接線金屬層的金屬線係在該些晶片或CSPs封裝結構上方且水平延伸橫跨該晶片或或CSPs封裝結構的邊界，換句話說，該金屬線穿過邏輯驅動器的晶片或或CSPs封裝結構之間的間隙或空間，TISD的交互連接線金屬層的金屬線可連接或耦接邏輯驅動器中的二個(或多個)晶片或或CSPs封裝結構之電路，該TISD由下列步驟形成：(i)形成金屬間介電層：使用旋塗、網版印刷、滴注或灌模等方式形成聚合物層，此聚合物層之材料例如是聚酰亞胺、苯並環丁烯、聚對二甲苯、環氧樹脂基底材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)。此聚合物材質可以光感性材質且可被使用光阻層以形成圖案化開口於其中，該圖案化開口用於形成金屬栓塞；(ii)經由浮凸銅電鍍製程形成交互連拉線金屬層的金屬線或跡線，該TISD可包括2至6層或3至5層的交互連接線金屬層，該TISD的交互連接金屬線或跡線具有黏著層(例如，鈦或氮化鈦)及銅種子層位在其底部，而沒有位在金屬線或跡線的側壁上，該FISC的交互連接金屬線或跡線具有黏著層(例如，鈦或氮化鈦)及銅種子層位在其底部且位在金屬線或跡線的側壁上。
TISD交互連接金屬線或跡線經由晶片上的微型金屬凸塊或金屬柱耦接或連接至位在邏輯驅動器中晶片上的SISC交互連接金屬線或跡線、FISC交互連接金屬線或跡線及/或電晶體，該晶片或CSPs封裝結構被填入在晶片間或CSPs封裝結構之間的填充材質、樹脂或化合物所圍繞，該些晶片或CSPs封裝結構也可被填充材質、樹脂或化合物覆蓋表面，該TISD的金屬線或跡線的厚度例如是介於0.3µm至30µm之間、介於0.5µm至20µm之間、介於1µm至10µm之間或介於0.5µm至5µm之間或厚於(大於)或等於0.3µm、0.5µm、0.7µm、1µm、1.5µm、2µm、3µm或5µm，TISD的金屬線或連接線寬度例如係介於0.3µm至30µm之間、介於0.5µm至20µm之間、介於1µm至10µm之間或介於0.5µm至5µm之間或寬度(大於)或等於0.3µm、0.5µm、0.7µm、1µm、1.5µm、2µm、3µm或5µm， TISD的金屬間介電層厚度例如係介於0.3µm至30µm之間、介於0.5µm至20µm之間、介於1µm至10µm之間或介於0.5µm至5µm之間，或厚於或等於0.3µm、0.7µm、1µm、2µm、3µm或5µm，該TISD的交互連接線金屬層之金屬線或跡線可作為可編程交互連接線。
(4) 經由如上述之浮凸電鍍銅製程形成銅金屬柱或凸塊位在TISD之最上方絕緣介電層上或上方及位在在TISD之最上方絕緣介電層中的開口所曝露的TISD最頂層交互連接線金屬層的上表面上，該銅金屬柱或凸塊作用為連接或耦接該些晶片，例如是邏輯驅動器的專用I/O晶片連接至邏輯驅動器之外的外部電路或元件，該銅金屬柱或凸塊的高度例如係介於5µm至120µm之間、10µm至100µm之間、10µm至60µm之間、10µm至40µm之間或10µm至300µm之間，或大於、高於或等於50µm、30µm、20µm、15µm或5µm。該銅金屬柱或凸塊横截面的最大尺寸(例如圓形的直徑或長方形或正方式的對角線長度)，例如係介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或是大於等於60µm、50µm、40µm、30µm、20µm、15µm或10µm。二相鄰的銅金屬柱或凸塊之間的最小空間(間隙)介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或是大於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm。銅金屬柱或凸塊可用於邏輯驅動器覆晶封裝在基板、軟板或母板上，類似使用在LCD驅動器封裝技術中的覆晶組裝的晶片封裝技術或Chip-On-Film (COF)封裝技術，基板、軟板或母板例如可用在印刷電路板(PCB)、一含有交互連接線結構的矽基板、一含有交互連接線結構的金屬基板、一含有交互連接線結構的玻璃基板、一含有交互連接線結構的陶瓷基板或一含有交互連接線結構的軟板，該基板、軟板或印刷電路板可包括金屬接合接墊或凸塊在其表面上，及金屬接合接墊或凸塊可具有一銲料層位在其頂部表面上，用以迴銲製程或熱壓接合製程接合該邏輯驅動器上的銅金屬柱或凸塊，該銅金屬柱或凸塊可位在該邏輯驅動器封裝的正面表面上，且具有球柵陣列(Ball-Grid-Array (BGA))的布局，其中在外圍區域的金屬柱或凸塊用於訊號I/Os，而中心區域附近的金屬柱或凸塊用在電源/接地(P/G)I/Os，設置在外圍區域用於傳送訊號的凸塊可圍成一環(圈)形區域沿著邏輯驅動器封裝邊界，例如是1圈、2圈、3圈、4圈、5圈或6圈，複數訊號I/Os的間距在環形區域可小於中心區域附近的電源/接地(P/G)I/Os的間距。
或者，經由浮凸電鍍銅/銲料製程形成銲料凸塊位在TISD之最上方絕緣介電層上或上方及位在在TISD之最上方絕緣介電層中的開口所曝露的TISD最頂層交互連接線金屬層的上表面上，此銲料凸塊的材質可使用一無铅焊錫形成，此無铅焊錫在商業用途可包括錫、銅、銀、鉍、銦、鋅、銻或其他金屬，例如此無铅焊錫可包括 錫-銀-銅焊錫、錫-銀焊錫或錫-銀-銅-鋅焊錫，該銲料凸塊作用為連接或耦接該些晶片，例如是邏輯驅動器的專用I/O晶片連接至邏輯驅動器之外的外部電路或元件，該銲料凸塊(包括銅阻障層)的高度例如係介於5µm至150µm之間、5µm至120µm之間、10µm至100µm之間、10µm至60µm之間、10µm至40µm之間或10µm至300µm之間，或大於、高於或等於75µm、50µm、30µm、20µm、15µm或10µm。該銲料凸塊(包括銅阻障層) 的高度係從TISD的最頂層絕緣介電層的水平表面至該銲料凸塊最高表面之間的距離，該銲料凸塊横截面的最大尺寸(例如圓形的直徑或長方形或正方式的對角線長度)，例如係介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或是大於等於60µm、50µm、40µm、30µm、20µm、15µm或10µm。二相鄰的銲料凸塊之間的最小空間(間隙) 介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或是大於或等於100 µm、60µm、50µm、40µm、30µm、20µm、15µm或10µm。銲料凸塊可用於邏輯驅動器覆晶封裝在基板、軟板或母板上，使用在LCD驅動器封裝技術中的覆晶組裝的晶片封裝技術或Chip-On-Film (COF)封裝技術，該銲料凸塊封裝製程可包括在有助銲劑(solder flux)或沒有助銲劑的情況下進行一銲料銲接或迴銲製程，基板、軟板或母板例如可用在印刷電路板(PCB)、一含有交互連接線結構的矽基板、一含有交互連接線結構的金屬基板、一含有交互連接線結構的玻璃基板、一含有交互連接線結構的陶瓷基板或一含有交互連接線結構的軟板，該銲料凸塊可位在該邏輯驅動器封裝的正面表面上，且具有球柵陣列(Ball-Grid-Array (BGA))的布局，其中在外圍區域的銲料凸塊用於訊號I/Os，而中心區域附近的銲料凸塊用在電源/接地(P/G)I/Os，設置在外圍區域用於傳送訊號的凸塊可圍成一環(圈)形區域沿著邏輯驅動器封裝邊界，例如是1圈、2圈、3圈、4圈、5圈或6圈，複數訊號I/Os的間距在環形區域可小於中心區域附近的電源/接地(P/G)I/Os的間距。
(5) 切割己完成的晶圓或面板，包括經由在二相鄰的邏輯驅動器之間的材料或結構分開、切開，此材料(例如係聚合物)填在二相鄰邏輯驅動器之間的間隙或空間中，並且將其分離或切割成單獨的邏輯驅動器單元。
或者，該FOIT邏輯驅動器可經由上述之(A)(ii)所述之三種方法形成：(A)在製程中放置晶片或封裝為第一步驟(Chip-First)；(ii)晶片朝下，(A)(ii)所述的方法之製程步驟與(A)(i)所述的方法相似，不同之處在於：
(1’)此製程相似於製程步驟(A)(i)中的(1)，除了該些晶片或CSPs封裝結構被可設置、固定或黏著在晶片載板、支架、模具或基板上，其中該些晶片的矽基板的背面(沒有電晶體的表面或側邊)或是FPGA/HBM CSPs封裝結構的背面朝上，犠牲接合層形成在晶片載板、支架、模具或基板上，該犠牲接合層係用於(1)作為一接合層，以接合該些晶片或FPGA/HBM CSPs封裝結構在晶片載板、支架、模具或基板上；及(ii)作為一基板剝離層，以將來自於設有該些晶片或CSPs封裝結構及灌模化合物的載板、支架、模具或基板上進行去接合(de-bond)或剝離(release)，無論是在形成TISD及銅金屬柱或銲料凸塊的製程之前或之後，用於該犠牲接合層的材質係為光至熱轉換(Light-To-Heat Conversion)材質，且經由絲網印刷方式、旋塗方式或膠合黏貼方式形成，該LTHC可以是液體型式並經由印刷方式或旋塗方式沉積在該玻璃基板上，接著加熱固化或乾燥，該犠牲接合層的厚度大於1微米或是介於0.5微米至2微米之間，該LTHC的材質可以是在溶劑混合物中包含炭黑和粘合劑的液體墨水。
樹脂或密封膠，此材料、樹脂或化合物被使在(經由塗佈、印刷、滴注或壓模) 晶片載板、支架、模具或基板之上及在複數晶片及CSPs封裝結構的背面上至一水平面，如(i)將複數晶片及CSPs封裝結構之間的間隙或空間填滿；(ii)將複數晶片(的背面)及CSPs封裝結構的最頂端表面覆蓋，然後執行將來自於設有該些晶片或CSPs封裝結構及灌模化合物的載板、支架、模具或基板上進行去接合(de-bond)或剝離(release)的製程，或者是，將來自於設有該些晶片或CSPs封裝結構及灌模化合物的載板、支架、模具或基板上進行去接合(de-bond)或剝離(release)的製程可以在形成TISD及銅金屬柱或銲料凸塊的製程之後再執行，然後將具有該些晶片或CSPs封裝結構及灌模化合物的的結構翻轉倒置(具有該些晶片或CSPs封裝結構的正面朝上)，形成TISD位在該些晶片或CSPs封裝結構的正面上所曝露銅接墊或金屬柱上或上方。
或者，該FOIT邏輯驅動器可經由上述之(B)所述之三種方法形成：(B)在製程中形成RDL層為第一步驟，然後將該些晶片或該些封裝(CSPs)覆晶接合至該RDL層上，(B)所述的方法之製程步驟與(A)(i)所述的方法相似，不同之處在於：
提供具有一邏輯驅動器之扇形交互連接線結構(Fan-Out Interconnection Scheme of the logic Drive (FOISD))的暫時性基板(Temporary Substrate (T-Sub))，此FOISD包括扇出形交互連接金屬線或交互連接線、微型金屬接墊、微型金屬柱或微型金屬凸塊位在該暫時性基板的表面，該微型金屬接墊、微型金屬柱或微型金屬凸塊在邏輯驅動器形成多晶片封裝時用於覆晶封裝製程時使用，該多晶片使用該些微型金屬接墊、微型金屬柱或微型金屬凸塊覆晶接合封裝在T-Sub上，該T-Sub可以是晶圓型式(例如是8吋、12吋或18吋晶圓)或是方形或長方形的面板型式(其寬度或長度例如大於或等於20cm、30cm、50cm、75cm、100cm、150cm、200cm或300cm)，該暫時性基板的材質可以是矽材質、金屬材質、陶瓷材質、玻璃材質、鋼金屬材質、塑膠材質、聚合物材質、環氧樹脂基底聚合物材質或環氧樹脂基底化合物材質，該T-Sub係作為晶圓層級或面板層級之製程上暫時性支撐使用，在上述(a)FOISD的製程之後，該基板將被移除或剝離；(b)覆晶封裝及注入底部填充層；(c)灌模(molding)。作為一例子，在形成FOISD在玻璃基板上玻璃基板可作為一暫時性基板，形成FOISD的步驟如下所示：
(a) 形成一犠牲接合層在該玻璃基板上，該犠牲接合層使用：(i)作為一接合層以接合FOISD結構(高密度扇出交互連接線結構、微型金屬接墊、金屬柱或金屬凸塊)，使FOISD設置於其上；(ii)作為基板釋放層，在結束形成FOISD、覆晶封裝/底部填充層及灌模層之後，從FOISD、覆晶封裝/底部填充層及灌模層斷開接合或鬆開，將玻璃基板與該些結構(FOISD、覆晶封裝/底部填充層及灌模層)分離，該犠牲接合層的材質為一光至熱轉換(Light-To-Heat Conversion)材質，且經由絲網印刷方式、旋塗方式或膠合黏貼方式形成，該LTHC可以是液體型式並經由印刷方式或旋塗方式沉積在該玻璃基板上，接著加熱固化或乾燥，該犠牲接合層的厚度大於1微米或是介於0.5微米至2微米之間，該LTHC的材質可以是在溶劑混合物中包含炭黑和粘合劑的液體墨水。
(b)形成上述提到的FOISD(邏輯驅動器的扇出型交互連接線結構)在犠牲接合層上或上方及在T-Sub(玻璃基板)上，該FOISD包括複數交互連接線金屬層，其中每二相鄰之該交互連接線金屬層具有一金屬間介電層(inter-metal dielectric layer)位在每一交互連接線金屬層之中，該金屬線、連接線及金屬栓塞係經由浮凸電鍍銅製程(mboss copper processes)形成，該浮凸電鍍銅製程揭露或說明在FPGA IC晶片的SISC之中的金屬線、連接線及金屬栓塞之說明中。該FOISD首先經由沉積一最底部介電層在該犠牲接合層上，在該最底部介電層中形成複數開口，然後形成最底部金屬層在該最底部介電層上及在該最底部介電層的開口中，位在該些開口內的金屬可作為金屬栓塞，而在移除該犠牲接合層及T-Sub(玻璃基板)後，該金屬栓塞的底部可曝露(將作為金屬栓塞接點)，可多次重覆使用浮凸銅製程形成FOISD的該最底部介電層、在最底部介電層中的金屬栓塞及最底部的交互連接線金屬層(金屬線或連接線)，形成(i)最底部介電層或金屬間介電層；(ii)最底部金屬層或交互連接線金屬層；及(iii)在該金屬間介電層中的金屬栓塞的製程或材質可與上述形成FPGA IC晶片中形成SISC結構的製程或材質相同，該FOISD可包括1至7層或1至4層的交互連接線金屬層。
FOISD的交互連接金屬線或連接線連接或耦接至FOISD的交互連接金屬線或連接線，或經由保護層中開口中的金屬栓塞連接至晶片內的電晶體，此FOISD的金屬線或連接線厚度係介於0.3µm至20µm之間、介於0.5µm至10µm之間、介於1µm至5µm之間、介於1µm至10µm之間或介於2µm至10µm之間，或厚度大於或等於0.3µm、0.5µm、0.7µm、1µm、1.5µm、2µm或3µm，而SISC的金屬線或連接線寬度係例如介於0.3µm至20µm之間、介於0.5µm至10µm之間、介於1µm至5µm之間、介於1µm至10µm之間或介於2µm至10µm之間，或寬度大於或等於0.3µm、0.5µm、0.7µm、1µm、1.5µm、2µm或3µm。金屬間介電層的厚度例如係介於0.3µm至20µm之間、介於0.5µm至10µm之間、介於1µm至5µm之間、介於1µm至10µm之間或介於2µm至10µm之間，或厚度大於或等於0.3µm、0.5µm、0.7µm、1µm、1.5µm、2µm或3µm，FOISD的金屬線或連接線用於作為可編程交互連接線。
(c)形成FOISD的微型銅柱或銲料凸塊在FOISD最頂層的交互連接線金屬層的上表面及FOISD中絕緣介電層內的曝露的開口內，可利用上述段落揭露及說明中的浮凸電鍍金屬製程而來形成位在該基板上的這些微型銅柱或銲料凸塊。
在該基板上的這些微型金屬柱或銲料凸塊的高度係介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或大於或等於30µm、20µm、15µm、5µm或3µm，微型金屬柱或凸塊的剖面的最大直徑(例如係圓形的直徑或是方形或長方形的對角線長度)例如係介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或小於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm，微型金屬柱或凸塊中最相鄰近的金屬柱或凸塊之間的空間距離係介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或小於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm。
(d)進行覆晶組裝、接合及封裝：接著以覆晶封裝方式將多個IC晶片或CSPs封裝結構接合或封裝至該TS基板正上或上方FOISD之相對應微型銅接墊、銅柱或銅凸塊上(其中該些晶片具有電晶體的表面或一側朝下或是具有銅凸塊或銲料凸塊的CSPs封裝結構的正面朝下)，而該該晶片的矽基板的背面(此表面上沒有設置電晶體)朝上，或是CSPs封裝結構的背面朝上，IC 晶片或CSPs封裝結構被組裝、接合或封裝至該基板上，包含上述說明提到的複數晶片或CSPs封裝結構：標準商業化FPGA晶片、專用控制晶片、專用I/O晶片、專用控制晶片及專用I/O晶片、IAC晶片及(或)計算晶片及(或)複數運算晶片，例如是CPU晶片、GPU晶片、DSP晶片、TPU晶片、APU晶片或AI晶片，所有的複數晶片或CSPs封裝結構以覆晶封裝方式在複數邏輯驅動器中，其中該些晶片或CSPs封裝結構包括位在晶片或CSPs封裝結構正面上的的具有微型銅金屬柱或銲料凸塊，以點膠機滴注方式填入底部填充材料(underfill)至該基板、IC 晶片或CSPs封裝結構(及IC 晶片或CSPs封裝結構的微銅凸塊或銅柱及基板)之間的間隙或空間中，此底部填充材料包括環氧樹脂或化合物，及此底部填充材料可在100℃、120℃或150℃被固化或這些溫度之上被固化。
(2)此填充材料、樹脂或化合物被使在(經由塗佈、印刷、滴注或壓模) 載板、支架、模具或基板之上及在複數晶片或CSPs封裝結構的背面上至一水平面，如(i)將複數晶片或或CSPs封裝結構之間的間隙或空間填滿；(ii)將複數晶片或或CSPs封裝結構的最頂端表面(該晶片或CSPs封裝結構的背面)覆蓋，然後可將來自於設有該些晶片或CSPs封裝結構及灌模化合物的載板、支架、模具或基板上進行去接合(de-bond)或剝離(release)的步驟，當暫時基板(temporary substrate (T-Sub))及犠牲接合層被移除或剝離之後，在最底部的介電層中的金屬栓塞之底部表面被曝露，並作為金屬栓塞接點。
(3’) 由於FOISD用作為TISD，因此不需要TISD製作流程
(4’) 將具有該些晶片或CSPs封裝結構、FOISD及灌模化合物的的結構翻轉倒置(具有該些晶片或CSPs封裝結構的正面朝上，該FOISD位在該些IC晶片或CSPs封裝結構上或上方)，形成銅金屬柱或銲料凸塊位在FOISD之最頂層絕緣介電層中的開口內且曝露出在FOISD之最頂層金屬層的表面上。
邏輯驅動器的TISD或FOISD交互連接線金屬線(經由(A)(i), (A)(ii)或(B)製程所形成的)可包括：(a) 邏輯驅動器的TISD或FOISD的金屬線或跡線的交互連接線金屬線網或結構，用於連接或耦接在邏輯驅動器中的第一標準商業化FPGA/HBM CSP封裝結構中的第一FPGA IC晶片之電晶體、FISC、SISC及/或微型銅接墊、銅柱或凸塊(經由第一FPGA/HBM CSP封裝結構的第一BISCSP及第一TPVCs之第一BISCSP、金屬線或跡線及金屬栓塞上的銅金屬柱或銲料凸塊)至邏輯驅動器中的第二標準商業化FPGA/HBM CSP封裝結構中的第二FPGA IC晶片之電晶體、FISC、SISC及/或微型銅接墊、銅柱或凸塊(經由第二FPGA/HBM CSP封裝結構的第一BISCSP及第一TPVCs之第一BISCSP、金屬線或跡線及金屬栓塞上的銅金屬柱或銲料凸塊)，TISD或FOISD的金屬線或跡線的交互連接線金屬線網或結構可經由金屬柱或凸塊(位在TISD或FOISD上的銅柱或凸塊、銲料凸塊或金凸塊)連接或耦接外部電路或元件至邏輯驅動器，TISD或FOISD的金屬線或跡線的交互連接線金屬線網或結構可以是用於訊號或用於電源供應或接地的連接網或結構，TISD或FOISD的金屬線或跡線的交互連接線金屬線網或結構可用作為電源或接地匯流排，用於供應電源至：(i)經由第一FPGA IC晶片的電源/接地匯流排及第一TPVCs至第一FPGA IC晶片及第一HBM IC晶片或在第一FPGA/HBM CSP封裝結構中的第一HBM SCSP的第一HBM IC晶片，及/或(ii) 經由第二FPGA IC晶片的電源/接地匯流排及第二TPVCs至第二FPGA IC晶片及第二HBM IC晶片或在第二FPGA/HBM CSP封裝結構中的第二HBM SCSP的第二HBM IC晶片；(b)包括在TISD或FOISD內金屬線或連接線的交互連接網或結構連接至邏輯驅動器內的IC 晶片或CSP封裝結構之微型銅接墊、銅柱或凸塊，TISD或FOISD內的金屬線或連接線之交互連接網或結構可經由金屬柱或凸塊(位在TISD或FOISD上的銅柱或凸塊、銲料凸塊或金凸塊)連接至在邏輯驅動器外的外界或外部複數電路或複數元件，在TISD或FOISD中之金屬線或連接線之交互連接網或結構可係網狀線路或結構，用於複數訊號、電源或接地供電；(c) 包括在邏輯驅動器中的TISD或FOISD內交互連接金屬線或連接線可經由單層邏輯驅動器封裝之金屬柱或凸塊(位在TISD或FOISD上的銅柱或凸塊、銲料凸塊或金凸塊)連接至在邏輯驅動器外的外界或外部複數電路或複數元件，在TISD或FOISD中的交互連接網或結構內的交互連接金屬線可用於複數訊號、電源或接地供電。在這種情況下，該金屬柱或凸塊例如可連接至邏輯驅動器的專用I/O晶片之I/O電路，I/O電路在此情況下可係一大型I/O電路，例如是一雙向I/O(或三向)接墊、I/O電路包括一ESD電路、接收器及驅動器，且具有輸入電容或輸出電容可介於2 pF與100pF之間、2pF與50pF之間、2pF與30pF之間、2pF與20pF之間、2pF與15pF之間、2pF與10pF之間或2pF與5pF之間，或大於2pF、5 pF、10 pF、15pF或20 pF；(d)包括在TISD或FOISD中的內的金屬線或連接線之交互連接網或結構用於連接邏輯驅動器中的第一標準商業化FPGA/HBM CSP封裝結構中的第一FPGA IC晶片上的電晶體、FISC、SISC及/或微型銅接墊(經由FPGA/HBM CSP封裝結構中第一BISCSP上或上方的銅金屬柱或銲料凸塊、第一BISCSP的金屬線或金屬栓塞及第一TPVCs)至邏輯驅動器中的第二標準商業化FPGA/HBM CSP封裝結構中的第二FPGA IC晶片上的電晶體、FISC、SISC及/或微型銅接墊(經由第二FPGA/HBM CSP封裝結構中第二BISCSP上或上方的銅金屬柱或銲料凸塊、第二BISCSP的金屬線或金屬栓塞及第二TPVCs)，但是沒有連接至在邏輯驅動器外的外界或外部複數電路或複數元件，也就是說，沒有邏輯驅動器的金屬柱或凸塊(銅金屬柱或凸塊、銲料凸塊或金凸塊)連接至TISD或FOISD中的的金屬線或連接線的交互連接網或結構，在此種情況下，TISD或FOISD中的內的金屬線或連接線之交互連接網或結構可連接或耦接至封裝在邏輯驅動器中的(i)在第一標準商業化FPGA/HBM CSP封裝結構中的第一FPGA晶片的第一I/O電路；及(ii) 在第二標準商業化FPGA/HBM CSP封裝結構中的第二FPGA晶片的第二I/O電路；第一及第二I/O電路在此種情況可以是小型I/O電路，例如是一雙向I/O(或三向)接墊、I/O電路包括一ESD電路、接收器及驅動器，且具有輸入電容或輸出電容可介於0. 05pF與2pF之間、0.05pF與1pF之間，或小於2 pF或1 pF；(e)包括邏輯驅動器的TISD或FOISD中的內的金屬線或連接線之一交互連接網或結構用於連接或耦接至邏輯驅動器內的IC 晶片或封裝結構上之複數微銅柱或凸塊，但沒有連接至在邏輯驅動器外的外界或外部複數電路或複數元件，也就是說，沒有邏輯驅動器的金屬柱或凸塊(銅柱或凸塊、銲料凸塊或金凸塊)連接至TISD或FOISD中的的金屬線或連接線的交互連接網或結構，在此種情況下，TISD或FOISD中的內的金屬線或連接線之交互連接網或結構可經由邏輯驅動器中的標準商業化FPGA/HBM CSP封裝結構中之FPGA IC晶片之之微型銅接墊、銅柱或凸塊直接地連接或耦接至內部電路，例如是電晶體、FISC、SISC不經過任一FPGA IC晶片的I/O電路。
本發明另一範例提供邏輯驅動器包括複數單層封裝邏輯驅動器，及在多晶片封裝的每一單層封裝邏輯驅動器如上述說明揭露，複數單層封裝邏輯驅動器的數量例如是2、5、6、7、8或大於8，其型式例如是(1)覆晶封裝在印刷電路板(PCB)，高密度細金屬線PCB，BGA基板或軟性電路板；或(2)堆疊式封裝(Package-on-Package (POP))技術，此方式就一單層封裝邏輯驅動器封裝在其它單層封裝邏輯驅動器的頂端，此POP封裝技術例如可應用表面黏著技術(Surface Mount Technology (SMT))。
本發明另一範例提供一方法用於形成單層封裝邏輯驅動器適用於堆疊POP封裝技術，用於POP封裝的單層封裝邏輯驅動器的製程步驟及規格與上述段落中描述的FOIT晶片封裝邏輯驅動器相同，除了在形成封裝體金屬穿孔(Through-Package-metal-Vias, TPVs)、聚合物穿孔金屬柱(Through-Polymer-metal-posts or Through-Polymer-metal-pillars)或聚合物穿孔(Thought Polymer Vias, TPVs)在邏輯驅動器的複數晶片或CSPs封裝結構的間隙或空間之間、及(或)邏輯驅動器封裝的周邊區域及邏輯驅動器內的晶片或CSPs封裝結構邊界之外。TPVs用於連接或耦接在邏輯驅動器正面至邏輯驅動器封裝背面，具有TPVs的單層封裝邏輯驅動器可使用於堆疊邏輯驅動器，此單層封裝邏輯驅動器可是標準型式或標準尺寸，例如單層封裝邏輯驅動器可具有一定寬度、長度及厚度的正方型或長方型，一工業標準可設定單層封裝邏輯驅動器的直徑(尺寸)或形狀，例如單層封裝邏輯驅動器標準的形狀可以是正方形，其寬度係大於或等於4mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40mm，及具有厚度大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm。或者，單層封裝邏輯驅動器標準形狀可以是長方形，其寬度大於或等於3mm、5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40mm，其長度大於或等於3mm、5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm、40 mm、45 mm或50 mm，其厚度大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm。具有TPVs的邏輯驅動器可經由形成銅金屬柱或凸塊在以下元件上形成：(a)形成在載板、支架、模具或基板上，如上述方法(A)(i)或方法(A)(ii)中的製程步驟(1)形成，或(b)方法(B)中的製程步驟(1)中形成在在TS上的FOISD上；使用FOIT封裝形成邏輯驅動器，形成銅柱、凸塊作為TPVs的製程步驟相似於TPVCs的形成步驟，其包括浮凸電鍍銅製程，TPVs的高度(從絕緣介電層的上表面至銅柱或凸塊上表面之間的距離)例如係介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間、介於10µm至30µm之間，或大於、高於或等於50µm、30µm、20µm、15µm或5µm，銅柱或凸塊的剖面視圖中最大直徑(例如是圓形的直徑或方形或長方形的對角線)例如係介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或大於或等於150µm、100µm、60µm、50µm、40µm、30µm、20µm、15µm或10µm，最相近銅柱或凸塊之間的最小空間(間隙)例如係介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或大於或等於150µm、100µm、60µm、50µm、40µm、30µm、20µm、15µm或10µm。
然後，具有絕緣介電層、銅柱、凸塊或TPVs的晶圓或面板用作為一載板、支架、模具或基板或暫時基板(TS)，用於形成上述的邏輯驅動器，形成邏輯驅動器的全部步驟皆與上述中的說明相同，一些製程步驟再次在以下列出：在用於形成上述邏輯驅動器的製程步驟(2)中，將填充聚合物材料、樹脂或化合物(i)填入該些晶片或CSPs封裝結構之間的間隙或空間中，(ii)覆蓋在方法(A)(i)中的該些晶片或CSPs封裝結構的正面或表面上，或將在方法(A)(ii)或方法(B)中的該些晶片或CSPs封裝結構背面或表面覆蓋；(iii)填入該些晶片或CSPs封裝結構的微型銅柱或凸塊之間的間隙或空間中；(iv)將在方法(A)(i)及方法(A)(ii), (v)中的該些晶片或CSPs封裝結構上的微型銅柱或凸塊的上表面覆蓋；(v)填入位在該晶圓或面板或TS上的TPVs之間的間隙或空間中；(vi)覆蓋該晶圓或面板或TS上的銅柱或凸塊(TPVs)的上表面，使用CMP拋光或研磨方式將使用的材料、樹脂或化合物的表面及下列元件平整化至一水平，例如：(i) 研磨該些晶片或CSPs封裝結構上的全部的微型銅柱或凸塊的上表面(只用於方法(A)(i)及方法(A)(ii)中)，使其平整化而全部曝露，及(ii) 研磨位在晶圓或面板或TS上的全部的TPVs的上表面，使其平整化而全部曝露，對於方法(A)(i)及方法(A)(ii)，然後形成該TISD結構在填充材料、樹脂或化合物的平坦化後表面上，且連接或耦接至上述所曝露的該些晶片或CSPs封裝結構上的全部的微型銅柱或凸塊上表面及/或在晶圓或面板上的TPVs的上表面，對於方法(A)(i)、(A)(ii)及(B)，然後在TISD或FOISD上形成銅柱或凸塊、銲料凸塊、金凸塊(其中TS及犠牲接合層己被移除)，用以連接或耦接至如上所述之在TISD或FOISD的複數交互連接線金屬層中的金屬線或跡線，在填充聚合物材料、樹脂或化合物硬化後，在晶圓或面板上的銅柱或凸塊用作為TPVs，用於連接或耦接位在邏輯驅動器正面的電路、交互連接線金屬結構(例如TISD或FOISD)、銅柱或凸塊、銲料凸塊、金凸塊及/或金屬接墊至位在邏輯驅動器封裝背面的電路、交互連接線金屬結構(例如TISD或FOISD)、銅柱或凸塊、銲料凸塊、金凸塊及/或金屬接墊。對於方法(A) (i)及(A) (ii)，該晶片載板、支架、模具或基板可在CMP拋光或研磨製程後且在形成TISD之前被移除，移除之後TPVs的底部表面被曝露，對於方法(A) (i)，或者，該晶片載板、支架、模具或基板可在全部製造的步驟完成時被移除，該晶片載板、支架、模具或基板可經由剝離製程、去接合製程、CMP製程、背面研磨製程或拋光製程移除，在晶片載板、支架、模具或基板被移除後，該TPVs的底部表面被曝露，在方法(B)，該TS及犠牲接合層也被移除而曝露出TPVs的底部表面，曝露出TPVs的底部表面用作為邏輯驅動器的背面的銅接墊，用於連接或耦接位在邏輯驅動器封裝結構正面(或上面的，仍然假設IC晶片或CSP封裝結構的背面朝上)的電晶體、電路、交互連接線金屬結構、金屬接墊、金屬柱或凸塊及/或元件。
例如經由以下製程步驟形成堆疊邏輯驅動器：(i)提供一第一單層封裝邏輯驅動器，第一單層封裝邏輯驅動器為分離或晶圓或面板型式，其具有TPVs及銅柱或凸塊、焊錫凸塊或金凸塊朝下，及其曝露的TPVs複數銅接墊朝上；(ii)經由表面黏著或覆晶封裝方式形成POP堆疊封裝，一第二分離單層封裝邏輯驅動器或一IC晶片封裝設在所提供第一單層封裝邏輯驅動器的頂部，表面黏著製程係類似使用在複數元件封裝設置在PCB上的SMT技術，此製程係以印刷焊錫層或焊錫膏或焊劑(flux)在TPVs的銅接墊上，接著以覆晶封裝製程將第二分離單層封裝邏輯驅動器或IC晶片封裝上的銅柱或凸塊、銲料凸塊或金凸塊連接或耦接至第一分離單層封裝邏輯驅動器上的銅柱或凸塊、或焊料凸塊，此製程係類似於使用在IC 堆疊技術的POP技術，連接或耦接至第二分離單層封裝邏輯驅動器或IC晶片封裝上的銅柱或凸塊或、銲料凸塊或金凸塊至第一單層封裝邏輯驅動器的TPVs上的銅接墊，將底部填充材料填入第一分離單層封裝邏輯驅動器與第二分離單層封裝邏輯驅動器之間的間隙或空間中，將另一第三分離單層封裝邏輯驅動器以覆晶封裝方式連接或耦接至第二單層封裝邏輯驅動器的TPVs所曝露的複數銅接墊，可重覆此POP堆疊封裝製程，用於組裝更多分離的單層封裝邏輯驅動器(例如多於或等於n個分離單層封裝邏輯驅動器，其中n是大於或等於2、3、4、5、6、7、8)以形成完成堆疊邏輯驅動器，當第一單層封裝邏輯驅動器為分離型式，它們例如可以是第一覆晶封裝組裝至一載板或基板，例如是PCB、或BGA板，然後進行POP製程，而在載板或基板型式，形成複數堆疊邏輯驅動器，接著切割此載板或基板而產生複數分離完成堆疊邏輯驅動器，當第一單層封裝邏輯驅動器仍是晶圓或面板型式，對於進行POP堆疊製程形成複數堆疊邏輯驅動器時，晶圓或面板可被直接用作為載板或基板，接著將晶圓或面板切割分離，而產生複數分離的堆疊完成邏輯驅動器。
本發明另一範例提供適用於堆疊POP組裝技術的一單層封裝邏輯驅動器的方法，單層封裝邏輯驅動器用於POP封裝組裝係依照上述段落中描述的複數FOIT晶片封裝(具有TPVs)相同的製程步驟及規格，除了形成位在單層封裝邏輯驅動器背面的背面金屬交互連接線結構(以下簡稱BISD)
在方法(A)(i)中用於形成FOIT封裝結構、犠牲接合層在該晶片載板、支架、模具或基板上，該犠牲接合層係用作為：(i)作為一接合層，以接合至形成於上面的BISD結構(包括高密度扇出的交互連接線結構及微型金屬接墊、金屬柱或凸塊)；及(ii)作為一基板剝離層，以去接合或剝離該基板(此基板包括BISD、IC晶片(或CSPs封裝)、灌模化合物及TISD，在形成或設置BISD、IC晶片(或CSPs封裝)、灌模化合物、TISD及金屬接墊、金屬柱或凸塊的步驟之後)，該犠牲接合層的材質為一光至熱轉換(Light-To-Heat Conversion)材質，且經由絲網印刷方式、旋塗方式或膠合黏貼方式形成，該LTHC可以是液體型式並經由印刷方式或旋塗方式沉積在該玻璃基板上，接著加熱固化或乾燥，該犠牲接合層的厚度大於1微米或是介於0.5微米至2微米之間，該LTHC的材質可以是在溶劑混合物中包含炭黑和黏合劑的液體墨水。該BISD形成在該晶片載板、支架、模具或基板上之犠牲接合層上或上方，在拿取、貼合或固定該些IC晶片或CSPs封裝結構在該晶片載板、支架、模具或基板上之前，該銅柱、凸塊或TPVs係形成在BISD上或上方，該BISD係使用與上述形成TISD的製程步驟相同或相似的製程步驟形成，而TPVs形成在BISD上的製程步驟與上述形成金屬柱或凸塊(銅柱或凸塊、銲料凸塊或金凸塊)在TISD上的製程步驟相同或相似。形成BISD的製程步驟包括：(i)使用浮凸電鍍製程形成金屬線或跡線及金屬栓塞；(ii)形成金屬間介電層的步驟，其中金屬間介電層包括聚合物材質，例如聚酰亞胺、苯並環丁烯、聚對二甲苯、環氧樹脂基底材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，該金屬間介電層係位在BISD的二層交互連接線金屬層之間且金屬栓塞位在該金屬間介電層中，BISD的最頂層交互連接線金屬層係被BISD最頂層絕緣介電層所覆蓋，最頂層絕緣介電層中具有複數開口曝露出BISD最頂層交互連接線金屬層的上表面，其中TPVs係形成在複數開口曝露出BISD最頂層交互連接線金屬層上，該些TPVs的位置位在該邏輯驅動器的二晶片或CSPs封裝結構之間的間隙或空間中，及/或位在邏輯驅器封裝結構的周邊區域且位在邏輯驅動器的該些晶片或CSPs封裝結構的邊界之外(該些晶片或CSPs封裝結構將會在之後的製程中拿取、貼合或固定)。
BISD可包括1至6層的交互連接線金屬層或2至5層的交互連接線金屬層，BISD的金屬線、連接線或金屬板交互連接線具有黏著層(例如Ti層或TiN層)及銅種子層只位在底部，但沒有在金屬線或連接線的側壁，FISC的交互連接金屬線或連接線具有黏著層(例如Ti層或TiN層)及銅種子層位在金屬線或連接線側壁及底部。
BISD的金屬線、連接線或金屬板的厚度例如係介於0.3µm至40µm之間、介於0.5µm至30µm之間、介於1µm至20µm之間、介於1µm至15µm之間、介於1µm至10µm之間或介於0.5µm至5µm之間，或厚於(大於)或等於0.3µm、0.7µm、1µm、2µm、3µm、5µm、7µm或10µm，BISD的金屬線或連接線寬度例如係介於0.3µm至40µm之間、介於0.5µm至30µm之間、介於1µm至20µm之間、介於1µm至15µm之間、介於1µm至10µm之間或介於0.5µm至5µm之間，或寬於或等於0.3µm、0.7µm、1µm、2µm、3µm、5µm、7µm或10µm，BISD的金屬間介電層厚度例如係介於0.3µm至50µm之間、介於0.5µm至30µm之間、介於0.5µm至20µm之間、介於1µm至10µm之間或介於0.5µm至5µm之間，或厚於或等於0.3µm、0.7µm、1µm、2µm、3µm或5µm，在BISD之最底層絕緣介電層中的金屬栓塞的厚度或高度例如係介於3µm至50µm之間、介於3µm至30µm之間、介於3µm至20µm之間或介於3µm至15µm之間，或厚度大於或等於3µm、5µm、10µm、20µm或30µm，金屬板在BISD的交互連接線金屬層之金屬層內，可被用作為電源供應的電源/接地面，及(或)作為散熱器或散熱的擴散器，其中此金屬的厚度更厚，例如係介於5µm至50µm之間、介於5µm至30µm之間、介於5µm至20µm之間或介於5µm至15µm之間，或厚度大於或等於5µm、10µm、20µm或30µm，電源/接地面，及(或) 散熱器或散熱的擴散器在BISD的交互連接線金屬層中可被佈置設計成交錯或交叉型式，例如可佈置設計成叉形(fork shape)的型式。
在形成BISD的步驟之後，經由浮凸電鍍銅製程形成銅柱、凸塊(將用作為TPVs)在該晶片載板、支架、模具或基板上的BISD的最頂層絕緣介電層上或上方，且位在BISD的最頂層絕緣介電層的開口所曝露的BISD最頂層交互連接線金屬層的上表面上，銅柱或凸塊的高度(從絕緣介電層的上表面水平面至銅柱或凸塊之上表面水平面之間的距離)例如是介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或大於、高於或等於50µm、30µm、20µm、15µm或10µm，銅柱或凸塊的剖面視圖中最大直徑(例如是圓形的直徑或方形或長方形的對角線)例如係介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間、介於10µm至30µm之間，或大於或等於150µm、於100µm、60µm、50µm、40µm、30µm、20µm、15µm或10µm，最相近銅柱或凸塊之間的最小空間(間隙)例如係介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或大於或等於150µm、於100µm、60µm、50µm、40µm、30µm、20µm、15µm或10µm。
然後將具有BISD、銅柱或凸塊(TPVs)的晶圓或面板作為該晶片載板、支架、模具或基板，用以形成上述之邏輯驅動器，形成邏輯驅動器的全部步驟皆與上述中的說明相同，一些製程步驟再次在以下列出：在用於形成上述FOIT邏輯驅動器的製程步驟(2)中，將填充聚合物材料、樹脂或化合物(i)填入該些晶片或CSPs封裝結構之間的間隙或空間中，(ii)覆蓋該些晶片或CSPs封裝結構的正面或表面上；(iii)填入該些晶片或CSPs封裝結構的微型銅柱或凸塊之間的間隙或空間中；(iv)將該些晶片或CSPs封裝結構上的微型銅柱或凸塊的上表面覆蓋；(v)填入位在該晶圓或面板上的TPVs之間的間隙或空間中；(vi)覆蓋該晶圓或面板上的TPVs的上表面，使用CMP拋光或研磨方式將使用的材料、樹脂或化合物的表面及下列元件平整化至一水平，例如：(i) 研磨該些晶片或CSPs封裝結構上的全部的微型銅柱或凸塊的上表面，使其平整化而全部曝露，及(ii) 研磨位在晶圓或面板上的全部的銅柱或凸塊(TPVs)的上表面，使其平整化而全部曝露，然後形成TISD並接著在TISD上或上方形成銅接墊、銅柱或銲料凸塊，該犠牲接合層及該晶片載板、支架、模具或基板可(i)在CMP製程、研磨製程或拋光製程之後且在形成TISD之前移除(將填充材料、樹脂或化合物的表面平坦化)；(2)可在後續的製程步驟中保留，並在全部製程步驟完成後(在晶圓或面板格式下)再移除，當該晶片載板、支架、模具或基板被移除後，以曝露出BISD最底層絕緣介電層中的開口中的金屬栓塞表面，所曝露的金屬栓塞表面用作為接觸接墊，其可設計或布局為一接墊矩陣位在邏輯驅動器的背部表面的底部表面上；位在週邊區域的接觸接墊用作為訊號接墊，而位在或靠近中央區域的接墊用於電源供應/接地參考(P/G)接墊，該些接墊可直接地位在該些晶片或CSPs封裝結構設置、貼合的該晶片載板、支架、模具或基板的下方，位在周邊區域的該訊號接墊可圍成一環(圈)形區域沿著邏輯驅動器封裝邊界，例如是1圈、2圈、3圈、4圈、5圈或6圈，複數訊號接墊的間距在環形區域可小於邏輯驅動器封裝背面之中心區域附近的電源/接地(P/G)接墊的間距。邏輯驅動器封裝背面表面或底部表面上曝露的銅接墊可連接至TPVs，因此該銅接墊及TPVs可用於連接或耦接位在邏輯驅動器封裝結構正面(或上面的，仍然假設IC晶片或CSP封裝結構的背面朝上)的電晶體、電路、交互連接線金屬結構(例如TISD)、金屬接墊、金屬柱或凸塊及/或元件至位在邏輯驅動器封裝結構背面上(或底部上)的交互連接線金屬結構(例如BISD)、金屬接墊、金屬柱或凸塊及/或元件。
BISD提供額外交互連接線金屬層或邏輯驅動器封裝結構的底部或背面的連接層且提供排列成矩陣並曝露的金屬接墊或銅接墊位在單層封裝邏輯驅動器的底部上，其包括在邏輯驅動器的IC 晶片或CSPs封裝結構下方且垂直的位置，TPVs被用於連接或耦接邏輯驅動器上側的電路或元件(例如TISD)至邏輯驅動器封裝背面(例如是BISD)，具有TPVs的單層封裝邏輯驅動器可使用於堆疊邏輯驅動器，此單層封裝邏輯驅動器可是標準型式或標準尺寸，例如單層封裝邏輯驅動器可具有一定寬度、長度及厚度的正方型或長方型，及(或) 具有標準布局的位置之複數銅接墊。一工業標準可設定邏輯驅動器的直徑(尺寸)或形狀，例如單層封裝邏輯驅動器標準的形狀可以是正方形，其寬度係大於或等於4mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40mm，及具有厚度大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm。或者，COIP-多晶片封裝邏輯驅動器標準形狀可以是長方形，其寬度大於或等於3mm、5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40mm，其長度大於或等於3mm、5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm、40 mm、45 mm或50 mm，其厚度大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm。或者，單層封裝邏輯驅動器標準的形狀可以是長方形，其寬度大於或等於3mm、5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40mm，其長度大於或等於5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm、40 mm、45 mm或50 mm，其厚度大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm。
在方法(A)(ii)用於形成FOIT封裝結構，BISD的揭露及說明係類似或相同於方法(A)(i)所揭露的內容及說明，除了TPVs及TISD係形成在BISD之前，銅柱或凸塊形成在該晶片載板、支架、模具或基板上或上方以作為TPVs，將該些晶片或CSPs封裝結構貼合或黏合在該晶片載板、支架、模具或基板上，然後移除該晶片載板、支架、模具或基板以曝露出微型銅接墊、銅柱或凸塊，然後形成TISD，接著執行CMP製程、研磨製程或拋光製程以曝露出TPVs的上表面(該TISD己經形成且位在邏輯驅動器的底部)，然後BISD形成在曝露的TPVs上表面上或上方。
在方法(B)中用於形成FOIT封裝結構，BISD的揭露及說明係類似或相同於方法(A)(i)所揭露的內容及說明，除了FOISD及TPVs係形成在BISD之前，執行CMP製程、研磨製程或拋光製程以曝露出TPVs的上表面(該FOISD己經形成且位在邏輯驅動器的底部)，然後BISD形成在曝露的TPVs上表面上或上方。
在此段落，該BISD(或邏輯驅動器的背面)係位在邏輯驅動器的頂端，且TISD或FOISD(或邏輯驅動器的正面)位在邏輯驅動器的底部，對於經由任何上述三種方法(A) (i), (A) (ii)及(B)形成的FOIT邏輯驅動器，單層封裝邏輯驅動器的BISD交互連接線係用來：(a)用於連接或耦接位在單層封裝邏輯驅動器背面(頂端)的表面(BISD的表面)上之銅接墊、銅柱或銲錫凸塊與他們相對應的TPVs，並且經由對應的TPVs，使位在單層封裝邏輯驅動器背面的銅接墊、銅柱或銲錫凸塊連接或耦接至位在單層封裝邏輯驅動器正面的(或底部的)TISD或FOISD的金屬線或連接線，因此連接或耦接位在BISD的上表面的銅接墊、銅柱或銲錫凸塊至單層封裝邏輯驅動器中的該些IC晶片或CSPs封裝結構的該些電晶體、FISC、SISC及微型銅柱或凸塊； (b)用於連接或耦接至位在單層封裝邏輯驅動器背面(頂端)的表面(BISD的表面)上之銅接墊、銅柱或銲錫凸塊與他們相對應的TPVs，並且經由對應的TPVs，使位在單層封裝邏輯驅動器背面的銅接墊、銅柱或銲錫凸塊連接或耦接至位在單層封裝邏輯驅動器正面的(或底部的)TISD或FOISD的金屬線或連接線，且TISD或FOISD可連接或耦接至TISD或FOISD上及下方的金屬接墊、金屬柱或凸塊，因此，位在單層封裝驅動器背面(頂端)表面(BISD的表面)上的銅接墊、銅柱或銲錫凸塊連接或耦接至單層封裝驅動器正面的金屬接墊、金屬柱或凸塊；(c) 經由使用BISD內的金屬線或連接線的一交互連接網或結構連接或耦接，垂直地位在單層封裝邏輯驅動器的第一FPGA晶片(在第一FPGA/HBM CSP封裝結構中)之複數銅接墊、銅柱或銲錫凸塊(位在BISD上或上方)至垂直地位在單層封裝邏輯驅動器的第二FPGA晶片(在第二FPGA/HBM CSP封裝結構中)的複數銅接墊、銅柱或銲錫凸塊(位在BISD上或上方)，交互連接網或結構可連接或耦接至單層封裝邏輯驅動器的TPVs；(d)經由使用BISD內金屬線或連接線的交互連接網或結構連接或耦接垂直位在單層封裝邏輯驅動器的FPGA晶片(在FPGA/HBM CSP封裝結構中)上的第一銅接墊、銅柱或銲錫凸塊(位在BISD上或上方)至垂直位在同一FPGA晶片(在同一FPGA/HBM CSP封裝結構中)上的第二銅接墊、銅柱或銲錫凸塊，此交互連接網或結構可連接至耦接至單層封裝邏輯驅動器的TPVs；(e)為電源或接地面及散熱器或散熱的擴散器。
使用具有BISD及TPVs之單層封裝邏輯驅動器的堆疊邏輯驅動器可使用上述相同或相似的步驟形成。
本發明另一範例提供單層封裝邏輯驅動器的TPVs的數種可替換的交互連接線(現在翻轉邏輯驅動器朝下，該TISD或FOISD(邏輯驅動器的背面)係位在邏輯驅動器的上側，而BISD或FOISD(邏輯驅動器的正面)係位在邏輯驅動器的底部)：(a)TPVs用作為一穿孔連接單層封裝邏輯驅動器上方的另一單層封裝邏輯驅動器及下方的另一單層封裝邏輯驅動器，而不連接或耦接至單層封裝邏輯驅動器的任何IC 晶片上的FISC、SISC或微型銅接墊、銅柱或凸塊，在此種情況下，一堆疊結構的形成，從底端至頂端為：(i)位在BISD下方的銅接墊、銅柱或或焊料凸塊；(ii)在BISD的介電層中的堆疊交互連接線層及金屬栓塞；(iii)TPVs；(iv)複數堆疊交互連接層及在TISD或FOISD的介電層內的金屬栓塞；(v)位在TISD或FOISD上或上方的金屬柱或凸塊；(b)在(a)之中堆疊的TPV 如同一貫穿直通TPV(through TPV)，但是連接或耦接至單層封裝邏輯驅動器的一或複數IC 晶片或CSP封裝結構上的FISC、SISC或微型銅接墊、銅柱或凸塊，經由TISD或FOISD的金屬線或跡線；(c)TPV只堆疊在底部，而沒有堆疊在頂部，在此種情況下，TPV連接結構的形成，從底端至頂端分別為：(i)位在BISD下方的銅接墊、銅柱或銲料凸塊；(ii)複數堆疊交互連接線層及在BISD的介電層的金屬栓塞；(iii)TPV；(iv)TPV的頂端經由交互接線金屬層及在TISD或FOISD中的介電層之金屬栓塞連接或耦接至單層封裝邏輯驅動器中的一個(或多個)IC晶片上的FISC、SISC或微型銅接墊、銅柱或銲料凸塊；但沒有金屬柱或凸塊垂直位在TPV的頂端，但連接或耦接至TPV；(v)位在TISD或FOISD上或上方的金屬接墊、金屬柱或凸塊連接或耦接至TPV的頂端且其位置沒有垂直地位在TPV的頂端；(d)用於TPV連接的結構被形成，其結構由下至上為：(i)垂直位在單層封裝邏輯驅動器之一IC晶片或CSP封裝結構的BISD下方之銅接墊、銅柱或凸塊；(ii) 銅接墊、銅柱或凸塊經由在BISD的介電層中的交互連接線金屬層及金屬栓塞連接或耦接至TPV的底部，(該TPV係位在該些晶片或CSPs封裝結構之間的間隙或空間中或位在沒有晶片或CSPs封裝結構設置的周邊區域中)；(iii)TPV；(iv)TPV的頂端經由在TISD的介電層中的交互連接線金屬層及金屬栓塞連接或耦接至單層封裝邏輯驅動器的一或複數IC 晶片之FISC、SISC或微型銅接墊、銅柱或銲料凸塊；(v)位在TISD上的金屬接墊、金屬柱或凸塊連接或耦接至TPV的頂端，且其位置沒有位在TPV的頂端上方；(e)TPV連接結構，由下至上包括：(i)一銅接墊、銅柱或凸塊垂直地位在單層封裝邏輯驅動器的之IC晶片或CSP封裝結構下方； (ii)銅接墊、銅柱或銲料凸塊通過BISD的介電層內的交互連接線金屬層及金屬栓塞連接或耦接至TPV底部(其位在複數晶片或封裝之間的間隙或空間中，或在沒有放置IC 晶片或CSP封裝結構的周邊區域)；(iii)TPV；(iv) TPV頂端通過TISD及(或)FOISD中介電層內的交互連接線金屬層及金屬栓塞連接或耦接至單層封裝邏輯驅動器的之IC晶片或CSP封裝結構的FISC、SISC或微型銅接墊、銅柱或凸塊，在TISD及(或)FOISD中介電層內的交互連接線金屬層及金屬栓塞可包括單層封裝邏輯驅動器的的TISD或FOISD中的金屬線或跡線的一交互連接線網或結構，其用於連接或耦接至單層封裝邏輯驅動器的之IC晶片或CSP封裝結構的電晶體、FISC、SISC及/或微型銅接墊、銅柱或凸塊，但該交互連接線網或結構沒有連接或耦接至單層封裝邏輯驅動器之外的外部的電路或元件，亦即是單層封裝邏輯驅動器沒有金屬柱或凸塊(銅柱或凸塊、銲料凸塊或金凸塊)連接至TISD及(或)FOISD中的金屬線或跡線的交互連接線網或結構，因此，單層封裝邏輯驅動器沒有金屬柱或凸塊(銅柱或凸塊、銲料凸塊或金凸塊)連接至TPV的頂端。
本發明另一範例揭露一位在單層封裝邏輯驅動器的TISD及/或FOISD內金屬線或連接線的交互連接網或結構，用於作為經由FPGA/HBM CSP封裝的銅柱或銲料凸塊連接或耦接FISC、SISC、及(或)FPGA/HBM CSP封裝的FPGA IC晶片上的微接墊、銅柱或凸塊，但交互連接網或結構沒有連接或耦接至單層封裝邏輯驅動器之外的複數電路或元件，也就是說，在單層封裝邏輯驅動器的TISD及/或FOISD上或上方沒有複數金屬接墊、柱或凸塊(銅接墊、複數金屬柱或凸塊、焊料凸塊或金凸塊)連接至TISD及/或FOISD內的金屬線或連接線之交互連接網或結構，以及BISD上(或上方)的複數銅接墊、銅柱或焊料凸塊沒有連接或耦接至TISD及/或FOISD的內金屬線或連接線的交互連接網或結構。
本發明另一範例揭露在多晶片封裝中的邏輯驅動器型式可更包括一或複數專用可編程交互連接線IC晶片(DPIIC)晶片)，DPIIC晶片包括5T或6T SRAM單元及交叉點開關，及使用在邏輯驅動器中的FPGA/HBM CSP封裝結構中之標準商業化FPGA IC晶片的複數電路或交互連接線之間的編程交互連接線，可編程交互連接線包括位在邏輯驅動器中的FPGA/HBM CSP封裝結構中之標準商業化FPGA IC晶片之間的TISD(或FOISD)的交互連接線或是在邏輯驅動器中的其它IC晶片或CSPs封裝結構之間的TISD(或FOISD)的交互連接線，該些交互連接線具有交叉點開關電路位在該些TISD(或FOISD)的交互連接線之內，例如TISD(或FOISD)的n條金屬線或連接線輸入至一交叉點開關電路，及TISD(或FOISD)的m條金屬線或連接線從開關電路輸出，交叉點開關電路被設計成TISD(或FOISD)的n條金屬線或連接線中每一金屬線或連接線可被編程為連接至TISD(或FOISD)的m條金屬線或連接線中的任一條金屬線或連接線，交叉點開關電路可經由例如儲存在DPIIC晶片中的SRAM單元的編程原始碼控制，該SRAM單元可包括6個電晶體(簡稱6T)，其具有二個傳輸(寫入)電晶體及4個資料鎖存電晶體，該二個傳輸(寫入)電晶體係用在寫入編程碼或資料至該4個資料鎖存電晶體的二個儲存或鎖存節點。或者，該SRAM單元可包括5個電晶體(簡稱5T)，其具有一個傳輸(寫入)電晶體及4個資料鎖存電晶體，該一個傳輸(寫入)電晶體係用在寫入編程碼或資料至該4個資料鎖存電晶體的二個儲存或鎖存節點。而在5T或6T SRAM單元中儲存(或編程)的資料可使用作為編程TISD(或FOISD)中的金屬線或連接線之間的”連接”或”不連接”，而此部分中的交叉點開關係與上述揭露在FPGA/HBM CSP封裝結構中之標準商業化FPGA IC晶片內的交叉點開關相同，各型的交叉點開關的細節在上述FPGA IC 晶片的段落中揭露或說明，交叉點開關可包括：(1)n型及p型電晶體成對電路；或(2)多工器及切換緩衝器，在(1)時，當鎖存在5T或6T SRAM單元內的該資料被編程在”1”時，一n型及p型成對電晶體的通過/不通電路切換成”導通”狀態，及連接至通過/不通電路的二端(分別為成對電晶體的源極及汲極)的TISD(或FOISD)的二金屬線或連接線為連接狀態，而鎖存在5T或6T SRAM單元中的資料被編程在”0”時，一n型及p型成對電晶體的通過/不通電路切換成”不導通”狀態，連接至通過/不通電路的二端(分別為成對電晶體的源極及汲極)的TISD(或FOISD)的二金屬線或連接線為不連接狀態。或者，在(2)時，該多工器從n個輸入中選擇其一作為其輸出，然後將”其輸出”輸入至開關緩衝器中，當鎖存在5T或6T SRAM單元內的資料被編程在”1”時，在切換緩衝器內的控制N-MOS電晶體及控制P-MOS電晶體切換成”導通”狀態，在輸入金屬線的資料被導通至交叉點開關的輸出金屬線，及連接至交叉點開關的二端點的TISD(或FOISD)的二金屬線或連接線為連接或耦接；當儲存在5T或6T SRAM單元中的資料被編程在”0”時，在切換緩衝器內的控制N-MOS電晶體及控制P-MOS電晶體切換成”不導通”狀態，在輸入金屬線的資料不導通至交叉點開關的輸出金屬線，及連接至交叉點開關的二端點的TISD(或FOISD)的二金屬線或連接線為不連接或耦接。DPIIC晶片包括5T或6T SRAM單元及交叉點開關用於邏輯驅動器內標準商業化FPGA晶片(在FPGA/HBM CSP封裝結構中)之間TISD(或FOISD)的金屬線或連接線之可編程交互連接線。或者，DPIIC晶片包括5T或6T SRAM單元及交叉點開關用於邏輯驅動器內FPGA/HBM CSP封裝結構中的標準商業化FPGA晶片與TPVs(例如TPVs底部表面)之間TISD(或FOISD)的金屬線或連接線之可編程交互連接線，如上述相同或相似的揭露的方法，其中在這裡提及的TISD或FOISD係位在邏輯驅動器的底部且BISD位在邏輯驅動器的頂部。在5T或6T SRAM單元內儲存的(編程)資料用於編程二者之間的”連接”或”不連接”，例如：(i)一第一金屬線或連接線、TISD(或FOISD)的連接網、連接線或網連接至在邏輯驅動器中一或複數IC 晶片上的一或複數微型接墊、銅柱或凸塊，及(或)連接至TISD(或FOISD)上(或下方)一或複數金屬接墊、金屬柱或凸塊，及(ii) TISD(或FOISD)的第二金屬線、連接線或網連接至或耦接至一TPV(例如TPV底部表面)，如上述相同或相似的揭露的方法。根據上述揭露內容，TPVs為可編程，也就是說，上述揭露內容提供可編程的TPVs，可編程的TPVs或者可用在可編程交互連接線，包括用在邏輯驅動器的FPGA/HBM CSP封裝結構中FPGA晶片上的5T或6T SRAM單元及交叉點開關，可編程TPV可經由(軟體)編程為(i) 連接或耦接至邏輯驅動器的一或複數IC 晶片中之一或複數微銅柱或凸塊(為此連接至SISC的及(或)FISC的金屬線或連接線，及(或)複數電晶體)，及(或)(ii)連接或耦接至邏輯驅動器的TISD(或FOISD)之金屬栓塞接點上(或下方)的一或複數銅接墊、銅柱或焊錫凸塊。當位在邏輯驅動器背面的一金屬接墊、凸塊或金屬柱連接至(位在BISD上或上方的)可編程TPV、金屬接墊、凸塊或金屬柱而將其變成(位在BISD上或上方的)可編程金屬凸塊或金屬柱，位在該邏輯驅動器背面的該(位在BISD上或上方)可編程金屬接墊、凸塊或金屬柱可經由編程及經由可編程TPV而不連接或耦接至：(i)位在一或多個邏輯驅動器的一或多個IC晶片(FISC及/或SISC的金屬線或連接線)正面的(具有電晶體的那一側)一或多個微型銅金屬柱或凸塊，及/或(ii)位在邏輯驅動器的TISD(或FOISD)上或上方的一或多個金屬接墊、金屬柱或凸塊。或者是，該DPIIC晶片包括5T或6T SRAM單元及交叉點開關可用於TISD(或FOISD)的金屬線或連接線中的可編程交互連接線，該TISD(或FOISD)位在該邏輯驅動器的TISD(或FOISD)上或下方的金屬接墊、金屬柱或凸塊(銅接墊、金屬柱或凸塊或銲錫凸塊或金凸塊)與該邏輯驅動器的一或多個IC晶片的一或多個微型銅金屬柱或凸塊之間。儲存在5T或6T SRAM單元的資料用於編程以下二者之間的”連接”或”不連接”：(i)TISD(或FOISD)的一第一金屬線、連接線或網連接至邏輯驅動器的一或多個IC晶片上的一或多個微型銅金屬柱或凸塊，及/或連接至TISD(或FOISD)上或下方的金屬接墊、金屬柱或凸塊，及(ii)TISD(或FOISD)的一第二金屬線、連接線或網連接或耦接至TISD(或FOISD)上或下方的金屬接墊、金屬柱或凸塊。本發明此方面的揭露而言，位在TISD(或FOISD)上或下方的該金屬接墊、金屬柱或凸塊係可以被編程的，也就是本發明此方面提供可編程金屬接墊、金屬柱或凸塊位在該TISD(或FOISD)上或下方，該些編程金屬接墊、金屬柱或凸塊可另外使用在該邏輯驅動器內的FPGA IC晶片上的可編程交互連接線上，該FPGA IC晶片包括5T或6T SRAM單元及交叉點開關，位在TISD(或FOISD)上或下方的該些編程金屬接墊、金屬柱或凸塊可經由編程而連接或耦接該邏輯驅動器的一或多個IC晶片(具有SISC或FISC的金屬線或連接線及/或電晶體)的一或多個微型銅金屬柱或凸塊。
位在該邏輯驅動器背面的該(位在BISD上或上方)金屬接墊、凸塊或金屬柱當連接至可編程TPV時係可以被編程的，在這裡的TISD或FOISD係位在邏輯驅動器底部，而BISD係位在邏輯驅動器的頂部，位在該邏輯驅動器背面的該(位在BISD上或上方)可編程的金屬接墊、凸塊或金屬柱可經由編程及經由可編程TPV而不連接或耦接至：(i)位在一或多個邏輯驅動器的一個(或多個)IC晶片或FPGA/HBM CSPs封裝結構(FISC及/或SISC的金屬線或連接線)正面的(具有電晶體的那一側)一個(或多個)微型銅金屬柱或凸塊，及/或(ii)位在邏輯驅動器的TISD (或FOISD)上或上方的一或多個金屬接墊、金屬柱或凸塊。
位在TISD或FOISD上或下方的金屬接墊、金屬柱或凸塊係可使用位在DPIIC晶片上的交叉點開關進行編程，其中該交叉點開關可用於TISD(或FOISD)的金屬線或連接線中的可編程交互連接線，該TISD(或FOISD)位在該邏輯驅動器的TISD(或FOISD)上或下方的金屬接墊、金屬柱或凸塊(銅接墊、金屬柱或凸塊或銲錫凸塊或金凸塊)與該邏輯驅動器的一個(或多個)IC晶片或FPGA/HBM CSPs封裝結構的一或多個微型銅接墊、銅金屬柱或凸塊之間。儲存在5T或6T SRAM單元的資料被使用在交叉點開關上，以編程以下二者之間的”連接”或”不連接”：(i)TISD(或FOISD)的一第一金屬線、連接線或網連接至邏輯驅動器的一個(或多個)IC晶片或FPGA/HBM CSPs封裝結構上的一或多個微型銅接墊、銅金屬柱或凸塊，及/或連接至TISD(或FOISD)上或下方的金屬接墊、金屬柱或凸塊，及(ii)TISD(或FOISD)的一第二金屬線、連接線或網連接或耦接至TISD(或FOISD)上或下方的金屬接墊、金屬柱或凸塊。本發明此方面的揭露而言，位在TISD(或FOISD)上或下方的該金屬接墊、金屬柱或凸塊係可以被編程的，也就是本發明此方面提供可編程金屬接墊、金屬柱或凸塊位在該TISD(或FOISD)上或下方，該些編程金屬接墊、金屬柱或凸塊可另外使用在該邏輯驅動器內FPGA/HBM CSPs封裝結構的FPGA IC晶片上的可編程交互連接線上，該FPGA/HBM CSPs封裝結構的FPGA IC晶片包括5T或6T SRAM單元及交叉點開關，位在TISD(或FOISD)上或下方的該些編程金屬接墊、金屬柱或凸塊可經由編程而連接或耦接該邏輯驅動器的一個(或多個)IC晶片或FPGA/HBM CSPs封裝結構(具有SISC或FISC的金屬線或連接線及/或FPGA/HBM CSPs封裝結構的FPGA IC晶片上的電晶體)的一個(或多個)微型銅接墊、銅金屬柱或凸塊。
DPIIC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於或大於40nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm的技術。或者DPIIC晶片的技術製造包括使用先進於或等於30 nm、20 nm或10 nm的技術製造。此DPIIC晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯驅動器內FPGA/HBM CSP封裝的複數標準商業化FPGA IC晶片上。使用在DPIIC晶片的電晶體可以是FINFET、FDSOI MOSFET、部分耗盡矽絕緣體MOSFETs或常規的MOSFET，使用在DPIIC晶片的電晶體可以是從使用在同一邏輯運算器中FPGA/HBM CSP封裝的標準商業化FPGA IC晶片封裝不同的，例如DPIIC晶片係使用常規MOSFET，但在同一邏輯驅動器內FPGA/HBM CSP封裝的標準商業化FPGA IC晶片封裝可使用FINFET電晶體，或是DPIIC晶片係使用FDSOI MOSFET，而在同一邏輯驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET。
本發明另一範例提供標準化布局或腳位(位置及尺寸)的：(i)在TISD或FOISD上或下方的銅接墊、銅柱或銲料凸塊，及(ii) 在BISD上或上方的銅接墊、複數銅柱或焊錫凸塊；(iii)在邏輯驅動器中的TPVs，其中TISD或FOISD，標準商品化邏輯驅動器針對不同應用可經由軟體編碼或編程專門定製，TISD或FOISD位在邏輯驅動器的底部，而BISD位在邏輯驅動器的頂部，該標準商業化邏輯驅動器具有固定的布局及設計，可經由軟體編碼或編程用在客製化而用在不同的應用上，其中”編程”係使用位在TISD或FOISD上或下方的可編程的TPVs、可編程金屬接墊、金屬柱或凸塊，及/或使用上述揭露BISD上或上方的可編程金屬接墊、金屬柱或凸塊。如上述揭露，在DPIIC晶片中的5T或6T SRAM單元之載入或己編程資料可被用於TISD或FOISD上或下方可編程TPVs、可編程金屬接墊、金屬柱或凸塊，及/或位在BISD上或上方的可編程金屬接墊、金屬柱或凸塊，在FPGA/HBM CSP封裝結構中的FPGA IC晶片中的5T或6T SRAM單元之載入或己編程資料或許可被用於TISD或FOISD上或下方可編程TPVs、可編程金屬接墊、金屬柱或凸塊，及/或位在BISD上或上方的可編程金屬接墊。每一標準商業化邏輯驅動器具有相同的且在TISD或FOISD上或下方的金屬接墊、柱或凸塊設計、布局或腳位，及BISD上或上方的銅接墊、銅柱或凸塊或銲料凸塊可經由使用軟體編碼或”編程(programming)”，而用在不同的應用、目的或功能上，其中”編程(programming)”係可使用在TISD或FOISD上或下方的可編程的複數金屬接墊、柱或凸塊，及(或)在邏輯驅動器中BISD(通過可編程TPVs)上或上方的可編程銅接墊、銅柱或凸塊或銲料凸塊用於不同的應用、目的或功能。
本發明另一範例揭露一中介載板(中介載板)用於邏輯驅動器的多晶片封裝之覆晶組裝或封裝，此多晶片封裝係依據多晶片在中介載板(multiple-Chips-On-an-InterPoser (COIP))的覆晶封裝方法製造，COIP多晶片封裝內的中介載板或基板包括：(i)高密度的交互連接線用於黏合或封裝在中介載板上的覆晶組裝中複數晶片或CSPs封裝結構之間的扇出(fan-out)繞線及交互連接線之用；(ii)複數微金屬接墊及凸塊或金屬柱位在高密度的交互連接線上；(iii)中介載板或基板中的深孔或淺孔。IC 晶片或封裝可被覆晶組裝、黏合或封裝至基板或中介載板上，其中IC 晶片或封裝包括上述提到的標準商業化FPGA/HBM CSPs晶片、非揮發性晶片(例如是NAND快閃IC晶片)或封裝、專用控制晶片、專用I/O晶片、專用控制晶片及專用I/O晶片、IAC晶片及(或)運算IC 晶片及(或)計算IC 晶片，例如是CPU晶片、GPU晶片、DSP晶片、TPU晶片、APU晶片或AI晶片，形成非揮發性晶片的中介載板的步驟如下所示：
(1)提供一基板，此基板可以一晶圓型式(例如直徑是8吋、12吋或18吋的晶圓)，或正方形面板型式或長方形面板型式(例如是寬度或長度大於或等於20公分(cm)、30cm、50 cm、75 cm、100 cm、150 cm、200 cm或300 cm)，此基板的材質可以是矽材質、金屬材質、陶瓷材質、玻璃材質、鋼金屬材質、塑膠材質、聚合物材質、環氧樹脂基底聚合物材質或環氧樹脂基底化合物材質，以下可以矽晶圓作為一基板為例，形成矽材質中介載板。
(2)形成TSV在該基板中：形成深孔、淺孔或通孔在基板中中，係以矽晶圓作為一例子，在矽基板中形成金屬栓塞，在矽晶圓中的金屬栓塞(metal vias)的底部表面會在邏輯驅動器最終產品結中被曝露，因此金屬栓塞會變成穿孔栓塞，穿孔栓塞也就是TSV。
(3)形成一第一交互連接金屬線在中介載板結構(First Interconnection Scheme on or of the Interposer (FISIP))，FISIP的金屬線或連接線及金屬栓塞經由上述說明中FPGA IC 晶片中FISC中的金屬線或連接線及金屬栓塞的製程中的單一鑲嵌銅製程或雙鑲嵌銅製程所形成，該FISIP具有2至10層或3至6層的交互連接線金屬層，FISIP中交互連接線金屬層的金屬線或連接線具有黏著層(例如Ti層或TiN層)及銅種子層位在金屬線或連接線的底部及側壁上。
FISIP在係連接或耦接至邏輯驅動器內的IC 晶片或CSPs封裝結構之微銅凸塊或銅柱，及連接或耦接至中介載板之基板內的TSVs，FISIP的金屬線或連接線的厚度(無論是單一鑲嵌製程製造或雙鑲嵌製程製造)例如係介於3nm至2000nm之間、介於3nm至500nm之間、介於10nm至1000nm之間或介於10nm至2000nm之間，或厚度小於50 nm、100 nm、200 nm、300 nm、500 nm、1000 nm、1500nm或2000nm，FISIP的金屬線或連接線的寬度例如係小於或等於、50 nm、100 nm、150 nm、200 nm、300 nm、500nm、1000nm、1500nm或2000nm，FISIP的金屬線或連接線的最小間距，例如小於或等於100 nm、200 nm、300 nm、400 nm、600 nm、1000nm、1500nm或2000nm，而金屬間介電層的厚度例如係介於3nm至500nm之間、介於10nm至1000nm之間或介於10nm至2000nm之間，或厚度小於或等於50 nm、100 nm、200 nm、300 nm、500 nm、1000 nm或2000nm，FISIP的金屬線或連接線可被作為可編程交互連接線。
(4) 形成中介載板上之第二交互連接線結構(SISIP)在FISIP結構上，SISIP包括交互連接線金屬層，其中交互連接線金屬層每一層之間具有金屬間介電層，金屬線或連接線及金屬栓塞被經由浮凸銅製程形成，此浮凸電鍍銅製程可參考上述FPGA IC 晶片的SISC中形成金屬線或連接線及金屬栓塞的說明，SISIP可包括1層至5層的交互連接線金屬層或1層至3層的交互連接線金屬層。或者，在中介載板上的SISIP可被省略，及COIP只具有FISIP交互連接線結構在中介載板之基板上。或者，在中介載板上的FISIP可被省略，COIP只具有SISIP交互連接線結構在中介載板之基板上。
SISIP的金屬線或連接線的厚度例如係介於0.3µm至20µm之間、介於0.5µm至10µm之間、介於1µm至10µm之間、介於2µm至20µm之間或介於2µm至10µm之間，或厚度大於或等於0.3µm、0.5µm、0.7µm、1µm、1.5µm、2µm或3µm，SISIP的金屬線或連接線的寬度例如係介於0.3µm至20µm之間、介於0.5µm至10µm之間、介於1µm至5µm之間、介於1µm至10µm之間、介於2µm至20µm之間或2 µm至10 µm之間，或寬度小於或等於0.3µm、0.5µm、0.7µm、1µm、1.5µm、2µm或3µm，金屬間介電層的厚度例如係介於0.3µm至20µm之間、介於0.5µm至10µm之間、介於1µm至5µm之間或介於1µm至10µm之間，或厚度大於或等於0.3µm、0.5µm、0.7µm、1µm、1.5µm、2µm或3µm，SISIP的金屬線或連接線可被作為可編程交互連接線。
(5) 微銅柱或凸塊形成(i)在SISIP的頂端絕緣介電層開口曝露SISIP最頂端交互連接線金屬層的上表面；或(ii)在FISIP最頂端絕緣介電層的開口內曝露的FISIP的頂端交互連接線金屬層的上表面，在此範例中，SISIP可被省略。經由如上述說明的浮凸電鍍銅製程形成微型銅接墊、銅柱或凸塊在中介載板上。
在中介載板上微型金屬接墊、金屬柱或凸塊的高度例如係介於1µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於1µm至15µm之間或介於2µm至10µm之間，或大於或等於60µm、50µm、40µm、30 µm、20µm、15µm、10µm或5µm，微型金屬接墊、金屬柱或凸塊在剖面視圖中最大直徑(例如係圓形的直徑或是方形或長方形的對角線長度)例如係介於1µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於1µm至15µm之間或介於1µm至10µm之間，或小於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm，微型金屬接墊、金屬柱或凸塊中最相鄰近的金屬接墊、金屬柱或凸塊之間的空間距離係介於1µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於1µm至15µm之間或介於1µm至10µm之間，或小於或等於60µm、50µm、40µm、30µm、20µm、15µm、10µm或5µm。
本發明另一範例提供一方法，依據覆晶組裝多晶片封裝技術及製程，使用具有FISIP、微銅接墊、凸塊或銅柱及基板內的金屬栓塞的中介載板，可形成邏輯驅動器在COIP多晶片封裝中，形成COIP多晶片封裝邏輯驅動器的製程步驟如下所示：
(1) 進行覆晶組裝、接合及封裝：(a) 第一提供中介載板，此中介載板包括FISIP、SISIP、微銅凸塊或銅柱及TSVs、及IC 晶片或封裝，接著覆晶組裝、接合或封裝IC 晶片或封裝至中介載板上，中介載板的形成方式如上述說明示，IC 晶片或封裝被組裝、接合或封裝至中介載板上，包含上述說明提到的複數晶片或封裝：標準商業化FPGA/HBM CSPs封裝、非揮發性晶片或封裝、專用控制晶片、專用I/O晶片、專用控制晶片及專用I/O晶片、IAC晶片及(或)計算晶片及(或)複數運算晶片，例如是CPU晶片、GPU晶片、DSP晶片、TPU晶片、APU晶片或AI晶片，所有的複數晶片或封裝以覆晶封裝方式在複數邏輯驅動器中，其中包括具有銲料層的微型銅接墊、銅柱或凸塊在晶片或CSP封裝結構中的最頂層的表面；(b)經由銲料層迴銲接合或熱壓式接合方式將複數晶片或CSP封裝結構進行覆晶組裝、接合或封裝在中介載板相對應的微銅凸塊或金屬柱上，其中具有微型銅接墊、銅柱或凸塊的那側朝下，該些晶片或CSP封裝結構的正面(具有微型銅接墊、銅柱或凸塊)朝上，(c) 例如係以點膠機滴注方式填入底部填充材料(underfill)至中介載板、IC 晶片或CSP封裝結構(及IC 晶片的微銅凸塊或銅柱及中介載板)之間，此底部填充材料包括環氧樹脂或化合物。
(2) 例如使用旋轉塗佈的方式、網版印刷方式或滴注方式或壓模方式將一材料、樹脂或化合物填入複數晶片(或CSPs封裝結構)之間的間隙或空間及覆蓋在複數晶片(或CSPs封裝結構)的背面，樹脂或密封膠，此材料、樹脂或化合物被使在(經由塗佈、印刷、滴注或灌模)中介載板之上及在複數晶片(或CSPs封裝結構)的背面上至一水平面，此灌模方式包括壓力壓模(使用上模及下模的方式)或澆注灌模(使用滴注方式)，如(i)將複數晶片(或CSPs封裝結構)之間的間隙或空間填滿；(ii)將複數晶片(或CSPs封裝結構)的背面最頂端覆蓋，此材料可是聚合物或壓模材料，使用CMP拋光或研磨方式將使用的材料、樹脂或化合物的表面平整化，CMP或研磨程序被進行直到所有IC晶片(或CSPs封裝結構)的背面全部曝露。
(3)薄化中介載板的矽基板以曝露在矽基板的背面的TSVs的底部表面，一晶圓或面板的薄化程序，例如經由化學機械研磨方式、拋光方式或晶圓背面研磨方式進行去除部分晶圓或面板，而使晶圓或面板變薄，使TSVs的表面在中介載板的背面曝露。
用於邏輯驅動器之中介載板的FISIP及/或SISIP的交互連接線金屬線或跡線可具有與上述揭露FOIT邏輯驅動器中的TISD或FOISD相同功能，用於邏輯驅動器之中介載板的FISIP及/或SISIP的交互連接線金屬線或跡線可：包括邏輯驅動器的FISIP及/或SISIP的交互連接線金屬線或跡線之交互連接線網或結構，用於連接或耦接在邏輯驅動器中一第一標準商業化FPGA/HBM CSP封裝結構的第一FPGA IC晶片的電晶體、FISC、SISC及/或微型銅接墊、銅柱或凸塊(其中係經由TPVCs、BISCSP、第一FPGA/HBM CSP封裝結構的BISCSP上或下方的銅柱或銲料凸塊連接或耦接)，連接或耦接至同一邏輯驅動器中一第二標準商業化FPGA/HBM CSP封裝結構的第二FPGA IC晶片的電晶體、FISC、SISC及/或微型銅接墊、銅柱或凸塊(其中係經由TPVCs、BISCSP、第二FPGA/HBM CSP封裝結構的BISCSP上或下方的銅柱或銲料凸塊連接或耦接)，在FISIP及/或SISIP中的交互連接線金屬線或跡線之交互連接線網或結構可經由在中介載板之基板中的TSVs連接外部電路至邏輯驅動器，FISIP及/或SISIP中的交互連接線金屬線或跡線之交互連接線網或結構可以是用於訊號的連接網或結構，或是用於供應電源或接地參考的連接：(b)包括邏輯驅動器的FISIP及/或SISIP的交互連接線金屬線或跡線之交互連接線網或結構，連接至在邏輯驅動器中IC晶片或CSP封裝結構中的複數微型銅柱或凸塊，此FISIP及/或SISIP的交互連接線金屬線或跡線之交互連接線網或結構可經由在中介載板之基板中的TSVs連接外部電路至邏輯驅動器，FISIP及/或SISIP中的交互連接線金屬線或跡線之交互連接線網或結構可以是用於訊號的連接網或結構，或是用於供應電源或接地參考的連接；(c)包括邏輯驅動器的FISIP及/或SISIP的交互連接線金屬線或跡線，用於經由在中介載板之基板中的TSVs連接外部電路至邏輯驅動器，該FISIP及/或SISIP中的交互連接線金屬線或跡線是用於訊號的連接網或結構，或是用於供應電源或接地參考的連接，在此情況下，例如在中介載板的基板內的一或複數TSVs例如可連接至邏輯驅動器的專用I/O晶片之I/O電路，I/O電路在此情況下可係一大型I/O電路，例如是一雙向I/O(或三向)接墊、I/O電路包括一ESD電路、接收器及驅動器，且具有輸入電容或輸出電容可介於2 pF與100pF之間、2pF與50pF之間、2pF與30pF之間、2pF與20pF之間、2pF與15pF之間、2pF與10pF之間或2pF與5pF之間，或大於2pF、5 pF、10 pF、15pF或20 pF；(d)包括邏輯驅動器的FISIP及/或SISIP的交互連接線金屬線或跡線用於連接或耦接至第一FPGA/HBM CSP封裝結構的的第一FPGA IC晶片的電晶體、FISC、SISC及/或微型銅接墊、銅柱或凸塊(其中係經由TPVCs、BISCSP、第一FPGA/HBM CSP封裝結構的BISCSP上或下方的銅柱或銲料凸塊連接或耦接)，連接或耦接至邏輯驅動器中一第二標準商業化FPGA/HBM CSP封裝結構的第二FPGA IC晶片的電晶體、FISC、SISC及/或微型銅接墊、銅柱或凸塊(其中係經由TPVCs、BISCSP、第二FPGA/HBM CSP封裝結構的BISCSP上或下方的銅柱或銲料凸塊連接或耦接)，但不連接外部電路或元件至邏輯驅動器，也就是說，邏輯驅動器的中介載板之基板內沒有TSV連接至FISIP的或SISIP的金屬線或連接線的交互連接網或結構，在此種情況下，FISIP內的及SISIP內的金屬線或連接線之交互連接網或結構可分別連接或耦接至邏輯驅動器中的第一及第二標準商業化FPGA/HBM CSPs封裝的第一及第二FPGA晶片封裝之片外(off-chip)I/O電路，每一I/O電路在此種情況可以是小型I/O電路，例如是一雙向I/O(或三向)接墊、I/O電路包括一ESD電路、接收器及驅動器，且具有輸入電容或輸出電容可介於0.05pF與2pF之間或介於0.05pF與1pF之間，或小於2 pF或1 pF；(e)包括邏輯驅動器的FISIP及/或SISIP的交互連接線金屬線或跡線之交互連接線網或結構用於連接或耦接至邏輯驅動器的一IC晶片或CSP封裝結構中的微型金屬柱或凸塊，但是不連接外部電路或元件至邏輯驅動器，也就是，在邏輯驅動器中的中介載板的基板中TSV沒有連接至FISIP及/或SISIP的交互連接線金屬線或跡線之交互連接線網或結構，在此情況下，FISIP及/或SISIP的交互連接線金屬線或跡線之交互連接線網或結構可連接或耦接至邏輯驅動器的FPGA/HBM CSP封裝結構的FPGA IC晶片的電晶體、FISC、SISC及/或微型銅柱或凸塊(經由TPVCs、BISCSP及FPGA/HBM CSP封裝結構的BISCSP上或下方的銅柱或銲料凸塊連接)，但沒有經由任何FPGA IC晶片的I/O電路‧
(4)形成金屬凸塊或金屬柱(例如是銅柱或銲料凸塊)在複數TSVs曝露的底部表面，銅柱或銲料凸塊被設置在邏輯驅動器封裝的正面(底部)，其正面具有球柵陣列(Ball-Grid-Array (BGA))的布局，其中在外圍區域的焊錫凸塊用於訊號I/Os，而中心區域附近的電源/接地(P/G)I/Os，訊號凸塊在外圍區域可圍成一環(圈)形區域在靠近邏輯驅動器封裝邊界，例如是1圈、2圈、3圈、4圈、5圈或6圈，用於訊號I/Os功能的複數金屬柱或凸塊間距在環形區域可小於中心區域附近的電源/接地(P/G)I/Os的間距。
(5) 切割己完成的晶圓或面板，包括經由在二相鄰的邏輯驅動器之間的材料或結構分開、切開，此材料(例如係聚合物)填在二相鄰邏輯驅動器的該些晶片(或CSP封裝結構)之間的間隙或空間中，並且將其分離或切割成單獨的邏輯驅動器單元。
本發明另一範例提供標準商業化coip複數晶片封裝邏輯驅動器，此標準商業化COIP邏輯驅動器可在可具有一定寬度、長度及厚度的正方形或長方形，一工業標準可設定邏輯驅動器的直徑(尺寸)或形狀，例如COIP多晶片封裝邏輯驅動器標準的形狀可以是正方形，其寬度係大於或等於4mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40mm，及具有厚度大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm。或者，COIP-多晶片封裝邏輯驅動器標準形狀可以是長方形，其寬度大於或等於3mm、5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40mm，其長度大於或等於3mm、5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm、40 mm、45 mm或50 mm，其厚度大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm，另外，金屬凸塊或金屬柱在邏輯驅動器內的中介載板上可以係為標準尺寸，例如是一MxN的陣列區域，其二相鄰金屬凸塊或金屬柱之間具有標準間距尺寸或空間尺寸，每一金屬凸塊或金屬柱位置也在一標準位置上。
經由COIP多晶片封裝形成的邏輯驅動器更可包括TPV及BISD，這二者皆是相似於上述揭露的FOIT邏輯驅動器中的TPVs或BISD，在形成中介載板時，TPVs係形成在中介載板的SISIP上(或在FISIP上，當SISIP被省略時)，該COIP邏輯驅動器的TPVs或BISD的功能及說明與FOIT邏輯驅動器中的TPVs或BISD相同。
上述所揭露FOIT邏輯驅動器中的結構及設計之全部說明、功能及目的可以應用至COIP邏輯驅動器中的對應之結構與設計。
本發明另一方面提供使用一交互連接線基板(Interconnection Substrate (IS))在晶片在交互連接線基板(Chip-On-Interconnection-Substrate (COIS))封裝中形成邏輯驅動器，其中該IS包括PCB板或BGA基板的交互連接線結構及嵌入式細線穚接式交互連接線在矽基板上(silicon Fineline Interconnection Bridges, (FIB))，該FIB係在IS基板上的複數IC晶片之間或複數CSP封裝之間使用高速、高密度的交互連接線，該FIB包括第一交互連接線結構位在FIBs的基板上(First Interconnection Schemes on the substrates of FIBs (FISIB))及/或第二交互連接線結構位在FIBs的基板上(Second Interconnection Schemes on the substrates of FIBs (SISIB))，該FISIB係經由上述所揭露形成FPGA IC晶片的FISC之鑲嵌銅製程及上述所揭露形成FPGA IC晶片的SISC之浮凸電鍍銅製程所形成，使用在COIP邏輯驅動器中的FISIB的揭露、製造步驟、說明及特徵係為上述中介載板的FISIP的揭露及說明，使用在COIP邏輯驅動器中的SISIB的揭露、製造步驟、說明及特徵係為上述中介載板的SISIP的揭露及說明，然後該FIBs嵌入在IS中，該IS經由PCB或BGA製程所形成，例如是係使用壓合介電絕緣層及銅箔之半加成製程(semi-additive copper process)，該介電絕緣層可包括FR4(包含環氧樹脂或)或三氮雜苯樹脂(Bismaleimide-Triazine Resin；BT樹脂)。
COIS封裝與COIP封裝相同，除了係用IS來取代中介載板，該IS的交互連接結構包括PCB基板或BGA基板的交互連接線結構及嵌入在IS中的FIB，其中FIB包括FISIB及/或SISIB，該IS的交互連接線結構的目的及功能與中介載板的交互連接線結構(FISIP及/或SISIP)相同，該IS的交互連接線結構的目的及功能也與上述揭露在FOIT邏輯驅動器的TISD的交互連接線結構的目的及功能相同。該IC晶片或封裝可組裝、接合或封裝在IS上，該IC晶片或封裝如上述所揭露之說明，包括：標準商業化DRAM IC晶片或FPGA/HBM CSP封裝、專用控制晶片、專用I/O晶片、專用控制晶片及專用I/O晶片、IAC、DCIAC、DCDI/OIAC晶片及(或)運算IC 晶片及(或)計算IC 晶片，例如是CPU晶片、GPU晶片、DSP晶片、TPU晶片、APU晶片或AI晶片。
該邏輯驅動器經由COIS多晶片封裝形成，其更可包括TPV及BISD，其類似於在COIP邏輯驅動器或FOIT邏輯驅動器中的TPVs或BISD，在形成IS中，該TPVs形成在該IS上或上方，此COIS邏輯驅動器的TPVs及BISD的說明及功能與COIP邏輯驅動器或FOIT邏輯驅動器中的TPVs或BISD之說明及功能相同。
上述所揭露COIP邏輯驅動器或FOIT邏輯驅動器中的結構及設計之全部說明、功能及目的可以應用至COIS結構中的對應之結構與設計。
本發明另一方面提供具有晶片級封裝結構(CSPs)的邏輯驅動器，該CSPs包括處理器、計算或邏輯IC晶片及HBM IC晶片或HBM SCSPs，該CSPs係類似於FPGA/HBM CSPs，除了使用其它處理器、計算或邏輯IC晶片取代在CSPs封裝結構中的FPGA IC晶片，在CSPs中的該其它處理器、計算或邏輯IC晶片可以是CPU晶片、GPU晶片、DSP晶片、TPU晶片、APU晶片、ASIC晶片或AI晶片，其中CPU晶片、GPU晶片、DSP晶片、TPU晶片、APU晶片、ASIC晶片或AI晶片包括上述用於FPGA IC晶片中的TPVCs及銅接墊、銅凸或凸塊，其中該TPVCs的高度大於該銅接墊、銅柱或凸塊20微米或50微米。或者，CPU晶片、GPU晶片、DSP晶片、TPU晶片、APU晶片、ASIC晶片或AI晶片包括TPVCs及位在SISC或FISC的最頂層絕緣介電層的開口所曝露出的銅接墊，在邏輯驅動器中的該CSP封裝結構可以是CPU/HBM CSP封裝結構、GPU/HBM CSP封裝結構、TPU/HBM CSP封裝結構、APU/HBM CSP封裝結構、ASIC/HBM CSP封裝結構或AI/HBM CSP封裝結構，形成CPU/HBM CSP封裝結構、GPU/HBM CSP封裝結構、TPU/HBM CSP封裝結構、APU/HBM CSP封裝結構、ASIC/HBM CSP封裝結構或AI/HBM CSP封裝結構的方法與上述形成FPGA/HBM CSPs封裝結構的方法相同或類似，形成具有CPU/HBM CSP封裝結構、GPU/HBM CSP封裝結構、TPU/HBM CSP封裝結構、APU/HBM CSP封裝結構、ASIC/HBM CSP封裝結構或AI/HBM CSP封裝結構的邏輯驅動器的方法與上述形成具有FPGA/HBM CSPs封裝結構的的邏輯驅動器的方法相同或類似。
本發明另一方面提供具有晶片級封裝結構(CSPs)的邏輯驅動器，該CSPs包括處理器、計算或邏輯IC晶片及HBM IC晶片或HBM SCSPs，該CSPs係類似於FPGA/HBM CSPs，除了(i)該第一IC晶片包括其它處理器、計算或邏輯IC晶片作為在FPGA/HBM CSP封裝結構中的FPGA IC晶片；及(ii)第二IC晶片或一封裝包括處理器、計算或邏輯IC晶片用於在FPGA/HBM CSP封裝結構中的HBM IC晶片或HBM SCSP封裝，該第一IC晶片可以是FPGA IC晶片、CPU晶片、GPU晶片、DSP晶片、TPU晶片、APU晶片、ASIC晶片或AI晶片，其中FPGA IC晶片、CPU晶片、GPU晶片、DSP晶片、TPU晶片、APU晶片、ASIC晶片或AI晶片包括上述用於在FPGA/HBM CSP封裝結構中之FPGA IC晶片中的TPVCs及銅接墊、銅凸或凸塊，其中該TPVCs的高度大於該銅接墊、銅柱或凸塊20微米或50微米。或者，FPGA IC晶片、CPU晶片、GPU晶片、DSP晶片、TPU晶片、APU晶片、ASIC晶片或AI晶片包括TPVCs及位在SISC或FISC的最頂層絕緣介電層的開口所曝露出的銅接墊，該第二IC晶片或封裝結構可以是FPGA IC晶片、CPU晶片、GPU晶片、DSP晶片、TPU晶片、APU晶片、ASIC晶片、AI晶片、專用I/O晶片、專用控制晶片、專用控制及I/O晶片、IAC晶片及/或DPIIC晶片，其中FPGA IC晶片、CPU晶片、GPU晶片、DSP晶片、TPU晶片、APU晶片、ASIC晶片、AI晶片、專用I/O晶片、專用控制晶片、專用控制及I/O晶片、IAC晶片及/或DPIIC晶片可選擇性地具有TSVs在其矽基板中(在HBM SCSP封裝結構中的HBM IC晶片中)，該專用I/O晶片、專用控制晶片、專用控制及I/O晶片、IAC晶片及/或DPIIC晶片如上述揭露內容所示，在邏輯驅動器中的該CSP封裝結構可以是FPGA/CLC CSP封裝結構、CPU/ CLC CSP封裝結構、GPU/ CLC CSP封裝結構、TPU/ CLC CSP封裝結構、APU/ CLC CSP封裝結構、ASIC/ CLC CSP封裝結構或AI/ CLC CSP封裝結構，其中”CLC”是” 其它處理器、計算或邏輯IC晶片”的簡寫，形成FPGA/CLC CSP封裝結構、CPU/ CLC CSP封裝結構、GPU/ CLC CSP封裝結構、TPU/ CLC CSP封裝結構、APU/ CLC CSP封裝結構、ASIC/ CLC CSP封裝結構或AI/ CLC CSP封裝結構的方法與上述形成FPGA/HBM CSPs封裝結構的方法相同或類似，形成具有FPGA/CLC CSP封裝結構、CPU/ CLC CSP封裝結構、GPU/ CLC CSP封裝結構、TPU/ CLC CSP封裝結構、APU/ CLC CSP封裝結構、ASIC/ CLC CSP封裝結構或AI/ CLC CSP的邏輯驅動器的方法與上述形成具有FPGA/HBM CSPs封裝結構的的邏輯驅動器的方法相同或類似。
本發明另一方面提供在一3D多晶片封裝格式的邏輯驅動器，該邏輯驅動器包括複數IC晶片及/或封裝，其中複數IC晶片及/或封裝可包括一FPGA IC晶片、CPU晶片、GPU晶片、DSP晶片、TPU晶片、APU晶片、ASIC晶片、AI晶片、NAND快閃記憶體晶片或封裝、HBM晶片或封裝、HBM SCSP封裝、專用I/O晶片、專用控制晶片、專用控制及I/O晶片、IAC晶片及/或DPIIC晶片，該複數IC晶片及/或封裝可在x-y方向上被封裝、接合、連接或耦接至(i)在FOIT封裝結構中的TISD或FOISD，(ii)在COIP封裝結構中的SISIP或FISIP，(iii)在COIS封裝中之IS的交互連接線結構，(iv)BGA基板的交互連接線結構，或(v)PCB板的交互連接線結構，複數IC晶片及/或封裝可在z方向上被封裝、接合、連接或耦接至其它的每一堆疊CSP封裝，像是FPGA/HBM CSP封裝，其中垂直的交互連接線的耦接或連接線係經由在CSP封裝中最底層IC晶片上的TPVs、及/或在最底層IC晶片上或上方的IC晶片之矽基板中的TSVs連接‧
上述所揭露COIP邏輯驅動器中的結構及設計之全部說明、功能及目的可以應用至COIS結構中的對應之結構與設計。
將經由對說明性實施例、隨附圖式及申請專利範圍之以下詳細描述的評述，使本發明之此等以及其他組件、步驟、特徵、效益及優勢變得明朗。
當以下描述連同隨附圖式一起閱讀時，可更充分地理解本發明之配置，該等隨附圖式之性質應視為說明性而非限制性的。該等圖式未必按比例繪製，而是強調本發明之原理。
靜態隨機存取記憶體(SRAM)單元的說明
(1)第一種類型的揮發性記憶體單元
揭露本發明之實施例的第一種型式之揮發性記憶體單元的電路圖。參照第1A圖，第一類型的揮發性記憶體單元398，其具有一記憶體單元446，亦即是靜態隨機存取記憶體(SRAM)單元，其可以具有由4個資料鎖存電晶體447和448組成的記憶體單元446，即兩對P型MOS電晶體447和N型MOS電晶體448均具有彼此耦接的汲極端、彼此耦接的閘極端以及耦接至電源電壓Vcc和接地參考電壓Vss的源極端。在左邊那對中的P型和N型MOS電晶體447和448的閘極端耦接至右邊那對中的P型和N型MOS電晶體447和448的汲極端，用作為用於記憶體單元446的一第一資料輸出Out1之記憶體單元446的第一輸出點，右邊的那對中的P型和N型MOS電晶體447和448的閘極端耦接至左邊的那對中的P型及N型MOS電晶體447和448的汲極端，用作為用於記憶體單元446的一第二資料輸出Out2之記憶體單元446的第二輸出點。
參照第1A圖，第一類型的揮發性記憶體單元398可以進一步包括兩個開關或轉移(寫入)電晶體449(例如N型或P型MOS電晶體)，其中的第一個電晶體之閘極端連接到字元線451，其通道(channel)之一端子耦接到位元線452，而通道的另一端子耦接到左邊那對中的P型和N型MOS電晶體447和448的汲極端和右邊那對中的P型和N型MOS電晶體447和448的閘極端，第二個電晶體之閘極端耦接至字元線451，而其通道(channel)之一端耦接至一位元條線(bit-bar)453，而通道之另一端耦接至右邊那對中的P型和N型MOS電晶體447和448的汲極端及左邊那對中的P型和N型MOS電晶體447和448的閘極端。位元線452上的邏輯準位(level)與位條線453上的邏輯準位(level)相反。開關(或電晶體)449可以被認為是用於將編程碼或資料寫入4個資料鎖存電晶體447和448的儲存節點(即在4個資料鎖存電晶體447和448的汲極端和閘極端)的一編程電晶體。可以通過字元線451控制開關(或電晶體)449，以經由第一個開關(或電晶體)449之通道開啟從字元線451至左邊那對中的P型和N型MOS電晶體447和448的汲極端和右邊那對中的P型和N型MOS電晶體447和448的閘極端之間的連接，進而將右邊那對中的P型和N型MOS電晶體447和448的閘極端之間的導電線之邏輯準位及左邊那對中的P型和N型MOS電晶體447和448的汲極端之間的導電線之邏輯準位重新加載到位元線452上的邏輯準位。此外，位元條線453可以經由第二個開關(或電晶體)449的通道耦接到右邊那對中的P型和N型MOS電晶體447和448的汲極端以及左邊那對中的P型和N型MOS電晶體447和447的閘極端，進而將左邊那對中的P型和N型MOS電晶體447和448的閘極端之間的導電線之邏輯準位及右邊那對中的P型和N型MOS電晶體447和448的汲極端之間的導電線之邏輯準位重新加載到位元條線453上的邏輯準位。因此，位元線452上的邏輯準位(level)可以在右邊那對中的P型和N型MOS電晶體447和448的閘極端之間的導電線中及在左邊那對中的P型和N型MOS電晶體447和448的汲極端之間的導電線中被記錄或鎖存，位元條線453上的邏輯準位(level)可以在左邊那對中的P型和N型MOS電晶體447和448的閘極端之間的導電線中及在右邊那對中的P型和N型MOS電晶體447和448的汲極端之間的導電線中被記錄或鎖存。
(2)第二類 揮發性記憶體單元
第1B圖揭露本發明之實施例的第二類型揮發性記憶體單元的電路圖。參照第1B圖，第二種類型的揮發性記憶體單元398，其具有記憶體單元446，亦即是靜態隨機存取記憶體(SRAM)單元，可以具有如第1A圖所示的記憶體單元446。第二類型的揮發性記憶體單元398可以進一步具有開關或轉移(寫入)電晶體449(例如N型或P型MOS電晶體)，其閘極端耦接至字元線451和通道(channel)，該通道的一端子耦接至位元線452，且該通道另一端子耦接至左邊那對中的P型和N型MOS電晶體447和448的汲極端以及右邊那對中的P型和N型MOS電晶體447和448的閘極端。該開關(或電晶體)449可被認為是用於將編程碼或資料寫入4個資料鎖存電晶體447和448的儲存節點中(即在4個資料鎖存電晶體447和448的汲極和閘極端)的一編程電晶體。可以通過字元線451控制開關(或電晶體)449，以經由第一個開關(或電晶體)449之通道開啟從字元線451至左邊那對中的P型和N型MOS電晶體447和448的汲極端和右邊那對中的P型和N型MOS電晶體447和448的閘極端之間的連接，進而將右邊那對中的P型和N型MOS電晶體447和448的閘極端之間的導電線之邏輯準位及左邊那對中的P型和N型MOS電晶體447和448的汲極端之間的導電線之邏輯準位重新加載到位元線452上的邏輯準位。因此，位元線452上的邏輯準位(level)可以在右邊那對中的P型和N型MOS電晶體447和448的閘極端之間的導電線中及在左邊那對中的P型和N型MOS電晶體447和448的汲極端之間的導電線中被記錄或鎖存，與位元線452上的邏輯準位(level)相反的邏輯準位(level)可以在左邊那對中的P型和N型MOS電晶體447和448的閘極端之間的導電線中及在右邊那對中的P型和N型MOS電晶體447和448的汲極端之間的導電線中被記錄或鎖存。
通過/不通過開關的說明內容
(1)第一類型的通過/不通過開關
第2A圖係為根據本申請案之實施例所繪示之第一型通過/不通過開關之電路圖。請參見第2A圖，第一型通過/不通過開關258包括N型金屬氧化物半導體(metal-oxide-semiconductor, MOS)電晶體222及P型MOS電晶體223，該N型MOS電晶體222與P型MOS電晶體223相互並聯耦接，該第一型通過/不通過開關258的每一該N型MOS電晶體222與P型MOS電晶體223可配置形成一通道，該通道的一端位在(耦接至)該通過/不通過開關258的節點N21上，而該通道相對的另一端位在(耦接至)該通過/不通過開關258的節點N22，因此節點N21與節點N22之間的連接可由該第一型通過/不通過開關258設定”導通”或”不導通”。第一型通過/不通過開關258包括一反相器533，其位在其輸入點上的資料輸入耦接於N型MOS電晶體222之閘極及節點SC-3，作為其輸出點以資料輸出耦接於P型MOS電晶體223之閘極，反相器533適於將其輸入反向而形成其輸出。
(2)第二種類型的通過/不通過開關
第2B圖係為根據本申請案之實施例所繪示之第二型通過/不通過開關之電路圖。請參見第2B圖，第二型通過/不通過開關258可以是多級三態緩衝器292或是開關緩衝器，在每一級中，均具有一對的P型MOS電晶體293及N型MOS電晶體294，兩者的汲極係相互地耦接在一起，而兩者的源極係分別地連接至電源端Vcc及接地端Vss。在本實施例中，多級三態緩衝器292係為二級三態緩衝器292，亦即為二級反向器，分別為第一級及第二級，分別具有一對的P型MOS電晶體293及N型MOS電晶體294。在該對之第一級之該對P型MOS電晶體293及N型MOS電晶體294的閘極端位在該通過/不通過開關258的節點N21上。第一級之該對P型MOS電晶體293及N型MOS電晶體294的汲極耦接至第二級(也就是輸出級)之該對P型MOS電晶體293及N型MOS電晶體294的閘極，第二級之該對P型MOS電晶體293及N型MOS電晶體294的汲極端耦接至其它該通過/不通過開關258的節點N22。
請參見第2B圖，第二類型該通過/不通過開關258還包括一開關機制，此開關機制可使多級三態緩衝器292用以作為致能(enable)多級三態緩衝器292或禁能(disable)多級三態緩衝器292，其中該開關機制包括：(1)控制P型MOS電晶體295的源極端係耦接至電源端(Vcc)，而其汲極係耦接至第一級及第二級之P型MOS電晶體293的源極端；(2)控制N型MOS電晶體296的源極端係耦接至接地參考電壓(Vss)，而其汲極端係耦接至第一級及第二級之N型MOS電晶體294的源極端；以及(3)反相器297用以將耦接控制N型MOS電晶體296之閘極端之該通過/不通過開關258的一資料輸入SC-4(位在反相器297的輸入點上)反相，以作為耦接至控制P型MOS電晶體295之閘極端的反相器297資料輸出(位在反相器297之輸出點)。
例如，如第2B圖所示， 當通過/不通過開關258具有邏輯準位“ 1”的資料輸入SC-4以開啟通過/不通過開關258時，通過/不通過開關258可以放大其資料輸入，並且將其資料輸入從節點N21的輸入點傳輸到節點N22的輸出點作為資料輸出。 當通過/不通過開關258具有處於邏輯準位“ 0”的資料輸入SC-4以關閉通過/不通過開關258時，通過/不通過開關258可能既不傳遞來自其本身的資料，也不能將資料通過其開關258，且也不將資料從其節點N22傳輸到其節點N21。
(3)第三類型通過/不通過開關
第2C圖係為根據本申請案之實施例所繪示之第五型通過/不通過開關之電路圖。針對繪示於第2B圖及第2C圖中的相同標號所指示的元件，繪示於第2C圖中的該元件可以參考該元件於第2B圖中的說明。請參見第2C圖，第五型通過/不通過開關258可以包括一對的如第2B圖所繪示之多級三態緩衝器292或是開關緩衝器。位在左側之多級三態緩衝器292中第一級的P型及N型MOS電晶體293及294之閘極端(位在通過/不通過開關258的節點N21上)係耦接至位在右側之多級三態緩衝器292中第二級(即是輸出級)的P型及N型MOS電晶體293及294之汲極端。位在右側之多級三態緩衝器292中第一級的P型及N型MOS電晶體293及294之閘極端(位在通過/不通過開關258的節點N22上)係耦接至位在左側之多級三態緩衝器292中第二級(即是輸出級)的P型及N型MOS電晶體293及294之汲極端。針對位在左側之多級三態緩衝器292，其反相器297用以將耦接在其控制N型MOS電晶體296之閘極端的該通過/不通過開關258的一資料輸入SC-5(位在反相器297的輸入點上)反相，以作為耦接至控制P型MOS電晶體295之閘極端的反相器297資料輸出(位在反相器297之輸出點)。針對位在右側之多級三態緩衝器292，其反相器297用以將耦接在其控制N型MOS電晶體296之閘極端的該通過/不通過開關258的一資料輸入SC-6(位在反相器297的輸入點上)反相，以作為耦接至控制P型MOS電晶體295之閘極端的反相器297資料輸出(位在反相器297之輸出點)。
舉例而言，請參見第2C圖，當該通過/不通過開關258的一資料輸入SC-5的邏輯準位(值)為“1”時，會開啟位在左側之多級三態緩衝器292，且該通過/不通過開關258的一資料輸入SC-6的邏輯準位(值)為“0”時，會關閉位在右側之多級三態緩衝器292，第三類型通過/不通過開關258可放大其資料輸入並通過其資料從位在節點N21處的輸入點傳輸至位在節點N22處的輸出點，當該通過/不通過開關258的一資料輸入SC-5的邏輯準位(值)為“0”時，會關閉位在左側之多級三態緩衝器292，且該通過/不通過開關258的一資料輸入SC-6的邏輯準位(值)為“1”時，會開啟位在右側之多級三態緩衝器292，該第三類型通過/不通過開關258可放大其資料輸入並通過其資料從位在節點N22處的輸入點傳輸至位在節點N21處的輸出點，以作為資料輸出，當該通過/不通過開關258的一資料輸入SC-5的邏輯準位(值)為“0”時，會關閉位在左側之多級三態緩衝器292，第三類型的通過/不通過開關258既不能將資料從其節點N21傳輸到其節點N22，也不能將資料從其節點N22傳輸到其節點N21，當該通過/不通過開關258的一資料輸入SC-5的邏輯準位(值)為“1”時，會開啟位在左側之多級三態緩衝器292，且該通過/不通過開關258的一資料輸入SC-6的邏輯準位(值)為“1”時，會開啟位在右側之多級三態緩衝器292，第三類型的通過/不通過開關258可以放大其資料輸入並將其資料輸入從其節點N21處的輸入點傳輸至其節點N22處的輸出點作為其資料輸出，或者放大其資料輸入並使其通過 從其節點N22處的輸入點到其節點N21處的輸出點的資料輸入作為其資料輸出。
由通過/不通過開關構成的交叉點開關之說明
(1)第一種交叉點開關
第3A圖係為根據本申請案之實施例所繪示之由四個通過/不通過開關所組成之第一型交叉點開關之電路圖。請參見第3A圖，四個通過/不通過開關258可組成第一型交叉點開關379，其中每一通過/不通過開關258可以是如第2A圖至第2C圖所繪示之第一型至第三型通過/不通過開關258之任一型。第一型交叉點開關379可以包括四個接點N23至N26，四個接點N23至N26之每一個可以透過六個通過/不通過開關258之其中兩個耦接四個接點N23至N26之另一個。第一型交叉點開關379之中心節點適於透過其四個通過/不通過開關258分別耦接至其四個接點N23至N26，每一型通過/不通過開關258之節點N21及N22之其中一個係耦接至四個接點N23至N26之其中一個，其節點N21及N22之另一個係耦接至第一型交叉點開關379之中心節點。舉例而言，第一型交叉點開關379可開啟使資料經由其左側及上側的通過/不通過開關258從其節點N23傳輸至其節點N24、透過其上側及下側的通過/不通過開關258耦接至接點N25、以及/或者透過其上側及右側的通過/不通過開關258耦接至接點N26。
(2)第二類交叉點開關
第3B圖係為根據本申請案之實施例所繪示之由六個通過/不通過開關所組成之第二型交叉點開關之電路圖。請參見第3B圖，六個通過/不通過開關258可組成第一型交叉點開關379，其中每一通過/不通過開關258可以是如第2A圖至第2C圖所繪示之第一型至第三型通過/不通過開關之任一型。第二型交叉點開關379可以包括四個接點N23至N26，四個接點N23至N26之每一個可以透過六個通過/不通過開關258之其中一個耦接四個接點N23至N26之另一個。每一通過/不通過開關258之節點N21及節點N22之其中一個係耦接至四個接點N23至N26之其中一個，其節點N21及N22之另一個係耦接至四個接點N23至N26之另一個。舉例而言，第二型交叉點開關379可開啟使資料經由其該些六個通過/不通過開關258其中第一個從其節點N23傳輸至其節點N24，第一個之該些六個通過/不通過開關258係位在接點N23及接點N24之間，以及/或者第二型交叉點開關379之接點N23適於透過其該些六個通過/不通過開關258其中第二個耦接至接點N25，第二個之該些六個通過/不通過開關258係位在接點N23及接點N25之間，以及/或者第二型交叉點開關379之接點N23適於透過其該些六個通過/不通過開關258其中第三個耦接至接點N26，第三個之該些六個通過/不通過開關258係位在接點N23及接點N26之間。
多工器(multiplexers(MUXER))說明
第4圖揭露本發明之實施例的多工器(multiplexers)的電路圖。 參照第4圖所示，多工器(multiplexers(MUXER)) 211可具有針對第一輸入資料組(例如，A0和A1)平行排列設置的第一組的兩個輸入點，以及針對第二輸入資料組(例如，D0, D1, D2和D3)平行排列設置的第二組的四個輸入點。多工器(multiplexers, (MUXER))211可以依據位在第一組輸入點的其第一輸入資料組(即A0及A1)，從位在第二組輸入點之其第二輸入資料組中選擇一資料輸入(例如D0，D1，D2或D3)，作為其輸出點處的資料輸出Dout。
參照第4圖所示，多工器(multiplexers)211可以包括多級開關緩衝器(例如，兩級開關緩衝器217和218)，它們彼此耦接或逐級耦接。為了更詳細地說明，多工器(multiplexers)211可在第一級(即，輸入級)中以兩對的形式包括四個成對平行排列的開關緩衝器217，每個開關緩衝器217具有與輸入多工器211的第一輸入資料組中的資料A1相關聯之第一資料的一第一輸入點，及與輸入多工器211的第二輸入資料組的資料(D0, D1, D2或D3)相關聯之一第二資料的一第二輸入點。在第一級中的四個開關緩衝器217中的每一個可以根據在其第一輸入點處的第一資料輸入來接通或斷開，其第二資料輸入從其第二輸入點處至其輸出點。多工器(multiplexers)211可包括一反相器207，其具有用於多工器211之第一輸入資料組的資料A1之一輸入點，其中反相器207用以將多工器211的該第一輸入資料組的資料A1予以反相，以作為位在反相器207的一輸出點的資料輸出。在第一級中的每對中的兩個開關緩衝器217中的一個，其可以根據在其第一輸入點處耦接反相器207的輸入點和輸出點之一輸入的第一資料，來開啟從其第二輸入點至其輸出點通過該第二資料輸入，作為在第一級中該對開關緩衝器217的一資料輸出；可以根據位在第一輸入點處耦接至反相器207的輸入點和輸出點中的另一個的輸入的第一資料，來關閉第一級中每一對中的另一個開關緩衝器217，而不讓第二個資料從其第二輸入點傳輸到其輸出點通過。在第一級中的該每對中的兩個開關緩衝器217的輸出點可以彼此耦接。例如，在第一級中位在高處的一對兩個開關緩衝器217中的較高(頂部)之一個開關緩衝器的第一輸入點耦接至反相器207的輸出點，及耦接至與輸入多工器211的第二輸入資料組之資料D0相關聯之其第二資料的其第二輸入點；在第一級中位在高處的一對兩個開關緩衝器217中的較低(底部)之一個開關緩衝器的第一輸入點耦接至反相器207的輸出點，並耦接至輸入至與多工器211的第二輸入資料組之資料D1相關聯的第二資料之第二輸入點，可以根據位在其第一輸入點處所輸入的第一資料來開啟接通第一級中的位在最高處之該對的兩個開關緩衝器217中的較高一個，以使其所輸入第二資料從其第二輸入點通過至其輸出點，該輸出點係作為在該第一級中位在高處之該對開關緩衝器217的資料輸出；可以根據位在其第一輸入點處所輸入的第一資料來關閉第一級中的位在最高處之該對的兩個開關緩衝器217中的較低一個，以使其所輸入第二資料無法從其第二輸入點通過至其輸出點。因此，可依據位在其二個第一輸入點處(其分別耦接至反相器207之輸入點及輸出點)來開關在第一級中該二對開關緩衝器217中的每一個，以從其二個第二輸入點中的一個輸入其第二資料中之一個至其輸出點，其中該輸出點耦接至在第二級(亦即是輸出級)中開關緩衝器218中的一個之一第二輸入點，作為在該第一級中二對之開關緩衝器217的每一個之資料輸出。
參照第4圖所示，多工器(multiplexers)211可以包括在第二級(亦即是輸出級)一對二平行二開關緩衝器218，每一個開關緩衝器218具有與輸入多工器211的第一輸入資料組之資料A0相關聯的一第一資料之第一輸入點，及與輸入在第一級中二對開關緩衝器217之一的資料輸出的一第二資料之一第二輸入點，在第二級(即輸出級)中該對二開關緩衝器218中的每一個可以根據在其第一輸入點處的第一資料輸入來接通或斷開，其第二資料輸入從其第二輸入點處至其輸出點。多工器(multiplexers)211可包括一反相器208，其具有用於多工器211之第一輸入資料組的資料A0之一輸入點，其中反相器208用以將多工器211的該第一輸入資料組的資料A0予以反相，以作為位在反相器208的其輸出點的資料輸出。在第二級(即輸出級)中的該對中的兩個開關緩衝器218中的一個，其可以根據在其第一輸入點處耦接反相器208的輸入點和輸出點之一輸入的第一資料，來開啟從其第二輸入點至其輸出點通過該第二資料輸入，作為在第二級中該對開關緩衝器218的一資料輸出；可以根據位在第一輸入點處耦接至反相器208的輸入點和輸出點中的另一個的輸入的第一資料，來關閉第二級(即輸出級)中該對中的另一個開關緩衝器218，而不讓第二個資料從其第二輸入點傳輸到其輸出點通過。在第二級(即輸出級)中的該該對中的兩個開關緩衝器218的輸出點可以彼此耦接。例如，在第二級(即輸出級)中位在高處的該對兩個開關緩衝器218中的較高(頂部)之一個開關緩衝器的第一輸入點耦接至反相器208的輸出點，及耦接至與輸入在第一級中二對開關緩衝器217中位在頂部那一個之資料輸出端的其第二資料相關聯的其第二輸入點；在第二級(即輸出級)中該對兩個開關緩衝器218中的較低(底部)之一個開關緩衝器的第一輸入點耦接至反相器208的輸出點，並耦接至在第一級中二對開關緩衝器218中底部的那一個之資料輸出相關聯的其第二資料之其第二輸入點。可根據位在其第一輸入點處所輸入的第一資料來開啟接通第二級(即輸出級)中該對的兩個開關緩衝器218中的較高一個，以使其所輸入第二資料從其第二輸入點通過至其輸出點，該輸出點係作為在該第二級中該對開關緩衝器218的資料輸出；可以根據位在其第一輸入點處所輸入的第一資料來關閉接通第二級(即輸出級)中之該對的兩個開關緩衝器218中的較低一個，以使其所輸入第二資料無法從其第二輸入點通過至其輸出點。因此，可依據位在其二個第一輸入點處(其分別耦接至反相器207之輸入點及輸出點)來開關在第二級(即輸出級)中該對開關緩衝器218，以從其二個第二輸入點中的一個輸入其第二資料中之一個至其輸出點，該輸出點作為在第二級(即輸出級)中該對開關緩衝器218之資料輸出。
參照第4圖，第2B圖所示的第二類型的通過/不通過開關或開關緩衝器292可供耦接至該多工器211之該對開關緩衝器218的輸出點。通過/不通過開關或開關緩衝器292可以在其節點N21處的輸入點在最後一級(例如，在這種情況下在第二級或輸出級)中耦接至一對開關緩衝器218的輸出點。對於由與第2B圖至第4圖所示相同的元件標號表示的元件，第4圖中所示的元件標號的說明/規格可以參考第2B圖中所示的元件標號的說明/規格。因此，如第4圖所示之多工器(MUXER)211可以在其第二組四個輸入點處從其第二輸入資料組(例如，D0, D1, D2和D3)中選擇一資料輸入，在其輸出點處作為其資料輸出Dout，其中選擇係依據在其第一組二輸入點處之其第一輸資料組(例如是A0及A1)進行選擇。該第二類型通過/不通過開關292可放大與該多工器211之該對開關緩衝器218的資料輸出Dout相關聯的其資料輸入，以作為位在其節點N22(輸出點)的其資料輸出。
大型I/O電路說明
第5A圖揭露本發明之實施例的大型I/O電路的電路圖。 參照第5A圖，半導體晶片可以包括多個I/O連接墊272，每個I/O連接墊272耦接至其大型ESD保護電路或裝置273、其大型驅動器274和其大型接收器275。大型驅動器274、大型接收器275和大型ESD保護電路或裝置273可以組成一個大型I/O電路341。大型ESD保護電路或裝置273可以包括一個二極管282，該二極管282的陰極耦接至電源電壓Vcc，陽極耦接至節點281，且二極管283具有陰極和耦接至節點281及一陽極耦接至接地參考電壓Vss，節點281耦接至I/O連接墊272之一。
參照第5A圖，大型驅動器274可以具有用於啟用大型驅動器274的第一資料輸入L_Enable的第一輸入點和用於第二資料輸入L_Data_out的第二輸入點，並且可以被配置以放大或驅動第二資料輸入L_Data_out作為其在節點281的輸出點處的資料輸出，以通過該I/O連接墊272傳輸到半導體晶片外部的電路。大型驅動器274可以包括P- N型MOS電晶體285和N型MOS電晶體286各自具有在節點281處彼此耦接作為其輸出點的汲極端，以及分別耦接至電源電壓Vcc和接地基準電壓Vss的源極端。大型驅動器274可以具有：“與非”閘287，其具有在與P型MOS電晶體285的閘極端耦接的“與非”閘287的輸出點處輸出的資料；以及“或非”閘288，其具有在P型MOS電晶體285的輸出端處輸出的資料。或非閘288耦接至N型MOS電晶體286的閘極端。與非閘287可在其第一輸入點具有與在反相器289的輸出點處與其反相器289的資料輸出相關聯的第一資料輸入。大型驅動器274的輸出和與大型驅動器274的第二資料輸入L_Data_out相關聯的第二資料輸入處的第二資料輸入，以對其第一和第二資料輸入執行與非運算，作為其資料輸出耦接至輸出它的P型MOS電晶體285的閘極端。或非閘288可以在與大型驅動器274的第二資料輸入L_Data_out相關聯的其第一輸入點處具有第一資料輸入，並且在與第一資料輸入S_Enable相關聯的第二輸入點處具有第二資料輸入。小型驅動器374的第一資料輸入S_Enable以對其第一和第二資料輸入執行NOR運算，作為其在與N型MOS電晶體386的閘極端耦接的輸出點處的資料輸出。反相器389可以用以在與小型驅動器374的第一資料輸入S_Enable相關聯的其輸入點處將其資料輸入反相，作為在其與NAND閘387的第一輸入點耦接的輸出點處的資料輸出。
參照第5A圖，當大型驅動器274具有邏輯準位(level)“ 1”的第一資料輸入L_Enable時，與非閘287的資料輸出始終處於邏輯準位(level)“ 1” 以關閉P型MOS電晶體285，並且或非閘288的資料輸出總是處於邏輯準位(level)“ 0”，以關閉N型MOS電晶體286。由此，大型驅動器274可以通過以下方式禁用： 它的第一資料輸入L_Enable和大型驅動器274可能不會將第二資料輸入L_Data_out從其第二輸入點傳輸到節點281的輸出點。
參照第5A圖，當大型驅動器274具有處於邏輯準位(level)“ 0”的第一資料輸入L_Enable時，可以啟用大型驅動器274，同時，如果大型驅動器274具有處於邏輯準位(level)“ 0”的第二資料輸入L_Data_out，則NAND閘287及NOR閘288的資料輸出處於邏輯準位(level)“ 1”，以關閉P型MOS電晶體285和N型MOS電晶體286，進而大型驅動器274在節點281處的資料輸出處於邏輯準位(level)“ 0”，以傳輸給該I/O連接墊272中的一個。如果大型驅動器274具有第二資料輸入L_Data_out為邏輯準位(level)“ 1”，則NAND閘287及NOR閘288的資料輸出的邏輯準位(level)“ 0”，以開通P型MOS電晶體285和關閉N型MOS電晶體286，進而使大型驅動器274在節點281的資料輸出處於邏輯準位(level)“ 1”，以傳輸給該I/O連接墊272中的一個。因此，大型驅動器274可以通過其第一資料輸入L_Enable而啟用，以將位在其第二輸入點的其第二資料輸入L_Data_out放大或驅動，作為位在節點281且位在其輸出點的資料輸出，以通過I/O連接墊272中的一個傳輸到半導體晶片外部的電路。
參照第5A圖，大型接收器275在其第一輸入點處具有第一資料輸入L_Inhibit，並且在其第二輸入點處具有第二資料輸入，該第二資料輸入耦接至該I/O連接墊272之其中之一，以經由大型接收器275將其放大或驅動作為其資料輸出L_Data_in。大型接收器275可經由從其資料輸出L_Data_in(其與其第二資料輸入相關聯)產生的其第一資料輸入L_Inhibit所禁止/抑制。大型接收器275可以包括NAND閘290和反相器291，該反相器291具有在反相器291的輸入點處與NAND閘290的一資料輸出相關聯的資料輸入。該NAND閘290具有用於其第一資料輸入的第一輸入點(與大型接收器275的第二資料輸入相關聯)以及具有用於其第二資料輸的一第二輸入點(與該大型接收器275的第一資料輸入L_Inhibit相關聯)，以在其第一資料輸入及第二資料輸作執行一NAND操作，作為位在其輸出點處(其耦接至其反相器291的輸入點)的資料輸出，該反相器291可以用以將與NAND閘290的資料輸出相關聯的其資料輸入反相以作為在其輸出點處的資料輸出，並作為大型接收器275在大型接收器275的輸出點處之其資料輸出L_Data_in。
參照第5A圖，當大型接收器275的第一資料輸入L_Inhibit的邏輯準位(level)為“ 0”時，NAND290的資料輸出的邏輯準位(level)總是為“ 1”，且大型接收器275的資料輸出L_Data_in之邏輯準位(level)總是為“ 0”。進而，禁止大型接收器275從與在節點281處之其第二資料輸入相關聯所產生其資料輸出L_Data_in‧
參照第5A圖，當大型接收器275具有邏輯準位(level)“1”的第一資料輸入L_Inhibit時，大型接收器275可以被激活。同時，如果大型接收器275通過其中之一該I/O連接墊272從半導體晶片外部電路以邏輯準位(level)“1”輸入第二資料，則NAND閘290的資料輸出位在邏輯準位(level)“ 0”。進而大型接收器275之其資料輸出L_Data_in位在邏輯準位(level)“1”。如果大型接收器275通過其中之一該I/O連接墊272從半導體晶片之外部電路以邏輯準位(level)“0”輸入第二資料，則NAND閘290的資料輸出位在邏輯準位(level)“1”。因此，大型接收器275可經由其第一資料輸入L_Inhibit信號激活，以通過其中之一該I/O連接墊272放大或驅動從半導體晶片外部的電路輸入的第二資料，以作為其資料輸出L_Data_in。
參照第5A圖，大型I/O電路274可經由一大型驅動器274提供其輸出電容或驅動能力(或負載)，例如是在2 pF與100 pF之間、2 pF與50pF之間、2 pF與30 pF之間、介於2 pF和20 pF之間、2 pF和15 pF之間、2 pF和10 pF之間、或2 pF和5 pF之間、或大於2 pF、3 pF、5 pF、10 pF、15 pF或20 pF。另外，該大型I/O電路274具有經由其大型接收器275及/或大型ESD保護電路273提供之輸入電容，例如係介於2 pF與100 pF之間、2 pF與50pF之間、2 pF與30 pF之間、介於2 pF和20 pF之間、2 pF和15 pF之間、2 pF和10 pF之間或2 pF和5 pF之間、或大於2 pF、3 pF、5 pF、10 pF、15 pF或20 pF。該大型ESD保護電路或裝置273的尺寸可以介於0.5pF至20pF之間、介於5 pF至15pF之間、0.5pF至10pF之間、0.5pF至5pF之間或在0.5pF至2pF之間、或者大於0.5pF、1 pF、2 pF、3 pF、5 pF或10pF。
小型I/O電路說明
第5B圖揭露本發明之實施例的小型I/O電路的電路圖。 參照第5B圖，半導體晶片可以包括多個I/O連接墊372，每個I/O連接墊372耦接至其小型ESD保護電路或裝置373、其小型驅動器374和其小型接收器375。小型驅動器374、小型接收器375和小型ESD保護電路或裝置373可以組成一個小型I/O電路203。小型ESD保護電路或裝置373可以包括一個二極管382，該二極管382的陰極耦接至電源電壓Vcc，陽極耦接至節點381，且二極管383具有陰極和耦接至節點381及一陽極耦接至接地參考電壓Vss，節點381耦接至I/O連接墊372之一。
參照第5B圖，小型驅動器374可以具有用於啟用小型驅動器374的第一資料輸入S_Enable的第一輸入點和用於第二資料輸入S_Data_out的第二輸入點，並且可以被配置以放大或驅動第二資料輸入S_Data_out作為其在節點381的輸出點處的資料輸出，以通過該I/O連接墊372傳輸到半導體晶片外部的電路。小型驅動器374可以包括P- N型MOS電晶體385和N型MOS電晶體386各自具有在節點381處彼此耦接作為其輸出點的汲極端，以及分別耦接至電源電壓Vcc和接地基準電壓Vss的源極端。小型驅動器374可以具有：“與非”閘387，其具有在與P型MOS電晶體385的閘極端耦接的“與非”閘387的輸出點處輸出的資料；以及“或非”閘388，其具有在P型MOS電晶體385的輸出端處輸出的資料。或非閘388耦接至N型MOS電晶體386的閘極端。與非閘387可在其第一輸入點具有與在反相器389的輸出點處與其反相器389的資料輸出相關聯的第一資料輸入。小型驅動器374的輸出和與小型驅動器374的第二資料輸入S_Data_out相關聯的第二資料輸入處的第二資料輸入，以對其第一和第二資料輸入執行與非運算，作為其資料輸出耦接至輸出它的P型MOS電晶體385的閘極端。或非閘388可以在與小型驅動器374的第二資料輸入S_Data_out相關聯的其第一輸入點處具有第一資料輸入，並且在與噪聲相關聯的第二輸入點處具有第二資料輸入。冷杉小型驅動器374的st資料輸入S_Enable以對其第一和第二資料輸入執行NOR運算，作為其在與N型MOS電晶體386的閘極端耦接的輸出點處的資料輸出。反相器389可以用以在與小型驅動器374的第一資料輸入S_Enable相關聯的其輸入點處將其資料輸入反相，作為在其與NAND閘387的第一輸入點耦接的輸出點處的資料輸出。
參照第5B圖，當小型驅動器374具有邏輯準位(level)“ 1”的第一資料輸入S_Enable時，與非閘387的資料輸出始終處於邏輯準位(level)“ 1” 以關閉P型MOS電晶體385，並且或非閘388的資料輸出總是處於邏輯準位(level)“ 0”，以關閉N型MOS電晶體386。由此，小型驅動器374可以通過以下方式禁用： 它的第一資料輸入S_Enable和小型驅動器374可能不會將第二資料輸入S_Data_out從其第二輸入點傳輸到節點381的輸出點。
參照第5B圖，當小型驅動器374具有處於邏輯準位(level)“ 0”的第一資料輸入S_Enable時，可以啟用小型驅動器374，同時，如果小型驅動器374具有處於邏輯準位(level)“ 0”的第二資料輸入S_Data_out，則NAND閘387及NOR閘388的資料輸出處於邏輯準位(level)“ 1”，以關閉P型MOS電晶體385和N型MOS電晶體386，進而小型驅動器374在節點381處的資料輸出處於邏輯準位(level)“ 0”，以傳輸給該I/O連接墊372中的一個。如果小型驅動器374具有第二資料輸入S_Data_out為邏輯準位(level)“ 1”，則NAND閘387及NOR閘388的資料輸出的邏輯準位(level)“ 0”，以開通P型MOS電晶體385和關閉N型MOS電晶體386，進而使小型驅動器374在節點381的資料輸出處於邏輯準位(level)“ 1”，以傳輸給該I/O連接墊372中的一個。因此，小型驅動器374可以通過其第一資料輸入S_Enable而啟用，以將位在其第二輸入點的其第二資料輸入S_Data_out放大或驅動，作為位在節點381且位在其輸出點的資料輸出，以通過I/O連接墊372中的一個傳輸到半導體晶片外部的電路。
參照第5B圖，小型接收器375在其第一輸入點處具有第一資料輸入S_Inhibit，並且在其第二輸入點處具有第二資料輸入，該第二資料輸入耦接至該I/O連接墊372之其中之一，以經由小型接收器375將其放大或驅動作為其資料輸出L_Data_in。小型接收器375可經由從其資料輸出L_Data_in(其與其第二資料輸入相關聯)產生的其第一資料輸入S_Inhibit所禁止/抑制。小型接收器375可以包括NAND器390和反相器391，該反相器391具有在反相器391的輸入點處與NAND器390的一資料輸出相關聯的資料輸入。該NAND器390具有用於其第一資料輸入的第一輸入點(與小型接收器375的第二資料輸入相關聯)以及具有用於其第二資料輸的一第二輸入點(與該小型接收器375的第一資料輸入S_Inhibit相關聯)，以在其第一資料輸入及第二資料輸作執行一NAND操作，作為位在其輸出點處(其耦接至其反相器391的輸入點)的資料輸出，該反相器391可以用以將與NAND器390的資料輸出相關聯的其資料輸入反相以作為在其輸出點處的資料輸出，並作為小型接收器375在小型接收器375的輸出點處之其資料輸出L_Data_in。
參照第5B圖，當小型接收器375的第一資料輸入S_Inhibit的邏輯準位(level)為“ 0”時，NAND290的資料輸出的邏輯準位(level)總是為“ 1”，且小型接收器375的資料輸出L_Data_in之邏輯準位(level)總是為“ 0”。進而，禁止小型接收器375從與在節點381處之其第二資料輸入相關聯所產生其資料輸出L_Data_in‧
參照第5B圖，當小型接收器375具有邏輯準位(level)“1”的第一資料輸入S_Inhibit時，小型接收器375可以被激活。同時，如果小型接收器375通過其中之一該I/O連接墊372從半導體晶片外部電路以邏輯準位(level)“1”輸入第二資料，則NAND器390的資料輸出位在邏輯準位(level)“ 0”。進而小型接收器375之其資料輸出L_Data_in位在邏輯準位(level)“1”。如果小型接收器375通過其中之一該I/O連接墊372從半導體晶片之外部電路以邏輯準位(level)“0”輸入第二資料，則NAND器390的資料輸出位在邏輯準位(level)“1”。因此，小型接收器375可經由其第一資料輸入S_Inhibit信號激活，以通過其中之一該I/O連接墊372放大或驅動從半導體晶片外部的電路輸入的第二資料，以作為其資料輸出L_Data_in。
參照第5B圖，該小型I/O電路203可經由一小型驅動器374提供其輸出電容或驅動能力(或負載)，例如是在0.05 pF與2 pF之間或0.1pF與1pF之間、或小於2 pF或1 pF。另外，該小型I/O電路374具有經由其小型接收器375及/或小型ESD保護電路373提供之輸入電容，例如係介於0.05 pF與2 pF之間或介於0.1 pF與1pF之間、或小於2 pF或1 pF。
可編程邏輯區塊的說明/規範
第6A圖揭露本發明之實施例的可編程邏輯單元的方塊圖的示意圖。參照第6A圖，可編程邏輯區塊(LB)(或元件)可以包括一個(或多個)可編程邏輯單元(LC)2014，每個可編程邏輯單元(LC)2014用以在其輸入點處對其輸入資料組執行邏輯運算。每個可編程邏輯單元(LC)2014可以包括多個記憶體單元 (即配置編程記憶體(CPM)單元)，每個記憶體單元2014用以保存或儲存查找表(LUT)210的結果值(或資料)之其中之一和具有如第4圖中所示用於一第一輸入資料組之平行排列第一組的兩個輸入點(例如是A0和A1)及具有如第4圖中所示用於一第二輸入資料組之平行排列第二組的四個輸入點(例如是D0、D1、D2和D3) 的多工器(MUXER)211，其中每一個記憶體單元2014與該查找表(LUT)210中之儲存值或結果值(或資料)之其中之一相關聯，該多工器(MUXER)211可配置用從其第二輸入資料組中選擇一資料輸入(亦即是如第4圖中之D0, D1, D2或D3)，此選擇係依據與每一該可編程邏輯單元(LC)2014的輸入資料組相關聯的第一輸入資料組進行選擇，所選擇之該資料輸入作為位在每一該可編程邏輯單元(LC)2014的一輸出點處的一資料輸出Dout。
參照第6A圖，每個記憶體單元490(即配置編程記憶體(CPM)單元)可以參考如第1A圖或第1B圖所示的記憶體單元446。多工器(multiplexers, (MUXER))211可以具有其第二輸入資料組(例如，如第4圖所示的D0、D1、D2和D3)，其每一個輸入資料與其中之一記憶體單元490(亦即是如第1A圖或第1B圖中的記憶體單元446的第一資料輸出Out1及第二資料輸出Out2)的資料輸出(亦即是配置編程記憶體(CPM)資料)相關聯，其中該資料輸出係經由不可編程之交互連接線364(其係為無法被編程的交互連接線)傳輸。或者，每一可編程邏輯單元(LC)2014更可包括如第2B圖及第4圖中第二類型通過/不通過開關或開關緩衝器292，其具有輸入點耦接至其多工器(MUXER) 211的輸出點，以放大其多工器211的資料輸出Dout，作為每一可編程邏輯單元(LC)2014之一資料輸出(位在每一該可編程邏輯單元(LC)2014的一輸出點上)，其中第二類型通過/不通過開關或開關緩衝器292可具有與另一個記憶體單元490(亦即是如第1A圖或第1B圖中的記憶體單元446的第一資料輸出Out1及第二資料輸出Out2)的資料輸出(亦即是配置編程記憶體(CPM)資料)相關聯的資料輸入SC-4。
參照第6A圖，每個可編程邏輯單元(LC)2014可以具有記憶體單元490(即配置編程記憶體(CPM)單元)，其配置為可被編程為儲存或保存查找表(LUT)210的結果值或編程碼以執行邏輯運算，例如是AND運算、NAND運算、OR運算、NOR運算、EXOR運算或其他布爾(Boolean)運算，或組合兩個(或多個)以上運算操作的運算操作。對於這種情況，每一該可編程邏輯單元(LC)2014可以在其輸入點處對其輸入資料組(例如，A0和A1)執行邏輯操作運算，作為在其輸出點處的資料輸出Dout。
更詳細解說，該每個可編程邏輯單元(LC)2014可以包括數量為2n的記憶體單元490(即配置編程記憶體(CPM)單元)，每個記憶體單元用以保存或儲存查找表(LUT)210的其中之一結果值、及具有平行排列設置之第一輸入資料組(例如A0-A1)的多工器(multiplexers, (MUXER))211，及數量為2n個且平行排列的第二組輸入點的第二輸入資料組(例如D0-D3)，每個輸入點與查找表(LUT) 210中的結果值或編程碼之一相關聯，其中對於這種情況，數字n可介於2至8之間，在此例中為2。多工器(MUXER)211可被配置從其第二輸入資料組中選擇一資料輸入(亦即是D0-D3的其中之一個)，以作為在每一可編程邏輯單元(LC)2014的輸出點處充當該每個可編程邏輯單元(LC)2014的資料輸出，其中選擇係依據與該每個可編程邏輯單元(LC)2014的輸入資料組相關聯的第一輸入資料組進行選擇。
可替代地，第6A圖所示，多個可編程邏輯單元(LC)2014可被配置被編程整合成為如第6B圖之一可編程邏輯區塊(LB)或元件201作為計算操作器，以執行計算操作(例如加法、減法、乘法或除法運算)。 計算操作器可以是加法器、乘法器、多工器(multiplexers)、移位寄存器、浮點電路和/或除法電路。 第6B圖揭露本發明之實施例的計算操作器的方塊圖。 例如，如第6B圖所示，計算操作器可將二個二進位之資料輸入(即[A1, A0]和[A3, A2])乘以如第1C圖所示之一個四進位輸出資料集(即[C3, C2, C1, C0])，第6C圖為第6B圖所示的邏輯運算操作的真值表。
參照第6B圖及第6C圖所示，四個可編程邏輯單元(LC)2014(每個可編程邏輯單元可以參考如第6A圖所示的中一個)可被編程整合至計算操作器中。四個可編程邏輯單元(LC)2014中的每一個可以在其四個輸入點處具有其輸入資料組，該四個輸入點分別與計算操作器的輸入資料組[A1, A0, A3, A2]相關聯。計算操作器的每個可編程邏輯單元(LC)2014可依據其輸入資料組[A1, A0, A3, A2]生成計算操作器的四進位資料輸出的一資料輸出(例如，C0，C1，C2或C3)。在二進位制位元數(即[A1, A0])與二進位制位元數(即[A3, A2])相乘時，可編程邏輯區塊(LB)201可依據其輸入資料組[A1, A0, A3, A2]產生其四進位元數輸出資料組(即[C3, C2, C1, C0] )。四個可編程邏輯單元(LC)2014的每個可具有其記憶體單元490，每個記憶體單元可稱為如第1A圖或第1B圖所示的記憶體單元446，以進行編程以保存或儲存查找表210(即Table-0, Table-1, Table-2或Table-3)之結果值或編程碼。
例如，參照第6B圖及第6C圖，四個可編程邏輯單元(LC)2014中的第一個可以具有其記憶體單元490(即配置編程記憶體(CPM)單元)，其用以保存或儲存結果值或編程碼。 Table-0的查找表(LUT)210及其多工器(multiplexers, (MUXER))211用以根據與計算操作器之輸入資料組[A1, A0, A3, A2]相關聯的多工器(multiplexers, (MUXER))211的第一輸入資料組，分別從其多工器(multiplexers, (MUXER))211的第二輸入資料組D0-D15資料輸入分別來選擇一資料輸入，其中第二輸入資料組D0-D15資料輸入的每一個係與其記憶體單元490的其中之一個的資料輸出相關聯，亦即是在第1A圖或第1B圖中記憶體單元446之第一資料輸出Out1及第二資料輸出Out2的其中之一個，而記憶體單元490的其中之一個的資料輸出與Table-0的查找表(LUT)210之結果值或編程碼的其中之一個相關聯，所選擇該資料輸入作為可編程邏輯區塊(LB)201之四進位輸出資料集(即[C3, C2, C1, C0])的一二進位資料輸出。四個可編程邏輯單元(LC)2014中的第二個可以具有其記憶體單元490(即配置編程記憶體(CPM)單元)及其多工器211，記憶體單元490用以保存或儲存表格-2(Table-2)的其查找表(LUT)210的結果值或編程碼，及多工器211係根據分別地與計算操作器中的輸入資料組[A1, A0, A3, A2]相關聯之其多工器211的第一輸入資料組，從其多工器211中的第二輸入資料組D0-D15中選擇一資料輸入，每個資料輸入與其記憶體單元490中的一個之資料輸出相關聯(亦即是在第1A圖或第1B圖中記憶體單元446的第一資料輸出Out1及第二資料輸出Out2中的一個)，該資料輸入與表格-1(Table-1)的其查找表(LUT)210的結果值或編程碼之一個相關聯，所選擇之資料輸入作為編程邏輯區塊(LB)201之四二進制位輸出資料組(亦即是[C3, C2, C1, C0])的一二進制資料輸出之其資料輸出C1。四個可編程邏輯單元(LC)2014中的第三個可以具有其記憶體單元490(即配置編程記憶體(CPM)單元)及其多工器211，記憶體單元490用以保存或儲存表格-1(Table-1)的其查找表(LUT)210的結果值或編程碼，及多工器211係根據分別地與計算操作器中的輸入資料組[A1, A0, A3, A2]相關聯之其多工器211的第一輸入資料組，從其多工器211中的第二輸入資料組D0-D15中選擇一資料輸入，每個資料輸入與其記憶體單元490中的一個之資料輸出相關聯(亦即是在第1A圖或第1B圖中記憶體單元446的第一資料輸出Out1及第二資料輸出Out2中的一個)，該資料輸入與表格-2(Table-2)的其查找表(LUT)210的結果值或編程碼之一個相關聯，所選擇之資料輸入作為編程邏輯區塊(LB)201之四二進制位輸出資料組(亦即是[C3, C2, C1, C0])的一二進制資料輸出之其資料輸出C2。四個可編程邏輯單元(LC)2014中的第四個可以具有其記憶體單元490(即配置編程記憶體(CPM)單元)及其多工器211，記憶體單元490用以保存或儲存表格-3(Table-3)的其查找表(LUT)210的結果值或編程碼，及多工器211係根據分別地與計算操作器中的輸入資料組[A1, A0, A3, A2]相關聯之其多工器211的第一輸入資料組，從其多工器211中的第二輸入資料組D0-D15中選擇一資料輸入，每個資料輸入與其記憶體單元490中的一個之資料輸出相關聯(亦即是在第1A圖或第1B圖中記憶體單元398的第一資料輸出Out1及第二資料輸出Out2中的一個)，該資料輸入與表格-3(Table-3)的其查找表(LUT)210的結果值或編程碼之一個相關聯，所選擇之資料輸入作為編程邏輯區塊201之四二進制位輸出資料組(亦即是[C3, C2, C1, C0])的一二進制資料輸出之其資料輸出C3。
進而， 參照第6B圖及第6C圖，用作計算操作器的可編程邏輯區塊(LB)201可以由四個可編程邏輯單元(LC)2014組成，依據其輸入資料組[A1, A0, A3, A2]以生成其四進位輸出資料集，即[C3, C2, C1, C0]。
參照第6B圖和第6C圖，在3乘3的特定情況下，四個可編程邏輯單元(LC)2014中的每一個可以具有其多工器(MUXER)211，該多工器211可從其多工器(MUXER)211的D0-D15中選擇一資料輸入，其選擇係分別依據與運算操作器之輸入資料組(即[A1, A0, A3, A2] = [1, 1, 1, 1])相關聯之多工器(MUXER) 211的第一輸入資料組進行選擇，每一個與其查找表(LUT)210(Table-0, Table-1, Table-2及Table-3的其中之一個)之結果值或編程碼之其中之一個相關聯資料輸入為其資料輸出(亦即C0, C1, C2及C3其中之一)，並作為該可編程邏輯區塊(LB)201的四個二進制位輸出資料集(亦即[C3, C2, C1, C0] = [1, 0, 0, 1])的一個二進制位資料輸出。四個可編程邏輯單元(LC)2014中的第一個可依據其輸入資料組以“ 1”的邏輯準位(level)生成其資料輸出C0(即[A1, A0, A3, A2] = [1、1、1 1])；四個可編程邏輯單元(LC)2014中的第二個可以依據其輸入資料組以邏輯準位(level)“ 0”生成其資料輸出C1(即[A1, A0, A3, A2] = [1、1 ，1，1])；四個可編程邏輯單元(LC)2014中的第三個可以依據其輸入資料組以邏輯準位(level)“ 0”生成其資料輸出C2(即[A1, A0, A3, A2] = [1、1 ，1，1])；四個可編程邏輯單元(LC)2014中的第四個可以依據其輸入資料組(即[A1, A0, A3, A2] = [1, 1, 1, 1])。
可替代地，第6D圖揭露本發明之實施例的標準商業化FPGA IC晶片的可編程邏輯區塊之方塊圖。參照第6D圖，可編程邏輯區塊(LB)201可以包括(1)用於固定線路加法器中的一個(或多個)單元(A)2011，其數量例如在1至16個之間；(2) 高速緩存和寄存器之一個(或多個)單元(C/R)2013，每個高速緩存和寄存器具有例如在256到2048位元之間的容量，以及(3)如第6A圖至第6C圖中的可編程邏輯單元(LC)2014，其數量介於64到2048之間。可編程邏輯區塊(LB)201可以進一步包括多個區塊內交互連接線2015，每個區塊內交互連接線2015在其陣列中的相鄰兩個單元2011、2013和2014之間的空間上延伸。對於可編程邏輯區塊(LB)201，其區塊內交互連接線2015可以被劃分為可編程交互連接線361，可編程交互連接線361可經由其記憶體單元362(如第3A圖、第3B圖和第7圖所示)和不可編程之交互連接線364(如第6A圖和第7圖中所示, 不可編程之交互連接線364無法被編程)被編程用於交互連接線。
參考第6D圖，每個可編程邏輯單元(LC)2014可以具有其記憶體單元490(即配置編程記憶體(CPM)單元)，其數量範圍為4到256之間，每個記憶體單元490可用於保存或儲存其查找表210的結果值或編程碼之一，及其多工器(multiplexers, (MUXER))211可從具有位元寬度介於4至256之間的多工器(MUXER) 211之第二輸入資料組中選擇一資料輸入作為其資料輸出，其選擇係依據具有位元寬度介於2至8之間的多工器(MUXER) 211的第一輸入資料組進行選擇，其中位在多工器(MUXER) 211的輸入點處係耦接至該區塊內交互連接線2015的可編程交互連接線361和不可編程之交互連接線364中至少一個，且位在其輸出點處係耦接至該區塊內交互連接線2015的可編程交互連接線361和不可編程之交互連接線364中至少一個。
可編程交互連接線之說明
第7圖揭露本發明之實施例的由第三類型的交叉點開關編程的可編程交互連接線的電路圖。除了如第3A圖和第3B圖之第一和第二類型的交叉點開關379之外，如第7圖所示之第三類型的交叉點開關379還包括如第4圖所示的四個多工器(MUXER)211。四個多工器(MUXER)211中的每一個可根據其第一輸入資料組(例如A0和A1)在其第一組輸入點處的資料，從其第二輸入資料組(例如D0-D2)中在其第二組輸入點處選擇一資料輸入，作為其資料輸出。四個多工器(multiplexers, (MUXER))211中的一個的第二組三個輸入點中的每一個可以耦接至四個多工器(multiplexers, (MUXER))211中的另二個中的一個的第二組三個輸入點之一，及耦接至四個多工器(multiplexers, (MUXER))211中的其它個之輸出點。因此，四個多工器(multiplexers, (MUXER))211中的每一個可依據其第一輸入資料組(即A0及A1)從其第二輸入資料組(亦即D0-D2)中選擇一資料輸入，在其第二組三個輸入點處耦接至在三個不同方向上延伸的三個相對應的可編程交互連接線361，並耦接至四個多工器(multiplexers, (MUXER))211中的另一個相對應的三個作為其資料輸出(例如，Dout)，在第三類型交叉點開關379的四個節點N23-N26之一的輸出點處耦接至在除三個不同方向以外的方向上延伸的的另一可編程交互連接線。例如，四個多工器(multiplexers, (MUXER))211中的最高的多工器可以根據其第一輸入資料組(例如A0和A1)從其第二輸入資料組(例如D0-D2)中選擇資料選擇一資料輸入。分別位在第三組交叉點開關379的節點N24、N25和N26處(亦即是分別位在四個多工器(multiplexers)211的左側、下側和右側兩個輸出點處)的第二組三個輸入點分別作為其資料輸出位在第三類型交叉點開關379的節點N23處在其輸出點處。
參照第7圖，四個可編程交互連接線361可以耦接至第三類型交叉點開關379的相應四個節點N23-N26。進而，來自四個可編程交互連接線361之一的資料可以由第三類型交叉點開關379切換是否要傳輸給四個可編程交互連接線361中的另一個、兩個或三個。對於第三類型交叉點開關379，每一如第4圖中的四個多工器(multiplexers, (MUXER))211中的每一個具有其第一輸入資料組的資料輸入(例如A0和A1)，其與記憶體單元362(即配置編程記憶體(CPM)之一個的一資料輸出相關聯，該記憶體單元362例如是第1A圖或第1B圖中記憶體單元398的第一資料輸出Out1及第二資料輸出Out2中的一個。如第4圖所示之每個多工器(multiplexers, (MUXER))211具有資料輸入SC-4，該資料輸入SC-4與其另一個記憶體單元362(即配置編程記憶體(CPM)單元)的一資料輸出相關聯，該記憶體單元362例如是第1A圖或第1B圖中記憶體單元446的第一資料輸出Out1及第二資料輸出Out2中的一個。或者，參閱第7圖所示，第三類型交叉點開關379更包括四個第二類型通過/不通過開關或開關緩衝器258，其每一個具有輸入點耦接至如第4圖中的四個多工器(MUXERs)的其中之一個的輸出點。對於第三類型交叉點開關379，四個通過/不通過開關或開關緩衝器258的每一個用以依據四個通過/不通過開關或開關緩衝器258的每一個的資料輸入SC-4開啟導通或關閉通道至四個多工器(MUXERs)211其中之一個的資料輸出，亦即是Dout，作為在其輸出點處(亦即是節點23, 24, 25或26)的其資料輸出，此資料輸出(亦即是Dou)耦接至四條可編程交互連接線361的其中之一。例如，對於第三類型交叉點開關379，四個多工器(MUXERs) 211中位在頂部的一個可耦接至四個通過/不通過開關或開關緩衝器258之頂部一個，用以依據四個通過/不通過開關或開關緩衝器258中位在頂部的一個的資料輸入SC-4來開啟導通或關閉四個多工器(MUXERs) 211中位在頂部的一個的資料輸出(亦即Dout)，作為四個通過/不通過開關或開關緩衝器258中位在頂部的一個的資料輸出，亦即是節點23，該輸料輸出耦接至四條可編程交互連接線361中頂部的一條。對於第三類型交叉點開關379，每一通過/不通過開關或開關緩衝器258的資料輸入SC-4，其與第1A圖或第1B圖中的記憶體單元446之第一資料輸出Out1及第二資料輸出Out2的其中之一個之另一其記憶體單元362(亦即是配置編程記憶體(CPM)單元)的一資料輸出相關聯。
進而，對於第三類型交叉點開關379，每一記憶體單元362(即配置編程記憶體(CPM)單元)可被編程成為保存或儲存一編程碼之功能，以控制耦接至其第二組三個輸入點之四個可編程交互連接線361中的三條的每一條分別與耦接至其四個多工器(MUXERs) 211的其中之一個之第二組三個輸入點，以及其它四條可編程交互連接線361中的其它條(其耦接至四個多工器(MUXERs) 211的其中之一個的輸出點)之間的資料傳輸，也就是控制通過或不通過位在四個多工器(MUXERs) 211的其中之一個之第二組對應的三個輸入點處之第二輸入資料組的資料輸入之其中之一(例如D0、D1或D2)，其中該第二輸入資料組三個輸入點(位在四個多工器(MUXERs) 211的其中之一個之輸出點)分別係耦接至四個可編程交互連接線361中的三條作為四個多工器(MUXERs) 211的其中之一個之資料輸出(即Dout)，而位在其輸出點處的該資料輸出(即Dout)耦接至四個可編程交互連接線361中的其它條。
例如，參考第7圖，對於第三類型交叉點開關379，如第4圖所示中的四個多工器(multiplexers, (MUXER))211中之上面的那一個的第一輸入資料組的資料輸入(例如A0和A1)，其分別與它的三個記憶體單元362-1中的二個的資料輸出(即配置編程記憶體(CPM)資料)相關聯，每個記憶體單元都可參考如第1A圖或第1B圖所示的記憶體單元446之資料輸出Out1和Out2之一，以及在第4圖中第二類型通過/不通過開關或開關緩衝器258中頂部的那一個之資料輸入SC-4(其與其它三個記憶體單元362-1之資料輸出(亦即是配置編程記憶體(CPM)資料)相關聯)可參考如第1A圖或第1B圖所示的記憶體單元446之資料輸出Out1和Out2之一；如第4圖所示中的四個多工器(multiplexers, (MUXER))211中之左邊的那一個的第一輸入資料組的資料輸入(例如A0和A1)，其分別與它的三個記憶體單元362-2中的二個的資料輸出(即配置編程記憶體(CPM)資料)相關聯，每個記憶體單元都可參考如第1A圖或第1B圖所示的記憶體單元446之資料輸出Out1和Out2之一，以及在第4圖中第二類型通過/不通過開關或開關緩衝器258中左邊的那一個之資料輸入SC-4(其與其它三個記憶體單元362-2之資料輸出(亦即是配置編程記憶體(CPM)資料)相關聯)可參考如第1A圖或第1B圖所示的記憶體單元446之資料輸出Out1和Out2之一；如第4圖所示，四個多工器(multiplexers, (MUXER))211中的底部一個的第一輸入資料組的資料輸入(例如A0和A1)，其分別與其三個記憶體單元362-3中的二個的資料輸出相關(即配置編程記憶體(CPM)資料)，每個記憶體單元可參考如第1A圖或第1B圖所示之記憶體單元446的資料輸出Out1和Out2之一；在第4圖中第二類型通過/不通過開關或開關緩衝器258中底部的那一個之資料輸入SC-4(其與其它三個記憶體單元362-3之資料輸出(亦即是配置編程記憶體(CPM)資料)相關聯)可參考如第1A圖或第1B圖所示的記憶體單元446之資料輸出Out1和Out2之一；如第4圖所示，四個多工器(multiplexers, (MUXER))211中的右邊的一個的第一輸入資料組的資料輸入(例如A0和A1)其分別與其三個記憶體單元362-4中的二個之資料輸出相關(即配置編程記憶體(CPM)資料)，每個記憶體單元可以參考如第1A圖或第1B圖所示之記憶體單元446的資料輸出Out1和Out2之一。在第4圖中第二類型通過/不通過開關或開關緩衝器258中右邊的那一個之資料輸入SC-4(其與其它三個記憶體單元362-4之資料輸出(亦即是配置編程記憶體(CPM)資料)相關聯)可參考如第1A圖或第1B圖所示的記憶體單元446之資料輸出Out1和Out2之一；如第7圖所示，對於第三類型交叉點開關379，在對記憶體單元362-1、362-2、362-3和362-4(即配置編程記憶體(CPM)單元)編程之前或者在對記憶體單元362-1、362-2、362-3編程前，四個可編程交互連接線361可以不用於信號傳輸。對記憶體單元362-1、362-2、362-3和362-4(即配置編程記憶體(CPM)單元)被編程以儲存或保存編程碼(即是配置編程記憶體(CPM)資料)以從四個可編程交互連接線361之一傳輸資料至另一個，而四個可編程交互連接線361的另外兩個或其它三個，即從節點N23-N26之一傳輸資料到另一個，而該節點N23-N26中的另外二個或其它三個可在操作時用於信號傳輸。
可替代地，兩個可編程交互連接線361可以由如第2A圖至第2C圖所示之第一至第三類型中的任一種的通過/不通過開關258來控制，在該些可編程交互連接線361之間可傳輸或不傳輸資料。 可編程交互連接線361中的一個可以耦接至第一類型至第三類型通過/不通過開關258之任一種的節點N21，並且可編程交互連接線361中的另一個可以耦接至通過/不通過開關258的節點N22。 通過/不通過開關258可以被接通以將資料從該可編程交互連接線361中的一個傳輸到該可編程交互連接線361中的另一個； 也可關閉第一類型至第三類型通過/不通過開關258之任一種，使資料不從該可編程交互連接線361中的一個傳輸到該可編程交互連接線361中的另一個。
如第2A圖所示，第一類型的通過/不通過開關258具有與記憶體單元362(即配置編程記憶體(CPM)單元)的且經由不可編程之交互連接線364傳輸之一資料輸出(即配置編程記憶體(CPM)資料)相關聯的其資料輸出SC-3，其可參考如第1A圖或第1B圖中記憶體單元446的資料輸出Out1和Out2之一。因此，可以對記憶體單元362進行編程以保存或儲存編程碼以接通或斷開第一類型的通過/不通過開關258，以控制該可編程交互連接線361中的一個與該可編程交互連接線361中的另一個之間的資料傳輸，亦即是從第一類型通過/不通過開關258的節點N21通過或不通過資料至第一類型通過/不通過開關258的節點N22，或是從第一類型通過/不通過開關258的節點N22通過或不通過資料至第一類型通過/不通過開關258的節點N21。
如第2B圖所示，第二類型的通過/不通過開關258具有與記憶體單元362(即配置編程記憶體(CPM)單元)的且經由不可編程之交互連接線364傳輸之一資料輸出(即配置編程記憶體(CPM)資料)相關聯的其資料輸出SC-4，其可參考如第1A圖或第1B圖中記憶體單元446的資料輸出Out1和Out2之一。因此，可以對記憶體單元362進行編程以保存或儲存編程碼以接通或斷開第二類型的通過/不通過開關258，以控制該可編程交互連接線361中的一個與該可編程交互連接線361中的另一個之間的資料傳輸，亦即是從第二類型通過/不通過開關258的節點N21通過或不通過資料至第二類型通過/不通過開關258的節點N22。
如第2C圖所示，第三類型的通過/不通過開關258具有與記憶體單元362(即配置編程記憶體(CPM)單元)的且經由不可編程之交互連接線364傳輸之一資料輸出(即配置編程記憶體(CPM)資料)相關聯的其資料輸出SC-5，其可參考如第1A圖或第1B圖中記憶體單元446的資料輸出Out1和Out2之一。因此，可以對記憶體單元362進行編程以保存或儲存編程碼以接通或斷開第二類型的通過/不通過開關258，以控制該可編程交互連接線361中的一個與該可編程交互連接線361中的另一個之間的資料傳輸，亦即是從第三類型通過/不通過開關258的節點N21通過或不通過資料至第三類型通過/不通過開關258的節點N22，或是從第三類型通過/不通過開關258的節點N22通過或不通過資料至第三類型通過/不通過開關258的節點N21。
類似地，如第3A圖和第3B圖中的第一類型的交叉點開關379和第二類型的交叉點開關379中的每一個可由多個第一、第二或第三類型的通過/不通過開關258組成，其中每個第一、第二或第三類型的通過/不通過開關258可以具有其資料輸入SC-3、SC-4或(SC-5和SC-6)，其分別與上述之記憶體單元362(即配置程序記憶體(CPM)單元)的資料輸出(即配置程序記憶體(CPM)資料)相關聯。每個記憶體單元362可以被編程為保存或儲存編程碼，以切換每一第一類型及第二類型交叉點開關379，在操作時該資料可從第一類型及第二類型交叉點開關379之節點N23-N26之一傳輸到另一節點，而第一類型及第二類型交叉點開關379之節點N23-N26的另外兩個或另外三個節點可進行信號傳輸。四個可編程交互連接線361可以分別耦接至每一第一及第二類型的交叉點開關379的節點N23-N26，而因此可由每一第一及第二類型的交叉點開關379控制以傳輸來自四個可編程交互連接線361中的一個至四個可編程交互連接線361中的另一個、兩個或三個。
標準商業化FPGA IC晶片的規格說明
第8A圖為本發明實施例的一標準商業化FPGA IC晶片的方塊上視圖，如第8A圖所示，該標準商業化FPGA IC晶片包括：(1)如第6A圖至第6D圖排列設置在中心區域一矩陣中複數可編程的邏輯區塊(LB)201；(2)排列設置在每一可編程邏輯區塊(LB)201周圍如第3A圖、第3B圖及第7圖的複數交叉點開關379；(3)在第3A圖、第3B圖及第7圖中複數記憶體單元362，其用以被編程以控制其交叉點開關379；(4)複數晶片內交互連接線502中的一條橫跨位二相鄰可編程邏輯區塊(LB)201之間的空間，其中晶片內交互連接線502可包括如第3A圖、第3B圖及第7圖中的可編程交互連接線361，用以由其記憶體單元362來進行交互連接線的編程，以及不可編程之交互連接線364用於編程其記憶體單元362；(5)如第5B圖中複數小型輸入/輸出(I/O)電路203的每一個具有該第二資料輸入S_Data_out的小型驅動器374(位在其小型驅動器374的第二輸入端)，其用以耦接其可編程交互連接線361或不可編程之交互連接線364，且複數小型輸入/輸出(I/O)電路203的每一個具有該第二資料輸出S_Data_in的小型接數器375(位在其小型接收器375的輸出端)，其用以耦接其可編程交互連接線361或不可編程之交互連接線364。
參照第8A圖，晶片內交互連接線502的可編程交互連接線361可以耦接至如第6D圖中所示之每個可編程邏輯區塊(LB)201的區塊內交互連接線2015的可編程交互連接線361。 晶片內交互連接線502的不可編程之交互連接線364可耦接至如第6D圖所示之每個可編程邏輯區塊(LB)201的區塊內交互連接線2015的不可編程之交互連接線364。
參照第8A圖，每個可編程邏輯區塊(LB)201可以包括一個(或多個)如第6A圖至第6D圖所示之可編程邏輯單元(LC)2014，一個(或多個)可編程邏輯單元(LC)2014中的每一個可以在其輸入點處具有輸入資料組，每個輸入點耦接至晶片內交互連接線502的可編程和固定交互連接線361和364之一，並且可用以執行在其輸入資料組上的邏輯操作或邏輯計算操作作為其資料輸出，其資料輸出耦接至晶片內交互連接線502的可編程和固定交互連接線361和364中的另一個，其中計算操作可包括加法、減法、乘法或除法運算， 並且邏輯運算可以包括諸如AND、NAND、OR或NOR運算之類的布爾運算(Boolean operation)。
參照第8A圖，標準商業化FPGA IC晶片200可以包括如第5B圖所示之多個I/O連接墊372，每個I/O連接墊372垂直位在其小型輸入/輸出(I/O)電路203上方，例如，在第一時脈週期中，對於標準商業化FPGA IC晶片200的小型輸入/輸出(I/O)電路203中的一個，其小型驅動器374可以通過其小型驅動器374的第一資料輸入S_Enable來使能/啟用(enabled)以及其小型接收器375可以被其小型接收器375的第一資料輸入S_Inhibit而禁止/停止使用(Inhibit)。因此，其小型驅動器374可放大其小型驅動器374的第二資料輸入S_Data_out，作為其小型驅動器374的資料輸出，以傳輸至用於連接標準商業化FPGA IC晶片200之外部連接且垂直位在其小型輸入/輸出(I/O)電路203上方的其中之一I/O連接墊372，例如是傳輸至在外部的非揮發性記憶體IC晶片上，該第二資料輸入S_Data_out係與如第6A圖至第6D圖所示的標準商業化FPGA IC晶片200之其中之一個可編程邏輯單元(LC)2014的資料輸出相關聯，例如是通過標準商業化FPGA IC晶片200的第一個(或多個)可編程交互連接線361和/或標準商業化FPGA IC晶片200的一個(或多個)交叉點開關379將第二資料輸入S_Data_out放大，其中每一個交叉點開關379耦接在第一個(或多個)可編程交互連接線361之間。
在第二時脈週期中，對於標準商業化FPGA IC晶片200的該小型輸入/輸出(I/O)電路203中的一個，其小型驅動器374可以通過第一資料輸入S_Enable禁用(disabled)，其小型接收器375可以通過小型接收器375的第一資料輸入S_Inhibit激活。因此，小型接收器375可經由其中之一該I/O連接墊372放大從標準商業化FPGA IC外部電路所傳輸的小型接收器375的第二資料輸入，作為小型接收器375的資料輸出S_Data_in，該資料輸出S_Data_in與如第6A圖至第6D圖所示的標準商業化FPGA IC晶片200之其中之一個可編程邏輯單元(LC)2014的輸入資料組之一資料輸入相關聯，例如是通過標準商業化FPGA IC晶片200的第一個(或多個)可編程交互連接線361和/或標準商業化FPGA IC晶片200的一個(或多個)交叉點開關379將第二資料輸入放大，其中每一個交叉點開關379耦接在第一個(或多個)可編程交互連接線361之間。
參照第8A圖，標準的商業化FPGA IC晶片200可以包括多個I/O連接埠(I/O PORT)377，其數量例如在2到64之間，例如I/O連接埠(I/O PORT)1、I/O連接埠2、I/O連接埠3及I/O連接埠4，在這種情況下，每個I/O連接埠377可以包括(1)如第5B圖所示的小型I/O電路203，其數量介於4到256之間(例如是為64個的情況)，並平行排列設置在位元寬度介於4至256之間的資料輸輸中；及(2)如第5B圖所示的I/O連接墊372，其數目在4到256(例如是64個)的情況下平行排列， 且分別垂直地位在小型I/O電路203上。
參照第8A圖，標準商業化FPGA IC晶片200可以進一步包括晶片致能(CE)連接墊209，該晶片致能連接墊209用以啟用或禁用標準商業化FPGA IC晶片200。例如，當啟用(CE)連接墊209的邏輯準位(level)為“ 0”時，則可使標準商業化FPGA IC晶片200處理標準商業化FPGA IC晶片200之外的電路之外部電路的資料及/或操作；當晶片致能(CE)連接墊209處於邏輯準位(level)“ 1”時，可以禁止處理標準商業化FPGA IC晶片200之外的電路之外部電路的資料及/或操作。
參照第8A圖，標準商業化FPGA IC晶片200可以包括複數輸入選擇(IS)接墊231，亦即是IS1, IS2, IS3及IS4接墊，其每一IS接墊用以接收與其I/O連接埠377(亦即是I/O連接埠1, I/O連接埠2, I/O連接埠3及I/O連接埠4中的一個的每一小型I/O電路203之小型接收器375的第一資料輸入S_Inhibit相關連聯的資料。為了更詳細地說明，該IS1接墊231可接收與I/O連接埠1的每一小型I/O電路203之小型接收器375的第一資料輸入S_Inhibit相關聯的資料，而該IS2接墊231可接收與I/O連接埠2的每一小型I/O電路203之小型接收器375的第一資料輸入S_Inhibit相關聯的資料，而該IS3接墊231可接收與I/O連接埠3的每一小型I/O電路203之小型接收器375的第一資料輸入S_Inhibit相關聯的資料，而該IS4接墊231可接收與I/O連接埠4的每一小型I/O電路203之小型接收器375的第一資料輸入S_Inhibit相關聯的資料。該標準商業化FPGA IC晶片200可依據位在IS接墊231(亦即是IS1接墊, IS2接墊, IS3接墊及IS4接墊)的邏輯值，從其I/O連接埠377(亦即是I/O Port 1, I/O Port 2, I/O Port 3 及I/O Port 4)中選擇一個(或多個)，以通過用於輸入操作的資料，一個(或多個)I/O連接埠377的每一小型I/O電路203依據位在IS接墊231處的邏輯值來選擇，其小型接收器375可經由小型接收器375的第一資料輸入S_Inhibit(其與一個(或多個)IS接墊231處的邏輯值相關聯)來激活，以放大或通過其小型接收器375的第二資料輸入，該第一資料輸入S_Inhibit係從標準商業化FPGA IC晶片200的外部電路經由標準商業化FPGA IC晶片200的輸入致能(IE)連接墊231傳輸，該I/O連接埠377中的一個之每該小型I/O電路203可從該標準商業化FPGA IC晶片200之外部電路通過I/O連接埠377的其中之一該I/O連接墊372傳輸，該I/O連接墊372係依據輸入選擇(IS)連接墊231中的一個(或多個)處的邏輯值選擇，放大或所通過的第二資料輸入作為其小型接收器375的該資料輸出S_Data_in，其與標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014(如第6A圖至第6D圖中所示)的輸入資料組之一資料輸入相關聯，其”放大或通過”例如係通過標準商業化FPGA IC晶片200之一個(或多個)如第3A圖、第3B圖及第7圖所示之交互連接線361傳輸。對於未依據輸入選擇(IS)連接墊231處的邏輯值選擇的標準商業化FPGA IC晶片200之其它個(或其它多個)I/O連接埠377的每個小型I/O電路203，其小型接收器375可以由其小型接收器375的第一資料輸入S_Inhibit(其與一個(或多個)IS接墊231處的邏輯值相關聯)來禁止/禁用。
例如，參考第8A圖，標準商業化FPGA IC晶片200可以具有(1)邏輯準位(level)為“ 0”的晶片致能(CE)連接墊209，(2) 處於邏輯準位(level)“ 1”的IS1連接墊231，(3)處於邏輯準位(level)“ 0”之IS2連接墊231，以及(4) 處於邏輯準位(level)“ 0”的IS3連接墊231；及(5) 處於邏輯準位(level)“1”的IS4連接墊231，標準商業化FPGA IC晶片200可以根據其晶片致能(CE)連接墊209上的邏輯準位(level)來啟用，並且可以根據其 IS1, IS2, IS3及IS4接墊231上的邏輯準位(level)來從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)選擇I/O連接埠(即I/O連接埠1)，以傳入用於輸入操作的資料。對於標準商業化FPGA IC晶片200的所選I/O連接埠377(即I/O連接埠1)的每個小型I/O電路203，其小型接收器375可以通過小型接收器375之第一個資料輸入S_Inhibit激活，其中該第一個資料輸入S_Inhibit與標準商業化FPGA IC晶片200的IS1墊231的邏輯準位相關聯，對於在標準商業化FPGA IC晶片200的未選擇的I/O連接埠(即I/O連接埠2、I/O連接埠3和I/O連接埠4)的每個小型I/O電路203中，其小型接收器375可以被其小型接收器375的第一資料輸入S_Inhibit(其與標準商業化FPGA IC晶片200的IS2, IS3及IS4接墊231處的邏輯值相關聯)禁止。
例如，參考第8A圖，標準商業化FPGA IC晶片200可以具有(1)邏輯準位(level)為“ 0”的晶片致能(CE)連接墊209，(2)處於邏輯準位(level)“ 1”之IS1連接墊231，(3)處於邏輯準位(level)“ 1”之IS2連接墊231；(4) 處於邏輯準位(level)“ 1”之IS3連接墊231；以及(4)處於邏輯準位(level)“ 1”之IS4連接墊231，標準商業化FPGA IC晶片200可以根據其晶片致能(CE)連接墊209上的邏輯準位(level)來啟用，並且可以根據其IS2, IS3 及IS4連接墊231上的邏輯準位(level)來從其全部I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)在同一時脈週期下，選擇I/O連接埠，對於標準商業化FPGA IC晶片200的所選I/O連接埠377((即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4))的每個小型I/O電路203，其小型接收器375可以通過小型接收器375之第一個資料輸入S_Inhibit激活，其中該第一個資料輸入S_Inhibit分別與標準商業化FPGA IC晶片200的IS2, IS3 及IS4連接墊231的邏輯準位相關聯。
例如， 參照第8A圖，標準商業化FPGA IC晶片200可以包括(1)複數輸出選擇(OS)連接墊232(亦即是OS1, OS2, OS3及OS4連接墊)，其每一OS連接墊232用以接收與其I/O連接埠377中的一個之每一小型I/O電路203的小型驅動器之第一資料輸入S_Enable相關聯的資料，為了更詳細地說明，該OS1接墊232可接收與I/O連接埠1的每一小型I/O電路203之小型接收器374的第一資料輸入S_Enable相關聯的資料，而該OS2接墊232可接收與I/O連接埠2的每一小型I/O電路203之小型接收器374的第一資料輸入S_Enable相關聯的資料，而該OS3接墊232可接收與I/O連接埠3的每一小型I/O電路203之小型接收器374的第一資料輸入S_Enable相關聯的資料，而該OS4接墊232可接收與I/O連接埠4的每一小型I/O電路203之小型接收器374的第一資料輸入S_Enable相關聯的資料。該標準商業化FPGA IC晶片200可依據位在OS連接墊232(亦即是OS1接墊, OS2接墊, OS3接墊及OS4接墊)的邏輯值，從其I/O連接埠377(亦即是I/O Port 1, I/O Port 2, I/O Port 3 及I/O Port 4)中選擇一個(或多個)，以通過用於輸出操作的資料，一個(或多個)I/O連接埠377的每一小型I/O電路203依據位在OS連接墊232處的邏輯值來選擇，其小型接收器374可經由小型接收器374的第一資料輸入S_Enable(其與一個(或多個)OS連接墊232處的邏輯值相關聯)來啟用，以放大或通過其小型接收器374的第二資料輸入S_Data_out，此第二資料輸入S_Data_out與標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014(如第6A圖至第6D圖中所示)的資料輸出相關聯，其”放大或通過”例如係通過標準商業化FPGA IC晶片200之一個(或多個)如第3A圖、第3B圖及第7圖所示之交互連接線361傳輸，產生其小型驅動器374的資料輸出可經由一個(或多個)I/O連接埠377中的每一個之I/O連接墊372中的一個傳輸至標準商業化FPGA IC晶片200之外的外部電路中，例如對於未依據輸出選擇(OS)連接墊232處的邏輯值選擇的標準商業化FPGA IC晶片200之其它個(或其它多個)I/O連接埠377的每個小型I/O電路203，其小型接收器374可以由其小型接收器374的第一資料輸入S_Enable(其與一個(或多個)OS連接墊232處的邏輯值相關聯)來禁用。
例如，參考第8A圖，標準商業化FPGA IC晶片200可以具有(1)邏輯準位(level)為“ 0”的晶片致能(CE)連接墊209，(2)邏輯準位(level)為“ 0”的OS1連接墊232，(3)邏輯準位(level)為“ 1”的OS2連接墊232，(4)邏輯準位(level)為“1”的OS3連接墊232，和(5) 邏輯準位(level)為“ 1”的OS4連接墊232，標準商業化FPGA IC晶片200可以根據其晶片致能(CE)連接墊209上的邏輯準位(level)來啟用，並且可以根據其, OS2, OS3及OS4連接墊232上的邏輯準位(level)來從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)選擇I/O連接埠(即I/O連接埠1)通過輸出操作的資料。對於標準商業化FPGA IC晶片200的所選I/O連接埠377(即I/O連接埠1)的每個小型I/O電路203，其小型驅動器374可以通過小型驅動器374之第一個資料輸入S_Enable啟用，其中該第一個資料輸入S_Enable與標準商業化FPGA IC晶片200的OS1連接墊232的邏輯準位相關聯，對於在標準商業化FPGA IC晶片200的未選擇的I/O連接埠(即I/O連接埠2、I/O連接埠3和I/O連接埠4)的小型I/O電路203中，其小型驅動器374可以被其小型驅動器374的第一資料輸入S_Enable禁用，其中第一資料輸入S_Enable係分別與標準商業化FPGA IC晶片200的OS2, OS3及OS4連接墊232處的邏輯值相關聯。
例如，參考第8A圖，所提供之標準商業化FPGA IC晶片200可以具有(1)邏輯準位(level)為“ 0”的晶片致能(CE)連接墊209，(2)邏輯準位(level)為“ 0”的OS1連接墊232，(3)邏輯準位(level)為“ 0”的OS2連接墊232，(4)邏輯準位(level)為“ 0”的OS3連接墊232，及(5) 邏輯準位(level)為“ 0”的OS4連接墊232，標準商業化FPGA IC晶片200可以根據其晶片致能(CE)連接墊209上的邏輯準位(level)來啟用，並且可以根據其OS1, OS2, OS3及OS4連接墊232上的邏輯準位(level)來從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)選擇I/O連接埠(即I/O連接埠2)通過輸出操作的資料。對於標準商業化FPGA IC晶片200的所選I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)的每個小型I/O電路203，其小型驅動器374可以通過小型驅動器374之第一個資料輸入S_Enable啟用，其中該第一個資料輸入S_Enable與標準商業化FPGA IC晶片200的 OS1, OS2, OS3及OS4連接墊232的邏輯準位相關聯。
因此，參考第8A圖，在一個時脈週期中，一個(或多個)I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)的其中之一，可以根據IS1, IS2, IS3及IS4連接墊231上的邏輯準位(level)來選擇，以通過輸入操作的資料，而另一個(或多個)I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)，可以根據 OS1, OS2, OS3及OS4連接墊232的邏輯準位(level)來選擇，以通過輸出操作的資料。輸入選擇(IS)墊231和輸出選擇(OS)墊232可提供作為I/O連接埠選擇連接墊。
參照第8A圖，標準商業化FPGA IC晶片200還可包括(1)多個電源連接墊205，用於將電源電壓Vcc經由一個(或多個)其不可編程之交互連接線364施加至如第6A圖至第6D圖中的可編程邏輯單元(LC)2014的查找表(LUT)210之其記憶體單元490、可編程邏輯單元(LC)2014的的多工器(MUXERs) 211、如第3A圖、第3B圖和第7圖所示之交叉點開關379的記憶體單元362及/或如第5B圖中其小型I/O電路203的小型驅動器374及小型接收器375，其中電壓Vcc電源電壓可能介於0.2V和2.5V之間、0.2V和2V之間、0.2V和1.5V之間、0.1V和1V之間、或0.2V和1V之間，或者小於或等於2.5V、2V、1.8V、1.5V或1V，以及(2)多個接地連接墊206，用於將接地參考電壓Vss經由一個(或多個)其不可編程之交互連接線364施加至如第6A圖至第6D圖中的可編程邏輯單元(LC)2014的查找表(LUT)210之其記憶體單元490、可編程邏輯單元(LC)2014的的多工器(MUXERs) 211、如第3A圖、第3B圖和第7圖所示之交叉點開關379的記憶體單元362及/或如第5B圖中其小型I/O電路203的小型驅動器374及小型接收器375。
參照第8A圖，標準商業化FPGA IC晶片200還可以包括時脈連接墊(CLK)229，該時脈連接墊229用以從標準商業化FPGA IC晶片200之外部電路及多個控制連接墊接收時脈信號，用以接收控制命令以控制標準商業化FPGA IC晶片200。
參照第8A圖，對於標準商業化FPGA IC晶片200，如第6A圖至第6D圖所示其可編程邏輯單元(LC)2014，對於人造智能(AI)應用上係可以重新配置的。例如，在時脈週期中，標準商業化FPGA IC晶片200的可編程邏輯單元(LC)2014中的一個可以使其記憶體單元490被編程以執行“或(OR)”操作； 然而，在一個(或多個)事件發生之後，在另一時脈週期中，該標準商業化FPGA IC晶片200的其可編程邏輯單元(LC)2014之一可以使其記憶體單元490被編程為執行NAND操作以獲得更好的AI性能。
如第8A圖所示，可以使用例如先進於或等於(或尺寸小於或等於)30nm, 20nm或10 nm的先進半導體技術節點或世代來設計、實現和製造之標準商業化FPGA IC晶片200，該標準商業化FPGA IC晶片200的面積介於400 mm2 與9 mm2之間,介於 225 mm2與9 mm2之間, 介於144 mm2與16 mm2之間, 介於100 mm2與16 mm2之間, 介於75 mm2與16 mm2之間或 介於50 mm2與16 mm2之間，使用先進半導體技術節點或世代所製造之標準商業化FPGA IC晶片200之電晶體或半導體裝置可以是鰭式場效電晶體(FIN Field-Effect-Transistor (FINFET))、矽晶片在絕緣體上(Silicon-On-Insulator (FINFET SOI))、薄膜全耗盡之矽晶片在絕緣體上((FDSOI) MOSFET)、薄膜部分耗盡之矽晶片在絕緣體上(Partially Depleted Silicon-On-Insulator (PDSOI))、金氧半場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor(MOSFET))或常規MOSFET。
第8B圖為本發明實施例之標準商業化FPGA IC晶片的佈局上視圖，如第8B圖所示，該標準商業化FPGA IC晶片200可包括複數重覆電路矩陣2021排列設置於其中，每一重覆電路矩陣2021可包括複數重覆電路單元2020排列設置成一矩陣於其中。每一重覆電路單元2020可包括第6A圖中的一可編程邏輯單元(LC)2014及/或在第2A圖至第2C圖、第3A圖、第3B圖及第7圖中用於可編程交互連接線的記憶體單元362，該可編程邏輯單元(LC)2014可例如被編程成或配置成為數位訊號處理器(digital-signal processor (DSP))功能、微控制器功能及/或多工器(multipliers)功能。對於標準商業化FPGA IC晶片200，其可編程交互連接線361可耦接二相鄰的重覆電路單元2020及耦接在二相鄰重覆電路單元2020中的重覆電路單元2020。該標準商業化FPGA IC晶片200可包括一密封環2022位在四邊，將重覆電路矩陣2021、其I/O連接埠277及位在第8A圖中各種電路包圍起，及一切痕(scribe line)、切痕或晶片切割區域2023位在其邊界並位在密封環2022周圍。例如，對於標準商業化FPGA IC晶片200，具有超過85%, 90%, 95%或99%的面積(未計算其密封環2022及切割區域，也就是只包括在其密封環2022的一內部邊界2022a中的區域)係使用在其重覆電路矩陣2021；或者，全部或大部分的電晶體係使用在重覆電路矩陣2021。可替代方案，對該標準商業化FPGA IC晶片200，沒有或很少的區域或面積提供用在其控制電路、I/O電路或硬核(hard macros)，例如少於15%, 10%, 5%, 2%或1%的面積(未計算其密封環2022及切割區域，也就是只包括在其密封環2022的一內部邊界2022a中的區域)係使用在其控制電路、I/O電路或硬核上；或者，沒有或很少的區域或面積提供用在其控制電路、I/O電路或硬核上，例如少於全部電晶體的15%, 10%, 5%, 2%或1%的數量使用在其控制電路、I/O電路或硬核上。
標準商業化FPGA IC晶片200可具有標準共同的特徵、數量或規格：(1)常規重複邏輯陣列的可編程邏輯陣列或段的數量可以等於或大於2、4、8、10或16，其中常規重複邏輯陣列可包括其數量等於或大於128K, 512K, 1M, 4M, 8M, 16M, 32M或80M如第6A圖至第6D圖中的可編程邏輯區塊或元件201；(2)常規記憶體矩陣的記憶體區(memory banks)數量可等於或大於2、4、8、10或16個，其中常規重複邏輯陣列可包括等於或大於1M, 10M, 50M, 100M, 200M或500M位元的記憶體單元；(3)資料輸入至每一可編程邏輯區塊或元件201的數量可大於或等於4, 8, 16, 32, 64, 128或256個：(4)其施加電壓可介於0.1V與1.5V之間, 介於0.1V與1.0V之間, 介於0.1V與0.7V之間或介於0.1V與0.5V之間；及(4)如第8A圖中的I/O連接墊372可按照佈局、位置、數量和功能來排列設置。
專用編程交互連接線(Dedicated Programmable Interconnection (DPI)) IC晶片的規格說明
第9圖係為根據本申請案之實施例所繪示之專用於可編程交互連接(dedicated programmable-interconnection, DPI)之積體電路(IC)晶片之上視圖。
請參見第9圖，專用於可編程交互連接(DPI)之積體電路(IC)晶片410包括：(1)多個記憶體矩陣區塊423，係以陣列的方式排列於其中間區域，其中每一記憶體矩陣區塊423可包括如第3A圖、第3B圖及第7圖中的複數記憶體單元362排列設置成一矩陣；(2)多組的交叉點開關379，如第3A圖、第3B圖及第7圖所描述之內容，其中每一組係在記憶體矩陣區塊423其中一個的周圍環繞成一環或多環的樣式，其中在其中之一記憶體區塊423中的每一記憶體單元362用以被編程為控制在該其中之一記憶體區塊423周圍的交叉點開關379； (4)複數晶片內交互連接線，包括如第3A圖、第3B圖及第7圖中的可編程交互連接線361，及複數不可編程之交互連接線364，其可被其記憶體單元362編程用於交互連接線；以及(6)多個小型I/O電路203，如第5B圖所描述之內容，其中每一個的輸出S_Data_in係由具有與如第3A圖、第3B圖及第7圖所繪示之交叉點開關379之節點N23-N26其中一個的一資料輸入相關聯的小型接收器375經由可編程交互連接線361其中一條(或多條)提供，及由具有與如第3A圖、第3B圖及第7圖所繪示之交叉點開關379之節點N23-N26其中一個的一資料輸出相關聯的小型驅動器374經由可編程交互連接線361其中一條(或多條)提供。
如第9圖所示，每一個的記憶體單元362可參考第1A圖及第1B圖中的一記憶體單元446，該DPIIC晶片410可提供如第3A圖及第3B圖所示的其第一型或第二型的交叉點開關379的第一類型的通過/不通過開關258(靠近在其中之一記憶體矩陣區塊423)， 每一DPIIC410的其記憶體矩陣區塊423的每一個其記憶體單元362(即配置編程記憶體(configuration-programming-memory, CPM)單元)的其中之一個之一資料輸出(即CPM資料)相關聯的資料輸入SC-3(如第2A圖所示)，其可參考至如第1A圖及第1B圖中所示記憶體單元446的資料輸出Out1及Out2的其中之一。或者，該DPIIC晶片410可提供如第3A圖及第3B圖所示的其第一型或第二型的交叉點開關379的第三類型的通過/不通過開關258(靠近在其中之一個記憶體矩陣區塊423)，每一DPIIC410具有其記憶體矩陣區塊423的每一個其記憶體單元362(即配置編程記憶體(configuration-programming-memory, CPM)單元)的其中之一個之一資料輸出(即CPM資料)相關聯的資料輸入SC-5及SC-6(如第2C圖所示)，其可參考至如第1A圖及第1B圖中所示記憶體單元446的資料輸出Out1及Out2的其中之一。或者， DPIIC晶片410可提供如第7圖所示的其第三型的交叉點開關379的多工器211(靠近在其中之一個記憶體矩陣區塊423)，每一DPIIC410具有其記憶體矩陣區塊423中的每一個其記憶體單元362(即配置編程記憶體(configuration-programming-memory, CPM)單元)的其中之一個之一資料輸出(即CPM資料)相關聯的，用於多工器211的每一個之第一輸入資料組的複數資料輸入之第一組輸入點，其可參考至如第1A圖及第1B圖中所示記憶體單元446的資料輸出Out1及Out2的其中之一。
請參見第9圖，DPIIC晶片410包括多條晶片內交互連接線(未繪示)，其中每一條晶片內交互連接線可以在相鄰兩個記憶體矩陣區塊423之間的上方空間延伸且耦接例如第3A圖、第3B圖及第7圖中的其中之一交叉點開關379的節點N23至節點N26的其中之一，其中晶片內交互連接線可以是如第3A圖、第3B圖及第7圖所描述之可編程交互連接線361。DPIIC晶片410之如第5B圖所描述之小型I/O電路203其具有資料輸出S_Data_in的小型接收器375可經由一條(或多條)可編程交互連接線361通過及提供具有第一資料輸入S_Enable的小型驅動器374經由另一條(或多條)可編程交互連接線361通過，及經由另外另一條(或多條)可編程交互連接線通過該第二資料輸入S_Data_out。
請參見第9圖，DPIIC晶片410可以包括多個金屬(I/O)接墊372，如第3B圖所描述的內容，其每一個係垂直地設在其中一小型I/O電路203上方，並連接該其中一小型I/O電路203之節點381。該DPIIC晶片410在第一時脈週期時，來自如第3A圖、第3B圖及第7圖所繪示之交叉點開關379之節點N23-N26其中之一的資料，其係與其小型I/O電路203的其中之一個的小型驅動器374之第二資料輸入S_Data_out相關聯且經由其第一組記憶體單元362通過一條(或多條)可編程交互連接線361進行編程，該其中一小型I/O電路203之小型驅動器374可以放大或通過小型I/O電路203的其中之一個的小型驅動器374之第二資料輸入S_Data_out作為小型I/O電路203的其中之一個的小型驅動器374之資料輸出，以傳輸至其I/O連接墊372的其中之一個，該I/O連接墊372垂直地位在該其中一小型I/O電路203之上方的金屬(I/O)接墊372以傳送至DPIIC晶片410之外部的電路。在第二時脈週期中，來自DPIIC晶片410之外部的電路之資料，其與該其中一小型I/O電路203之小型接收器375的第二資料輸入相關聯且通過金屬(I/O)接墊372其中之一傳輸，該其中一小型I/O電路203之小型接收器375可以放大或通過其中之一小型I/O電路203之小型接收器375的第二資料輸入，以作為其中之一小型I/O電路203之小型接收器375的資料輸出output S_Data_in，該資料輸出output S_Data與如第3A圖、第3B圖及第7圖所繪示之交叉點開關379之節點N23-N26其中之一相關聯，通過另一條(或多條)可編程交互連接線361經由一第二組其記憶體單元362將另一個(或多個)可編程交互連接線361編程。
請參見第9圖，DPIIC晶片410還包括(1)多個電源接墊205，可以經由一或多條之不可編程之交互連接線364施加電源供應電壓Vcc至如第3A圖、第3B圖及第7圖所描述之用於交叉點開關379之記憶體單元362及/或其交叉點開關379，其中電源供應電壓Vcc可以是介於0.2伏特至2.5伏特之間、介於0.2伏特至2伏特之間、介於0.2伏特至1.5伏特之間、介於0.1伏特至1伏特之間、介於0.2伏特至1伏特之間或是小於或等於2.5伏特、2伏特、1.8伏特、1.5伏特或1伏特；以及(2)多個接地接墊206，可以經由一或多條之不可編程之交互連接線364傳送接地參考電壓Vss至如第3A圖、第3B圖及第7圖所描述之用於交叉點開關379之記憶體單元362及/或其交叉點開關379。
如第9圖所示，DPIIC晶片410更包括如第1A圖中用於資料鎖存或儲存的緩存記憶體(cache memory)之第一型揮發性記憶體單元398。每一揮發性記憶體單元398可包括二開關(或電晶體)449(例如是N型或P型MOS電晶體)用於位元資料傳輸及位元條資料傳輸，及包括二對P型MOS電晶體447及N型MOS電晶體448用於資料鎖存或儲存節點，每一揮揮發性記憶體單元398用作為DPIIC晶片410之緩存記憶體，其二開關(或電晶體)449可執行寫入資料的控制至每一該記憶體單元446中，及讀取儲存在每一記憶體單元446中的資料，該DPIIC晶片410更包括用於從作為緩存記憶體的其揮發性記憶體單元398的記憶體單元446中讀取資料的感應放大器。
如第9圖所示，可以使用例如先進於或等於(或尺寸小於或等於)30nm, 20nm或10 nm的先進半導體技術節點或世代來設計、實現和製造之專用可編程交互連接線(dedicated programmable interconnection (DPI)) IC晶片410的面積介於400 mm2 與9 mm2之間, 介於 225 mm2與9 mm2之間, 介於144 mm2與16 mm2之間, 介於100 mm2與16 mm2之間, 介於75 mm2與16 mm2之間或 介於50 mm2與16 mm2之間，使用先進半導體技術節點或世代所製造之DPI IC晶片410之電晶體或半導體裝置可以是鰭式場效電晶體(FIN Field-Effect-Transistor (FINFET))、矽晶片在絕緣體上(Silicon-On-Insulator (FINFET SOI))、薄膜全耗盡之矽晶片在絕緣體上((FDSOI) MOSFET)、薄膜部分耗盡之矽晶片在絕緣體上(Partially Depleted Silicon-On-Insulator (PDSOI))、金氧半場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor(MOSFET))或常規MOSFET。
標準商業化邏輯驅動器的規格說明
I. 第一型標準商業化邏輯驅動器
第10A圖為本發明實施例第一型標準商業化邏輯驅動器中封裝有各種晶片的上視圖，如第10A圖所示，第一型標準商業化邏輯驅動器300可封裝有矩陣排列之複數處理及/或計算(processing and/or computing (PC)) IC晶片269、一非揮發性記憶體(non-volatile memory (NVM)) IC晶片250、複數第一高速、高頻寬記憶體(high speed, high bandwidth memory (HBM)) IC晶片251-1、一創新特定應用IC電路(innovated application-specific integrated circuit (ASIC))晶片或客戶自有工具IC晶片(Customer-Owned Tooling (COT) IC 晶片)402, 以下簡稱IAC晶片，如第15A圖或第15B圖中的第一記憶體模組159-1及在第18E圖至第18E圖至第18H圖或第20E圖至第20H圖或第20E圖至第20H圖中之複數操作模組190，對於第一型標準商業化邏輯驅動器中之每一操作模組190，在第8A圖及第8B圖中之標準商業化FPGA IC晶片200位在其底部及一第二HBM IC晶片251-2或第15A圖或第15B圖中的第二記憶體模組159-2可設置位在其標準商業化FPGA IC晶片200上方，因此該標準商業化FPGA IC晶片200可與該第二HBM IC晶片251-2或第二記憶體模組159-2之複數第三HBM IC晶片251-3一起操作運行，而用於高速、高頻寬、寬位元寬的平行處理及/或平行計算，標準商業化FPGA IC晶片200與其第二HBM IC晶片251-2之間，或是與第二HBM IC晶片251-2之第三HBM IC晶片251-3之間的資料位元寬度等於或大於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K。
如第10A圖所示，對於第一型標準商業化邏輯驅動器300，其NVM IC晶片250用以以非揮發性的方式儲存該結果值及編程碼，以編程該可編程邏輯單元(LC)2014及在第6A圖至第6D圖、第7圖、第8A圖及第8B圖中每一操作模組190的標準商業化FPGA IC晶片200的交叉點開關379，儲存NVM IC晶片250中的結果值及編程碼可被通過及儲存在每一操作模組190的標準商業化FPGA IC晶片200之記憶體單元490及362中，對於第一型標準商業化邏輯驅動器300，每一PCIC晶片269可以是中央處理器(CPU)晶片、圖像處理器(GPU)晶片、數位訊號處理(DSP)晶片、張量處理器(TPU)晶片或神經處理單元(neural-processing-unit (NPU))晶片，第一HBM IC晶片251-1、第二HBM IC晶片251-2及第三HBM IC晶片251-3的每一個可以是高速、高頻寬、寬位元寬的動態隨機存取記憶體(dynamic-random-access-memory (DRAM))晶片、高速、高頻寬、寬位元寬的動靜態隨機存取記憶體(static-random-access-memory (SRAM))晶片、高速、高頻寬、寬位元寬的NVM晶片、高速、高頻寬、寬位元寬的電阻式隨機存取記憶體(resistive random-access-memory (RRAM))晶片或高速、高頻寬、寬位元寬的磁阻式隨機存取記憶體(magnetoresistive random-access-memory (MRAM))晶片，其中之一PCIC晶片269可與位在其旁邊的其中之一第一型HBM IC晶片251-1一起運作平行進行處理及/或計算，其中之一PCIC晶片269可與位在其旁邊的其中之一第三型HBM IC晶片251-1一起運作平行進行處理及/或計算。
如第10A圖所示，第一型標準商業化邏輯驅動器300可包括複數晶片間交互連接線371，每一晶片間交互連接線371延伸位在二相鄰NVM IC晶片250、PCIC晶片269、第一型HBM IC晶片251-1、操作模組190及第一型記憶體模組159-1之間空間的下方，該第一型標準商業化邏輯驅動器300可包括如第9圖中之複數專用可編程交互連接線(dedicated-programmable-interconnection (DPI))IC 晶片410，其每一DPIIC晶片410分別排列在與其晶片間交互連接線371的垂直束和其晶片間交互連接線371的水平束的交叉處。
如第10A圖所示，對於第一型標準商業化邏輯驅動器300，每一晶片間交互連接線371可以是不可編程交互連接線364用於編程其中之一操作模組190的標準商業化FPGA IC晶片200的其中之一(或多個)記憶體單元362及490或其中之一DPIIC晶片410的其中之一(或多個)記憶體單元362，或可以是可編程交互連接線361用以經由其中之一操作模組190之標準商業化FPGA IC晶片200的其中之一(或多個) 記憶體單元362進行編程或是經由其中之一DPIIC晶片410的其中之一(或多個)記憶體單元362進行編程，其中訊號傳輸可經由以下途徑建立：(1)訊號經由其中之一操作模組190之標準商業化FPGA IC晶片200的其中之一小型輸入/輸出(I/O)電路203傳輸在該晶片間交互連接線371中的其中之一可編程交互連接線361與其中之一操作模組190之標準商業化FPGA IC晶片200的晶片內交互連接線502的其中之一可編程交互連接線361之間，或(2)訊號經由其中之一DPIIC晶片410的其中之一小型輸入/輸出(I/O)電路203傳輸在該晶片間交互連接線371中的其中之一可編程交互連接線361與其中之一DPIIC晶片410的晶片內交互連接線之其中之一可編程交互連接線之間；訊號傳輸可經由以下途徑建立：(1)訊號經由其中之一操作模組190之標準商業化FPGA IC晶片200的其中之一小型輸入/輸出(I/O)電路203傳輸在該晶片間交互連接線371中的其中之一不可編程交互連接線364與其中之一操作模組190之標準商業化FPGA IC晶片200的晶片內交互連接線502的其中之一不可編程交互連接線361之間，或(2)訊號經由其中之一DPIIC晶片410的其中之一小型輸入/輸出(I/O)電路203傳輸在該晶片間交互連接線371中的其中之一不可編程交互連接線361與其中之一DPIIC晶片410的晶片內交互連接線之其中之一不可編程交互連接線之間。對於第一型標準商業化邏輯驅動器300，其NVM IC晶片250用以以非揮發性方式儲存編程碼，用以編程在第7圖及第9圖中的DPIIC晶片410中的交叉點開關379，儲存在NVM IC晶片250內的編程碼可通過及儲存在DPIIC晶片410的記憶體單元362。
如第10A圖所示，對於第一型標準商業化邏輯驅動器300，晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一操作模組190的標準商業化FPGA IC晶片200耦接至全部的DPIIC晶片410；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一操作模組190的標準商業化FPGA IC晶片200耦接至IAC晶片402；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一操作模組190的標準商業化FPGA IC晶片200耦接至NVM IC晶片250；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一操作模組190的標準商業化FPGA IC晶片200耦接至PCIC晶片269；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一操作模組190的標準商業化FPGA IC晶片200耦接至操作模組190旁邊的其中之一第一型HBM IC晶片251-1，以構成操作模組190的標準商業化FPGA IC晶片200與其中之一第一型HBM IC晶片251-1之間的一資料匯流排，該匯流排具有資料位元寬度等於或大於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一操作模組190的標準商業化FPGA IC晶片200耦接至操作模組190旁邊的第一型記憶體模組159-1中的每一第三型HBM IC晶片251-1，以構成操作模組190的標準商業化FPGA IC晶片200與第一型記憶體模組159-1中的每一第三型HBM IC晶片251-1之間的一資料匯流排，該匯流排具有資料位元寬度等於或大於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶片410耦接至IAC晶片402；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶片410耦接至NVM IC晶片250；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶片410耦接至二個PCIC晶片269；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶片410耦接至二個第一型HBM IC晶片251-1；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶片410耦接至第一記憶體模組159-1的全部第三型HBM IC晶片251-3；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶片410耦接至二個第一型HBM IC晶片251-1；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶片410耦接至每一操作模組190的第二型HBM IC晶片251-2；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶片410耦接至每一操作模組190之第二記憶體模組159-2的第三型HBM IC晶片251-3；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶片410耦接至其它的DPIIC晶片410；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一PCIC晶片269耦接至全部第一型HBM IC晶片251-1、第二型HBM IC晶片251-2及第三型HBM IC晶片251-3；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從其中之一PCIC晶片269耦接至PCIC晶片269旁邊的其中之一第一型HBM IC晶片251-1，以構成其中之一PCIC晶片269與其中之一第一型HBM IC晶片251-1之間的一資料匯流排，該匯流排具有資料位元寬度等於或大於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從其中之一PCIC晶片269耦接至PCIC晶片269旁邊的第一記憶體模組159-1的每一第三型HBM IC晶片251-3，以構成其中之一PCIC晶片269與第一記憶體模組159-1的每一第三型HBM IC晶片251-3之間的一資料匯流排，該匯流排具有資料位元寬度等於或大於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一PCIC晶片269耦接至IAC晶片402；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一PCIC晶片269耦接至NVM IC晶片250；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從NVM IC晶片250耦接至IAC晶片402；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從IAC晶片402耦接至全部第一型HBM IC晶片251-1、第二型HBM IC晶片251-2、第三型HBM IC晶片251-3；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從IAC晶片402耦接至第一記憶體模組159-1及/或第二記憶體模組159-2；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從第一型HBM IC晶片251-1、第二型HBM IC晶片251-2、第三型HBM IC晶片251-3耦接至其它的第一型HBM IC晶片251-1、第二型HBM IC晶片251-2、第三型HBM IC晶片251-3；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從其中之一PCIC晶片269至其它的PCIC晶片269。
因此，如第10A圖所示，對於第一型標準商業化邏輯驅動器300，第一個操作模組190的標準商業化FPGA IC晶片200的第一個可編程邏輯單元(LC)2014(如第6A圖所示)，以經由其中之一DPIIC晶片410的其中之一交叉點開關379傳輸第一個可編程邏輯單元(LC)2014之輸出Dout至一第二個操作模組190的標準商業化FPGA IC晶片200之如第6A圖中的第二個可編程邏輯單元(LC)2014的輸入A0-A1中的其中之一個，該第一個可編程邏輯單元(LC)2014的輸出Dout可通過以下路徑傳輸至第二個可編程邏輯單元(LC)2014的輸入A0-A1中的其中之一個，其路徑順序為：(1) 第一個操作模組190的標準商業化FPGA IC晶片200之晶片內交互連接線502之可編程交互連接線361；(2)晶片間交互連接線371中的第一組可編程交互連接線361；(3)其中之一DPIIC晶片410中的晶片內交互連接線371之第一組交互連接線361；(4)其中之一DPIIC晶片410的其中之一該交叉點開關379；(5) 該其中之一DPIIC晶片410的晶片內交互連接線之第二組可編程交互連接線361；(6)該晶片間交互連接線371的一第二組可編程交互連接線361；及(7)第二操作模組190中的標準商業化FPGA IC晶片200之晶片內交互連接線502的可編程交互連接線361。
或者，如第10A圖所示，對於第一型標準商業化邏輯驅動器300，其中之一操作模組190的標準商業化FPGA IC晶片200的第一個可編程邏輯單元(LC)2014(如第6A圖所示)，以經由其中之一DPIIC晶片410的其中之一交叉點開關379傳輸第一個可編程邏輯單元(LC)2014之輸出Dout至該其中之一操作模組190的標準商業化FPGA IC晶片200之如第6A圖中的第二個可編程邏輯單元(LC)2014的輸入A0-A1中的其中之一個，該第一個可編程邏輯單元(LC)2014的輸出Dout可通過以下路徑傳輸至第二個可編程邏輯單元(LC)2014的輸入A0-A1中的其中之一個，其路徑順序為：(1) 該其中之一操作模組190的標準商業化FPGA IC晶片200之晶片內交互連接線502之第一組可編程交互連接線361；(2)晶片間交互連接線371中的第一組可編程交互連接線361；(3)其中之一DPIIC晶片410中的晶片內交互連接線371之第一組交互連接線361；(4)其中之一DPIIC晶片410的其中之一該交叉點開關379；(5) 該其中之一DPIIC晶片410的晶片內交互連接線之第二組可編程交互連接線361；(6)該晶片間交互連接線371的一第二組可編程交互連接線361；及(7)該其中之一操作模組190中的標準商業化FPGA IC晶片200之晶片內交互連接線502的第二組可編程交互連接線361。
如第10A圖所示，第一型標準商業化邏輯驅動器300可包括複數專用控制及輸入/輸出(input/output (I/O))晶片265位在圍繞在NVM IC晶片250、IAC晶片402、PCIC晶片269、第一HBM IC晶片251-1、DPIIC晶片410、第一記憶體模組159-1及操作模組190中心位置四周的週邊區域，對於第一型標準商業化邏輯驅動器300，其晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一操作模組190的標準商業化FPGA IC晶片200耦接至全部的專用控制及I/O晶片265；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一DPIIC晶片410耦接至全部的專用控制及I/O晶片265；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從其NVM IC晶片250耦接至全部的專用控制及I/O晶片265；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從其IAC晶片402耦接至全部的專用控制及I/O晶片265；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一PCIC晶片269耦接至全部的專用控制及I/O晶片265；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一第一HBM IC晶片251-1、第二HBM IC晶片251-2及第三HBM IC晶片251-3耦接至全部的專用控制及I/O晶片265；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一專用控制及I/O晶片265耦接至其它的專用控制及I/O晶片265；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從第一記憶體模組159-1及第二記憶體模組159-2中的每一個耦接至全部的專用控制及I/O晶片265。
如第10A圖所示，對於第一型標準商業化邏輯驅動器300，每一操作模組190的該標準商業化FPGA IC晶片200可參考如第8A圖及第8B圖中的規範說明，及每一DPIIC晶片410可參考至第9圖中的規範說明，其IAC晶片402可包括以包括知識產權(IP)電路，專用(AS)電路、模擬電路、混合模式信號電路、射頻(RF)電路和/或發射器、接收器、收發器等電路，其NVM C晶片250可以是NAND快閃晶片，儲存在NVM IC晶片250中的資料可在第一型標準商業化邏輯驅動器300電源關閉時被保存/持有，或者該NVM IC晶片250可以係非揮發性隨機存取記憶體(Non-Volatile Radom-Access-Memory (NVRAM))IC晶片，該NVRAM可以係鐵電隨機存取記憶體(Ferroelectric RAM (FRAM))、磁阻式隨機存取記憶體(Magnetoresistive RAM (MRAM))或相變化記憶體(Phase-change RAM (PRAM))，其NVM IC晶片250具有大於或等於64Mb、512Mb、1Gb、4Gb、16Gb、64Gb、128Gb、256 Gb或512Gb的標準儲存密度、容量或大小，其中”b”為位元。
如第10A圖所示，對於第一型標準商業化邏輯驅動器300，在每一專用控制和I/O晶片265中的電源供應電壓Vcc可大於或等於1.5V, 2.0V, 2.5V, 3V, 3.5V, 4V或5V(伏特)，而在每一操作模組190中的標準商業化FPGA IC晶片200及用於其DPIIC晶片410的電源供應電壓Vcc可介於0.2V至2.5V之間、介於0.2V至2V之間、介於0.2V至1.5V之間、介於0.1V至1V之間或介於0.2V至1V之間，或小於(或低於)或等於2.5V, 2V, 1.8V, 1.5V 或1V，在每一專用控制和I/O晶片265中的場效應電晶體(Field-Effect-Transistors (FETs))的閘極氧化層(物性)的厚度可厚於(或大於)或等於5nm, 6 nm, 7.5 nm, 10 nm, 12.5 nm或15 nm，而每一標準商業化FPGA IC晶片200及DPIIC晶片410之FETs的閘極氧化層(物性)的厚度可厚於(或大於)或等於4.5 nm, 4 nm, 3 nm或2 nm。
如第10A圖所示，對於第一型標準商業化邏輯驅動器300，每一專用控制及I/O晶片265可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於或大於40nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm的技術。或者DPNVM包括使用先進於或等於、以下或等於30 nm、20 nm或10 nm。此每一專用控制及I/O晶片265可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯驅動器內每一操作模組190中的複數標準商業化FPGA IC晶片及DPIIC晶片410上。使用在每一專用控制及I/O晶片265的電晶體或半導體元件可以是FINFET、FDSOI MOSFET、部分耗盡矽絕緣體MOSFETs或常規的MOSFET。
如第10A圖所示，對於第一型標準商業化邏輯驅動器300，每一PCIC晶片269可使用一先進半導體技術設計用來實現及製造，例如先進於、等於或大於30nm、20 nm或10 nm，或是例如使用28 nm, 22 nm, 16 nm, 14 nm, 12 nm, 10 nm, 7 nm, 5 nm或3 nm等半導體技術來實現及製造，其技術先進於或等於每一操作模組190的標準商業化FPGA IC晶片200及每一DPIIC晶片410的半導體技術，使用在PCIC晶片269的電晶體或半導體元件可以是FINFET、FINFET SOI、FDSOI MOSFET、部分耗盡矽絕緣體MOSFETs或常規的MOSFET。
請參見第10A圖，對於第一型標準商業化邏輯驅動器300，每一專用控制及I/O晶片265可設置具有如第5A圖所揭露之複數個大型I/O電路341及I/O連接墊272，以用於一或多個(2個、3個、4個或多於4個)的通用序列匯流排(USB)連接埠、一或多個IEEE 1394連接埠、一或多個乙太網路連接埠、一或多個HDMI連接埠、一或多個VGA連接埠、一或多個音源連接端或串行連接埠(例如RS-232或通訊(COM)連接埠)、無線收發I/O連接埠及/或藍芽收發器I/O連接埠等。另外，每一個的專用控制及I/O晶片265可以包括如第5A圖中的複數個大型I/O電路341及I/O連接墊272，以用於串行高級技術附件接介面(SATA)連接埠或周邊零件連接介面(PCIe)連接埠，以連結一記憶體驅動器。
II. 第二型標準商業化邏輯驅動器
第10B圖為本發明實施例第二型標準商業化邏輯驅動器中封裝有各種晶片的上視圖，對於由第10A圖和第10B圖中相同元件可以使用相同的標號，在第10B圖中所示的相同元件標號的規格及其形成方法可以參考上述第10A圖中所述的規格及其形成方法。
如第10B圖所示，第二型標準商業化邏輯驅動器300可封裝有上述PCIC晶片269中的複數GPU晶片269a及CPU晶片269b，另外，該第二型標準商業化邏輯驅動器300可封裝有複數第一HBM IC晶片251-1，且每一第一HBM IC晶片251-1位在其中之一GPU晶片269a旁邊，用於與其中之一該GPU晶片269a以高速、高頻寬及高位元寬的通訊/傳輸，該第二型標準商業化邏輯驅動器300更可封裝有如第18E圖至第18H圖或第20E圖至第20H圖中之操作模組190於其中，對於第二型標準商業化邏輯驅動器300中之該操作模組190，在第8A圖及第8B圖中之標準商業化FPGA IC晶片200位在其底部及一第二HBM IC晶片251-2或第15A圖或第15B圖中的第二記憶體模組159-2可設置位在其標準商業化FPGA IC晶片200上方，因此該標準商業化FPGA IC晶片200可與該第二HBM IC晶片251-2或第二記憶體模組159-2之複數第三HBM IC晶片251-3一起操作運行，而用於高速、高頻寬、寬位元寬的平行處理及/或平行計算，標準商業化FPGA IC晶片200與其第二HBM IC晶片251-2之間，或是與第二HBM IC晶片251-2之第三HBM IC晶片251-3之間的資料位元寬度等於或大於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K。
如第10B圖所示，第二型標準商業化邏輯驅動器300更可封裝複數個NVM IC晶片250，用以以非揮發性的方式儲存結果值或編程碼，用以編程可編程邏輯單元(LC 2014)或如第6A圖至第6D圖、第7圖、第8A圖及第8B圖中之每一操作模組190的標準商業化FPGA IC晶片200的交叉點開關379，儲存在NVM IC晶片250中的該結果值及編程碼可被通過及儲存在每一操作模組190的標準商業化FPGA IC晶片200的記憶體單元490及362中，該第二型標準商業化邏輯驅動器300更可封裝有如第15A圖或第15B圖中的一第一記憶體模組159-1，用以被GPU晶片269a、CPU269b的其中之一進行存取，以及位在第一記憶體模組159-1旁的其中之一操作模組190中的標準商業化FPGA IC晶片200用於以高頻寬或高位元寬的方式傳輸訊號。
如第10B圖所示，第二型標準商業化邏輯驅動器300可包括複數晶片間交互連接線371，每一晶片間交互連接線371延伸位在二相鄰NVM IC晶片250、IAC晶片402、GPU晶片269a、CPU晶片269b、第一型HBM IC晶片251-1、操作模組190及第一型記憶體模組159-1之間空間的下方，該第二型標準商業化邏輯驅動器300可包括如第9圖中之複數DPIIC 晶片410，其每一DPIIC晶片410分別排列在與其晶片間交互連接線371的垂直束和其晶片間交互連接線371的水平束的交叉處。
如第10B圖所示，對於第二型標準商業化邏輯驅動器300，每一晶片間交互連接線371可以是不可編程交互連接線364用於編程其中之一操作模組190的標準商業化FPGA IC晶片200的其中之一(或多個)記憶體單元362及490或其中之一DPIIC晶片410的其中之一(或多個)記憶體單元362，或可以是可編程交互連接線361用以經由其中之一操作模組190之標準商業化FPGA IC晶片200的其中之一(或多個) 記憶體單元362進行編程或是經由其中之一DPIIC晶片410的其中之一(或多個)記憶體單元362進行編程，其中訊號傳輸可經由以下途徑建立：(1)訊號經由其中之一操作模組190之標準商業化FPGA IC晶片200的其中之一小型輸入/輸出(I/O)電路203傳輸在該晶片間交互連接線371中的其中之一可編程交互連接線361與其中之一操作模組190之標準商業化FPGA IC晶片200的晶片內交互連接線371的其中之一可編程交互連接線361之間，及(2)訊號經由其中之一DPIIC晶片410的其中之一小型輸入/輸出(I/O)電路203傳輸在該晶片間交互連接線371中的其中之一可編程交互連接線361與其中之一DPIIC晶片410的晶片內交互連接線之其中之一可編程交互連接線361之間；訊號傳輸可經由以下途徑建立：(1)訊號經由其中之一操作模組190之標準商業化FPGA IC晶片200的其中之一小型輸入/輸出(I/O)電路203傳輸在該晶片間交互連接線371中的其中之一不可編程交互連接線364與其中之一操作模組190之標準商業化FPGA IC晶片200的晶片內交互連接線502的其中之一不可編程交互連接線361之間，及(2)訊號經由其中之一DPIIC晶片410的其中之一小型輸入/輸出(I/O)電路203傳輸在該晶片間交互連接線371中的其中之一不可編程交互連接線361與其中之一DPIIC晶片410的晶片內交互連接線之其中之一不可編程交互連接線364之間。對於第二型標準商業化邏輯驅動器300，其NVM IC晶片250用以以非揮發性方式儲存編程碼，用以編程在第7圖及第9圖中的DPIIC晶片410中的交叉點開關379，儲存在NVM IC晶片250內的編程碼可通過及儲存在DPIIC晶片410的記憶體單元362。
如第10B圖所示，對於第二型標準商業化邏輯驅動器300，晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一操作模組190的標準商業化FPGA IC晶片200耦接至全部的DPIIC晶片410；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一操作模組190的標準商業化FPGA IC晶片200耦接至IAC晶片402；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一操作模組190的標準商業化FPGA IC晶片200耦接至全部的NVM IC晶片250；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一操作模組190的標準商業化FPGA IC晶片200耦接至全部的GPU晶片269a；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一操作模組190的標準商業化FPGA IC晶片200耦接至CPU晶片269b；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一操作模組190的標準商業化FPGA IC晶片200耦接至操作模組190之標準商業化FPGA IC晶片200旁邊的其中之一第一型HBM IC晶片251-1，以構成操作模組190的標準商業化FPGA IC晶片200與其中之一第一型HBM IC晶片251-1之間的一資料匯流排，該匯流排具有資料位元寬度等於或大於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一操作模組190的標準商業化FPGA IC晶片200耦接至操作模組190旁邊的第一型記憶體模組159-1中的每一第三型HBM IC晶片251-1，以構成操作模組190的標準商業化FPGA IC晶片200與第一型記憶體模組159-1中的每一第三型HBM IC晶片251-1之間的一資料匯流排，該匯流排具有資料位元寬度等於或大於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一操作模組190的標準商業化FPGA IC晶片200耦接至其它每一操作模組190之標準商業化FPGA IC晶片200；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶片410耦接至IAC晶片402；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶片410耦接至全部的NVM IC晶片250；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶片410耦接至二個全部的GPU晶片269a；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶片410耦接至CPU晶片269b；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶片410耦接至二個第一型HBM IC晶片251-1；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶片410耦接至第一記憶體模組159-1的每一第三型HBM IC晶片251-3；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶片410耦接至二個第一型HBM IC晶片251-1；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶片410耦接至每一操作模組190的第二型HBM IC晶片251-2；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶片410耦接至每一操作模組190之第二記憶體模組159-2的全部的第三型HBM IC晶片251-3；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶片410耦接至其它的DPIIC晶片410；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從CPU晶片269b耦接至全部的GPU晶片269a；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從CPU晶片269b耦接至全部的NVM IC晶片250；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從CPU晶片269b耦接至全部的第一型HBM IC晶片251-1、第二型HBM IC晶片251-2及第三型HBM IC晶片251-3；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從CPU晶片269b耦接至CPU晶片269b旁邊的其中之一第一型HBM IC晶片251-1，以構成CPU晶片269b與其中之一第一型HBM IC晶片251-1之間的一資料匯流排，該匯流排具有資料位元寬度等於或大於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從CPU晶片269b耦接至CPU晶片269b旁邊的第一記憶體模組159-1的每一第三型HBM IC晶片251-3，以構成CPU晶片269b與第一記憶體模組159-1的每一第三型HBM IC晶片251-3之間的一資料匯流排，該匯流排具有資料位元寬度等於或大於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從GPU晶片269a耦接至全部的第一型HBM IC晶片251-1、第二型HBM IC晶片251-2及第三型HBM IC晶片251-3；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從GPU晶片269a耦接至GPU晶片269a旁邊的其中之一第一型HBM IC晶片251-1，以構成GPU晶片269a與其中之一第一型HBM IC晶片251-1之間的一資料匯流排，該匯流排具有資料位元寬度等於或大於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從GPU晶片269a耦接至GPU晶片269a旁邊的第一記憶體模組159-1的每一第三型HBM IC晶片251-3，以構成GPU晶片269a與第一記憶體模組159-1的每一第三型HBM IC晶片251-3之間的一資料匯流排，該匯流排具有資料位元寬度等於或大於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從GPU晶片269a耦接至全部的NVM IC晶片250；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從GPU晶片269a耦接至其它的GPU晶片269a；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一NVM IC晶片250耦接至其IAC晶片402；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從IAC晶片402耦接至全部的第一型HBM IC晶片251-1、第二型HBM IC晶片251-2及第三型HBM IC晶片251-3；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一第一記憶體模組159-1及/或第二記憶體模組159-2耦接至IAC晶片402；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一GPU晶片269a耦接至IAC晶片402；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一CPU晶片269b耦接至IAC晶片402；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一NVM IC晶片250耦接至全部的第一型HBM IC晶片251-1、第二型HBM IC晶片251-2及第三型HBM IC晶片251-3；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一NVM IC晶片250耦接至每一第一記憶體模組159-1及/或第二記憶體模組159-2；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可使每一NVM IC晶片250相互耦接；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可使第一型HBM IC晶片251-1、第二型HBM IC晶片251-2及第三型HBM IC晶片251-3相互耦接。
如第10B圖所示，第二型標準商業化邏輯驅動器300可包括複數專用控制及輸入/輸出(input/output (I/O))晶片265位在圍繞在NVM IC晶片250、IAC晶片402、GPU晶片269a、CPU晶片269b、第一HBM IC晶片251-1、DPIIC晶片410、第一記憶體模組159-1及操作模組190中心位置四周的週邊區域，對於第二型標準商業化邏輯驅動器300，其晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一操作模組190的標準商業化FPGA IC晶片200耦接至全部的專用控制及I/O晶片265；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一DPIIC晶片410耦接至全部的專用控制及I/O晶片265；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從其每一NVM IC晶片250耦接至全部的專用控制及I/O晶片265；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從其IAC晶片402耦接至全部的專用控制及I/O晶片265；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一GPU晶片269a耦接至全部的專用控制及I/O晶片265；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一CPU晶片269b耦接至全部的專用控制及I/O晶片265；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一第一HBM IC晶片251-1、第二HBM IC晶片251-2及第三HBM IC晶片251-3耦接至全部的專用控制及I/O晶片265；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一第一記憶體模組159-1及第二記憶體模組159-2中的每一個耦接至全部的專用控制及I/O晶片265。
如第10B圖所示，對於第二型標準商業化邏輯驅動器300，每一操作模組190的該標準商業化FPGA IC晶片200可參考如第8A圖及第8B圖中的規範說明，及每一DPIIC晶片410可參考至第9圖中的規範說明，其IAC晶片402可包括以包括知識產權(IP)電路，專用(AS)電路、模擬電路、混合模式信號電路、射頻(RF)電路和/或發射器、接收器、收發器等電路，其每一NVM C晶片250可以是NAND快閃晶片，儲存在NVM IC晶片250中的資料可在第二型標準商業化邏輯驅動器300電源關閉時被保存/持有，或者每一該NVM IC晶片250可以係非揮發性隨機存取記憶體(Non-Volatile Radom-Access-Memory (NVRAM))IC晶片，該NVRAM可以係鐵電隨機存取記憶體(Ferroelectric RAM (FRAM))、磁阻式隨機存取記憶體(Magnetoresistive RAM (MRAM))或相變化記憶體(Phase-change RAM (PRAM))，其每一NVM IC晶片250具有大於或等於64Mb、512Mb、1Gb、4Gb、16Gb、64Gb、128Gb、256 Gb或512Gb的標準儲存密度、容量或大小，其中”b”為位元。
III. 第三型標準商業化邏輯驅動器
第10C圖為本發明實施例第三型標準商業化邏輯驅動器中封裝有各種晶片的上視圖，對於由第10A圖至第10C圖中相同元件可以使用相同的標號，在第10C圖中所示的相同元件標號的規格及其形成方法可以參考上述第10A圖及第10B圖中所述的規格及其形成方法。
如第10C圖所示，第三型標準商業化邏輯驅動器300可封裝有上述PCIC晶片269中的複數GPU晶片269a及CPU晶片269b，另外，該第三型標準商業化邏輯驅動器300可封裝有一NVM IC晶片250及排列成矩陣之複數如第18E圖至第18H圖或第20E圖至第20H圖中之操作模組190，其中該NVM IC晶片250被其操作模組190圍繞，對於第三型標準商業化邏輯驅動器300中之該操作模組190，在第8A圖及第8B圖中之標準商業化FPGA IC晶片200位在其底部及一第二HBM IC晶片251-2或第15A圖或第15B圖中的第二記憶體模組159-2可設置位在其標準商業化FPGA IC晶片200上方，因此該標準商業化FPGA IC晶片200可與該第二HBM IC晶片251-2或第二記憶體模組159-2之複數第三HBM IC晶片251-3一起操作運行，而用於高速、高頻寬、寬位元寬的平行處理及/或平行計算，標準商業化FPGA IC晶片200與其第二HBM IC晶片251-2之間，或是與第二HBM IC晶片251-2之第三HBM IC晶片251-3之間的資料位元寬度等於或大於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K。
如第10C圖所示，對於第三型標準商業化邏輯驅動器300，其NVM IC晶片250可用以以非揮發性的方式儲存結果值及編程碼，用以編程可編程邏輯單元(LC 2014)及如第6A圖至第6D圖、第7圖、第8A圖及第8B圖中之每一操作模組190的標準商業化FPGA IC晶片200的交叉點開關379，儲存在NVM IC晶片250中的該結果值及編程碼可被通過及儲存在每一操作模組190的標準商業化FPGA IC晶片200的記憶體單元490及362中。
如第10C圖所示，第三型標準商業化邏輯驅動器300可包括複數晶片間交互連接線371，每一條晶片間交互連接線371可延伸位在二相鄰的操作模組190之間的空間下方，對於第三型標準商業化邏輯驅動器300，每一晶片間交互連接線371可以是不可編程交互連接線364用於編程其中之一操作模組190的標準商業化FPGA IC晶片200的其中之一(或多個)記憶體單元362及490，或可以是可編程交互連接線361用以經由其中之一操作模組190之標準商業化FPGA IC晶片200的其中之一(或多個) 記憶體單元362進行編程，其中訊號傳輸可經由以下途徑建立：(1)訊號經由其中之一操作模組190之標準商業化FPGA IC晶片200的其中之一小型輸入/輸出(I/O)電路203傳輸在該晶片間交互連接線371中的其中之一可編程交互連接線361與其中之一操作模組190之標準商業化FPGA IC晶片200的晶片內交互連接線371的其中之一可編程交互連接線361之間；訊號傳輸可經由以下途徑建立：(1)訊號經由其中之一操作模組190之標準商業化FPGA IC晶片200的其中之一小型輸入/輸出(I/O)電路203傳輸在該晶片間交互連接線371中的其中之一不可編程交互連接線364與其中之一操作模組190之標準商業化FPGA IC晶片200的晶片內交互連接線502的其中之一不可編程交互連接線361之間。
如第10C圖所示，對於第三型標準商業化邏輯驅動器300，晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從其中之一操作模組190的標準商業化FPGA IC晶片200耦接至其它的操作模組190的標準商業化FPGA IC晶片200；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從其中之一操作模組190的標準商業化FPGA IC晶片200耦接至其它操作模組190之第二記憶體模組159-2的全部之第三HBM IC晶片251-3，或耦接至第二HBM IC晶片251-2；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從其中之一操作模組190的第二記憶體模組159-2之每一第三HBM IC晶片251-3耦接至其它操作模組190之第二記憶體模組159-2的全部之第三HBM IC晶片251-3，或耦接至第二HBM IC晶片251-2；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一操作模組190之標準商業化FPGA IC晶片200耦接至NVM IC晶片250；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一操作模組190之第二記憶體模組159-2的全部之第三HBM IC晶片251-3耦接至其NVM IC晶片250。
如第10C圖所示，第三型標準商業化邏輯驅動器300可包括複數專用控制及輸入/輸出(input/output (I/O))晶片265位在圍繞在NVM IC晶片250及操作模組190中心位置四周的週邊區域，對於第三型標準商業化邏輯驅動器300，其晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一操作模組190的標準商業化FPGA IC晶片200耦接至全部的專用控制及I/O晶片265；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一操作模組190的第二記憶體模組159-2之第三HBM IC晶片251-3或第二HBM IC晶片251-2耦接至全部的專用控制及I/O晶片265。
如第10C圖所示，對於第三型標準商業化邏輯驅動器300，每一操作模組190的該標準商業化FPGA IC晶片200可參考如第8A圖及第8B圖中的規範說明，其NVM IC晶片250可以是NAND快閃晶片，儲存在NVM IC晶片250中的資料可在第三型標準商業化邏輯驅動器300電源關閉時被保存/持有，或者每一該NVM IC晶片250可以係非揮發性隨機存取記憶體(Non-Volatile Radom-Access-Memory (NVRAM))IC晶片，該NVRAM可以係鐵電隨機存取記憶體(Ferroelectric RAM (FRAM))、磁阻式隨機存取記憶體(Magnetoresistive RAM (MRAM))或相變化記憶體(Phase-change RAM (PRAM))。
如第10C圖所示，其晶片間交互連接線371的一個(或多個)可編程交互連接線361可耦接每一專用控制及I/O晶片265的一個(或多個)小型I/O電路203至每一操作模組190的標準商業化FPGA IC晶片200的一個(或多個)小型I/O電路203；晶片間交互連接線371的一個(或多個)不可編程交互連接線364可耦接每一專用控制及I/O晶片265的一個(或多個)小型I/O電路203至每一操作模組190的標準商業化FPGA IC晶片200的一個(或多個)小型I/O電路203；晶片間交互連接線371的一個(或多個)可編程交互連接線361可耦接每一操作模組190的標準商業化FPGA IC晶片200的一個(或多個)小型I/O電路203至另一個操作模組190的標準商業化FPGA IC晶片200的一個(或多個)小型I/O電路203；晶片間交互連接線371的一個(或多個)不可編程交互連接線364可耦接每一操作模組190的標準商業化FPGA IC晶片200的一個(或多個)小型I/O電路203至另一其它的操作模組190的標準商業化FPGA IC晶片200的一個(或多個)小型I/O電路203；晶片間交互連接線371的一個(或多個)不可編程交互連接線364可耦接每一操作模組190的專用控制及I/O晶片265的一個(或多個)大型I/O電路341至另一個專用控制及I/O晶片265的一個(或多個)大型I/O電路341，每一專用控制及I/O晶片265的一個(或多個)大型I/O電路341可耦接第三型標準商業化邏輯驅動器300之外的外部電路。
IV. 第四型標準商業化邏輯驅動器
第10D圖為本發明實施例第四型標準商業化邏輯驅動器中封裝有各種晶片的上視圖，對於由第10A圖至第10D圖中相同元件可以使用相同的標號，在第10D圖中所示的相同元件標號的規格及其形成方法可以參考上述第10A圖、第10B圖或第10C圖中所述的規格及其形成方法。在第10C圖及第10圖中的第三型及第四型標準商業化邏輯驅動器300彼此是很相似的，其第四型標準商業化邏輯驅動器300的規格及其形成方法可參考至第三型標準商業化邏輯驅動器300之規格及其形成方法，其中在第10C圖及第10圖中的第三型及第四型標準商業化邏輯驅動器300之間的不同處為第四型標準商業化邏輯驅動器300更包括複數如第9圖中之專用可編程交互連接線IC晶片410，其每一個DPIIC晶片410排列在與其晶片間交互連接線371的垂直束和其晶片間交互連接線371的水平束的交叉處。
如第10A圖所示，對於第四型標準商業化邏輯驅動器300，每一晶片間交互連接線371可以是不可編程交互連接線364用於編程其中之一操作模組190的標準商業化FPGA IC晶片200的其中之一(或多個)記憶體單元362及490或其中之一DPIIC晶片410的其中之一(或多個)記憶體單元362，或可以是可編程交互連接線361用以經由其中之一操作模組190之標準商業化FPGA IC晶片200的其中之一(或多個) 記憶體單元362進行編程或是經由其中之一DPIIC晶片410的其中之一(或多個)記憶體單元362進行編程，其中訊號傳輸更可經由以下途徑建立：訊號經由其中之一DPIIC晶片410的其中之一小型輸入/輸出(I/O)電路203傳輸在該晶片間交互連接線371中的其中之一可編程交互連接線361與其中之一DPIIC晶片410的晶片內交互連接線中的其中之一可編程交互連接線之間；訊號傳輸更可經由以下途徑建立：訊號經由其中之一DPIIC晶片410的其中之一小型輸入/輸出(I/O)電路203傳輸在該晶片間交互連接線371中的其中之一不可編程交互連接線364與其中之一DPIIC晶片410的晶片內交互連接線中的其中之一不可編程交互連接線364之間。對於第四型標準商業化邏輯驅動器300，其NVM IC晶片250用以以非揮發性方式儲存編程碼，用以編程在第7圖及第9圖中的DPIIC晶片410中的交叉點開關379，儲存在NVM IC晶片250內的編程碼可通過及儲存在DPIIC晶片410的記憶體單元362。
如第10D圖所示，對於第四型標準商業化邏輯驅動器300，其晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一操作模組190的標準商業化FPGA IC晶片200耦接至DPIIC晶片410；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一DPIIC晶片410耦接至NVM IC晶片250；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一DPIIC晶片410耦接至每一操作模組190的第二記憶體模組159-2之第三HBM IC晶片251-3或第二HBM IC晶片251-2；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一DPIIC晶片410耦接至全部的專用控制及I/O晶片265。
如第10D圖所示，對於第四型標準商業化邏輯驅動器300，每一操作模組190的該標準商業化FPGA IC晶片200可參考如第8A圖及第8B圖中的規範說明及每一DPIIC晶片410可參考如第9圖中的規範說明，其NVM IC晶片250可以是NAND快閃晶片，儲存在NVM IC晶片250中的資料可在第一型標準商業化邏輯驅動器300電源關閉時被保存/持有，或者每一該NVM IC晶片250可以係非揮發性隨機存取記憶體(Non-Volatile Radom-Access-Memory (NVRAM))IC晶片，該NVRAM可以係鐵電隨機存取記憶體(Ferroelectric RAM (FRAM))、磁阻式隨機存取記憶體(Magnetoresistive RAM (MRAM))或相變化記憶體(Phase-change RAM (PRAM))。
標準商業化邏輯驅動器的交互連接線
第11圖係為根據本申請案之實施例所繪示之在標準商業化邏輯驅動器中交互連接線形式之示意圖。如第11圖所示，二方塊200(或FPGA IC晶片200組合)中的每一個係代表在第10A圖、第10B圖或第10D圖中之第一型、第二型或第四型標準商業化邏輯驅動器300之一個(或多個)操作模組190的標準商業化FPGA IC晶片200的組合， 方塊410可為DPIIC晶片410係代表第10A圖、第10B圖或第10D圖中之第一型、第二型或第四型標準商業化邏輯驅動器300中的DPIIC晶片410的組合；方塊360係代表在第10A圖、第10B圖或第10D圖中之第一型、第二型或第四型標準商業化邏輯驅動器300中的中專用控制及I/O晶片265之組合。
請參見第11圖，對於第10A圖、第10B圖或第10D圖中之第一型、第二型及第四型標準商業化邏輯驅動器300，在該方塊360中之每一個的專用控制及I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至操作模組190中之其中之一的標準商業化FPGA IC晶片200之小型I/O電路203，每一個的專用控制及I/O晶片265之小型I/O電路203可以經由在該方塊360中之一或多條晶片間交互連接線371之可編程交互連接線361耦接至其中之一DPIIC晶片410之小型I/O電路203，在該方塊360中之每一個的專用控制及I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之不可編程交互連接線364耦接至其中之一操作模組190之標準商業化FPGA IC晶片200之小型I/O電路203，每一個的專用控制及I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之不可編程交互連接線364耦接至全部的DPIIC晶片410之小型I/O電路203，在該方塊360中之每一個的專用控制及I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之不可編程交互連接線364耦接至DPIIC晶片410的其中之一個的小型I/O電路203。
請參見第第11圖，對於第10A圖、第10B圖或第10D圖中中之該第一型、第二型及第四型標準商業化邏輯驅動器300，一或多條晶片間交互連接線371之可編程交互連接線361可耦接每一DPIC晶片410的小型I/O電路203至其中之一操作模組190之標準商業化FPGA IC晶片200的其中之一的小型I/O電路203，一或多條晶片間交互連接線371之可編程交互連接線361可耦接每一DPIC晶片410的小型I/O電路203至另一DPIC晶片410的小型I/O電路203。晶片間交互連接線371之一條(或多條)不可編程交互連接線364可耦接至每一該DPIIC晶片410之一個(或多個) 小型I/O電路203至其中之一操作模組190之標準商業化FPGA IC晶片200的其中之一的小型I/O電路203；晶片間交互連接線371之一條(或多條)不可編程交互連接線364可耦接至每一該DPIIC晶片410之一個(或多個)小型I/O電路203至另一DPIIC晶片410之一個(或多個)小型I/O電路203。
請參見第11圖，對於第10A圖、第10B圖或第10D圖中之該第一型、第二型及第四型標準商業化邏輯驅動器300，每一個操作模組190之標準商業化FPGA IC 晶片200之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至另外的操作模組190之標準商業化FPGA IC 晶片200之小型I/O電路203，每一個操作模組190之的標準商業化FPGA IC 晶片200之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之不可編程交互連接線364耦接至另外的操作模組190之標準商業化FPGA IC 晶片200之小型I/O電路203。
請參見第11圖，對於第10A圖、第10B圖或第10D圖中之該第一型、第二型及第四型標準商業化邏輯驅動器300，該晶片間交互連接線371的一個(或多個)不可編程交互連接線364可耦接在方塊360中的每一專用控制及I/O晶片265之一個(或多個)大型I/O電路341至另一專用控制及I/O晶片265之一個(或多個)大型I/O電路341，在方塊360中的每一專用控制及I/O晶片265之一個(或多個)大型I/O電路341可耦接至該第一型、第二型及第四型標準商業化邏輯驅動器300之外的外部電路271。
(1)用於操作的交互連接線
如第11圖所示，對於第10A圖、第10B圖或第10D圖中之第一型、第二型及第四型標準商業化邏輯驅動器300，每一操作模組190之該標準商業化FPGA IC晶片200可經由其晶片內交互連接線502的一或多條不可編程交互連接線364從其非揮發性記憶體IC晶片250中重新加載該結果值或第一個編程碼至每一操作模組190之標準商業化FPGA IC晶片200的記憶體單元490中，因而該結果值或第一編程碼可被儲存或鎖在用於編程如第6A圖至第6D圖、第8A圖及第8B圖中每一該操作模組190之標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014的其中之一記憶體單元490。每一該操作模組190之標準商業化FPGA IC晶片200可經由其晶片內交互連接線502的一或多條不可編程交互連接線364從非揮發性記憶體IC晶片250中重新加載該第二個編程碼至每一該操作模組190之標準商業化FPGA IC晶片200之記憶體單元362，以編程如第2A圖至第2C圖、第3A圖、第3B圖、第7圖、第8A圖及第8B圖中所示的每一該操作模組190之標準商業化FPGA IC晶片200之通過/不通過開關258或交叉點開關379，每一該DPIIC晶片410可從其非揮發性記憶體IC晶片250中重新加載該第三個編程碼至每一該DPIIC晶片410的記憶體單元362，因此該第三編程碼可被儲存或鎖在用於編程如第2A圖至第2C圖、第3A圖、第3B圖、第7圖及第9圖中DPIIC晶片410的通過/不通過開關258或交叉點開關379的記憶體單元362。
因此，請參見第11圖，在一實施例中，在第10A圖、第10B圖或第10D圖中之第一型、第二型及第四型標準商業化邏輯驅動器300的其中之一個的專用控制及I/O晶片265之大型I/O電路341可以驅動來自第一型、第二型及第四型標準商業化邏輯驅動器300之外的外部電路271之資料至其小型I/O電路203，該其中之一個的專用控制及I/O晶片265之小型I/O電路203可以驅動該資料經由第一型、第二型及第四型標準商業化邏輯驅動器300中的一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至第一型、第二型及第四型標準商業化邏輯驅動器300的其中之一個的DPIIC晶片410之第一個的小型I/O電路203。針對該其中之一個的DPIIC晶片410，其第一個的小型I/O電路203可以驅動該資料經由其晶片內交互連接線之第一個的可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該資料由其晶片內交互連接線之第一個的可編程交互連接線361通過至其晶片內交互連接線之第二個的可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該資料經由第一型、第二型及第四型標準商業化邏輯驅動器300的一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至第一型、第二型及第四型標準商業化邏輯驅動器300的其中之一個的標準商業化FPGA IC 晶片200之小型I/O電路203。針對該其中之一個操作模組190的標準商業化FPGA IC 晶片200，其小型I/O電路203可以驅動該資料經由如第2A圖至第2C圖、第3A圖、第3B圖、第7圖、第8A圖及第8B圖所繪示之其晶片內交互連接線502之第一組之可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可將該資料經由其晶片內交互連接線502之第一組之可編程交互連接線361通過至其晶片內交互連接線502之第二組之可編程交互連接線361進行傳送，以與其可編程邏輯單元(LC)2014(如第6A圖至第6D圖及第8A圖及第8B圖中所示)的其中之一個之輸入資料組(例如是A0及A1)的一資料輸入相關聯。
請參見第11圖，在另一實施例中，第一型、第二型及第四型標準商業化邏輯驅動器300中的第一個操作模組190之標準商業化FPGA IC 晶片200之可編程邏輯單元(LC)2014(如第6A圖至第6D圖及第8A圖及第8B圖所示)具有資料輸出(例如是第6A圖中的輸出Dout)，以通過其晶片內交互連接線502之第一組之可編程交互連接線361可以傳送至其交叉點開關379，其交叉點開關379可通過與其中之一可編程邏輯單元(LC)2014相關聯的其中之一的該資料輸出(例如是Dout)，經由其晶片內交互連接線502之第一組之可編程交互連接線361通過至其晶片內交互連接線502之第二組之可編程交互連接線361進行傳送，以傳送至其小型I/O電路203，其小型I/O電路203可以驅動該資料輸出經由第一型、第二型及第四型標準商業化邏輯驅動器300中的一或多條之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361，傳輸至第一型、第二型及第四型標準商業化邏輯驅動器300中的其中之一DPIIC晶片410的該小型I/O電路203的第一個，針對該其中之一個的DPIIC晶片410，其第一個的小型I/O電路203可以驅動該資料輸出經由其晶片內交互連接線之第一組之可編程交互連接線361傳送至其交叉點開關379的其中之一個，其交叉點開關379可以將該資料輸出經由其晶片內交互連接線之第一組之可編程交互連接線361通過至其晶片內交互連接線之第二組之可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該資料輸出經由第一型、第二型及第四型標準商業化邏輯驅動器300的一或多條之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至第一型、第二型及第四型標準商業化邏輯驅動器300之第二個操作模組190的標準商業化FPGA IC 晶片200之小型I/O電路203。針對第二個操作模組190的標準商業化FPGA IC 晶片200，其小型I/O電路203可以驅動該資料輸出經由晶片內交互連接線502之第一組之可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將其中之一該編程邏輯單元(LC)2014的資料輸出經由其晶片內交互連接線502之第一組之可編程交互連接線361及通過至其晶片內交互連接線502之第二組之可編程交互連接線361進行傳送，以與其可編程邏輯單元(LC)2014(如第6至第6D圖中所示)的其中之一個之輸入資料組(例如是第6A圖中的A0及A1)的一資料輸入相關聯。
請參見第11圖，在另一實施例中，第一型、第二型及第四型標準商業化邏輯驅動器300的其中之一之標準商業化FPGA IC 晶片200之可編程邏輯單元(LC)2014 (如第6A圖至第6D圖及第8A圖及第8B圖中所示)具有一資料輸出(例如是第6A圖中的輸出Dout)，以經由其晶片內交互連接線502之第一組之可編程交互連接線361通過傳送至其交叉點開關379，其交叉點開關379可以將與其中之一該編程邏輯單元(LC)2014的相關聯的資料(例如是Dout)輸出經由其晶片內交互連接線502之第一組之可編程交互連接線361通過資料至其晶片內交互連接線502之第二組之可編程交互連接線361進行傳送，以傳送至其小型I/O電路203，其小型I/O電路203可以驅動該資料輸出經由該第一型、第二型及第四型標準商業化邏輯驅動器300的一或多條之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送資料至第一型、第二型及第四型標準商業化邏輯驅動器300的其中之一個的DPIIC晶片410之第一個的小型I/O電路203。針對該其中之一個的DPIIC晶片410，其第一個的小型I/O電路203可以驅動該資料輸出經由其晶片內交互連接線之第一組之可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該資料輸出經由其晶片內交互連接線之第一組之可編程交互連接線361切換至其晶片內交互連接線之第二組之可編程交互連接線361進行資料傳送，以傳送資料至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該資料輸出經由第一型、第二型及第四型標準商業化邏輯驅動器300的一或多條之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至第一型、第二型及第四型標準商業化邏輯驅動器300中的其中之一個的專用控制及I/O晶片265之小型I/O電路203。針對該其中之一個的專用控制及I/O晶片265，其小型I/O電路203可以驅動該資料輸出傳送至其大型I/O電路341，以傳送至位在第一型、第二型及第四型標準商業化邏輯驅動器300之外的外部電路271。
(3) 可存取性
請參見第11圖，第一型、第二型及第四型標準商業化邏輯驅動器300之外部電路271不被允許從在該第一型、第二型及第四型標準商業化邏輯驅動器300中任一NVM IC晶片250及DPIIC晶片410重新加載該結果值及第一、第二及第三編程碼，或者是，第一型、第二型及第四型標準商業化邏輯驅動器300之外部電路271也可被允許從在該第一型、第二型及第四型標準商業化邏輯驅動器300中任一NVM IC晶片250重新加載該結果值及第一、第二及第三編程碼。
依據標準商業化FPGA IC晶片和/或HBM IC晶片的可擴展邏輯結構的資料和控制匯流排
第12圖為本發明實施例中依據一個(或多個)標準商業化FPGA IC晶片和HBM記憶體IC晶片所建構的一可擴展邏輯結構的複數資料匯流排及一個(或多個)標準商業化FPGA IC晶片的複數控制匯流排，參照第12圖，第10A圖至第10C圖中之第一型至第三型標準商業化邏輯驅動器300可以設置有多個控制匯流排416，每個控制匯流排由其晶片間交互連接線371的多個可編程交互連接線361或其晶片間交互連接線371的多個不可編程交互連接線364構成。
例如，在如第8A圖及第8B圖所示的排列設置中，對於第10A圖至第10D圖中之第一型至第四型標準商業化邏輯驅動器300，其控制匯流排416之一可以將其所有的操作模組190之標準商業化FPGA IC晶片200的IS1連接墊231彼此耦接及耦接至其中之一專用控制I/O電路265的另一其中之一小型I/O電路203，其控制匯流排416中的另一個可以將其所有的操作模組190之標準商業化FPGA IC晶片200的IS2連接墊231彼此耦接及耦接至其中之一專用控制I/O電路265的另一其中之一小型I/O電路203。另一個控制匯流排416可以將其所有的操作模組190之標準商業化FPGA IC晶片200的IS3連接墊231彼此耦接及耦接至其中之一專用控制I/O電路265的另一其中之一小型I/O電路203。其控制匯流排416中的另一個可以將其所有的操作模組190之標準商業化FPGA IC晶片200的IS4連接墊231彼此耦接及耦接至其中之一專用控制I/O電路265的另一其中之一小型I/O電路203。其控制匯流排416中的另一個可以將其所有的操作模組190之標準商業化FPGA IC晶片200的OS1連接墊232彼此耦接及耦接至其中之一專用控制I/O電路265的另一其中之一小型I/O電路203。其控制匯流排416中的另一個可以將其所有的操作模組190之標準商業化FPGA IC晶片200的OS2連接墊232彼此耦接及耦接至其中之一專用控制I/O電路265的另一其中之一小型I/O電路203。其控制匯流排416中的另一個可以將其所有的操作模組190之標準商業化FPGA IC晶片200的OS3連接墊232彼此耦接及耦接至其中之一專用控制I/O電路265的另一其中之一小型I/O電路203。其控制匯流排416中的另一個可以將其所有的操作模組190之標準商業化FPGA IC晶片200的OS4連接墊232彼此耦接及耦接至其中之一專用控制I/O電路265的另一其中之一小型I/O電路203，每一控制匯流排416可耦接如第5A圖中之其中之一專用控制I/O電路265的其中之一大型I/O電路341的I/O連接墊272，用於經由其中之一專用控制I/O電路265的另一其中之一小型I/O電路203連接至第一型至第四型標準商業化邏輯驅動器300之外的外部電路。
參照第12圖，在第10A圖至第10D圖中之第一型至第四型標準商業化邏輯驅動器300可以設置有多個晶片致能(CE)線417，每條線由其晶片間交互連接線371的一個(或多個)可編程交互連接線361或一個(或多個)晶片間交互連接線371的不可編程交互連接線364耦接至如第8A圖及第8B圖中的操作模組190之標準商業化FPGA IC晶片200之晶片致能(CE)連接墊209及耦接至耦接至其中之一專用控制I/O電路265的另一其中之一小型I/O電路203，每一晶片致能線417可經由其中之一專用控制I/O電路265的另一其中之一小型I/O電路203耦接在第5A圖中其中之一專用控制I/O電路265的其中之一大型I/O電路341的I/O連接墊272，用於連接至第一型至第四型標準商業化邏輯驅動器300之外的外部電路。
此外，參照第12圖，在第10A圖至第10D圖中之第一型至第四型標準商業化邏輯驅動器300可以設置有一組資料匯流排(data buses)315，以用於可擴展的交互連接線結構中。在這種情況下，對於第10A圖至第10D圖中之第一型至第四型標準商業化邏輯驅動器300中的每一個，其資料匯流排(data buses)315的組/集合中可以包括四個資料匯流排(data buses)子集或資料匯流排(data buses)(例如是315A, 315B, 315C及315D)，每個都耦接至在第8A圖及第8B圖中每一操作模組190的標準商業化FPGA IC晶片200之該I/O連接埠377(即I/O Port 1, I/O Port 2, I/O Port 3 及I/O Port 4)的小型I/O電路203，或者耦接至每一第一HBM IC晶片251-1的其中之一I/O連接埠之小型I/O電路203及耦接至其中之一專用控制I/O電路265的之一組小型I/O電路203，也就是其資料匯流排315A耦接至及與每一操作模組190的標準商業化FPGA IC晶片200之該I/O連接埠377(即I/O Port 1)的小型I/O電路203相關聯，或是與第一記憶體模組159-1的每一第一HBM IC晶片251-1或每一第三HBM IC晶片251-3的第一個I/O連接埠的小型I/O電路203相關聯及耦接至其中之一專用控制及I/O電路265的第一組小型I/O電路203相關聯；其資料匯流排(data buses)315B耦接至及與每一操作模組190的標準商業化FPGA IC晶片200之該I/O連接埠377(即I/O Port 2)的小型I/O電路203相關聯，及或者與每一第一HBM IC晶片251-1的第二I/O連接埠之小型I/O電路203相關聯，或與第一記憶體模組159-1之每一第一HBM IC晶片251-1或每一第三HBM IC晶片251-3的第二I/O連接埠之小型I/O電路203相關聯；及耦接至其中之一專用控制及I/O電路265的第二組小型I/O電路203；資料匯流排315C耦接至及與每一操作模組190的標準商業化FPGA IC晶片200之該I/O連接埠377(即I/O Port3)的小型I/O電路203相關聯，或是與第一記憶體模組159-1的每一第一HBM IC晶片251-1或每一第三HBM IC晶片251-3的第三個I/O連接埠的小型I/O電路203相關聯及耦接至其中之一專用控制及I/O電路265的第四組小型I/O電路203相關聯；其資料匯流排(data buses)315D耦接至及與每一操作模組190的標準商業化FPGA IC晶片200之該I/O連接埠377(即I/O Port 4)的小型I/O電路203相關聯，及或者與每一第一HBM IC晶片251-1的第四I/O連接埠之小型I/O電路203相關聯，或與第一記憶體模組159-1之每一第一HBM IC晶片251-1或每一第三HBM IC晶片251-3的第二I/O連接埠之小型I/O電路203相關聯；及耦接至其中之一專用控制及I/O電路265的第四組小型I/O電路203；其資料匯流排315A可耦接至如第5A圖中其中之一專用控制及I/O電路265的第一組大型I/O電路341的I/O連接墊272，分別經由其中之一專用控制及I/O電路265的第一組小型I/O電路203連接至第一型至第四型標準商業化邏輯驅動器300之外的外部電路；其資料匯流排315B可耦接至如第5A圖中其中之一專用控制及I/O電路265的第二組大型I/O電路341的I/O連接墊272，分別經由其中之一專用控制及I/O電路265的第二組小型I/O電路203連接至第一型至第四型標準商業化邏輯驅動器300之外的外部電路；其資料匯流排315C可耦接至如第5A圖中其中之一專用控制及I/O電路265的第三組大型I/O電路341的I/O連接墊272，分別經由其中之一專用控制及I/O電路265的第三組小型I/O電路203連接至第一型至第四型標準商業化邏輯驅動器300之外的外部電路；其資料匯流排315D可耦接至如第5A圖中其中之一專用控制及I/O電路265的第四組大型I/O電路341的I/O連接墊272，分別經由其中之一專用控制及I/O電路265的第四組小型I/O電路203連接至第一型至第四型標準商業化邏輯驅動器300之外的外部電路。
四個資料匯流排(例如是315A, 315B, 315C及315D)中的每一個可提供資料傳輸的位元寬度範圍介於4至256，例如是64為一例子，在此案例中，對於第一型至第四型標準商業化邏輯驅動器300，四個資料匯流排(例如是315A, 315B, 315C及315D)中的每一個可由複數資料路徑(64條平行排列)分別耦接至每一操作模組190的標準商業化FPGA IC晶片200之其中之一I/O連接埠377(例如是I/O Port 1, I/O Port 2, I/O Port 3 及I/O Port 4)的I/O連接墊372(64個平行排列)，其中每一資料匯流排(例如是315A, 315B, 315C及315D)的每一資料路徑可由晶片間交互連接線371之複數可編程交互連接線361或是由晶片間交互連接線371之複數不可編程交互連接線364所建構。
此外，參照第12圖，對於水第10A圖至第10D圖中之第一型至第四型標準商業化邏輯驅動器300，其每個資料匯流排(data buses)315可以傳輸用於其每個每一操作模組190的標準商業化FPGA IC晶片200和每個其第一HBM記憶體(HBM)IC晶片251-1的資料(僅一個如第12圖所示)。例如，在一第三時脈週期中，對於第一型至第四型標準商業化邏輯驅動器300，可以根據第一個操作模組190的標準商業化FPGA IC晶片200中的晶片致能連接墊209處的邏輯準位(level)來選擇而啟用，以通過第一個操作模組190的標準商業化FPGA IC晶片200的輸入操作的資料，及第二個操作模組190的標準商業化FPGA IC晶片200可依據第二個操作模組190的標準商業化FPGA IC晶片200中的晶片致能連接墊209處的邏輯準位(level)來選擇而啟用，以通過第二個操作模組190的標準商業化FPGA IC晶片200的輸出操作的資料。如第8A圖及第8B圖所示，對於第一型至第四型標準商業化邏輯驅動器300的每一個的第一個操作模組190之標準商業化FPGA IC晶片200，I/O連接埠(例如為I/O連接埠1)可以從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇，以激活與其輸入選擇(IS)連接墊231(即是IS1、IS2、IS3及IS4連接墊)之邏輯準位相關聯的I/O連接埠377(即I/O連接埠1)的小型I/O電路203之小型接收器375，及使所選擇的I/O連接埠377(即I/O連接埠 1)的小型I/O電路203的小型驅動器禁用，其係依據輸出選擇I/O連接墊232(即是OS1, OS2, OS3及OS4連接墊)的邏輯準位而禁用；對於第一型至第四型標準商業化邏輯驅動器300的每一個的第二個操作模組190之標準商業化FPGA IC晶片200，同一I/O連接埠(例如為I/O連接埠1)可以從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇，以依據其輸出選擇(OS)連接墊228(即OS1、OS2、OS3、OS4連接墊)的邏輯準位來選擇，以啟用其選擇I/O連接埠377(即I/O連接埠1)的小型I/O電路203的小型驅動器374，以及依據其輸入選擇(IS)連接墊231(即是IS1、IS2、IS3及IS4連接墊)的邏輯準位將選擇I/O連接埠377(即I/O連接埠1)的小型I/O電路203的小型接收器375禁用。
進而，在如第8A圖及第8B圖所示的排列設置中，在該第三時脈週期中，對於第一型至第四型標準商業化邏輯驅動器300，其第二個操作模組190之標準商業化FPGA IC晶片200的所選I/O連接埠(例如，I/O連接埠1)，可以具有小的驅動器374來驅動或傳輸與其第二個操作模組190之標準商業化FPGA IC晶片200的一個可編程邏輯單元(LC)2014的資料輸出(例如在第6A圖中的Dout)相關聯的第一資料，例如，將其傳輸到其資料流排315中的第一個匯流排(亦即是315A)，第一個操作模組190之標準商業化FPGA IC晶片200中的選擇I/O連接埠的小型接收器375可接收與第一個操作模組190之標準商業化FPGA IC晶片200中的可編程邏輯單元(LC)2014中的一個輸入資料集(例如在第6A圖中A0及A1)的資料輸入相關聯的第一資料，例如從第一資料匯排315(亦即是315A)接收。資料匯流排(data buses)315的第一個匯流排(即是315A)的複數資料路徑，每一資料路徑耦接第二個操作模組190之標準商業化FPGA IC晶片200中的所選擇I/O埠(即I/O Port 1)的其中之一小型I/O電路203之小型驅動器374至第一個操作模組190之標準商業化FPGA IC晶片200中的選擇I/O埠(即I/O Port 1)的其中之一小型I/O電路203之小型接收器375。
此外，參照第12圖，在第三時脈週期中，對於第10B圖、第10C圖或第10D圖中之第二型、第三型或第四型標準商業化邏輯驅動器300，第三個操作模組190之標準商業化FPGA IC晶片200可以根據在第三個操作模組190之標準商業化FPGA IC晶片200的晶片致能連接墊209處的邏輯準位(level)來選擇啟用，以通過用於第三個操作模組190之標準商業化FPGA IC晶片200輸入操作的資料，在如第8A圖及第8B圖所示的配置中，對於第二型、第三型或第四型標準商業化邏輯驅動器300的第三個操作模組190之標準商業化FPGA IC晶片200，可以從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇I/O連接埠(即I/O連接埠1)，以依據在輸入選擇(IS)接墊231(亦即IS1, IS2, IS3及IS4接墊)處的邏輯值來激活所選擇I/O連接埠377(即I/O連接埠1)的小型I/O電路203的小型接收器375，並且依據位在輸出選擇(OS)接墊232(例如OS1, OS2, OS3及OS4接墊)處的邏輯值來禁止其選擇I/O連接埠377的小型I/O電路203的小型驅動器374。因此，在第8A圖及第8B圖中的排列設置中，在該第三時脈週期時，對於第二型、第三型或第四型標準商業化邏輯驅動器300的第三個操作模組190之標準商業化FPGA IC晶片200中所選擇的I/O連接埠(即I/O連接埠1)的小型接收器375可以從其資料匯流排315中的第一個中接收與第三個操作模組190之標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014的輸入資料集(例如是第6A圖中A0及A1)之一資料輸入相關聯的第一資料，該資料匯流排(data buses)315的第一個(即315A)可具有複數資料路徑，每個資料路徑耦接至第三個操作模組190之標準商業化FPGA IC晶片200所選擇的I/O連接埠(即I/O連接埠1)之其中之一小型I/O電路203的小型接收器375。對於第二型、第三型或第四型標準商業化邏輯驅動器300的其它的操作模組190的其他標準商業化FPGA IC晶片200，耦接至資料匯流排(data buses)315中的第一個匯流排(即315A)的I/O連接埠377(即I/O連接埠1)的每一小型I/O電路203的小型驅動器374及小型接收器375可被禁用和禁止。對於第二型至第四型標準商業化邏輯驅動器300之第三個操作模組190的全部的HBM IC晶片251，耦接至該第二型、第三型或第四型標準商業化邏輯驅動器300的匯流排315中的第一個匯流排(即315A)的其中之一I/O連接埠的每一小型I/O電路203的小型驅動器374及小型接收器375可被禁用和禁止。
如第12圖所示，在第三週期時，對於該第一或第二型標準商業化邏輯驅動器300之每一第一HBM IC晶片251-1，耦接至第一或第二型標準商業化邏輯驅動器300的第一個資料匯流排315(例如315A)其中之一I/O連接埠(第一I/O連接埠)的每一小型I/O電路203的小型驅動器374及小型接收器375可被禁用和禁止。
此外，參照第12圖，在第三時脈週期、在第8A圖及第8B圖中的排列設置中，對於在第10A圖至第10C圖中之第一型至第四型標準商業化邏輯驅動器300的第一個操作模組190之標準商業化FPGA IC晶片200，I/O連接埠例如是I/O連接埠。可以從其I/O連接埠377(例如，I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇I/O連接埠2，以使能I/O連接埠2的小型驅動器374。例如，其所選I/O連接埠377的小型I/O電路203根據其輸出選擇(OS)連接墊232(例如，OS1、OS2、OS3和OS4連接墊)上的邏輯準位(level)，I/O連接埠2禁止其小型I/O電路203的小型接收器375選擇的I/O連接埠377，例如I/O連接埠2，根據其輸入選擇(IS)連接墊231的邏輯準位(level)，例如IS1、IS2、IS3和IS4連接墊；對於第二個操作模組190之標準商業化FPGA IC晶片200，它具有相同的I/O連接埠，例如可以從其I/O連接埠377(例如，I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇I/O連接埠2，以激活I/O連接埠2的小型接收器375。例如，其所選I/O連接埠377的小型I/O電路203 I/O連接埠2，根據其輸入選擇(IS)連接墊231(例如，IS1、IS2、IS3和IS4連接墊)上的邏輯準位(level)，並禁用其小型I/O電路203的小型驅動器374選擇的I/O連接埠377，例如I/O連接埠2，根據其輸出選擇(OS)連接墊232(例如OS1、OS2、OS3和OS4連接墊)上的邏輯準位(level)。進而，在第8A圖及第8B圖中的排列設置中，在該第三時脈週期中，對於第10A圖至第10C圖中第一型至第四型標準商業化邏輯驅動器300中的每一個，其第一個操作模組190之標準商業化FPGA IC晶片200中的第一個的所選I/O連接埠，例如，I/O連接埠2，可以具有小的驅動器374來驅動或傳輸與第一操作模組190之標準商業化FPGA IC晶片200中的其中一該可編程邏輯單元(LC)2014的資料輸出(例如第6A圖中之Dout)相關聯的第二資料，傳輸至其資料匯流排315中的第二個匯流排(即315B)中，第二操作模組190之標準商業化FPGA IC晶片200中所選擇I/O連接埠(即I/O連接埠2)之小型接收器375可從其資料匯流排315的第二個匯流排(即315B)中接收該第二資料，此第二資料與第二操作模組190之標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014之輸入資料集的一資料輸入(例如第6A圖中的A0及A1)相關聯，其資料匯流排315的第二個匯流排(即315B)的每一資料路徑耦接第一操作模組190之標準商業化FPGA IC晶片200之所選擇I/O連接埠(即I/O連接埠2)的其中之一小型I/O電路203的小型驅動器374至第二操作模組190之標準商業化FPGA IC晶片200之所選擇I/O連接埠(即I/O連接埠2)的其中之一小型I/O電路203的小型接收器375中，例如第一個操作模組190之標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014可被編程以執行乘法的邏輯運算。
此外，參照第12圖所示，在第四時脈週期時，對於在第10A圖或第10B圖中之第一型或第二型標準商業化邏輯驅動器300，第一操作模組190之標準商業化FPGA IC晶片200可根據在第一操作模組190之標準商業化FPGA IC晶片200中的晶片致能連接墊209處的邏輯準位(level)來選擇啟用以傳輸用於第一操作模組190之標準商業化FPGA IC晶片200之該輸入操作的資料。在如第8A圖及第8B圖所示的配置中，對於第一型或第二型準商業化邏輯驅動器300的第一個操作模組190之標準商業化FPGA IC晶片200，I/O連接埠(例如是I/O連接埠1)可從其I/O連接埠377(例如，I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇I/O連接埠，以激活其所選擇I/O連接埠377(例如I/O連接埠1)中小型I/O電路203的小型接收器375，其中此選擇係依據位在其輸入選擇(IS)接墊231(例如，IS1、IS2、IS3和IS4連接墊)處的邏輯值來選擇，並且依據位在其輸出選擇(OS)接墊232(例如，OS1、OS2、OS3和OS4連接墊)處的邏輯值來禁用其所選擇I/O連接埠377(例如I/O連接埠1)中小型I/O電路203的小型驅動器374。另外，在該第四時脈週期時，對於第一型或第二型標準商業化邏輯驅動器300，第一個第一HBM IC晶片251-1可被選擇啟用，以通過用於第一個第一HBM IC晶片251-1的一輸出操作的資料，對於第一型或第二型標準商業化邏輯驅動器300的第一個第一HBM記憶體(HBM)IC晶片251-1，可以從其I/O連接埠(例如，第一、第二、第三和第四I/O連接埠)中選擇其第一I/O連接埠，以啟用其所選I/O連接埠的小型I/O電路203的小型驅動器374，此選擇例如係根據其I/O連接埠的輸入選擇接墊處的邏輯值(level)來選擇，並且依據位在其連接埠的選擇接墊處的邏輯值來禁止其所選擇的I/O連接埠的小型I/O電路203的小型接收器375。因此，在第8A圖及第8B圖中的排列設置中，在第四時脈週期中，對於第一型或第二型標準商業化邏輯驅動器300，第一個第一HBM IC晶片251中所選擇的I/O連接埠(例如第一I/O連接埠)可以具有小型驅動器374驅動第二資料至其資料匯流排315中的第一個匯流排(例如315A)，及該第一操作模組190之標準商業化FPGA IC晶片200中所選擇的I/O連接埠之小型接收器375可接收與第一操作模組190之標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014之輸入資料集的一資料輸入(例如第6A圖中的A0及A1)相關聯的第三資料，該第三資料例如是來自其資料匯流排315中的第一個匯流排(例如315A)的資料，資料匯流排315中的第一個匯流排(例如315A)的每一資料路徑可耦接第一個第一HBM IC晶片251-1中所選擇I/O連接埠(例如第一I/O連接埠)的其中之一小型I/O電路203的小型驅動器374至第一操作模組190之標準商業化FPGA IC晶片200中所選擇I/O連接埠(例如I/O連接埠1)的其中之一小型I/O電路203的小型接收器375。
此外，參照第12圖，在第四時脈週期中，對於第一型或第二型標準商業化邏輯驅動器300，第二操作模組190之標準商業化FPGA IC晶片200可以根據在第二操作模組190之標準商業化FPGA IC晶片200的晶片致能連接墊209處的邏輯準位(level)來選擇啟用，以通過用於第二操作模組190之標準商業化FPGA IC晶片200輸入操作的資料，在如第8A圖及第8B圖所示的配置中，對於第一型或第二型標準商業化邏輯驅動器300的第二操作模組190之標準商業化FPGA IC晶片200，可以從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇相同I/O連接埠(即I/O連接埠1)，以依據在輸入選擇(IS)接墊231(亦即IS1, IS2, IS3及IS4接墊)處的邏輯值來激活所選擇I/O連接埠377(即I/O連接埠1)的小型I/O電路203的小型接收器375，並且依據位在輸出選擇(OS)接墊232(例如OS1, OS2, OS3及OS4接墊)處的邏輯值來禁止其選擇I/O連接埠377的小型I/O電路203的小型驅動器374。因此，在第8A圖及第8B圖中的排列設置中，在該第四時脈週期時，對於第一型或第二型標準商業化邏輯驅動器300，其第二操作模組190之標準商業化FPGA IC晶片200中所選擇的I/O連接埠(即I/O連接埠1)的小型接收器375可以從其資料匯流排315中的第一個中接收與第二操作模組190之標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014的輸入資料集(例如第6A圖中的A0及A1)之一資料輸入相關聯的第三資料，該資料匯流排(data buses)315的第一個(即315A)可具有複數資料路徑，每個資料路徑耦接至第二操作模組190之標準商業化FPGA IC晶片200所選擇的I/O連接埠(即I/O連接埠1)之其中之一小型I/O電路203的小型接收器375。
如第12圖所示，對於第二型標準商業化邏輯驅動器300的其他操作模組190之標準商業化FPGA IC晶片200，耦接至第二型標準商業化邏輯驅動器300的資料匯流排(data buses)315中的第一個匯流排(即315A)的I/O連接埠377的其中之一(即I/O連接埠1)的每一小型I/O電路203的小型驅動器374及小型接收器375可被禁用和禁止。
如第12圖所示，對於第一型或第二型標準商業化邏輯驅動器300的其它的第一HBM IC晶片251-1，耦接至該第一型或第二型標準商業化邏輯驅動器300的匯流排315中的第一個匯流排(即315A)之的其中之一I/O連接埠的每一小型I/O電路203的小型驅動器374及小型接收器375可被禁用和禁止。
此外，參照第12圖所示，在第五時脈週期時，對於在第10A圖或第10B圖中之第一型或第二型標準商業化邏輯驅動器300，第一操作模組190之標準商業化FPGA IC晶片200可根據在第一操作模組190之標準商業化FPGA IC晶片200中的晶片致能連接墊209處的邏輯準位(level)來選擇啟用以傳輸用於第一操作模組190之準商業化FPGA IC晶片200之該輸出操作的資料。在如第8A圖及第8B圖所示的配置中，對於第一型或第二型標準商業化邏輯驅動器300的第一個操作模組190之標準商業化FPGA IC晶片200，I/O連接埠(例如是I/O連接埠1)可從其I/O連接埠377(例如，I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇I/O連接埠，以依據在其輸出選擇(OS)接墊232(例如OS1, OS2, OS3及OS4接墊)處的邏輯值來啟用選擇I/O連接埠(即I/O連接埠1)的小型I/O電路203之小型驅動器374，及依據位在其輸入選擇(IS)接墊231(例如，IS1、IS2、IS3和IS4連接墊)處的邏輯值來禁止所選擇I/O連接埠377(例如I/O連接埠1)中小型I/O電路203的小型接收器375。另外，在該第五時脈週期時，對於第一型或第二型標準商業化邏輯驅動器300，第一個第一HBM IC晶片251-1可被選擇啟用，以通過用於第一個第一HBM IC晶片251的一輸入操作的資料，對於第一型或第二型標準商業化邏輯驅動器300的第一個第一HBM記憶體(HBM)IC晶片251-1，可以從其I/O連接埠(例如，第一、第二、第三和第四I/O連接埠)中選擇其第一I/O連接埠，以激活其所選I/O連接埠的小型I/O電路203的小型接收器375，此選擇例如係根據其I/O連接埠的選擇輸入接墊處的邏輯值(level)來選擇，並且依據位在其連接埠的選擇接墊處的邏輯值來禁用其所選擇的I/O連接埠的小型I/O電路203的小型驅動器374。因此，在第第8A圖及第8B圖圖中的排列設置中，在第五時脈週期中，對於第一型或第二型標準商業化邏輯驅動器300，第一個第一HBM IC晶片251中所選擇的I/O連接埠(例如第一I/O連接埠) 可以具有小型接收器375接收來自資料匯流排315中的第一個匯流排(例如315A)的第四資料，及該第一操作模組190之標準商業化FPGA IC晶片200中所選擇的I/O連接埠之小型驅動器374可驅動或通過與第一操作模組190之標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014之該資料輸出(如第6A圖中的Dout)相關聯的該第四資料至資料匯流排315中的第一個匯流排(例如315A)，資料匯流排315中的第一個匯流排(例如315A)的每一資料路徑可耦接第一操作模組190之標準商業化FPGA IC晶片200中所選擇I/O連接埠(例如I/O連接埠1)的其中之一小型I/O電路203的小型驅動器374至第一個第一HBM IC晶片251-1中所選擇I/O連接埠(例如第一I/O連接埠)的其中之一小型I/O電路203的小型接收器375。
此外，參照第12圖，在第五時脈週期中，對於在第10A圖至第10B圖中之第一型或第二型標準商業化邏輯驅動器300，第二操作模組190之標準商業化FPGA IC晶片200可以根據在第二操作模組190之標準商業化FPGA IC晶片200的晶片致能連接墊209處的邏輯準位(level)來選擇啟用，以通過用於第二操作模組190之標準商業化FPGA IC晶片200輸入操作的資料，在如第8A圖及第8B圖所示的配置中，對於第一型或第二型標準商業化邏輯驅動器300的第二操作模組190之標準商業化FPGA IC晶片200，可以從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇相同之I/O連接埠(即I/O連接埠1)，以依據在輸入選擇(IS)接墊231(亦即IS1, IS2, IS3及IS4接墊)處的邏輯值來激活所選擇I/O連接埠377(即I/O連接埠1)的小型I/O電路203的小型接收器375，並且依據位在輸出選擇(OS)接墊232(例如OS1, OS2, OS3及OS4接墊)處的邏輯值來禁止其選擇I/O連接埠377的小型I/O電路203的小型驅動器374。因此，在第8A圖及第8B圖中的排列設置中，在該第五時脈週期時，對於第一型或第二型標準商業化邏輯驅動器300，其第二操作模組190之標準商業化FPGA IC晶片200中所選擇的I/O連接埠(即I/O連接埠1)的小型接收器375可以從其資料匯流排315中的第一個中接收與第二操作模組190之標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014的輸入資料集之一資料輸入(例如第6A圖中的A0及A1)相關聯的第四資料，該資料匯流排(data buses)315的第一個(即315A)可具有複數資料路徑，每個資料路徑耦接至第二操作模組190之標準商業化FPGA IC晶片200所選擇的I/O連接埠(即I/O連接埠1)之其中之一小型I/O電路203的小型接收器375。
對於第二型標準商業化邏輯驅動器300的其他操作模組190之標準商業化FPGA IC晶片200，耦接至資料匯流排(data buses)315中的第一個匯流排(即315A)的其中之一I/O連接埠377(即I/O連接埠1)的每一小型I/O電路203的小型驅動器374及小型接收器375可被禁用和禁止。對於第一型至第四型標準商業化邏輯驅動器300的其它的HBM IC晶片251，耦接至該第二型標準商業化邏輯驅動器300的匯流排315中的第一個匯流排(即315A)之他們的I/O連接埠的每一小型I/O電路203的小型驅動器374及小型接收器375可被禁用和禁止。
對於第一型或第二型標準商業化邏輯驅動器300的其它的第一HBM IC晶片251-1，其中之一I/O連接埠的每一小型I/O電路203的小型驅動器374及小型接收器375耦接至第一型或第二型標準商業化邏輯驅動器300的第一個資料匯流排315(即315A)可被禁用和禁止。
另外，參照第12圖所示，在該第六時脈週期時，對於在第10A圖或第10B圖中之第一型或第二型標準商業化邏輯驅動器300，第一個第一HBM IC晶片251-1可被選擇啟用，以通過用於第一個第一HBM IC晶片251-1的一輸入操作的資料，對於第一型或第二型標準商業化邏輯驅動器300的第一個第一HBM記憶體(HBM)IC晶片251-1，可以從其I/O連接埠(例如，第一、第二、第三和第四I/O連接埠)中依據在I/O連接埠輸入選擇接墊處的邏輯值激活所選擇I/O連接埠(即第一I/O連接埠)的小型I/O電路203的小型接收器375，並且依據I/O連接埠選擇輸出接墊處的邏輯值禁用所選擇I/O連接埠(即第一I/O連接埠)的小型I/O電路203的小型驅動器374，另外，在第六時脈週期中，對於第一型或第二型標準商業化邏輯驅動器300，第二個第一HBM IC晶片251-1可被選擇被啟用，以通過用於第二個第一HBM IC晶片251-1的一輸出操作的資料，對於第一型或第二型標準商業化邏輯驅動器300中的第二個第一HBM IC晶片251-1，可從其I/O連接埠(第一、第二、第三及第四I/O連接埠)中選擇其第一I/O連接埠，依據位在I/O連接埠輸出選擇接墊的邏輯值來啟用其I/O連接埠選擇接墊(即第一I/O連接埠)的小型I/O電路203的小型驅動器374，並且依據位在I/O連接埠輸入選擇接墊的邏輯值來禁止其I/O連接埠選擇接墊(即第一I/O連接埠)的小型I/O電路203的小型接收器375。因此，在第六時脈週期中，對於第一型或第二型標準商業化邏輯驅動器300，第一個第一HBM IC晶片251-1中所選擇的I/O連接埠(例如第一I/O連接埠) 可以具有小型接收器375接收來自於資料匯流排315中的第一個匯流排(例如315A)傳輸來的第五資料至其匯流排315中的第一個(即315A)，第二HBM IC晶片251中所選擇的I/O連接埠(例如第一I/O連接埠)的小型驅動器374驅動該第四資料傳輸至資料匯流排315中的第一個匯流排(例如315A)，資料匯流排315中的第一個匯流排(例如315A)的每一資料路徑可耦接第二個第一HBM IC晶片251-1中所選擇I/O連接埠(例如第一I/O連接埠)的其中之一小型I/O電路203的小型驅動器374至第一個第一HBM IC晶片251-1中所選擇I/O連接埠(例如第一I/O連接埠)的其中之一小型I/O電路203的小型接收器375。對於第一型或第二型標準商業化邏輯驅動器300中操作模組190之的標準商業化FPGA IC晶片200，其中之一I/O連接埠377(即I/O連接埠1)的每一小型I/O電路203中的小型驅動器374及小型接收器375耦接至其資料匯流排315的第一匯流排(即315A)以執行啟用或禁用。
在標準商業化FPGA IC晶片中編程及操作之架構
第13圖為本發明實施例在一標準商業化FPGA IC晶片內進行編程及操作之演算法方塊示意圖，如第13圖所示，在第10A圖至第10D圖中所繪示的第一型至第四型標準商業化邏輯驅動器300中之每一NVM IC晶片250可包括三個非揮發性記憶體方塊，每一非揮發性記憶體方塊由複數非揮發性記憶體單元排列成矩陣所構成，該NVM IC晶片250的三個非揮發性記憶體方塊中的第一個非揮發性記憶體方塊中的非揮發性記憶體單元(亦即是配置編程記憶體(configuration programming memory, CPM))單元用以儲存或保留配置編程記憶體(configuration programming memory (CPM))資料，此CPM資料包括如第6A圖至第6D圖中每一操作模組190之標準商業化FPGA IC晶片200的查找表(LUT)210中之原始結果值或編程碼，及儲存如第3A圖、第3B圖及第7圖中每一DPIIC晶片410中及每一操作模組190的標準商業化FPGA IC晶片200之用於交叉點開關379的原始編程碼；每一該NVM IC晶片250的三個非揮發性記憶體方塊中的第二個非揮發性記憶體方塊中的非揮發性記憶體單元(亦即是配置編程記憶體(configuration programming memory, CPM))單元用以儲存及保留CPM資料，其CPM資料包括如第6A圖至第6D圖中每一操作模組190之標準商業化FPGA IC晶片200的LUT 210的”立即-預先自我配置結果值(immediately-previously self-configured resulting values)或編程碼”及儲存如第3A圖、第3B圖及第7圖中每一DPIIC晶片410中及每一操作模組190的標準商業化FPGA IC晶片200之用於交叉點開關379的立即-預先自我配置編程碼；每一該NVM IC晶片250的三個非揮發性記憶體方塊中的第一個非揮發性記憶體方塊中的非揮發性記憶體單元(亦即是配置編程記憶體(configuration programming memory, CPM))單元用以儲存及保留CPM資料，此CPM資料包括如第6A圖至第6D圖中每一操作模組190的標準商業化FPGA IC晶片200之查找表(LUT)210中之”立即-現有自我配置結果值(immediately-currently self-configured resulting values)或編程碼”或用於第3A圖、第3B圖或第7圖中每一DPIIC晶片410中及每一操作模組190的標準商業化FPGA IC晶片200之交叉點開關379的立即-現有自我配置編程碼。
如第13圖所示，在第10A圖至第10D圖中第一型至第四型標準商業化邏輯驅動器300，儲存在每一NVM IC晶片250中的三個非揮發性記憶體方塊的其中之一個中之該LUT 210中的該立即-預先自我配置結果值或編程碼、立即-現有自我配置結果值或編程碼及用於交叉點開關379的原始編程碼、立即-預先自我配置編程碼或立即-現有自我配置編程碼可經由第5B圖中每一操作模組190之標準商業化FPGA IC晶片200的複數小型I/O電路203傳輸通過及儲存至如第6A圖至第6D圖中每一操作模組190之標準商業化FPGA IC晶片200的可編程邏輯單元(LC)2014的記憶體單元490(亦即是配置可編程記憶體(CPM)單元)及傳輸通過至如第3A圖、第3B圖及第7圖中的每一操作模組190之標準商業化FPGA IC晶片200的交叉點開關379的記憶體單元362(亦即是配置編程單元362)，其中該複數小型I/O電路203係定義在每一操作模組190之標準商業化FPGA IC晶片200的一I/O緩衝區塊469中，因此，每一操作模組190之標準商業化FPGA IC晶片200的可編程邏輯單元(LC)2014可經由該LUT 210中的該原始立即-預先自我配置結果值或編程碼或現有自我配置結果值或編程碼被編程，及每一操作模組190之標準商業化FPGA IC晶片200的交叉點開關379可經由原始編程碼、立即-預先自我配置編程碼或現有自我配置編程碼被編程。
如第13圖所示，對於在第10A圖至第10D圖中的第一型至第四型標準商業化邏輯驅動器300，每一操作模組190之標準商業化FPGA IC晶片200之外部電路475的複數第一資料資訊記憶體(data information memory (DIM))單元(例如是第二型標準商業化邏輯驅動器300的第一HBM IC晶片251-1、第二HBM IC晶片251-2及第三HBM IC晶片251-3的其中之一SRAM單元或DRAM單元)可傳輸(或通過)與其中之一標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014的多工器211中的第一輸入資料組(集)(例如是如第4圖及第6A圖中之A0及A1)相關聯的一資料資訊記憶體(DIM)資料組，其中係經由在第5B圖中每一操作模組190之標準商業化FPGA IC晶片200的第一個小型I/O電路203進行傳輸，每一操作模組190之標準商業化FPGA IC晶片200的該小型I/O電路203係定義在每一操作模組190之標準商業化FPGA IC晶片200的一I/O緩衝區塊471中，每一操作模組190之標準商業化FPGA IC晶片200之第一個交叉點開關379可從每一操作模組190之標準商業化FPGA IC晶片200的第一個小型I/O電路203通過第一DIM資料組，該第一DIM資料組與母一操作模組190的標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014之多工器211的第一輸入資料組的資料輸入相關聯，每一操作模組190的標準商業化FPGA IC晶片200之外部電路475的第二DIM單元(例如是第一HBM IC晶片251-1、第二HBM IC晶片251-2及第三HBM IC晶片251-3的其中之一的SRAM或DRAM單元)可經由如第5B圖中每一操作模組190的標準商業化FPGA IC晶片200之一第二個小型I/O電路203接收與每一操作模組190的標準商業化FPGA IC晶片200之其中之一可編程邏輯單元(LC)2014的多工器211之一資料輸出(例如第4圖及第6A圖中的Dout)相關聯的一第二DIM資料組。每一操作模組190的標準商業化FPGA IC晶片200之第二個交叉點開關379可通過與每一操作模組190的標準商業化FPGA IC晶片200之其中之一可編程邏輯單元(LC)2014的多工器211之資料輸出相關聯的第二DIM資料組至每一操作模組190的標準商業化FPGA IC晶片200之第二個小型I/O電路203。
如第13圖所示，對於在第10A圖至第10D圖中之第一型至第四型標準商業化邏輯驅動器300，儲存及保留在第一HBM IC晶片251-1、第二HBM IC晶片251-2及第三HBM IC晶片251-3的其中之一的SRAM單元或DRAM單元(即是DIM單元)之DIM資料組可備份或儲存在其中之一NVM IC晶片中或是備份或儲存在每一第一至第四型標準商業化邏輯驅動器300之外的外部電路中，因此，當每一第一至第四型標準商業化邏輯驅動器300的電源關閉時，被儲存在其中之一NVM IC晶片250中的該DIM資料組可被保存。
在第10A圖至第10D圖中之第一型至第四型標準商業化邏輯驅動器300的每一個標準商業化邏輯驅動器300之每一操作模組190的標準商業化FPGA IC晶片200，用於人工智能(AI）、機器學習或深度學習的重新配置時，其中之一可編程邏輯單元(LC)2014現有的運算操作(current operation)(“現有的邏輯運算操作”例如是AND邏輯操作)的重構(或重新配置)可經由重構(或重新配置)中用於該其中之一可編程邏輯單元(LC)2014中的記憶體單元490中的該結果值或編程碼(亦即是配置編程記憶體(CPM)資料)進行自我重構(或重新配置)至另一邏輯運算操作(例如是NAND操作)，交叉點開關379的現有開關狀態可經由重構(或重新配置)在用於該其中之交叉點開關379的記憶體單元362中的該編程碼(亦即是配置編程記憶體(CPM)資料)進行自我重構(或重新配置)至另一開關狀態。該其中之一可編程邏輯單元(LC)2014中的記憶體單元490中的及該其中之交叉點開關379的記憶體單元362中的該現有自我重配置結果值或編程碼(亦即是配置編程記憶體(CPM)資料)可經由如第5B圖中的複數小型I/O電路203傳輸通過及儲存至第一型至第四型標準商業化邏輯驅動器300的每一個邏輯驅動器300中每一NVM IC晶片250中的三個非揮發記憶體區塊的第三個，其中該小型I/O電路203可定義在其I/O緩衝區塊469中。
因此，如第13圖所示，對於第一型至第四型標準商業化邏輯驅動器300，當將電源啟動時，儲存或保存在該其中之一NVM IC晶片250的三個非揮發記憶體區塊的第三個區塊中之非揮發記憶體單元中之該現有自我配置CPM資料可重新加載至每一操作模組190的標準商業化FPGA IC晶片200的記憶體單元490中，在操作期間，其每一操作模組190的標準商業化FPGA IC晶片200可被重置，以從該其中之一NVM IC晶片250的三個非揮發記憶體區塊的第三個區塊中之第一個或第二個區塊中的非揮發性記憶體單元傳輸通該原始或立即-預先自我配置COM資料至每一操作模組190的標準商業化FPGA IC晶片200的記憶體單元490及362，以儲存在每一操作模組190的標準商業化FPGA IC晶片200的記憶體單元490及362中。
半導體晶片的製程說明
第一型半導體晶片
第14A圖為本發明實施例第一類型半導體晶片的剖面示意圖。如第14A圖所示，此第一類型半導體晶片100包括(1)一半導體基板2，例如是矽基板或矽晶圓、砷化鎵(GaAs)基板、砷化鎵基板、矽鍺(SiGe)基板、矽鍺基板、絕緣層上覆矽基板(SOI)；(2)複數半導體元件4位在半導體基板2上；(3)一第一晶片交互連接線結構(First Interconnection Scheme in, on or of the Chip (FISC))20位在半導體基板2 (或晶片)表面上或含有電晶體層表面上，其中第一交互連接線結構20具有一或複數交互連接線金屬層6及一或複數絕緣介電層12，該交互連接線金屬層6耦接至半導體元件4且位在二層相鄰的絕緣介電層12之間或是該絕緣介電層12位在二層交互連接線金屬層6之間，其中每一交互連接線金屬層6的厚度介於0.1微米至2微米之間；(4)一保護層14位在第一晶片交互連接線結構(FISC) 20上方，其中複數開口14a位在其保護層14內，該些開口14a可對齊其晶片的最頂層之第一交互連接線結構(first interconnection scheme for a chip, FISC)20的複數金屬接墊；(5)第二晶片交互連接線結構(second interconnection scheme for a chip (SISC))29可選擇性地位在保護層14上，該第二晶片交互連接線結構(SISC) 29具有一或複數交互連接線金屬層27及一或複數聚合物層42，其中該聚合物層42位在二層交互連接線金屬層27之間，其中每一交互連接線金屬層27的厚度介於3微米至5微米之間，該交互連接線金屬層27經由在保護層14內的該些開口14a耦接至FISC 20的最頂層交互連接線金屬層6，該聚合物層42可位在最底層的一交互連接線金屬層27的下方或是位在最底層的一交互連接線金屬層27的上方，其中位在最頂層聚合物層42中的該些開口42a可對齊其晶片的最頂層之第二交互連接線結構(second interconnection scheme for a chip (SISC))29的複數金屬接墊，其中SISC 29之每一交互連接線金屬層27的厚度介於3至5微米之間；及 (6)複數微型金屬凸塊或微型金屬柱34在SISC 29的最頂層交互連接線金屬層27上，或者，若半導體晶片100上沒有SISC 29時，該些微型金屬凸塊或微型金屬柱34則位在FISC 20的最頂層交互連接線金屬層6上。
如第14A圖所示，對於第一型半導體晶片100，該半導體元件4可包括一記憶體單元、一邏輯運算電路、一被動元件(例如是一電阻、一電容、一電感或一過濾器或一主動元件，其中主動元件例如是p-通道金屬氧化物半導體(MOS)元件、n-通道MOS元件，半導體元件4可組成用於如第10A圖、第10B圖或第10D圖中所繪示的第一型、第二型或第四型標準商業化邏輯驅動器300之如第1A圖至第5B圖、第7圖及第9圖中用於的交叉點開關379之記憶體單元362及多工器211及用於DPIIC晶片410之小型I/O電路203，半導體元件4可組成用於如第10A圖至第10D圖中所繪示的第一型至第四型標準商業化邏輯驅動器300的每一個驅動器中的電路，例如是如第5A圖至第5B圖中的大型I/O電路341及小型I/O電路203。
如第14A圖所示，對於第一型半導體晶片100，該第一晶片交互連接線結構(FISC) 20的每一交互連接線金屬層6可包括：(1)一銅層24，此銅層24低的部分位在其中之一低的絕緣介電層12的開口內，此絕緣介電層12例如是厚度介於2奈米(nm)至200nm之間的氧化碳矽(SiOC)層，絕緣介電層12高的部分位在其中之一低的絕緣介電層12上且絕緣介電層12高的部分的厚度介於3nm至500nm之間，而且銅層24也位在其中之一高的絕緣介電層12中的開口內；(2)一黏著層18位在該銅層24每一低的部分的側壁及底部上，以及位在該銅層24每一高的部分的側壁及底部上，此黏著層18的材質例如是鈦或氮化鈦且其厚度介於1nm至50nm之間；及(3)一種子層22位在該銅層24與該黏著層18之間，該其中種子層22的材質例如是銅。該銅層24具有一上表面大致上與其中之一高的絕緣介電層12的上表面共平面。該FISC 20的每一交互連接線金屬層6可圖案為金屬線或跡線，其厚度例如介於0.1至2µm之間、介於3nm至1000nm之間或介於10nm至500nm之間，或厚度薄於5nm, 10 nm, 30 nm, 50 nm, 100 nm, 200 nm, 300 nm, 500 nm或1,000 nm，且其寬度例如介於3nm至1000nm之間或介於10nm至500nm之間，或寬度窄於5 nm, 10 nm, 20 nm, 30 nm, 70 nm, 100 nm, 300 nm, 500 nm或1,000 nm。FISC 20的每一絕緣介電層12之厚度例如介於0.1至2µm之間、介於3nm至1000nm之間或介於10nm至500nm之間，或厚度小於5nm, 10 nm, 30 nm, 50 nm, 100 nm, 200 nm, 300 nm, 500 nm或1,000 nm。
如第14A圖所示，對於第一型半導體晶片100，該保護層14包括/包括一氮化矽層、一氮氧化矽(SiON)層或一碳氧化矽(SiCN)層，此保護層14的厚度例如是大於0.3微米(µm)，或是聚合物層的厚度介於1μm至10μm之間，保護層14用於保護半導體元件4及交互連接線金屬層6免於受到來自於外部環境中的水氣或污染，例如是鈉游離粒子。在該保護層14內的每一開口14a的橫向尺寸(由上視圖量測)介於0.5µm至20µm之間。
如第14A圖所示，對於第一型半導體晶片100，該SISC 29的每一交互連接線金屬層27可包括：(1)厚度介於0.3µm至20µm之間的銅層40，此銅層40之低的部分位在其中之一聚合物層42的複數開口內，而銅層40之高的部分位在其中之一聚合物層42上，此銅層40之高的部分的厚度介於0.3µm至20µm之間；(2)厚度介於1nm至50nm之間的一黏著層28a位在每一銅層40之低的部分的側壁及底部及位在每一銅層40之高的部分的底部，其中該黏著層28a的材質例如是鈦或氮化鈦；及(3)材質例如是銅的一種子層28b位在該銅層40與該黏著層28a之間，其中該銅層40之高的部分之側壁未被該黏著層28a覆蓋。該SISC 29的每一交互連接線金屬層27可圖案為金屬線或跡線，其厚度例如介於0.3至20µm之間、介於0.5nm至10µm之間、介於1µm至5µm之間、介於1µm至10µm之間或介於2µm至10µm之間，或厚度大於0.3 µm, 0.5 µm, 0.7 µm, 1 µm, 1.5 µm, 2 µm或3 µm，且其寬度例如介於0.3µm至20µm之間、介於0.5µm至10µm之間、介於1µm至5µm之間、介於1µm至10µm之間或介於2µm至10µm之間，或寬度寬於或等於0.3 µm, 0.5 µm, 0.7 µm, 1 µm, 1.5 µm, 2 µm或3 µm，SISC 29的每一聚合物層42的厚度介於0.3至20µm之間、介於0.5nm至10µm之間、介於1µm至5µm之間或介於1µm至10µm之間，或厚度大於0.3 µm, 0.5 µm, 0.7 µm, 1 µm, 1.5 µm, 2 µm或3 µm。
如第14A圖所示，對於第一型半導體晶片100，每一微型金屬凸塊或微型金屬柱34具有數種型式，如第14A圖所示之第一種型式的微型金屬凸塊或微型金屬柱34可包括：(1)厚度介於1nm至50nm之間且材質為鈦或氮化鈦的一黏著層26a位在SISC 29的最頂層交互連接線金屬層27上，或者，若半導體晶片100上沒有第二晶片交互連接線結構(SISC) 29時，該黏著層26a則會位在FISC 20的最頂層交互連接線金屬層6上；(2)材質例如是銅的一種子層26b位在該黏著層26a上；以及(3)厚度介於1µm至60µm之間的一銅層32位在該種子層26b上。
或者，第二種型式的微型金屬凸塊或微型金屬柱34可包括如上述的該黏著層26a、種子層26b及銅層32，以及更包括一含錫金屬的銲料頂層位在該銅層32上，此銲料層33的材質例如是錫-銀合金且其厚度介於1µm至50µm之間。或者，第三種型式的微型金屬凸塊或微型金屬柱34可以是一種熱壓合凸塊，其包括如上述的該黏著層26a及該種子層26b，另外還包括如第16A圖、第16B圖、第19A圖、第19B圖、第26A圖及第26B圖所示的一銅層37位在該種子層26b上、及一銲料層38位在該銅層37上，其中該銅層37的厚度t3係介於2微米至20微米之間，例如為3微米，而該銅層37的最大橫向(例如為圓形的直徑)尺寸w3係介於1微米至15微米之間，例如為3微米；該銲料層38係由錫-銀合金、錫-金合金、錫-銅合金、錫-銦合金、銦或錫所構成，且其厚度係介於1微米至15微米之間，例如為2微米，而該銲料層38的最大橫向(例如為圓形的直徑)尺寸係介於1微米至15微米之間，例如為3微米。該些第三種型式的微型金屬凸塊或微型金屬柱34係分別地形成在如第16A圖、第16B圖、第19A圖、第19B圖、第26A圖及第26B圖所示之多個金屬接墊6b上，其中該些金屬接墊6b係由第二晶片交互連接線結構(SISC) 29之最上層的交互連接線金屬層27所構成，當未形成第二晶片交互連接線結構(SISC) 29時，該些金屬接墊6b係由第一晶片交互連接線結構(FISC) 20之最上層的交互連接線金屬層6所構成，每一該些金屬接墊6c的厚度t1係介於1微米至10微米之間，或是介於2微米至10微米之間，而其最大橫向(例如為圓形的直徑)尺寸w1係介於1微米至15微米之間，例如為5微米。二相鄰第三型微型金屬凸塊或微型金屬柱34之間的間距介於3 µm至20 µm之間。
或者，第四型微型金屬凸塊或微型金屬柱34可以是熱壓式接墊，其包括如上述之黏著層26a及種子層26b，及更包括如第19A圖、第19B圖、第24A圖、第24B圖、第26A圖及第26D圖所示的銅層48位在種子層26b上，銅層48之厚度t2介於1µm至10µm之間或介於2µm至10µm之間，其第四型微型金屬凸塊或微型金屬柱34的最大橫向尺寸(例如是圓形中的直徑)w2介於1µm及15µm之間，例如是5µm，且由錫-銀合金、錫-金合金、錫-銅合金、錫-銦合金、銦、錫或金所形成的金屬層(蓋)或銲料層49位在該銅層48上，其金屬層(蓋)或銲料層49厚度介於0.1µm至5µm之間，例如是1µm，二相鄰第四型微型金屬凸塊或微型金屬柱34的間距介於3µm至20µm之間。
2. 第二型半導體晶片
第14B圖為本發明實施例第二型半導體晶片結構之剖面示意圖，如第14B圖所示，第二型半導體晶片與第14A圖中的第一型半導體晶片具有相似的結構，第14A圖與第14B圖中所示的相同圖表示的元件，可以使用相同的元件號碼，第14B圖中所示的元件的規格可以參考第14A圖中所示的元件的規格，其中第一型半導體晶片與第二型半導體晶片的結構不同點在於第二型半導體晶片更包括複數矽穿孔栓塞(through silicon vias (TSV))157位在其半導體基板2中，其中每一TSV 157可經由FISC 20的一個(或多個)交互連接線金屬層6耦接一個(或多個)半導體元件4。
如第14B圖示，第二型半導體晶片100的每一TSV 157可包括(1)位在第二型半導體晶片100之半導體基板2中的一電鍍銅層，其深度例如介於10nm至3000nm之間、介於10nm至1000nm之間或介於10nm至500nm之間，(2)一絕緣介電層153位在該電鍍銅層156的底部及側壁上，該絕緣介電層153例如是熱生成的氧化矽(SiO2)層及/或CVD形成的氮化矽(Si3N4)層，(3)一黏著層154位在電鍍銅層156的底部及側壁上，且位在電鍍銅層156與該絕緣介電層153之間，該黏著層154的材質例如是鈦層或氮化鈦(TiN)層，其厚度介於1nm至50nm之間，及(4)一種子層155(例如是銅層)位在電鍍銅層156的底部及側壁上，且位在電鍍銅層156與該黏著層154之間，該種子層155厚度介於3nm至200nm之間。
3. 第三型半導體晶片
第14C圖為本發明實施例第三型半導體晶片結構之剖面示意圖，如第14B圖所示，第三型半導體晶片與第14A圖中的第一型半導體晶片具有相似的結構，第14A圖與第14C圖中所示的相同圖表示的元件，可以使用相同的元件號碼，第14C圖中所示的元件的規格可以參考第14A圖中所示的元件的規格，其中第一型半導體晶片與第三型半導體晶片的結構不同點在於第三型半導體晶片更包括複數矽穿孔栓塞(through silicon vias (TSV))157位在其半導體基板2中，其中每一TSV 157可經由FISC 20的一個(或多個)交互連接線金屬層6耦接一個(或多個)半導體元件4。
如第14C圖所示，第三型半導體晶片100中的每一TSV 157可包括 (1)位在第三型半導體晶片100之半導體基板2中的一電鍍銅層，其深度例如介於10nm至3000nm之間、介於10nm至1000nm之間或介於10nm至500nm之間，(2)一絕緣介電層153位在該電鍍銅層156的側壁上，該絕緣介電層153例如是熱生成的氧化矽(SiO2)層及/或CVD形成的氮化矽(Si3N4)層，(3)一黏著層154位在電鍍銅層156的側壁上，且位在電鍍銅層156與該絕緣介電層153之間，該黏著層154的材質例如是鈦層或氮化鈦(TiN)層，其厚度介於1nm至50nm之間，及(4)一種子層155(例如是銅層)位在電鍍銅層156的側壁上，且位在電鍍銅層156與該黏著層154之間，該種子層155厚度介於3nm至200nm之間。對於第三型半導體晶片100，每一TSV 157的電鍍銅層156的背部表面與半導體基板的背面共平面，每一TSV 157的絕緣介電層153環繞著黏著層154、種子層155及每一TSV 157的電鍍銅層156，對於第三型半導體晶片100，第三型半導體晶片100更可包括一保護層14位在半導體基板2的背面，其中位在半導體基板2之背面的保護層14中的複數開口14a可對齊TSV 157的電鍍銅層156的背面下方，位在半導體基板2之背面2b的保護層14可包括具有厚度例如大於0.3μm一氮化矽層、氮氧化矽(SiON)層或氮化碳化矽(SiCN)層，或者具有厚度介於1μm至10μm之間的聚合物層位在氮化矽層、氮氧化矽(SiON)層或氮化碳化矽(SiCN)層的底部表面上，對於第三型半導體晶片100，第三型半導體晶片100更可包括複數微型金屬凸塊或金屬柱570位在TSV 157的電鍍銅層156之背面上。該微型金屬凸塊或金屬柱570可具有數種型式，如第14C圖中之第一型微型金屬凸塊或金屬柱570可包括(1)一黏著層26a位在第三型半導體晶片100的TSV 157之電鍍銅層156下方上，其黏著層26a例如是鈦或氮化鈦且厚度介於1nm至50nm之間，(2)一種子層26b位在該黏著層26a上，例如是銅層，及(3)厚度介於1µm至60µm之間的一銅層32位在其種子層26b上。或者，一第二型微型金屬凸塊或金屬柱570可包括上述之黏著層26a、種子層26b及銅層32，且更可包括由錫或錫-銀合金所形成的含錫銲料層位在其銅層32上，此含錫銲料層厚度介於1µm至50µm之間。或者，第三型微型金屬凸塊或金屬柱570可以是熱壓式凸塊，其包括上述之黏著層26a及種子層26b，及更可包括如第22C圖及第22D圖中的一銅層37位在種子層26b上，其厚度t3介於2µm至20µm之間，例如是3µm，且其最大橫向尺寸w3(例如是圓形的直徑)介於1µm至15µm之間(例如是3µm)，由錫-銀合金、錫-金合金、錫-銅合金、錫-銦合金、銦、錫或金所形成的一含錫銲料層38位在其銅層37上，此含錫銲料層38的厚度介於1µm至15µm之間，例如是2µm，且具有最大橫向尺寸(例如是圓形的直徑)，其最大橫向尺寸介於1µm至15µm之間，例如是3µm。二相鄰第三型微型金屬凸塊或金屬柱570之間的間距可介於3µm至20µm之間；或者是，一第四型微型金屬凸塊或金屬柱570可以是熱壓式接墊，其包括上述之黏著層26a及種子層26b，且更可包括如第16A圖及第16B圖中的一銅層48位在其種子層26b上，其銅層48具有厚度t2介於1µm至10µm之間或介於2µm至10µm之間，且其最大橫向尺寸w2(例如是圓形中的直徑) µm至15µm之間，例如是5µm，由錫-銀合金、錫-金合金、錫-銅合金、錫-銦合金、銦、錫或金所形成的一含錫銲料層49位在其銅層48上，此含錫銲料層49的厚度介於0.1µm至5µm之間，例如是1µm，二相鄰第四型微型金屬凸塊或金屬柱570之間的間距可介於3µm至20µm之間。
4. 第四型半導體晶片
第14D圖為本發明實施例第四型半導體晶片結構之剖面示意圖，如第14D圖所示，第四型半導體晶片與第14A圖中的第一型半導體晶片具有相似的結構，第14A圖與第14D圖中所示的相同圖表示的元件，可以使用相同的元件號碼，第14D圖中所示的元件的規格可以參考第14A圖中所示的元件的規格，其中第一型半導體晶片與第四型半導體晶片的結構不同點在於第四型半導體晶片更具有(1)一絕緣接合層52位在主動側(active side)及位在FISC 20最頂層的絕緣介電層12上，及(2)複數金屬接墊6a位在主動側且位在FISC 20的最頂層交互連接線6上(而不是在SISC 29上)之絕緣接合層52內的複數開口52a中，在第14A圖中之該保護層14及微型金屬凸塊或金屬柱34，用於第四型半導體晶片100，其絕緣接合層52可包括厚度介於0.1µm至2µm之間的氧化矽層，每一金屬接墊6a可包括：(1)厚度介於3nm至500nm之間的銅層24位在絕緣接合層52中的其中之一開口52a中，(2)厚度介於1nm至20nm之間的黏著層18(例如是鈦或氮化鈦)，其位在每一金屬接墊6a的銅層24的底部及側壁上及位在FISC 20的最頂層交互連接線金屬層6上，及(3)位在銅層24與每一金屬接墊6a的黏著層18之間的種子層22(例如銅)，其中每一金屬接墊6a的銅層24的上表面與絕緣接合層52的氧化矽層之上表面共平面。
5. 第五型半導體晶片
第14E圖為本發明實施例第五型半導體晶片結構之剖面示意圖，如第14E圖所示，第五型半導體晶片與第14D圖中的第四型半導體晶片具有相似的結構，第14E圖與第14D圖中所示的相同圖表示的元件，可以使用相同的元件號碼，第14E圖中所示的元件的規格可以參考第14D圖中所示的元件的規格，其中第四型半導體晶片與第五型半導體晶片的結構不同點在於第五型半導體晶片更包括複數矽穿孔栓塞(through silicon vias (TSV))157位在其半導體基板2中，其中每一TSV 157可經由FISC 20的一個(或多個)交互連接線金屬層6耦接一個(或多個)半導體元件4。
如第14E圖示，第五型半導體晶片100的每一TSV 157可包括(1)位在第五型半導體晶片100之半導體基板2中的一電鍍銅層，其深度例如介於10nm至3000nm之間、介於10nm至1000nm之間或介於10nm至500nm之間，(2)一絕緣介電層153位在該電鍍銅層156的底部及側壁上，該絕緣介電層153例如是熱生成的氧化矽(SiO2)層及/或CVD形成的氮化矽(Si3N4)層，(3)一黏著層154位在電鍍銅層156的底部及側壁上，且位在電鍍銅層156與該絕緣介電層153之間，該黏著層154的材質例如是鈦層或氮化鈦(TiN)層，其厚度介於1nm至50nm之間，及(4)一種子層155(例如是銅層)位在電鍍銅層156的底部及側壁上，且位在電鍍銅層156與該黏著層154之間，該種子層155厚度介於3nm至200nm之間。
6. 第六型半導體晶片
第14F圖為本發明實施例第六型半導體晶片結構之剖面示意圖，如第14F圖所示，第六型半導體晶片與第14D圖中的第四型半導體晶片具有相似的結構，第14D圖與第14F圖中所示的相同圖表示的元件，可以使用相同的元件號碼，第14F圖中所示的元件的規格可以參考第14D圖中所示的元件的規格，其中第六型半導體晶片與第四型半導體晶片的結構不同點在於第六型半導體晶片更包括複數矽穿孔栓塞(through silicon vias (TSV))157位在其半導體基板2中，其中每一TSV 157可經由FISC 20的一個(或多個)交互連接線金屬層6耦接一個(或多個)半導體元件4。
如第14F圖所示，第六型半導體晶片100的每一TSV 157可包括 (1)位在第六型半導體晶片100之半導體基板2中的一電鍍銅層，其深度例如介於10nm至3000nm之間、介於10nm至1000nm之間或介於10nm至500nm之間，(2)一絕緣介電層153位在該電鍍銅層156的側壁上，該絕緣介電層153例如是熱生成的氧化矽(SiO2)層及/或CVD形成的氮化矽(Si3N4)層，(3)一黏著層154位在電鍍銅層156的側壁上，且位在電鍍銅層156與該絕緣介電層153之間，該黏著層154的材質例如是鈦層或氮化鈦(TiN)層，其厚度介於1nm至50nm之間，及(4)一種子層155(例如是銅層)位在電鍍銅層156的側壁上，且位在電鍍銅層156與該黏著層154之間，該種子層155厚度介於3nm至200nm之間。對於第六型半導體晶片100，每一TSV 157的電鍍銅層156的背部表面與半導體基板的背面共平面，每一TSV 157的絕緣介電層153環繞著黏著層154、種子層155及每一TSV 157的電鍍銅層156，該第六型半導體晶片100更可包括：(1)位在半導體基板2的背面上的絕緣接合層52，及(2)位在背面的複數金屬接墊6a且位在TSV的電鍍銅的背面上的之絕緣接合層52內的複數開口52a中，用於第六型半導體晶片100，其位背面上的絕緣接合層52可包括厚度介於0.1µm至2µm之間的氧化矽層，其位背面上的每一金屬接墊6a可包括：(1)厚度介於3nm至500nm之間的銅層24位在其位背面上的絕緣接合層52中的其中之一開口52a中，(2)厚度介於1nm至20nm之間的黏著層18(例如是鈦或氮化鈦)，其位在背面上每一金屬接墊6a的銅層24的頂部及側壁上，及(3)位在銅層24與其位背面上的每一金屬接墊6a的黏著層18之間的種子層22(例如銅)，其中其位背面上的每一金屬接墊6a的銅層24的底部表面與其位背面上的絕緣接合層52的氧化矽層之上表面共平面。
記憶體模組(HBM堆疊3D晶片級封裝)的規格說明
第一型記憶體模組
第15A圖為本發明實施例之第一型記憶體模組的剖面示意圖，對於第10A圖至第10C圖中的第一型至第四型標準商業化邏輯驅動器300，每一第一型及/或第二型記憶體模組159-1及/或159-2可以是第15A圖中的第一型記憶體模組159，其包括(1)複數堆疊在一起的第三HBM IC晶片251-3，此第三HBM IC晶片251-3例如是用於VM模組之揮發性(volatile-memory (VM))IC 晶片、用於高頻寬記憶體(high-bitwidth memory, HBM)模組的DRAM IC模組、用於SRAM模組的SRAM IC晶片、用於NVM模組的NVM IC晶片、用於MRAM模組的MRAM IC晶片、用於RRAM模組的RRAM IC晶片或用於PCM模組的PCM晶片，其中在第一型記憶體模組159中的HBM IC晶片251-3的數量可大於或等於2, 4, 8, 16, 32；(2)一控制晶片688(亦即是ASIC或邏輯晶片)位在其堆疊HBM IC晶片251-3的下方，(3)位在二相鄰第三HBM IC晶片251-3及位在最底部第三HBM IC晶片251-3與控制晶片688之間的複數接合接點158，及(4)如第14A圖中的複數第一、第二或第三型微型金屬凸塊34位在控制晶片688的主動側。
如第15A圖所示，第一型記憶體模組159之每一第三HBM IC晶片251-3可具有如第14C圖中的結構，其結構包括TSV 157位在半導體基板2中，每一個TSV 157對準及連接至位在其背面的其中之一接合接點158。
第16A圖及第16B圖為本發明實施例接合一熱壓式凸塊至一熱壓式接墊的製程剖面示意圖，對於第一型記憶體模組159，如第15A圖、第16A圖及第16B圖所示，在第一案例中，一高的第三HBM IC晶片251-3具有第三型微型金屬凸塊或金屬柱34接合至低的那個第四型微型金屬凸塊或金屬柱570，例如，高的第三HBM IC晶片251-3之第三型微型金屬凸塊或金屬柱34的銲料錫層38可以熱壓方式(其溫度介於240至300°C之間且壓力介於0.3至3MPa之間，其壓合時間約3至15秒之間)接合至低的第三HBM IC晶片251-3的第四型微型金屬凸塊或金屬柱570的金屬層(蓋)570上，形成複數接合接點158位在高的第三HBM IC晶片251-3與低的第三HBM IC晶片251-3之間，高的第三HBM IC晶片251-3之每一第三型微型金屬凸塊或金屬柱570的銅層37之厚度t3大於低的第三HBM IC晶片251-3的第四型微型金屬凸塊或金屬柱570的銅層48之厚度t2，且高的第三HBM IC晶片251-3之每一第三型微型金屬凸塊或金屬柱570的銅層37最大橫向尺寸w3等於低的第三HBM IC晶片251-3的第四型微型金屬凸塊或金屬柱570之銅層48的最大橫向尺寸w2的0.7至0.1倍，或者是，每一高的第三HBM IC晶片251-3之每一第三型微型金屬凸塊或金屬柱570的銅層37的剖面之面積等於低的第三HBM IC晶片251-3的每一第四型微型金屬凸塊或金屬柱570之銅層48的剖面之面積的0.5至0.01倍。
例如，如第15A圖、第16A圖及第16B圖所示，對於第一型記憶體模組159的上面之第三HBM IC晶片251-3，其第三型微型金屬凸塊或金屬柱34可分別形成在金屬接墊6b之正面上，其中金屬接墊6b係經由SISC 29的最高的交互連接線金屬層27所提供，或在沒有SISC 29的情況下，可經由經由FISC 20的最高的交互連接線金屬層6所提供，其中每一金屬接墊6b的厚度t1介於1µm至10µm之間或介於2µm至10µm之間，且其最大橫向尺寸w1(例如是圓形的直徑)介於1µm至15µm之間，例如是5µm，每一第三型微型金屬凸塊或金屬柱34之銅層37的厚度t3大於金屬接墊6b的厚度t1，且其最大橫向尺寸w3等於金屬接墊6b的最大橫向尺寸w1的0.7至0.1倍，或者，每一第三型微型金屬凸塊或金屬柱34的銅層37的剖面之面積等於金屬接墊6b的剖面之面積的0.5至0.01倍。
如第15A圖、第16A圖及第16B圖所示，對於第一型記憶體模組159，位在其接合接點158的銅層37與銅層48之間的接合銲料可大部分的被保留在低的第三HBM IC晶片251-3的其中之一第四型微型金屬凸塊或金屬柱570的銅層48的上表面且延伸超過低的第三HBM IC晶片251-3的其中之一第四型微型金屬凸塊或金屬柱570的銅層48之邊界小於0.5µm，因此，二相鄰的接合接點158即使是細間距的方式，也可以避免二相鄰的接合接點158之間的短路。
或者，對於第一型記憶體模組159，如第15A圖所示，在第二案例中，高的第三HBM IC晶片251-3具有第二型微型金屬凸塊或金屬柱34接合至低的第三HBM IC晶片251-3的第一型微型金屬凸塊或金屬柱570，例如高的第三HBM IC晶片251-3之第二型微型金屬凸塊或金屬柱34的銲料層33接合至低的第三HBM IC晶片251-3的第一型微型金屬凸塊或金屬柱570之電鍍銅層32上，以形成複數接合接點158位在高的及低的二個第三HBM IC晶片251-3之間，高的第三HBM IC晶片251-3之每一第二型微型金屬凸塊或金屬柱34的銅層32之厚度大於低的第三HBM IC晶片251-3的第一型微型金屬凸塊或金屬柱570之電鍍銅層32的厚度。
或者，對於第一型記憶體模組159，如第15A圖所示，在第三案例中，高的第三HBM IC晶片251-3可具有第一型微型金屬凸塊或金屬柱34接合至低的第三HBM IC晶片251-3的第二型微型金屬凸塊或金屬柱570，例如，高的第三HBM IC晶片251-3可具有第一型微型金屬凸塊或金屬柱34之電鍍金屬層(例如是銅層)接合至低的第三HBM IC晶片251-3的第二型微型金屬凸塊或金屬柱570之銲料層33上，以形成複數接合接點158位在高的及低的二個第三HBM IC晶片251-3之間，高的第三HBM IC晶片251-3的每一第一型微型金屬凸塊或金屬柱34的電鍍銅層32之厚度大於低的第三HBM IC晶片251-3的每一第二型微型金屬凸塊或金屬柱570之電鍍銅層32的厚度。
或者，對於第一型記憶體模組159，如第15A圖所示，在第四案例中，高的第三HBM IC晶片251-3可具有第二型微型金屬凸塊或金屬柱34接合至低的第三HBM IC晶片251-3的第二型微型金屬凸塊或金屬柱570，例如，高的第三HBM IC晶片251-3可具有第二型微型金屬凸塊或金屬柱34之銲料層33接合至低的第三HBM IC晶片251-3的第二型微型金屬凸塊或金屬柱570之銲料層33，，以形成複數接合接點158位在高的及低的二個第三HBM IC晶片251-3之間，高的第三HBM IC晶片251-3之第二型微型金屬凸塊或金屬柱34的電鍍銅層32的厚度大於低的第三HBM IC晶片251-3的第二型微型金屬凸塊或金屬柱570之電鍍銅層32的厚度。
如第15A圖所示，對於第一型記憶體模組159，最高的第三HBM IC晶片251-3之每一TSV 157的側壁及底部表面被最高的第三HBM IC晶片251-3的半導體基板2包圍，如第14B圖所示，最底部的第三HBM IC晶片251-3可設有微型金屬凸塊或金屬柱34位在其底部表面，以接合至位在控制晶片688之上表面的微型金屬凸塊或金屬柱570，以產生複數接合接點158位在其控制晶片688與最底部第三HBM IC晶片251-3之間，位在其控制晶片688與最底部第三HBM IC晶片251-3之間的接合接點158的說明及其製程可參考如第15A圖、第16A圖及第16B圖中那些位在上面的及下面的第三HBM IC晶片251-3之間的接合接點158的說明及其製程。
如第15A圖所示，對於第一型記憶體模組159，在第三HBM IC晶片251-3中的TSV 157，其排列成一垂直方向，該些TSV 157可經由位在垂直方向且相互對齊的接合接點158相互耦接，每一第三HBM IC晶片251-3及控制晶片688可包括由每一第三HBM IC晶片251-3及控制晶片688中的FISC 20及/或SISC 29的交互連接線金屬層6及/或27所提供的複數交互連接線696接合一個(或多個)TSV 157至位在每一第三HBM IC晶片251-3及控制晶片688的底部表面的一個(或多個)接合接點158，底部填充材料(underfill)694(例如是聚合物)可填入每二相鄰第三HBM IC晶片251-3之間以包圍位在之間的該些接合接點158，及填入最底部的第三HBM IC晶片251-3與控制晶片688之間以包圍位在之間的該些接合接點158，一灌模材料695(例如是聚合物)可形成圍繞在第三HBM IC晶片251-3及位在控制晶片688上方，其中最頂層的第三HBM IC晶片251-3的頂部表面可與灌模材料695的上表面共平面。
如第15A圖所示，對於第一型記憶體模組159，每一第三HBM IC晶片251-3經由其微型金屬凸塊或金屬柱34之記憶體模組159的外部電路(對外連接)，其中此外部電路的資料位元寬度大於或等於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K，第一型記憶體模組159可包括複數垂直交互連接線699，每一條垂直交互連接線699可由位在每一第三HBM IC晶片251-3中的其中之一TSV 157所組成。
如第15A圖所示，對於第一型記憶體模組159的每一垂直交互連接線699，在第一型記憶體模組159之第三HBM IC晶片251-3中的複數TSV 157相互對齊且連接至一個(或多個) 第一型記憶體模組159的第三HBM IC晶片251-3中之半導體元件4的一個(或多個)電晶體。
如第15A圖所示，對於第一型記憶體模組159，每一第三HBM IC晶片251-3及控制晶片688可具有一個(或多個)小型I/O電路耦接至其中之一垂直交互連接線699，每一小型I/O電路具有輸出電容或驅動能力(或負載)或輸入電容，例如，在0.05 pF與2pF之間、0.05 pF與1pF之間，或小於2 pF或1 pF。
如第15A圖所示，，對於第一型記憶體模組159，其控制晶片688可用以控制其第三HBM IC晶片251-3的資料存取，此控制晶片688可用在緩衝及控制該第三HBM IC晶片251-3，此控制晶片688可包括位在控制晶片688的半導體基板2之中的複數TSV 157，每一TSV 157對齊且連接位在控制晶片688底部表面上的其中之一微型金屬凸塊或金屬柱34。
第二型記憶體模組
或者，第15B圖為本發明實施例第二型記憶體模組的剖面示意圖，對於在第10A圖至第10C圖中之每一第一型至第三型標準商業化邏輯驅動器300，每一第一型及/或第二型記憶體模組159-1及/或159-2可以是如第15B圖中的第二型記憶體模組159，第二型記憶體模組159的結構與第15A圖中之第一記憶體模組159的結構相似，第15A圖與第15B圖中所示的相同圖表示的元件，可以使用相同的元件號碼，第15B圖中所示的元件的規格可以參考第15A圖中所示的元件的規格，其中第二型記憶體模組159與第一記憶體模組159的結構不同點在於執行一直接接合製程(direct bonding process)用於第15B圖中的第二型記憶體模組159，第16C圖及第16D圖為本發明實施例中一直接接合製程的剖面示意圖，如第15B圖、第16C圖及第16D圖所示，第二型記憶體模組159之每一第三HBM IC晶片251-3及控制晶片688具有如第14F圖中的結構，其包括複數TSV 157位在其半導體晶片2中，每一TSV 157對齊位在主動側及背面上的金屬接墊6a。
如第15B圖、第16C圖及第16D圖所示，對於第二型記憶體模組159，一上面的第三HBM IC晶片251-3可接合至一低的第三HBM IC晶片251-3及控制晶片688上，經由(1)以氮等離子體激活位在上面的第三HBM IC晶片251-3的主動側之絕緣接合層52的一接合表面(氧化矽)，及激活位在下面的第三HBM IC晶片251-3及控制晶片688的背面之絕緣接合層52的一接合表面(氧化矽)以提高其親水性，(2)接著用去離子水吸收和清潔水沖洗上面的第三HBM IC晶片251-3的主動側之絕緣接合層52的一接合表面及下面的第三HBM IC晶片251-3及控制晶片688的背面之絕緣接合層52的一接合表面；(3)接著，將上面的第三HBM IC晶片251-3放置在下面的第三HBM IC晶片251-3和控制晶片688之上，其中位在上面的第三HBM IC晶片251-3主動側的每一金屬接墊6a與位在下面的第三HBM IC晶片251-3及控制晶片688的背面上的其中之一金屬接墊6a接觸，以及位在上面的第三HBM IC晶片251-3主動側的絕緣接合層52的接合表面與位在下面的第三HBM IC晶片251-3及控制晶片688的背面上的絕緣接合層52的接合表面接觸，及(4)接著，執行一直接接合製程，其包括：(a)溫度在100至200°C下且在5至20分鐘的條件下，執行氧化物至氧化物接合(oxide-to-oxide bonding)製程，以使上面的第三HBM IC晶片251-3主動側的絕緣接合層52的接合表面接合至下面的第三HBM IC晶片251-3及控制晶片688的背面上的絕緣接合層52的接合表面，及(b) 溫度在300至350°C下且在10至60分鐘的條件下，執行銅至銅接合(copper-to-copper bonding)製程，使上面的第三HBM IC晶片251-3主動側的每一金屬接墊6a的銅層24接合至下面的第三HBM IC晶片251-3及控制晶片688的背面上的每一金屬接墊6a的銅層24，其中該氧化物至氧化物接合可能是因為上面的第三HBM IC晶片251-3主動側的絕緣接合層52的接合表面與下面的第三HBM IC晶片251-3及控制晶片688的背面上的絕緣接合層52的接合表面之間的脫附水反應所造成，而銅至銅接合製程係因為上面的第三HBM IC晶片251-3主動側的每一金屬接墊6a的銅層24與下面的第三HBM IC晶片251-3及控制晶片688的背面上的每一金屬接墊6a的銅層24之間的金屬擴散所造成。
用於標準商業化FPGA IC晶片的半導體晶圓之實施例
第一型半導體晶圓
第17A圖及第17B圖為本發明實施例第一型半導體晶圓的剖面示意圖，如第17A圖所示，第一型半導體晶圓100b可包括：(1)一半導體基板2，例如是矽晶圓；(2)複數半導體元件4，例如是電晶體或被動元件位在其半導體基板2上，該些半導體元件4可構成用於標準商業化FPGA IC晶片200中，如第1A圖至第8B圖中的可編程邏輯單元(LC)2014之多工器211、可編程邏輯單元(LC)2014之記憶體單元490、交叉點開關379的記憶體單元362及小型I/O電路203；(3)用於晶片之第一交互連接線結構(first interconnection scheme for a chip (FISC))20位在其半導體基板2上方，其提供一個(或多個)交互連接線金屬層6耦接至其半導體元件4及一個(或多個)絕緣介電層12，其中每一絕緣介電層12位在二相鄰的交互連接線金屬層6之間，其中FISC 20中的交互連接線金屬層6及絕緣介電層12的內容及製程可以參考至第14A圖中的那些相關說明；(4)一保護層14位在FISC 20的上方，其中在保護層14中的複數開口可分別對齊/準FISC 20最頂層交互連接線金屬層6的複數金屬接墊﹐其中保護層14的內容及製程可以參考至第14A圖中的那些相關說明；(5)用於晶片的第二交互連接線結構(second interconnection scheme for a chip (SISC))29可選擇性地設置在保護層14上方，其提供一個(或多個)交互連接線層27經由保護層14中的複數開口耦接至FISC 20的交互連接線金屬層6，及包括一個(或多個)聚合物層42位在二相鄰交互連接線金屬層27之間，並且位最底層交互連接線金屬層27下方或位在最頂層交互連接線金屬層27的上方，其中在最頂層聚合物層42中的複數開口42a可對齊/準其SISC 29的最頂層交互連接線金屬層27的複數金屬接墊，其中SISC 29中的交互連接線金屬層27及聚合物層42的的內容及製程可以參考至第14A圖中的那些相關說明；(6)在第14A圖中之複數第一、第二或第四微型金屬凸塊或金屬柱34位在SISC 29的最頂層交互連接線金屬層27上，假設沒有SISC 29的情況下，第一、第二或第四微型金屬凸塊或金屬柱34則會形成在FISC 20的最頂層交互連接線金屬層6上；及(7)在晶片上之複數封裝體貫穿通道(through package vias on a chip (TPVCs))594形成在SISC 29，亦即是封裝體貫穿金屬柱最頂層交互連接線金屬層27上，假設沒有SISC 29的情況下，TPVCs 594則會形成在FISC 20的最頂層交互連接線金屬層6上，其中每一TPVCs 594可包括一黏著層26a位在SISC 29的最高的交互連接線金屬層27上，其材質例如是鈦或氮化鈦層，其厚度例如是介於1nm至50nm之間，假如沒有設置SISC 29的情況下，則黏著層26a則會形成在FISC 20的最高的交互連接線金屬層6上，每一TPVCs 594還包括一種子層26b(例如銅層)位在該黏著層26a上及一銅層581位在該種子層26b上，該銅層581的厚度介於20µm至300µm之間、介於30µm至200µm之間、介於50µm至150µm之間、介於50µm至120µm之間、介於20µm至100µm之間、介於20µm至60µm之間、介於20µm至40µm之間或介於20µm至30µm之間，或是厚度大於或等於100 µm, 50 µm, 30 µm或20 µm，對於第一型半導體晶圓100b，每一TPVCs 594的高度高於每一第一、第二或第四型微型金屬凸塊或金屬柱34的高度20µm或50µm。
或者，如第17B圖所示，第一型半導體晶圓100B可包括如第17A圖中的結構及更包括複數矽穿孔金屬栓塞(through silicon vias (TSV))157位在其半導體基板2中，其中TSV 157可經由FISC 20的交互連接線金屬層6耦接至一個(或多個)半導體元件4，每一TSV 157可包括(1)位在半導體晶圓100b之半導體基板2中的一電鍍銅層，其深度例如介於10nm至3000nm之間、介於10nm至1000nm之間或介於10nm至500nm之間，(2)一絕緣介電層153位在該電鍍銅層156的底部及側壁上，該絕緣介電層153例如是熱生成的氧化矽(SiO2)層及/或CVD形成的氮化矽(Si3N4)層，(3)一黏著層154位在電鍍銅層156的底部及側壁上，且位在電鍍銅層156與該絕緣介電層153之間，該黏著層154的材質例如是鈦層或氮化鈦(TiN)層，其厚度介於1nm至50nm之間，及(4)一種子層155(例如是銅層)位在電鍍銅層156的底部及側壁上，且位在電鍍銅層156與該黏著層154之間，該種子層155厚度介於3nm至200nm之間。
第二型半導體晶圓
第17C圖及第17D圖為本發明另一實施例第二型半導體晶圓的剖面示意圖，如第17C圖所示，第二型半導體晶圓100c可包括如第17A圖中之半導體基板2、半導體元件4及FISC 20，另外，第二型半導體晶圓100c可包括一絕緣接合層52位在FISC 20的最頂層絕緣介電層12上，及(2) 複數金屬接墊6a位在其絕緣接合層52中的複數開口52a中及位在FISC 20的最頂層交互連接線金屬層6上，該絕緣接合層52可包括厚度介於0.1µm至2µm之間的氧化矽層位在FISC 20的最頂層絕緣介電層12上，每一金屬接墊6a可包括：(1)具有厚度介於3nm至500nm之間的銅層24位在其絕緣接合層52中的其中之一開口52a中，(2)一黏著層18，例如是厚度介於1nm至50nm之間的鈦層或氮化鈦層，其位在每一金屬接墊6a的銅層24的底部及側壁上並位在FISC 20的最頂層交互連接線金屬層6上及(3)一種子層(例如是銅層)位在每一金屬接墊6a的該銅層24與黏著層18之間，其中位在每一金屬接墊6a的銅層24的頂部表面幾乎與絕緣接合層52之氧化矽層的頂部表面共平面。另外該第二型半導體晶圓100c可包括複數TPVCs 594(亦即是封裝體貫穿金屬柱)位在其金屬接墊6a上，其中每一TPVs 582 可包括厚度介於1nm至50nm之間的一黏著層26a(例如是鈦層或氮化鈦層)位在其金屬接墊6a的銅層24上，一種子層26b(例如是銅)位在黏著層26a上及厚度介於20µm至300µm之間、介於30µm至200µm之間、介於50µm至150µm之間、介於50µm至120µm之間、介於20µm至100µm之間、介於20µm至60µm之間、介於20µm至40µm之間或介於20µm至30µm之間，或是厚度大於或等於100 µm, 50 µm, 30 µm或20 µm，的銅層581位在該種子層26b上。
可替換地，如第17D圖所示，第二型半導體晶圓可包括如第17C圖中的結構及更包括複數矽穿孔金屬栓塞(through silicon vias (TSV))157位在其半導體基板2內，其中每一TSV 157可經由FISC 20中的一個(或多個)交互連接線金屬層6耦接至一個(或多個)半導體元件4，TSV 157的說明內容及製程可參考第17B圖中的說明內容。
操作模組(FPGA/HBM堆疊3D晶片級封裝(Chip-Scale-Package (CSP))的製程
第一型操作模組(FPGA/HBM堆疊3D晶片級封裝(Chip-Scale-Package (CSP))的製程
第18A圖至第18E圖為本發明實施例形成第一型操作模組(即是FPGA/HBM堆疊3D晶片級封裝(CSP))的製程示意圖，如第18A圖及第18B圖所示，提供如第15A圖中之複數第一型第二記憶體模組159-2(在圖中只繪示一個)的結構，每一個結構具有第一型、第二型或第三型的微型金屬凸塊或金屬柱34接合至如第17A圖及第17B圖中位在第一型半導體晶圓100b的主動側上的第一型、第二型或第四型的微型金屬凸塊或金屬柱34，以形成複數接合接點563在二者之間。在第18A圖中的第一型半導體晶圓100b具有由第17A圖中FISC 20的交互連接線金屬層6及絕緣介電層12及/或SISC 29的交互連接線金屬層27及聚合物層42所構成的交互連接線結構561，或者，每一第一型第二記憶體模組159-2可被已知良好的(known-good)的記憶體晶片所替換，例如是如第14A圖或第14B圖中第二HBM IC晶片251-2的結構，每一已知良好的第二HBM IC晶片可具有第一型、第二型或第三型的微型金屬凸塊或金屬柱34，接合至位在如第17A圖及第17B圖中的第一型半導體晶圓100b的主動側上的第一型、第二型或第四型的微型金屬凸塊或金屬柱34，以形成複數接合接點在二者之間。
第19A圖及第19B圖為本發明實施例之熱壓式凸塊接合至熱壓式接墊的接合製程剖面示意圖，對於第一案例，如第18A圖、第18B圖、第19A圖及第19B圖所示，每一第一型第二記憶體模組159-2或己知良好第二HBM IC晶片251-2可具有第三型微型金屬凸塊或金屬柱34可接合至半導體晶圓100b的第四型金屬凸塊或金屬柱34。例如，每一第一型第二記憶體模組159-2或己知良好第二HBM IC晶片251-2之第三型金屬凸塊或金屬柱34的銲料層38可用熱壓的方式接合至第一型半導體晶圓100b之第四型微型金屬凸塊或金屬柱34的金屬層(蓋)或銲料層49上，以形成複數接合接點563位在每一第一型第二記憶體模組159-2或己知良好第二HBM IC晶片251-2與第一型半導體晶圓100b之間，其中熱壓接合的條件為溫度介於240至300°C之間且壓力介於0.3至3MPa之間，其壓合時間約3至15秒之間，每一第一型第二記憶體模組159-2或己知良好第二HBM IC晶片251-2的第三型金屬凸塊或金屬柱34的銅層37之厚度t3大於半導體晶圓100b之第四型微型金屬凸塊或金屬柱34的銅層48厚度t2，且每一第一型第二記憶體模組159-2或己知良好第二HBM IC晶片251-2的第三型金屬凸塊或金屬柱34的銅層37之最大橫向尺寸w3等於第一型半導體晶圓100b之第四型微型金屬凸塊或金屬柱34的銅層48之最大橫向尺寸w2的0.7至0.1倍，或者每一第一型第二記憶體模組159-2或己知良好第二HBM IC晶片251-2的第三型金屬凸塊或金屬柱34的銅層37之剖面面積等於第一型半導體晶圓100b之第四型微型金屬凸塊或金屬柱34的銅層48之剖面面積的0.5至0.01倍。
例如，如第18A圖、第18B圖、第19A圖及第19B圖所示，對於每一第一型第二記憶體模組159-2接合至第一型半導體晶圓100b，其第三型微型金屬凸塊或金屬柱34可分別形成在金屬接墊6b之正面上，其中金屬接墊6b係經由其控制晶片688之SISC 29的最高的交互連接線金屬層27所提供，或在沒有控制晶片688之SISC 29的情況下，可經由經由控制晶片688之FISC 20的最高的交互連接線金屬層6所提供，其中每一第三型微型金屬凸塊或金屬柱34之銅層37的厚度t3大於其控制晶片688之每一金屬接墊6b的厚度t1，且其最大橫向尺寸w3等於其控制晶片688之每一金屬接墊6b的最大橫向尺寸w1的0.7至0.1倍，或者，每一第三型微型金屬凸塊或金屬柱34的銅層37的剖面之面積等於其控制晶片688之每一金屬接墊6b的剖面之面積的0.5至0.01倍，其控制晶片688之每一金屬接墊6b的厚度t1介於1µm至10µm之間或介於2µm至10µm之間，及其最大橫向尺寸w1(例如是圓形中的直徑)介於1µm至15µm之間，例如是5µm。
如第18A圖、第18B圖、第19A圖及第19B圖所示，對於每一己知良好第二HBM IC晶片251-2接合至第一型半導體晶圓100b，其第三型微型金屬凸塊或金屬柱34可分別形成在金屬接墊6b之正面上，其中金屬接墊6b係經由其SISC 29的最高的交互連接線金屬層27所提供，或在沒有SISC 29的情況下，可經由經由FISC 20的最高的交互連接線金屬層6所提供，其中第三型微型金屬凸塊或金屬柱34之銅層37的厚度t3大於其金屬接墊6b的厚度t1，且其最大橫向尺寸w3等於其金屬接墊6b的最大橫向尺寸w1的0.7至0.1倍，或者，第三型微型金屬凸塊或金屬柱34的銅層37的剖面之面積等於其金屬接墊6b的剖面之面積的0.5至0.01倍，其金屬接墊6b的厚度t1介於1µm至10µm之間或介於2µm至10µm之間，及其最大橫向尺寸w1(例如是圓形中的直徑)介於1µm至15µm之間，例如是5µm。
如第18A圖、第18B圖、第19A圖及第19B圖，位在其接合接點563的銅層37與銅層48之間的接合銲料可大部分的被保留在第一型半導體晶圓100b的其中之一第四型微型金屬凸塊或金屬柱34的銅層48的上表面且延伸超過低的第一型半導體晶圓100b的其中之一第四型微型金屬凸塊或金屬柱34的銅層48之邊界小於0.5µm，因此，二相鄰的接合接點563即使是細間距的方式，也可以避免二相鄰的接合接點563之間的短路。
或者，對於第二案例，如第18A圖及第18B圖所示，每一第一型第二記憶體模組159-2或己知良好的第二HBM IC晶片251-2具有第二型微型金屬凸塊或金屬柱34接合至如第17A圖及第17B圖中之第一型半導體晶圓100b的第一型微型金屬凸塊或金屬柱34，例如第一型第二記憶體模組159-2或己知良好的第二HBM IC晶片251-2之第二型微型金屬凸塊或金屬柱34的銲料層33接合至第一型半導體晶圓100b的第一型微型金屬凸塊或金屬柱34之電鍍銅層32上，以形成複數接合接點158位在第一型第二記憶體模組159-2或己知良好的第二HBM IC晶片251-2與第一型半導體晶圓100b之間，第一型第二記憶體模組159-2或己知良好的第二HBM IC晶片251-2之每一第二型微型金屬凸塊或金屬柱34的銅層32之厚度大於第一型半導體晶圓100b的第一型微型金屬凸塊或金屬柱34之電鍍銅層32的厚度。
或者，對於第三案例，如第18A圖及第18B圖所示，每一第一型第二記憶體模組159-2或己知良好的第二HBM IC晶片251-2具有第一型微型金屬凸塊或金屬柱34接合至如第17A圖及第17B圖中之第一型半導體晶圓100b的第二型微型金屬凸塊或金屬柱34，例如第一型第二記憶體模組159-2或己知良好的第二HBM IC晶片251-2之第一型微型金屬凸塊或金屬柱34的電鍍金屬層32(例如是銅層)接合至第一型半導體晶圓100b的第二型微型金屬凸塊或金屬柱34之銲料層33上，以形成複數接合接點158位在第一型第二記憶體模組159-2或己知良好的第二HBM IC晶片251-2與第一型半導體晶圓100b之間，第一型第二記憶體模組159-2或己知良好的第二HBM IC晶片251-2之每一第一型微型金屬凸塊或金屬柱34的銅層32之厚度大於第一型半導體晶圓100b的第二型微型金屬凸塊或金屬柱34之電鍍銅層32的厚度。
或者，對於第四案例，如第18A圖及第18B圖所示，每一第一型第二記憶體模組159-2或己知良好的第二HBM IC晶片251-2具有水第二型微型金屬凸塊或金屬柱34接合至如第17A圖及第17B圖中之第一型半導體晶圓100b的第二型微型金屬凸塊或金屬柱34，例如第一型第二記憶體模組159-2或己知良好的第二HBM IC晶片251-2之第一型微型金屬凸塊或金屬柱34的銲料層33接合至第一型半導體晶圓100b的第二型微型金屬凸塊或金屬柱34之銲料層33上，以形成複數接合接點158位在第一型第二記憶體模組159-2或己知良好的第二HBM IC晶片251-2與第一型半導體晶圓100b之間，第一型第二記憶體模組159-2或己知良好的第二HBM IC晶片251-2之每一第二型微型金屬凸塊或金屬柱34的銅層32之厚度大於第一型半導體晶圓100b的第二型微型金屬凸塊或金屬柱34之電鍍銅層32的厚度。
接著，如第18B圖所示，一底部填充材料564(例如是環氧樹脂或化合物)可填入位在每一第一型第二記憶體模組159-2或己知良好的第二HBM IC晶片251-2與第一型半導體晶圓100b之間的間隙中，以包圍位在其中的接合接點563，該底部填充材料564可在溫度等或大於100、120或150°C下硬化(反應)。
第20A圖至第20E圖為本發明實施例形成另一第一型操作模組(即是FPGA/HBM堆疊3D晶片級封裝)的製程剖面示意圖，如第20A圖及第20B圖所示，複數第二型第二記憶體模組159-2(只繪製一個)中的每一個具有如第15B圖中的結構，每一結構具有絕緣接合層52位在他們的底部以接合至位在如第17C圖及第17D圖中之第二型半導體晶圓100c主動側的絕緣接合層52，及位在他們底部的該些金屬接墊6a接合至第二型半導體晶圓100c主動側的金屬接墊6a，或者，每一第二型第二記憶體模組159-2可被己知良好的記憶體晶片(例如是第二HBM IC晶片251-2)所替換，該己知良好的記憶體晶片可參考如第14D圖或第14E圖中的結構，每一己知良好的第二HBM IC晶片251-2具有絕緣接合層52位在他們底部以接合至位在第二型半導體晶圓100c主動側的絕緣接合層52，及位在他們底部的該些金屬接墊6a接合至第二型半導體晶圓100c主動側的金屬接墊6a。在該第二型第二記憶體模組159-2或己知良好的第二HBM IC晶片251-2接合至第二型半導體晶圓100c上之前，位在第二型半導體晶圓100c主動側上的絕緣接合層52(例如是氧化矽)之接合表面可經由氮等離子體活化以增加其親水性，然後用去離子水吸收和清潔水沖洗位在第二型半導體晶圓100c主動側上的絕緣接合層52之該接合表面，另外，位在每一該第二型第二記憶體模組159-2的控制晶片688之主動側上的絕緣接合層52(例如是氧化矽)的接合表面，或是位在每一該己知良好的第二HBM IC晶片251-2的主動側可經由氮等離子體活化251-2以增加其親水性，然後每一該第二型第二記憶體模組159-2的控制晶片688之主動側上的絕緣接合層52(例如是氧化矽)的接合表面，或是每一該己知良好的第二HBM IC晶片251-2的主動側可用去離子水沖洗以吸水和清潔。
接著，如第20A圖及第20B圖所示，第二型第二記憶體模組159-2或己知良好第二HBM IC晶片251-2可經以下步驟接合至該第二型半導體晶圓100c：(1)拿取每一第二型第二記憶體模組159-2或己知良好第二HBM IC晶片251-2放置在該第二型半導體晶圓100c上，每一第二型第二記憶體模組159-2的控制晶片688的主動側上的每一金屬接墊6a，或每一己知良好第二HBM IC晶片251-2的主動側上的每一金屬接墊6a接觸至位在該第二型半導體晶圓100c主動側上的其中之一金屬接墊6a及每一第二型第二記憶體模組159-2的控制晶片688的主動側上的絕緣接合層52的接合表面，或每一己知良好第二HBM IC晶片251-2的主動側上的絕緣接合層52的接合表面接觸至位在該第二型半導體晶圓100c主動側上的絕緣接合層52的接合表面，及(2)接著執行一直接接合製程，包括：(a)溫度在100至200°C下且在5至20分鐘的條件下，執行氧化物至氧化物接合(oxide-to-oxide bonding)製程，以使每一第二型第二記憶體模組159-2的控制晶片688或每一己知良好第二HBM IC晶片251-2主動側的絕緣接合層52的接合表面接合至第二型半導體晶圓100c的主動側的絕緣接合層52的接合表面，及(b) 溫度在300至350°C下且在10至60分鐘的條件下，執行銅至銅接合(copper-to-copper bonding)製程，使每一第二型第二記憶體模組159-2的控制晶片688或每一己知良好第二HBM IC晶片251-2主動側的每一金屬接墊6a的銅層24接合至第二型半導體晶圓100c的主動側的每一金屬接墊6a的銅層24，其中該氧化物至氧化物接合可能是因為每一第二型第二記憶體模組159-2的控制晶片688或每一己知良好第二HBM IC晶片251-2主動側的絕緣接合層52的接合表面與第二型半導體晶圓100c的主動側的絕緣接合層52的接合表面之間的脫附水反應所造成，而銅至銅接合製程係因為每一第二型第二記憶體模組159-2的控制晶片688或每一己知良好第二HBM IC晶片251-2主動側的每一金屬接墊6a的銅層24與第二型半導體晶圓100c的主動側的每一金屬接墊6a的銅層24之間的金屬擴散所造成。
接著，如第18B圖及第20B圖所示，一聚合物層585(例如是樹脂或化合物)可填入二相鄰第一型或第二型的第二記憶體模組159-2或己知良好第二HBM IC晶片251-2之間的間隙中、填入二相鄰TPVCs 594之間的間隙中及覆蓋第一型半導體晶圓100b或第二型半導體晶圓100c的主動側，且經由例如旋塗塗佈、網版印刷、滴注或灌模等方式覆蓋每一第一型或第二型的第二記憶體模組159-2的背面或己知良好第二HBM IC晶片251-2，該聚合物層585可例如是聚酰亞胺、苯並環丁烯（BCB）、聚對二甲苯、環氧基材料或化合物、光環氧SU-8、彈性體或矽樹脂，該聚合物層585可在溫度等於或高於50, 70, 90, 100, 125, 150, 175, 200, 225, 250, 275或300°C的條件下固化或交聯。
接著，參閱第18C圖及第20C圖所示，一化學機械研磨(chemical mechanical polishing (CMP))、拋光製程可被執行，以去除該聚合物層585的頂部部分及每一第一型或第二型記憶體模組159-2或己知良好第二型HBM IC晶片251-2的頂部部分，以曝露出每一第一型或第二型第二記憶體模組159-2的最頂層之第三型HBM IC晶片251-3的上表面，或是曝露出每一己知良好第二型HBM IC晶片251-2的上表面，及每一TPVCs 594的銅層581之上表面，以平坦化聚合物層585的上表面、每一第一型或第二型第二記憶體模組159-2的最頂層之第三型HBM IC晶片251-3的上表面，或是平坦化每一己知良好第二型HBM IC晶片251-2的上表面，及每一TPVCs 594的銅層581之上表面。
接著，參閱第18D圖及第20D圖所示，用於晶片級封裝的背面交互連接線結構(backside interconnection scheme for a chip scale package (BISCSP))491可形成在聚合物層585的上表面、每一第一或第二型第二記憶體模組159-2或己知良好第二HBM IC晶片251-2頂部及曝露出每一TPVCs 594的上表面上方，該BISCSP 491可包括一個(或多個)交互連接線金屬層27耦接至每一TPVCs 594及一個(或多個)聚合物層42中的每一層位在二相鄰交互連接線金屬層27之間，且位在最底層的交互連接線金屬層27下方或位在最頂層交互連接線金屬層27的上方，其中最頂層交互連接線金屬層27可經由位在上面的與下面的交互連接線金屬層27之間的其中之一聚合物層42中的一開口耦接至低的最頂層交互連接線金屬層27，最底部的聚合物層42可位在最底部交互連接線金屬層27與最底部的聚合物層565之間、及位在最底部交互連接線金屬層27與每一第一或第二型第二記憶體模組159-2或己知良好第二HBM IC晶片251-2上表面之間，位在最底部的聚合物層42中的每一開口可位在其中之一TPVCs 594的銅層581之上表面上方，也就是，一些或全部的每一該TPVCs 594的銅層581之上表面可位在最底部的聚合物層42中的其中之一開口的底部，每一交互連接線金屬層27可延伸橫越每一第一或第二型第二記憶體模組159-2或己知良好第二HBM IC晶片251-2的邊界，最頂層的交互連接線金屬層27具有複數金屬接墊分別位在最頂層聚合物層42的所對應的複數開口的底部。
如第18D圖或第20D圖所示，對於BISCSP 491，每一聚合物層42可以是聚醯亞胺、苯基環丁烯(BenzoCycloButene (BCB))、聚對二甲苯、以環氧樹脂為基底之材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，其厚度例如是介於0.3µm至30µm之間、介於0.5µm至20µm之間、介於1µm至10µm之間、介於0.5µm至5µm之間、或是厚度大於0.3 µm, 0.5 µm, 0.7 µm, 1 µm, 1.5 µm, 2 µm, 3 µm或5 µm，每一交互連接線金屬層27具有複數金屬線或跡線，其包括：(1)銅層40，其具有一個(或多個)低的部分位在其中之一聚合物層42中的開口中，其厚度介於0.3µm至20µm之間，及具有厚度介於0.3µm至20µm之間的高的部分位在其中之一聚合物層42上，(2)厚度介於1nm至50nm之間的黏著層28a(例如是鈦層或氮化鈦層)位在每一金屬線或跡線的銅層40之一個(或多個)低的部分之底部及側壁上，以及位在每一金屬線或跡線的銅層40之高的部分之底部，及(3)一種子層28a(例如是銅)位在每一金屬線或跡線的該銅層40與黏著層28a之間，其中該金屬線或跡線的銅層40之高的部分的側壁沒有被金屬線或跡線的黏著層28a所覆蓋，每一交互連接線金屬層27可具有厚度例如介於0.3µm至30µm之間、介於0.5µm至20µm之間、介於1µm至10µm之間、介於0.5µm至5µm之間，或是厚度大於0.3 µm, 0.5 µm, 0.7 µm, 1 µm, 1.5 µm, 2 µm, 3 µm或5 µm複數金屬線或跡線，且其寬度例如是介於0.3µm至30µm之間、介於0.5µm至20µm之間、介於1µm至10µm之間、介於0.5µm至5µm之間，或是寬度大於0.3 µm, 0.5 µm, 0.7 µm, 1 µm, 1.5 µm, 2 µm, 3 µm或5 µm。
接著，參閱第18D圖及第20D圖所示，複數金屬凸塊或金屬柱492可形成在BISCSP 491的最頂層交互連接線金屬層27上金屬接墊上，每一屬凸塊或金屬柱492可有各種型式，第一型金屬凸塊或金屬柱492可包括：(1) 黏著層26a(例如是鈦層或氮化鈦層)位在BISCSP 491的最頂層交互連接線金屬層27上金屬接墊上，其厚度介於1nm至50nm之間；(2)一種子層26b(例如是銅)位在其黏著層26a上；及(3)一銅層32位在其種子層26b上，其厚度介於1µm至60µm之間。
或者，第二型金屬凸塊或金屬柱492可包括上述之黏著層26a、種子層26b及銅層32之外，更可包括一含錫銲料層位在其銅層32上，該含錫銲料層係由錫或錫銀合金所構成且厚度介於1µm至50µm之間。
或者，第二種型式的金屬凸塊或微型金屬柱492可包括如上述的該黏著層26a、種子層26b及銅層32，以及更包括一含錫金屬的銲料頂層位在該銅層32上，此銲料頂層33的材質例如是錫-銀合金且其厚度介於1µm至50µm之間。或者，第三種型式的微型金屬凸塊或微型金屬柱34可以是一種熱壓合凸塊，其包括如上述的該黏著層26a及該種子層26b，另外還包括如第26C圖及第26D圖所示的一銅層37位在該種子層26b上、及一銲料頂層38位在該銅層37上，其中該銅層37的厚度t3係介於2微米至20微米之間，例如為3微米，而該銅層37的最大橫向(例如為圓形的直徑)尺寸w3係介於1微米至15微米之間，例如為3微米；該銲料頂層38係由錫-銀合金、錫-金合金、錫-銅合金、錫-銦合金、銦或錫所構成，且其厚度係介於1微米至15微米之間，例如為2微米，而該銲料頂層38的最大橫向(例如為圓形的直徑)尺寸係介於1微米至15微米之間，例如為3微米。該些第三種型式的微型金屬凸塊或微型金屬柱34係分別地形成在如第26C圖及第26D圖所示之多個金屬接墊27b上，其中該些金屬接墊27b係由 BISCSP 491之最上層的交互連接線金屬層27所構成，每一該些金屬接墊27b的厚度t1係介於1微米至10微米之間，或是介於2微米至10微米之間，而其最大橫向(例如為圓形的直徑)尺寸w1係介於1微米至15微米之間，例如為5微米。二相鄰第三型微型金屬凸塊或微型金屬柱34之間的間距介於3 µm至20 µm之間。
接著，第一或第二型半導體晶圓100b或100c，BISCSP 491之該聚合物層585及聚合物層42可經由雷射切割製程或機械切割製程切割或分割成如第18E圖或20E圖中之複數獨立第一型操作模組190或FPGA/HBM堆疊3D晶片級封裝(CSP)，第一或第二型半導體晶圓100b或100c可被切割或分割成複數半導體晶片，例如是標準商業化FPGA IC晶片200，其中在每一標準商業化FPGA IC晶片200可接合一個(或多個)第一或第二型第二記憶體模組159-2或己知良好第二HBM IC晶片251-2，對於如第18E圖中的第一型操作模組190，每一TPVCs 594的高度大於位在每一第一型第二記憶體模組159-2或己知良好第二HBM IC晶片251-2與標準商業化FPGA IC晶片200之間的每一接合接點563的高度。
第二型操作模組
第18F圖為本發明實施例第二型操作模組(即是FPGA/HBM堆疊3D晶片級封裝(CSP))的剖面示意圖，第20F圖為本發明另一實施例第二型操作模組(即是FPGA/HBM堆疊3D晶片級封裝(CSP))的剖面示意圖，對於形成如第18F圖或第20F圖中的第二型操作模組190，在執行如第18C圖或第20C圖中的聚合物層585之後，如第18D圖或第20D圖中的一化學機械研磨(chemical mechanical polishing (CMP))、拋光製程可被執行，以將每一第一型或第二型第二記憶體模組159-2的最頂層之第三型HBM IC晶片251-3的每一TSV 157之銅層156的背面曝露、或是每一己知良好第二型HBM IC晶片251-2的每一TSV 157之銅層156的背面曝露，以平坦化聚合物層585的上表面、每一第一型或第二型第二記憶體模組159-2或每一己知良好第二型HBM IC晶片251-2的上表面、每一TPVCs 594的上表面及每一第一型或第二型第二記憶體模組159-2的最頂層之第三型HBM IC晶片251-3的每一TSV 157之銅層156的背面或每一己知良好第二型HBM IC晶片251-2的每一TSV 157之銅層156的背面。
接著，參閱第18F圖或第20F圖所示，如第18D圖或第20D圖中的BISCSP 491可形成在該聚合物層585的上表面上方、形成每一第一型或第二型第二記憶體模組159-2或己知良好第二型HBM IC晶片251-2的上表面上及形成在每一TPVCs 594的上表面上方，除了如第18D圖或第20D圖中的BISCSP 491的揭露內容之外，位在最底層聚合物層42中的每一開口可位在第一型或第二型第二記憶體模組159-2或己知良好第三型HBM IC晶片251-3的其中之一TSV 157的電鍍銅層156的背面上方，或位在其中之一TPVCs 594的上表面上方；也就是第一型或第二型第二記憶體模組159-2或己知良好第三型HBM IC晶片251-3的其中之一TSV 157的電鍍銅層156的背面可位在最底層聚合物層42中的其中之一開口的底部，及位在其中之一TPVCs 594的上表面位在最底層聚合物層42中的其中之一開口的底部，最底層的交互連接線金屬層27可經由最底層聚合物層42中的開口耦接第一型或第二型第二記憶體模組159-2或每一己知良好第二型HBM IC晶片251-2的其中之一TSV 157及耦接TPVCs 594。
如第18F圖或第20F圖所示，形成BISCSP 491之後，如第18D圖或第20D圖中之該金屬凸塊或金屬柱492可形成在如第18D圖或第20D圖中之BISCSP 491的最頂層交互連接線金屬層27的金屬接墊上，接著，第一或第二型半導體晶圓100b或100c，BISCSP 491之該聚合物層585及聚合物層42可經由雷射切割製程或機械切割製程切割或分割成如第18F圖或20F圖中之複數獨立第一型操作模組190或FPGA/HBM堆疊3D晶片級封裝(CSP)，第一或第二型半導體晶圓100b或100c可被切割或分割成複數半導體晶片，例如是標準商業化FPGA IC晶片200，其中在每一標準商業化FPGA IC晶片200可接合一個(或多個)第一或第二型第二記憶體模組159-2或己知良好第二HBM IC晶片251-2，對於如第18F圖中的第二型操作模組190，每一TPVCs 594的高度大於位在每一第一型第二記憶體模組159-2或己知良好第二HBM IC晶片251-2與標準商業化FPGA IC晶片200之間的每一接合接點563的高度。
第三型操作模組
第18G圖為本發明第三型操作模組(即是FPGA/HBM堆疊3D晶片級封裝(CSP))的剖面示意圖，第20G圖為本發明另一實施例第三型操作模組(即是FPGA/HBM堆疊3D晶片級封裝(CSP))的剖面示意圖，對於形成如第18G圖或第20G圖中之第三型操作模組190，如第18A圖至第18D圖或第20A圖至第20D圖中的第一型或第二型半導體晶圓100b或100c分別具有如第17B圖或第17D圖中的結構，在形成金屬凸塊或金屬柱492在BISCSP 491的最頂層交互連接線金屬層27的金屬接墊上之後，可執行化學機械研磨(chemical mechanical polishing (CMP))、拋光製程，以將第一或第二型半導體晶圓100b或100c中的半導體基板2之背面一部分移除，以曝露出第一或第二型半導體晶圓100b或100c中的每一TSV 157的電鍍銅層156的背面，對於第一或第二型半導體晶圓100b或100c中的每一TSV 157，位在其底部的絕緣介電層153、黏著層154及電鍍種子層155被移除而曝露出電鍍銅層156的背面。
接著，如第18G圖及第20G圖所示，一保護層14包括一氮化矽、氮氧化矽或碳氧化矽層，其厚度例如大於0.3μm，或者具有厚度介於1μm至10μm之間的聚合物層可形成在半導體晶圓100b或100c的半導體基板2的背面上，此保護層14定義為半導體晶圓100b或100c的一部分，位在半導體晶圓100b或100c的半導基板2背面上的保護層14中的複數開口可對齊位在半導體晶圓100b或100c的TSV 157之電鍍銅層156的背面下方，接著，複數微型金屬凸塊或金屬柱570可形成在半導體晶圓100b或100c的TSV 157之電鍍銅層156的背面上並位在半導體晶圓100b或100c之半導體基板2背面上的保護層14中的開口上，位在半導體晶圓100b或100c背面的該微型金屬凸塊或金屬柱570可以是第一型至第三四型的微型金屬凸塊或金屬柱，其具有如上述第14C圖中第三型半導體晶片100之第一型至第三四型的微型金屬凸塊或金屬柱的規格說明。接著，第一或第二型半導體晶圓100b或100c，BISCSP 491之該聚合物層585及聚合物層42可經由雷射切割製程或機械切割製程切割或分割成如第18G圖或20G圖中之複數獨立第三型操作模組190或FPGA/HBM堆疊3D晶片級封裝(CSP)，第一或第二型半導體晶圓100b或100c可被切割或分割成複數半導體晶片，例如是標準商業化FPGA IC晶片200，其中在每一標準商業化FPGA IC晶片200可接合一個(或多個)第一或第二型第二記憶體模組159-2或己知良好第二HBM IC晶片251-2，對於如第18G圖中的第三型操作模組190，每一TPVCs 594的高度大於位在每一第一型第二記憶體模組159-2或己知良好第二HBM IC晶片251-2與標準商業化FPGA IC晶片200之間的每一接合接點563的高度。
第四型操作模組
第18H圖為本發明第四型操作模組(即是FPGA/HBM堆疊3D晶片級封裝(CSP))的剖面示意圖，第20H圖為本發明另一實施例第四型操作模組(即是FPGA/HBM堆疊3D晶片級封裝(CSP))的剖面示意圖，對於形成如第18G圖或第20G圖中之第三型操作模組190，第四型操作模組190具有與第18F圖或第20F圖相似的結構，第18F圖或第20F圖與第18H圖或第20H圖中所示的相同圖表示的元件，可以使用相同的元件號碼，第18F圖或第20F圖與第18H圖中所示的元件的規格可以參考第18H圖或第20H圖中所示的元件的規格，其中不同點為第二型及第四型半導體基板100之間的不同，不同在於形成第18H圖或第20H圖中的第四型操作模模190，第一或第二型半導體晶圓100b或100c可分別具有如第17B圖或第17D圖中的結構，形成金屬凸塊或金屬柱492在BISCSP 491之最頂層交互連接線金屬層27的金屬接墊上之後，執行化學機械研磨(chemical mechanical polishing (CMP))、拋光製程，以將第一或第二型半導體晶圓100b或100c之半導體基板2的底部一部分移除，以曝露出第一或第二型半導體晶圓100b或100c中的每一TSV 157的電鍍銅層156的背面，形成保護層14及形成如第18G圖或第20G圖中之微型金屬凸塊或金屬柱570，接著第一或第二型半導體晶圓100b或100c、聚合物層585及BISCSP 491的聚合物層42可經由雷射切割或機械切割等方式，將其切割或分割成複數如第18H或第20H圖中獨立第四型操作模組或FPGA/HBM堆疊3D晶片級封裝(CSP)，至此，第一或第二型半導體晶圓100b或100c可被切割或分割成複數半導體晶片，例如是標準商業化FPGA IC晶片200，其中在每一標準商業化FPGA IC晶片200可接合一個(或多個)第一或第二型第二記憶體模組159-2或己知良好第二HBM IC晶片251-2，對於如第18H圖中的第四型操作模組190，每一TPVCs 594的高度大於位在每一第一型第二記憶體模組159-2或己知良好第二HBM IC晶片251-2與標準商業化FPGA IC晶片200之間的每一接合接點563的高度。
第一型至第四型操作模組的特點
對於在第18E圖或第20E圖中的第一型操作模組190、第18F圖或第20F圖中的第二型操作模組190、第18G圖或第20G圖中的第三型操作模組190及第18H圖或第20H圖中的第四型操作模組190，位在其第一或第二型第二記憶體模組159-2或己知良好第二HBM IC晶片251-2與其FPGA IC晶片200之間的資料匯流排所具有有資料位元寬度係等於或大於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K，第一或第二型第二記憶體模組159-2的每一第三HBM IC晶片251-3或己知良好第二HBM IC晶片251-2可具有如第5B圖及第12圖中的小型I/O電路203，其每一小型I/O電路203經由位在其FPGA IC晶片200與其第一或第二型第二記憶體模組159-2或己知良好第二HBM IC晶片251-2之間的如第18E圖、第18F圖、第18G圖或第18H圖中其中之一接合接點563耦接至其FPGA IC晶片200的其中之一小型I/O電路203，或是經由如第20E圖、第20F圖、第20G圖或第20H圖中的其中之一接合結構耦接至其FPGA IC晶片200的其中之一小型I/O電路203，其中此其中之一接合結構係來自於FPGA IC晶片200的其中之一金屬接墊6a的接合結構及第二型第二記憶體模組159-2或己知良好第二HBM IC晶片251-2的其中之一金屬接墊6a的接合結構。
對於在第18E圖中的每一第一型操作模組190、在第18F圖或第20F圖中的第二型操作模組190、在第18G圖或第20G圖中的第三型操作模組190、在第18H圖或第20H圖中的第四型操作模組190，其第一或第二型記憶體模組159-2或己知良好第二HBM IC晶片251-2可耦接至其中之一金屬凸塊或金屬柱492，用於訊號傳輸或電源供應或接地連接，其連接順序為FPGA IC晶片200的FISC 20及/或SISC 29的第一交互連接線結構及/或第二交互連接線結構之一個(或多個) 交互連接線金屬層、其中之一TPVCs 594及用於邏輯驅動器正面或上面的(FISD或TISD)101一個(或多個)交互連接線金屬層27。
扇出型交互連接線技術(Fanout-interconnection-technology (FOIT))晶片封裝
第一型FOIT晶片封裝結構
第21A圖至第21F圖為本發明實施例中第一型FOIT晶片封裝結構的製程剖面示意圖，第一型FOIT晶片封裝結構可被提供/用以形成如第10A圖、第10B圖、第10C圖或第10D圖中之第一、第二、第三或第四型標準商業化邏輯驅動器300，如第21A圖所示，提供一第一型交互連接線載板589，其具有(1)例如由玻璃、矽、金屬、銅、鋁、陶瓷、鋼、塑膠、聚合物、環氧樹脂基底聚合物或環氧樹脂基底化合物所構成之暫時基板(T-Sub)590；(2)一犠牲接合層591(基板-剝離層)位在T-Sub 590上，其中犠牲接合層591可使其T-Sub 590更容易從預先已接合/設置到犧牲接合層591上或已形成在其犧牲接合層591上的元件上剝離或分開，其中該犠牲接合層591可以是液態的光熱轉換(light-to-heat conversion (LTHC))材質，其可經由印刷或旋塗的方式設置在T-Sub 590(例如是玻璃晶圓或面板上)上，然後固化或乾燥成厚度介於0.5µm至2µm之間的犠牲接合層591，其中LTHC材質可以是在混合溶劑中包含炭黑和黏合劑的液體墨水；及(3)複數TPV 582位在犠牲接合層591上，其中每一TPV 582可包括厚度介於1nm至50nm之間的一黏著層26a(例如是鈦層或氮化鈦層)位在犠牲接合層591上，一種子層26b(例如是銅)位在黏著層26a上及厚度介於20µm至300µm之間、介於30µm至200µm之間、介於50µm至150µm之間、介於50µm至120µm之間、介於20µm至100µm之間、介於20µm至60µm之間、介於20µm至40µm之間或介於20µm至30µm之間，或是厚度大於或等於100 µm, 50 µm, 30 µm或20 µm，的銅層581位在該種子層26b上。
接著，如第21B圖所示，可提供第14A圖及第14B圖中的一個(或多個)第一及/或第二型半導體晶片100，將每一個半導體晶片100之背面(位在底部)接合至第一型交互連接線載板589的犠牲接合層591上，且其具有第一型微型金屬凸塊或金屬柱34朝上，每一第一及/或第二型半導體晶片100可以是在第10A圖、第10B圖、第10C圖或第10D圖中用於第一、第二、第三或第四型邏輯驅動器300之HBM IC晶片251-1、NVM IC晶片250、PCIC晶片269、GPU晶片269a、CPU晶片269b、IAC晶片402、DPIIC晶片410或專用控制及I/O晶片265。可提供第18E圖或第20E圖及/或第18F圖或第20F圖中的一個(或多個)第一及/或第二型操作模組190(只顯示一個)，其每一個操作模組190的底部背面接合至第一型交互連接線載板589的犠牲接合層591上，且其具有第一型微型金屬凸塊或金屬柱34朝上，其中每一第一及/或第二型操作模組190中的標準商業化FPGA IC晶片200的背面位在其底部，接合在第一型交互連接線載板589的犠牲接合層591上，可提供如第15A圖中的一個(或多個)第一型第一記憶體模組159-1(只顯示一個)以覆晶接合方式接合在第一型交互連接線載板589的犠牲接合層591上，且其具有第一型微型金屬凸塊或金屬柱34朝上，其中每一如第15A圖中的第一型第一記憶體模組159-1的最頂層HBM IC晶片251-3可以覆晶接合方式變成在每一第一型第一記憶體模組159-1的最底層HBM IC晶片251-3，且其背面可接合至第一型交互連接線載板589的犠牲接合層591上。
接著，如第21B圖所示，一聚合物層565(例如是樹脂或化合物)可經由旋塗、網版印刷、滴注或灌模等方式填入每二相鄰第一及/或第二型半導體晶片100、第一型第一記憶體模組159-1及第一及/或第二型操作模組190之間的間隙中及填入每二相鄰TPVs 582之間的間隙中，並且覆蓋每一第一及/或第二型半導體晶片100的每一第一型微型金屬凸塊或金屬柱34、每一第一型第一記憶體模組159-1上的每一第一型微型金屬凸塊或金屬柱34、每一第一及/或第二型操作模組190的每一第一型金屬凸塊或金屬柱492及每一TPVs 582。
接著，如第21C圖所示，一化學機械研磨(chemical mechanical polishing (CMP))、拋光製程可被執行，以去除該聚合物層565的頂部部分，以曝露出第一及/或第二型半導體晶片100的每一第一型微型金屬凸塊或金屬柱34之銅層32的上表面、第一型第一記憶體模組159-1上的每一第一型微型金屬凸塊或金屬柱34之銅層32的上表面、每一第一及/或第二型操作模組190的每一第一型金屬凸塊或金屬柱492之銅層32的上表面及每一TPVs 582的銅層581之上表面，並且平坦化聚合物層565的上表面、每一第一及/或第二型半導體晶片100的每一第一型微型金屬凸塊或金屬柱34之銅層32的上表面、第一型第一記憶體模組159-1上的每一第一型微型金屬凸塊或金屬柱34之銅層32的上表面、每一第一及/或第二型操作模組190的每一第一型金屬凸塊或金屬柱492之銅層32的上表面及每一TPVs 582的銅層581之上表面。
接著，如第21D圖所示，用於邏輯驅動器正面或上面的交互連接線結構(FISD或TISD)101可形成在聚合物層565的上表面、每一第一及/或第二型半導體晶片100的每一第一型微型金屬凸塊或金屬柱34之銅層32的上表面、第一型第一記憶體模組159-1上的每一第一型微型金屬凸塊或金屬柱34之銅層32的上表面、每一第一及/或第二型操作模組190的每一第一型金屬凸塊或金屬柱492之銅層32的上表面及每一TPVs 582的銅層581之上表面上，邏輯驅動器正面或上面的交互連接線結構(FISD或TISD)101可包括一個(或多個)交互連接線金屬層27，其每一交互連接線金屬層27耦接至每一第一及/或第二型半導體晶片100之一些或全部的第一型微型金屬凸塊或金屬柱34、每一第一型第一記憶體模組159-1上的一些或全部的第一型微型金屬凸塊或金屬柱34、每一第一及/或第二型操作模組190的一些或全部的第一型金屬凸塊或金屬柱492及一些或全部的TPVs 582，及位在每二相鄰的交互連接線金屬層27之間一個(或多個)聚合物層42，其中高的交互連接線金屬層27可經由在其中間之一聚合物層42中的開口耦接至低的交互連接線金屬層27，最底層聚合物層42可位在最底層交互連接線金屬層27與聚合物層565之間，最底層聚合物層42中的每一開口可位在第一及/或第二型半導體晶片100的每一第一型微型金屬凸塊或金屬柱34之銅層32的上表面、第一型第一記憶體模組159-1上的每一第一型微型金屬凸塊或金屬柱34之銅層32的上表面、每一第一及/或第二型操作模組190的每一第一型金屬凸塊或金屬柱492之銅層32的上表面或每一TPVs 582的銅層581之上表面上，也就是第一及/或第二型半導體晶片100的一些或全部的第一型微型金屬凸塊或金屬柱34之銅層32的上表面、第一型第一記憶體模組159-1上的一些或全部的第一型微型金屬凸塊或金屬柱34之銅層32的上表面、每一第一及/或第二型操作模組190的一些或全部的第一型金屬凸塊或金屬柱492之銅層32的上表面或一些或全部的TPVs 582的銅層581之上表面位在最底層聚合物層42中的其中之一開口的底部，因此，最底層交互連接線金屬層27可經由在最底層聚合物層42中的開口耦接至第一及/或第二型半導體晶片100的第一型微型金屬凸塊或金屬柱34、第一型第一記憶體模組159-1上的第一型微型金屬凸塊或金屬柱34、每一第一及/或第二型操作模組190的第一型金屬凸塊或金屬柱492及TPVs 582，每一交互連接線金屬層27可水平橫跨第一及/或第二型半導體晶片100、第一型第一記憶體模組159-1及第一及/或第二型操作模組190的邊界，最頂層交互連接線金屬層27可具有複數金屬接墊位在最頂層聚合物層42中複數所對應的開口之底部。
如第21D圖，對於邏輯驅動器正面的交互連接線結構(FISD)101，每一聚合物層42可以是聚醯亞胺、苯基環丁烯(BenzoCycloButene (BCB))、聚對二甲苯、以環氧樹脂為基底之材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，其厚度例如是介於0.3µm至30µm之間、介於0.5µm至20µm之間、介於1µm至10µm之間、介於0.5µm至5µm之間、或是厚度大於0.3 µm, 0.5 µm, 0.7 µm, 1 µm, 1.5 µm, 2 µm, 3 µm或5 µm，每一交互連接線金屬層27具有複數金屬線或跡線，其包括：(1)銅層40，其具有一個(或多個)低的部分位在其中之一聚合物層42中的開口中，其厚度介於0.3µm至20µm之間，及具有厚度介於0.3µm至20µm之間的高的部分位在其中之一聚合物層42上，(2)厚度介於1nm至50nm之間的黏著層28a(例如是鈦層或氮化鈦層)位在每一金屬線或跡線的銅層40之一個(或多個)低的部分之底部及側壁上，以及位在每一金屬線或跡線的銅層40之高的部分之底部，及(3)一種子層28a(例如是銅)位在每一金屬線或跡線的該銅層40與黏著層28a之間，其中該金屬線或跡線的銅層40之高的部分的側壁沒有被金屬線或跡線的黏著層28a所覆蓋，每一交互連接線金屬層27可具有厚度例如介於0.3µm至30µm之間、介於0.5µm至20µm之間、介於1µm至10µm之間、介於0.5µm至5µm之間，或是厚度大於0.3 µm, 0.5 µm, 0.7 µm, 1 µm, 1.5 µm, 2 µm, 3 µm或5 µm複數金屬線或跡線，且其寬度例如是介於0.3µm至30µm之間、介於0.5µm至20µm之間、介於1µm至10µm之間、介於0.5µm至5µm之間，或是寬度大於0.3 µm, 0.5 µm, 0.7 µm, 1 µm, 1.5 µm, 2 µm, 3 µm或5 µm。
接著，如第21D圖所示，複數金屬凸塊或金屬柱583可形成在FISD 101之最頂層交互連接線金屬層27之金屬接墊上，每一金屬凸塊或金屬柱583可包括：(1)一黏著層26a位在FISD 101的最頂層交互連接線金屬層27之金屬接墊上，其黏著層26a例如是鈦或氮化鈦且厚度介於1nm至50nm之間，(2)一種子層26b位在該黏著層26a上，例如是銅層，(3)厚度介於1µm至60µm之間的一銅層32位在其種子層26b上，(4)由錫或錫-銀合金所形成之一含錫的銲料層33位在其銅層32下方表面上，其厚度介於1µm至50µm之間。
接著，如第21E圖所示，T-sub 590可從犠牲接合層591上剝離分開，例如在此案例中，該犠牲接合層591為LTHC材質而T-sub 590為玻璃晶圓或面示，產生一雷射光593(例如是具有波長1064 nm 及輸出功率介於20至50W，且焦點處的光斑直徑為0.3mm之YAG雷射)從T-sub 590的背面穿過T-sub 590至犠牲接合層591，並且以例如8.0m/s的速度掃描該犠牲接合層591，如此該犠牲接合層591可被分解且T-sub 590可以很容易的從犠牲接合層591上分離，接著一黏著剝離帶(未示出)可以貼到犧牲接合層591的底部，接著該犠牲接合層591可從聚合物層565的一底部表面、第一及/或第二型半導體晶片100的背面、第一型第一記憶體模組159-1上的最底層HBM IC晶片251-3背面、每一第一及/或第二型操作模組190的標準商業化FPGA IC晶片200的背面及每一TPVs 582的黏著層26a的表面上被分離或剝離。
或者，T-sub 590及犠牲接合層591可經由研磨或拋光過程移除，以曝露出聚合物層的底部表面、第一及/或第二型半導體晶片100的背面、第一型第一記憶體模組159-1上的最底層HBM IC晶片251-3背面、每一第一及/或第二型操作模組190的標準商業化FPGA IC晶片200的背面及每一TPVs 582的黏著層26a的表面，或者可在如第21C圖中之聚合物層565的頂部一部分移除之後及形成如第21D圖中的FISD 101之前，再移除T-sub 590及犠牲接合層591，接著，FISD 101之該聚合物層565及聚合物層42可經由雷射切割或機械切割的方式被切割或分割成複數如第21F圖中之獨立的第一型FOIT晶片封裝結構，對於第一型FOIT晶片封裝結構300，每一TPV可耦接至電源傳輸的電源電壓(Vcc)、用於接地傳輸的接地參考電壓(Vss)或用於信號傳輸的信號源。
第21G圖為本發明實施例第一型FOIT晶片封裝結構的第一型堆疊封裝(POP)封裝技術的堆疊結構之剖面示意圖，如第21G圖所示，提供複數如第21F圖中之第一型FOIT晶片封裝結構300堆疊在一起，以形成第一型POP結構311。
用於形成如第21G圖中的第一型POP封裝結構311，可先提供一電路載板(circuit carrier substrate)，接著，最底部的第一型FOIT晶片封裝結構300的金屬凸塊或金屬柱583可接合至電路載板，接著將一底部填充材料填入最底部的第一型FOIT晶片封裝結構300與電路載板之間的間隙中，以將位於該間隙之中的金屬凸塊或金屬柱583包覆。
接著，如第21G圖所示，在第一步驟，一含錫銲料層112可形成在低的第一型FOIT晶片封裝結構300之TPVs 582的上表面上，接著第二步驟，上面的第一型FOIT晶片封裝結構300的金屬凸塊或金屬柱583接合至該含錫銲料層112，接著第三步驟，該含錫銲料層112可進行迴銲製程，以使上面的第一型FOIT晶片封裝結構300的金屬凸塊或金屬柱583接合低的第一型FOIT晶片封裝結構300之TPVs 582其中之一個上，接著第四步驟，一底部填充材料可填入上面的及下面的第一型FOIT晶片封裝結構300二個之間的間隙中，以將上面的第一型FOIT晶片封裝結構300的金屬凸塊或金屬柱583包覆。
接著，如第21G圖所示，上述第一至第四步驟可依序地重複多次以堆疊多個第一型FOIT晶片封裝結構300，其堆疊的數量大於或等於2，例如4個或8個，對於案例而言，如第21G圖所示，堆疊的所有第一型FOIT晶片封裝結構都可以相同。
接著，如第21G圖所示，複數銲料球(solder balls)325可殖球設置在其電路載板的底部表面，接著該電路載板可經由雷射切割或經由機械切割的方式被切割或分割成複數獨立的基板單元113，該電路載板例如是印刷電路板(PCBs)、球柵陣列(BGA)基板、軟性電路板(或帶)或陶瓷電路基板。
第二型FOIT晶片封裝結構
第22A圖及第22B圖為本發明實施例第二型FOIT晶片封裝結構的製程剖面示意圖，第二型FOIT晶片封裝結構可被提供/用以形成如第10A圖、第10B圖、第10C圖或第10D圖中之第一、第二、第三或第四型標準商業化邏輯驅動器300，如第21A圖所示，第二型FOIT晶片封裝結構的製程與第21A圖至第21E圖中之第一型FOIT晶片封裝結構300的製程相似，其二者不同點如下：如第22A圖所示，在移除如第21E圖中T-sub 590及犠牲接合層591後，執行化學機械研磨(chemical mechanical polishing (CMP))、拋光製程在第一及/或第二型半導體晶片100的背面、每一第一或第二型半導體晶圓100b或100c中的半導體基板2之背面，每一第一型第一記憶體模組159-1的背面、聚合物層565的底部表面及每一TPV 582的黏著層26a，以曝露出第二型半導體晶片100的每一TSV 157的電鍍銅層156背面、每一第一型及/或第二型操作模組190中的標準商業化FPGA IC晶片200的每一TSV 157的電鍍銅層156的背面(其中該FPGA IC晶片200可從如第17B圖或第17D圖中的第一或第二型半導體晶圓100b或100c製造而來)、每一第一型第一記憶體模組159-1的最底層HBM IC晶片251-3之每一TSV 157的電鍍銅層156的背面及每一TPV 582的銅層581之背面，每一第一型及/或第二型操作模組190中的標準商業化FPGA IC晶片200的每一TSV 157的電鍍銅層156的背面可與每一第一型及/或第二型操作模組190中的標準商業化FPGA IC晶片200的半導體基板2之背面、聚合物層565的底部表面及每一TPV 582的銅層581的背面共平面，每一第一型第一記憶體模組159-1的最底層HBM IC晶片251-3之每一TSV 157的電鍍銅層156背面可與每一第一型第一記憶體模組159-1的最底層HBM IC晶片251-3之半導體基板2的背面、聚合物層565的底部表面及每一TPV 582的銅層581的背面共平面。
接著，如第22A圖所示，一保護層14可形成在每一第二型半導體晶片100的半導體基板2的背面上、形成在每一第一及/或第二型操作模組190的標準商業化FPGA IC晶片200的半導體基板2的背面上、形成在每一第一型第一記憶體模組159-1的最底層HBM IC晶片251-3的半導體基板2的背面上、形成聚合物層565的底部表面上及形成在每一TPV 582的銅層581的背面上，其中在保護層14中的每一開口14a可對齊及位在其中之一第二型半導體晶片100的其中之一TSV 157的電鍍銅層156的背面、位在其中之一第一及/或第二型操作模組190的標準商業化FPGA IC晶片200的其中之一TSV 157的電鍍銅層156的背面、或位在其中之一TPV 582的銅層581的背面，或是對齊及位在每一第一型第一記憶體模組159-1的最底層HBM IC晶片251-3的每一TSV 157的電鍍銅層156的背面下方，特別是針對如第10A圖或第10B圖中一型或第二標準商業化邏輯驅動器300的情況下，其中該保護層14可包括具有厚度例如大於0.3μm的氮化矽層、氮氧化矽層或碳氮化矽層，或者是厚度介於1至10μm之間的聚合物層，接著位在FISD 101上的聚合物層565、聚合物層42及保護層14可經由雷射切割或機械切割等方式，分割成如第22B圖中之複數獨立第二型FOIT晶片封裝結構300，對於第二型FOIT晶片封裝結構300，每一TPV可耦接至電源傳輸的電源電壓(Vcc)、用於接地傳輸的接地參考電壓(Vss)或用於信號傳輸的信號源。
第22C圖為本發明實施例對於第二型FOIT晶片封裝結構之第二型POP封裝結構的剖面示意圖，如第22C圖所示，提供複數如第22B圖中之第二型FOIT晶片封裝結構300堆疊在一起，以形成第二型POP結構311。
用於形成如第22C圖中的第二型POP封裝結構311，可先提供一電路載板(circuit carrier substrate)，接著，最底部的第一型FOIT晶片封裝結構300的金屬凸塊或金屬柱583可接合至電路載板，接著將一底部填充材料填入最底部的第一型FOIT晶片封裝結構300與電路載板之間的間隙中，以將位於該間隙之中的金屬凸塊或金屬柱583包覆。
接著，如第22C圖所示，在第一步驟，含錫銲料層112可形成在低的第一型FOIT晶片封裝300的每一第二型半導體晶片100的一些或全部的TSV 157的電鍍銅層156的背面上、低的第一型FOIT晶片封裝300的每一第一及/或第二型操作模組190的標準商業化FPGA IC晶片200的一些或全部的TSV 157的電鍍銅層156的背面上、低的第一型FOIT晶片封裝300的一些或全部的TPV 582的銅層581的背面，及/或特別在第10A圖或第10B圖中第一或第二型標準商業化邏輯驅動器300的情況下，含錫銲料層112可形成在低的第一型FOIT晶片封裝300的每一第一型第一記憶體模組159-1的最底層HBM IC晶片251-3的每一TSV 157的電鍍銅層156的背面上，接著，在第二步驟，上面的第一型FOIT晶片封裝結構的金屬凸塊或金屬柱583可接合至含錫銲料層112，接著在第三步驟，該含錫銲料層112可進行迴銲步驟以接合上面的第一型FOIT晶片封裝300的每一金屬凸塊或金屬柱583至低的第一型FOIT晶片封裝結構300之其中之一第二型半導體晶片100的其中之一TSV 157、低的第一型FOIT晶片封裝結構300的其中之一第一及/或第二型操作模組190的標準商業化FPGA IC晶片200的其中之一TSV 157，或是特別在第10A圖或第10B圖中第一或第二型標準商業化邏輯驅動器300的情況下，低的第一型FOIT晶片封裝結構300之其中之一第一型第一記憶體模組159-1的最底層HBM IC晶片251-3的其中之一TSV 157上，接著，在第四步驟，底部填充材料可填入位在高的及底的第一型FOIT晶片封裝結構300之間的間隙中，以包覆高的第一型FOIT晶片封裝300的金屬凸塊或金屬柱583。
接著，如第22C圖所示，上述第一至第四步驟可依序地重複多次以堆疊多個第二型FOIT晶片封裝結構300，其堆疊的數量大於或等於2，例如4個或8個，對於案例而言，如第21G圖所示，堆疊的所有第二型FOIT晶片封裝結構都可以相同。
接著，如第22C圖所示，複數銲料球(solder balls)325可殖球設置在其電路載板的底部表面，接著該電路載板可經由雷射切割或經由機械切割的方式被切割或分割成複數獨立的基板單元113，該電路載板例如是印刷電路板(PCBs)、球柵陣列(BGA)基板、軟性電路板(或帶)或陶瓷電路基板。
第三型FOIT晶片封裝結構
第23A圖及第23G圖為本發明實施例第三型FOIT晶片封裝結構的製程剖面示意圖，第三型FOIT晶片封裝結構可被提供/用以形成如第10A圖、第10B圖、第10C圖或第10D圖中之第一、第二、第三或第四型標準商業化邏輯驅動器300，如第23A圖所示，可提供一第二型交互連接線載板589，其具有：(1)用於第一型交互連接線載板589的如第21A圖中相同規格的一暫時基板(T-Sub)590；(2)一犠牲接合層591(亦即是基板剝離層)位在T-Sub 590上；及(3)一邏輯驅動器扇出型交互連接線結構(fan-out interconnection scheme for a logic drive (FOISD)) 592位在該犠牲接合層591上，其中該FOISD 92可包括一個(或多個)交互連接線金屬層27及一個(或多個)聚合物層42，其中每一聚合物層42位在二相鄰交互連接線金屬層27之間，且位在最底層交互連接線金屬層27的下方或位在最頂層交互連接線金屬層27的上方，其中上面的交互連接線金屬層27可經由位在之間的聚合物層42中的一開口耦接至低的交互連接線金屬層27，最底層聚合物層42可位在最底層交互連接線金屬層27與第二型交互連接線載板589之犠牲接合層591之間，最底層交互連接線金屬層27具有複數金屬栓塞，每一金屬栓塞位在最底層聚合物層42中的其中之一開口中且其底部表面大致上與最底層聚合物層42的底部表面共平面，其中最底層交互連接線金屬層27之每一金屬栓塞的底部表面與最底層聚合物層42的底部表面可接合第二型交互連接線載板589的犠牲接合層591，最頂層交互連接線金屬層27具有複數金屬接墊位在最頂層聚合物層42中複數對應開口的底部。
如第23A圖，對於FOISD 592，每一聚合物層42可以是聚醯亞胺、苯基環丁烯(BenzoCycloButene (BCB))、聚對二甲苯、以環氧樹脂為基底之材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，其厚度例如是介於0.3µm至30µm之間、介於0.5µm至20µm之間、介於1µm至10µm之間、介於0.5µm至5µm之間、或是厚度大於0.3 µm, 0.5 µm, 0.7 µm, 1 µm, 1.5 µm, 2 µm, 3 µm或5 µm，每一交互連接線金屬層27具有複數金屬線或跡線，其包括：(1)銅層40，其具有一個(或多個)低的部分位在其中之一聚合物層42中的開口中，其厚度介於0.3µm至20µm之間，及具有厚度介於0.3µm至20µm之間的高的部分位在其中之一聚合物層42上，(2)厚度介於1nm至50nm之間的黏著層28a(例如是鈦層或氮化鈦層)位在每一金屬線或跡線的銅層40之一個(或多個)低的部分之底部及側壁上，以及位在每一金屬線或跡線的銅層40之高的部分之底部，及(3)一種子層28a(例如是銅)位在每一金屬線或跡線的該銅層40與黏著層28a之間，其中該金屬線或跡線的銅層40之高的部分的側壁沒有被金屬線或跡線的黏著層28a所覆蓋，每一交互連接線金屬層27可具有厚度例如介於0.3µm至30µm之間、介於0.5µm至20µm之間、介於1µm至10µm之間、介於0.5µm至5µm之間，或是厚度大於0.3 µm, 0.5 µm, 0.7 µm, 1 µm, 1.5 µm, 2 µm, 3 µm或5 µm複數金屬線或跡線，且其寬度例如是介於0.3µm至30µm之間、介於0.5µm至20µm之間、介於1µm至10µm之間、介於0.5µm至5µm之間，或是寬度大於0.3 µm, 0.5 µm, 0.7 µm, 1 µm, 1.5 µm, 2 µm, 3 µm或5 µm。
如第23A圖所示，第二型交互連接線載板589更可包括如第14A圖中複數第一、第二或第四型微型金屬凸塊或金屬柱34位在FOISD 592的最頂層交互連接線金屬層27之第一組金屬接墊上，及如第21A圖中的複數TPV 582位在FOISD 592的最頂層交互連接線金屬層27之第二組金屬接墊上，其中每一TPV 582可包括厚度介於1nm至50nm之間的一黏著層26a(例如是鈦層或氮化鈦層)位在FOISD 592的最頂層交互連接線金屬層27之第二組金屬接墊上，一種子層26b(例如是銅)位在黏著層26a上及厚度介於20µm至300µm之間、介於30µm至200µm之間、介於50µm至150µm之間、介於50µm至120µm之間、介於20µm至100µm之間、介於20µm至60µm之間、介於20µm至40µm之間或介於20µm至30µm之間，或是厚度大於或等於100 µm, 50 µm, 30 µm或20 µm，的銅層581位在該種子層26b上。
如第23A圖及第23B圖所示，提供一個(或多個)如第14A圖及第14B圖中的第一及/或第二型半導體晶片100，其中每一半導體晶片100的背面位在底部接合用於第二型交互連接線載板589的FOISD 592的最頂層聚合物層42且其(半導體晶片100)具有第一型微型金屬凸塊或金屬柱朝上，每一第一及/或第二型半導體晶片100可以是用於如第10A圖至第10D圖中之第一、第二、第三或第四型標準商業化邏輯驅動器300中的DPIIC晶片410、IAC晶片402、專用控制及I/O晶片265、NVM IC晶片250、第一HBM IC晶片251-1、PCIC晶片269、GPU晶片269a或CPU晶片269b，在第15A圖中(但不是第23A圖及第23B圖中)的一個(或多個)第一型第一記憶體模組159-1，可被提供用以覆晶接合至第二型交互連接線載板589的FOISD 592的最頂層聚合物層42上且其(第一記憶體模組159-1)具有第一型微型金屬凸塊或金屬柱34朝上，其中在第15A圖中每一第一型第一記憶體模組159-1的最頂層HBM IC晶片251-3可以覆晶接合方式變成每一第一型第一記憶體模組159-1的最底層的HBM IC晶片251-3，且其背面可接合至最第二型交互連接線載板589的FOISD 592的最頂層聚合物層42上。在第18E圖或第20圖及/或第18F圖或第20F圖中的一個(或多個)第一及/或第二型操作模組190可被提供，其中每一操作模組190的背面位在其底部以接合至第二型交互連接線載板589的FOISD 592的最頂層聚合物層42，且其冄有第一型金屬凸塊或金屬柱492朝上，其中每一第一及/或第二型操作模組190中的標準商業化FPGA IC晶片200的背面位在其底部，以接合至第二型交互連接線載板589的FOISD 592的最頂層聚合物層42上。
如第23A圖及第23B圖所示，在第14C圖中的一個(或多個)第三型半導體晶片100可被提供，其每一第三型半導體晶片100的微型金屬凸塊或金屬柱570接合至第二型交互連接線載板589的微型金屬凸塊或金屬柱34(朝上)，每一第三型半導體晶片100可以是如第10A圖至第10D圖中之第一、第二、第三或第四型標準商業化邏輯驅動器300中的DPIIC晶片410、IAC晶片402、專用控制及I/O晶片265、NVM IC晶片250、第一HBM IC晶片251-1、PCIC晶片269、GPU晶片269a或CPU晶片269b，另外，在第18G圖或第20G圖及/或第18H圖或第20H圖中的一個(或多個)第三及/或第四型操作模組190可被提供，其每一操作模組190的微型金屬凸塊或金屬柱570接合至第二型交互連接線載板589的微型金屬凸塊或金屬柱34(朝上)。
第24A圖及第24B圖為本發明實施例之熱壓式凸塊接合至熱壓式接墊的接合製程剖面示意圖，對於第一案例，如第23A圖及第23B圖、第24A圖及第24B圖所示，每一第三型半導體晶片100及第三及/或第四型操作模組190可具有第三型微型金屬凸塊或金屬柱570可接合至半導體晶圓100b的第四型金屬凸塊或金屬柱34。例如，每一第三型半導體晶片100及第三及/或第四型操作模組190之第三型金屬凸塊或金屬柱570的銲料層38可用熱壓的方式接合至第二型交互連接線載板589之第四型微型金屬凸塊或金屬柱34的金屬層(蓋)或銲料層49上，以形成複數接合接點563位在每一第三型半導體晶片100及第三及/或第四型操作模組190與第二型交互連接線載板589的FOISD 592之間，其中熱壓接合的條件為溫度介於240至300°C之間且壓力介於0.3至3MPa之間，其壓合時間約3至15秒之間，每一第三型半導體晶片100及第三及/或第四型操作模組190的第三型金屬凸塊或金屬柱570的銅層37之厚度t3大於第二型交互連接線載板589之第四型微型金屬凸塊或金屬柱34的銅層48厚度t2，且每一第三型半導體晶片100及第三及/或第四型操作模組190的第三型金屬凸塊或金屬柱34的銅層37之最大橫向尺寸w3等於第二型交互連接線載板589之第四型微型金屬凸塊或金屬柱34的銅層48之最大橫向尺寸w2的0.7至0.1倍，或者每一第三型半導體晶片100及第三及/或第四型操作模組190的第三型金屬凸塊或金屬柱570的銅層37之剖面面積等於第二型交互連接線載板589之第四型微型金屬凸塊或金屬柱34的銅層48之剖面面積的0.5至0.01倍。位在其接合接點563的銅層37與銅層48之間的接合銲料可大部分的被保留在第二型交互連接線載板589的其中之一第四型微型金屬凸塊或金屬柱34的銅層48的上表面且延伸超過低的第二型交互連接線載板589的其中之一第四型微型金屬凸塊或金屬柱34的銅層48之邊界小於0.5µm，因此，二相鄰的接合接點563即使是細間距的方式，也可以避免二相鄰的接合接點563之間的短路。
或者，對於第二案例，如第23A圖及第23B圖所示，每一第三型半導體晶片100及第三及/或第四型操作模組190的第二型微型金屬凸塊或金屬柱570可接合至第二型交互連接線載板589的第一型微型金屬凸塊或金屬柱34，例如，每一第三型半導體晶片100及第三及/或第四型操作模組190的第二型微型金屬凸塊或金屬柱570之銲料凸塊33可接合至第二型交互連接線載板589的第一型微型金屬凸塊或金屬柱34之電鍍銅層32上，以形成複數接合接點563位在每一第三型半導體晶片100及第三及/或第四型操作模組190與第二型交互連接線載板589的FOISD 592之間，每一第三型半導體晶片100及第三及/或第四型操作模組190的每一第二型微型金屬凸塊或金屬柱570之電鍍銅層32的厚度大於第二型交互連接線載板589的第一型微型金屬凸塊或金屬柱34之電鍍銅層32的厚度。
或者，對於第三案例，如第23A圖及第23B圖所示，每一第三型半導體晶片100及第三及/或第四型操作模組190的第一型微型金屬凸塊或金屬柱570可接合至第二型交互連接線載板589的第二型微型金屬凸塊或金屬柱34，例如，每一第三型半導體晶片100及第三及/或第四型操作模組190的第一型微型金屬凸塊或金屬柱570之電鍍金屬層32(例如是銅層)可接合至第二型交互連接線載板589的第二型微型金屬凸塊或金屬柱34之銲料層33上，以形成複數接合接點563位在每一第三型半導體晶片100及第三及/或第四型操作模組190與第二型交互連接線載板589的FOISD 592之間，每一第三型半導體晶片100及第三及/或第四型操作模組190的每一第一型微型金屬凸塊或金屬柱570之電鍍銅層32的厚度大於第二型交互連接線載板589的第二型微型金屬凸塊或金屬柱34之電鍍銅層32的厚度。
或者，對於第四案例，如第23A圖及第23B圖所示，每一第三型半導體晶片100及第三及/或第四型操作模組190的第二型微型金屬凸塊或金屬柱570可接合至第二型交互連接線載板589的第二型微型金屬凸塊或金屬柱34，例如，每一第三型半導體晶片100及第三及/或第四型操作模組190的第二型微型金屬凸塊或金屬柱570之銲料凸塊33可接合至第二型交互連接線載板589的第二型微型金屬凸塊或金屬柱34之銲料層33上，以形成複數接合接點563位在每一第三型半導體晶片100及第三及/或第四型操作模組190與第二型交互連接線載板589的FOISD 592之間，每一第三型半導體晶片100及第三及/或第四型操作模組190的每一第二型微型金屬凸塊或金屬柱34之電鍍銅層32的厚度大於第二型交互連接線載板589的第二型微型金屬凸塊或金屬柱34之電鍍銅層32的厚度。
接著，如第23B圖所示，一底部填充材料564(例如是環氧樹脂或化合物)可填入位在每一第三型半導體晶片100及第三及/或第四型操作模組190與第二型交互連接線載板589的FOISD 592之間的間隙中，以包圍位在其中的接合接點563，該底部填充材料564可在溫度等或大於100、120或150°C下硬化(反應)。
接著，如第22B圖所示，一聚合物層565(例如是樹脂或化合物)可經由旋塗、網版印刷、滴注或灌模等方式填入每二相鄰第一、第二及/或第三型半導體晶片100、第一型第一記憶體模組159-1(未繪示)及第一、第二、第三及/或第四型操作模組190之間的間隙中及填入每二相鄰TPVs 582之間的間隙中，並且覆蓋每一第一、第二及/或第三型半導體晶片100的每一第一型微型金屬凸塊或金屬柱34、每一第一型第一記憶體模組159-1上的每一第一型微型金屬凸塊或金屬柱34、每一第一、第二、第三及/或第四型操作模組190的每一第一型金屬凸塊或金屬柱492及每一TPVs 582。
接著，如第23C圖所示，一化學機械研磨(chemical mechanical polishing (CMP))、拋光製程可被執行，以去除該聚合物層565的頂部部分，以曝露出第一、第二及/或第三型半導體晶片100的每一第一型微型金屬凸塊或金屬柱34之銅層32的上表面、第一型第一記憶體模組159-1(未繪示)上的每一第一型微型金屬凸塊或金屬柱34之銅層32的上表面、每一第一、第二、第三及/或第四型操作模組190的每一第一型金屬凸塊或金屬柱492之銅層32的上表面及每一TPVs 582的銅層581之上表面，並且平坦化聚合物層565的上表面、每一第一、第二及/或第三型半導體晶片100的每一第一型微型金屬凸塊或金屬柱34之銅層32的上表面、第一型第一記憶體模組159-1上的每一第一型微型金屬凸塊或金屬柱34之銅層32的上表面、每一第一、第二、第三及/或第四型操作模組190的每一第一型金屬凸塊或金屬柱492之銅層32的上表面及每一TPVs 582的銅層581之上表面。
接著，如第23D圖所示，用於邏輯驅動器正面或上面的FISD 101可形成在聚合物層565的上表面、每一第一、第二及/或第三型半導體晶片100的每一第一型微型金屬凸塊或金屬柱34之銅層32的上表面、第一型第一記憶體模組159-1上的每一第一型微型金屬凸塊或金屬柱34之銅層32的上表面、每一第一、第二、第三及/或第四型操作模組190的每一第一型金屬凸塊或金屬柱492之銅層32的上表面及每一TPVs 582的銅層581之上表面上，這裡的FISD 101的規格內容及製程可參考第21D圖中的說明書，對於FISD 101，每一交互連接線金屬層27耦接至每一第一、第二及/或第三型半導體晶片100之一些或全部的第一型微型金屬凸塊或金屬柱34、每一第一型第一記憶體模組159-1上的一些或全部的第一型微型金屬凸塊或金屬柱34、每一第一、第二、第三及/或第四型操作模組190的一些或全部的第一型金屬凸塊或金屬柱492及一些或全部的TPVs 582，最底層聚合物層42中的每一開口可位在第一、第二及/或第三型半導體晶片100的每一第一型微型金屬凸塊或金屬柱34之銅層32的上表面、第一型第一記憶體模組159-1上的每一第一型微型金屬凸塊或金屬柱34之銅層32的上表面、每一第一、第二、第三及/或第四型操作模組190的每一第一型金屬凸塊或金屬柱492之銅層32的上表面或每一TPVs 582的銅層581之上表面上，也就是第一、第二及/或第三型半導體晶片100的一些或全部的第一型微型金屬凸塊或金屬柱34之銅層32的上表面、第一型第一記憶體模組159-1上的一些或全部的第一型微型金屬凸塊或金屬柱34之銅層32的上表面、每一第一、第二、第三及/或第四型操作模組190的一些或全部的第一型金屬凸塊或金屬柱492之銅層32的上表面或一些或全部的TPVs 582的銅層581之上表面位在最底層聚合物層42中的其中之一開口的底部，每一交互連接線金屬層27可水平橫跨第一、第二及/或第三型半導體晶片100、第一型第一記憶體模組159-1及第一、第二、第三及/或第四型操作模組190的邊界。
接著，如第23D圖所示，在第21D圖中的金屬凸塊或金屬柱583可形成在FISD 101的最頂層交互連接線金屬層27的金屬接墊上，該金屬凸塊或金屬柱583的規格內容及製程可參考第21D圖中之內容所示。
接著，如第23E圖所示，該T-sub 590可從犠牲接合層591上剝離移除，如第21E圖所示，接著黏著剝離帶(未示出)可以貼到犧牲接合層591的底部，接著該犠牲接合層591可從FOISD 592的最底層聚合物層42的底部表面上及FOISD 592的最底層交互連接線金屬層27的每一金屬栓塞的底部表面上剝離或移開，以曝露FOISD 592的最底層聚合物層42的底部表面及FOISD 592的最底層交互連接線金屬層27的每一金屬栓塞的底部表面，或者，該T-sub 590及犠牲接合層591可經由研磨或拋光製程移除，以曝露FOISD 592的最底層聚合物層42的底部表面及FOISD 592的最底層交互連接線金屬層27的每一金屬栓塞的底部表面，或者，可在移除在第22C圖中聚合物層565的頂部一部分之後且在形成如第22D圖中FISD 101之前，將該T-sub 590及犠牲接合層591移除。
接著，如第23F圖所示，一聚合物層586可形成在FOISD 592的最底層聚合物層42的底部表面上且在此聚合物層586中的每一開口可對齊且位在FOISD 592的最底層交互連接線金屬層27之其中之一金屬栓塞的底部表面下方，也就是FOISD 592的最底層交互連接線金屬層27之每一金屬栓塞的底部表面可位在聚合物層586中的其中之一開口上，聚合物層586可以是聚醯亞胺、苯基環丁烯(BenzoCycloButene (BCB))、聚對二甲苯、以環氧樹脂為基底之材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，其厚度例如是介於0.3µm至30µm之間、介於0.5µm至20µm之間、介於1µm至10µm之間、介於0.5µm至5µm之間、或是厚度大於0.3 µm, 0.5 µm, 0.7 µm, 1 µm, 1.5 µm, 2 µm, 3 µm或5 µm，此聚合物層586可定義為FOISD 592的一部分。
接著，該聚合物層565、FISD 101的聚合物層42及FOISD 592的聚合物層42及586可經由雷射切割或機械切割方式切割為複數如第23G圖中之獨立第三型FOIT晶片封裝結構300，對於第三型FOIT晶片封裝結構300，其中的每一TPV可耦接至電源傳輸的電源電壓(Vcc)、用於接地傳輸的接地參考電壓(Vss)或用於信號傳輸的信號源。對於第三型FOIT晶片封裝結構300，其中每一TPVs 582的高度大於位在每一第三型半導體晶片100及第三及/或第四型操作模組190與其FOISD 592之間的每一接合接點563的高度，高度約大於20µm或50µm。
第23H圖為本發明實施例對於第三型FOIT晶片封裝結構之第三型POP封裝結構的剖面示意圖，如第23H圖所示，提供複數如第23G圖中之第三型FOIT晶片封裝結構300並將其翻轉而堆疊在一起，以形成第三型POP結構311。
用於形成如第23H圖中的第三型POP封裝結構311，可先提供一電路載板(circuit carrier substrate)，接著，最底部的第三型FOIT晶片封裝結構300的金屬凸塊或金屬柱583可接合至電路載板，接著將一底部填充材料填入最底部的第三型FOIT晶片封裝結構300與電路載板之間的間隙中，以將位於該間隙之中的金屬凸塊或金屬柱583包覆。
接著，如第23H圖所示，在第一步驟，一含錫銲料層112可形成在低的第三型FOIT晶片封裝結構300之FOISD 592的最頂層交互連接線金屬層27的一些或全部金屬栓塞的的上表面上，接著第二步驟，上面的第三型FOIT晶片封裝結構300的金屬凸塊或金屬柱583接合至該含錫銲料層112，接著第三步驟，該含錫銲料層112可進行迴銲製程，以使上面的第三型FOIT晶片封裝結構300的金屬凸塊或金屬柱583接合低的第三型FOIT晶片封裝結構300之FOISD 592的最頂層交互連接線金屬層27的其中之一金屬栓塞，接著第四步驟，一底部填充材料可填入上面的及下面的第三型FOIT晶片封裝結構300二個之間的間隙中，以將上面的第三型FOIT晶片封裝結構300的金屬凸塊或金屬柱583包覆。
接著，如第23H圖所示，上述第一至第四步驟可依序地重複多次以堆疊多個第三型FOIT晶片封裝結構300，其堆疊的數量大於或等於2，例如4個或8個，對於案例而言，如第23H圖所示，堆疊的所有第三型FOIT晶片封裝結構都可以相同。
接著，如第23H圖所示，複數銲料球(solder balls)325可殖球設置在其電路載板的底部表面，接著該電路載板可經由雷射切割或經由機械切割的方式被切割或分割成複數獨立的基板單元113，該電路載板例如是印刷電路板(PCBs)、球柵陣列(BGA)基板、軟性電路板(或帶)或陶瓷電路基板。
第四型FOIT晶片封裝結構
如第25A圖至第25F圖為本發明實施例第四型FOIT晶片封裝結構的製程剖面示意圖，第四型FOIT晶片封裝結構可被提供/用以形成如第10A圖、第10B圖、第10C圖或第10D圖中之第一、第二、第三或第四型標準商業化邏輯驅動器300，如第25A圖至第25B圖所示，可首先提供如第23A圖中的第二型交互連接線載板589，接著，如第14A圖及第14B圖中的一個(或多個)第一及/或第二型半導體晶片100可被提供並將其翻轉，其中半導體晶片100的每一微型金屬凸塊或金屬柱34可接合至第二型交互連接線載板589的微型金屬凸塊或金屬柱34並且其背面的頂部朝上，每一第一及/或第二型半導體晶片100可以是如第10A圖至第10D圖中之第一、第二、第三或第四型標準商業化邏輯驅動器300中的DPIIC晶片410、IAC晶片402、專用控制及I/O晶片265、NVM IC晶片250、第一HBM IC晶片251-1、PCIC晶片269、GPU晶片269a或CPU晶片269b，另外，在第15A圖中的一個(或多個)第一型第一記憶體模組159-1(僅繪示一個)可被提供，每一個記憶體模組159-1的微型金屬凸塊或金屬柱34可接合至第二型交互連接線載板589的微型金屬凸塊或金屬柱34，其中每一第一型第一記憶體模組159-1的最頂層HBM IC晶片251-3的背面頂部朝上，另外，在第18E圖或第20E圖及/或第18F圖或第20F圖中的一個(或多個)第一及/或第二型操作模組190可被提供並將其翻轉，每一操作模組190的金屬凸塊或金屬柱492可接合至第二型交互連接線載板589的微型金屬凸塊或金屬柱34，其中每一第一及/或第二型操作模組190中的標準商業化FPGA IC晶片200可被翻轉而變成其背面的頂部朝上。
第26A圖及第26B圖為本發明實施例之熱壓式凸塊接合至熱壓式接墊的接合製程剖面示意圖，對於第一案例，如第25A圖及第25B圖、第26A圖及第26B圖所示，每一第一及/或第二型半導體晶片100及第一型第一記憶體模組159-1可具有第三型微型金屬凸塊或金屬柱34可接合至半導體晶圓100b的第四型金屬凸塊或金屬柱34。例如，每一第一及/或第二型半導體晶片100及第一型第一記憶體模組159-1之第三型金屬凸塊或金屬柱34的銲料層38可用熱壓的方式接合至第二型交互連接線載板589之第四型微型金屬凸塊或金屬柱34的金屬層(蓋)或銲料層49上，以形成複數接合接點563位在每一第一及/或第二型半導體晶片100及第一型第一記憶體模組159-1與第二型交互連接線載板58之間，其中熱壓接合的條件為溫度介於240至300°C之間且壓力介於0.3至3MPa之間，其壓合時間約3至15秒之間，每一第一及/或第二型半導體晶片100及第一型第一記憶體模組159-1的第三型金屬凸塊或金屬柱34的銅層37之厚度t3大於第二型交互連接線載板589之第四型微型金屬凸塊或金屬柱34的銅層48厚度t2，且每一第一及/或第二型半導體晶片100及第一型第一記憶體模組159-1的第三型金屬凸塊或金屬柱34的銅層37之最大橫向尺寸w3等於第二型交互連接線載板589之第四型微型金屬凸塊或金屬柱34的銅層48之最大橫向尺寸w2的0.7至0.1倍，或者每一第一及/或第二型半導體晶片100及第一型第一記憶體模組159-1的第三型金屬凸塊或金屬柱34的銅層37之剖面面積等於第二型交互連接線載板589之第四型微型金屬凸塊或金屬柱34的銅層48之剖面面積的0.5至0.01倍。
例如，如第25A圖、第25B圖、第26A圖及第26B圖所示，對於每一第一及/或第二型半導體晶片100接合至第二型交互連接線載板589，其第三型微型金屬凸塊或金屬柱34可分別形成在金屬接墊6b之正面上，其中金屬接墊6b係經由其SISC 29的最高的交互連接線金屬層27所提供，或在沒有SISC 29的情況下，可經由經由FISC 20的最高的交互連接線金屬層6所提供，其中第三型微型金屬凸塊或金屬柱34之銅層37的厚度t3大於其金屬接墊6b的厚度t1，且其最大橫向尺寸w3等於其金屬接墊6b的最大橫向尺寸w1的0.7至0.1倍，或者，第三型微型金屬凸塊或金屬柱34的銅層37的剖面之面積等於其金屬接墊6b的剖面之面積的0.5至0.01倍，其金屬接墊6b的厚度t1介於1µm至10µm之間或介於2µm至10µm之間，及其最大橫向尺寸w1(例如是圓形中的直徑)介於1µm至15µm之間，例如是5µm。
如第25A圖、第25B圖、第26A圖及第26B圖所示，對於每一第一型第一記憶體模組159-1接合至第二型交互連接線載板589，其第三型微型金屬凸塊或金屬柱34可分別形成在金屬接墊6b之正面上，其中金屬接墊6b係經由其控制晶片688之SISC 29的最高的交互連接線金屬層27所提供，或在沒有控制晶片688之SISC 29的情況下，可經由經由控制晶片688之FISC 20的最高的交互連接線金屬層6所提供，其中每一第三型微型金屬凸塊或金屬柱34之銅層37的厚度t3大於其控制晶片688之每一金屬接墊6b的厚度t1，且其最大橫向尺寸w3等於其控制晶片688之每一金屬接墊6b的最大橫向尺寸w1的0.7至0.1倍，或者，每一第三型微型金屬凸塊或金屬柱34的銅層37的剖面之面積等於其控制晶片688之每一金屬接墊6b的剖面之面積的0.5至0.01倍，其控制晶片688之每一金屬接墊6b的厚度t1介於1µm至10µm之間或介於2µm至10µm之間，及其最大橫向尺寸w1(例如是圓形中的直徑)介於1µm至15µm之間，例如是5µm。
如第25A圖、第25B圖、第26A圖及第26B圖，位在其接合接點563的銅層37與銅層48之間的接合銲料可大部分的被保留在第二型交互連接線載板589的其中之一第四型微型金屬凸塊或金屬柱34的銅層48的上表面且延伸超過低的第二型交互連接線載板589的其中之一第四型微型金屬凸塊或金屬柱34的銅層48之邊界小於0.5µm，因此，二相鄰的接合接點563即使是細間距的方式，也可以避免二相鄰的接合接點563之間的短路。
或者，對於第二案例，如第25A圖、第25B圖、第26A圖及第26B圖所示，每一第一及/或第二型半導體晶片100及第一型第一記憶體模組159-1具有第二型微型金屬凸塊或金屬柱34接合至第二型交互連接線載板589的第一型微型金屬凸塊或金屬柱34，例如第一及/或第二型半導體晶片100及第一型第一記憶體模組159-1之第二型微型金屬凸塊或金屬柱34的銲料層33接合至第二型交互連接線載板589的第一型微型金屬凸塊或金屬柱34之電鍍銅層32上，以形成複數接合接點158位在第一及/或第二型半導體晶片100及第一型第一記憶體模組159-1與第二型交互連接線載板589之間，第一及/或第二型半導體晶片100及第一型第一記憶體模組159-1之每一第二型微型金屬凸塊或金屬柱34的銅層32之厚度大於第二型交互連接線載板589的第一型微型金屬凸塊或金屬柱34之電鍍銅層32的厚度。
或者，對於第三案例，如第25A圖、第25B圖、第26A圖及第26B圖所示，每一第一及/或第二型半導體晶片100及第一型第一記憶體模組159-1具有第一型微型金屬凸塊或金屬柱34接合至如第二型交互連接線載板589的第二型微型金屬凸塊或金屬柱34，例如第一及/或第二型半導體晶片100及第一型第一記憶體模組159-1之第一型微型金屬凸塊或金屬柱34的電鍍金屬層32(例如是銅層)接合至第二型交互連接線載板589的第二型微型金屬凸塊或金屬柱34之銲料層33上，以形成複數接合接點158位在第一及/或第二型半導體晶片100及第一型第一記憶體模組159-1與第二型交互連接線載板589之間，第一及/或第二型半導體晶片100及第一型第一記憶體模組159-1之每一第一型微型金屬凸塊或金屬柱34的銅層32之厚度大於第二型交互連接線載板589的第二型微型金屬凸塊或金屬柱34之電鍍銅層32的厚度。
或者，對於第四案例，如第25A圖、第25B圖、第26A圖及第26B圖所示，每一第一及/或第二型半導體晶片100及第一型第一記憶體模組159-1具有第二型微型金屬凸塊或金屬柱34接合至第二型交互連接線載板589的第二型微型金屬凸塊或金屬柱34，例如第一及/或第二型半導體晶片100及第一型第一記憶體模組159-1之第一型微型金屬凸塊或金屬柱34的銲料層33接合至第二型交互連接線載板589的第二型微型金屬凸塊或金屬柱34之銲料層33上，以形成複數接合接點158位在第一及/或第二型半導體晶片100及第一型第一記憶體模組159-1與第二型交互連接線載板589之間，第一及/或第二型半導體晶片100及第一型第一記憶體模組159-1之每一第二型微型金屬凸塊或金屬柱34的銅層32之厚度大於第二型交互連接線載板589的第二型微型金屬凸塊或金屬柱34之電鍍銅層32的厚度。
第26C圖及第26D圖為本發明實施例之熱壓式凸塊接合至熱壓式接墊的接合製程剖面示意圖，對於第一案例，如第25A圖及第25B圖、第26C圖及第26D圖所示，每一第一及/或第二型操作模組190可具有第三型微型金屬凸塊或金屬柱34可接合至半導體晶圓100b的第四型金屬凸塊或金屬柱34。例如，每一第一及/或第二型操作模組190之第三型金屬凸塊或金屬柱92的銲料層38可用熱壓的方式接合至第二型交互連接線載板589之第四型微型金屬凸塊或金屬柱34的金屬層(蓋)或銲料層49上，以形成複數接合接點563位在每一第一及/或第二型操作模組190與第二型交互連接線載板58之間，其中熱壓接合的條件為溫度介於240至300°C之間且壓力介於0.3至3MPa之間，其壓合時間約3至15秒之間，每一第一及/或第二型操作模組190的第三型金屬凸塊或金屬柱92的銅層37之厚度t3大於第二型交互連接線載板589之第四型微型金屬凸塊或金屬柱34的銅層48厚度t2，且每一第一及/或第二型操作模組190的第三型金屬凸塊或金屬柱92的銅層37之最大橫向尺寸w3等於第二型交互連接線載板589之第四型微型金屬凸塊或金屬柱34的銅層48之最大橫向尺寸w2的0.7至0.1倍，或者每一第一及/或第二型操作模組190的第三型金屬凸塊或金屬柱92的銅層37之剖面面積等於第二型交互連接線載板589之第四型微型金屬凸塊或金屬柱34的銅層48之剖面面積的0.5至0.01倍。
如第25A圖、第25B圖、第26C圖及第26D圖，位在其接合接點563的銅層37與銅層48之間的接合銲料可大部分的被保留在第二型交互連接線載板589的其中之一第四型微型金屬凸塊或金屬柱34的銅層48的上表面且延伸超過低的第二型交互連接線載板589的其中之一第四型微型金屬凸塊或金屬柱34的銅層48之邊界小於0.5µm，因此，二相鄰的接合接點563即使是細間距的方式，也可以避免二相鄰的接合接點563之間的短路。
或者，對於第二案例，如第25A圖、第25B圖、第26C圖及第26D圖所示，每一第一及/或第二型操作模組190具有第二型金屬凸塊或金屬柱492接合至第二型交互連接線載板589的第一型微型金屬凸塊或金屬柱34，例如第一及/或第二型操作模組190之第二型金屬凸塊或金屬柱492的銲料層33接合至第二型交互連接線載板589的第一型微型金屬凸塊或金屬柱34之電鍍銅層32上，以形成複數接合接點158位在第一及/或第二型操作模組190與第二型交互連接線載板589之間，第一及/或第二型操作模組190之每一第二型金屬凸塊或金屬柱492的銅層32之厚度大於第二型交互連接線載板589的第一型微型金屬凸塊或金屬柱34之電鍍銅層32的厚度。
或者，對於第三案例，如第25A圖、第25B圖、第26C圖及第26D圖所示，每一第一及/或第二型操作模組190具有第一型微型金屬凸塊或金屬柱34接合至第二型交互連接線載板589的第二型金屬凸塊或金屬柱492，例如第一及/或第二型操作模組190之第一型微型金屬凸塊或金屬柱34的電鍍金屬層32(例如是銅層)接合至第二型交互連接線載板589的第二型金屬凸塊或金屬柱492之銲料層33上，以形成複數接合接點158位在第一及/或第二型操作模組190與第二型交互連接線載板589之間，第一及/或第二型操作模組190之每一第一型微型金屬凸塊或金屬柱34的銅層32之厚度大於第二型交互連接線載板589的第二型金屬凸塊或金屬柱492之電鍍銅層32的厚度。
或者，對於第四案例，如第25A圖、第25B圖、第26C圖及第26D圖所示，每一第一及/或第二型操作模組190具有第二型金屬凸塊或金屬柱492接合至第二型交互連接線載板589的第二型金屬凸塊或金屬柱492，例如第一及/或第二型操作模組190之第一型微型金屬凸塊或金屬柱34的銲料層33接合至第二型交互連接線載板589的第二型金屬凸塊或金屬柱492之銲料層33上，以形成複數接合接點158位在第一及/或第二型操作模組190與第二型交互連接線載板589之間，第一及/或第二型操作模組190之每一第二型金屬凸塊或金屬柱492的銅層32之厚度大於第二型交互連接線載板589的第二型金屬凸塊或金屬柱492之電鍍銅層32的厚度。
接著，如第25B圖所示，一底部填充材料564(例如是環氧樹脂或化合物)可填入位在每一第一及/或第二型半導體晶片100及第一型第一記憶體模組159-1與及第一及/或第二型操作模組190與第二型交互連接線載板589的FOISD 592之間的間隙中，以包圍位在其中的接合接點563，該底部填充材料564可在溫度等或大於100、120或150°C下硬化(反應)。
接著，如第25B圖所示，一聚合物層565(例如是樹脂或化合物)可經由旋塗、網版印刷、滴注或灌模等方式填入每二相鄰第一及/或第二型半導體晶片100、第一型第一記憶體模組159-1(未繪示)及第一及/或第二型操作模組190之間的間隙中及填入每二相鄰TPVs 582之間的間隙中，並且覆蓋每一第一及/或第二型半導體晶片100、每一第一型第一記憶體模組159-1、每一第一及/或第二型操作模組190及每一TPVs 582。
接著，如第23C圖所示，一化學機械研磨(chemical mechanical polishing (CMP))、拋光製程可被執行，以去除該聚合物層565的頂部部分，以曝露出第一及/或第二型半導體晶片100的背面、第一型第一記憶體模組159-1(未繪示)上的最頂層HBM IC晶片251-3的背面、每一第一及/或第二型操作模組190的標準商業化FPGA IC晶片200的背面及每一TPVs 582的銅層581之上表面，並且平坦化聚合物層565的上表面、每一第一及/或第二型半導體晶片100的背面、第一型第一記憶體模組159-1的最頂層HBM IC晶片251-3的背面、每一第一及/或第二型操作模組190的標準商業化FPGA IC晶片200的背面及每一TPVs 582的銅層581之上表面。
接著，如第25E圖所示，該T-sub 590可從犠牲接合層591上剝離移除，其可參考如第21E圖所示之內容，接著黏著剝離帶(未示出)可以貼到犧牲接合層591的底部，接著該犠牲接合層591可從FOISD 592的最底層聚合物層42的底部表面上及FOISD 592的最底層交互連接線金屬層27的每一金屬栓塞的底部表面上剝離或移開，以曝露FOISD 592的最底層聚合物層42的底部表面及FOISD 592的最底層交互連接線金屬層27的每一金屬栓塞的底部表面，或者，該T-sub 590及犠牲接合層591可經由研磨或拋光製程移除，以曝露FOISD 592的最底層聚合物層42的底部表面及FOISD 592的最底層交互連接線金屬層27的每一金屬栓塞的底部表面。
接著，如第25E圖所示，該聚合物層586可形成在FOISD 592的最底層聚合物層42的底部表面上且其可定義為FOISD 592的一部分，該聚合物層586的規格內容可參考第23F圖中之內容，接著，複數金屬凸塊或金屬柱584可形成在FOISD 592之最底層交互連接線金屬層27之每一金屬栓塞的底部表面上，每一金屬凸塊或金屬柱584可包括：(1)一黏著層26a位在FOISD 592的最底層交互連接線金屬層27之每一金屬栓塞的底部表面之金屬接墊下方，其黏著層26a例如是鈦或氮化鈦且厚度介於1nm至50nm之間，(2)一種子層26b位在該黏著層26a上，例如是銅層，(3)厚度介於1µm至60µm之間的一銅層32位在其種子層26b上，(4)由錫或錫-銀合金所形成之一含錫的銲料層33位在其銅層32下方表面上，其厚度介於1µm至50µm之間。
接著，該聚合物層565及FOISD 592的聚合物層42及586可經由雷射切割或機械切割方式切割為複數如第25F圖中之獨立第四型FOIT晶片封裝結構300，對於第四型FOIT晶片封裝結構300，其中的每一TPV可耦接至電源傳輸的電源電壓(Vcc)、用於接地傳輸的接地參考電壓(Vss)或用於信號傳輸的信號源。對於第四型FOIT晶片封裝結構300，其中每一TPVs 582的高度大於位在每一第一及/或第二型半導體晶片100、第一型第一記憶體模組159-1及第一及/或第二型操作模組190與其FOISD 592之間的每一接合接點563的高度，高度約大於20µm或50µm。
第25G圖為本發明實施例對於第四型FOIT晶片封裝結構之第四型POP封裝結構的剖面示意圖，如第25E圖所示，提供複數如第23G圖中之第四型FOIT晶片封裝結構300並將其堆疊在一起，以形成第四型POP結構311。
用於形成如第25F圖中的第四型POP封裝結構311，可先提供一電路載板(circuit carrier substrate)，接著，最底部的第四型FOIT晶片封裝結構300的金屬凸塊或金屬柱584可接合至電路載板，接著將一底部填充材料填入最底部的第四型FOIT晶片封裝結構300與電路載板之間的間隙中，以將位於該間隙之中的金屬凸塊或金屬柱584包覆。
接著，如第25G圖所示，在第一步驟，一含錫銲料層112可形成在低的第四型FOIT晶片封裝結構300之一些或全部TPVs 582的銅層581上表面上，接著第二步驟，上面的第四型FOIT晶片封裝結構300的金屬凸塊或金屬柱583接合至該含錫銲料層112，接著第三步驟，該含錫銲料層112可進行迴銲製程，以使上面的第四型FOIT晶片封裝結構300的金屬凸塊或金屬柱583接合低的第四型FOIT晶片封裝結構300的其中之一TPVs 582的銅層581上，接著第四步驟，一底部填充材料可填入上面的及下面的第四型FOIT晶片封裝結構300二個之間的間隙中，以將上面的第四型FOIT晶片封裝結構300的金屬凸塊或金屬柱583包覆。
接著，如第25G圖所示，上述第一至第四步驟可依序地重複多次以堆疊多個第四型FOIT晶片封裝結構300，其堆疊的數量大於或等於2，例如4個或8個，對於案例而言，如第25G圖所示，堆疊的所有第四型FOIT晶片封裝結構都可以相同。
接著，如第25G圖所示，複數銲料球(solder balls)325可殖球設置在其電路載板的底部表面，接著該電路載板可經由雷射切割或經由機械切割的方式被切割或分割成複數獨立的基板單元113，該電路載板例如是印刷電路板(PCBs)、球柵陣列(BGA)基板、軟性電路板(或帶)或陶瓷電路基板。
第五型FOIT晶片封裝結構
如第27A圖及第27B圖為本發明實施例第五型FOIT晶片封裝結構的製程剖面示意圖，第五型FOIT晶片封裝結構可被提供/用以形成如第10A圖、第10B圖、第10C圖或第10D圖中之第一、第二、第三或第四型標準商業化邏輯驅動器300，第五型FOIT晶片封裝結構的製程與第25A圖至第25F圖中之第四型FOIT晶片封裝結構300的製程相似，其二者不同點如下：如第27A圖所示，可執行如第25C圖中所示之化學機械研磨(chemical mechanical polishing (CMP))、拋光製程，以曝露每一第二型半導體晶片100的每一TSV 157之電鍍銅層156的背面、每一第一型及/或第二型操作模組190中的標準商業化FPGA IC晶片200的每一TSV 157的電鍍銅層156的背面(其中該FPGA IC晶片200可從如第17B圖或第17D圖中的第一或第二型半導體晶圓100b或100c製造而來)、及每一第一型第一記憶體模組159-1的最頂層HBM IC晶片251-3之每一TSV 157的電鍍銅層156的背面，每一第一型及/或第二型操作模組190中的標準商業化FPGA IC晶片200的每一TSV 157的電鍍銅層156的背面可與每一第一型及/或第二型操作模組190中的標準商業化FPGA IC晶片200的半導體基板2之背面、聚合物層565的上表面及每一TPV 582的銅層581的上表面共平面，每一第一型第一記憶體模組159-1的最頂層HBM IC晶片251-3之每一TSV 157的電鍍銅層156背面可與每一第一型第一記憶體模組159-1的最頂層HBM IC晶片251-3之半導體基板2的背面、聚合物層565的上表面及每一TPV 582的銅層581的上表面共平面。
接著，執行如第25D圖至第25F圖中的程序，以形成複數如第27B圖中之獨立第五型FOIT晶片封裝結構300，對於第五型FOIT晶片封裝結構300，其中的每一TPV可耦接至電源傳輸的電源電壓(Vcc)、用於接地傳輸的接地參考電壓(Vss)或用於信號傳輸的信號源。對於第五型FOIT晶片封裝結構300，其中每一TPVs 582的高度大於位在每一第一及/或第二型半導體晶片100、第一型第一記憶體模組159-1及第一及/或第二型操作模組190與其FOISD 592之間的每一接合接點563的高度，高度約大於20µm或50µm。
第27C圖為本發明實施例對於第五型FOIT晶片封裝結構之第五型POP封裝結構的剖面示意圖，如第27C圖所示，提供複數如第27B圖中之第五型FOIT晶片封裝結構300並將堆疊在一起，以形成第五型POP結構311。
用於形成如第27C圖中的第五型POP封裝結構311，可先提供一電路載板(circuit carrier substrate)，接著，最底部的第五型FOIT晶片封裝結構300的金屬凸塊或金屬柱584可接合至電路載板，接著將一底部填充材料填入最底部的第五型FOIT晶片封裝結構300與電路載板之間的間隙中，以將位於該間隙之中的金屬凸塊或金屬柱584包覆。
接著，如第27C所示，在第一步驟中，一含錫銲料層112可形成在低的第五型FOIT晶片封裝結構300的每一第二型半導體晶片100的每一TSV 157的電鍍銅層156的背面上、低的第五型FOIT晶片封裝結構300的每一第一及/或第二型操作模組190的標準商業化FPGA IC晶片200的每一TSV 157的電鍍銅層156的背面(其中該標準商業化FPGA IC晶片200可從第17B圖或第17D圖中的第一或第二型半導體晶圓100b或100c所製造而來)、低的第五型FOIT晶片封裝結構300的每一第一型第一記憶體模組159-1之最頂層HBM IC晶片251-3的每一TSV 157之電鍍銅層156的背面及低的第五型FOIT晶片封裝結構300的一些或全部的TPVs 582的銅層581的上表面上，接著，在第二步驟中，高的第五型FOIT晶片封裝結構300的金屬凸塊或金屬柱584可接合至含錫銲料層112上，接著在第三步驟中，該含錫銲料層112可進行迴銲製程，以使上面的第四五型FOIT晶片封裝結構300的金屬凸塊或金屬柱583接合至低的第五型FOIT晶片封裝結構300的其中之一第二型半導體晶片100的其中之一TSV 157之電鍍銅層156、接合至低的第五型FOIT晶片封裝結構300的其中之一第一及/或第二型操作模組190中的標準商業化FPGA IC晶片200的每一TSV 157的電鍍銅層156(其中該標準商業化FPGA IC晶片200可從第17B圖或第17D圖中的第一或第二型半導體晶圓100b或100c所製造而來)、接合至低的第五型FOIT晶片封裝結構300的其中之一第一型第一記憶體模組159-1之最頂層HBM IC晶片251-3的其中之一TSV 157之電鍍銅層156，或是接合至低的第四五型FOIT晶片封裝結構300的其中之一TPVs 582的銅層581上，接著第四步驟，一底部填充材料可填入上面的及下面的第四五型FOIT晶片封裝結構300二個之間的間隙中，以將上面的第四五型FOIT晶片封裝結構300的金屬凸塊或金屬柱583包覆。
接著，如第27C圖所示，上述第一至第四步驟可依序地重複多次以堆疊多個第五型FOIT晶片封裝結構300，其堆疊的數量大於或等於2，例如4個或8個，對於案例而言，如第27C圖所示，堆疊的所有第五型FOIT晶片封裝結構都可以相同。
接著，如第27C圖所示，複數銲料球(solder balls)325可殖球設置在其電路載板的底部表面，接著該電路載板可經由雷射切割或經由機械切割的方式被切割或分割成複數獨立的基板單元113，該電路載板例如是印刷電路板(PCBs)、球柵陣列(BGA)基板、軟性電路板(或帶)或陶瓷電路基板。
第六型FOIT晶片封裝結構
如第28A圖及第28B圖為本發明實施例第六型FOIT晶片封裝結構的製程剖面示意圖，第六型FOIT晶片封裝結構可被提供/用以形成如第10A圖、第10B圖、第10C圖或第10D圖中之第一、第二、第三或第四型標準商業化邏輯驅動器300，第六型FOIT晶片封裝結構的製程與第27A圖至第27B圖中之第五型FOIT晶片封裝結構300的製程相似，其二者不同點如下：如第28A圖所示，在執行如第27A圖中所示之化學機械研磨(chemical mechanical polishing (CMP))、拋光製程之後，如第21D圖中之用於邏輯驅動器的頂部交互連接線結構(topside interconnection scheme for a logic drive (TISD))101可形成在聚合物層565的上表面上方、形成在每一第一及/或第二型半導體晶片100的背面、形成在每一第一型第一記憶體模組159-1的最頂層HBM IC晶片251-3的背面、形成在每一第一及/或第二型操作模組190的標準商業化FPGA IC晶片200的背面及形成在每一TPVs 582的銅層581的上表面上，TISD 101的規格內容及製程可參考如第21D圖中的FISD 101的說明內容，對於TISD 101，最底層聚合物層42可位在最底層交互連接線金屬層27與己研磨聚合物層565的平面之間、與每一第一及/或第二型半導體晶片100的背面之間、與第一型第一記憶體模組159-1的最頂層HBM IC晶片251-3的背面之間、與每一第一及/或第二型操作模組190的標準商業化FPGA IC晶片200的背面之間、與每一TPVs 582的銅層581的上表面之間，在其中之一聚合物層42中每一開口可位在其中之一第二型半導體晶片100的其中之一TSV 157的電鍍銅層156的背面、位在第一及/或第二型操作模組190之標準商業化FPGA IC晶片200的其中之一TSV 157的電鍍銅層156的背面(其中該標準商業化FPGA IC晶片200可從第17B圖或第17D圖中的第一或第二型半導體晶圓100b或100c所製造而來)、位在第一型第一記憶體模組159-1的最頂層HBM IC晶片251-3的TSV 157的電鍍銅層156的背面或位在TPV 582的銅層581的上表面上；也就是，每一第二型半導體晶片100的一些或全部的TSV 157的電鍍銅層156的背面位在最底層聚合物層42的其中之一開口的底部，第一及/或第二型操作模組190之標準商業化FPGA IC晶片200的一些或全部的TSV 157的電鍍銅層156的背面位在最底層聚合物層42的其中之一開口的底部(其中該標準商業化FPGA IC晶片200可從第17B圖或第17D圖中的第一或第二型半導體晶圓100b或100c所製造而來)，第一型第一記憶體模組159-1的最頂層HBM IC晶片251-3的一些或全部的TSV 157的電鍍銅層156的背面位在最底層聚合物層42的其中之一開口的底部，一些或全部的TPV 582的銅層581的上表面位在最底層聚合物層42的其中之一開口的底部，因此最底層交互連接線金屬層27可經由最底層聚合物層42中的開口耦接至每一第二型半導體晶片100的TSV 157、耦接至第一及/或第二型操作模組190之標準商業化FPGA IC晶片200的TSV 157(其中該標準商業化FPGA IC晶片200可從第17B圖或第17D圖中的第一或第二型半導體晶圓100b或100c所製造而來)、耦接至第一型第一記憶體模組159-1的最頂層HBM IC晶片251-3的TSV 157及耦接至TPV 582。
接著，執行如第25D圖至第25F圖中的程序，以形成複數如第28B圖中之獨立第六型FOIT晶片封裝結構300，對於第六型FOIT晶片封裝結構300，其中的每一TPV可耦接至電源傳輸的電源電壓(Vcc)、用於接地傳輸的接地參考電壓(Vss)或用於信號傳輸的信號源。對於第六型FOIT晶片封裝結構300，其中每一TPVs 582的高度大於位在每一第一及/或第二型半導體晶片100、第一型第一記憶體模組159-1及第一及/或第二型操作模組190與其FOISD 592之間的每一接合接點563的高度，高度約大於20µm或50µm。
第28C圖為本發明實施例對於第六型FOIT晶片封裝結構之第六型POP封裝結構的剖面示意圖，如第28C圖所示，提供複數如第28B圖中之第六型FOIT晶片封裝結構300並將堆疊在一起，以形成第五型POP結構311。
用於形成如第28C圖中的第五型POP封裝結構311，可先提供一電路載板(circuit carrier substrate)，接著，最底部的第六型FOIT晶片封裝結構300的金屬凸塊或金屬柱584可接合至電路載板，接著將一底部填充材料填入最底部的第六型FOIT晶片封裝結構300與電路載板之間的間隙中，以將位於該間隙之中的金屬凸塊或金屬柱584包覆。
接著，如第28C圖所示，在第一步驟，一含錫銲料層112可形成在低的第六型FOIT晶片封裝結構300之TISD 101的最頂層交互連接線金屬層27之金屬接墊上，接著第二步驟，上面的第六型FOIT晶片封裝結構300的金屬凸塊或金屬柱583接合至該含錫銲料層112，接著第三步驟，該含錫銲料層112可進行迴銲製程，以使上面的第六型FOIT晶片封裝結構300的金屬凸塊或金屬柱583接合低的第六型FOIT晶片封裝結構300的TISD 101的最頂層交互連接線金屬層27之金屬接墊上，，接著第四步驟，一底部填充材料可填入上面的及下面的第六型FOIT晶片封裝結構300二個之間的間隙中，以將上面的第六型FOIT晶片封裝結構300的金屬凸塊或金屬柱583包覆。
接著，如第28C圖所示，上述第一至第四步驟可依序地重複多次以堆疊多個第六型FOIT晶片封裝結構300，其堆疊的數量大於或等於2，例如4個或8個，對於案例而言，如第28G圖所示，堆疊的所有第六型FOIT晶片封裝結構都可以相同。
接著，如第28C圖所示，複數銲料球(solder balls)325可殖球設置在其電路載板的底部表面，接著該電路載板可經由雷射切割或經由機械切割的方式被切割或分割成複數獨立的基板單元113，該電路載板例如是印刷電路板(PCBs)、球柵陣列(BGA)基板、軟性電路板(或帶)或陶瓷電路基板。
第七型FOIT晶片封裝結構
如第29A圖及第29B圖為本發明實施例第七型FOIT晶片封裝結構的製程剖面示意圖，第七型FOIT晶片封裝結構可被提供/用以形成如第10A圖、第10B圖、第10C圖或第10D圖中之第一、第二、第三或第四型標準商業化邏輯驅動器300，第七型FOIT晶片封裝結構的製程與第21A圖至第21F圖中之第一型FOIT晶片封裝結構300的製程相似，其二者不同點如下：如第29A圖所示，如第21A圖中的第一型交互連接線載板589的TPV 582沒有提供/設置在第七型FOIT晶片封裝結構中，在如第21D圖中的金屬凸塊或金屬柱583形成在FISD 101的最頂層交互連接線金屬層27的金屬接墊上之後，該T-sub 590及犠牲接合層591沒有從聚合物層565的底部表面上、從每一第一及/或第二型半導體晶片100的背面、從第一型第一記憶體模組159-1的最底層HBM IC晶片251-3的背面、從每一第一及/或第二型操作模組190的標準商業化FPGA IC晶片200的背面上移除，接著，該T-sub 590、犠牲接合層591、聚合物層565及FISD 101的聚合物層42可經由雷射切割或機械切割等方式，分割成如第29B圖中之複數單獨第七型FOIT晶片封裝結構300，在此案例中，對於第七型FOIT晶片封裝結構300，其T-sub 590可作為散熱器以消散從其第一和/或第二型的半導體晶片100、第一型第一記憶體模組159-1與第一及/或第二型操作模組190產生的熱量，其犠牲接合層591可是導熱黏合劑，以將T-sub 590黏合到其第一和/或第二型的半導體晶片100、第一型第一記憶體模組159-1與第一及/或第二型操作模組190上。
用於操作模組的另一實施例
對於如第18E圖至第18H圖及第20E圖至第20H圖中的每一操作模組190可分別被封裝在如第21F圖、第22B圖、第23G圖、第25F圖、第27B圖、第28B圖及第29圖中的第一型至第七型FOIT晶片封裝結構中，而用於如第10A圖至第10D圖中第一至第四型標準商業化邏輯驅動器的其中之一個內，其中FPGA IC晶片200可被替換為CPU晶片、GPU晶片、DSP晶片、TPU晶片、APU晶片ASIC晶片或AI晶片，以經由在第18A至第18H圖或第20A圖至第20H圖中的製程以接合至第二記憶體模組159-2或第二HBM IC晶片251-2，另外其第二記憶體模組159-2或第二HBM IC晶片251-2可被替換為如第8A圖及第8B圖中的標準商業化FPGA IC晶片200、或第9圖中的CPU晶片、GPU晶片、DSP晶片、TPU晶片、APU晶片ASIC晶片或AI晶片、專用控制及I/O晶片、IAC晶片或DPIIC晶片410，以經由在第18A至第18H圖或第20A圖至第20H圖中的製程以接合至標準商業化FPGA IC晶片200、CPU晶片、GPU晶片、DSP晶片、TPU晶片、APU晶片ASIC晶片或AI晶片，其中IAC晶片可包括知識產權(IP)電路，專用(AS)電路、模擬電路、混合模式信號電路、射頻(RF)電路和/或發射器、接收器、收發器等電路。
標準商業化邏輯驅動器的另一實施例
第30圖為本發明另一實施例的標準商業化邏輯驅動器的剖面示意圖，如第30圖所示，對於在第10A圖、第10B圖、第10C圖或第10D圖中的第一、第二、第三或第四型標準商業化邏輯驅動器300，一中介載板551可被提供用以承載如第14A圖及第14B圖中之第一及/或第二型半導體晶片100、第15A圖的第一型第一記憶體模組159-1及/或第18E圖或第20E圖及/或第18F圖或第20F圖中的第一及/或第二型操作模組190，該中介載板551可形成具有如第14A圖中第一、第二或第四型微型金屬凸塊或金屬柱34，用以接合：(1)每一第一及/或第二型半導體晶片100的第一、第二或第三型微型金屬凸塊或金屬柱34，以形成複數接合接點563於其中；(2) 第一型第一記憶體模組159-1的控制晶片688的主動側上的第一、第二或第三型微型金屬凸塊或金屬柱34，以形成複數接合接點563於其中；(3)每一第一及/或第二型操作模組190的第一、第二或第三型微型金屬凸塊或金屬柱492，以形成複數接合接點563於其中；該些製程及規格內容可參考至第25A圖、第25B圖及第26A圖至第26D圖中的說明。
如第30圖所示，用於第一、第二、第三或第四型標準商業化邏輯驅動器300的每一第一及/或第二型半導體晶片100可以是DPIIC晶片410、專用控制及I/O晶片265、NVM IC晶片250、第一HBM IC晶片251-1、PCIC晶片269、GPU晶片269a、CPU晶片269b，該中介載板551可包括：(1)一半導體基板2，例如是矽晶圓：(2)複數金屬栓塞(TSV)157位在該半導體基板2內，其中TSV 157的規格內容及製程可參考至第14B圖中的TSV 157的揭露內容；(3)用於中介載板560的第一交互連接線結構(first interconnection scheme for an interposer (FISIP))560可位在該半導體基板2上方，其FISIP 560可具有一個(或多個)交互連接線金屬層6耦接至金屬栓塞157，及一個(或多個)絕緣介電層12位在每二相鄰的交互連接線金屬層6之間，其中該交互連接線金屬層6及絕緣介電層12的規格內容及製程可參考至第14A圖中的FISC的揭露內容；(4)一保護層14可位在該FISIP 560的上方，其中位在保護層14內的複數開口可分別對齊及位在FISIP 560的最頂層交互連接線金屬層6的複數金屬接墊上方，其中該保護層14的規格內容及製程可參考至第14A圖中的保護層14的揭露內容；(5)一用於中介載板560的第二交互連接線結構(second interconnection scheme for an interposer (SISIP))588可選擇性地位在保護層14的上方，其具有具有一個(或多個)交互連接線金屬層27可經由在保護層14中的開口耦接至FISIP 560的交互連接線金屬層6，及一個(或多個)聚合物層42位在每二相鄰的交互連接線金屬層27之間，且位在最底層交互連接線金屬層27下方或位在最頂層交互連接線金屬層27的上方，其中在最頂層聚合物層42中的複數開口42a可對齊且位在SISIP 588的最頂層交互連接線金屬層27的複數金屬接墊的上方，其中該SISIP 588之交互連接線金屬層27與聚合物層42的規格內容及製程可參考至第14A圖中的SISC 29的揭露內容；及(6)一保護層14位在該半導體基板2的背面，其材質包括氮化矽、氮氧化矽或碳氮化矽層且厚度例如是大於0.3μm，可替換地/選擇性地的厚度介於1至10μm的聚合物層可形成在氮化矽、氮氧化矽或碳氮化矽層的底部表面上，其中位在其半導體基板2背面之保護層14中的複數開口14a可對齊及位在TSV157的電鍍銅層156的背面下方，每一微型金屬凸塊570可形成在中介載板551中的其中之一TSV157的電鍍銅層156的背面上並位在中介載板551的半導體基板2背面之保護層14中的其中之一開口14a上，該微型金屬凸塊570的規格內容及製程可參考至第14C圖中的微型金屬凸塊570的揭露內容。
如第30圖所示，該標準商業化邏輯驅動器300更可包括複數TPVs 582以垂直方向設置在中介載板551上，其中每一TPV 582的頂部表面與聚合物層565的上表面、第一及/或第二型半導體晶片100的背面、每一第一型第一記憶體模組159-1的最頂層HBM IC晶片159的背面及/或每一第一及/或第二型操作模組190的FPGA IC晶片200的背面共平面，每一TPV 582的高度大於每一第一及/或第二型半導體晶片100、第一型第一記憶體模組159-1及第一及/或第二型操作模組190與中介載板551之間的每一接合接點563的高度，高度約大於20µm或50µm。對於第25A圖至第25C圖、第27A圖、第28A圖、第28B圖及第29圖所示的元件號碼，在第29圖中的元件之揭露說明內容可參考至第25A圖至第25C圖、第27A圖、第28A圖及第28B圖的揭露說明內容。
在其他的替代方案中，第31圖繪示根據本發明另一實施例之標準商業化邏輯驅動器之剖面示意圖。請參見第31圖，就如第10A圖、第10B圖、第10C圖或第10D圖所繪示之第一型、第二型、第三型或第四型標準商業化邏輯驅動器300而言，交互連接線基板684可以承載如第14A圖及第14B圖所繪示之第一型及/或第二型半導體晶片100、如第15A圖所繪示之第一型第一記憶體模組159-1及/或如第18E圖或第20E圖及/或第18F圖或第20F圖中所繪示之第一型操作模組190。如第14A圖中之交互連接線基板684可以形成有第一型、第二型或第四型微型金屬凸塊或微型金屬柱34，可分成兩組分別是高密度且小尺寸的銅接墊(HDP)及低密度且大尺寸的銅接墊(LDP)分別地接合至(1)每一個之第一型及/或第二型半導體晶片100之分成兩組之第一型、第二型或第三型微型金屬凸塊或微型金屬柱34，亦即為高密度且小尺寸的微型金屬凸塊(HDB)及低密度且大尺寸的微型金屬凸塊(HDB)，以在其間形成分成兩組之接合接點563a及563b，亦即為高密度且小尺寸的接合接點563a及低密度且大尺寸的接合接點563b、(2)位在第一型第一記憶體模組159-1之控制晶片688之主動側上之分成兩組之第一型、第二型或第三型微型金屬凸塊或微型金屬柱34，亦即為高密度且小尺寸的微型金屬凸塊(HDB)及低密度且大尺寸的微型金屬凸塊(HDB)，以在其間形成分成兩組之接合接點563a及563b，亦即為高密度且小尺寸的接合接點563a及低密度且大尺寸的接合接點563b、及/或(3)位在每一個之第一及/或第二型操作模組190上之分成兩組之第一型、第二型或第三型金屬凸塊或金屬柱492，亦即為高密度且小尺寸的微型金屬凸塊(HDB)及低密度且大尺寸的微型金屬凸塊(HDB)，以在其間形成分成兩組之接合接點563a及563b，亦即為高密度且小尺寸的接合接點563a及低密度且大尺寸的接合接點563b，其可參考至第25A圖、第25B圖及第26A圖至第26D圖中的揭露內容。
請參見第31圖，每一個的接合接點563a及563b之水平截面最大尺寸(例如為圓形的直徑或是正方形或長方形之對角線長度)可以是介於3µm至60µm之間、5µm至50µm之間、5µm至40µm之間、5µm至30µm之間、5µm至20µm之間、5µm至15µm之間或3µm至10µm之間，或是小於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm；相鄰兩個之接合接點563a之最小間距可以例如是介於3µm至60µm之間、5µm至50µm之間、5µm至40µm之間、5µm至30µm之間、5µm至20µm之間、5µm至15µm之間或3µm至10µm之間，或是小於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm。每一個的接合接點563b之水平截面最大尺寸(例如為圓形的直徑或是正方形或長方形之對角線長度)可以是介於20µm至200µm之間、20µm至150µm之間、20µm至100µm之間、20µm至75µm之間或20µm至50µm之間，或是大於或等於20µm、30µm、40µm或50µm；相鄰兩個之接合接點563b之最小間距可以例如是介於20µm至200µm之間、20µm至150µm之間、20µm至100µm之間、20µm至75µm之間或20µm至50µm之間，或是大於或等於20µm、30µm、40µm或50µm。
請參見第31圖，每一個之第一型及/或第二型半導體晶片100可以是用於第一型、第二型、第三型或第四型標準商業化邏輯驅動器300之DPIIC晶片410、專用之控制及輸入/輸出(I/O)晶片265、NVM IC晶片250、第一HBM IC晶片251-1、PCIC晶片269、GPU晶片269a或CPU晶片269b。交互連接線基板684可以包括：(1)一芯層661，例如是FR4，其包含環氧樹脂或或三氮雜苯樹脂(bismaleimide-triazine resin)，其中FR4可是由玻璃纖維編織布和環氧樹脂粘合劑組成的複合材料；(2)多層的交互連接線金屬層668，其係由銅所製成，位在芯層661之上方及下方；(3)多層的聚合物層676，位在芯層661之上方及下方，其中每一層之聚合物層676係為在相鄰兩層之交互連接線金屬層668之間；以及(4)二阻焊層683，位在交互連接線基板684之上側處及下側處，分別地覆蓋最上層及最下層之交互連接線金屬層668，其中最上層及最下層之交互連接線金屬層668可以包括多個金屬接墊，分別地位於在最上層及最下層之阻焊層683中之多個開口之下側處及上側處。接合接點563a及563b係形成在最上層之交互連接線金屬層668之金屬接墊上。利用網版印刷或植上焊料球之方式，接著再利用迴焊之方式，以形成多個例如是焊料凸塊之金屬凸塊572於最下層之交互連接線金屬層668之該些金屬接墊上。金屬凸塊572可以是包括錫、銅、銀、鉍、銦、鋅、銻或其它金屬的無铅銲料，例如是錫-銀-銅(SAC)銲料、錫-銀銲料或是錫-銀-鋅銲料。交互連接線基板684還包括多個細交互連接線橋接晶片(FIB) 690，埋設在交互連接線基板684中。每一個之細交互連接線橋接晶片(FIB) 690包括：多層之交互連接線金屬層，其中每一層之說明及規格係相同於如第14A圖所繪示之第一晶片交互連接線結構(FISC) 20之交互連接線金屬層6；以及多層之絕緣介電層，其中每一層之說明及規格係相同於如第14A圖所繪示之第一晶片交互連接線結構(FISC) 20之絕緣介電層12，且位在相鄰兩層之其交互連接線金屬層之間。其中一個之細交互連接線橋接晶片(FIB) 690之該些交互連接線金屬層可以經由接合接點563a連接至其中一個之第一型及/或第二型半導體晶片100及/或第一型第一記憶體模組159-1，作為訊號傳輸之用；其中一個之細交互連接線橋接晶片(FIB) 690之該些交互連接線金屬層可以經由接合接點563a連接至其中一個之第一型及/或第二型操作模組190，作為訊號傳輸之用。細交互連接線橋接晶片(FIB) 690之該些交互連接線金屬層可以包括多條之金屬線路，連接相鄰兩個之第一型及/或第二型半導體晶片100、第一型第一記憶體模組159-1及/或第一型操作模組190。每一個之細交互連接線橋接晶片(FIB) 690可以延伸到相鄰兩個之第一型及/或第二型半導體晶片100、第一型第一記憶體模組159-1及/或第一型及/或第二型操作模組190之下方。
如第31圖所示，該標準商業化邏輯驅動器300更可包括複數TPVs 582以垂直方向設置在交互連接線基板684上，其中每一TPV 582的頂部表面與聚合物層565的上表面、第一及/或第二型半導體晶片100的背面、每一第一型第一記憶體模組159-1的最頂層HBM IC晶片159的背面及/或每一第一及/或第二型操作模組190的FPGA IC晶片200的背面共平面，每一TPV 582的高度大於每一第一及/或第二型半導體晶片100、第一型第一記憶體模組159-1及第一及/或第二型操作模組190與交互連接線基板684之間的每一接合接點563a或563b的高度，高度約大於20µm或50µm。對於第25A圖至第25C圖、第27A圖、第28A圖、第28B圖及第31圖所示的元件號碼，在第31圖中的元件之揭露說明內容可參考至第25A圖至第25C圖、第27A圖、第28A圖及第28B圖的揭露說明內容。
保護範圍之限制係僅由申請專利範圍所定義，保護範圍係意圖及應該以在申請專利範圍中所使用之用語之一般意義來做成寬廣之解釋，並可根據說明書及之後的審查過程對申請專利範圍做出解釋，在解釋時亦會包含其全部結構上及功能上之均等物件。
除非另有述及，否則經敘述於本專利說明書中之所有度量值、數值、等級、位置、程度、大小及其他規格，包括在下文請求項中，係為近似或額定值，而未必精確；其係意欲具有合理範圍其係與其有關聯之功能及與此項技藝中所習用與其相關者一致。
已被陳述或說明者之中全無意欲或應被解釋為會造成任何組件、步驟、特徵、目的、利益、優點或公開之相當事物之專用，而不管其是否被敘述於請求項中。
6c:金屬接墊 6b:金屬接墊 6a:金屬接墊 699:垂直交互連接線 695:灌模材料 690:細線交互連接線穚接晶片(FIB) 688:控制晶片 684:交互連接線基板 683:阻焊層 676:聚合物層 668:交互連接線金屬層 661:芯層 6:交互連接線金屬層 594:封裝體貫穿通道(TPVC) 593:雷射光 592:邏輯驅動器扇出型交互連接線結構(FOISD) 591:犠牲接合層 589:交互連接線載板 588:中介載板的第二交互連接線結構(SISIP) 586:聚合物層 585:聚合物層 584:金屬凸塊或金屬柱 583:微型金屬凸塊或金屬柱 582:封裝體貫穿通道(TPV) 581:銅層 572:金屬凸塊 570:微型金屬凸塊或金屬柱 565:聚合物層 564:底部填充材料 563:接合接點 561:交互連接線結構 560:中介載板的一第一交互連接線結構(FISIP) 551:中介載板 533:反相器 52a:開口 52:絕緣接合層 502:晶片內交互連接線 492:金屬凸塊或金屬柱 491:背面交互連接線結構(BISCSP) 490:記憶體單元 49:金屬層(蓋)或銲料層 48:銅層 475:外部電路 471:緩衝區塊 453:位元條線 452:位元線 451:字元線 449:開關(或電晶體) 448:電晶體 447:電晶體 446:記憶體單元 42a:開口 423:記憶體矩陣區塊 42:聚合物層 417:晶片致能(CE)線 416:控制匯流排 410:DPIIC晶片 402:創新的ASIC或COT晶片(IAC) 40:銅層 4:半導體元件 398:揮發性記憶體單元 391:反相器 390:NAND器 389:反相器 388:或非閘 387:與非閘 386:電晶體 385:電晶體 383:二極管 382:二極管 381:節點 38:銲料層 38:銲料頂層 379:交叉點開關 377:I/O連接埠 375:接收器 374:驅動器 373:ESD保護電路或裝置 372:I/O連接墊 371:晶片間交互連接線 37:銅層 364:不可編程交互連接線 362:記憶體單元 361:可編程交互連接線 360:方塊 341:I/O電路 34:微型金屬凸塊或微型金屬柱 33:銲料層 325:銲料球 32:銅層 315:資料匯流排 311:堆疊封裝(POP)結構 300:邏輯驅動器 300:FOIT晶片封裝結構 300:COIP封裝結構 2b:半導體基板背面 297:反相器 296:電晶體 295:電晶體 294:電晶體 293:電晶體 292:三態緩衝器 291:反相器 290:NAND閘 29:第二晶片交互連接線結構(SISC) 28b:種子層 28a:黏著層 289:反相器 288:或非閘 287:與非閘 286:電晶體 285:電晶體 283:二極管 282:二極管 281:節點 27b:金屬接墊 277:I/O連接埠 275:接收器 274:驅動器 273:ESD保護電路或裝置 272:I/O連接墊 271:外部電路 27:交互連接線金屬層 26b:種子層 26a:黏著層 269b:CPU晶片 269a:GPU晶片 269:處理及計算IC晶片(PCIC) 265:專用控制及I/O晶片 258:通過/不通過開關 251:HBM IC晶片 250:非揮發性記憶體(NVM) IC晶片 24:銅層 232:輸出選擇(OS)連接墊 231:輸入選擇(IS)接墊 229:時脈連接墊(CLK) 223:電晶體 222:電晶體 22:種子層 218:開關緩衝器 217:開關緩衝器 211:多工器 210:查找表(LUT) 209:致能連接墊 207:反相器 206:接地連接墊 205:電源連接墊 203:I/O電路 2023:切割區域 2022:密封環 2021:重覆電路矩陣 2020:重覆電路單元 2014:可編程邏輯單元(LC) 201:可編程邏輯區塊(LB) 200:FPGA IC晶片 20:第一晶片交互連接線結構(FISC) 2:半導體基板 190:操作模組 18:黏著層 159:記憶體模組 158:接合接點 157:矽穿孔栓塞 156:電鍍銅層 155:種子層 154:黏著層 153:絕緣介電層 14a:開口 14:保護層 12:絕緣介電層 113:基板單元 112:銲料層 101:邏輯驅動器正面的交互連接線結構(FISD) 100c:半導體晶圓 100b:半導體晶圓 100:半導體晶片 590:暫時基板(T-Sub)
圖式揭示本發明之說明性實施例。其並未闡述所有實施例。可另外或替代使用其他實施例。為節省空間或更有效地說明，可省略顯而易見或不必要之細節。相反，可實施一些實施例而不揭示所有細節。當相同數字出現在不同圖式中時，其係指相同或類似組件或步驟。
當以下描述連同隨附圖式一起閱讀時，可更充分地理解本發明之態樣，該等隨附圖式之性質應視為說明性而非限制性的。該等圖式未必按比例繪製，而是強調本發明之原理。
第1A圖及第1B圖為本發明實施例第一型及第二型SRAM單元的電路示意圖。
第2A圖至第2C圖為本發明實施例第一型、第二型及第三型通過/不通過開關的電路示意圖。
第3A圖及第3B圖為本發明實施例複數通過/不通過開關之第一型及第二型交叉點開關的電路示意圖。
第4圖為本發明實施例之多工器的電路示意圖。
第5A圖係根據本申請案之實施例所繪示之大型I/O電路之電路圖。
第5B圖係根據本申請案之實施例所繪示之小型I/O電路之電路圖。
第6A圖係根據本申請案之實施例所繪示之可編程邏輯單元之方塊圖。
第6B圖為本發明實施例之計算運算器的方塊示意圖。
第6C圖揭露本發明之實施例的邏輯操作器的真值表。
第6D圖揭露本發明之實施例的標準商業化FPGA IC晶片之可編程邏輯區塊的方塊示意圖。
第7圖揭露本發明之實施例的由第三類型的交叉點開關編程的可編程交互連接線的電路圖。
第8A圖為本發明實施例的標準商業化FPGA IC晶片的方塊上視圖。
第8B圖為本發明實施例之標準商業化FPGA IC晶片的佈局上視圖。
第9圖係為根據本申請案之實施例所繪示之專用於可編程交互連接(dedicated programmable-interconnection, DPI)之積體電路(IC)晶片之上視圖。
第10A圖至第10D圖為本發明實施例各種型式標準商業化邏輯驅動器中封裝有各種晶片的多種佈置的上視圖。
第11圖係為本申請案之實施例所繪示之在標準商業化邏輯驅動器中交互連接線形式之示意圖。
第12圖為本發明實施例中依據一個(或多個)標準商業化FPGA IC晶片和HBM記憶體IC晶片所建構的一可擴展邏輯結構的複數資料匯流排及一個(或多個)標準商業化FPGA IC晶片的複數控制匯流排之方塊示意圖。
第13圖為本發明實施例在一標準商業化FPGA IC晶片內進行編程及操作之演算法方塊示意圖。
第14A圖至第14F圖為本發明實施例各種類型半導體晶片的剖面示意圖。
第15A圖或第15B圖為本發明實施例各種型式記憶體模組的剖面示意圖。
第16A圖至第16D圖為本發明實施例接合一熱壓式凸塊至一熱壓式接墊的製程剖面示意圖。
第17A圖及第17B圖為本發明實施例第一型半導體晶圓的剖面示意圖。
第17C圖及第17D圖為本發明另一實施例第二型半導體晶圓的剖面示意圖。
第18A圖至第18E圖為本發明實施例形成第一型操作模組(即是FPGA/HBM堆疊3D晶片級封裝(CSP))的製程示意圖。
第18F圖為本發明實施例第二型操作模組(即是FPGA/HBM堆疊3D晶片級封裝(CSP))的剖面示意圖。
第18G圖為本發明第三型操作模組(即是FPGA/HBM堆疊3D晶片級封裝(CSP))的剖面示意圖。
第18H圖為本發明第四型操作模組(即是FPGA/HBM堆疊3D晶片級封裝(CSP))的剖面示意圖。
第19A圖及第19B圖為本發明實施例之熱壓式凸塊接合至熱壓式接墊的接合製程剖面示意圖。
第20A圖至第20E圖為本發明實施例形成另一第一型操作模組(即是FPGA/HBM堆疊3D晶片級封裝)的製程剖面示意圖。
第20F圖為本發明另一實施例第二型操作模組(即是FPGA/HBM堆疊3D晶片級封裝(CSP))的剖面示意圖。
第20G圖為本發明另一實施例第三型操作模組(即是FPGA/HBM堆疊3D晶片級封裝(CSP))的剖面示意圖。
第20H圖為本發明另一實施例第四型操作模組(即是FPGA/HBM堆疊3D晶片級封裝(CSP))的剖面示意圖。
第21A圖至第21F圖為本發明實施例中第一型FOIT晶片封裝結構的製程剖面示意圖。
第21G圖為本發明實施例第一型FOIT晶片封裝結構的第一型堆疊封裝(POP)封裝技術的堆疊結構之剖面示意圖。
第22A圖及第22B圖為本發明實施例第二型FOIT晶片封裝結構的製程剖面示意圖。
第22C圖為本發明實施例對於第二型FOIT晶片封裝結構之第二型POP封裝結構的剖面示意圖。
第23A圖及第23G圖為本發明實施例第三型FOIT晶片封裝結構的製程剖面示意圖。
第23H圖為本發明實施例對於第三型FOIT晶片封裝結構之第三型POP封裝結構的剖面示意圖。
第24A圖及第24B圖為本發明實施例之熱壓式凸塊接合至熱壓式接墊的接合製程剖面示意圖。
第25A圖至第25F圖為本發明實施例第四型FOIT晶片封裝結構的製程剖面示意圖。
第25G圖為本發明實施例對於第四型FOIT晶片封裝結構之第四型POP封裝結構的剖面示意圖。
第26A圖及第26B圖為本發明實施例之熱壓式凸塊接合至熱壓式接墊的接合製程剖面示意圖。
第26C圖及第26D圖為本發明實施例之熱壓式凸塊接合至熱壓式接墊的接合製程剖面示意圖。
第27A圖及第27B圖為本發明實施例第五型FOIT晶片封裝結構的製程剖面示意圖。
第27C圖為本發明實施例對於第五型FOIT晶片封裝結構之第五型POP封裝結構的剖面示意圖。
第28A圖及第28B圖為本發明實施例第六型FOIT晶片封裝結構的製程剖面示意圖。
第28C圖為本發明實施例對於第六型FOIT晶片封裝結構之第六型POP封裝結構的剖面示意圖。
第29A圖及第29B圖為本發明實施例第七型FOIT晶片封裝結構的製程剖面示意圖。
第30圖及第31圖為本發明另一實施例的標準商業化邏輯驅動器的各種多晶片封裝結構之剖面示意圖。
雖然在圖式中已描繪某些實施例，但熟習此項技術者應瞭解，所描繪之實施例為說明性的，且可在本發明之範疇內構想並實施彼等所示實施例之變化以及本文所述之其他實施例。
492:金屬凸塊或金屬柱
27:交互連接線金屬層
42:聚合物層
585:聚合物層
594:封裝體貫穿通道(TPVC)
564:底部填充材料
563:接合接點
200:FPGA IC晶片
4:半導體元件
24:銅層
12:絕緣介電層
6:交互連接線金屬層
18:黏著層
22:種子層
14:保護層
190:操作模組
2:半導體基板
561:交互連接線結構
157:矽穿孔栓塞
159:記憶體模組
491:背面交互連接線結構(BISCSP)
40:創新的ASIC或COT(IAC)晶片
28a:黏著層
28b:種子層
251:HBM IC晶片
156:電鍍銅層
155:種子層
154:黏著層
153:絕緣介電層
695:灌模材料
688:控制晶片

Claims (36)

  1. 一種多晶片封裝結構，包括：一第一半導體積體電路(IC)晶片，包括一第一矽基板、複數個位在該第一矽基板之上表面上之第一電晶體及一位在該第一矽基板之上方之第一交互連接線結構，其中該第一交互連接線結構包括一位在該第一矽基板之上方之第一交互連接線金屬層、位在該第一交互連接線金屬層之上方且位在該第一矽基板之上方之一第二交互連接線金屬層及位在該第一矽基板之上方且位在該第一及第二交互連接線金屬層之間之一第一絕緣介電層，其中該第一交互連接線金屬層係耦接至該些第一電晶體，其中該第一交互連接線金屬層包括一第一金屬線，其中該第一金屬線包括一第一銅層及位在該第一銅層之一底部及一側壁上之一第一黏著層，該第一交互連接線金屬層之厚度係介於0.1微米至2微米之間，且其中該第一絕緣介電層包括矽；一第二半導體積體電路(IC)晶片，位在該第一半導體積體電路(IC)晶片之上方並接合至該第一半導體積體電路(IC)晶片，其中該第二半導體積體電路(IC)晶片耦接至該第一半導體積體電路(IC)晶片，其中該第二半導體積體電路(IC)晶片包括位在該第二半導體積體電路(IC)晶片之頂部處之一第二矽基板、位在該第二矽基板之一底部表面上之複數個第二電晶體及位在該第二矽基板之下方之一第二交互連接線結構，其中該第二交互連接線結構包括位在該第二矽基板之下方之一第三交互連接線金屬層、位在該第三交互連接線金屬層之下方且位在該第二矽基板之下方之一第四交互連接線金屬層及位在該第二矽基板之下方且位在該第三及第四交互連接線金屬層之間之一第二絕緣介電層，其中該第三交互連接線金屬層係耦接至該些第二電晶體，其中該第三交互連接線金屬層包括一第二金屬線，其中該第二金屬線包括一第二銅層及位在該第二銅層之頂部處及側壁上之一第二黏著層，該第三交互連接線金屬層之厚度係介於0.1微米至2微米之間，且其中該第二絕緣介電層包括矽；複數個第一金屬柱，位在該第一半導體積體電路(IC)晶片之上方且耦接至該第一半導體積體電路(IC)晶片，其中該些第一金屬柱係位在該第二半導體積體電路(IC)晶片之一側壁往外延伸而出的一第一空間中，其中該些第一金屬柱中的一個耦接一電源供應電壓；以及一絕緣層，位在該第一半導體積體電路(IC)晶片之上方且位在該第一空間中，其中每一該第一金屬柱係垂直地位在該絕緣層中，且每一該第一金屬柱的高度大於該第二半導體積體電路(IC)晶片之該第二矽基板的厚度。
  2. 如申請專利範圍第1項所請求之多晶片封裝結構，還包括複數個位在該第一及第二半導體積體電路(IC)晶片之間的第一金屬凸塊及位在該第一及第二半導體積體電路(IC)晶片之間的一底部填充材料，其中該底部填充材料包覆每一該金屬凸塊。
  3. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第一半導體積體電路(IC)晶片包括一第一氧化矽層及位在該第一氧化矽層中的一第一銅接墊，其中該第 二半導體積體電路(IC)晶片包括一第二氧化矽層及位在該第二氧化矽層中的一第二銅接墊，其中該第一氧化矽層之一上表面接合並接觸至該第二氧化矽層之一下表面，且該第一銅接墊之一上表面接合並接觸至該第二銅接墊之一下表面。
  4. 如申請專利範圍第1項所請求之多晶片封裝結構，還包括一第三交互連接線結構位在該絕緣層之一上表面之上方、位在該第二半導體積體電路(IC)晶片之一上表面之上方及位在每一該第一金屬柱之一上表面之上方，其中該第三交互連接線結構包括位在該絕緣層之該上表面之上方、位在該第二半導體積體電路(IC)晶片之該上表面之上方及位在每一該第一金屬柱之該上表面之上方之一第五交互連接線金屬層、位在該第五交互連接線金屬層之上方之一第六交互連接線金屬層及位在該第五及第六交互連接線金屬層之間之一第三絕緣介電層，其中該第五交互連接線金屬層經由該些第一金屬柱耦接至該第一半導體積體電路(IC)晶片。
  5. 如申請專利範圍第4項所請求之多晶片封裝結構，其中該第二半導體積體電路(IC)晶片包括複數個第一金屬通道(metal vias)垂直地位在該第二矽基板中，其中每一該第二電晶體係經由其中一該第一金屬通道耦接至該第五交互連接線金屬層。
  6. 如申請專利範圍第4項所請求之多晶片封裝結構，還包括一第四交互連接線結構位在該第三交互連接線結構上方且橫跨該第三交互連接線結構之一邊界之上方及橫跨該第一半導體積體電路(IC)晶片之一邊界之上方，其中該第四交互連接線結構包括位在該第三交互連接線結構及該第一半導體積體電路(IC)晶片之上方且橫跨該第三交互連接線結構之該邊界之上方及橫跨該第一半導體積體電路(IC)晶片之該邊界之上方之一第七交互連接線金屬層、位在該第七交互連接線金屬層之上方之一第八交互連接線金屬層及位在該第七及第八交互連接線金屬層之間之一第四絕緣介電層，其中該第七交互連接線金屬層耦接至該第六交互連接線金屬層。
  7. 如申請專利範圍第6項所請求之多晶片封裝結構，還包括複數個位在該第三及第四交互連接線結構之間的第二金屬凸塊，其中該第七交互連接線金屬層經由該些第二金屬凸塊耦接至該第六交互連接線金屬層。
  8. 如申請專利範圍第6項所請求之多晶片封裝結構，還包括複數個位在該第四交互連接線結構之下方之第二金屬柱及一第一含聚合物層，其中該些第二金屬柱耦接至該第七交互連接線金屬層，其中該些第二金屬柱係位在該第一半導體積體電路(IC)晶片之一側壁往外延伸而出的一第二空間中，其中該第一含聚合物層位在該第二空間中，其中每一該第二金屬柱垂直地位在該第一含聚合物層中，其中每一該第二金屬柱的高度大於其中之一該第一金屬柱的高度。
  9. 如申請專利範圍第8項所請求之多晶片封裝結構，還包括一第五交互連接線結構，位在該第一半導體積體電路(IC)晶片之下方且橫跨該第一半導體積體電路(IC)晶片之邊界，其中該第五交互連接線結構包括位在該第一半導體積體電路(IC)晶片下方且橫跨該第一半導體積體電路(IC)晶片之該邊界的一第九交互連接線金屬層、位在該 第九交互連接線金屬層之上方的一第十交互連接線金屬層及位在該第九交互連接線金屬層與該第十交互連接線金屬層之間的一第五絕緣介電層，其中每一該第二金屬柱位在該第七及第十交互連接線金屬層之間且耦接該第七交互連接線金屬層至該第十交互連接線金屬層。
  10. 如申請專利範圍第9項所請求之多晶片封裝結構，其中該第一半導體積體電路(IC)晶片包括複數個第二金屬通道垂直地位在該第一矽基板中，其中每一該第一電晶體經由其中一該第二金屬通道耦接至該第十交互連接線金屬層。
  11. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第一半導體積體電路(IC)晶片係適於經編程後以執行一邏輯運算，其中該第一半導體積體電路(IC)晶片包括：複數個記憶體單元，供分別地儲存一查找表(LUT)之複數個結果值；以及一選擇電路，其一第一組輸入點係供一第一輸入資料組輸入以執行該邏輯運算，其一第二組輸入點係供一第二輸入資料組輸入，其中該第二輸入資料組係有關於儲存在該些記憶體單元中之該查找表(LUT)之該些結果值，且該選擇電路係適於根據該第一輸入資料組從該第二輸入資料組中選擇一輸入資料作為該邏輯運算之一輸出資料。
  12. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第一半導體積體電路(IC)晶片係為一現場可編程閘陣列(FPGA)積體電路(IC)晶片。
  13. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第一半導體積體電路(IC)晶片之一側壁及該絕緣層之一側壁在一垂直方向上係為共平面的。
  14. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第一半導體積體電路(IC)晶片包括一第一輸入/輸出(I/O)電路，適於傳送資料至該第二半導體積體電路(IC)晶片之一第二輸入/輸出(I/O)電路，其中該第一輸入/輸出(I/O)電路之驅動器之驅動能力係介於0.05皮法(pF)至2pF之間，且該第二輸入/輸出(I/O)電路之接收器之輸入電容係介於0.05pF至2pF之間。
  15. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第一半導體積體電路(IC)晶片包括一輸入/輸出(I/O)電路，適於傳送資料至其中一該些第一金屬柱，其中該輸入/輸出(I/O)電路之驅動器之驅動能力係大於2pF。
  16. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第一半導體積體電路(IC)晶片包括一驅動器及一第一金屬接點位在其一頂部表面並耦接該驅動器，該第二半導體積體電路(IC)晶片包括一第二金屬接點位在其一底部表面並垂直地對準且耦接該第一金屬接點，其中該驅動器的一驅動能力小於1pF。
  17. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第一半導體積體電路(IC)晶片包括一驅動器及一第一金屬接點位在其一頂部表面並耦接該驅動器， 該第二半導體積體電路(IC)晶片包括一第二金屬接點位在其一底部表面並垂直地對準且耦接該第一金屬接點，其中該驅動器的一驅動能力小於2pF。
  18. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第一半導體積體電路(IC)晶片包括一接收電路及一第一金屬接點位在其一頂部表面並耦接該接收電路，該第二半導體積體電路(IC)晶片包括一第二金屬接點位在其一底部表面並垂直地對準且耦接該第一金屬接點，其中該接收電路的一輸入電容小於1pF。
  19. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第一半導體積體電路(IC)晶片包括一第一金屬接點位在其一頂部表面，該第二半導體積體電路(IC)晶片包括一驅動器及一第二金屬接點位在其一底部表面並耦接該驅動器，其中該第二金屬接點垂直地對準且耦接該第一金屬接點，其中該驅動器的一驅動能力小於1pF。
  20. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第一半導體積體電路(IC)晶片包括一第一金屬接點位在其一頂部表面，該第二半導體積體電路(IC)晶片包括一驅動器及一第二金屬接點位在其一底部表面並耦接該驅動器，其中該第二金屬接點垂直地對準且耦接該第一金屬接點，其中該驅動器的一驅動能力小於2pF。
  21. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第一半導體積體電路(IC)晶片包括一第一金屬接點位在其一頂部表面，該第二半導體積體電路(IC)晶片包括一選擇電路及一第二金屬接點位在其一底部表面並耦接該選擇電路，其中該第二金屬接點垂直地對準且耦接該第一金屬接點，其中該選擇電路的一輸入電容小於1pF。
  22. 如申請專利範圍第4項所請求之多晶片封裝結構，其中該第三交互連接線結構包括一金屬部分垂直地位在該第二半導體積體電路(IC)晶片上方且耦接該第一金屬柱。
  23. 如申請專利範圍第1項所請求之多晶片封裝結構，其中每一該第一金屬柱包括厚度介於20微米至300微米之間的一銅層。
  24. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第一金屬柱經由該第一交互連接線結構耦接該該第二半導體積體電路(IC)晶片。
  25. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第一半導體積體電路(IC)晶片包括複數個第一金屬接點位在其一頂部表面，該第二半導體積體電路(IC)晶片包括複數個第二金屬接點位在其一底部表面且每一該第二金屬接點垂直地對準並耦接該第一金屬接點，其中該些第一及第二金屬接點用於該第一半導體積體電路(IC)晶片與該第二半導體積體電路(IC)晶片之間的耦接，其中該耦接為一資料位元寬度大於或等於1024的平行處理。
  26. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第一半導體積體電 路(IC)晶片包括複數個第一金屬接點位在其一頂部表面，該第二半導體積體電路(IC)晶片包括複數個第二金屬接點位在其一底部表面且每一該第二金屬接點垂直地對準並耦接該第一金屬接點，其中該些第一及第二金屬接點用於該第一半導體積體電路(IC)晶片與該第二半導體積體電路(IC)晶片之間的耦接，其中該耦接為一資料位元寬度大於或等於512的平行處理。
  27. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第一半導體積體電路(IC)晶片包括一可編程交互連接線電路及用於儲存可編程資料的一記憶體單元，其中該可編程資料係用於編程該可編程交互連接線電路。
  28. 如申請專利範圍第27項所請求之多晶片封裝結構，其中該可編程交互連接線電路包括一第一可編程交互連接線、一第二可編程交互連接線及一可編程開關電路，其中該可編程開關電路包括一第一輸入點、一輸出點及一第二輸入點，其中該第一輸入點耦接該第一可編程交互連接線，該輸出點耦接該第二可編程交互連接線，該第二輸入點用於輸入與該可編程資料相關聯的輸入資料，其中該可編程開關電路用以依據位在該第二輸入點處的輸入資料來控制該第一可編程交互連接線與該第二可編程交互連接線之間的耦接關係。
  29. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第一半導體積體電路(IC)晶片為一邏輯晶片。
  30. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第二半導體積體電路(IC)晶片為一記憶體晶片。
  31. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第二半導體積體電路(IC)晶片為一靜態隨機存取記憶體(SRAM)晶片。
  32. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第一半導體積體電路(IC)晶片為一邏輯晶片，而該第二半導體積體電路(IC)晶片為一記憶體晶片。
  33. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第一半導體積體電路(IC)晶片為一邏輯晶片，而該第二半導體積體電路(IC)晶片為一靜態隨機存取記憶體(SRAM)晶片。
  34. 如申請專利範圍第6項所請求之多晶片封裝結構，更包括複數個金屬凸塊位在該第四交互連接線結構上。
  35. 如申請專利範圍第1項所請求之多晶片封裝結構，更包括複數個金屬接墊位在該多晶片封裝結構的一底部。
  36. 如申請專利範圍第8項所請求之多晶片封裝結構，更包括一第二含聚合物層及一晶片封裝結構，該第二含聚合物層位在該第一半導體積體電路(IC)晶片的一底部 表面上、位在該第一含聚合物層的一底部表面上及位在該第二金屬柱的一底部表面上，而該晶片封裝結構位在該第二含聚合物層下方，其中在該第二含聚合物層中的一開口係位在該第一金屬柱之該底部表面的下方，其中該晶片封裝結構包括一金屬凸塊垂直地對劑且經由在該第二含聚合物層中的該開口耦接該第二金屬柱。
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