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TWI662670B - 電子元件封裝體及其製造方法 - Google Patents

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TWI662670B
TWI662670B TW103127284A TW103127284A TWI662670B TW I662670 B TWI662670 B TW I662670B TW 103127284 A TW103127284 A TW 103127284A TW 103127284 A TW103127284 A TW 103127284A TW I662670 B TWI662670 B TW I662670B
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Chiasheng Lin
林佳昇
Yenshih Ho
何彥仕
Tsangyu Liu
劉滄宇
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Xintec Inc.
精材科技股份有限公司
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Abstract

本發明提供一種電子元件封裝體的製造方法。首先，提供半導體基板並蝕刻上表面以形成凹部。形成第一絕緣層於上表面上方及凹部之側壁。形成導電部充滿凹部以及導電連接墊於第一絕緣層上對應連接導電部。由半導體基板之上表面對組電子元件，其中電子元件具有連接墊電性連接導電連接墊以完成具有內嵌連接線路之半導體基板。由下表面朝上表面薄化半導體基板，使凹部內之導電部由下表面暴露出來。形成第二絕緣層於下表面下方且具有開口暴露出該導電部。最後形成重佈局金屬線路於第二絕緣層下且部分的重佈局金屬線路位於開口內以電性連接導電部。

Description

電子元件封裝體及其製造方法
本發明係關於一種封裝體及其製造方法，且特別是有關於一種電子元件封裝體及其製造方法。
隨著消費市場對於電子產品外觀輕薄短小的要求愈來愈高，使得各項電子元件例如CMOS影像感測器(Image Sensor，CIS)等在其封裝結構的研發亦朝向此方向演進。其中，特別是背照式(Backside Illumination，BSI)與矽穿孔(through-silicon via，TSV)等技術逐漸在市場上嶄露頭角，並成為業界的技術重點。傳統上CIS是由前端感光之前照式(FSI)技術，此技術之光電二極體屬於製程中的前端，因此光電二極體元件會位於晶圓的下層，後端則是製作金屬導線製作的部分。由於元件上層會有好幾層的金屬繞線。因此，光線會由晶圓的上方穿過金屬狹縫和金屬層間的介電層到達感光二極體，光電二極體再根據不同的光強度，產生不同的電荷訊號，當光線穿過金屬狹縫到達光電二極體時，因為光線的繞射造成干涉的關係，此時的光線並不是乾淨的訊號，從而限制了前照式技術的影像解析度。對此，背照式技術係以翻面封裝的概念，使光電二極體元件翻至上層而直接 接收光線，再由翻至下層的金屬導線傳遞電荷訊號，從而避免了光線的繞射等問題。不單只是CIS元件封裝，翻面封裝亦可應用於各類用途的電子元件封裝上。據此，一種更可靠、更適於量產的電子元件封裝及其製造方法，是當今電子業界重要的研發方向之一。
本發明係提供一種電子元件封裝體及其製造方法，使封裝體內的導電路徑能夠更確實、成功率更高地被製作出來，同時具有更高的可靠度以及更大的製程容許度(process window)，更能降低電子元件封裝體的製造成本。同時尚可針對不同電子元件設計需求，對應不同的線路布局，使線路布局設計更具彈性。
本發明之一態樣係提出一種電子元件封裝體的製造方法，首先提供半導體基板具有上表面及下表面。蝕刻半導體基板之上表面以形成至少一凹部。形成第一絕緣層於上表面上方及凹部之側壁。形成導電部充滿凹部、以及導電連接墊於第一絕緣層上對應連接導電部，以完成具有內嵌連接線路之半導體基板。由半導體基板之上表面對組電子元件，其中電子元件具有至少一第一連接墊電性連接導電連接墊。由下表面朝上表面薄化半導體基板，使凹部內之導電部由下表面暴露出來。形成第二絕緣層於下表面下方，第二絕緣層具有至少一開口暴露出導電部。最後，形成至少一重佈局金屬線路於第二絕緣層下且部分的重佈局金屬線路位於開口內以電性連接導電部。
在本發明之一實施方式中，在對組電子元件的步驟前，進一步包含形成內連線層於第一絕緣層以及導電連接墊 上，其中內連線層包含至少一內連線以及至少一第二連接墊，第二連接墊與第一連接墊連接，且內連線連接第二連接墊以及導電連接墊。
在本發明之一實施方式中，進一步包含形成阻焊層於第二絕緣層以及重佈局金屬線路下，阻焊層具有至少一開口暴露出重佈局金屬線路。形成至少一焊球於開口內以電性連接重佈局金屬線路。
在本發明之一實施方式中，其中在形成該阻焊層的步驟之前，進一步包含形成銲點底層金屬覆蓋重佈局金屬線路。
在本發明之一實施方式中，其中形成該銲點底層金屬的方式包含濺鍍、蒸鍍以及電鍍。
在本發明之一實施方式中，其中銲點底層金屬包含鎳金屬層以及金金屬層。鎳金屬層覆蓋該重佈局金屬線路，金金屬層覆蓋該鎳金屬層。
在本發明之一實施方式中，其中銲點底層金屬包含鎳金屬層、鈀金屬層以及金金屬層。鎳金屬層覆蓋重佈局金屬線路，鈀金屬層覆蓋鎳金屬層，金金屬層覆蓋鈀金屬層。
在本發明之一實施方式中，進一步包含形成至少一支撐件於電子元件上；以及配置保護蓋。其中，保護蓋透過支撐件設置於電子元件上方。
在本發明之一實施方式中，其中進一步包含貼附膠帶於電子元件上。
在本發明之一實施方式中，其中形成第一、第二絕緣層的方式係化學氣相沉積法或旋轉塗佈法。
本發明之另一態樣係提出一種電子元件封裝體半導 體基板、至少一穿孔、第一絕緣層、導電部、導電連接墊、電子元件、第二絕緣層以及至少一重佈局金屬線路。半導體基板，具有上表面及下表面。穿孔貫穿上、下表面。第一絕緣層配置於上表面上方及穿孔之側壁。導電部配置於穿孔內。導電連接墊配置於第一絕緣層上且與導電部具有連接面。電子元件配置於上表面，其中電子元件具有至少一第一連接墊電性連接導電連接墊。第二絕緣層配置於下表面下方，第二絕緣層具有至少一開口暴露出導電部。至少一重佈局金屬線路配置於第二絕緣層下且部分的重佈局金屬線路位於開口內以電性連接導電部，其中，連接面切齊穿孔之頂部。
本發明之一實施方式中，進一步包含內連線層，配置於第一絕緣層以及導電連接墊上，其中內連線層包含至少一內連線以及至少一第二連接墊，第二連接墊與第一連接墊連接，且內連線連接第二連接墊以及導電連接墊。
本發明之一實施方式中，進一步包含阻焊層以及焊球。阻焊層配置於第二絕緣層以及重佈局金屬線路下，阻焊層具有至少一開口暴露出重佈局金屬線路。焊球配置於開口內以電性連接重佈局金屬線路。
本發明之另一實施方式中，進一步包含銲點底層金屬、阻焊層以及至少一焊球。銲點底層金屬配置於重佈局金屬線路下並覆蓋重佈局金屬線路。阻焊層配置於第二絕緣層以及銲點底層金屬下，阻焊層具有至少一開口暴露出銲點底層金屬。焊球配置於開口內以電性連接銲點底層金屬。
本發明之另一實施方式中，其中銲點底層金屬包含鎳金屬層以及金金屬層。鎳金屬層覆蓋重佈局金屬線路。金 金屬層覆蓋鎳金屬層。
本發明之另一實施方式中，其中銲點底層金屬包含鎳金屬層、鈀金屬層以及金金屬層。鎳金屬層覆蓋重佈局金屬線路。鈀金屬層覆蓋鎳金屬層。金金屬層覆蓋鈀金屬層。
本發明之一實施方式中，進一步包含至少一支撐件以及保護蓋。支撐件配置於電子元件上。保護蓋透過支撐件設置於該電子元件上方。
本發明之一實施方式中，進一步包含膠帶配置於電子元件上。
本發明之一實施方式中，其中第一、第二絕緣層包含氧化矽、氮化矽、氮氧化矽或該等之組合。
110‧‧‧半導體基板
111‧‧‧上表面
112‧‧‧下表面
120‧‧‧凹部
130‧‧‧第一絕緣層
140‧‧‧導電部
142‧‧‧導電連接墊
150‧‧‧電子元件
152‧‧‧第一連接墊
153‧‧‧內連線結構
154‧‧‧內連線介電層
156‧‧‧彩色濾光片與光電二極體
158‧‧‧微鏡頭
160‧‧‧第二絕緣層
162‧‧‧開口
170‧‧‧重佈局金屬線路
180‧‧‧阻焊層
182‧‧‧開口
190‧‧‧焊球
210‧‧‧銲點底層金屬
212‧‧‧鎳金屬層
214‧‧‧鈀金屬層
216‧‧‧金金屬層
220‧‧‧支撐件
230‧‧‧保護蓋
240‧‧‧內連線層
242‧‧‧第二連接墊
243‧‧‧內連線
244‧‧‧內連線介電層
本發明之上述和其他態樣、特徵及其他優點參照說明書內容並配合附加圖式得到更清楚的了解，其中：第1圖繪示本發明一實施方式於第一階段之剖面示意圖。
第2圖繪示本發明一實施方式於第二階段之剖面示意圖。
第3圖繪示本發明一實施方式於第三階段之剖面示意圖。
第4圖繪示本發明一實施方式於第四階段之剖面示意圖。
第5圖繪示本發明一實施方式於第五階段之剖面示意圖。
第6圖繪示本發明一實施方式於第六階段之剖面示意 圖。
第7圖繪示本發明一實施方式之剖面示意圖。
第8圖繪示本發明另一實施方式之剖面示意圖。
第9圖繪示本發明另一實施方式之剖面示意圖。
第10圖繪示本發明又一實施方式之剖面示意圖。
第11圖繪示本發明又一實施方式之剖面示意圖。
第12圖繪示本發明又一實施方式之剖面示意圖。
第13圖繪示本發明又一實施方式之剖面示意圖。
第14圖繪示本發明又一實施方式之剖面示意圖。
第1圖到第6圖繪示本發明一實施方式之製造方法，於不同階段之剖面示意圖。請先參照第1圖，第1圖繪示本發明一實施方式於第一階段之剖面示意圖。首先，提供半導體基板110具有上表面111及下表面112。接著蝕刻半導體基板110之上表面111以形成至少一凹部120。半導體基板110的功能之一係提供對於後續製程之承載力，所使用的材料例如可以是矽(silicon)、鍺(Germanium)或III-V族元素基板，但不以此為限。蝕刻半導體基板110之上表面111的方式例如可以是乾式蝕刻(dry-etching)、雷射鑽孔(laser drilling)等方式，由半導體基板110之上表面111往下表面112蝕刻形成一個或多個凹部120，凹部120的形狀可以如第1圖所示之等寬柱狀，但亦不以此為限，亦可以是上寬下窄之錐狀，可視製程能力和產品需求做適度的調整變化。
請參照第2圖，第2圖繪示本發明一實施方式於第二階段之剖面示意圖。在完成如第1圖繪示之剖面示意圖結 構後，接著形成第一絕緣層130於上表面111上方及凹部120之側壁。第一絕緣層130所使用的材料可以是氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)或其它合適之絕緣材料，以化學氣相沉積(chemical vapor deposition，CVD)或旋塗式介電材料(spin on dielectric，SOD)等製程方法製作，但不以該等材料及製程方法為限。第一絕緣層130形成於上表面111上方及凹部120之側壁，以提供後續形成的導電材料與半導體基板110之間的絕緣介電或應力緩衝等作用。然而值得注意的是，第一絕緣層130可以如第2圖所示覆蓋至凹部120的底部，但並不以此為限，即第一絕緣層130無法形成於凹部120的底部亦無妨。眾所周知的是，位於凹陷處底部的成膜是薄膜製程最具挑戰性之處，必須以成本昂貴的機台或複雜的製程步驟方可順利於凹陷處底部成膜。然而依據本發明各實施方式之製造方法，即便第一絕緣層130無法於凹部120的底部成膜，對本發明各實施方式之電子元件封裝體的製造方法並無影響，而相關細節於後續步驟中詳述之。
請參照第3圖，第3圖繪示本發明一實施方式於第三階段之剖面示意圖。在完成如第2圖繪示之剖面示意圖結構後，接著形成導電部140充滿凹部120、以及導電連接墊142於第一絕緣層130上對應連接導電部140。導電部140與導電連接墊142所使用的材料例如可以是例如是鋁(aluminum)、銅(copper)、鎳(nickel)、導電高分子(conductive polymer)或其他合適的導電材料，以濺鍍(sputtering)、蒸鍍(evaporating)、電鍍(electroplating)或無電鍍(electroless plating)的方式製作。導電部140與導電連接墊142例如可 以相同材料同時形成，例如以導電材料填滿所有凹部120並全面形成在第一絕緣層130上之導電膜層，再搭配微影蝕刻方式，形成對應連接導電部140之導電連接墊142；或者可以相同或不同的材料分段形成，例如先填滿所有凹部120以形成導電部140後，再全面形成在第一絕緣層130上之導電膜層，搭配微影蝕刻形成對應連接導電部140之導電連接墊142，但不以上述方式為限。導電連接墊142配置於半導體基板110之上表面111，以作為與後續電子元件之電性連接處；而導電部140於後續步驟後，將形成電性導通半導體基板110上下表面的垂直導電路徑。
請參照第4圖，第4圖繪示本發明一實施方式於第四階段之剖面示意圖。在完成如第3圖繪示之剖面示意圖結構後，接著由半導體基板110之上表面111對組電子元件150，其中電子元件150具有至少一第一連接墊152電性連接導電連接墊142。電子元件150如第4圖所示，可以是背照式感光元件(Backside Illumination Sensor，BSI)，至少包含第一連接墊152、內連線結構153、內連線介電層154、彩色濾光片與光電二極體156以及微鏡頭158等元件。其中微鏡頭158接收光線，使彩色濾光片與光電二極體156產生電流訊號，電流訊號再由分佈於內連線介電層154的內連線結構153，傳入最接近半導體基板110之上表面111的第一連接墊152，最後再由第一連接墊152，傳入與其電性連接的導電連接墊142以及導電部140。換言之，電子元件150與導電部140之間，藉由第一連接墊152與導電連接墊142兩者之電性連接所形成電流訊號導通路徑，使位於半導體基板110上表面111之電子元件150的電流訊號(例如背照式 感光元件因接收光線所產生光電訊號)，朝半導體基板110下表面112導通。而電子元件150亦可以是主動元件或被動元件(active or passive elements)、數位電路或類比電路等積體電路的電子元件(electronic components)、其他光電元件(opto electronic devices)、微機電系統(Micro Electro Mechanical Systems,MEMS)、微流體系統(micro fluidic systems)、物理感測器(physical sensor)、影像感測器、發光二極體、太陽能電池、射頻元件(RF circuits)、加速計(accelerators)、陀螺儀(gyroscopes)、微制動器(micro actuators)、表面聲波元件、壓力感測器(pressure sensors)、或噴墨頭(ink printer heads)等，但不以此為限。
請參照第5圖，第5圖繪示本發明一實施方式於第五階段之剖面示意圖。在完成如第4圖繪示之剖面示意圖結構後，接著由下表面112朝上表面111薄化半導體基板110，使凹部120內之導電部140由下表面112暴露出來。薄化半導體基板110例如可以化學機械研磨(chemical-mechanical polishing)、乾蝕刻等適當的製程方法進行，但不以此為限。值得注意的是，本實施方式至此僅需藉由薄化半導體基板110，使預先形成於凹部120內的導電部140由下表面112暴露出來，即可形成貫通半導體基板110上下表面的矽穿孔(through-silicon via，TSV)垂直導電路徑。在先前技術中，垂直導電路徑的形成係在薄化半導體基板後，對半導體基板進行蝕刻等製程以製作貫通半導體基板的矽穿孔，最後填入導電材料於矽穿孔中。其中，在製作貫通半導體基板的矽穿孔步驟，是由半導體基板一表面往另一表面蝕刻，且須對準另一表面上的導電連接墊並使其暴露出來。如此需要高度製 程精準度，從而易造成矽穿孔與另一表面上的導電連接墊發生錯位而電性連接失敗的情形；反觀本實施方式於前述中(如第4圖所示)，電子元件150和導電部140、導電連接墊142係面對面連接，因此，在製作電性連接的製程上更為直接，亦排除了製程精準度的限制，使得電子元件150在封裝體內的導電路徑能夠更確實、成功率更高地被製作出來。此外在先前技術中，為使另一表面上各導電連接墊均能暴露出來，貫通半導體基板的矽穿孔步驟必須以過蝕刻(over-etching)的方式進行，據此，某些導電連接墊將發生產生損耗(metal loss)，進而在後續的可靠度上產生疑慮；反觀本實施方式是在半導體基板110之上表面111蝕刻形成凹部120之後，再形成導電部140以及導電連接墊142。據此，導電連接墊142與導電部140之間的連接面必然切齊穿孔之頂部，換言之，導電連接墊142不會在產生如先前技術中發生損耗的疑慮，有效提高了電子元件封裝體的可靠度。
請參照第5圖與第2圖，另外值得注意的是，位於凹陷處底部的成膜是薄膜製程最具挑戰性之處，必須以成本昂貴的機台或複雜的製程步驟方可順利於凹陷處底部成膜。然而依據本發明各實施方式之製造方法，即便第一絕緣層130無法於凹部120的底部成膜，對本發明各實施方式之電子元件封裝體的製造方法並無影響，因為凹部120的底部將於薄化半導體基板110的步驟中被磨除，並使凹部120內之導電部140由下表面112暴露出來，成為貫通半導體基板110上下表面的矽穿孔垂直導電路徑。因此，本發明各實施方式在絕緣薄膜的製程容許度(process window)更大，不須複雜的製程步驟，更能降低電子元件封裝體的製造成本。再 參照第5圖所示，接著形成第二絕緣層160於下表面112下方，第二絕緣層160具有至少一開口162暴露出導電部140。第二絕緣層160所使用的材料可以是氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)或其它合適之絕緣材料，以化學氣相沉積(chemical vapor deposition，CVD)或旋塗式介電材料(spin on dielectric，SOD)等製程方法製作，但不以該等材料及製程方法為限。第二絕緣層160形成於下表面112下方，以提供後續形成的重佈局金屬線路170與半導體基板110之間的絕緣介電或應力緩衝等作用。
請參照第6圖，第6圖繪示本發明一實施方式於第六階段之剖面示意圖。在完成如第5圖繪示之剖面示意圖結構後，接著形成至少一重佈局金屬線路170於第二絕緣層160下且部分的重佈局金屬線路170位於開口162內以電性連接導電部140。重佈局金屬線路170所使用的材料例如可以是例如是鋁(aluminum)、銅(copper)、鎳(nickel)、導電高分子(conductive polymer)或其他合適的導電材料，以濺鍍(sputtering)、蒸鍍(evaporating)、電鍍(electroplating)或無電鍍(electroless plating)的方式，再搭配微影蝕刻方式形成對應連接開口162內導電部140的適當電路佈局(layout)，但不以該等材料及方式為限。
請參照第7圖，第7圖繪示本發明一實施方式之剖面示意圖。在完成如第6圖繪示之剖面示意圖結構後，接著形成阻焊層180於第二絕緣層160以及重佈局金屬線路170下，阻焊層180具有至少一開口182暴露出重佈局金屬線路170；以及形成至少一焊球190於開口182內以電性連接重 佈局金屬線路170。阻焊層180所使用的材料可以是綠漆(solder mask)，焊球190所使用的材料例如可以是錫(Sn)、或其他適合焊接之導電材料。焊球190可進一步電性連接印刷電路板，對電子元件封裝體進行訊號輸入或輸出控制；或是進一步連接其他半導體晶片或是其他半導體中介片(interposer)，和其他半導體晶片或是其他半導體中介片整合而成立體晶片堆疊(3D-IC stacking)結構。
請參照第8圖，第8圖繪示本發明另一實施方式之剖面示意圖。在完成如第6圖繪示之剖面示意圖結構後，接著形成銲點底層金屬210覆蓋重佈局金屬線路170。銲點底層金屬210可避免後續焊球190或銲線焊接上重佈局金屬線路170時，發生反應導致元件失效的問題。銲點底層金屬210例如可包含低消耗速率的鎳(nickel，Ni)金屬層212，覆蓋重佈局金屬線路170作為適當的阻障層材料，用以阻擋重佈局金屬線路170與焊球190或銲線之間擴散，而形成脆性的金屬間化合物(intermetallic compound)，避免焊接處降低機械強度從而產生易斷裂的問題。然鎳對氧的活性較高，故尚可於鎳層上再鍍金(gold，Au)金屬層216，覆蓋鎳金屬層212作為抗氧化層。如第8圖所示，在本發明另一實施方式中，第一銲點底層金屬210包含鎳(Ni)金屬層212、鈀(Pd)金屬層214以及金(Au)金屬層216。鎳(Ni)金屬層212配置於重佈局金屬線路170上。為使銲點底層金屬210與重佈局金屬線路170之間具有良好的歐姆接觸(Ohmic contact)，所以在沈積銲點底層金屬210之前，可先使用乾式或濕式化學蝕刻清洗法，將重佈局金屬線路170之氧化物加以清洗去除。製作銲點底層金屬210的方式，例如可以是先以蒸鍍 (evaporation)、濺鍍(sputtering)、或化鍍(chemical plating)等金屬成膜製程沉積所欲的金屬膜層，再搭配微影蝕刻製程完成適當的圖案，但不以此方式為限。
請參照第9圖，第9圖繪示本發明另一實施方式之剖面示意圖。在完成如第8圖繪示之剖面示意圖結構後，接著形成阻焊層180於第二絕緣層160以及重佈局金屬線路170下，阻焊層180具有至少一開口182暴露出重佈局金屬線路170，於開口182內可進一步形成焊球或焊線電性連接印刷電路板，對電子元件封裝體進行訊號輸入或輸出控制；或是進一步連接其他半導體晶片或是其他半導體中介片(interposer)，和其他半導體晶片或是其他半導體中介片整合而成立體晶片堆疊(3D-IC stacking)結構。
請參照第10圖以及第11圖，第10圖以及第11圖繪示本發明又一實施方式之剖面示意圖。在完成如第3圖繪示之剖面示意圖結構後，如第10圖所示，接著形成內連線層240於第一絕緣層130以及導電連接墊142上。如第11圖所示，其中內連線層240包含至少一內連線243以及至少一第二連接墊242，第二連接墊242與第一連接墊152連接，且內連線243連接第二連接墊242以及導電連接墊142。內連線層240例如可如第11圖所示，進一步包含內連線介電層244，而內連線243分佈於內連線介電層244內部。值得注意的是，本實施例之內連線層240藉由內連線243以及第二連接墊242，作為半導體基板110上表面111之導電連接墊142與電子元件150之第一連接墊152電性連接的媒介，據此可進一步調整兩者之間電性連接的對應位置。明確來說，導電連接墊142和第一連接墊152兩者之間的布局可以 不同，眾所周知的是，電子元件150之第一連接墊152布局設計必須綜合考量其內部電路、元件位置、切割道位置等等因素，作對其元件效能最適化的布局安排，因此其第一連接墊152布局設計可能隨著不同電子元件效能需求，而有不同的布局設計，此外，第一連接墊152的布局設計甚至和半導體基板110上表面111之導電連接墊142的布局設計，兩者產生製作上的衝突，而必須形成彼此無法完全對應的布局。對此，內連線層240即提供上述兩者布局折衝的功能，即第二連接墊242對應第一連接墊152的布局設計，再藉由內連線243將第二連接墊242與導電連接墊142電性連接，據此，第一連接墊152的布局設計即不必與導電連接墊142的布局設計完全對應，可對其元件效能作最適化的布局安排而無須考慮導電連接墊142的布局設計的對應問題，具有在設計上更具彈性的特殊功效。
請參照第12圖，第12圖繪示本發明又一實施方式之剖面示意圖。在完成如第11圖繪示之剖面示意圖結構後，接著由下表面112朝上表面111薄化半導體基板110，使凹部120內之導電部140由下表面112暴露出來。薄化半導體基板110例如可以化學機械研磨、乾蝕刻等適當的製程方法進行，但不以此為限。值得注意的是，本實施方式至此僅需藉由薄化半導體基板110，使預先形成於凹部120內的導電部140由下表面112暴露出來，即可形成貫通半導體基板110上下表面的矽穿孔垂直導電路徑。在先前技術中，垂直導電路徑的形成係在薄化半導體基板後，對半導體基板進行蝕刻等製程以製作貫通半導體基板的矽穿孔，最後填入導電材料於矽穿孔中。其中，在製作貫通半導體基板的矽穿孔 步驟，是由半導體基板一表面往另一表面蝕刻，且須對準另一表面上的導電連接墊並使其暴露出來。如此需要高度製程精準度，從而易造成矽穿孔與另一表面上的導電連接墊發生錯位而電性連接失敗的情形；反觀本實施方式之電子元件150和導電部140、導電連接墊142係面對面連接，因此，在製作電性連接的製程上更為直接，亦排除了製程精準度的限制，使得電子元件150在封裝體內的導電路徑能夠更確實、成功率更高地被製作出來。此外在先前技術中，為使另一表面上各導電連接墊均能暴露出來，貫通半導體基板的矽穿孔步驟必須以過蝕刻的方式進行，據此，某些導電連接墊將發生產生損耗，進而在後續的可靠度上產生疑慮；反觀本實施方式是在半導體基板110之上表面111蝕刻形成凹部120之後，再形成導電部140以及導電連接墊142。據此，導電連接墊142與導電部140之間的連接面必然切齊穿孔之頂部，換言之，導電連接墊142不會在產生如先前技術中發生損耗的疑慮，有效提高了電子元件封裝體的可靠度。另外值得注意的是，位於凹陷處底部的成膜是薄膜製程最具挑戰性之處，必須以成本昂貴的機台或複雜的製程步驟方可順利於凹陷處底部成膜。然而依據本發明各實施方式之製造方法，即便第一絕緣層130無法於凹部120的底部成膜，對本發明各實施方式之電子元件封裝體的製造方法並無影響，因為凹部120的底部將於薄化半導體基板110的步驟中被磨除，並使凹部120內之導電部140由下表面112暴露出來，成為貫通半導體基板110上下表面的矽穿孔垂直導電路徑。因此，在絕緣薄膜的製程容許度更大，不須複雜的製程步驟，更能降低電子元件封裝體的製造成本。再參照第12 圖所示，接著形成第二絕緣層160於下表面112下方，第二絕緣層160具有至少一開口162暴露出導電部140。第二絕緣層160所使用的材料可以是氧化矽、氮化矽、氮氧化矽或其它合適之絕緣材料，以化學氣相沉積或旋塗式介電材料等製程方法製作，但不以該等材料及製程方法為限。第二絕緣層160形成於下表面112下方，以提供後續形成的重佈局金屬線路170與半導體基板110之間的絕緣介電或應力緩衝等作用。
請參照第13圖，第13圖繪示本發明又一實施方式之剖面示意圖。在完成如第12圖繪示之剖面示意圖結構後，接著形成至少一重佈局金屬線路170於第二絕緣層160下且部分的重佈局金屬線路170位於開口162內以電性連接導電部140。重佈局金屬線路170所使用的材料例如可以是例如是鋁、銅、鎳、導電高分子或其他合適的導電材料，以濺鍍、蒸鍍、電鍍或無電鍍的方式，再搭配微影蝕刻方式形成對應連接開口162內導電部140的適當電路佈局，但不以該等材料及方式為限。如第13圖所示，接著形成阻焊層180於第二絕緣層160以及重佈局金屬線路170下，阻焊層180具有至少一開口182暴露出重佈局金屬線路170，並且形成至少一焊球190於開口182內以電性連接重佈局金屬線路170。阻焊層180所使用的材料可以是綠漆，焊球190所使用的材料例如可以是錫、或其他適合焊接之導電材料。焊球190可進一步電性連接印刷電路板，對電子元件封裝體進行訊號輸入或輸出控制；或是進一步連接其他半導體晶片或是其他半導體中介片，和其他半導體晶片或是其他半導體中介片整合而成立體晶片堆疊結構。
請參照第14圖，第14圖繪示本發明又一實施方式之剖面示意圖。在完成如第12圖繪示之剖面示意圖結構後，接著形成銲點底層金屬210覆蓋重佈局金屬線路170。銲點底層金屬210可避免後續焊球190或銲線焊接上重佈局金屬線路170時，發生反應導致元件失效的問題。銲點底層金屬210例如可包含低消耗速率的鎳金屬層212，覆蓋重佈局金屬線路170作為適當的阻障層材料，用以阻擋重佈局金屬線路170與焊球190或銲線之間擴散，而形成脆性的金屬間化合物，避免焊接處降低機械強度從而產生易斷裂的問題。然鎳對氧的活性較高，故尚可於鎳層上再鍍金金屬層216，覆蓋鎳金屬層212作為抗氧化層。如第14圖所示，第一銲點底層金屬116包含鎳(Ni)金屬層212、鈀(Pd)金屬層214以及金(Au)金屬層216。鎳(Ni)金屬層212配置於重佈局金屬線路170上。為使銲點底層金屬210與重佈局金屬線路170之間具有良好的歐姆接觸，所以在沈積銲點底層金屬210之前，可先使用乾式或濕式化學蝕刻清洗法，將重佈局金屬線路170之氧化物加以清洗去除。製作銲點底層金屬210的方式，例如可以是先以蒸鍍、濺鍍、或化鍍等金屬成膜製程沉積所欲的金屬膜層，再搭配微影蝕刻製程完成適當的圖案，但不以此方式為限。接著，如第14圖所示，形成阻焊層180於第二絕緣層160以及重佈局金屬線路170下，阻焊層180具有至少一開口182暴露出重佈局金屬線路170，於開口182內可進一步形成焊球或焊線電性連接印刷電路板，對電子元件封裝體進行訊號輸入或輸出控制；或是進一步連接其他半導體晶片或是其他半導體中介片，和其他半導體晶片或是其他半導體中介片整合而成立體晶片堆疊 結構。
此外，如第4圖到第9圖、第11圖到第14圖所示，在本發明某些實施方式中，電子元件封裝體進一步包含支撐件220以及保護蓋230，以保護電子元件150或是其他線路元件，其中保護蓋230之材質例如可為玻璃材質、金屬材料、陶瓷材料、高分子材料、半導體材料、或前述之組合。保護蓋230透過支撐件220而設置於半導體基板110上方，使保護蓋230、支撐件220與半導體基板110共同圍繞出一密閉空間。支撐件220之材質可包括玻璃材質、金屬材料、陶瓷材料、高分子材料、半導體材料、或前述之組合，其可透過黏著層而固定於保護蓋230及半導體基板110之間。或者，支撐件220本身可具有黏性，例如是具黏性之高分子，可透過固化製程使具黏性之高分子支撐件220硬化，例如透過加熱或照光等方式。在本發明另一些實施方式中，對於電子元件150的保護係藉由貼附膠帶於電子元件150上。
最後要強調的是，本發明所提供之電子元件封裝體及其製造方法，使封裝體內的導電路徑能夠更確實、成功率更高地被製作出來，同時具有更高的可靠度以及更大的製程容許度，不須複雜的製程步驟，更能降低電子元件封裝體的製造成本。同時尚可針對不同電子元件設計需求，對應不同的線路布局，使線路布局設計更具彈性。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (21)

  1. 一種電子元件封裝體的製造方法，包含：提供一半導體基板具有一上表面及一下表面；蝕刻該半導體基板之該上表面以形成至少一凹部；形成一第一絕緣層於該上表面上方及該凹部之側壁；形成一導電部充滿該凹部、以及一導電連接墊結構於該第一絕緣層上對應連接該導電部；由該半導體基板之該上表面對組一電子元件，其中該電子元件具有至少一第一連接墊與一內連線結構位於一內金屬介電層中，該第一連接墊與該導電連接墊結構連接，且該內連線結構藉由該第一連接墊電性連接該導電連接墊結構；由該下表面朝該上表面薄化該半導體基板，使該凹部內之該導電部由該下表面暴露出來；形成一第二絕緣層於該下表面下方，該第二絕緣層具有至少一開口暴露出該導電部；以及形成至少一重佈局金屬線路於該第二絕緣層下且部分的該重佈局金屬線路位於該開口內以電性連接該導電部。
  2. 如請求項1的電子元件封裝體的製造方法，其中該電子元件的該內金屬介電層更覆蓋該導電連接墊結構。
  3. 如請求項1的電子元件封裝體的製造方法，其中形成導電連接墊結構於該第一絕緣層上的步驟，進一步包含：形成至少一導電連接墊於該導電部上並接觸該導電部；以及形成一內連線層於該第一絕緣層以覆蓋該導電連接墊，該內連線層中的至少一內連線以及至少一第二連接墊與該導電連接墊共同組成該導電連接墊結構，其中該第二連接墊與該第一連接墊連接，且該內連線連接該第二連接墊以及該導電連接墊。
  4. 如請求項1的電子元件封裝體的製造方法，進一步包含：形成一阻焊層於該第二絕緣層以及該重佈局金屬線路下，該阻焊層具有至少一開口暴露出該重佈局金屬線路；以及形成至少一焊球於該開口內以電性連接該重佈局金屬線路。
  5. 如請求項4的電子元件封裝體的製造方法，其中在形成該阻焊層的步驟之前，進一步包含：形成一銲點底層金屬覆蓋該重佈局金屬線路。
  6. 如請求項5的電子元件封裝體的製造方法，其中形成該銲點底層金屬的方式包含濺鍍、蒸鍍以及電鍍。
  7. 如請求項5的電子元件封裝體的製造方法，其中該銲點底層金屬包含：一鎳金屬層，覆蓋該重佈局金屬線路；以及一金金屬層，覆蓋該鎳金屬層。
  8. 如請求項5的電子元件封裝體的製造方法，其中該銲點底層金屬包含：一鎳金屬層，覆蓋該重佈局金屬線路；一鈀金屬層，覆蓋該鎳金屬層；以及一金金屬層，覆蓋該鈀金屬層。
  9. 如請求項1的電子元件封裝體的製造方法，進一步包含：形成至少一支撐件於該電子元件上；以及配置一保護蓋，其中，該保護蓋透過該支撐件設置於該電子元件上方。
  10. 如請求項1的電子元件封裝體的製造方法，進一步包含：貼附一膠帶於該電子元件上。
  11. 如請求項1的電子元件封裝體的製造方法，其中形成該第一、第二絕緣層的方式係化學氣相沉積法或旋轉塗佈法，該第一、第二絕緣層包含氧化矽、氮化矽、氮氧化矽或該等之組合。
  12. 一種電子元件封裝體，包含：一半導體基板，具有一上表面及一下表面；至少一穿孔貫穿該上、下表面；一第一絕緣層配置於該上表面上方及該穿孔之側壁；一導電部配置於該穿孔內；一導電連接墊結構配置於該第一絕緣層上，與該導電部具有一連接面；一電子元件配置於該上表面，其中該電子元件具有至少一第一連接墊與一內連線結構位於一內金屬介電層中，該第一連接墊接觸該導電連接墊結構，且該內連線結構藉由該第一連接墊電性連接該導電連接墊結構；一第二絕緣層配置於該下表面下方，該第二絕緣層具有至少一開口暴露出該導電部；以及至少一重佈局金屬線路配置於該第二絕緣層下且部分的該重佈局金屬線路位於該開口內以電性連接該導電部，其中，該連接面切齊該穿孔之頂部。
  13. 如請求項12的電子元件封裝體，其中該該電子元件的該內金屬介電層更覆蓋該導電連接墊結構。
  14. 如請求項12的電子元件封裝體，其中該導電連接墊結構包含：至少一導電連接墊位於該導電部上並接觸該導電部；至少一內連線位於該導電連接墊上；以及至少一第二連接墊位於該內連線上，該導電連接墊、該內連線與該第二連接墊位於一內連線層中，其中該第二連接墊與該第一連接墊連接，且該內連線連接第二連接墊以及該導電連接墊。
  15. 如請求項12的電子元件封裝體，進一步包含；一阻焊層，配置於該第二絕緣層以及該重佈局金屬線路下，該阻焊層具有至少一開口暴露出該重佈局金屬線路；以及至少一焊球，配置於該開口內以電性連接該重佈局金屬線路。
  16. 如請求項12的電子元件封裝體，進一步包含：一銲點底層金屬，配置於該重佈局金屬線路下並覆蓋該重佈局金屬線路；一阻焊層，配置於該第二絕緣層以及該銲點底層金屬下，該阻焊層具有至少一開口暴露出該銲點底層金屬；以及至少一焊球，配置於該開口內以電性連接該銲點底層金屬。
  17. 如請求項16的電子元件封裝體，其中該銲點底層金屬包含：一鎳金屬層，覆蓋該重佈局金屬線路；以及一金金屬層，覆蓋該鎳金屬層。
  18. 如請求項16的電子元件封裝體，其中該銲點底層金屬包含：一鎳金屬層，覆蓋該重佈局金屬線路；一鈀金屬層，覆蓋該鎳金屬層；以及一金金屬層，覆蓋該鈀金屬層。
  19. 如請求項16的電子元件封裝體，進一步包含：至少一支撐件配置於該電子元件上；以及一保護蓋，其中，該保護蓋透過該支撐件設置於該電子元件上方。
  20. 如請求項16的電子元件封裝體，進一步包含：一膠帶配置於該電子元件上。
  21. 如請求項16的電子元件封裝體，其中該第一、第二絕緣層包含氧化矽、氮化矽、氮氧化矽或該等之組合。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI872291B (zh) * 2020-11-24 2025-02-11 美商豪威科技股份有限公司 具有掩埋金屬焊墊的半導體元件及其製造方法

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9704827B2 (en) * 2015-06-25 2017-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bond pad structure
CN105140252B (zh) * 2015-07-14 2018-02-23 华进半导体封装先导技术研发中心有限公司 一种图像传感器的晶圆级封装方法及其封装品
CN105047605A (zh) * 2015-09-02 2015-11-11 华天科技（昆山）电子有限公司 半导体封装结构及其制作方法
JP6639188B2 (ja) * 2015-10-21 2020-02-05 ソニーセミコンダクタソリューションズ株式会社 半導体装置、および製造方法
US9898572B2 (en) * 2016-02-17 2018-02-20 Globalfoundries Inc. Metal line layout based on line shifting
US11069667B2 (en) * 2016-03-31 2021-07-20 Stmicroelectronics Pte Ltd Wafer level proximity sensor
JP6768394B2 (ja) * 2016-07-29 2020-10-14 株式会社ジャパンディスプレイ 電子機器
CN108288616B (zh) 2016-12-14 2023-04-07 成真股份有限公司 芯片封装
US11625523B2 (en) 2016-12-14 2023-04-11 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips
US10447274B2 (en) 2017-07-11 2019-10-15 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips using non-volatile memory cells
US10957679B2 (en) 2017-08-08 2021-03-23 iCometrue Company Ltd. Logic drive based on standardized commodity programmable logic semiconductor IC chips
US10630296B2 (en) 2017-09-12 2020-04-21 iCometrue Company Ltd. Logic drive with brain-like elasticity and integrality based on standard commodity FPGA IC chips using non-volatile memory cells
FR3074962A1 (fr) 2017-12-08 2019-06-14 Stmicroelectronics (Crolles 2) Sas Dispositif electronique capteur d'images
CN107946335B (zh) * 2017-12-22 2020-10-27 成都先锋材料有限公司 一种cmos影像传感封装结构及其制作方法
US10608642B2 (en) 2018-02-01 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile radom access memory cells
US10608638B2 (en) 2018-05-24 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US12476637B2 (en) 2018-05-24 2025-11-18 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
JP6897640B2 (ja) * 2018-08-02 2021-07-07 日亜化学工業株式会社 発光装置の製造方法
US11309334B2 (en) 2018-09-11 2022-04-19 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US10937762B2 (en) 2018-10-04 2021-03-02 iCometrue Company Ltd. Logic drive based on multichip package using interconnection bridge
US11616046B2 (en) * 2018-11-02 2023-03-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
TWI705536B (zh) * 2018-11-16 2020-09-21 欣興電子股份有限公司 載板結構及其製作方法
US11211334B2 (en) 2018-11-18 2021-12-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US11227838B2 (en) 2019-07-02 2022-01-18 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cooperating or supporting circuits
DE102019211371A1 (de) * 2019-07-30 2021-02-04 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum Herstellen eines elektronischen Schaltungsbauelements und elektronisches Schaltungsbauelement
US11887930B2 (en) 2019-08-05 2024-01-30 iCometrue Company Ltd. Vertical interconnect elevator based on through silicon vias
US11637056B2 (en) 2019-09-20 2023-04-25 iCometrue Company Ltd. 3D chip package based on through-silicon-via interconnection elevator
WO2021111715A1 (ja) * 2019-12-04 2021-06-10 ソニーセミコンダクタソリューションズ株式会社 撮像装置および撮像装置の製造方法
US11600526B2 (en) 2020-01-22 2023-03-07 iCometrue Company Ltd. Chip package based on through-silicon-via connector and silicon interconnection bridge
JP7354885B2 (ja) * 2020-03-12 2023-10-03 富士通株式会社 半導体装置及び半導体装置の製造方法
CN113594149B (zh) * 2020-04-30 2024-05-10 研能科技股份有限公司 微流体致动器的异质整合芯片的制造方法
KR102859087B1 (ko) * 2020-08-13 2025-09-12 삼성전자주식회사 반도체 패키지 및 그 제조방법
TW202240808A (zh) 2021-01-08 2022-10-16 成真股份有限公司 使用於積體電路晶片封裝結構中的微型熱導管
US12176278B2 (en) 2021-05-30 2024-12-24 iCometrue Company Ltd. 3D chip package based on vertical-through-via connector
US12268012B2 (en) 2021-09-24 2025-04-01 iCometrue Company Ltd. Multi-output look-up table (LUT) for use in coarse-grained field-programmable-gate-array (FPGA) integrated-circuit (IC) chip
TWI848722B (zh) * 2023-05-26 2024-07-11 同欣電子工業股份有限公司 感測器封裝結構及其製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110210413A1 (en) * 2010-02-26 2011-09-01 Yu-Lung Huang Chip package and fabrication method thereof
TW201225762A (en) * 2010-12-14 2012-06-16 Unimicron Technology Corp Package substrate having an embedded via hole medium layer and method of forming same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008087578A2 (en) * 2007-01-17 2008-07-24 Nxp B.V. A system-in-package with through substrate via holes
US20080173792A1 (en) * 2007-01-23 2008-07-24 Advanced Chip Engineering Technology Inc. Image sensor module and the method of the same
US9136259B2 (en) * 2008-04-11 2015-09-15 Micron Technology, Inc. Method of creating alignment/centering guides for small diameter, high density through-wafer via die stacking
TW201041469A (en) 2009-05-12 2010-11-16 Phoenix Prec Technology Corp Coreless packaging substrate, carrier thereof, and method for manufacturing the same
US8710680B2 (en) * 2010-03-26 2014-04-29 Shu-Ming Chang Electronic device package and fabrication method thereof
TWI491065B (zh) 2010-05-21 2015-07-01 精材科技股份有限公司 發光晶片封裝體及其形成方法
TWI441289B (zh) * 2011-02-25 2014-06-11 精材科技股份有限公司 晶片封裝體
US8497536B2 (en) * 2011-09-16 2013-07-30 Omnivision Technologies, Inc. Dual-facing camera assembly
FR2983638A1 (fr) * 2011-12-02 2013-06-07 St Microelectronics Sa Procede de formation d'un circuit integre

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110210413A1 (en) * 2010-02-26 2011-09-01 Yu-Lung Huang Chip package and fabrication method thereof
TW201225762A (en) * 2010-12-14 2012-06-16 Unimicron Technology Corp Package substrate having an embedded via hole medium layer and method of forming same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI872291B (zh) * 2020-11-24 2025-02-11 美商豪威科技股份有限公司 具有掩埋金屬焊墊的半導體元件及其製造方法

Also Published As

Publication number Publication date
CN104425452A (zh) 2015-03-18
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