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TWI815211B - 柱狀半導體裝置及其製造方法 - Google Patents

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TWI815211B
TWI815211B TW110141868A TW110141868A TWI815211B TW I815211 B TWI815211 B TW I815211B TW 110141868 A TW110141868 A TW 110141868A TW 110141868 A TW110141868 A TW 110141868A TW I815211 B TWI815211 B TW I815211B
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semiconductor
impurity region
insulating layer
manufacturing
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金澤賢一
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新加坡商新加坡優尼山帝斯電子私人有限公司
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Abstract

在包圍半導體柱的閘極導體層之形成方法中，將具有耐氧化性的第一及第二遮罩材料層各別形成於半導體柱頂部與半導體柱側壁；整體熱性或化學性地施予氧化；在已露出的前述第一雜質區域表面形成第一絕緣層；其次除去前述第一遮罩材料層；在前述第一絕緣層上部形成閘極導體層。

Description

柱狀半導體裝置及其製造方法
本發明係關於一種柱狀半導體裝置及其製造方法。
近年來有在LSI(Large Scale Integration：大型積體電路)使用三維構造電晶體。其中，屬於柱狀半導體裝置的SGT(Surrounding Gate Transistor；環繞式閘極電晶體)係作為提供高積體之半導體裝置的半導體元件為人所注目。又，其被要求具有SGT的半導體裝置之更進一步的高積體化、高性能化。
在通常的平面式(planar type)MOS電晶體中，通道(channel)是朝向沿著半導體基板之上表面的水平方向延伸。相對於此，SGT的通道係相對於半導體基板之上表面而朝向垂直方向延伸(例如，參照專利文獻1、非專利文獻1)。因此，SGT係與平面式MOS電晶體相比，較能夠達成半導體裝置的高密度化。
圖9係顯示N通道SGT的示意構造圖。在具有P型或i型(本徵型)之導電型的Si柱220(以下，將矽半導體柱稱為「Si柱」)內之上下的位置形成有：其中一方成為源極(source)的情況下，另一方會成為汲極 (drain)的N+層221a、221b(以下，將包含高濃度之施體(donor)雜質的半導體區域稱為「N+層」)。成為該源極、汲極的N+層221a、221b間的Si柱220之部分係成為通道區域222。以包圍該通道區域222的方式形成有閘極絕緣層223。以包圍該閘極絕緣層223的方式形成有閘極導體層224。在SGT中，成為源極、汲極的N+層221a、221b、通道區域222、閘極絕緣層223、閘極導體層224係整體形成柱狀。因此，在俯視觀察下，SGT的占有面積係相當於平面式MOS電晶體的單一源極或汲極N+層之占有面積。因此，具有SGT的電路晶片(chip)係與具有平面式MOS電晶體的電路晶片比較，可以實現更進一步的晶片尺寸(chip size)之縮小化。此外，只要可以提升SGT的驅動能力就可以減少使用於1晶片的SGT數，同樣有助於晶片尺寸的縮小化。
但是，亦存在因其是如前面所述之有利於高積體化之直立式構造的SGT所帶來的課題。在習知的平面式構造的電晶體中，雖然其閘極長度及有效通道長度主要是藉由光微影(photolithography)的精度所決定，但是在SGT中，則主要是藉由成膜不均一、蝕刻(etching)或CMP的加工精度所決定。
雖然光微影的精度已隨著近年來的曝光裝置或光阻劑的進步而獲得奈米級等級(nano-order level)的精度，但是另一方面，有關成膜、蝕刻或CMP，特別是在成膜並加工厚膜之材料層的情況，並未到達以奈米級等級來對成膜的膜厚、蝕刻量或CMP研磨量進行加工的精度。因此，在SGT中，如何減少閘極長度及有效通道長度的不均一就成為較大的課題。
圖10係顯示SRAM單元(Static Random Access Memory cell；靜態隨機存取記憶體單元)電路圖。本SRAM單元電路係包含二個反相器(inverter)電路。一個反相器電路係由作為負載電晶體的P通道SGT_Pc1以及作為驅動電晶體的N通道SGT_Nc1所構成。另一個反相器電路係由作為負載電晶體的P通道SGT_Pc2以及作為驅動電晶體的N通道SGT_Nc2所構成。P通道SGT_Pc1的閘極與N通道SGT_Nc1的閘極連接著。P通道SGT_Pc2的汲極與N通道SGT_Nc2的汲極連接著。P通道SGT_Pc2的閘極與N通道SGT_Nc2的閘極連接著。P通道SGT_Pc1的汲極與N通道SGT_Nc1的汲極連接著。
如圖10所示，P通道SGT_Pc1、Pc2的源極係連接於電源端子Vdd。然後，N通道SGT_Nc1、Nc2的源極係連接於接地(ground)端子Vss。選擇N通道SGT_SN1、SN2係配置於二個反相器電路之兩側。選擇N通道SGT_SN1、SN2的閘極係連接於字元線(word line)端子WLt。選擇N通道SGT_SN1的源極、汲極係連接於N通道SGT_Nc1、P通道SGT_Pc1的汲極與位元線(bit line)端子BLt。選擇N通道SGT_SN2的源極、汲極係連接於N通道SGT_Nc2、P通道SGT_Pc2的汲極與反轉位元線端子BLRt。如此具有SRAM單元的電路係包含有由二個P通道SGT_Pc1、Pc2與四個N通道SGT_Nc1、Nc2、SN1、SN2所構成的合計六個SGT(例如，參照專利文獻2)。又，使驅動用電晶體並聯連接複數個，以謀求SRAM電路的高速化。通常構成SRAM之記憶體單元(memory cell)的SGT係各別形成於不同的半導體柱。SRAM單元電路之穩定動作或高品 質化所需的重要要素係在於抑制各個SGT的動作不均一或動作不良。此即便是在使用了SGT的其他電路形成中亦相同。
[先前技術文獻] [專利文獻]
專利文獻1：日本特開平2-188966號公報
專利文獻2：美國發明專利公開第2010/0219483號說明書
專利文獻3：美國登錄US8530960B2號說明書
[非專利文獻]
非專利文獻1：Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
非專利文獻2：C.Y.Ting，V.J.Vivalda，and H.G.Schaefer:“Study of planarized sputter-deposited SiO2“，J.Vac.Sci. Technol. 15(3)，p.p.1105-1112，May/June (1978)
非專利文獻3：A.Raley, S.Thibaut, N. Mohanty, K. Subhadeep, S. Nakamura, etal.: “Self-aligned quadruple patterning integration using spacer on spacer pitch splitting at the resist level for sub-32nm pitch applications” Proc. Of SPIE Vol.9782, 2016
在使用了SGT的電路中，會因閘極長度及有效通道長度不均一而發生特性不均一或動作不良。
本發明之觀點的柱狀半導體裝置之製造方法，該柱狀半導體裝置具有SGT，該SGT係在基板上部具有半導體柱、包圍前述半導體柱的閘極絕緣層、包圍前述閘極絕緣層的閘極導體層、連接於前述半導體柱之下部的第一雜質區域以及連接於前述半導體柱之頂部的第二雜質區域，且將前述第一雜質區域與前述第二雜質區域之間的前述半導體柱作為通道，前述製造方法係具有：在前述基板之表面上形成包含施體或受體(acceptor)雜質的前述第一雜質區域的步驟；在前述第一雜質區域上形成前述半導體柱的步驟；覆蓋全面並被覆第一遮罩(mask)材料層的步驟；將前述第一遮罩材料層藉由異向性蝕刻(anisotropic etching)，使前述第一遮罩材料層殘留於前述半導體柱之側壁，並且露出前述第一雜質區域表面的步驟；整體熱性或化學性地施予氧化，在已露出的前述第一雜質區域之表面形成與元件間絕緣區域不同的第一絕緣層的步驟，該第一絕緣層係劃定前述閘極導體層的下端位置； 將殘留於前述半導體柱之側壁的前述第一遮罩材料層藉由等向性蝕刻(isotropic etching)來予以除去的步驟；形成包圍前述半導體柱的前述閘極絕緣層與更進一步包圍該前述閘極絕緣層的前述閘極導體層的步驟；以及在前述半導體柱之頂部形成前述第二雜質區域的步驟。
在前述製造方法中，較佳為：前述第一絕緣層的膜厚係比前述閘極絕緣層的膜厚還厚，且前述第一絕緣層的膜厚係以前述閘極導體層之下端的位置與前述半導體柱內之前述第一雜質區域的上端位置為相同的位置、或位於較低的位置之方式所設定。
在前述製造方法中，較佳為：前述第一遮罩材料層的膜厚係比前述閘極絕緣層的膜厚之二倍的膜厚還小。
在前述製造方法中，較佳是更包含：在異向性蝕刻前述第一遮罩材料層之後，整體將氧離子及與前述第一雜質區域相同導電型的雜質之至少一方，用離子植入法(ion implantation method)植入於露出的前述第一雜質區域表面的步驟。
在前述製造方法中，較佳為：在形成前述第一絕緣層之後，整體將與第一雜質區域相同導電型的雜質，用離子植入法以能夠充分地植入於前述第一絕緣層下之區域的能量(energy)來進行植入。
在前述製造方法中，較佳是更包含：在異向性蝕刻前述第一遮罩材料層之後，在露出的前述基板表面選擇性地用磊晶成長法(epitaxial growth)來形成半導體層的步驟； 形成前述第一絕緣層的步驟係整體熱性或化學性地氧化前述半導體層，藉此在露出的前述基板表面形成前述第一絕緣層。
在前述製造方法中，較佳為：前述半導體層之熱性或化學性的氧化之氧化膜成長速度，係比前述第一雜質區域之熱性或化學性的氧化之氧化膜成長速度還大。
在前述製造方法中，較佳為：前述半導體層係在磊晶成長時摻雜(doping)有與前述第一雜質區域相同導電型的雜質。
在前述製造方法中，較佳為：在形成前述半導體層之後，整體將氧離子及與前述第一雜質區域相同導電型的雜質之至少一方，用離子植入法植入於前述半導體層。
在前述製造方法中，較佳為：前述半導體層的膜厚係設定成能夠在形成前述半導體層之後，藉由熱性或化學性地施予如將該半導體層之全部改變成氧化膜的氧化，而形成所期望之膜厚的前述第一絕緣層。
1:P層基板
2:N+層及半導體柱6下部的N+層
6:i層
7,21:SiN遮罩材料層
8:SiGe遮罩半導體層
9:SiO2遮罩半導體層
23,27,30,35,37,39,100:SiO2層
24:HfO2層
25,33:W層
26:TiN層
29:半導體柱6上部的N+層
200:N++層
220:Si柱
221a,221b:N+層
222:通道區域
223:閘極絕緣層
224:閘極導體層
400:磊晶半導體層
BLt:位元線端子
BLRt:反轉位元線端子
C1,C2,C3:接觸孔
f:SiO2層100的膜厚
g:半導體柱6下部的N+層2之上端位置(高度)
h:HfO2層24的上端或閘極電極25的下端位置(高度)
Nc1,Nc2:N通道SGT
p:SiN遮罩材料層21的膜厚
Pc1,Pc2:P通道SGT
q:HfO2層24的膜厚
s:蝕刻閘極電極W層25與TiN層的膜厚
SN1,SN2:選擇N通道SGT
Vdd:電源端子
Vss:接地端子
WLt:字元線端子
X1,X2,X3:連接配線金屬層
圖1A係用以說明具有第一實施型態之SGT的柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1B係用以說明具有第一實施型態之SGT的柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1C係用以說明具有第一實施型態之SGT的柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1D係用以說明具有第一實施型態之SGT的柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1E係用以說明具有第一實施型態之SGT的柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1F係用以說明具有第一實施型態之SGT的柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1G係用以說明具有第一實施型態之SGT的柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1H係用以說明具有第一實施型態之SGT的柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1I係用以說明具有第一實施型態之SGT的柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1J係用以說明具有第一實施型態之SGT的柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1K係用以說明具有第一實施型態之SGT的柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1L係用以說明具有第一實施型態之SGT的柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1M係用以說明具有第一實施型態之SGT的柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖2係用以說明具有本發明的第二實施型態之SGT的柱狀半導體裝置之製造方法的剖面構造圖與主要部分放大圖。
圖3係用以說明具有本發明的第三實施型態之SGT的柱狀半導體裝置之製造方法的剖面構造圖與主要部分放大圖。
圖4係用以說明具有本發明的第四實施型態之SGT的柱狀半導體裝置之製造方法的剖面構造圖。
圖5係用以說明具有本發明的第五實施型態之SGT的柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖6A係用以說明具有本發明的第六、第七及第八實施型態之SGT的柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖6B係用以說明具有本發明的第六、第七及第八實施型態之SGT的柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖7係用以說明具有本發明的第九實施型態之SGT的柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖8係用以說明具有本發明的第10實施型態之SGT的柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖9係顯示習知例之SGT的示意構造圖。
圖10係使用習知例之SGT的SRAM單元電路圖。
以下，一邊參照圖式一邊說明本發明之實施型態的柱狀半導體裝置之製造方法。
(第一實施型態)
以下，一邊參照圖1A至圖1M一邊以N型電晶體作為例子來說明本發明之第一實施型態的SGT之製造方法。其中(a)係顯示俯視圖，(b)係顯示沿著(a)之X-X’線的剖面構造圖，(c)係顯示沿著(a)之Y-Y’線的剖面構造圖。
在P層1(為申請專利範圍的「基板」之一例)上藉由磊晶成長法來形成N+層2(為申請專利範圍的「第一雜質區域」之一例)與i層6(為申請專利範圍的「半導體柱」之一例)，然後如圖1A所示，例如依順序沉積SiN的遮罩材料層7(為申請專利範圍的「第二遮罩材料層」之一例)、矽鍺(Silicon-germanium)(SiGe)的遮罩半導體層8、SiO2的遮罩半導體層9。再者，i層6亦可由包含少量之施體或受體雜質原子的N型或P型的Si所形成。
其次，將在藉由微影法所形成的俯視觀察下呈圓狀或長方形狀的光阻層(未圖示)作為遮罩，並蝕刻遮罩半導體層9。然後，將圓狀或長方形狀的SiO2遮罩半導體層9作為蝕刻遮罩(etching mask)，並藉由例如RIE(Reactive Ion Etching；反應離子蝕刻)進行蝕刻，以形成圓狀或長方形狀的遮罩半導體層9。其次，將圓狀或長方形狀的遮罩半導體層9作為遮罩，並藉由例如RIE法來蝕刻SiGe的遮罩半導體層8，藉此如圖1B所示地形成圓狀或長方形狀的SiGe遮罩半導體層8。前述之圓狀或長方形狀的SiO2遮罩半導體層9，亦可在SiGe遮罩半導體8蝕刻之前予以除去，或使其殘留。
其次，將前述之SiO2遮罩半導體層9與SiGe遮罩半導體層8作為蝕刻遮罩，並藉由例如RIE依順序進行蝕刻，如圖1C所示地形成圓 狀或長方形狀的遮罩材料層7及i層6，且除去殘留於遮罩材料層7上的遮罩半導體層9與SiGe層8。此時，該SiO2遮罩半導體層9與SiGe遮罩半導體層8，亦可不除去而在原來狀態下使其殘留。
其次，如圖1D所示，以覆蓋整體的方式利用ALD法來形成具有耐氧化性的遮罩材料層21(為申請專利範圍的「第一遮罩材料層」之一例)，例如SiN層。
其次，將藉由微影法所形成後的光阻層(未圖示)作為遮罩，並將電晶體的動作區域與絕緣區域圖案化，且用RIE法來蝕刻存在於成為光阻開口部的絕緣區域的遮罩材料層21與基板。其次，在除去光阻(photoresist)之後，以覆蓋整體的方式藉由FCVD法來形成至少比前述蝕刻深度還厚的SiO2層23。其次，藉由CMP法以SiO2層23之上面位置成為存在於半導體柱上的遮罩材料層7之上面位置的方式來研磨整體，其次如圖1E所示，以SiO2層23之上面位置成為遮罩材料層21之上面位置的方式進行回蝕刻(etch back)，且形成元件間絕緣區域。
其次，如圖1F所示，用RIE法來蝕刻遮罩材料層21，且使遮罩材料層21殘留於半導體柱之側壁，並且在俯視觀察下，露出半導體柱頂部的遮罩材料層7與基板表面。
其次，如圖1G所示，在基板表面熱性或化學性地形成氧化膜100(為申請專利範圍的「第一絕緣層」之一例)。
其次，如圖1H所示，等向性蝕刻遮罩材料層21且除去殘留於半導體柱之側壁的遮罩材料層21。
其次，覆蓋整體並被覆HfO2層24(為申請專利範圍的「閘極絕緣層」之一例)、TiN層26(為申請專利範圍的「閘極導體層」之一例)、W層25(為申請專利範圍的「閘極導體層」之一例)，且藉由CMP法以該W層25之上面位置成為存在於半導體柱上的遮罩材料層7之上面位置的方式來研磨整體。然後，如圖1I所示，以從半導體柱6之頂端分離的方式來回蝕刻藉由RIE法而平坦化後的W層25，且用等向性蝕刻來除去W層25的回蝕刻時露出的HfO2層24、TiN層26。
其次，將藉由微影法而形成後的光阻層(未圖示)作為遮罩，並藉由RIE法來蝕刻W層25與TiN層26，藉此將閘極導體層圖案化，其次以覆蓋整體的方式被覆層間絕緣膜27(為申請專利範圍的「第二絕緣層」之一例)，且如圖1J所示，藉由CMP法以其上面位置成為半導體柱之上面位置的方式來研磨整體。
其次，藉由凹蝕刻(recess etching)來蝕刻俯視觀察下露出於表面的半導體柱6之頂部，使該頂部表面相對於層間絕緣層27表面凹陷，且如圖1K所示，藉由選擇性磊晶成長法在露出的半導體柱6頂部形成包含有施體雜質的N+層29(為申請專利範圍的「第二雜質區域」之一例)。
其次，覆蓋整體並被覆層間絕緣膜層30且藉由CMP法進行研磨平坦化。其次，將藉由微影法而形成的光阻層(未圖示)作為遮罩，並藉由RIE法來蝕刻N+層29上部的層間絕緣膜層30且予以除去。其次，以覆蓋整體的方式來被覆TiN層(未圖示)、W層33，且如圖1L所示，藉由CMP法以層間絕緣膜30上部露出的方式來研磨整體。
再者，本步驟亦可為如下的方法：比SiO2層30還早被覆TiN層(未圖示)、W層33，且藉由微影法與RIE法以接觸於N+層29之至少一部分的方式使TiN層、W層殘留之後，藉由CVD法整體地被覆SiO2層30，且藉由CMP法將整體研磨直到W層表面露出為止。
其次，覆蓋整體以形成上表面為平坦的SiO2層35。然後，經由形成於N+層2上的接觸孔(contact hole)C1來形成源極或汲極配線金屬層X1。其次，覆蓋整體以形成上表面為平坦的SiO2層37。然後，經由形成於W層25上的接觸孔C2來形成字元配線金屬層X2。其次，覆蓋整體以形成上表面為平坦的SiO2層39。然後，如圖1M所示，經由形成於W層33上的接觸孔C3來形成源極或汲極配線金屬層X3。
藉由以上來完成SGT的N型電晶體之製作。
再者，圖1E所示的N+層2、圖1K所示的N+層29係藉由形成後的熱步驟使得施體雜質擴散，亦在半導體柱6之內部形成有施體雜質區域。此也在各別形成作為P+層的情況同樣，受體雜質會擴散，亦在半導體柱6之內部形成有受體雜質區域。
在以使用SGT的電路來謀求高速化或低消耗電力化時，實施電晶體之通道長度的縮小或如閘極與基板間之電容的寄生電容之減少化。當欲同時達成上述內容時就會發生以下的課題。
課題1.
當縮小電晶體的通道長度時，短通道效應(short channel effect)就會變得顯著，且引起因通道長度不均一所致的電晶體特性之不均一或電晶體耐壓降低。
課題2.
在SGT構造中，在減少閘極與基板間的寄生電容的情況下，雖然只要將位於與閘極電極正下方的基板之間的絕緣膜形成較厚即可，但是藉由該形成方法會發生閘極長度不均一，且引起動作不良。
依據第一實施型態的製造方法，則對於上述問題具有如下的特徵。
1.在閘極絕緣層及閘極電極形成前的半導體柱6之頂部及側壁，各別殘留具有耐氧化性的遮罩材料層7與21，且可以在俯視觀察下除此以外之N+層2表面露出的區域，藉由熱性或化學性的氧化方法來選擇性且控制性佳地形成絕緣膜100，而使形成於其上部的閘極電極之下端能夠均一地形成於所期望的位置。
2.在本實施型態中，雖然已針對將本發明應用於N型電晶體之例加以說明，但是可以藉由以P+層形成如圖1A所示的N+層2、圖1K以後所示的N+層29，來形成P型電晶體。
3.又，因能夠使用本發明來輕易地製作N型電晶體與P型電晶體雙方，故而Logic(邏輯)不用說亦能夠使用於所謂SRAM或Flash的記憶體。更且，在本實施型態中係在俯視觀察下形成了圓形狀的半導體柱6。本半導體柱的一部分或全部之俯視觀察下的形狀，係可以輕易地形成圓形、橢圓、朝向一方向長長地延伸的形狀等的形狀。然後，即便在遠離SRAM區域所形成的邏輯電路區域中，仍可以按照邏輯電路設計而在邏輯電路區域混合形成俯視觀察形狀不同的半導體柱。藉此，可以實現高性能、低消耗電力的微處理器(microprocessor)電路。
(第二實施型態)
以下，一邊參照圖2一邊以N型電晶體作為例子來說明本發明之第二實施型態的SGT之製造方法。其中(a)係顯示沿著第一實施型態中的圖1G之X-X’線的剖面構造圖，(c)係顯示有關(a)的本實施型態之主要部分的放大圖，(b)係顯示沿著第一實施型態中的圖1M之X-X’線的剖面構造圖，(d)係顯示有關(b)的本實施型態之主要部分的放大圖。
如圖2(d)所示，對於N+層2的上端位置g，HfO2層24的上端亦即閘極電極25的下端位置h，在以g的位置不成為比h還低的方式形成圖2(a)的絕緣膜層100時，如(c)所示地設定絕緣膜層100的膜厚f。
本實施型態係具有如下的特徵。
1.如圖2所示，藉由適當地設定絕緣層膜100的膜厚，閘極電極W層25與TiN層26與N+層2就會充分地重疊於垂直方向，且可以抑制特性不良或不均一。
2.此外，因可以形成比閘極絕緣層HfO2層24之膜厚還充分厚的絕緣層膜100，故而能減少基板與閘極電極間的寄生電容，且可以有助於使用了本構造的製品之高速化、低消耗電力化。
(第三實施型態)
以下，一邊參照圖3一邊以N型電晶體作為例子來說明本發明之第三實施型態的SGT之製造方法。其中(a)係顯示沿著第一實施型態中的圖1G之X-X’線的剖面構造圖，(c)係顯示有關(a)的本實施型態之主要部分的放大圖，(b)係顯示沿著經由第一實施型態中的圖1H而形成閘極絕緣體HfO2 層24後的狀態之X-X’線的剖面構造圖，(d)係顯示有關(b)的本實施型態之主要部分的放大圖。
用異向性蝕刻使遮罩材料層21殘留於圖3(a)的半導體柱6之側壁，其次在形成絕緣層100的步驟中，如(c)所示，殘留於半導體柱6的下部之側壁的遮罩材料層21之膜厚p，係與剛形成第一實施型態之圖1D的遮罩材料層21之後的膜厚大致相等。其次，雖然藉由等向性蝕刻來除去殘留的遮罩材料層21，但是該時會在半導體柱6的下部與絕緣層100之間產生凹口，且該凹口的寬度係與前述p相等。其次，雖然如圖3(b)所示地形成閘極絕緣層HfO2層24，但是為了如圖3(d)所示地以閘極絕緣層HfO2層24的膜厚q來填埋該凹口，較佳是將遮罩材料層21的膜厚p設定成比閘極氧化膜HfO2層24的膜厚q之二倍的膜厚還薄。
本實施型態係具有如下的特徵。
以閘極氧化膜HfO2層24來填埋局部地存在於半導體柱6的下部與絕緣膜層100間的凹口，藉此閘極電極W層25與TiN層26就會深入於該凹口，可以局部地抑制閘極電極與半導體柱間的寄生電容增加，且可以有助於使用了本構造的製品之高速化、低消耗電力化。
(第四實施型態)
以下，一邊參照圖4一邊以N型電晶體作為例子來說明本發明之第四實施型態的SGT之製造方法。圖4係顯示在完成第一實施型態中的圖1F之步驟之後實施了第四實施型態的狀態，其中(a)係顯示其俯視圖，(b)係顯示沿著(a)之X-X’線的剖面構造圖，(c)係顯示沿著(a)之Y-Y’線的剖面構造圖。
如圖4所示，用RIE法來蝕刻遮罩材料層21且使遮罩材料層21殘留於半導體柱之側壁，並且在俯視觀察下使半導體柱頂部的遮罩材料層7與基板表面露出，且整體將氧離子或與N+層2之雜質區域相同導電型的雜質或其雙方，用離子植入法植入於露出的前述基板表層而形成雜質區域層3。
以後的步驟係與第一實施型態的圖1G以後相同。
本實施型態係具有如下的特徵。
在熱性或化學性地形成氧化膜100之前，將氧或相同導電型的雜質植入所形成的基板表面，藉此氧化膜成長速度就會顯著地變大，且可以在低溫且短時間內形成氧化膜。更且，只要以臭氧(ozone)熱氧化方法進行氧化就能獲得更高的功效。藉此，能抑制因熱所致的雜質擴散，且可以抑制特性不均一或耐壓不良等。
(第五實施型態)
以下，一邊參照圖5一邊以N型電晶體作為例子來說明本發明之第五實施型態的SGT之製造方法。圖5係顯示在完成第一實施型態中的圖1G所示的步驟之後實施了第五實施型態的狀態，其中(a)係顯示其俯視圖，(b)係顯示沿著(a)之X-X’線的剖面構造圖，(c)係顯示沿著(a)之Y-Y’線的剖面構造圖。
如圖5所示，在基板表面熱性或化學性地形成氧化膜100之後，將與N+層2之雜質區域相同導電型的雜質整體用離子植入法，以能夠充分地植入於前述第一絕緣層下的區域的能量來植入，而形成雜質區域200。
以後的步驟係與第一實施例的圖1H以後相同。
本實施型態係具有如下的特徵。
在基板表面熱性或化學性地形成氧化膜100時，該氧化膜100正下方的N+層2之雜質濃度會變低，且電阻會變高。為了防止此問題，藉由在形成絕緣層100之後植入與N+雜質區域2相同導電型的雜質，來補償雜質濃度的降低，且抑制電阻的增加。此時，雖然在半導體柱6之頂部也有可能穿過遮罩材料層7而植入該雜質，但是在半導體柱6之頂部形成包含有施體雜質的N+層29時，會因半導體柱6之頂部係藉由凹蝕刻而被除去故沒有影響。
(第六、第七及第八實施型態)
以下，一邊參照圖6A、圖6B一邊以N型電晶體作為例子來說明本發明之第六、第七及第八實施型態的SGT之製造方法。圖6A、圖6B之(a)係顯示俯視圖，(b)係顯示沿著(a)之X-X’線的剖面構造圖，(c)係顯示沿著(a)之Y-Y’線的剖面構造圖。
如圖6A所示，在第一實施型態中的圖1F之步驟後，在已露出的基板表面選擇性地用磊晶成長來形成半導體層40(為申請專利範圍的「半導體層」之一例)。
其次，如圖6B所示，整體熱性或化學性地氧化半導體層400，且形成絕緣層100。該時，可以藉由在半導體層400使用氧化膜成長速度比N+雜質區域2更大的材料在低溫且短時間內形成氧化膜。
更且，只要前述半導體層400為摻雜有與N+雜質區域2相同導電型的雜質的半導體層，氧化膜成長速度就會更進一步變大，且可以在低溫且短時間內形成氧化膜。
以後的步驟係與第一實施型態的圖1I以後相同。
本實施型態係具有如下的特徵。
1.如圖6B所示，因氧化選擇性地磊晶成長後的半導體層，故成為閘極電極之下端位置的絕緣膜100之上端係可以設定在比N+雜質區域2之上端還充分高的位置，而使成為屬於使電晶體之特性顯著地降低的原因之一的偏置(offset)構造的危險性會變得非常小。
2.因在形成絕緣膜100時，藉由加大半導體層400的氧化速率，N+雜質區域2就可以幾乎不被氧化，故而N+雜質區域2的雜質濃度不受影響，不會引起電晶體特性的不均一或驅動能量降低，而可以有助於使用了本構造的製品之高速化、低消耗電力化。
(第九實施型態)
以下，一邊參照圖7一邊以N型電晶體作為例子來說明本發明之第九實施型態的SGT之製造方法。圖7之(a)係顯示俯視圖，(b)係顯示沿著(a)之X-X’線的剖面構造圖，(c)係顯示沿著(a)之Y-Y’線的剖面構造圖。
在第七實施型態之圖6A的步驟中，選擇性地磊晶成長半導體層400之後，如圖7所示，整體將氧離子或與N+層2之雜質區域相同導電型的雜質或其雙方，用離子植入法以能停留於半導體層400膜中的能量來植入。
以後的步驟係經由圖6B而與第一實施例的圖1H以後相同。
本實施型態係具有如下的特徵。
1.將氧離子及與N+層2之雜質區域相同導電型的雜質之至少一方離子植入於半導體層400，藉此可以在低溫且短時間內氧化半導體層400。更且，只要以臭氧熱氧化方法來氧化就能獲得更高的功效。藉此，能抑制藉由熱所致的雜質擴散，且可以抑制特性不均一或耐壓不良等。
2.因將氧離子及與N+層2之雜質區域相同導電型的雜質之至少一方離子植入於半導體層400，藉此可以使半導體層400的氧化膜成長速度比N+雜質區域2更大，而可以抑制N+雜質區域2之氧化，故而N+雜質區域2的雜質濃度不受影響，不會引起電晶體特性的不均一或驅動能量降低，而可以有助於使用了本構造的製品之高速化、低消耗電力化。
(第10實施型態)
以下，一邊參照圖8一邊以N型電晶體作為例子來說明本發明之第10實施型態的SGT之製造方法。圖8(a)係顯示俯視圖，(b)係顯示沿著(a)之X-X’線的剖面構造圖，(c)係顯示沿著(a)之Y-Y’線的剖面構造圖。
在第七實施型態之圖6B的步驟中，在熱性地氧化選擇性地磊晶成長後的半導體層400時，如圖8所示地以將半導體層400全部改變成絕緣膜100的條件進行氧化，結果，以該絕緣膜100的膜厚成為所期望的膜厚之方式所設定半導體層400的膜厚。
以後的步驟係與第一實施型態的圖1H以後相同。
本實施型態係具有如下的特徵。
可以藉由利用半導體層400與N+雜質區域2的氧化膜成長速度不同來僅氧化半導體層400且形成絕緣膜100，結果可以控制性佳地形成絕緣膜100的膜厚。藉此，可以更進一步抑制電晶體特性的不均一。
再者，在本發明的實施型態中，雖然已在一個半導體柱形成一個SGT，但是即便在形成二個以上的電路形成中仍可以應用本發明。在形成二個以上的電路形成中，本發明所述的SGT為位於半導體柱之最下部的SGT。
又，在第一實施型態中，雖然以Si來形成半導體柱，但是亦可為由其他的半導體材料所構成的半導體柱。此即便在本發明的其他實施型態中亦相同。
又，第一實施型態中的半導體柱下部之N+層2與半導體柱頂部之N+層29，亦可由包含有受體雜質的P+層Si或其他的半導體材料層所形成。此即便在本發明的其他實施型態中亦相同。
又，在第一實施型態中，雖然N+層29係使用選擇性磊晶成長法所形成，但是亦可包含以CDE(Chemical Dry Etching；化學乾式蝕刻)與通常的磊晶成長而在半導體柱6之頂部上形成N+層29的方法，亦可藉由其他的方法來形成N+層2。此即便在本發明的其他實施型態中亦相同。
又，第一實施型態中的半導體柱6之頂部的遮罩材料層7及外周部的遮罩材料層21，只要是符合本發明之目的的材料，亦可使用包含由單層或複數層所構成的有機材料或無機材料之其他的材料層。此即便在本發明的其他實施型態中亦相同。
又，雖然在第一實施型態中，使用了SiN層7、矽鍺(SiGe)層8、SiO2層9來作為遮罩材料層及遮罩半導體層，但是只要是符合本發明之目的的材料，亦可使用包含由單層或複數層所構成的有機材料或無機材料之其他的材料層。此即便在本發明的其他實施型態中亦相同。
又，第一實施型態中的各種配線金屬層X1、X2、X3之材料，係不僅為金屬，亦可為合金、包含有多數受體或施體雜質的半導體層等的導電材料層，而且亦可使其等組合單層或複數層所構成。此即便在本發明的其他實施型態中亦相同。
又，在第一實施型態中係如圖1I所示地使用TiN層26作為閘極金屬層。該TiN層26，只要是符合本發明之目的的材料，就可以使用由單層或複數層所構成的材料層。TiN層26係可以由至少具有所期望之工作函數的單層或複數層之金屬層等的導體層所形成。雖然在本實施型態中係在該外側使用W層且發揮金屬配線層的功能，但是亦可使用W層以外的單層或複數層的金屬層。又，雖然使用了HfO2層24作為閘極絕緣層，但是亦可使用各別由單層或複數層所構成之其他的材料層。此即便在本發明的其他實施型態中亦相同。
在第一實施型態中，半導體柱6之俯視觀察下的形狀為圓形狀。然後，半導體柱6之一部分或全部的俯視觀察下的形狀係可以輕易形成圓形、橢圓形、朝向一方向長長地延伸之形狀等的形狀。此等即便在本發明的其他實施型態中亦相同。
又，在第一實施型態中，連接於半導體柱6之底部而形成了N+層2。亦可在N+層2上面形成金屬、矽化物(silicide)等的合金層。此在形成P+層以取代N+層的情況亦相同。
又，雖然在第一實施型態中係在P層基板1上形成SGT，但是亦可使用SOI(Silicon On Insulator；矽絕緣體)基板來取代P層基板1。或是，只要是發揮作為基板的功能則亦可使用其他的材料基板。此即便在本發明的其他實施型態中亦相同。
又，雖然在第一實施型態中係針對在半導體柱6之上下使用具有相同極性之導電性的N+層2與N+層29以構成源極、汲極的SGT加以說明，但是即便對於具有極性不同之源極、汲極的隧道(tunnel)型SGT而言，仍可以應用本發明。此即便在本發明的其他實施型態中亦相同。
又，在第一實施型態中係在形成閘極HfO2層24、閘極TiN層26之後形成N+層29。相對於此，亦可在形成N+層29之後形成閘極HfO2層24、閘極TiN層26。此即便在本發明的其他實施型態中亦相同。
又，在直立式NAND型快閃記憶體(flash memory)電路中係將半導體柱作為通道，並在垂直方向形成有複數層之由包圍該半導體柱的隧道氧化層、電荷蓄積層、層間絕緣層、控制導體層所構成的記憶體單元。在此等記憶體單元之兩端的半導體柱係有對應於源極的源極線雜質層與對應於汲極的位元線雜質層。又，相對於一個記憶體單元，若其兩側的記憶單元之一方為源極，則另一方進行作為汲極的功能。如此，直立式NAND型快閃記憶體電路為SGT電路之一。從而，本發明亦可以應用於包含有NAND型快閃記憶體電路之混合電路。
同樣地，即便是在磁性記憶體電路或強介電質記憶體電路中，仍可以應用於在記憶體單元區域內外所使用的反相器或邏輯電路。
本發明係不脫離本發明之廣義的精神與範圍而能夠進行各種的實施型態及變化。又，上述的實施型態係用以說明本發明的一實施例，而非限定本發明的範圍。上述實施例及變化例係可以任意地組合。更且，即便按照需要而除去上述實施型態的構成要件之一部分仍落在本發明的技術思想之範圍內。
[產業上之可利用性]
依據本發明的柱狀半導體裝置之製造方法，則能抑制特性不均一或動作不良，且有助於使用了SGT的電路及製品之品質提升。
1:P層基板
2:N+層及半導體柱6下部的N+層
6:i層
7,21:SiN遮罩材料層
23,100:SiO2層

Claims (10)

  1. 一種柱狀半導體裝置之製造方法，該柱狀半導體裝置具有環繞式閘極電晶體(SGT)，該SGT係在基板上部具有半導體柱、包圍前述半導體柱的閘極絕緣層、包圍前述閘極絕緣層的閘極導體層、連接於前述半導體柱之下部的第一雜質區域以及連接於前述半導體柱之頂部的第二雜質區域，且將前述第一雜質區域與前述第二雜質區域之間的前述半導體柱作為通道，前述製造方法係具有：
    在前述基板之表面上形成包含施體或受體雜質的前述第一雜質區域的步驟；
    在前述第一雜質區域上形成前述半導體柱的步驟；
    覆蓋全面並被覆第一遮罩材料層的步驟；
    將前述第一遮罩材料層藉由異向性蝕刻，使前述第一遮罩材料層殘留於前述半導體柱之側壁，並且露出前述第一雜質區域表面的步驟；
    整體熱性或化學性地施予氧化，在已露出的前述第一雜質區域之表面形成與元件間絕緣區域不同的第一絕緣層的步驟，該第一絕緣層係劃定前述閘極導體層的下端位置；
    將殘留於前述半導體柱之側壁的前述第一遮罩材料層藉由等向性蝕刻予以除去的步驟；
    形成包圍前述半導體柱的前述閘極絕緣層與更進一步包圍該前述閘極絕緣層的前述閘極導體層的步驟；以及
    在前述半導體柱之頂部形成前述第二雜質區域的步驟。
  2. 如請求項1所述之柱狀半導體裝置的製造方法，其中，前述第一絕緣層的膜厚係比前述閘極絕緣層的膜厚還厚，且前述第一絕緣層的膜厚係以前述閘極導體層之下端的位置與前述半導體柱內之前述第一雜質區域的上端位置為相同的位置、或位於較低的位置之方式所設定。
  3. 如請求項1所述之柱狀半導體裝置的製造方法，其中，前述第一遮罩材料層的膜厚係比前述閘極絕緣層的膜厚之二倍的膜厚還小。
  4. 如請求項1所述之柱狀半導體裝置的製造方法，其更包含：在異向性蝕刻前述第一遮罩材料層之後，整體將氧離子及與前述第一雜質區域相同導電型的雜質之至少一方，用離子植入法植入於露出的前述第一雜質區域表面的步驟。
  5. 如請求項1所述之柱狀半導體裝置的製造方法，其中，在形成前述第一絕緣層之後，整體將與第一雜質區域相同導電型的雜質，用離子植入法以能夠充分地植入於前述第一絕緣層下之區域的能量來進行植入。
  6. 如請求項1所述之柱狀半導體裝置的製造方法，其更包含：在異向性蝕刻前述第一遮罩材料層之後，在露出的前述基板表面選擇性地用磊晶成長法來形成半導體層的步驟；
    形成前述第一絕緣層的步驟係整體熱性或化學性地氧化前述半導體層，藉此在露出的前述基板表面形成前述第一絕緣層。
  7. 如請求項6所述之柱狀半導體裝置的製造方法，其中，前述半導體層之熱性或化學性的氧化之氧化膜成長速度，係比前述第一雜質區域之熱性或化學性的氧化之氧化膜成長速度還大。
  8. 如請求項6所述之柱狀半導體裝置的製造方法，其中，前述半導體層係在磊晶成長時摻雜有與前述第一雜質區域相同導電型的雜質。
  9. 如請求項6所述之柱狀半導體裝置的製造方法，其中，在形成前述半導體層之後，整體將氧離子及與前述第一雜質區域相同導電型的雜質之至少一方，用離子植入法植入於前述半導體層。
  10. 如請求項6所述之柱狀半導體裝置的製造方法，其中，前述半導體層的膜厚係設定成能夠在形成前述半導體層之後，藉由熱性或化學性地施予如將該半導體層之全部改變成氧化膜的氧化，而形成所期望之膜厚的前述第一絕緣層。
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