TWI503991B

TWI503991B - ｐ型場效電晶體結構與其形成方法

Info

Publication number: TWI503991B
Application number: TW102137076A
Authority: TW
Inventors: 莊學理; 陳柏年; 吳偉成; 楊寶如
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2012-10-15
Filing date: 2013-10-15
Publication date: 2015-10-11
Also published as: US20140103429A1; KR101558038B1; US8846510B2; TW201415641A; KR20140048031A

Description

p型場效電晶體結構與其形成方法

本發明係關於半導體元件，更特別關於鍺通道區的形成方法。

積體電路元件隨著進階技術不斷進步，其結構尺寸縮小至32nm、28nm、與20nm。為了改善元件效能，進階技術中的場效電晶體(FET)包含三維電晶體如鰭狀FET(FinFET)結構。在FinFET中，閘極堆疊包含金屬作為金屬閘極，與高介電常數材料作為閘極介電層。然而現有的方法與結構仍有多種與元件效能與可信度相關的問題與缺點。舉例來說，次40nm技術中採用金屬閘極與高介電閘極介電層的FET，其遷移率與擴充性將受限於電荷散射。在另一例中，三維的FinFET結構過於複雜和昂貴。其他例子中，缺點還包括不良的短通道效應，以及掺質波動造成的不匹配與變異。

綜上所述目前亟需用於FET元件的新方法與新結構，以解決上述問題、增加元件效能、與降低製作成本。

本發明一實施例提供一種p型場效電晶體結構的形成方法，包括：形成遮罩層於半導體基板上，遮罩層包含開口以露出半導體基板的半導體區；經由遮罩層的開口對半導體基板進行n型掺質的離子佈植，以形成n型井於半導體區中；以及經由遮罩層的開口對半導體基板進行鍺通道佈植，以形成鍺通道佈植區於n型井中。

本發明一實施例提供一種p型場效電晶體結構的形成方法，包括：形成多個淺溝槽隔離結構於半導體基板中以定義半導體區，其中半導體區與其他半導體區之間隔有淺溝槽隔離結構；形成遮罩層於半導體基板上，並圖案化遮罩層使其具有開口以露出半導體區；經由遮罩層的開口，對半導體基板進行n型掺質的第一離子佈植，以形成n型井於半導體區中；以及經由遮罩層的開口，對半導體基板進行鍺的第二離子佈植，以形成鍺通道佈植區於n型井中。

本發明一實施例提供一種p型場效電晶體結構，包括：n型掺質的n型井，形成於半導體基板中；通道區，形成於n型井中；閘極堆疊，形成於通道區上；源極與汲極結構，形成於n型井中，且通道區夾置於源極與汲極結構之間；以及其中通道區含有鍺，且鍺的原子濃度小於約3%。

100‧‧‧半導體結構

110‧‧‧半導體基板

112‧‧‧STI結構

114a、114b‧‧‧半導體區

118‧‧‧遮罩層

120‧‧‧開口

122‧‧‧n型井

124‧‧‧通道佈植區

130‧‧‧閘極堆疊

132‧‧‧閘極介電結構

134‧‧‧閘極

136‧‧‧閘極間隔物

138‧‧‧LDD結構

140‧‧‧重掺雜的S/D結構

142‧‧‧通道區

150‧‧‧方法

152、154、156、158、160‧‧‧步驟

第1至4圖係一或多個實施例中，半導體結構的製程剖視圖；以及第5圖係本發明一實施例中，製作第4圖之半導體結構的方法流程圖。

可以理解的是，本發明提供多個不同實施例或實例，以實施多種實施例中的不同特徵。下述構件與組合的特定實例係用以簡化本發明，僅用以舉例而非侷限本發明。另一方面，本發明之多個實例可重複採用相同標號以求簡潔，但具有相同標號的元件並不必然具有相同的對應關係。另一方面，形成第一結構於第二構上的敘述，包括第一與第二結構直接接觸或隔有額外結構的情況。

第1至4圖係一或多個實施例中，半導體結構100的製程剖視圖。在一實施例中，半導體結構100包含一或多個場效電晶體(FET)。

如第1圖所示，半導體結構100包含半導體基板110。半導體基板110可為矽。在另一實施例中，基板可為鍺、矽鍺合金、或其他合適的半導體材料。在另一實施例中，半導體基板110包含用於隔離的埋置介電材料層，其形成方法可為合適技術如埋置氧分離(SIMOX)。在某些實施例中，半導體基板110可為絕緣層上半導體如絕緣層上矽(SOI)。

多種STI(淺溝槽隔離)結構112係形成於半導體基板110中，以定義多種半導體區(或主動區)114a與114b。半導體區114a與114b之間以STI結構114分開與隔離。在一實施例中，半導體基板110的上表面與STI結構112的上表面共平面，即形成共同上表面。在一實施例中，STI結構112的形成方法包含形成具有開口的硬遮罩，且開口定義STI結構的區域；經由硬遮罩的開口蝕刻半導體基板110以形成溝槽；沉積介電材料以填入溝槽中；以及進行化學機械研磨(CMP)製程。在一實施例中，STI結構112的深度介於約30nm至約250nm之間。

在一實施例中，STI結構112的形成方法更包括在CMP製程後移除硬遮罩。在另一實施例中，硬遮罩包含熱氧化法形成的氧化矽層，以及化學氣相沉積(CVD)形成的氮化矽層於氧化矽層上。

在另一實施例中，沉積介電材料的方法更包括熱氧化溝槽後再將介電材料填入溝槽中，比如CVD形成的氧化矽。在一實施例中，將介電材料填入溝槽中的CVD製程包括高密度電漿CVD(HDPCVD)。

在一實施例中，半導體區114a係用以形成p型FET(pFET)，而半導體區114b係用以形成n型FET(nFET)。

如第1圖所示，遮罩層118係形成於半導體結構100上，其經圖案化後具有一或多個開口120，用以形成一或多個n型井於某些半導體區(比如半導體區114a)中。遮罩層118可阻擋離子佈植，因此離子佈植只對應遮罩層118之開口120露出的半導體區。

在一實施例中，遮罩層118為硬遮罩且頋為介電材料如氮化矽、氧化矽、氮氧化矽、或上述之組合。在一實施例中，硬遮罩包含形成於半導體基板110上的熱氧化矽膜，以形形成於熱氧化矽膜上的氮化矽膜。在另一實施例中，熱氧化矽膜的形成方法為熱氧化製程，而氮化矽膜的形成方法為CVD製程。圖案化硬遮罩以形成開口120的方法可為微影製程與蝕刻製程。在此實施例中，形成圖案化之光阻層於硬遮罩層上的方法係微影製程，其包含塗佈光阻、軟烘烤、曝光、曝光後烘烤(PEB)、顯影、與硬烘烤。接著經由圖案化光阻層之開口蝕刻硬遮罩，以形成圖案化硬遮罩。接著移除圖案化光阻層的方法可為適當製程，比如濕式剝除或電漿灰化。在一實施例中，蝕刻製程包括乾式(或電漿)蝕刻，可移除圖案化光阻層之開口對應的硬遮罩。在另一實施例中，蝕刻製程包括以電漿蝕刻移除對應圖案化光阻層之開口的氮化矽膜，再以氫氟酸溶液的濕式蝕刻移除對應圖案化光阻層之開口的氧化矽膜。

在另一實施例中，遮罩層118包含光阻材料，而圖案化之光阻層可直接作為佈植遮罩。光阻材料為光敏性且可阻擋離子佈植，甚至可作為阻擋蝕刻的蝕刻遮罩。在這種情況下，遮罩層118為圖案化之光阻層。形成圖案化光阻層的方法，與前述用以圖案化硬遮罩的光阻層其形成方法類似。

在此實施例中的微影製程採用光罩。光罩圖案具有多種結構以定義用於n型井的多種區域。光罩與對應的微影製程可採用合適技術。在一實施例中，光罩為二元光罩，其包含透明基板(如石英)與透明基板上的不透明層(如鉻)。不透明層可圖案化以定義用於n型井的區域。在其他實施例中，光罩可為相偏移光罩(PSM)或其他合適光罩。

在另一實施例中，微影製程可採用其他合適技術如電子束，以形成圖案化光阻層。在這種情況下，光阻材料為電子敏感材料。依據資料庫定義的圖案，可用電子束直寫光阻層並省略光罩。其他取代微影製程的方法包括離子微影製程或分子轉印。

如第2圖所示，形成n型井122於一或多個半導體區114a中。n型井122包含n型掺質(如磷)分佈於即將形成pFET的主動區中。藉由合適的掺雜製程如一或多道離子佈植，可經由遮罩層118的開口120將n型掺質佈植入n型井122中。由於遮罩層118可阻擋離子佈植，因此離子僅佈植入對應遮罩層118之開口的半導體區中。在此實施例中，n型井122僅形成於半導體區114a中。在一實施例中，n型井122之對應的掺雜濃度介於約10¹⁶ /cm³ 至10¹⁸ /cm³ 之間。在另一實施例中，n型井122之厚度介於約0.5微米至2微米之間。

如第2圖所示，進行鍺通道佈植製程，即經由同樣的遮罩層118將鍺佈植入基板110中，以形成一或多個通道佈植區124於半導體基板110中。由於鍺通道佈植製程採用的遮罩層118，與用以形成n型井122的遮罩層118相同，通道佈植區124與n型井122將形成於相同的半導體區中。換言之，鍺的通道佈植區124係形成於n型井122中。

鍺的通道佈植區124其形成方法可為一或多道離子佈植。經由遮罩層118的開口120，可將鍺佈植入半導體基板110中。在擴散與後續回火導致的擴散步驟後，鍺掺質將分佈於對應的n型井122中，並由上表面向下延伸一段深度(鍺深度)。在一實施例中，鍺的通道佈植區124自半導體基板110延伸至n型井122的鍺深度，介於約6nm至約12nm之間。特別的是與半導體基板110之上表面垂直的方向中，Ge的掺雜形狀不一致。在垂直方向中，鍺的最大掺雜濃度對應約一半的鍺深度。鍺掺雜濃度，由最高掺雜濃度的位置往半導體基板的上表面與鍺的最深處降低。在一實施例中，鍺掺雜的平均濃度介於約4×10²⁰ /cm³ 至約1.5×10²² /cm³ 之間。特別的是，鍺的通道佈植區 124中的鍺原子濃度小於約3%。

將掺質鍺佈植入鍺的通道佈植區124之方法為離子佈植。在一實施例中，鍺佈植製程的鍺佈植劑量介於約5×10¹⁴ /cm² 至約10¹⁶ /cm² 之間。在另一實施例中，鍺的通道佈植區124之形成方法為離子佈植，其電漿能量介於約2keV至約15keV之間。

鍺的通道佈植區124係設計為改變pFET其通道區的組成，以調整其功函數並增加元件效能，比如降低pFET的臨界電壓。鍺掺雜濃度的設計考量在於使通道區具有合適功函數。當鍺的形成方法為離子佈植而非磊晶製程時，可降低其製作成本。特別的是，遮罩層118除了可作為形成n型井122的佈植遮罩外，也可作為鍺的通道佈植中的佈植遮罩，而不需額外微影製程或其他製程步驟。相關製程不但簡單，還可縮短製造週期。

如第3圖所示，在形成n型井122與鍺的通道佈植區124後，可採用適當製程如濕蝕刻移除遮罩層118。

在形成用於半導體區114a中的pFET後，可進行其他步驟並搭配第4圖說明如下。為簡化說明，只圖示半導體區114a的部份。

閘極堆疊130係形成於半導體區114a上。閘極堆疊130包含閘極介電結構132於半導體基板110上，以及閘極134於閘極介電結構132上。半導體結構100可進一步包含閘極間隔物136於閘極堆疊130的兩側上。

閘極介電結構132包含閘極介電材料，比如氧化矽或合適的高介電常數之介電材料。在此實施例中，閘極介電結構132包含多層的介電材料層。舉例來說，閘極介電結構132包含界面介電層如氧化矽，與界面介電層上的高介電常數材料層。閘極134可為導電材料層，比如掺雜多晶矽、金屬、合金、及/或金屬矽化物。在一實施例中，閘極134包含多個導電材料層。舉例來說，閘極包括具有適當功函數的第一導電層於閘極介電結構132上，以及第二導電層於第一導電層上。在一實施例中，第一導電層包含氮化鉭或氮化鈦。在另一實施例中，第二導電層包括鋁、鎢、銅、掺雜多晶矽、或上述之組合。閘極間隔物136的形成方法可為沉積與非等向蝕刻(如乾蝕刻)。閘極間隔物136可為介電材料如氧化矽、碳化矽、氮化矽、或氮氧化矽。

在多種實施例中，閘極堆疊130的形成方法為閘極優先製程或閘極後製製程。在閘極優先製程中，先沉積閘極介電層於半導體基板110上，再沉積閘極層於閘極介電層上。接著進行微影製程與蝕刻製程圖案化閘極介電層與閘極層以形成閘極堆疊。在閘極後製製程中，先沉積並圖案化虛置的閘極，再沉積與拋光(如CMP)層間介電(ILD)材料於虛置閘極堆疊上。接著移除虛置閘極，再以適當製程如沉積與CMP形成閘極堆疊130。在閘極後製製程中，可在移除虛置閘極時移除所有的虛置閘極堆疊如對應的閘極介電層與虛置閘極，或者移除部份的虛置閘極堆疊(比如只移除虛置閘極)。

如第4圖所示，源極與汲極係形成於n型井中，其形成方法可為一或多道p型掺質如硼的離子佈植。在此實施例中，源極與汲極包含LDD(輕掺雜汲極)結構138與重掺雜的S/D(源極/汲極)結構140。在一實施例中，LDD結構138之形成方法為離子佈植。閘極間隔物136係形成於閘極堆疊的側壁上。上述閘極堆疊可為閘極優先製程中的閘極堆疊130，或閘極後製製程中的虛置閘極堆疊。接著以另一離子佈植形成重掺雜S/D結構140。藉由閘極間隔物136，可區隔LDD結構138與重掺雜的S/D結構140的區域。接著可進行熱回火製程以活化掺質。通道區142係定義於源極與汲極之間的鍺通道佈植區124中。特別的是，通道區142夾設於LDD結構138之間。通道區142掺雜有鍺，因此又稱作掺雜鍺的通道區。

至此形成於半導體區114a中的pFET包含n型井122、通道區142、源極與汲極、與閘極堆疊130。本發明的不同實施例具有多種優點。在一實施例中，鍺通道佈植製程可調整通道區142的功函數以改良元件效能。在另一實施例中，鍺通道佈植可減少甚至消除短通道效應。在又一實施例中，鍺通道佈植可減少掺質波動，並降低電晶體之間的元件效能變異。負偏壓溫度不穩定(NBTI)會導致pFET中的可信度問題，而其他實施例可實質上降低NBTI。在另一實施例中，鍺通道佈植可降低電荷散射的現象，亦隨之增加pFET中的載子移動率。在又一實施例中，鍺通道佈植可改良汲極有效電流I_deff 與源極關閉電流I_soff 。此外，上述pFET與對應的形成方法可增加pFET結構的擴展性，並將平面FET結構延伸至進階技術節點，比如具有高介電常數之介電層與金屬閘極的次40nm之FET技術。

其他結構的形成方法可為對應操作。在一實施例中，層間介電(ILD)材料之形成方法可為沉積技術如化學氣相沉積(CVD)，與拋光如平坦化上表面的CMP。在另一實施例中，可形成內連線結構，其包含多種導電結構如金屬線路、接點結構、與通孔結構，可耦接多種元件以形成功能電路。

第5圖係本發明一或多個實施例中，形成pFET的方法150之流程圖。方法150之步驟152提供半導體基板110如矽晶圓。

方法150之步驟154形成多個STI結構以定義多種半導體區，且半導體區之間隔有STI結構。在一實施例中，STI結構的形成方法依序為：形成圖案化遮罩層於半導體基板上，經由圖案化遮罩的開口蝕刻半導體基板以形成溝槽，沉積介電材料以填入溝槽中，以及以CMP平坦化上述結構的上表面。

方法150之步驟156形成圖案化之遮罩層，其具有一或多個開口以露出其下方的半導體基板。遮罩層係作為後續離子佈植製程所用的離子佈植遮罩。在一實施例中，遮罩層為介電材料的硬遮罩，其形成方法包括沉積、微影製程、與蝕刻。舉例來說，可沉積介電材料層(氧化矽、氮化矽、氮氧化矽、或上述之組合)、形成圖案化之光阻層於介電材料層上、再蝕刻光阻層之開口露出的介電材料層。圖案化之光阻層的形成方法可為微影製程，包括塗佈、曝光、與顯影。在另一實施例中，遮罩層可為圖案化之光阻層。

方法150之步驟158以遮罩層作為離子佈植遮罩，對半導體基板進行第一離子佈植以形成n型井。第一離子佈植採用n型掺質如磷。

方法150之步驟160以相同的遮罩層作為離子佈植遮罩，對半導體基板進行第二離子佈植(或鍺通道佈植製程)以形成鍺通道佈植區於n型井中。第二離子佈植採用鍺掺質。鍺通道佈植製程將鍺佈植入n型井中，以形成鍺通道佈植區於n型井中。特別的是鍺通道佈植製程與形成n型井採用的遮罩層相同。

在一實施例中，鍺通道佈植區自半導體基板的上表面延伸至n型井的鍺深度，介於約6nm至約12nm之間。特別的是與半導體基板之上表面垂直的方向中，Ge的掺雜形狀不一致。在垂直方向中，鍺的最大掺雜濃度對應約一半的鍺深度。鍺掺雜濃度，由最高掺雜濃度的位置往半導體基板的上表面與鍺的最深處降低。

在一實施例中，鍺掺雜的平均濃度介於約4×10²⁰ /cm³ 至約1.5×10²² /cm³ 之間。特別的是，鍺通道佈植區中的鍺原子濃度小於約3%。

在另一實施例中，鍺佈植製程中的鍺佈植劑量介於約5×10¹⁴ /cm² 至約10¹⁶ /cm² 之間。在又一實施例中，形成鍺通道佈植區的離子佈植其電漿能量介於約2keV至約15keV之間。

在一實施例中，方法150在第一離子佈植與第二離子佈植後移除遮罩層。在另一實施例中，方法150形成閘極堆疊於n型井上。閘極堆疊包括閘極介電層與閘極層。在多種實施例中，閘極堆疊的形成方法如閘極優先或閘極後製等製程，可沉積高介電常數之介電材料與金屬電極。在另一實施例中，方法150形成p型掺質的源極與汲極於n型井中。在一實施例中，源極與汲極中的輕掺雜汲極(LDD)結構與重掺雜源極/汲極(S/D)結構，其形成方法可為多種離子佈植製程。至此形成的pFET包含n型井、源極/汲極、與閘極堆疊。特點在於pFET其通道區掺雜有鍺。

在上述方法之前、之中、或之後可進行其他製程步驟。在一實施例中，可形成層間介電(ILD)層於半導體基板上。ILD層可為氧化矽、低介電常數之介電材料、其他合適的介電材料、或上述之組合。ILD層可由合適技術如CVD形成。舉例來說，高密度電漿CVD可用以形成ILD層。

在另一實施例中，上述方法更包含形成多種內連線結構，以耦接多種元件(包含pFET)以形成功能電路。內連線結構包含垂直內連線如接點與通孔，以及水平內連線如金屬線路。多種內連線結構採用的多種導電材料包括銅、鎢、與矽化物。在一實施例中，可採用鑲嵌製程形成銅為主的多層內連線結構。在另一實施例中，可採用鎢形成鎢插塞於接觸孔中。在另一實施例中，可採用矽化物形成多種接點於源極與汲極區上，以降低接觸電阻。

本發明可用於多種應用如邏輯電路、動態隨機存取記憶體(DRAM)單元、靜態隨機存取記憶體(SRAM)單元、快閃記憶體、或影像感測器。舉例來說，反向環振盪器可整合由方法150形成的pFET結構。

本發明提供p型場效電晶體結構的形成方法，包括：形成遮罩層於半導體基板上，遮罩層包含開口以露出半導體基板的半導體區；經由遮罩層的開口對半導體基板進行n型掺質的離子佈植，以形成n型井於半導體區中；以及經由遮罩層的開口對半導體基板進行鍺通道佈植，以形成鍺通道佈植區於n型井中。

在一實施例中，上述方法更包括形成多個淺溝槽隔離結構於半導體基板中以定義半導體區，其中半導體區與其他半導體區之間隔有淺溝槽隔離結構。

在另一實施例中，上述方法更包括在形成n型井與進行鍺通道佈植後，移除遮罩層。

在又一實施例中，上述方法更包括形成閘極堆疊於半導體基板上，且閘極堆疊位於半導體區中；以及形成p型掺質的源極與汲極結構於n型井中，且閘極堆疊夾設於源極與汲極結構之間。閘極堆疊包括高介電常數之閘極介電層與金屬閘極。閘極堆疊的形成方法可為閘極優先製程或閘極後製製程。

在又一實施例中，遮罩層包括介電材料，其擇自氧化矽、氮化矽、氮氧化矽、或上述之組合。在又一實施例中，遮罩層包括光阻材料。

在又一實施例中，形成遮罩層之步驟包括：沉積遮罩材料膜於半導體基板上；以及以微影製程圖案化遮罩材料膜，以形成具有開口的遮罩層。

在又一實施例的鍺通道佈植中，佈植鍺掺質的電漿能量介於約2keV至約15keV之間。

在又一實施例的鍺通道佈植中，鍺掺質的掺雜劑量介於約5×10¹⁴ /cm² 至約10¹⁶ /cm² 之間。

本發明亦提供另一實施例，其形成pFET結構的方法包括：形成多個淺溝槽隔離結構於半導體基板中以定義半導體區，其中半導體區與其他半導體區之間隔有淺溝槽隔離結構；形成遮罩層於半導體基板上，並圖案化遮罩層使其具有開口以露出半導體區；經由遮罩層的開口，對半導體基板進行n型掺質的第一離子佈植，以形成n型井於半導體區中；以及經由遮罩層的開口，對半導體基板進行鍺的第二離子佈植，以形成鍺通道佈植區於n型井中。

在一實施例中，上述方法包括：形成閘極堆疊於半導體基板上，且閘極堆疊位於半導體區中；以及形成p型掺質的源極與汲極結構於n型井中，且閘極堆疊夾置於源極與汲極結構之間。閘極堆疊包括高介電常數之閘極介電層與金屬閘極。

在另一實施例中，形成遮罩層之步驟包括：沉積遮罩材料於半導體基板上；以及以微影製程圖案化遮罩材料，以形成具有開口的遮罩層。遮罩材料可為介電材料或光阻材料。

在另一實施例之鍺通道佈植中，佈植鍺掺質的電漿能量介於約2keV至約15keV之間，而鍺掺質的掺雜劑量介於約5×10¹⁴ /cm² 至約10¹⁶ /cm² 之間。

本發明亦包括一實施例如p型場效電晶體結構，包括：n型掺質的n型井，形成於半導體基板中；通道區，形成於n型井中；閘極堆疊，形成於通道區上；源極與汲極結構，形成於n型井中，且通道區夾置於源極與汲極結構之間；以及其中通道區含有鍺，且鍺的原子濃度小於約3%。

在一實施例中，通道區在垂直於半導體基板的方向具有不一致的鍺掺雜濃度，其中最大的鍺掺雜濃度與半導體基板的上表面相隔一段距離；以及平均的鍺掺雜濃度介於約4×10²⁰ /cm³ 至約1.5×10²² /cm³ 之間。

在另一實施例中，閘極堆疊包括高介電常數之介電材料層，與位於高介電常數之介電材料層上的金屬層。

雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。