TWI809365B - 半導體裝置及其製造方法 - Google Patents

Abstract

本發明提供一種半導體裝置的製造方法，包括接合第二裝置晶圓至第一裝置晶圓，以使包括融熔接合介面的第一接合介面形成於所述第一裝置晶圓及所述第二裝置晶圓之間，其中所述第一裝置晶圓與所述第二裝置晶圓為相同類型的裝置晶圓。本發明也提供一種半導體裝置。

Description

半導體裝置及其製造方法

本發明是有關於一種裝置及其製造方法，且特別是有關於一種半導體裝置及其製造方法。

一般來說，堆疊技術不僅提供了高性能，也提供在安裝密度及安裝區域的使用效率上的優點。由於這些優點，堆疊技術的研究及開發持續進行，以獲得更高的密度並降低成本。

本發明提供一種半導體裝置及其製造方法，其可以在簡化製程降低成本的同時具有良好的電特性及可靠度。

本發明提供一種半導體裝置的製造方法，包括接合第二裝置晶圓至第一裝置晶圓，以使包括融熔接合介面的第一接合介面形成於所述第一裝置晶圓及所述第二裝置晶圓之間，其中所述第一裝置晶圓與所述第二裝置晶圓為相同類型的裝置晶圓。

本發明提供一種半導體裝置包括基板、第一堆疊單元及第二堆疊單元。第一堆疊單元配置於所述基板上且包括第一介電層及第一導電元件。第二堆疊單元配置於所述第一堆疊單元上且包括第二介電層及第二導電元件。所述第一介電層與所述第二介電層直接接觸，所述第一導電元件與所述第二導電元件的第一部分隔開一個距離，並透過所述第二導電元件的第二部分彼此電耦接。半導體裝置為同質整合。

基於上述，本發明的製造方法至少包括接合第二裝置晶圓至第一裝置晶圓，以使包括融熔接合介面的接合介面形成於第一裝置晶圓及第二裝置晶圓之間，也就是說，在製程中不需剝離層，且可省略多個步驟(例如剝離製程、上下翻轉製程及微凸塊接合製程)。另一方面，可減少裝置晶圓的厚度以增加半導體裝置的密度，使得成本可以降低，並可保證高密度半導體裝置良好的電特性及可靠度。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

以下在實施方式中詳細敘述本發明之詳細特徵以及優點，其內容足以使任何熟習相關技藝者瞭解本發明之技術內容並據以實施，且根據本說明書所揭露之內容、申請專利範圍及圖式，任何熟習相關技藝者可輕易地理解本發明相關之目的及優點。以下之實施例進一步詳細說明本發明之觀點，但非以任何觀點限制本發明之範疇。

在附圖中，為了清楚起見，放大了層、膜、面板、區域等的厚度。在整個說明書中，相同的附圖標記表示相同的元件。應當理解，當諸如層、膜、區域或基板的元件被稱為在另一元件「上」或「連接到」另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反，當元件被稱為「直接在另一元件上」或「直接連接到」另一元件時，不存在中間元件。如本文所使用的，「連接」可以指物理及/或電性連接。再者，「電性連接」或「耦合」係可為二元件間存在其它元件。

應當理解，儘管術語「第一」、「第二」等在本文中可以用於描述各種元件、部件、區域、層及/或部分，但是這些元件、部件、區域、及/或部分不應受這些術語的限制。這些術語僅用於將一個元件、部件、區域、層或部分與另一個元件、部件、區域、層或部分區分開。因此，下面討論的「第一元件」、「部件」、「區域」、「層」或「部分」可以被稱為第二元件、部件、區域、層或部分而不脫離本文的教導。

這裡使用的術語僅僅是為了描述特定實施例的目的，而不是限制性的。如本文所使用的，除非內容清楚地指示，否則單數形式「一」、 「一個」和「該」旨在包括複數形式，包括「至少一個」。 「或」表示「及/或」。如本文所使用的，術語「及/或」包括一個或多個相關所列項目的任何和所有組合。還應當理解，當在本說明書中使用時，術語「包括」及/或「包括」指定所述特徵、區域、整體、步驟、操作、元件的存在及/或部件，但不排除一個或多個其它特徵、區域整體、步驟、操作、元件、部件及/或其組合的存在或添加。

圖1A至圖1L是依照本發明一些實施例的半導體裝置的製造流程的剖視示意圖。

請參照圖1A，在本實施例中，半導體裝置100的製造流程可包括以下步驟。提供虛設晶圓110及第一裝置晶圓120。在一些實施例中，虛設晶圓110可不具線路圖案，但本發明不以此為限。此外，虛設晶圓110可具有基板112及形成於基板112上的介電材料層114，其中基板112可包括矽或其他合適材料，介電材料層114可包括介電材料，例如氮化矽、氧化矽、氮碳化矽(silicon carbon nitride，SiCN)或其組合。介電材料層114的形成方法例如可為化學氣相沉積法、原子層沉積法或其他合適方法，但本發明不以此為限。

另一方面，第一裝置晶圓120可為記憶體裝置晶圓，例如動態隨機存取記憶體 (DRAM)等，但本發明不以此為限。此外，第一裝置晶圓120可包括第一基板122、形成於第一基板122上的第一介電層124以及至少一第一連接件126(在圖1A中繪示3個第一連接件126，但本發明不限於此)。第一介電層124形成於第一基板122上。第一連接件126形成於第一基板122上且被第一介電層124環繞，以避免漏電流。第一基板122可以為摻雜的塊狀矽(bulk silicon)、未摻雜的塊狀矽或絕緣體上半導體(semiconductor-on-insulator，SOI)基板的主動層。第一基板122還可包括其他未繪示的各種層，其可結合而形成各種微電子元件、摻雜區域和隔離特徵。第一介電層124可包括介電材料，例如氮化矽、氧化矽、氮化碳矽或其組合。第一介電層124的形成方法例如可為化學氣相沉積法、原子層沉積法或其他合適方法，但本發明不以此為限。第一連接件126可包括導電圖案126a及形成於導電圖案126a上的導電墊126b，其中導電圖案126a及導電墊126b內嵌於第一介電層124中，使得僅有介電表面(第一介電層124的表面)被暴露出來，但本發明並不以此為限。在一些實施例中，導電圖案126a包括銅或其他合適材料，導電墊126b包括鋁或其他合適材料，但本發明不以此為限。

在一些實施例中，為了減少基板的邊緣在後續製程中破損，可進行修整製程(trimming process)。舉例而言，對第一基板122進行修整製程，以修整邊緣的形狀，因此，累積在第一基板122的角落的應力可於後續製程中降低，但本發明不限於此。

請參照圖1A及1B，接合第一裝置晶圓120至虛設晶圓110，以使包括融熔接合(fusion-bonding)介面的接合介面FS1形成於虛設晶圓110及第一裝置晶圓120之間。進一步來說，虛設晶圓110可直接與第一裝置晶圓120接觸。舉例來說，介電材料層114直接接觸第一介電層124，也就是說，接合介面FS1是由部分介電材料層114及部分第一介電層124形成的。在一些實施例中，在虛設晶圓110及第一裝置晶圓120之間不存在金屬對金屬(metal-to-metal)接合介面，但本發明不以此為限。

在融熔接合製程中，介電層表面是平滑且乾淨的，因此在融熔接合製程之前，可進行研磨製程或清潔製程。舉例而言，清潔製程執行濕清潔，以活化虛設晶圓110的表面110s(接合面)及第一裝置晶圓120的表面120s(接合面)，以形成親水的表面並清潔虛設晶圓110的表面110s及第一裝置晶圓120的表面120s，例如除去在虛設晶圓110的表面110s及第一裝置晶圓120的表面120s上的金屬粒子或雜質。因此，可改善接合的可靠度。但本發明不以此為限。

在一些實施例中，介電材料層114的材料和第一介電層124的材料可為相同材料，例如為氧化物，因此接合介面FS1由氧化物-氧化物鍵形成，但本發明不以此為限。在一些實施例中，介電材料層114的材料和第一介電層124的材料可為不同材料，例如介電材料層114的材料為氧化物，第一介電層124的材料為氮化物，但本發明不以此為限。

請參照圖1C，在接合介面FS1形成之後，進行減薄製程例如背面研磨製程(backside grinding process)或化學機械研磨製程(chemical-mechanical polishing, CMP)，以除去部分第一基板122的背面BS1。值得注意的是，第一基板122的厚度可依據實際設計的需求調整，本發明不以此為限。

請參照圖1D，形成垂直連接件126c，其中垂直連接件126c可貫穿第一基板122。另一方面來看，一介電材料圍繞垂直連接件126c形成，使第一介電層124再生長（regrowth）以完全覆蓋垂直連接件126c的頂表面126ct。在一些實施例中，垂直連接件126c可以是矽通孔(through-silicon via，TSV)，通孔的製造方法可選的為後形成(via-last)通孔製程，但本發明不以此為限，任何合適的通孔製造方法皆可使用，且所有相關方法皆被包括在本實施例的範圍內。

請參照圖1E，提供第二裝置晶圓130。第二裝置晶圓130可以為記憶體裝置晶圓，例如動態隨機存取記憶體 (DRAM)等，但本發明不以此為限。換句話說，第一裝置晶圓120及第二裝置晶圓130為相同類型的裝置晶圓，以使半導體裝置100為同質(homogeneous)整合。此外，第二裝置晶圓130可包括第二基板132、第二介電層134以及至少一第二連接件136(在圖1E中繪示3個第二連接件136，但本發明不限於此)。第二介電層134形成於第二基板132上。第二連接件136形成於第二基板132上且被第二介電層134環繞，以避免漏電流。第二基板132可以為摻雜的塊狀矽(bulk silicon)、未摻雜的塊狀矽或絕緣體上半導體(semiconductor-on-insulator，SOI)基板的主動層。第二基板132還可包括其他未繪示的各種層，其可結合而形成各種微電子元件、摻雜區域和隔離特徵。第二介電層134可包括介電材料，例如氮化矽、氧化矽、氮化碳矽或其組合。第二介電層134的形成方法例如可為化學氣相沉積法、原子層沉積法或其他合適方法，但本發明不以此為限。進一步來說，第二連接件136可包括導電圖案136a及形成於導電圖案136a上的導電墊136b，其中導電圖案136a及導電墊136b內嵌於第二介電層134中，導電圖案136a及導電墊136b的形成方法可由任何合適方法形成，本發明不以此為限。此外，導電墊136b的表面136bt可埋在第二介電層134中，使得僅有介電表面(例如第二介電層134的表面134t)被暴露出來 ，但本發明並不以此為限。在一些實施例中，導電圖案136a包括銅或其他合適材料，導電墊136b包括鋁或其他合適材料，本發明不以此為限。

在一些實施例中，導電墊136b可具有孔洞MA，以使後續連接件可較有效率的對齊，如圖1E所示。此外，從上視圖來看，孔洞MA的形狀可以是圓形的(未繪示)，孔洞MA的直徑例如為3微米(micrometer，μm)，但本發明不限於此。孔洞MA可由任何合適方法形成。

在一些實施例中，為了減少基板的邊緣在後續製程中破損，可進行修整製程(trimming process)。舉例而言，對第二裝置晶圓130的第二基板132進行修整製程，以修整邊緣的形狀，因此，累積在第二裝置晶圓130的第二基板132的角落的應力可於後續製程中降低，但本發明不限於此。

請參照圖1E及1F，接合第二裝置晶圓130至第一裝置晶圓120，以使包括融熔接合(fusion-bonding)介面的接合介面FS2形成於第一裝置晶圓120及第二裝置晶圓130之間。進一步來說，第二裝置晶圓130可直接與第一裝置晶圓120接觸。舉例來說，第二介電層134直接接觸第一介電層124，也就是說，接合介面FS2是由部分第一介電層124及部分第二介電層134形成的。在一些實施例中，在第一裝置晶圓120及第二裝置晶圓130之間不存在金屬接觸(金屬對金屬(metal-to-metal)接合介面)，但本發明不以此為限。

在融熔接合製程中，介電層表面是平滑且乾淨的，因此在融熔接合製程之前，可進行研磨製程或清潔製程。舉例而言，清潔製程執行濕清潔，以活化第一介電層124的表面124t(接合面)及第二介電層134的表面134t(接合面)，以形成親水的表面並清潔第一介電層124的表面124t及第二介電層134的表面134t，例如除去在第一介電層124的表面124t及第二介電層134的表面134t上的金屬粒子或雜質。因此，可改善接合的可靠度。但本發明不以此為限。

在一些實施例中，第二介電層134的材料和第一介電層124的材料可為相同材料，例如為氧化物，因此接合介面FS2由氧化物-氧化物鍵形成，但本發明不以此為限。在一些實施例中，第二介電層134的材料和第一介電層124的材料可為不同材料，例如第二介電層134的材料為氧化物，第一介電層124的材料為氮化物，但本發明不以此為限。

請參照圖1G，在接合介面FS2形成之後，進行減薄製程例如背面研磨製程(backside grinding process)或化學機械研磨製程(chemical-mechanical polishing, CMP)，以除去部分第二基板132的背面BS2。值得注意的是，第二基板132的厚度可依據實際設計的需求調整，本發明不以此為限。

請參照圖1H，形成介電材料層10於第二基板132上，其中介電材料層10在後續製程中可以成為第二裝置晶圓130的第二介電層134的一部分。介電材料層10可包括介電材料，例如氮化矽、氧化矽、氮化碳矽或其組合。第二介電層134的形成方法例如可為化學氣相沉積法、原子層沉積法或其他合適方法，本發明不以此為限。

請參照圖1I至圖1K，形成開口OP，其中開口OP可貫穿接合介面FS2以暴露出部分第二裝置晶圓130及部分第一裝置晶圓120，如圖1K所示。開口OP可由以下步驟形成。首先，藉由蝕刻製程，移除部分第二裝置晶圓130及部分第一裝置晶圓120，因此，導電圖案136a的側壁136as、導電墊136b的頂表面136bt、導電墊136b的側壁136bs及垂直連接件126c的頂表面126ct可以被暴露出來，如圖1I所示。之後，介電材料層共形地形成在第一裝置晶圓120及第二裝置晶圓130上，如圖1J所示，如此一來，介電材料使第一介電層124及第二介電層134再生長。接著，進行沖壓製程(punching process)以形成開口OP，使得第一裝置晶圓120的導電部分的頂表面(垂直連接件126c的頂表面126ct)及第二裝置晶圓130的導電部分的頂表面(導電墊136b的頂表面136bt)可以被暴露出來，因此第一裝置晶圓120的導電部分(垂直連接件126c的頂表面126ct)及第二裝置晶圓130的導電部分(導電墊136b的頂表面136bt)可作為後續電性連接使用。另一方面，導電圖案136a的側壁136as可被第二介電層134覆蓋。

請參照圖1L，在開口OP形成之後，填入導電金屬於開孔OP中以形成垂直連接件136c，且第二裝置晶圓130藉由垂直連接件136c電耦接至第一裝置晶圓120，其中垂直連接件136c可為第二連接件136的一部分，且垂直連接件136c可為矽通孔(through-silicon via，TSV)。導電金屬可包括銅或其他合適材料，並由電鍍或其他合適方法形成，但本發明不限於此。經過上述製程後可大致上完成半導體裝置100的製作。半導體裝置100可包括基板SB、第一堆疊單元B1及第二堆疊單元B2。第一堆疊單元B1位於基板SB上，且包括介電層(例如第一介電層124)及導電元件(例如垂直連接件126c)。第二堆疊單元B2位於第一堆疊單元B1上，且包括介電層(例如第二介電層134)及導電元件(例如導電墊136b及垂直連接件136c)。此外，第一堆疊單元B1的介電層(例如第一介電層124)直接與第二堆疊單元B2的介電層(例如第二介電層134)接觸，而第一堆疊單元B1的導電元件(例如垂直連接件126c)與第二堆疊單元B2的導電元件的第一部分(例如導電墊136b)隔開一個距離，並透過第二堆疊單元B2的導電元件的第二部分(例如垂直連接件136c)彼此電耦接。

基於上述，前述製程至少包括接合第二裝置晶圓130至第一裝置晶圓120，以使包括融熔接合介面的接合介面FS2形成於第一裝置晶圓120及第二裝置晶圓130之間，也就是說，在製程中不需剝離層(de-bonding layer，或稱臨時層temporary layer)，且可省略多個步驟(例如剝離製程、上下翻轉製程及微凸塊(micro bump)接合製程)。另一方面，可減少裝置晶圓的厚度以增加半導體裝置100的密度，使得成本可以降低，並可保證高密度半導體裝置100良好的電特性及可靠度。在一些實施例中，每一個裝置晶圓的厚度可小於10微米，但本發明不以此為限。此外，第一堆疊單元B1的導電元件(例如垂直連接件126c)與第二堆疊單元B2的導電元件的第一部分(例如導電墊136b)隔開一個距離，並透過第二堆疊單元B2的導電元件的第二部分(例如垂直連接件136c)彼此電耦接，因此半導體裝置100可縮短的垂直連接路徑，以改善效能。

在一些實施例中，可選擇地，第二介電層134的頂表面134t及垂直連接件136c的頂表面136ct為共平面，因此，垂直連接件136c可於後續製程中與其他元件電性耦接，但本發明不以此為限。在其他實施例中，垂直連接件136c可內嵌於第二介電層134中以堆疊其他裝置晶圓。

在一些實施例中，半導體裝置100可以是記憶體堆疊，如動態隨機存取記憶體堆疊，但本發明不限於此。

在一些實施例中，第二堆疊單元B2的導電元件的第二部分(例如垂直連接件136c)可直接接觸第一堆疊單元B1的導電元件(例如垂直連接件126c)的頂表面及第二堆疊單元B2的導電元件的第一部分(例如導電墊136b)的頂表面，但本發明不以此為限。

在一些實施例中，第二堆疊單元B2的導電元件的第二部分(例如垂直連接件136c)可貫穿第二堆疊單元B2的導電元件的第一部分(例如導電墊136b)，但本發明不以此為限。

應注意的是，上述實施例中的構件標號及部分內容也適用於以下實施例，相同標號用以表示相同或相似的構件，並且省略相同技術內容的描述。省略的部分可參考前述實施例，在以下實施例中不再贅述。

圖2A至圖2H是依照本發明一些實施例的半導體裝置的製造流程的剖視示意圖。在本實施例中，半導體裝置200與第一實施例的半導體裝置100相似，其類似的構件以相同的標號表示，且具有類似的功能、材質或形成方式，並省略描述。

請參照圖2A，接續圖1L的步驟，第二介電層134可完全覆蓋垂直連接件136c的頂表面136ct。另一方面，提供第三裝置晶圓240。第三裝置晶圓240可以為記憶體裝置晶圓，例如動態隨機存取記憶體 (DRAM)等，換句話說，第一裝置晶圓120、第二裝置晶圓130及第三裝置晶圓240為相同類型的裝置晶圓，以使半導體裝置200是同質整合。此外，第三裝置晶圓240可包括第三基板242、第三介電層244以及至少一第三連接件246(在圖2A中繪示3個第三連接件246，但本發明不限於此)。第三介電層244形成於第三基板242上。第三連接件246形成於第三基板242上且被第三介電層244環繞，以避免漏電流。第三基板242可以為摻雜的塊狀矽(bulk silicon)、未摻雜的塊狀矽或絕緣體上半導體(semiconductor-on-insulator，SOI)基板的主動層。第三基板242還可包括其他未繪示的各種層，其可結合而形成各種微電子元件、摻雜區域和隔離特徵。第三介電層244可包括介電材料，例如氮化矽、氧化矽、氮化碳矽或其組合。第三介電層244的形成方法例如可為化學氣相沉積法、原子層沉積法或其他合適方法，但本發明不以此為限。第三連接件246可包括導電圖案246a及形成於導電圖案246a上的導電墊246b，其中導電圖案246a及導電墊246b內嵌於第三介電層244中，導電圖案246a及導電墊246b的形成方法可由任何合適方法形成，本發明不以此為限。此外，導電墊246b的表面246bt可埋在第三介電層244中，使得僅有介電表面(例如第三介電層244的表面244t)被暴露出來，但本發明並不以此為限。在一些實施例中，導電圖案246a包括銅或其他合適材料，導電墊246b包括鋁或其他合適材料，本發明不以此為限。

在一些實施例中，導電墊246b可具有孔洞MA2，以使後續連接件可較有效率的對齊，如圖2A所示。此外，從上視圖來看，孔洞MA2的形狀可以是圓形的(未繪示)，孔洞MA2的直徑例如為3微米(micrometer，μm)，但本發明不限於此。孔洞MA2可由任何合適方法形成。

在一些實施例中，為了減少基板的邊緣在後續製程中破損，可進行修整製程(trimming process)。舉例而言，對第三裝置晶圓240的第三基板242進行修整製程，以修整邊緣的形狀，因此，累積在第三裝置晶圓240的第三基板242的角落的應力可於後續製程中降低，但本發明不限於此。

請參照圖2A及2B，接合第三裝置晶圓240至第二裝置晶圓130，以使包括融熔接合(fusion-bonding)介面的接合介面FS3形成於第二裝置晶圓130及第三裝置晶圓240之間。進一步來說，第二裝置晶圓130可直接與第三裝置晶圓240接觸。舉例來說，第二介電層134直接接觸第三介電層244，也就是說，接合介面FS3是由部分第二介電層134及部分第三介電層244形成的。在一些實施例中，在第二裝置晶圓130及第三裝置晶圓240之間不存在金屬接觸(金屬對金屬(metal-to-metal)接合介面)，但本發明不以此為限。

在融熔接合製程中，介電層表面是平滑且乾淨的，因此在融熔接合製程之前，可進行研磨製程或清潔製程。舉例而言，清潔製程執行濕清潔，以活化第三介電層244的表面244t(接合面)及第二介電層134的表面134t(接合面)，以形成親水的表面並清潔第三介電層244的表面244t及第二介電層134的表面134t，例如除去在第三介電層244的表面244t及第二介電層134的表面134t上的金屬粒子或雜質。因此，可改善接合的可靠度。但本發明不以此為限。

在一些實施例中，第二介電層134的材料和第三介電層244的材料可為相同材料，例如為氧化物，因此接合介面FS3由氧化物-氧化物鍵形成，但本發明不以此為限。在一些實施例中，第二介電層134的材料和第三介電層244的材料可為不同材料，例如第二介電層134的材料為氧化物，第三介電層244的材料為氮化物，但本發明不以此為限。

請參照圖2C，在接合介面FS3形成之後，進行減薄製程例如背面研磨製程(backside grinding process)或化學機械研磨製程(chemical-mechanical polishing, CMP)，以除去部分第三基板242的背面BS3。值得注意的是，第三基板242的厚度可依據實際設計的需求調整，本發明不以此為限。

請參照圖2D，形成介電材料層20於第三基板242上，其中介電材料層20在後續製程中可以成為第三裝置晶圓240的第三介電層244的一部分。介電材料層20可包括介電材料，例如氮化矽、氧化矽、氮化碳矽或其組合。第二介電層134的形成方法例如可為化學氣相沉積法、原子層沉積法或其他合適方法，但本發明不以此為限。

請參照圖2E至2G，形成開口OP2，其中開口OP2可貫穿接合介面FS3以暴露出部分第二裝置晶圓130及部分第三裝置晶圓240，如圖2G所示。開口OP2可由以下步驟形成。首先，藉由蝕刻製程，移除部分第二裝置晶圓130及部分第三裝置晶圓240，因此，導電圖案246a的側壁246as、導電墊246b的頂表面246bt、導電墊246b的側壁246bs及垂直連接件136c的頂表面136ct被暴露出來，如圖2E所示。之後，介電材料層共形地形成在第二裝置晶圓130及第三裝置晶圓240上，如圖2F所示，如此一來，介電材料使第二介電層134及第三介電層244再生長。接著，進行沖壓製程(punching process)以形成開口OP2，使得第二裝置晶圓130的導電部分的頂表面(垂直連接件136c的頂表面136ct)及第三裝置晶圓240的導電部分的頂表面(導電墊246b的頂表面246bt)被暴露出來，因此第二裝置晶圓130的導電部分(垂直連接件136c的頂表面136ct)及第三裝置晶圓240的導電部分 (導電墊246b的頂表面246bt)可作為後續電性連接使用。另一方面，導電圖案246a的側壁246as可被第三介電層244覆蓋。

請參照圖2H，在開口OP2形成之後，填入導電金屬於開孔OP2中以形成垂直連接件246c，且第二裝置晶圓130藉由垂直連接件246c電耦接至第三裝置晶圓240，其中垂直連接件246c可為第三連接件246的一部分，且垂直連接件246c可為矽通孔(through-silicon via，TSV)。導電金屬可包括銅或其他合適材料，並由電鍍或其他合適方法形成，但本發明不限於此。經過上述製程後可大致上完成半導體裝置200的製作。半導體裝置200可包括基板SB、第一堆疊單元B1、第二堆疊單元B2及第三堆疊單元B3。在本實施例中，第一堆疊單元B1及第二堆疊單元B2與圖1L相似，第三堆疊單元B3位於第二堆疊單元B2上，且包括介電層(例如第三介電層244)及導電元件(例如導電圖案246a、導電墊246b及垂直連接件246c)。此外，第三堆疊單元B3的介電層(例如第三介電層244)直接與第二堆疊單元B2的介電層(例如第二介電層134)接觸，而第二堆疊單元B2的導電元件(例如垂直連接件136c)與第三堆疊單元B3的導電元件的第一部分(例如導電墊246b)隔開一個距離，並透過第三堆疊單元B3的導電元件的第二部分(例如垂直連接件246c)彼此電耦接。

基於上述，前述製程至少包括接合第三裝置晶圓240至第二裝置晶圓130，以使包括融熔接合介面的接合介面FS3形成於第二裝置晶圓130及第三裝置晶圓240之間，也就是說，在製程中不需剝離層(de-bonding layer，或稱臨時層temporary layer)，且可省略多個製程(例如剝離製程、上下翻轉製程及微凸塊(micro bump)接合製程)。另一方面，可減少裝置晶圓的厚度以增加半導體裝置200的密度，使得成本可以降低，並可保證高密度半導體裝置200良好的電特性及可靠度。在一些實施例中，每一個裝置晶圓的厚度可小於10微米，但本發明不以此為限。此外，第二堆疊單元B2的導電元件(例如垂直連接件136c)與第三堆疊單元B3的導電元件的第一部分(例如導電墊246b)隔開一個距離，並透過第三堆疊單元B3的導電元件的第二部分(例如垂直連接件246c)彼此電耦接，因此半導體裝置200可縮短的垂直連接路徑，以改善效能。在本實施例中，堆疊裝置越多，效能越好，但本發明不限於此。重覆前述步驟可形成堆疊更多裝置晶圓的半導體裝置。

在一些實施例中，可選擇地，第三介電層244的頂表面244t及垂直連接件246c的頂表面246ct為共平面，因此，垂直連接件246c可於後續製程中與其他元件電性耦接，但本發明不以此為限。在其他實施例中，垂直連接件246c可內嵌於第三介電層244中以堆疊其他裝置晶圓。

在一些實施例中，半導體裝置200可為記憶體堆疊，例如動態隨機存取記憶體堆疊，但本發明不以此為限。

第三堆疊單元B3的導電元件的第二部分(例如垂直連接件246c)可直接接觸第二堆疊單元B2的導電元件(例如垂直連接件136c)的頂表面及第三堆疊單元B3的導電元件的第一部分(例如導電墊246b)的頂表面，但本發明不以此為限。

在一些實施例中，第三堆疊單元B3的導電元件的第二部分(例如垂直連接件246c)可貫穿第三堆疊單元B3的導電元件的第一部分(例如導電墊246b)，但本發明不以此為限。

在一些實施例中，第三堆疊單元B3的導電元件的第二部分(例如垂直連接件246c)可與第二堆疊單元B2的導電元件的第二部分(例如垂直連接件136c)對齊。

綜上所述，本發明的半導體裝置的製造方法，藉由直接接合第一裝置晶圓及第二裝置晶圓，並形成包括融熔接合介面的第一接合介面於第一裝置晶圓及第二裝置晶圓之間，可省略習知技術的多個步驟(例如剝離製程、上下翻轉製程及微凸塊接合製程)，以簡化製程進而降低成本。此外，本發明的半導體裝置包括厚度較薄的裝置晶圓，因此可增加半導體裝置的密度，並仍具有良好的電特性及可靠度。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10、20:介電材料層 100、200:半導體裝置 110:虛設晶圓 110s、120s、124t、126ct、134t、136bt、136ct、244t、246bt:表面/頂表面 112、SB:基板 114:介電材料層 120:第一裝置晶圓 122:第一基板 124:第一介電層 126:第一連接件 126a、136a、246a:導電圖案 126b、136b、246b:導電墊 126c、136c、246c:垂直連接件 130:第二裝置晶圓 132:第二基板 134:第二介電層 136:第二連接件 136as、136bs、246as、246bs:側壁 240:第三裝置晶圓 242:第三基板 244:第三介電層 246:第三連接件 B1:第一堆疊單元 B2:第二堆疊單元 B3:第三堆疊單元 BS1、BS2、BS3:背面 FS1、FS2、FS3:接合介面 MA、MA2:孔洞 OP、OP2:開口

圖式是提供對本發明進一步的理解，其併入且構成本說明書的一部分。圖式繪示了本發明示例性的實施例，且配合文字用以解釋本發明的原理。 圖1A至圖1L是依照本發明一些實施例的半導體裝置的製造流程的剖視示意圖。 圖2A至圖2H是依照本發明一些實施例的半導體裝置的製造流程的剖視示意圖。

100:半導體裝置

110:虛設晶圓

112、SB:基板

114:介電材料層

120:第一裝置晶圓

122:第一基板

124:第一介電層

126:第一連接件

126a、136a:導電圖案

126b、136b:導電墊

126c、136c:垂直連接件

130:第二裝置晶圓

132:第二基板

134:第二介電層

134t、136ct:頂表面

136:第二連接件

B1:第一堆疊單元

B2:第二堆疊單元

FS1、FS2:接合介面

Claims (18)

1. 一種半導體裝置的製造方法，包括：接合第二裝置晶圓至第一裝置晶圓，以使包括融熔接合介面的第一接合介面形成於所述第一裝置晶圓及所述第二裝置晶圓之間，其中所述第一裝置晶圓與所述第二裝置晶圓為相同類型的裝置晶圓，其中所述第一裝置晶圓包括第一介電層，所述第二裝置晶圓包括第二介電層，且所述融熔接合介面僅由所述第一介電層與所述第二介電層接合所形成，且在所述第一接合介面形成之前，接合所述第一裝置晶圓至虛設晶圓，以使包括融熔接合介面的另一接合介面形成於所述虛設晶圓及所述第一裝置晶圓之間。
2. 如請求項1所述的方法，其中所述第一介電層與所述第二介電層直接接觸。
3. 如請求項1所述的方法，更包括：形成一開口，其中所述開口貫穿所述第一接合介面，以暴露出部分所述第二裝置晶圓及部分所述第一裝置晶圓；以及填入導電金屬於所述開口中以形成垂直連接件，所述第二裝置晶圓藉由所述垂直連接件電耦接至所述第一裝置晶圓。
4. 如請求項3所述的方法，其中所述第一裝置晶圓包括第一導電部分，所述第二裝置晶圓包括第二導電部分，且所述第一導電部分及所述第二導電部分被所述開口暴露出來。
5. 如請求項4所述的方法，形成所述開口的方法包括： 進行沖壓製程，以暴露出所述第一導電部分的頂表面及所述第二導電部分的頂表面。
6. 如請求項1所述的方法，更包括：接合第三裝置晶圓至所述第二裝置晶圓，以使包括融熔接合介面的第二接合介面形成於所述第二裝置晶圓及所述第三裝置晶圓之間，其中所述第二裝置晶圓與所述第三裝置晶圓為相同類型的裝置晶圓。
7. 如請求項6所述的方法，其中所述第一裝置晶圓、所述第二裝置晶圓及所述第三裝置晶圓為記憶體裝置晶圓。
8. 如請求項6所述的方法，其中所述第三裝置晶圓包括第三介電層，且所述第二介電層與所述第三介電層直接接觸。
9. 如請求項1所述的方法，其中所述虛設晶圓包括介電材料層，且所述介電材料層與所述第一介電層直接接觸。
10. 一種半導體裝置，包括：基板；第一堆疊單元，配置於所述基板上且包括第一介電層及第一導電元件；第二堆疊單元，配置於所述第一堆疊單元上且包括第二介電層及第二導電元件，所述第一介電層與所述第二介電層直接接觸，所述第一堆疊單元與所述第二堆疊單元之間具有融熔接合介面，所述第一導電元件與所述第二導電元件的第一部分隔開一個距離，並透過所述第二導電元件的第二部分彼此電耦接，其中所 述半導體裝置是同質整合；以及介電材料層，設置於所述第一堆疊單元與所述基板之間，且所述第一介電層與所述介電材料層之間具有融熔接合介面。
11. 如請求項10所述的半導體裝置，其中所述半導體裝置為記憶體堆疊。
12. 如請求項11所述的半導體裝置，其中所述記憶體堆疊為動態隨機存取記憶體堆疊。
13. 如請求項10所述的半導體裝置，其中所述第二導電元件的所述第二部分直接接觸所述第一導電元件的頂表面，且所述第二導電元件的所述第二部分直接接觸所述第二導電元件的所述第一部分的頂表面。
14. 如請求項10所述的半導體裝置，其中所述第二導電元件的所述第二部分貫穿所述第二導電元件的所述第一部分。
15. 如請求項10所述的半導體裝置，更包括：第三堆疊單元，配置於所述第二堆疊單元上且包括第三介電層及第三導電元件，所述第二介電層與所述第三介電層直接接觸，所述第二導電元件與所述第三導電元件的第一部分隔開一個距離，並透過所述第三導電元件的第二部分彼此電耦接。
16. 如請求項15所述的半導體裝置，其中所述第三導電元件的所述第二部分直接接觸所述第二導電元件的頂表面，且所述第三導電元件的所述第二部分直接接觸所述第三導電元件的所述第一部分的頂表面。
17. 如請求項15所述的半導體裝置，其中所述第三導電元件的所述第二部分貫穿所述第三導電元件的所述第一部分。
18. 如請求項15所述的半導體裝置，其中所述第二導電元件的所述第二部分與所述第三導電元件的所述第二部分對齊。

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