CN120878563A - 半导体结构及其形成方法 - Google Patents

Abstract

一种半导体结构及其形成方法，半导体结构包括：承载晶圆，所述承载晶圆包括第一衬底以及所述第一衬底上的第一介电层；倒置键合于所述承载晶圆上的第一晶圆，所述第一晶圆包括第二衬底以及位于所述第二衬底上的第二介电层，所述第二介电层和第一介电层相对设置且键合；应力释放层，位于所述第二衬底中；第一互连通孔结构，位于所述应力释放层侧部的第二衬底中。应力释放层能够将键合晶圆中的应力分布打断，使键合晶圆中的应力能够通过应力释放层释放掉，从而使键合晶圆的应力能够得到缓解，降低了键合晶圆的bow值，减小了键合晶圆的弯曲程度，进而有利于提升工艺稳定性和产品良率。

Description

半导体结构及其形成方法

技术领域

本发明实施例涉及半导体封装技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。相应的，对集成电路的封装要求也日益提高，在多芯片组件(Multichip-Module，MCM)X、Y平面内的二维封装的基础上，沿Z方向堆叠的3D封装技术得到了充分发展，且所述3D封装技术具有更高密度。

混合键合(Hybrid bonding)是一种应用广泛应用的三维集成电路键合(Three-Dimensional Integrated Circuit bonding，3D IC bonding)技术，它是通过顶部晶圆(top wafer，T/W)和底部晶圆(bottom wafer，B/W)介质-介质直接键合(inorganic-inorganic direct bonding)、以及顶部晶圆键合焊垫金属-底部晶圆键合焊垫金属热压键合(T/W bond PAD Metal-B/W bond PAD Metal thermal-compression bonding)实现。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，有利于提升工艺稳定性和产品良率。

为解决上述问题，本发明实施例提供一种半导体结构，包括：承载晶圆，所述承载晶圆包括第一衬底以及所述第一衬底上的第一介电层；倒置键合于所述承载晶圆上的第一晶圆，所述第一晶圆包括第二衬底以及位于所述第二衬底上的第二介电层，所述第二介电层和第一介电层相对设置且键合；应力释放层，位于所述第二衬底中；第一互连通孔结构，位于所述应力释放层侧部的第二衬底中。

相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供承载晶圆，所述承载晶圆包括第一衬底以及所述第一衬底上的第一介电层；提供第一晶圆，所述第一晶圆包括第二衬底以及位于所述第二衬底上的第二介电层；将所述第一晶圆倒置堆叠于所述承载晶圆的上方形成键合晶圆，所述第一介电层和第二介电层相对设置且键合；在所述键合晶圆的第二衬底中形成应力释放层；在所述应力释放层侧部的第二衬底中形成第一互连通孔结构。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例提供的半导体结构的形成方法中，先将所述第一晶圆倒置堆叠于所述承载晶圆的上方形成键合晶圆，所述第一介电层和第二介电层相对设置且键合，接着在所述键合晶圆的第二衬底中形成应力释放层，应力释放层能够将键合晶圆中的应力分布打断，使键合晶圆中的应力能够通过应力释放层释放掉，从而使键合晶圆的应力能够得到缓解，降低了键合晶圆的bow值，减小了键合晶圆的弯曲程度，进而有利于提升工艺稳定性和产品良率。

附图说明

图1至图3是一种封装方法中各步骤对应的结构示意图；

图4是本发明半导体结构一实施例对应的结构示意图；

图5至图20是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

具体实施方式

由背景技术可知，目前工艺稳定性和产品良率有待提高。现结合一种封装方法分析工艺稳定性和产品良率有待提高的原因。

图1至图3是一种封装方法中各步骤对应的结构示意图。

结合参考图1和图2，提供第一晶圆1a和第二晶圆2a，第一晶圆1a和第二晶圆2a均包括基底10、以及位于基底10上的介质层20，介质层20中形成有金属互连结构。

参考图3，将第一晶圆1a和第二晶圆2a相键合。

由于第一晶圆1a和第二晶圆2a的介质层20中具有较大应力，导致将第一晶圆1a和第二晶圆2a相键合后，第一晶圆1a和第二晶圆2a的翘曲度过大(如图3(b)所示)，容易导致器件漂移、光刻对位失败、晶圆减薄产生碎片、晶边刻蚀崩边异常等问题，从而影响半导体结构的器件良率和工艺稳定性。

为解决上述问题，本发明实施例提供一种半导体结构，包括：承载晶圆，所述承载晶圆包括第一衬底以及所述第一衬底上的第一介电层；倒置键合于所述承载晶圆上的第一晶圆，所述第一晶圆包括第二衬底以及位于所述第二衬底上的第二介电层，所述第二介电层和第一介电层相对设置且键合；应力释放层，位于所述第二衬底中；第一互连通孔结构，位于所述应力释放层侧部的第二衬底中。

本发明实施例中通过在倒置键合于所述承载晶圆上的第一晶圆的第二衬底中设置应力释放层，应力释放层能够将承载晶圆和第一晶圆键合形成的键合晶圆中的应力分布打断，使键合晶圆中的应力能够通过应力释放层释放掉，从而使键合晶圆的应力能够得到缓解，降低了键合晶圆的bow值，减小了键合晶圆的弯曲程度，进而有利于提升工艺稳定性和产品良率。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4是本发明半导体结构一实施例对应的结构示意图。

参考图4，半导体结构包括：承载晶圆210，所述承载晶圆210包括第一衬底200以及所述第一衬底200上的第一介电层201；倒置键合于所述承载晶圆210上的第一晶圆266，所述第一晶圆266包括第二衬底260以及位于所述第二衬底260上的第二介电层261，所述第二介电层261和第一介电层201相对设置且键合；应力释放层291，位于所述第二衬底260中；第一互连通孔结构296，位于所述应力释放层291侧部的第二衬底260中。

具体地，通过在倒置键合于所述承载晶圆210上的第一晶圆266的第二衬底260中设置应力释放层291，应力释放层291能够将承载晶圆210和第一晶圆266键合形成的键合晶圆270中的应力分布打断，使键合晶圆270中的应力能够通过应力释放层291释放掉，从而使键合晶圆270的应力能够得到缓解，降低了键合晶圆270的bow值，减小了键合晶圆270的弯曲程度，进而有利于提升工艺稳定性和产品良率。

具体地，承载晶圆210为进行晶圆堆叠操作形成键合晶圆270提供工艺平台。本实施例中，承载晶圆210为完成制作的晶圆，承载晶圆210可以采用集成电路制作技术所制成。

本实施例中，承载晶圆210包括第一衬底200、通过沉积、刻蚀等工艺形成在所述第一衬底200上的NMOS器件和PMOS器件等器件。

本实施例中，第一衬底200为硅衬底。在其他实施例中，所述第一衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述第一衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。第一衬底的材料可以是适宜于工艺需要或易于集成的材料。

本实施例中，第一介电层201用于对NMOS器件和PMOS器件起到电隔离作用。

本实施例中，所述半导体结构还包括：一层或多层第一金属线202，位于所述第一介电层201中。

作为一种示例，如图4所示，第一介电层201中形成有两层第一金属线202。

具体地，一层或多层第一金属线202用于使承载晶圆210能够与后续堆叠至其上方的第一晶圆266实现电连接，同时，多层第一金属线202用于实现半导体结构纵向上的电连接。

需要说明的是，最顶层的第一金属线202还能与第一晶圆266中的最顶层金属线相键合。作为一种示例，第一金属线202的材料包括铜和钨中的一种或两种。

本实施例中，半导体结构还包括：第二互连通孔结构205，位于相邻层所述第一金属线202之间，且所述第二互连通孔结构205与所述第一金属线202电连接。

具体地，第二互连通孔(TSV)结构用于实现相邻层第一金属线202之间的电连接。作为一种示例，第二互连通孔结构205的材料包括铜和钨中的一种或两种。

具体地，第一晶圆266用于与承载晶圆210进行晶圆堆叠操作中形成键合晶圆270。

本实施例中，第一晶圆266为完成制作的晶圆，第一晶圆266可以采用集成电路制作技术所制成。

本实施例中，第一晶圆266包括第二衬底260、通过沉积、刻蚀等工艺形成在所述第二衬底260上的NMOS器件和PMOS器件等器件。

本实施例中，第二衬底260为硅衬底。在其他实施例中，所述第二衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述第二衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。第二衬底的材料可以是适宜于工艺需要或易于集成的材料。

本实施例中，第二介电层261用于对NMOS器件和PMOS器件起到电隔离作用。

需要说明的是，通过将所述第一晶圆266倒置堆叠于所述承载晶圆210的上方形成键合晶圆270，能够增加单位体积的走线(器件)密度。

还需要说明的是，第一介电层201与第二介电层261均为介电材料，所述第一介电层201与第二介电层261均起到相互键合的作用，从而使第一晶圆266和承载晶圆210之间能够键合形成键合晶圆270，使第一晶圆266和承载晶圆210之间不易发生脱落，进而影响所述半导体结构的性能。

本实施例中，半导体结构还包括：一层或多层第二金属线262，位于所述第二介电层261中，且最顶层的所述第一金属线202与最顶层的所述第二金属线262相对设置且键合。

作为一种示例，如图4所示，第二介电层261中形成有两层第二金属线262。

具体地，一层或多层第二金属线262用于使第一晶圆266能够与承载晶圆210实现电连接，同时，多层第一金属线202用于实现半导体结构纵向上的电连接。

需要说明的是，最顶层的第二金属线262还能与承载晶圆210中的最顶层金属线相键合，能够进一步增大第一晶圆266和承载晶圆210之间的键合面积，使第一晶圆266和承载晶圆210相互键合后形成的键合晶圆270不易发生脱落，同时，最顶层的所述第一金属线202与最顶层的所述第二金属线262相对设置，也使第一晶圆266与承载晶圆210之间相电连接。

作为一种示例，第二金属线262的材料包括铜和钨中的一种或两种。

作为一种示例，半导体结构还包括：第三互连通孔结构265，位于相邻层所述第二金属线262之间，且所述第三互连通孔结构265与所述第二金属线262电连接。

具体地，第三互连通孔(TSV)结构265用于实现相邻层第二金属线262之间的电连接。作为一种示例，第三互连通孔结构265的材料包括铜和钨中的一种或两种。

需要说明的是，第一晶圆266为经过减薄处理过的晶圆。具体地，系对第一晶圆266的第二衬底260进行减薄处理，去除部分厚度的第二衬底260。

具体地，在所述键合晶圆270的第二衬底260中形成应力释放层291，应力释放层291能够将键合晶圆270中的应力分布打断，使键合晶圆270中的应力能够通过应力释放层291释放掉，从而使键合晶圆270的应力能够得到缓解，降低了键合晶圆270的bow值，减小了键合晶圆270的弯曲程度，进而有利于提升工艺稳定性和产品良率。

需要说明的是，将应力释放层291设置于第二衬底260中，也就是说，应力释放层291位于键合晶圆270中，由于键合晶圆270中的应力方向主要为横向，因此，通过将应力释放层291设置于键合晶圆270中，能够使横向方向上的应力通过应力释放层291释放掉，使键合晶圆270的应力能够得到缓解。

还需要说明的是，应力释放层291包括沿第一方向延伸并沿第二方向间隔排布的第一应力释放层、以及沿所述第二方向延伸并沿第一方向间隔排布的第二应力释放层，所述第一方向与所述第二方向相垂直，且所述第一应力释放层和第二应力释放层相正交；和/或，所述应力释放层291呈环状，且所述应力释放层291沿径向方向间隔排布，从而使应力释放层291能够均匀分布在第二衬底260中，也就能够使应力释放层291能够均匀释放键合晶圆270的应力，使键合晶圆270的各个区域的应力均一性得到提高，进而提高了产品良率和可靠性。

作为一种示例，应力释放层291包括沿第一方向延伸并沿第二方向间隔排布的第一应力释放层、以及沿所述第二方向延伸并沿第一方向间隔排布的第二应力释放层，所述第一方向与所述第二方向相垂直，且所述第一应力释放层和第二应力释放层相正交。

需要说明的是，在所述第一衬底200表面的法线方向，所述应力释放层291的厚度不宜过大，也不宜过小。如果应力释放层291的厚度过大，则容易导致应力释放层291过多的占用键合晶圆270的空间位置，增大了应力释放层291与第一晶圆266中的器件发生接触的概率，增加第一晶圆266中的器件受到损伤的风险；如果应力释放层291的厚度过小，则容易导致应力释放层291所起到的释放应力的效果不明显，使键合晶圆270中的应力通过应力释放层291释放的过少，从而使键合晶圆270的应力不能够得到缓解，进而不利于提升工艺稳定性和产品良率。为此，本实施例中，在所述第一衬底200表面的法线方向，所述应力释放层291的厚度为2微米至10微米。

还需要说明的是，所述应力释放层291的宽度尺寸不宜过大，也不宜过小。如果应力释放层291的宽度尺寸过大，则容易导致应力释放层291过多的占用第二衬底260的空间位置，使相邻应力释放层291之间的距离变小，相应的，在形成第一互连通孔结构296的过程中，使得形成第一互连通孔结构296的工艺窗口变小，增大了形成第一互连通孔结构296的工艺难度；如果应力释放层291的宽度尺寸过小，则容易导致应力释放层291所起到的释放应力的效果不明显，使键合晶圆270中的应力通过应力释放层291释放的过少，从而使键合晶圆270的应力不能够得到缓解，进而不利于提升工艺稳定性和产品良率。为此，本实施例中，应力释放层291的宽度尺寸为1微米至20微米。

本实施例中，所述应力释放层291的材料包括氧化硅、碳化硅、氮化硅和氮氧化硅中的一种或多种。

需要说明的是，键合晶圆270的bow值有正值或负值，当所述键合晶圆270的bow值为正值时，所述键合晶圆270呈凸形状，由于氧化硅和碳化硅材料的应力较小，使氧化硅和碳化硅能够将键合晶圆270中的应力释放掉，使键合晶圆270的应力得到缓解，减小了键合晶圆270的弯曲程度，降低了键合晶圆270的bow值；当所述键合晶圆270的bow值为负值时，所述键合晶圆270呈凹形状，由于氮化硅和氮氧化硅材料的应力较大，使氮化硅和氮氧化硅材料能够对键合晶圆270起到支撑作用，使键合晶圆270的应力得到缓解，减小了键合晶圆270的弯曲程度，降低了键合晶圆270的bow值。

还需要说明的是，氧化硅、碳化硅、氮化硅和氮氧化硅均为介电材料，还能对第一互连通孔结构296起到电隔离作用。

具体地，在半导体结构的形成工艺中，第一互连通孔结构296用于与后续形成的焊垫层实现电连接，从而使键合晶圆270能够通过第一互连通孔结构296与外部电路结构电连接。

具体地，所述第一互连通孔结构296与其侧部的所述应力释放层291之间的距离不宜过小，也不宜过大。如果第一互连通孔结构296与其侧部的所述应力释放层291之间的距离过小和过大，均容易导致在形成第一互连通孔结构296的过程中，对应力释放层291造成误刻蚀，增加了应力释放层291受到损伤的概率。为此，本实施例中，第一互连通孔结构296与其侧部的所述应力释放层291之间的距离为3微米至50000微米。

作为一种示例，第一互连通孔结构296的材料包括铜。具体地，铜导电性能好且电阻率低，能够提高键合晶圆270的导电性能。

作为一种示例，所述半导体结构还包括：第三介电层297，位于所述第二衬底260、应力释放层291和第一互连通孔结构296的上方。

具体地，在半导体结构的形成工艺中，第三介电层297为形成焊垫层提供工艺基础。

作为一种示例，所述半导体结构还包括：凹槽，贯穿所述第三介电层297且露出所述第一互连通孔顶面。

需要说明的是，凹槽为设置导电凸块250提供空间位置，同时，凹槽露出第一互连通孔结构296的顶面，利于后续形成的导电凸块250能够直接与第一互连通孔结构296电连接，减小导电凸块250与第一互连通孔结构296之间的电阻。

作为一种示例，半导体结构还包括：导电凸块250，位于所述凹槽侧部的第三介电层297上方和所述凹槽中，所述导电凸块250与所述第一互连通孔结构296电连接。

具体地，导电凸块250用于与外部电路结构电连接，从而使键合晶圆270能够通过导电凸块250与外部电路结构电连接。

作为一种示例，导电凸块250的材料包括铝。

作为一种示例，半导体结构还包括：钝化层255，位于所述第三介电层297的顶部和所述导电凸块250的边缘区域的顶部，所述钝化层255露出所述导电凸块250的部分顶面。

需要说明的是，钝化层255对键合晶圆270起到保护作用，降低了键合晶圆270的顶部受到损伤的概率。作为一种示例，钝化层255的材料包括氮化硅、氧化钛和钛中的一种或多种。

图5至图20是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

参考图5，提供承载晶圆110，所述承载晶圆110包括第一衬底100以及所述第一衬底100上的第一介电层101。

具体地，承载晶圆110为后续进行晶圆堆叠操作形成键合晶圆提供工艺平台。本实施例中，承载晶圆110为完成制作的晶圆，承载晶圆110可以采用集成电路制作技术所制成。

本实施例中，承载晶圆110包括第一衬底100、通过沉积、刻蚀等工艺形成在所述第一衬底100上的NMOS器件和PMOS器件等器件。

本实施例中，第一衬底100为硅衬底。在其他实施例中，所述第一衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述第一衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。第一衬底的材料可以是适宜于工艺需要或易于集成的材料。

本实施例中，第一介电层101用于对NMOS器件和PMOS器件起到电隔离作用。

需要说明的是，在所述提供承载晶圆110的步骤中，所述第一介电层101中还形成有一层或多层第一金属线102，相邻层所述第一金属线102之间还形成有第二互连通孔结构105，所述第二互连通孔结构105与所述第一金属线102电连接。

作为一种示例，如图5所示，第一介电层101中形成有两层第一金属线102。具体地，一层或多层第一金属线102用于使承载晶圆110能够与后续堆叠至其上方的第一晶圆实现电连接，同时，多层第一金属线102用于实现半导体结构纵向上的电连接。

需要说明的是，最顶层的第一金属线102在后续进行晶圆堆叠形成键合晶圆的过程中，还能与第一晶圆中的最顶层金属线相键合。作为一种示例，第一金属线102的材料包括铜和钨中的一种或两种。

具体地，第二互连通孔(TSV)结构105用于实现相邻层第一金属线102之间的电连接。作为一种示例，第二互连通孔结构105的材料包括铜和钨中的一种或两种。

参考图6，提供第一晶圆166，所述第一晶圆166包括第二衬底160以及位于所述第二衬底160上的第二介电层161。

具体地，第一晶圆166用于作为后续进行晶圆堆叠操作中的堆叠晶圆。本实施例中，第一晶圆166为完成制作的晶圆，第一晶圆166可以采用集成电路制作技术所制成。

本实施例中，第一晶圆166包括第二衬底160、通过沉积、刻蚀等工艺形成在所述第二衬底160上的NMOS器件和PMOS器件等器件。

本实施例中，第二衬底160为硅衬底。在其他实施例中，所述第二衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述第二衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。第二衬底的材料可以是适宜于工艺需要或易于集成的材料。

本实施例中，第二介电层161用于对NMOS器件和PMOS器件起到电隔离作用。

本实施例中，在所述提供第一晶圆166的步骤中，所述第二介电层161中还形成有第一或多层第二金属线162，相邻层所述第二金属线162之间还形成有第三互连通孔结构165，所述第三互连通孔结构165与所述第二金属线162电连接。

作为一种示例，如图6所示，第二介电层161中形成有两层第二金属线162。具体地，一层或多层第二金属线162用于使第一晶圆166能够与承载晶圆110实现电连接，同时，多层第一金属线102用于实现半导体结构纵向上的电连接。

需要说明的是，最顶层的第二金属线162在后续进行晶圆堆叠形成键合晶圆的过程中，还能与承载晶圆110中的最顶层金属线相键合。作为一种示例，第二金属线162的材料包括铜和钨中的一种或两种。

具体地，第三互连通孔(TSV)结构165用于实现相邻层第二金属线162之间的电连接。作为一种示例，第三互连通孔结构165的材料包括铜和钨中的一种或两种。

参考图7，将所述第一晶圆166倒置堆叠于所述承载晶圆110的上方形成键合晶圆170，所述第一介电层101和第二介电层161相对设置且键合。

需要说明的是，通过将所述第一晶圆166倒置堆叠于所述承载晶圆110的上方形成键合晶圆170，能够增加单位体积的走线(器件)密度。

还需要说明的是，第一介电层101与第二介电层161均为介电材料，所述第一介电层101与第二介电层161均起到相互键合的作用，从而使第一晶圆166和承载晶圆110之间能够键合形成键合晶圆170，使第一晶圆166和承载晶圆110之间不易发生脱落，进而影响所述半导体结构的性能。

作为一种示例，将第一晶圆166倒置堆叠于所述承载晶圆110的上方形成键合晶圆170的工艺包括混合键合工艺。

具体地，混合键合工艺中，键合界面不仅有电介质层与电介质层的键合，还有金属与金属的键合，使第一晶圆166和承载晶圆110之间总的键合面积增大，相应的，第一晶圆166和承载晶圆110相互键合后形成的键合晶圆170不易发生脱落，同时，混合键合工艺具有工艺步骤少、工艺成本低等特点，无须在所述第一晶圆166的表面和承载晶圆110的表面形成键合介质层。

本实施例中，在将所述第一晶圆166倒置堆叠于所述承载晶圆110的上方形成键合晶圆170的过程中，最顶层的所述第一金属线102与最顶层的所述第二金属线162相对设置且键合。

需要说明的是，最顶层的所述第一金属线102与最顶层的所述第二金属线162相对设置且键合，能够进一步增大第一晶圆166和承载晶圆110之间的键合面积，使第一晶圆166和承载晶圆110相互键合后形成的键合晶圆170不易发生脱落，同时，最顶层的所述第一金属线102与最顶层的所述第二金属线162相对设置，也使第一晶圆166与承载晶圆110之间相电连接。

参考图8，对所述键合晶圆170的第二衬底160进行减薄处理，去除部分厚度的所述第二衬底160。

需要说明的是，对键合晶圆170的第二衬底160进行减薄处理，能够使键合晶圆170的整体厚度降低，减小半导体结构的体积。

作为一种示例，对键合晶圆170的第二衬底160进行减薄处理可以先采用粗研磨再进行精细研磨工艺，粗研磨采用粗研磨机快速进行研磨，精细研磨例如采用化学机械研磨工艺。

参考图9至图14，其中，图9是俯视图，图10是图9沿AA方向的剖视图，在所述键合晶圆170的第二衬底160中形成应力释放层191。

具体地，在所述键合晶圆170的第二衬底160中形成应力释放层191，应力释放层191能够将键合晶圆170中的应力分布打断，使键合晶圆170中的应力能够通过应力释放层191释放掉，从而使键合晶圆170的应力能够得到缓解，降低了键合晶圆170的bow值，减小了键合晶圆170的弯曲程度，进而有利于提升工艺稳定性和产品良率。

本实施例中，形成所述应力释放层191的步骤包括：在所述第二衬底160的顶部形成图形化的掩膜层(图未示)；以所述掩膜层为掩膜，对部分厚度的所述第二衬底160进行图形化处理，在所述第二衬底160中形成沟槽180；在所述第二衬底160的顶面以及所述沟槽180中形成应力释放材料层190；以所述第二衬底160的顶面作为停止位置，对高于所述第二衬底160顶面的应力释放材料层190进行平坦化处理，将所述沟槽180中剩余的所述应力释放材料层190作为所述应力释放层191。

需要说明的是，通过去除高于所述第二衬底160顶面的应力释放材料层190，使应力释放层191位于第二衬底160中，也就是说，应力释放层191位于键合晶圆170中，由于键合晶圆170中的应力方向主要为横向，因此，通过将应力释放层191设置于键合晶圆170中，能够使横向方向上的应力通过应力释放层191释放掉，使键合晶圆170的应力能够得到缓解。

作为一种示例，对部分厚度的所述第二衬底160进行图形化处理，在所述第二衬底160中形成沟槽180的工艺包括干法刻蚀工艺。

具体地，沟槽180为形成应力释放层191提供空间位置。

需要说明的是，如图9至图11所示，在形成所述沟槽180的过程中，所述沟槽180包括沿第一方向延伸并沿第二方向间隔排布的第一子沟槽、以及沿所述第二方向延伸并沿第一方向间隔排布的第二子沟槽，所述第一方向与所述第二方向相垂直，且所述第一子沟槽和第二子沟槽相正交；和/或，所述沟槽180呈环状，且所述沟槽180沿径向方向间隔排布，从而使沟槽180能够均匀分布在第二衬底160中，也就能够使应力释放层191能够均匀释放键合晶圆170的应力，使键合晶圆170的各个区域的应力均一性得到提高，进而提高了产品良率和可靠性。

作为一种示例，如图9所示，沟槽180包括沿第一方向(如图9中X方向所示)延伸并沿第二方向如图9中Y方向所示)间隔排布的第一子沟槽(未标示)、以及沿所述第二方向延伸并沿第一方向间隔排布的第二子沟槽(未标示)，所述第一方向与所述第二方向相垂直，且所述第一子沟槽和第二子沟槽相正交。

需要说明的是，在所述第一衬底100表面的法线方向，所述应力释放层191的厚度不宜过大，也不宜过小。如果应力释放层191的厚度过大，则容易导致应力释放层191过多的占用键合晶圆170的空间位置，增大了应力释放层191与第一晶圆166中的器件发生接触的概率，增加第一晶圆166中的器件受到损伤的风险；如果应力释放层191的厚度过小，则容易导致应力释放层191所起到的释放应力的效果不明显，使键合晶圆170中的应力通过应力释放层191释放的过少，从而使键合晶圆170的应力不能够得到缓解，进而不利于提升工艺稳定性和产品良率。为此，本实施例中，在所述第一衬底100表面的法线方向，所述应力释放层191的厚度为2微米至10微米。

还需要说明的是，所述应力释放层191的宽度尺寸不宜过大，也不宜过小。如果应力释放层191的宽度尺寸过大，则容易导致应力释放层191过多的占用第二衬底160的空间位置，使相邻应力释放层191之间的距离变小，相应的，在后续形成第一互连通孔结构的过程中，使得形成第一互连通孔结构的工艺窗口变小，增大了形成第一互连通孔结构的工艺难度；如果应力释放层191的宽度尺寸过小，则容易导致应力释放层191所起到的释放应力的效果不明显，使键合晶圆170中的应力通过应力释放层191释放的过少，从而使键合晶圆170的应力不能够得到缓解，进而不利于提升工艺稳定性和产品良率。为此，本实施例中，应力释放层191的宽度尺寸为1微米至20微米。

本实施例中，所述应力释放层191的材料包括氧化硅、碳化硅、氮化硅和氮氧化硅中的一种或多种。

需要说明的是，键合晶圆170的bow值有正值或负值，当所述键合晶圆170的bow值为正值时，所述键合晶圆170呈凸形状，由于氧化硅和碳化硅材料的应力较小，使氧化硅和碳化硅能够将键合晶圆170中的应力释放掉，使键合晶圆170的应力得到缓解，减小了键合晶圆170的弯曲程度，降低了键合晶圆170的bow值；当所述键合晶圆170的bow值为负值时，所述键合晶圆170呈凹形状，由于氮化硅和氮氧化硅材料的应力较大，使氮化硅和氮氧化硅材料能够对键合晶圆170起到支撑作用，使键合晶圆170的应力得到缓解，减小了键合晶圆170的弯曲程度，降低了键合晶圆170的bow值。

还需要说明的是，氧化硅、碳化硅、氮化硅和氮氧化硅均为介电材料，还能对后续形成的第一互连通孔结构起到电隔离作用。

参考图15至图16，在所述应力释放层191侧部的第二衬底160中形成第一互连通孔结构196。

需要说明的是，第一互连通孔结构196用于与后续形成的焊垫层实现电连接，从而使键合晶圆170能够通过第一互连通孔结构196与外部电路结构电连接。

本实施例中，形成所述第一互连通孔结构196的步骤包括：对所述应力释放层191侧部的第二衬底160中进行图形化处理，在所述第二衬底160中形成开口192；在所述第二衬底160和应力释放层191的顶部、以及所述开口192中形成第一导电材料层(图未示)；去除所述第二衬底160和应力释放层191顶部的第一导电材料层，将所述开口192中剩余的第一导电材料层作为所述第一互连通孔结构196。

具体地，所述第一互连通孔结构196与其侧部的所述应力释放层191之间的距离不宜过小，也不宜过大。如果第一互连通孔结构196与其侧部的所述应力释放层191之间的距离过小和过大，均容易导致在形成第一互连通孔结构196的过程中，对应力释放层191造成误刻蚀，增加了应力释放层191受到损伤的概率。为此，本实施例中，第一互连通孔结构196与其侧部的所述应力释放层191之间的距离为3微米至50000微米。

作为一种示例，第一互连通孔结构196的材料包括铜。具体地，铜导电性能好且电阻率低，能够提高键合晶圆170的导电性能。

需要说明的是，第一互连通孔结构196贯穿第二衬底160，且与所述第二金属线162电连接。

参考图17至图18，形成所述第一互连通孔结构196之后，所述半导体结构的形成方法还包括：在所述键合晶圆170的第二衬底160、应力释放层191和第一互连通孔结构196的顶部形成第三介电层197；在所述第一互连通孔的顶部形成贯穿所述第三介电层197且露出所述第一互连通孔结构196顶面的凹槽199。

具体地，第三介电层197为后续形成焊垫层提供工艺基础。

需要说明的是，凹槽199为后续形成导电凸块提供空间位置，同时，凹槽199露出第一互连通孔结构196的顶面，利于后续形成的导电凸块能够直接与第一互连通孔结构196电连接，减小导电凸块与第一互连通孔结构196之间的电阻。

本实施例中，形成凹槽199的工艺包括干法刻蚀工艺。

参考图19至图20，在所述凹槽199侧部的第三介电层197上方和所述凹槽199中形成导电凸块150，所述导电凸块150与所述第一互连通孔结构196电连接；在所述第三介电层197的顶部和所述导电凸块150的边缘区域的顶部形成钝化层155，所述钝化层155露出所述导电凸块150的部分顶面。

具体地，导电凸块150用于与外部电路结构电连接，从而使键合晶圆170能够通过导电凸块150与外部电路结构电连接。本实施例中，形成导电凸块150的工艺包括电镀工艺。

作为一种示例，导电凸块150的材料包括铝。

需要说明的是，钝化层155对键合晶圆170起到保护作用，降低了键合晶圆170的顶部受到损伤的概率。作为一种示例，钝化层155的材料包括氮化硅、氧化钛和钛中的一种或多种。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：

承载晶圆，所述承载晶圆包括第一衬底以及所述第一衬底上的第一介电层；

倒置键合于所述承载晶圆上的第一晶圆，所述第一晶圆包括第二衬底以及位于所述第二衬底上的第二介电层，所述第二介电层和第一介电层相对设置且键合；

应力释放层，位于所述第二衬底中；

第一互连通孔结构，位于所述应力释放层侧部的第二衬底中。

2.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：一层或多层第一金属线，位于所述第一介电层中；

第二互连通孔结构，位于相邻层所述第一金属线之间，且所述第二互连通孔结构与所述第一金属线电连接；

一层或多层第二金属线，位于所述第二介电层中，且最顶层的所述第一金属线与最顶层的所述第二金属线相对设置且键合；

第三互连通孔结构，位于相邻层所述第二金属线之间，且所述第三互连通孔结构与所述第二金属线电连接。

3.如权利要求1所述的半导体结构，其特征在于，所述应力释放层包括沿第一方向延伸并沿第二方向间隔排布的第一应力释放层、以及沿所述第二方向延伸并沿第一方向间隔排布的第二应力释放层，所述第一方向与所述第二方向相垂直，且所述第一应力释放层和第二应力释放层相正交；

和/或，

所述应力释放层呈环状，且所述应力释放层沿径向方向间隔排布。

4.如权利要求1所述的半导体结构，其特征在于，在所述第一衬底表面的法线方向，所述应力释放层的厚度为2微米至10微米。

5.如权利要求1所述的半导体结构，其特征在于，所述应力释放层的宽度尺寸为1微米至20微米。

6.如权利要求1所述的半导体结构，其特征在于，所述应力释放层的材料包括氧化硅、碳化硅、氮化硅和氮氧化硅中的一种或多种。

7.如权利要求1所述的半导体结构，其特征在于，所述第一互连通孔结构与其侧部的所述应力释放层之间的距离为3微米至50000微米。

8.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：第三介电层，位于所述第二衬底、应力释放层和第一互连通孔结构的上方；

凹槽，贯穿所述第三介电层且露出所述第一互连通孔顶面；

导电凸块，位于所述凹槽侧部的第三介电层上方和所述凹槽中，所述导电凸块与所述第一互连通孔结构电连接；

钝化层，位于所述第三介电层的顶部和所述导电凸块的边缘区域的顶部，所述钝化层露出所述导电凸块的部分顶面。

9.一种半导体结构的形成方法，其特征在于，包括：

提供承载晶圆，所述承载晶圆包括第一衬底以及所述第一衬底上的第一介电层；

提供第一晶圆，所述第一晶圆包括第二衬底以及位于所述第二衬底上的第二介电层；

将所述第一晶圆倒置堆叠于所述承载晶圆的上方形成键合晶圆，所述第一介电层和第二介电层相对设置且键合；

在所述键合晶圆的第二衬底中形成应力释放层；

在所述应力释放层侧部的第二衬底中形成第一互连通孔结构。

10.如权利要求9所述的半导体结构的形成方法，其特征在于，在所述提供承载晶圆的步骤中，所述第一介电层中还形成有一层或多层第一金属线，相邻层所述第一金属线之间还形成有第二互连通孔结构，所述第二互连通孔结构与所述第一金属线电连接；

在所述提供第一晶圆的步骤中，所述第二介电层中还形成有第一或多层第二金属线，相邻层所述第二金属线之间还形成有第三互连通孔结构，所述第三互连通孔结构与所述第二金属线电连接；

在将所述第一晶圆倒置堆叠于所述承载晶圆的上方形成键合晶圆的过程中，最顶层的所述第一金属线与最顶层的所述第二金属线相对设置且键合。

11.如权利要求9所述的半导体结构的形成方法，其特征在于，将所述第一晶圆倒置堆叠于所述承载晶圆的上方形成键合晶圆的工艺包括混合键合工艺。

12.如权利要求9所述的半导体结构的形成方法，其特征在于，在形成所述键合晶圆之后，在形成所述应力释放层之前，还包括：对所述键合晶圆的第二衬底进行减薄处理，去除部分厚度的所述第二衬底。

13.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述应力释放层的步骤包括：在所述第二衬底的顶部形成图形化的掩膜层；以所述掩膜层为掩膜，对部分厚度的所述第二衬底进行图形化处理，在所述第二衬底中形成沟槽；在所述第二衬底的顶面以及所述沟槽中形成应力释放材料层；以所述第二衬底的顶面作为停止位置，对高于所述第二衬底顶面的应力释放材料层进行平坦化处理，将所述沟槽中剩余的所述应力释放材料层作为所述应力释放层。

14.如权利要求13所述的半导体结构的形成方法，其特征在于，在形成所述沟槽的过程中，所述沟槽包括沿第一方向延伸并沿第二方向间隔排布的第一子沟槽、以及沿所述第二方向延伸并沿第一方向间隔排布的第二子沟槽，所述第一方向与所述第二方向相垂直，且所述第一子沟槽和第二子沟槽相正交；和/或，

在形成所述沟槽的过程中，所述沟槽呈环状，且所述沟槽沿径向方向间隔排布。

15.如权利要求9所述的半导体结构的形成方法，其特征在于，在所述第一衬底表面的法线方向，所述应力释放层的厚度为2埃米至10埃米。

16.如权利要求9所述的半导体结构的形成方法，其特征在于，所述应力释放层的宽度尺寸为1埃米至20埃米。

17.如权利要求9所述的半导体结构的形成方法，其特征在于，所述应力释放层的材料包括氧化硅、碳化硅、氮化硅和氮氧化硅中的一种或多种。

18.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述第一互连通孔结构的步骤包括：对所述应力释放层侧部的第二衬底中进行图形化处理，在所述第二衬底中形成开口；在所述第二衬底和应力释放层的顶部、以及所述开口中形成第一导电材料层；去除所述第二衬底和应力释放层顶部的第一导电材料层，将所述开口中剩余的第一导电材料层作为所述第一互连通孔结构。

19.如权利要求9所述的半导体结构的形成方法，其特征在于，所述第一互连通孔结构与其侧部的所述应力释放层之间的距离为3埃米至50000埃米。

20.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述第一互连通孔结构之后，所述半导体结构的形成方法还包括：在所述键合晶圆的第二衬底、应力释放层和第一互连通孔的顶部形成第三介电层；

在所述第一互连通孔的顶部形成贯穿所述第三介电层且露出所述第一互连通孔顶面的凹槽；

在所述凹槽侧部的第三介电层上方和所述凹槽中形成导电凸块，所述导电凸块与所述第一互连通孔结构电连接；

在所述第三介电层的顶部和所述导电凸块的边缘区域的顶部形成钝化层，所述钝化层露出所述导电凸块的部分顶面。