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TWI792851B - 積體電路及其建造方法 - Google Patents

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TWI792851B
TWI792851B TW111101201A TW111101201A TWI792851B TW I792851 B TWI792851 B TW I792851B TW 111101201 A TW111101201 A TW 111101201A TW 111101201 A TW111101201 A TW 111101201A TW I792851 B TWI792851 B TW I792851B
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dtc
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劉銘棋
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台灣積體電路製造股份有限公司
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Abstract

在一些實施例中，本揭露實施例是有關於一種積體電路及其建造方法。所述積體電路包括第一絕緣層、基底、第二金屬內連線結構、基底通孔以及堆疊深溝渠電容結構。第一絕緣層包括堆疊於底部晶粒上方的第一金屬內連線結構。基底設置在第一絕緣層上方。第二金屬內連線結構設置在基底上方。基底通孔將第一金屬內連線結構直接連接至第二金屬內連線結構。堆疊深溝渠電容結構設置在基底中。深溝渠電容結構包括自基底的第一側延伸的第一多個溝渠以及自基底的第二側延伸的第二多個溝渠。

Description

積體電路及其建造方法
本揭露的實施例是有關於一種積體電路及其建造方法。
積體電路(IC)製造業最近經歷了指數成長。IC的發展導致功能密度的增加和幾何尺寸的減小。深溝渠電容(deep trench capacitor，DTC)是可以在IC上找到的一種特徵且包括在基底內的一個或多個溝渠。隨著技術開發成更小和更高效，製造方法通常需要調整以適應更小的尺寸。
在一些實施例中，積體電路包括第一絕緣層、基底、第二金屬內連線結構、基底通孔以及堆疊深溝渠電容(DTC)結構。第一絕緣層包括堆疊於底部晶粒上方的第一金屬內連線結構。基底設置在第一絕緣層上方。第二金屬內連線結構設置在基底上方。基底通孔將第一金屬內連線結構直接連接至第二金屬內連線結構。堆疊DTC結構設置在基底中且包括第一多個溝渠和第二多 個溝渠。第一多個溝渠自基底的第一側延伸。第二多個溝渠自基底的第二側延伸。
在一些實施例中，用於建造積體電路的方法包括以下步驟。在基底的第一側上形成第一系列的溝渠，且在第一系列的溝渠中形成第一深溝渠電容(DTC)堆疊。在形成第一DTC堆疊後，將基底的第一側接合至設置在載體晶圓上的第一金屬內連線結構。減薄基底的與第一側相對的第二側。將第二系列的溝渠蝕刻至基底的第二側中，且在第二系列的溝渠中形成第二DTC堆疊。
在一些實施例中，積體電路包括第一金屬內連線層、第二基底、第二金屬內連線層、基底通孔以及深溝渠電容(DTC)結構。第一金屬內連線層在第一基底上方。第二基底具有接合至第一金屬內連線層的第一表面。第二金屬內連線層在第二基底上方。基底通孔將第一金屬內連線層直接連接至第二金屬內連線層。DTC結構設置在第二基底中且包括自第二基底的上側延伸的一或多個溝渠的一或多個上部群組以及自第二基底的下側延伸的一或多個溝渠的一或多個下部群組。
100、200、300、400、500、600A~600L:剖面圖
101、103、109、203、204、301、309、312、322、401、403、408:金屬內連線結構
102、402:半導體基底
102a:第一側
102b:第二側
104、209a、209b、304、315、404:基底通孔/TSV
105、405:DTC結構
105a、105b、206、207、305、314、405a、405b、604a、604b:溝渠
106、320、321、406:層間介電質/ILD
107a、407a:第一包封層
107b、407b:第二包封層
108、308:第一絕緣層
110、319:第二絕緣層
111、211、311、411:晶粒
112a、112b、307a、307b、316a、316b、412a、412b:隔離結 構
113、213、317、413:第一DTC堆疊/DTC堆疊
113a、213a、317a、413a:第一內介電層
113b、213b、317b、413b:第一內電極
113c、213c、317c、413c:第一電容介電質
113d、213d、317d、413d:第一外電極
114、214、318、414:第二DTC堆疊/DTC堆疊
114a、214a、318a、414a:第二內介電層
114b、214b、318b、414b:第二內電極
114c、214c、318c、414c:第二電容介電質
114d、214d、318d、414d:第二外電極
115、310:第三絕緣層
116:連接通孔
201:第一絕緣結構
202、502:封裝基底
205a、302:第一半導體基底
205b、313:第二半導體基底
208:接合層
210、503:焊球
306a:第一重佈線層
306b:第二重佈線層
409a、409b、409c:下部群組
410a、410b、410c:上部群組
415:絕緣層
501:絕緣結構
504:球柵陣列
612:介電層
700:流程圖
702、704、706、708、710、712、714、716:步驟
當結合所附圖式閱讀時，根據以下詳細描述最好地理解本揭露的各方面。應注意，按照行業中的標準實務，各種特徵未按比例繪製。實際上，為了清楚說明起見，各種特徵的尺寸可任意地 增大或減小。
圖1示出了在單一基底中包括堆疊深溝渠電容結構的積體電路的一些實施例的剖面圖。
圖2和圖3示出了包括使用多個基底的堆疊深溝渠電容結構的積體電路的一些額外實施例的剖面圖。
圖4示出了在單一基底中包括堆疊深溝渠電容結構的積體電路的一些額外實施例的剖面圖。
圖5示出了在單一基底中包括堆疊深溝渠電容結構的積體電路的一些額外實施例的剖面圖。
圖6A到圖6L示出了在單一晶圓中形成包括堆疊深溝渠電容結構的積體電路的方法的一系列剖面圖。
圖7示出了與圖6A至圖6L一致的方法的一些實施例的流程圖。
以下揭露描述用於實施主題的不同特徵的各種示範性實施例或實例。下文描述組件和佈置的特定實例以簡化本揭露。當然，這些組件和佈置僅為實例且並非有意的為限制性的。舉例來說，在隨後的描述中，第一特徵在第二特徵上或上方的形成可包括第一特徵和第二特徵形成直接接觸的實施例，且也可包括額外特徵形成於第一特徵和第二特徵之間，使得第一特徵和第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複參考 標號和/或字母。此重複是出於簡化和清晰的目的，且本身並不指示所論述的各種實施例和/或配置之間的關係。
此外，為易於描述，本文中可使用例如「在...之下(beneath)」、「在...下方(below)」、「下部的(lower)」、「在...之上(above)」及「上部的(upper)」等的空間相對術語來描述如圖式中所示出的一個元件或特徵與另一元件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語意圖涵蓋裝置在使用或操作中的不同定向。裝置可以其他方式定向(旋轉90度或以其他定向)並且這裡使用的空間相對術語同樣可以相應地解釋。
深溝渠電容(deep trench capacitor，DTC)包括在基底內的一或多個溝渠。一或多個溝渠中的每一溝渠包括DTC堆疊。DTC堆疊包括外電極、內電極以及將外電極和內電極分隔開的介電層。DTC用於為各種積體電路增加電容。隨著技術開發成更小和更高效，製造方法通常需要調整以適應更小的尺寸。
一般而言，DTC結構可藉由將溝渠形成至兩個分開的晶圓中形成。DTC堆疊可接著設置在每個溝渠中。每個晶圓的前側被暫時地接合至玻璃結構，且每個晶圓的背側接著被減薄。然後，兩個晶圓使用接合層以背側對背側的方式接合，使得一或多個上部溝渠堆疊在一或多個下部溝渠的上方。接著，DTC結構埋設於封裝基底中。封裝基底藉由焊料凸塊貼附到晶粒。
形成DTC結構背後的方法複雜且昂貴。為了形成DTC結構，兩個分開的晶圓具有蝕刻至其中的溝渠且DTC堆疊形成於 其中。在此之後，兩個晶圓都必須經過減薄製程，且接著將它們接和在一起。提供兩個分開的晶圓且執行兩個修減製程(trim down process)不具成本效率。雖然將多個上部溝渠的層堆疊在下部溝渠的層的上方因兩個分開的晶圓接合在一起而增加電容，但DTC結構需埋設於封裝基底中。由於連接焊料凸塊的尺寸，DTC結構和所貼附的晶粒之間的距離超過600μm，且這個大的距離導致結構的等效串聯電阻也很大。在封裝基底中埋設DTC結構在結構的等效串聯電阻上有負面影響。
在本揭露實施例中，提供一種製造DTC結構的新方法以產生更具成本效益和效率的積體電路。新製造方法在單一晶圓中形成上部溝渠的層以及下部溝渠的層。基底通孔(through-substrate via，TSV)用於將所貼附的晶粒連接到DTC結構的每一側，以允許將單一晶圓結構埋設至晶粒本身中。此外，單一晶圓製程僅需單一減薄製程。這種單層結構與使用兩個分開的基底的DTC相比還可降低等效串聯電阻，從而與兩個分開的基底上的DTC相比提供增強的功能。
圖1示出了包括堆疊深溝渠電容結構的積體電路的一些實施例的剖面圖100。積體電路包括第一絕緣層108。第一絕緣層108包括堆疊於晶粒111上方的金屬內連線結構101。半導體基底102設置在第一絕緣層108上方。半導體基底102包括DTC結構105。DTC結構105包括自半導體基底102的第一側延伸的第一多個溝渠105a以及自半導體基底102的第二側延伸的第二多個溝渠 105b。第一多個溝渠105a中的每一溝渠包括第一DTC堆疊113。第一DTC堆疊113被配置成向積體電路提供電容。第一DTC堆疊113包括直接接觸半導體基底102的第一內介電層113a、第一內電極113b、第一電容介電質113c以及第一外電極113d。第一電容介電質113c將第一內電極113b自第一外電極113d分隔開，且第一內介電層113a將第一內電極113b自半導體基底102分隔開。第二多個溝渠105b中的每一溝渠包括第二DTC堆疊114。第二DTC堆疊114被配置成向積體電路提供電容。第二DTC堆疊114包括直接接觸半導體基底102的第二內介電層114a、第二內電極114b、第二電容介電質114c以及第二外電極114d。第二電容介電質114c將第二內電極114b自第二外電極114d分隔開，且第二內介電層114a將第二內電極114b自半導體基底102分隔開。在一些實施例中，DTC結構105可遠離晶粒111小於30μm。在一些實施例中，第一DTC堆疊113和第二DTC堆疊114可包括額外的金屬層和額外的絕緣層，使得絕緣層將每個金屬層分隔開。在一些實施例中，第一內電極113b和第二內電極114b可各自具有範圍在10Å至1000Å的第一厚度。在一些實施例中，第一外電極113d和第二外電極114d可各自具有範圍在10Å至1000Å的第二厚度。在一些實施例中，第一內介電層113a和第二內介電層114a可各自具有範圍在5Å至500Å的第三厚度。在一些實施例中，第一電容介電質113c和第二電容介電質114c可各自具有範圍在5Å至500Å的第四厚度。
半導體基底102可例如為或可例如在其他情況下包括體矽基底(bulk silicon substrate)、體鍺基底(bulk germanium substrate)、III-V族基底或其他一些適合的半導體基底。第一內電極113b、第一外電極113d、第二內電極114b以及第二外電極114d可例如為或可例如在其他情況下包括經摻雜的多晶矽、金屬或其他一些適合的導電材料。第一內介電層113a、第二內介電層114a以及第一絕緣層108可例如為或可例如在其他情況下包括二氧化矽、氮化矽、其他一些適合的低介電常數的介電質或前述的任何組合。第一電容介電質113c和第二電容介電質114c可例如為或可例如在其他情況下包括矽酸鉿(hafnium silicate)、二氧化鋯(zirconium dioxide)、二氧化鉿(hafnium dioxide)、其他一些適合的高介電常數的電介質或前述的任何組合。
層間介電質(inter-layer dielectric，ILD)106設置在半導體基底102和DTC結構105上方。在一些實施例中，第一包封層107a直接設置在ILD 106上方，且第二包封層107b設置在第一包封層107a上方。金屬內連線結構103堆疊在半導體基底102上方，使其直接接觸DTC結構105的頂面且作為重佈線層。基底通孔(through-substrate via，TSV)104將金屬內連線結構101電性耦合至金屬內連線結構103，使得TSV 104垂直地延伸通過半導體基底102的相對表面。第二包封層107b密封TSV 104的頂面，防止TSV 104的暴露。在一些實施例中，第一包封層107a接觸TSV 104的外側壁，防止TSV 104的暴露。在一些實施例中，TSV 104的頂表面在第一包封層107a的底表面上方。隔離結構112a和隔離結構112b直接接觸TSV 104的相對外側壁且將TSV 104自半導體基底102橫向隔開。金屬內連線結構101直接耦合至第一DTC堆疊113，且金屬內連線結構103藉由連接通孔116直接耦合至第二DTC堆疊114。在一些實施例中，第二絕緣層110包括金屬內連線結構109且將第一絕緣層108自晶粒111隔開。在一些實施例中，第三絕緣層115直接設置在第二包封層107b上方。在一些實施例中，DTC結構105具有範圍在1μm至500μm的厚度。
金屬內連線結構101、金屬內連線結構103、金屬內連線結構109、連接通孔116以及TSV 104為導電的且可例如為或可例如在其他情況下包括鎢(tungsten)、鋁銅(aluminum copper)、銅(copper)、鋁(aluminum)、其他一些適合的金屬或其他一些適合的導電材料。ILD 106、第一包封層107a、第二包封層107b、第二絕緣層110、第三絕緣層115可例如為或可例如在其他情況下包括二氧化矽、氮化矽、碳化矽、其他一些適合的介電質或前述的任何組合。隔離結構112a和隔離結構112b可例如為或可例如在其他情況下包括未摻雜的矽酸鹽玻璃(undoped silicate glass)、磷矽酸鹽玻璃(phosphosilicate glass)、硼磷矽酸鹽玻璃(borophosophosilicate glass)、其他一些適合的介電質或前述的任何組合。
形成先前DTC結構背後的方法複雜且昂貴。為了具有最佳化的電容，DTC結構可垂直地堆疊。為了垂直地堆疊DTC結構， 所述方法可能要求DTC結構遠離晶粒大於600μm。晶粒與DTC結構之間的距離越大，積體電路的等效串聯電阻越大，導致積體電路的電壓越不穩定。圖1示出由單一半導體基底102形成的DTC結構105。與堆疊在兩個不同基底上且可能遠離晶粒超過600μm的先前DTC結構相比，DTC結構105更便宜且更簡單。此外，DTC結構105可遠離晶粒111小於30μm，降低了等效串聯電阻且因此增加積體電路的電壓穩定性。
圖2示出了包括堆疊深溝渠電容結構的積體電路的一些實施例的剖面圖200。積體電路包括被第一絕緣結構201環繞的封裝基底202。第一半導體基底205a橫向地設置在封裝基底202的內側壁之間。第一半導體基底205a包括第一多個溝渠206。第一多個溝渠206自第一半導體基底205a的上表面延伸。第一多個溝渠206的每一個溝渠包括第一DTC堆疊213。第一DTC堆疊213被配置為向積體電路提供電容。第一DTC堆疊213包括直接接觸第一半導體基底205a的第一內介電層213a、第一內電極213b、第一電容介電質213c以及第一外電極213d。第一電容介電質213c將第一內電極213b自第一外電極213d分隔開，且第一內介電層213a將第一內電極213b自第一半導體基底205a分隔開。第二半導體基底205b橫向地設置在封裝基底202的內側壁之間且直接在第一半導體基底205a下方。第二半導體基底205b包括第二多個溝渠207。第二多個溝渠207自第二半導體基底205b的下表面延伸。第二多個溝渠207中的每一溝渠包括第二DTC堆疊214。第 二DTC堆疊214被配置成向積體電路提供電容。第二DTC堆疊214包括直接接觸第二半導體基底205b的第二內介電層214a、第二內電極214b、第二電容介電質214c以及第二外電極214d。第二電容介電質214c將第二內電極214b自第二外電極214d分隔開，且第二內介電層214a將第二內電極214b自第二半導體基底205b分隔開。在一些實施例中，第一半導體基底205a的下表面藉由接合層208接合至第二半導體基底205b的上表面。
第一半導體基底205a和第二半導體基底205b可例如為或可例如在其他情況下包括體矽基底、體鍺基底、III-V族基底或其他一些適合的半導體基底。第一內電極213b、第一外電極213d、第二內電極214b以及第二外電極214d可例如為或可例如在其他情況下包括經摻雜的多晶矽、金屬或其他一些適合的導電材料。第一內介電層213a、第二內介電層214a以及第一絕緣結構201可例如為或可例如在其他情況下包括二氧化矽、氮化矽、其他一些適合的低介電常數介電質或前述的任何組合。第一電容介電質213c和第二電容介電質214c可例如為或可例如在其他情況下包括矽酸鉿、二氧化鋯、二氧化鉿、其他一些適合的高介電常數介電質或前述的任何組合。封裝基底202可例如為或可例如在其他情況下包括陶瓷、環氧樹脂或其他適合的封裝材料。接合層208可例如為或可例如在其他情況下包括環氧基負型光阻、苯並環丁烯(benzocyclobutene，BCB)或其他適合的黏合劑。
第一絕緣結構201包括電性耦合至第一DTC堆疊213的 金屬內連線結構203。在一些實施例中，金屬內連線結構203完全在封裝基底202下方。第一絕緣結構201更包括金屬內連線結構204。金屬內連線結構204作為電耦合至第二DTC堆疊214的重佈線層。在一些實施例中，金屬內連線結構204完全地在封裝基底202上方。多個焊球210將金屬內連線結構204電性耦合至晶粒211。TSV 209a和TSV 209b延伸穿過封裝基底202且將金屬內連線結構203電性耦合至焊球210。金屬內連線結構203直接耦合至第二DTC堆疊214，且金屬內連線結構204直接耦合至第二DTC堆疊214。
金屬內連線結構203、金屬內連線結構204、TSV 209a、TSV 209b以及焊球210為導電的且可例如為或可例如在其他情況下包括鎢、鋁銅、銅、鋁、其他一些適合的金屬或其他一些適合的導電材料。
圖3示出包括堆疊深溝渠電容結構的積體電路的一些實施例的剖面圖300。積體電路包括第一絕緣層308。第一絕緣層308包括堆疊於晶粒311上方的金屬內連線結構301。第一半導體基底302設置在第一絕緣層308上方。第一半導體基底302包括第一多個溝渠305。第一多個溝渠305自第一半導體基底302的下表面延伸。第一多個溝渠305中的每一溝渠包括第一DTC堆疊317。第一DTC堆疊317被配置成向積體電路提供電容。第一DTC堆疊317包括直接接觸第一半導體基底302的第一內介電層317a、第一內電極317b、第一電容介電質317c以及第一外電極317d。第 一電容介電質317c將第一內電極317b自第一外電極317d分隔開，且第一內介電層317a將第一內電極317b自第一半導體基底302分隔開。第一層間介電質(ILD)320設置在第一半導體基底302上方且包括第一重佈線層306a。第一基底通孔(TSV)304將金屬內連線結構301電性耦合至第一重佈線層306a，使得第一TSV 304垂直地延伸通過第一半導體基底302的相對表面。第一對隔離結構307a和307b直接接觸第一TSV 304的相對外側壁且將第一TSV 304自第一半導體基底302橫向分隔開。
第二絕緣層319直接設置在第一ILD 320的上方且包括電性耦合至第一重佈線層306a的第二重佈線層306b。第二絕緣層319更包括電性耦合至第二重佈線層306b的金屬內連線結構312。第二半導體基底313設置在第二絕緣層319上方。第二半導體基底313包括第二多個溝渠314。第二多個溝渠314自第二半導體基底313的下表面延伸。第二多個溝渠314中的每一溝渠包括第二DTC堆疊318。第二DTC堆疊318被配置成向積體電路提供電容。第二DTC堆疊318包括直接接觸第二半導體基底313的第二內介電層318a、第二內電極318b、第二電容介電質318c以及第二外電極318d。第二電容介電質318c將第二內電極318b自第二外電極318d分隔開，且第二內介電層318a將第二內電極318b自第二半導體基底313分隔開。第二層間介電質(ILD)321設置在第二半導體基底313上方且包括用作重佈線層的金屬內連線結構322。第二TSV 315將金屬內連線結構312電性耦合至金屬內 連線結構322，使得第二TSV 315垂直地延伸穿過第二半導體基底313的相對表面。第二對隔離結構316a和316b直接接觸第二TSV 315的相對外側壁且將第二TSV 315自第二半導體基底313橫向地分隔開。金屬內連線結構301直接耦合至第一DTC堆疊317，且金屬內連線結構312直接耦合至第二DTC堆疊318。在一些實施例中，包括金屬內連線結構309的第三絕緣層310將第一絕緣層308自晶粒311分隔開。
第一半導體基底302以及第二半導體基底313可例如為或可例如在其他情況下包括體矽基底、體鍺基底、III-V族基底或其他一些適合的半導體基底。第一內電極317b、第一外電極317d、第二內電極318b以及第二外電極318d可例如為或可例如在其他情況下包括經摻雜的多晶矽、金屬或其他一些適合的導電材料。第一內介電層317a、第二內介電層318a、第二絕緣層319、第三絕緣層310、第一ILD 320、第二ILD 321以及第一絕緣層308可例如為或可例如在其他情況下包括二氧化矽、氮化矽、其他一些適合的低介電常數介電質或前述的任何組合。第一電容介電質317c和第二電容介電質318c可例如為或可例如在其他情況下包括矽酸鉿、二氧化鋯、二氧化鉿、其他一些適合的高介電常數介電質或前述的任何組合。金屬內連線結構301、金屬內連線結構312、金屬內連線結構322、第一TSV 304、第二TSV 315、第一重佈線層306a以及第二重佈線層306b為導電的且可例如為或可例如在其他情況下包括鎢、鋁銅、銅、鋁、其他一些適合的金屬或其他 一些適合的導電材料。第一對隔離結構307a和307b以及第二對隔離結構316a和316b可例如為或可例如在其他情況下包括氧化物(例如二氧化矽)、其他一些適合的介電質或前述的任何組合。
圖4示出了包括堆疊深溝渠電容結構的積體電路的一些實施例的剖面圖400。積體電路包括堆疊於晶粒411上方的金屬內連線層401。半導體基底402設置在金屬內連線層401上方。半導體基底402包括DTC結構405。DTC結構405包括自半導體基底402的第一側延伸的第一多個溝渠405a以及自半導體基底402的第二側延伸的第二多個溝渠405b。第一多個溝渠405a分為一或多個下部群組(例如第一下部群組409a、第二下部群組409b以及第三下部群組409c)的一或多個溝渠，而第二多個溝渠405b分為一或多個上部群組(例如第一上部群組410a、第二上部群組410b以及第三上部群組410c)的一或多個溝渠。第一多個溝渠405a中的每一下部群組(例如第一下部群組409a、第二下部群組409b以及第三下部群組409c)包括第一DTC堆疊413。第一DTC堆疊413被配置成向積體電路提供電容。第一DTC堆疊413包括直接接觸半導體基底402的第一內介電層413a、第一內電極413b、第一電容介電質413c以及第一外電極413d。第一電容介電質413c將第一內電極413b自第一外電極413d分隔開，且第一內介電層413a將第一內電極413b自半導體基底402分隔開。第一多個溝渠405a中的每一下部群組(例如第一下部群組409a、第二下部群組409b以及第三下部群組409c)的第一DTC堆疊413自彼此下部群組的 第一DTC堆疊413橫向地且電性地隔離，使得每一下部群組能夠表示分隔開的電容結構。第二多個溝渠405b中的每一上部群組(例如第一上部群組410a、第二上部群組410b以及第三上部群組410c)包括第二DTC堆疊414。第二DTC堆疊414被配置成向積體電路提供電容。第二DTC堆疊414包括直接接觸半導體基底402的第二內介電層414a、第二內電極414b、第二電容介電質414c以及第二外電極414d。第二電容介電質414c將第二內電極414b自第二外電極414d分隔開，且第二內介電層414a將第二內電極414b自半導體基底402分隔開。第二多個溝渠405b中的每一上部群組(例如第上下部群組410a、第二上部群組410b以及第三上部群組410c)的第二DTC堆疊414自彼此上部群組的第二DTC堆疊414橫向地且電性地隔離，使得每一上部群組能夠表示分隔開的電容結構。在一些實施例中，DTC結構405可遠離晶粒411小於30μm。在一些實施例中，DTC堆疊413以及DTC堆疊414可包括額外的金屬層和額外的絕緣層，使得絕緣層將每個金屬層分隔開。在一些實施例中，第一內電極413b和第二內電極414b可各自具有範圍在10Å至1000Å的第一厚度。在一些實施例中，第一外電極413d和第二外電極414d可各自具有範圍在10Å至1000Å的第二厚度。在一些實施例中，第一內介電層413a和第二內介電層414a可各自具有範圍在5Å至500Å的第三厚度。在一些實施例中，第一電容介電質413c和第二電容介電質414c可各自具有範圍在5Å至500Å的第四厚度。
半導體基底402可例如為或可例如在其他情況下包括體矽基底、體鍺基底、III-V族基底或其他一些適合的半導體基底。第一內電極413b、第一外電極413d、第二內電極414b以及第二外電極414d可例如為或可例如在其他情況下包括經摻雜的多晶矽、金屬或其他一些適合的導電材料。第一內介電層413a和第二內介電層414a可例如為或可例如在其他情況下包括二氧化矽、氮化矽、其他一些適合的低介電常數的介電質或前述的任何組合。第一電容介電質413c以及第二電容介電質414c可例如為或可例如在其他情況下包括矽酸鉿、二氧化鋯、二氧化鉿、其他一些適合的高介電常數的電介質或前述的任何組合。
金屬內連線層403堆疊於半導體基底402上方，使其直接接觸DTC結構405的頂表面且作為重佈線層。金屬內連線層403包括層間介電質(ILD)406。ILD 406設置在DTC結構405和半導體基底402上方。在一些實施例中，第一包封層407a直接設置在ILD 406上方。在一些實施例中，第二包封層407b直接設置在第一包封層407a上方。基底通孔(TSV)404將金屬內連線層403電性耦合至金屬內連線層401，使得TSV 404垂直地延伸通過半導體基底402的相對表面。第二包封層407b包封TSV 404的頂表面。第一包封層407a襯於TSV 404的外側壁。在一些實施例中，TSV 404的頂表面在第一包封層407a的底表面上方。隔離結構412a和412b直接接觸TSV 404的相對外側壁且將TSV 404自半導體基底402橫向地分隔開。金屬內連線層401直接耦接至第一 DTC堆疊413，且金屬內連線層403直接耦接至第二DTC堆疊414。在一些實施例中，金屬內連線層408將金屬內連線層401自晶粒411分隔開。在一些實施例中，絕緣層415直接設置在第二包封層407b上方。在一些實施例中，DTC結構405具有範圍在1μm至500μm的厚度。
金屬內連線層403、金屬內連線層401、金屬內連線層408以及TSV 404為導電的且可例如為或可例如在其他情況下包括鎢(tungsten)、鋁銅(aluminum copper)、銅(copper)、鋁(aluminum)、其他一些適合的金屬或其他一些適合的導電材料。ILD 406、第一包封層407a、第二包封層407b以及絕緣層415可例如為或可例如在其他情況下包括二氧化矽、氮化矽、其他一些適合的低介電常數的介電質或前述的任何組合。隔離結構412a和隔離結構412b可例如為或可例如在其他情況下包括未摻雜的矽酸鹽玻璃、磷矽酸鹽玻璃、硼磷矽酸鹽玻璃、其他一些適合的介電質或前述的任何組合。
形成先前DTC結構背後的方法複雜且昂貴。為了具有最佳化的電容，DTC結構可垂直地堆疊。為了垂直地堆疊DTC結構，所述方法可能要求DTC結構遠離晶粒大於600μm。晶粒與DTC結構之間的距離越大，積體電路的等效串聯電阻越大，導致積體電路的電壓越不穩定。圖4示出以單一半導體基底402形成的DTC結構405，使得DTC結構405的形成比現有方法更便宜且更簡單。更進一步地，DTC結構405可遠離晶粒411小於30μm，降低了 等效串聯電阻且因此增加積體電路的電壓穩定性。
圖5示出了包括埋設有邏輯晶片且耦合至封裝基底的堆疊深溝渠電容結構的積體電路的一些實施例的剖面圖500。積體電路例可例如包括如圖1所示的積體電路(如剖面圖100所示)。積體電路包括第一絕緣層108。第一絕緣層108包括堆疊於晶粒111的背側上的金屬內連線結構101。半導體基底102沿著第一絕緣層108的背側設置。半導體基底102包括DTC結構105。DTC結構105包括自半導體基底102的第一側延伸的第一多個溝渠105a以及自半導體基底102的第二側延伸的第二多個溝渠105b。第一多個溝渠105a中的每一溝渠包括第一DTC堆疊113。第一DTC堆疊113被配置成向積體電路提供電容。第一DTC堆疊113包括直接接觸半導體基底102的第一內介電層113a、第一內電極113b、第一電容介電質113c以及第一外電極113d。第一電容介電質113c將第一內電極113b自第一外電極113d分隔開，且第一內介電層113a將第一內電極113b自半導體基底102分隔開。第二多個溝渠105b中的每一溝渠包括第二DTC堆疊114。第二DTC堆疊114被配置成向積體電路提供電容。第二DTC堆疊114包括直接接觸半導體基底102的第二內介電層114a、第二內電極114b、第二電容介電質114c以及第二外電極114d。第二電容介電質114c將第二內電極114b自第二外電極114d分隔開，且第二內介電層114a將第二內電極114b自半導體基底102分隔開。在一些實施例中，第一DTC堆疊113和第二DTC堆疊114可包括額外的金屬層和額 外的絕緣層，使得絕緣層將每個金屬層分隔開。
層間介電質(ILD)106沿著半導體基底102和DTC結構105的背側設置。在一些實施例中，第一包封層107a沿著ILD 106的背側直接設置，且第二包封層107b沿著第一包封層107a的背側直接設置。金屬內連線結構103沿著半導體基底102的背側設置，使其直接接觸DTC結構105的背側表面。基底通孔(TSV)104將金屬內連線結構101電性耦合至金屬內連線結構103，使得TSV 104垂直地延伸通過半導體基底102的相對表面。第二包封層107b密封TSV 104的背側表面，防止TSV 104的暴露。絕緣結構501環繞封裝基底502，且焊球503將金屬內連線結構103的背側耦合至絕緣結構501的前側。在一些實施例中，球柵陣列504沿著絕緣結構501的背側設置以提供到外部電路的電連接。在一些實施例中，第一包封層107a接觸TSV 104的外側壁，防止TSV 104的暴露。在一些實施例中，TSV 104的頂表面在第一包封層107a的底表面上方。隔離結構112a和112b直接接觸TSV 104的相對外側壁且將TSV 104自半導體基底102橫向地分隔開。金屬內連線結構101直接耦合至第一DTC堆疊113，且金屬內連線結構103藉由連接通孔116直接耦合至第二DTC堆疊114。在一些實施例中，第二絕緣層110包括金屬內連線結構109且將第一絕緣層108自晶粒111分隔開。在一些實施例中，第三絕緣層115直接設置在第二包封層107b上方。在一些實施例中，DTC結構105具有範圍在1μm至500μm的厚度。
球柵陣列504和焊球503為導電的且可例如為或可例如在其他情況下包括鎢(tungsten)、鋁銅(aluminum copper)、銅(copper)、鋁(aluminum)、其他一些適合的金屬或其他一些適合的導電材料。封裝基底502可例如為或可例如在其他情況下包括陶瓷、環氧樹脂或其他適合的封裝材料。絕緣結構501可例如為或可例如在其他情況下包括二氧化矽、氮化矽、其他一些適合的低介電常數的介電質或前述的任何組合。
形成先前DTC結構背後的方法複雜且昂貴。為了具有最佳化的電容，DTC結構可垂直地堆疊。為了垂直地堆疊DTC結構，所述方法可能要求DTC結構遠離晶粒大於600μm。晶粒與DTC結構之間的距離越大，積體電路的等效串聯電阻越大，導致積體電路的電壓越不穩定。圖5示出DTC結構105可遠離晶粒111小於30μm，降低了等效串聯電阻且因此增加積體電路的電壓穩定性。
根據圖6A至圖6L，一系列剖面圖600A~600L示出了用於形成包括堆疊深溝渠電容結構的積體電路的方法的一些實施例。積體電路可例如對應到圖1的積體電路。
如圖6A的剖面圖600A所示，製備包括第一側102a和第二側102b的半導體基底102。硬罩幕設置在半導體基底102的第一側102a上方，且將第一多個溝渠105a蝕刻至半導體基底102的第一側102a。然後，移除製程移除剩餘的硬罩幕。移除製程可例如為或可例如在其他情況下包括矽乾蝕刻、鹼濕蝕刻或其他一 些適合的移除製程。半導體基底102可例如為或可例如在其他情況下包括體矽基底、體鍺基底、III-V族基底或其他一些適合的半導體基底。
如圖6B的剖面圖600B所示，於第一多個溝渠105a中形成第一DTC堆疊113。形成第一DTC堆疊113包括以下步驟。在第一多個溝渠105a中以及半導體基底102的第一側102a上方形成第一內介電層113a。然後，在第一多個溝渠105a中以及第一內介電層113a上方形成第一內電極113b。在一些實施例中，在第一內電極113b上接著進行微影和蝕刻製程，以使第一內電極113b的外邊緣自第一內介電層113a的外邊緣橫向偏移。然後，在第一多個溝渠105a中和第一內電極113b上方形成第一電容介電質113c。在一些實施例中，在第一電容介電質113c上接著進行蝕刻製程，以使第一電容介電質113c的外邊緣自第一內電極113b的外邊緣和第一內介電層113a的外邊緣橫向偏移。而後，在第一多個溝渠105a中和第一電容介電質113c上方形成第一外電極113d。在一些實施例中，在第一外電極113d上接著進行蝕刻製程，以使第一外電極113d的外邊緣自第一電容介電質113c的外邊緣、第一內電極113b的外邊緣以及第一內介電層113a的外邊緣橫向偏移。第一DTC堆疊113可藉由化學氣相沉積、物理氣相沉積、電鍍、原子層沉積、其他適合的形成製程或前述的任何組合形成。
如圖6C的剖面圖600C所示，金屬內連線結構101沿著 半導體基底102的第一側102a形成於第一絕緣層108中且與第一DTC堆疊113接觸。金屬內連線結構101和第一絕緣層108可藉由微影製程形成。半導體基底102的第二側接著進行減薄製程。在一些實施例中，包括金屬內連線結構109且堆疊於晶粒111上方的第二絕緣層110藉由接合製程接合至第一絕緣層108以將晶粒111自第一絕緣層108分隔開。接合製程可為或可在其他情況下包括混合接合(hybrid bond)、熔合接合(fusion bond)或其他一些適合的接合製程。減薄製程可例如為或可例如在其他情況下包括研磨(grinding)、矽乾蝕刻、鹼濕蝕刻、化學機械平坦化製程(chemical-mechanical planarization process)、其他一些適合的減薄製程或前述的任何組合。
如圖6D的剖面圖600D所示，硬罩幕設置在半導體基底102的第二側102b上方，且第二多個溝渠105b蝕刻至半導體基底102的第二側102b中。然後，移除製程移除剩餘的硬罩幕。移除製程可例如為或可例如在其他情況下包括矽乾蝕刻、鹼濕蝕刻或其他一些適合的移除製程。
如圖6E的剖面圖600E所示，第二DTC堆疊114形成於第二多個溝渠105b中。形成第二DTC堆疊114包括以下步驟。第二內介電層114a形成於第二多個溝渠105b中且在半導體基底102的第二側102b上方。接著，第二內電極114b形成於第二多個溝渠105b中且在第二內介電層114a上方。然後，第二電容介電質114c形成在第二多個溝渠105b中且在第二內電極114b上方。 而後，第二外電極114d形成在第二多個溝渠105b中且在第二電容介電質114c上方。第二DTC堆疊114可藉由化學氣相沉積、物理氣相沉積、電鍍、原子層沉積、其他適合的形成製程或前述的任何組合形成。
如圖6F的剖面圖600F所示，層間介電質(ILD)106形成於半導體基底102的第二側102b上方，且連接通孔116形成於ILD 106中且耦合至第二DTC堆疊114。第一包封層107a形成於ILD 106上方。
如圖6G的剖面圖600G所示，硬罩幕形成在第一包封層107a的頂表面上方。第一溝渠604a蝕刻至第一包封層107a、ILD 106以及半導體基底102中。第一溝渠604a自第一包封層107a的頂表面延伸至第一絕緣層108的頂表面，使得第一絕緣層108的一部分被暴露出來。然後，移除製程移除剩餘的硬罩幕。移除製程可例如為或可例如在其他情況下包括矽乾蝕刻、鹼濕蝕刻或其他一些適合的移除製程。
如圖6H的剖面圖600H所示，介電層612形成在ILD 106的頂表面且在第一溝渠604a中，使得介電層612沿著第一包封層107a的內側壁、ILD 106的內側壁、半導體基底102的內側壁形成且在第一絕緣層108的被暴露出的部分上方。用於介電層612的形成製程可例如為或可例如在其他情況下包括化學氣相沉積、物理氣相沉積或其他適合的形成製程。介電層612可例如為或可例如在其他情況下包括氧化物(例如二氧化矽)、其他一些適合的 介電質或前述的任何組合。
如圖6I的剖面圖600I所示，第二溝渠604b蝕刻至ILD 106以及半導體基底102中。第二溝渠604b自第一絕緣層108的頂表面延伸至金屬內連線結構101的頂表面，使得金屬內連線結構101的一部分被暴露出來。在一些實施例中，所述蝕刻移除了介電層612的所有橫向延伸部分。
如圖6J的剖面圖600J所示，基底通孔(TSV)104形成於第一溝渠604a中以及第二溝渠604b。介電層612的剩餘部分作為隔離結構112a和112b，以將TSV 104自半導體基底102橫向地分隔開。在一些實施例中，TSV 104的頂表面在ILD 106的頂表面上方。在一些實施例中，在TSV 104上進行減薄製程。TSV 104可藉由化學氣相沉積、物理氣相沉積、電鍍、原子層沉積、其他適合的形成製程或前述的任何組合形成。減薄製程可例如為或可在其他情況下包括研磨、矽乾蝕刻、鹼濕蝕刻、化學機械平坦化製程、其他一些適合的減薄製程或前述的任何組合。
如圖6K的剖面圖600K所示，第二包封層107b形成於第一包封層107a和TSV 104上方。在一些實施例中，第二包封層107b的底表面在TSV 104的頂表面上方。在一些實施例中，TSV 104的頂表面在第一包封層107a的底表面上方。
如圖6L的剖面圖600L所示，金屬內連線結構103形成於ILD 106、包封層107以及TSV 104上方，使得金屬內連線結構103接觸連接通孔116和TSV 104。TSV 104將金屬內連線結構101 電性耦合至金屬內連線結構103，且金屬內連線結構103作為重佈線層。在一些實施例中，在形成金屬內連線結構103之前，將第三絕緣層115形成於第二包封層107b上方。
圖7是關於用於形成包括堆疊的深溝渠電容結構的積體電路的方法的一些實施例的流程圖700。
在步驟702，將第一多個溝渠蝕刻至半導體基底的第一表面中。例如參見圖6A。
在步驟704，第一深溝渠電容(DTC)堆疊形成於第一多個溝渠中。例如參見圖6B。
在步驟706，第一金屬內連線結構形成於晶粒上方的絕緣層中且接合至半導體基底的第一表面。例如參見圖6C。
在步驟708，減薄半導體基底的與第一表面相對的第二表面。例如參見圖6C。
在步驟710，第二多個溝渠蝕刻至半導體基底的第二表面中。例如參見圖6D。
在步驟712，第二DTC堆疊形成於第二多個溝渠中。例如參見圖6E。
在步驟714，基底通孔(TSV)形成為通過半導體基底。例如參見圖6J。
在步驟716，第二金屬內連線結構形成於半導體基底的第二表面和TSV上方，使得TSV將第一金屬內連線結構連接至第二金屬內連線結構。例如參見圖6L。
因此，在一些實施例中，本揭露實施例是有關於一種積體電路，其包括第一絕緣層、基底、第二金屬內連線結構、基底通孔(TSV)以及堆疊深溝渠電容(DTC)結構。第一絕緣層包括堆疊於底部晶粒上方的第一金屬內連線結構。基底設置在第一絕緣層上方。第二金屬內連線結構設置在基底上方。TSV將第一金屬內連線結構直接連接至第二金屬內連線結構。堆疊DTC結構設置在基底中。DTC結構包括自基底的第一側延伸的第一多個溝渠以及自基底的第二側延伸的第二多個溝渠。
在一些實施例中，第一多個溝渠中的每一溝渠以及第二多個溝渠中的每一溝渠包括內電極、外電極以及將外電極自內電極隔開的介電層。在一些實施例中，內電極的上部橫向部分上覆在基底的第一側的最外表面。在一些實施例中，積體電路更包括層間介電質以及包封層。層間介電質設置在基底上方。層間介電質直接接觸基底通孔的外側壁。包封層直接設置在層間介電質上方。在一些實施例中，基底通孔的最上表面在基底的最上表面上方。在一些實施例中，第二金屬內連線結構直接接觸堆疊DTC結構的上表面。在一些實施例中，基底自第一多個溝渠連續地延伸至第二多個溝渠。在一些實施例中，堆疊DTC結構具有範圍在1μm至500μm的厚度。
在其他實施例中，本揭露實施例是有關於一種用於建造積體電路的方法，其包括在基底的第一側上形成第一系列的溝渠，且在第一系列的溝渠中形成第一深溝渠電容(DTC)堆疊。 並且，在形成第一DTC堆疊後，所述方法包括以下步驟。將基底的第一側接合至設置在載體晶圓上的第一金屬內連線結構。減薄基底的與第一側相對的第二側。將第二系列的溝渠蝕刻至基底的第二側中，且在第二系列的溝渠中形成第二DTC堆疊。
在一些實施例中，所述方法更包括：在基底的第一側接合至第一金屬內連線結構後，形成穿過基底的基底通孔；以及在基底的第二側上方以及基底通孔上方形成第二金屬內連線結構，使得基底通孔將第一金屬內連線結構直接連接至第二金屬內連線結構。在一些實施例中，所述方法更包括：在形成第二金屬內連線結構之前，在基底的第二側上方形成層間介電質。在一些實施例中，在基底通孔形成後，層間介電質直接接觸基底通孔的外側壁。在一些實施例中，形成基底通孔包括以下步驟。將第一溝渠蝕刻至基底中。第一溝渠自基底的第二側延伸至基底的第一側。在基底的第二側上方以及第一溝渠中形成介電層。蝕刻自基底的第二側延伸至第一金屬內連線結構的頂表面的第二溝渠。在第一溝渠和第二溝渠中形成基底通孔，使得基底通孔直接接觸第一金屬內連線結構。在一些實施例中，形成第一DTC堆疊和第二DTC堆疊包括：形成與基底直接接觸的內介電層；形成內電極；形成電容介電質；以及形成外電極。在一些實施例中，第一系列的溝渠包括與第二系列的溝渠相同數目的溝渠。
在其他實施例中，本揭露實施例是有關於一種積體電路，其包括第一金屬內連線層、第二基底、第二金屬內連線層、 基底通孔(TSV)以及深溝渠電容(DTC)結構。第一金屬內連線層在第一基底上方。第二基底具有接合至第一金屬內連線層的第一表面。第二金屬內連線層在第二基底上方。TSV將第一金屬內連線層直接連接至第二金屬內連線層。DTC結構設置在第二基底中。DTC結構包括自第二基底的上側延伸的一或多個上部溝渠的一或多個上部群組以及自所述第二基底的下側延伸的一或多個下部溝渠的一或多個下部群組。
在一些實施例中，一或多個溝渠在一或多個上部群組的上部群組中的每一溝渠包括第一內電極、第一外電極以及將第一內電極自第一外電極分隔開的第一介電層，且一或多個溝渠在一或多個下部群組的下部群組中的每一溝渠包括第二內電極、第二外電極以及將第二內電極自第二外電極分隔開的第二介電層。在一些實施例中，第一內電極、第一外電極以及第一介電層為連續的遍及一或多個上部群組的每一上部群組。在一些實施例中，一或多個上部群組的每一上部群組彼此不連續，且一或多個下部群組的每一下部群組彼此不連續。在一些實施例中，第一基底和DTC結構的距離小於30μm。
前文概述若干實施例的特徵以使得本領域的普通技術人員可更好地理解本揭露的方面。本領域的技術人員應瞭解，其可容易地將本揭露實施例用作設計或修改用於進行本文中所引入的實施例的相同目的和/或達成相同優點的其它工藝和結構的基礎。本領域的技術人員還應認識到，這類等效構造並不脫離本揭露的 精神和範圍，且其可在不脫離本揭露的精神和範圍的情況下在本文中作出各種改變、替代以及更改。
100:剖面圖
101、103、109:金屬內連線結構
102:半導體基底
102a:第一側
102b:第二側
104:基底通孔/TSV
105:DTC結構
105a、105b:溝渠
106:層間介電質/ILD
107a:第一包封層
107b:第二包封層
108:第一絕緣層
110:第二絕緣層
111:晶粒
112a、112b:隔離結構
113:第一DTC堆疊
113a:第一內介電層
113b:第一內電極
113c:第一電容介電質
113d:第一外電極
114:第二DTC堆疊
114a:第二內介電層
114b:第二內電極
114c:第二電容介電質
114d:第二外電極
115:第三絕緣層
116:連接通孔

Claims (10)

  1. 一種積體電路，包括：第一絕緣層，包括堆疊於底部晶粒上方的第一金屬內連線結構；基底，設置在所述第一絕緣層上方；第二金屬內連線結構，設置在所述基底上方；基底通孔，將所述第一金屬內連線結構直接連接至所述第二金屬內連線結構；以及堆疊深溝渠電容(DTC)結構，設置在所述基底中且包括第一多個溝渠和第二多個溝渠，所述第一多個溝渠自所述基底的第一側延伸，所述第二多個溝渠自所述基底的第二側延伸。
  2. 如請求項1所述的積體電路，更包括：層間介電質，設置在所述基底上方，所述層間介電質直接接觸所述基底通孔的外側壁；以及包封層，直接設置在所述層間介電質上方。
  3. 如請求項1所述的積體電路，其中所述基底通孔的最上表面在所述基底的最上表面上方。
  4. 如請求項1所述的積體電路，其中所述第二金屬內連線結構直接接觸所述堆疊DTC結構的上表面。
  5. 如請求項1所述的積體電路，其中所述基底自所述第一多個溝渠連續地延伸至所述第二多個溝渠。
  6. 一種用於建造積體電路的方法，包括： 在基底的第一側上形成第一系列的溝渠，且在所述第一系列的溝渠中形成第一深溝渠電容(DTC)堆疊；在形成所述第一DTC堆疊後，將所述基底的所述第一側接合至設置在載體晶圓上的第一金屬內連線結構；減薄所述基底的與所述第一側相對的第二側；以及將第二系列的溝渠蝕刻至所述基底的所述第二側中，且在所述第二系列的溝渠中形成第二DTC堆疊。
  7. 如請求項6所述的方法，更包括：在所述基底的所述第一側接合至所述第一金屬內連線結構後，形成穿過所述基底的基底通孔；以及在所述基底的所述第二側上方以及所述基底通孔上方形成第二金屬內連線結構，使得所述基底通孔將所述第一金屬內連線結構直接連接至所述第二金屬內連線結構。
  8. 如請求項7所述的方法，其中形成所述基底通孔包括：將第一溝渠蝕刻至所述基底中，所述第一溝渠自所述基底的所述第二側延伸至所述基底的所述第一側；在所述基底的所述第二側上方以及所述第一溝渠中形成介電層；蝕刻自所述基底的所述第二側延伸至所述第一金屬內連線結構的頂表面的第二溝渠；以及在所述第一溝渠和所述第二溝渠中形成所述基底通孔，使得 所述基底通孔直接接觸所述第一金屬內連線結構。
  9. 一種積體電路，包括：第一金屬內連線層，在第一基底上方；第二基底，具有接合至所述第一金屬內連線層的第一表面；第二金屬內連線層，在所述第二基底上方；基底通孔，將所述第一金屬內連線層直接連接至所述第二金屬內連線層；以及深溝渠電容(DTC)結構，設置在所述第二基底中且包括自所述第二基底的上側延伸的一或多個溝渠的一或多個上部群組以及自所述第二基底的下側延伸的一或多個溝渠的一或多個下部群組。
  10. 如請求項9所述的積體電路，其中所述一或多個溝渠在所述一或多個上部群組的上部群組中的每一溝渠包括第一內電極、第一外電極以及將所述第一內電極自所述第一外電極分隔開的第一介電層，且其中所述一或多個溝渠在所述一或多個下部群組的下部群組中的每一溝渠包括第二內電極、第二外電極以及將所述第二內電極自所述第二外電極分隔開的第二介電層。
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