[go: up one dir, main page]

TWI808115B - 半導體封裝體、半導體封裝系統及形成半導體封裝體之方法 - Google Patents

半導體封裝體、半導體封裝系統及形成半導體封裝體之方法 Download PDF

Info

Publication number
TWI808115B
TWI808115B TW108101190A TW108101190A TWI808115B TW I808115 B TWI808115 B TW I808115B TW 108101190 A TW108101190 A TW 108101190A TW 108101190 A TW108101190 A TW 108101190A TW I808115 B TWI808115 B TW I808115B
Authority
TW
Taiwan
Prior art keywords
die
edge
redistribution layer
package
footprint
Prior art date
Application number
TW108101190A
Other languages
English (en)
Other versions
TW201943033A (zh
Inventor
大衛 歐蘇利文
理查 裴頓
格奧爾格 賽德曼
伯納德 韋德哈斯
Original Assignee
美商英特爾公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商英特爾公司 filed Critical 美商英特爾公司
Publication of TW201943033A publication Critical patent/TW201943033A/zh
Application granted granted Critical
Publication of TWI808115B publication Critical patent/TWI808115B/zh

Links

Classifications

    • H10W74/01—
    • H10W70/09—
    • H10W70/093—
    • H10W70/095—
    • H10W70/611—
    • H10W70/614—
    • H10W70/635—
    • H10W70/65—
    • H10W72/019—
    • H10W72/20—
    • H10W74/014—
    • H10W74/016—
    • H10W74/111—
    • H10W74/129—
    • H10W90/00—
    • H10W70/05—
    • H10W70/60—
    • H10W70/6528—
    • H10W72/0198—
    • H10W72/241—
    • H10W72/252—
    • H10W72/29—
    • H10W72/9413—
    • H10W74/019—
    • H10W90/28—
    • H10W90/701—
    • H10W90/722—
    • H10W90/724—

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Geometry (AREA)
  • Control And Other Processes For Unpacking Of Materials (AREA)
  • Die Bonding (AREA)

Abstract

實施例包括半導體封裝體及形成半導體封裝體之方法。一半導體封裝體包括覆蓋且環繞一第一晶粒及一第一通孔之一模。該半導體封裝體具有一第一重分佈層之一導電墊，該第一重分佈層設置在該第一晶粒之一頂表面及/或該模之一頂表面上。該半導體封裝體包括具有一焊料球之一第二晶粒，該焊料球與在該第二晶粒之一底表面上的一晶粒墊耦接，其中該第二晶粒之該焊料球與該第一重分佈層耦接。該第一重分佈層耦接該第二晶粒及該第一晶粒，其中該第二晶粒具有一第一邊緣及一第二邊緣，且其中該第一邊緣定位在該第一晶粒之一覆蓋區內且該第二邊緣定位在該第一晶粒之該覆蓋區外。

Description

半導體封裝體、半導體封裝系統及形成半導體封裝體之方法
實施例係有關於封裝半導體裝置。更詳而言之，該等實施例係有關於用於機械式附接封裝體堆疊(POP)之一扇出型封裝。
封裝半導體裝置，例如承載晶粒或晶圓具有數個問題。封裝一承載晶粒或一晶圓之主要問題中的一問題包括使用一扇出型封裝之一封裝體堆疊(POP)封裝體。
封裝體堆疊係一積體電路封裝技術，其中多數球柵陣列(BGA)封裝體垂直地配置且因此最後增加該半導體裝置之垂直互連面積。通常，封裝體堆疊封裝減少被個別半導體裝置佔據之板面積。封裝體堆疊封裝亦減少經常互相操作之組件間的線路長度。因此實施封裝體堆疊可更快地傳播信號、減少雜訊及減少通道串擾。
因為附接該等頂封裝體(例如，一記憶體陣列、晶粒等)會產生一非最佳總封裝體覆蓋區，所以使用一扇出型封裝體作為載體之封裝體堆疊封裝體會產生某 些問題。此外，該封裝體堆疊封裝體需要另外之加工/組裝步驟，這會增加總製造成本及良率損失之風險。例如，將一記憶體陣列或其他晶片附接在具有多數承載晶片之一扇出型晶圓上通常利用一複雜背側重分佈層(RDL)解決方法藉由通孔桿、貫穿模通孔(TMV)及/或通孔桿及TMV與一組合來實施。
一通孔桿通常設置成與該承載晶片相鄰(例如，該通孔桿在該晶片之左側)且必須將該頂記憶體晶粒機械地支持在該承載晶片上，同時使用在該通孔桿之相對端上的一或多數通孔桿(例如，該等通孔桿在該晶片之右側)來發送電信號。這封裝體堆疊實施必須使該頂記憶體晶粒尺寸與該底承載晶粒大致相同，因此兩晶粒之尺寸非最佳。因此，在該承載晶片或頂封裝體上的現有封裝體堆疊尺寸非最佳，因此使該頂封裝體產生無效表面積及體積，同時亦需要不符經濟效益之複雜背側RDL解決方法。
依據本發明之一實施例，係特地提出一種半導體封裝體，其包含：一模，其覆蓋且環繞一第一晶粒及一第一通孔，其中該第一通孔延伸穿過該模且與該第一晶粒之一邊緣相鄰；一第一重分佈層，其在該第一晶粒之一頂表面及該模之一頂表面中之至少一頂表面上，其中該第一重分佈層包括一導電墊；及一第二晶粒，其具有一焊料球，該焊料球與在該第二晶粒之一底表面上的一晶粒墊耦接，其中該第二晶粒之該焊料球與該第一重分佈層耦接， 其中該第一重分佈層將耦接該第二晶粒耦接至該第一晶粒，其中該第二晶粒具有一第一邊緣及與該第一邊緣相對之一第二邊緣，且，其中該第一邊緣被定位在該第一晶粒之一覆蓋區內且該第二邊緣被定位在該第一晶粒之該覆蓋區外。
100,150,250,251,252,300:半導體封裝體
105,115,125,205:頂晶粒
105a:頂表面
105b:底表面
105c:第一邊緣
105d:第二邊緣
106,206:晶粒墊
110,210:承載晶粒
110a,115a,125a,130a,260a:頂表面
110b,115b,125b:底表面
120,220:第二重分佈層
130,230:模層
134,135,234,235:焊料球
160,260:通孔
170:第一重分佈層；導電墊
171,271:UBM墊
200,400:流程
201:半導體晶圓
270:第一重分佈層
280:第一圖案化遮罩
280a,281a:開口
281:第二圖案化遮罩
302:封裝體基材；PCB
312:基材；插入物
314:晶粒
316,318,320:凸塊
326,328:底流材料
330:間隙控制結構
350:封裝體堆疊(POP)
405,410,415,420,425,430:方塊
500:電腦系統；運算裝置
502:母板
504:處理器
506:通訊晶片
510:裝置封裝體
在此所述之實施例藉由例子說明且非限制於附圖之圖，其中類似符號表示類似形貌體。此外，某些習知細節已省略以避免模糊在此所述之本發明觀念。
圖1A係依據一實施例之實施一封裝體堆疊(POP)的一半導體封裝體的橫截面圖，該半導體封裝體包括一模層、一承載晶粒、一頂晶粒、一重分佈層及一或多數通孔。
圖1B係依據一實施例之實施一封裝體堆疊的一半導體封裝體的橫截面圖，該半導體封裝體包括一模層、一承載晶粒、一或多數頂晶粒、一重分佈層及一或多數通孔。
圖2A至2E係依據一實施例之用於形成一半導體封裝體之一流程的橫截面圖，該半導體封裝體包括一模層、多數承載晶粒、多數頂晶粒、多數重分佈層、圖案化遮罩及多數通孔。
圖3係依據一實施例之一半導體封裝系統的橫截面圖，該半導體封裝系統具有一或多數封裝體堆疊、一封裝基材、一基材及一晶粒。
圖4係顯示依據一實施例之形成實施一封裝體堆疊之一半導體封裝體之一方法的一流程，該半導體封裝體包括一模層、一承載晶粒、一頂晶粒、一重分佈層及一或多數通孔。
圖5係一示意方塊圖，顯示依據一實施例之使用具有一模層、一承載晶粒、一頂晶粒、一重分佈層及一或多數通孔之一半導體/裝置封裝體的電腦系統。
在此說明的是包括具有封裝體堆疊(POP)封裝之半導體封裝體及形成該等半導體封裝體之方法的系統。依據某些實施例，以下所述之半導體封裝體及形成該半導體封裝體之方法包括一模層、一承載晶粒、一頂晶粒、一或多數重分佈層、圖案化遮罩及一或多數通孔。在某些實施例中，在此所述之半導體封裝體減少加工/組裝步驟且因此減少良率損失之風險。
依據某些實施例，說明如一封裝體堆疊封裝體之一半導體封裝體(例如，圖1A至B所示之封裝體堆疊封裝體100)。在一實施例中，該半導體封裝體包括設置成覆蓋或環繞一第一晶粒(例如，一承載晶粒)及一第一通孔(例如，一第一通孔可包括一貫穿模通孔(TMV)、一通孔桿等)之一模層/複合物(或一封裝層)。在一實施例中，該半導體封裝體具有直接地設置在該模層之頂表面上的一第一重分佈層(例如，如圖2C至2D所示)。在另一實施例中，該半導體封裝體具有直接地設置在該第一晶粒之頂表 面及該第一通孔上的該第一重分佈層(例如，如圖1B所示)。在一實施例中，該第一重分佈層可包括一或多數導電墊(或導電線路/線)(例如，如圖1A至1B所示)。在另一實施例中，該第一重分佈層可包括該等導電墊(或導電線路/線)及一或多數底部金屬凸塊(UBM)墊(例如，如圖2D所示)。此外，在某些其他實施例中，如有需要，該第一重分佈層可包括一封裝底填充材料以便提供防止腐蝕之額外保護。
在此使用之一「重分佈層」可表示結合一多層互連結構及多數重分佈層，藉此可具有不同插腳組態之彈性之一或多數互連層。特別地，在此使用之一「重分佈層」可稱為一或多數互連層(例如，一第二UMB墊層形成在一第一導電墊/接頭/線路/線上)，該一或多數互連層：(i)可機械式附接扇出型封裝(例如，封裝體堆疊封裝)；(ii)結合一多層互連結構及多數重分佈層；(iii)可減少該等頂晶粒之覆蓋區/尺寸；且(iv)因此使用於欲放在該模製承載晶粒上之其他組件的額外空間最佳化。該第一重分佈層可為在該模製承載晶粒上之另一(多數)互連層(例如，一Cu之金屬層等)，該另一互連層使一IC之輸出/輸出(I/O)墊可在其他位置獲得。該第一重分佈層可藉由加入一或多數金屬及/或介電層形成，該一或多數金屬及/或介電層設置在該模製承載晶粒(或該封裝/模製晶圓)上以便將該I/O布置重布線成一新較寬間距覆蓋區。例如，該重分佈層可包含一或多數不同材料，例如薄膜聚合物、UBM及/或金屬 (例如，Cu、Al等)以便互連一或多數封裝體堆疊晶粒且藉由(i)使該等頂晶粒之一或多數不同覆蓋區最佳化及(ii)減少封裝體堆疊組裝步驟來改善該封裝體堆疊封裝，因此可減少製造成本及良率損失風險。
在一實施例中，該第一重分佈層可由一單一/第一層形成，該單一/第一層包括多數導電墊(或導電元件、導電接頭、導電線/線路等)。在一實施例中，該第一重分佈層可直接地設置在，但不限於一承載晶粒之一模層的一頂表面、該承載晶粒之一頂表面、該模層及/或該承載晶粒之頂表面上的一黏著層、及/或具有一承載晶粒之一基材的一頂表面上。應注意的是為了說明，顯示該第一重分佈層具有至少一或二互連層。在其他實施例中，如在此所述之製程或其他類似製程可用於產生具有二以上互連層之一多層重分佈結構。
在此使用之一「導電墊」可表示如一導電墊、一導電線/線路及一導電平面之一導電元件/材料，其在一模層之表面、一承載/底晶粒及一通孔(例如，一通孔桿、一TMV等)上形成第一重分佈層。例如，該第一重分佈層之一導電墊可用於耦接在相同、單一導電墊上之二或二以上頂晶粒(如圖1B所示)。
該半導體封裝體更包括具有一焊料球之一第二晶粒(例如，一記憶體晶粒、一頂封裝體等)，該焊料球與該第二晶粒之一底表面上的一晶粒墊耦接，其中該第二晶粒之該焊料球設置在該第一重分佈層上以便耦接該 第二晶粒及該第一晶粒(例如，如圖1A至1B與2E所示)。請注意，在一實施例中，如果需要，可依據封裝設計省略該第二晶粒上之該晶粒墊。在一實施例中，該第二晶粒具有一第一邊緣及與該第一邊緣相對之一第二邊緣(例如，如圖1所示之一第一邊緣105c及一第二邊緣105d)，其中該第二晶粒之該第一邊緣定位在(或設置在)該第一晶粒之一覆蓋區內，且該第二晶粒之該第二邊緣可定位在該第一晶粒之該覆蓋區外(例如，如圖1所示)。
在此使用之一「覆蓋區」可表示被如一晶粒之一結構或一組件佔據的一表面空間(或一表面空間之量)。例如，該第一晶粒可具有比該第二晶粒之一覆蓋區大的一覆蓋區。此外，在此使用之一「偏位」可表示在一第一覆蓋區與一第二覆蓋區間之覆蓋區差。因此，該半導體封裝體之實施例可包括在該第一覆蓋區與該第二覆蓋區間之一偏位，如此可藉由(i)減少該第二晶粒(或該頂晶粒)之尺寸及(ii)便於為欲放在該第一晶粒上方之該模層上的另外組件(例如，積體電路(IC)封裝體、被動組件、其他晶粒等)提供更多表面空間(即，一第三晶粒可如圖1B所示地設置在該第一晶粒上方之剩餘表面空間及剩餘表面空間的一部份上)來改善該封裝體堆疊之總尺寸(或使其最佳化)。
在某些其他實施例中，該第一重分佈層可包括設置在該導電墊上之該UBM墊，其中該導電墊可直接地設置在該模層及該第一晶粒中之至少一者上(例如，如 圖1B與2D所示)。該半導體封裝體亦可具有設置在該第一晶粒之一底表面上的一第二重分佈層及與該第一通孔相鄰地設置之一第二通孔，其中該第二通孔延伸穿過該模。在一實施例中，該第一重分佈層可包括設置在該第一通孔及該第二通孔中之至少一通孔上的一或多數通孔導電墊(例如，如圖2C所示)。在一實施例中，該半導體封裝體可具有設置在該UBM墊上之第二晶粒的焊料球，且該UBM墊係在該導電墊上，其中該第二晶粒與該導電墊、該第一通孔及該第二通孔耦接。
該半導體封裝體之實施例藉由以一晶圓等級或一封裝體等級使模製承載封裝體的背側接受例如使用有助於在該模製承載封裝體背側上形成一重分佈層之一或多數金屬陰影遮罩的一濺鍍或蒸發製程來改善封裝解決方法。例如，這些遮罩圖案化而具有多數開口以便在該晶圓之背側設置包括該等模製承載封裝體(或晶粒)的該重分佈層/結構。因此，設置在該承載封裝體上方之模層上的後來重分佈層/結構可用於附接(或耦接)該頂封裝體在該承載封裝體上方之模層上的該(等)重分佈層上且因此可在不需要微影術或蝕刻之情形下組裝一封裝體堆疊。
此外，該半導體封裝體之實施例藉由在該承載晶粒上方的模層上以面板等級及/或晶圓等級直接地施加多數重分佈層來改善封裝解決方法。該半導體封裝體之這些實施例亦藉由要求減少處理時間及步驟來改善現有 封裝體堆疊封裝，因此降低總良率風險。此外，如在此所述，該封裝體堆疊之總尺寸係藉由減少該頂晶粒之覆蓋區來最佳化，如此其他組件可有更多空間設置在該承載晶粒(例如，如圖1B所示)。
在以下說明中，所示實施例之各種態樣可使用所屬技術領域中具有通常知識者通常使用之用語來說明以傳達其工作之本質給其他所屬技術領域中具有通常知識者。但是，所屬技術領域中具有通常知識者可了解的是這些實施例可只藉由所述態樣中之某些態樣來實施。為了說明，提出特定數目、材料及組態以便徹底了解所示實施例。但是，所屬技術領域中具有通常知識者可了解的是這些實施例可在沒有該等細節之情形下實施。在其他情形中，省略或簡化習知特徵以避免模糊所示實施例。
各種操作可以最有助於了解這些實施例之一方式用多數分開操作依序說明。但是，說明之順序不應被視為暗示這些操作具有必要順序相關性。詳而言之，這些操作可不必以呈現之一順序實施。
在此所述之用語「頂」、「底」、「下」、「最下方」及「最上方」使用在一或多數元件之關係中時意圖傳達一比較而非絕對實體組態。因此，說明為在一裝置中之一「最上方元件」或一「頂元件」的一元件可在該裝置倒轉時用「最下方元件」或「底元件」來替代。類似地，說明為在一裝置中之一「最下方元件」或一「底元件」的一元件可在該裝置倒轉時用「最上方元件」或「頂元件」 來替代。
圖1A係實施一封裝體堆疊POP之一半導體封裝體100的橫截面圖。在一實施例中，該半導體封裝體100包括一承載晶粒110、一頂晶粒105、一模層130、一或多數通孔160及一第一重分佈層170。在某些實施例中，該半導體封裝體100係使用該第一重分佈層170來將該頂晶粒105耦接在該承載晶粒110(或一模製承載晶粒/封裝體)上且不需要另外之微影術及/或蝕刻加工步驟。請注意該半導體封裝體100可以面板等級及/或晶圓等級來組裝。舉例而言，一模製承載晶粒可稱為一承載晶粒，該承載晶粒具有覆蓋及環繞該承載晶粒之一模層。亦請注意所示通孔160可形成為，但不限於通孔桿及TMV，其中一TMV需要設置在該TMV下方之一墊。可了解的是該等通孔160在圖中顯示為具有一形狀以便不必要地模糊本發明之實施例(即，該等通孔160可為一通孔桿及/或一TMV)。
依據某些實施例，該半導體封裝體100包括設置成覆蓋及環繞該承載晶粒110之一頂表面110a及該等通孔160的模層130(或一封裝層)。在一實施例中，該半導體封裝體100可包括一或多數通孔160(即，該半導體封裝體可依據所需封裝設計具有一通孔桿、一TMV、或二或二以上TMV/通孔桿之組合)。在某些實施例中，該半導體封裝體100亦可包括TMV及/或通孔桿(或通孔、通孔柱等)(例如，如圖1B所示)。在一實施例中，該等通孔160可形成為與該承載晶粒110之任一邊緣相鄰(例如，形成在左 側而非右側，或一通孔在一邊緣且另一通孔在相對邊緣)。在一實施例中，該等通孔160設置成相鄰且垂直地定位在該承載晶粒110之其中一邊緣上。在一實施例中，該等通孔160具有比該承載晶粒110之一z高度大的一z高度。在另一實施例中，該等通孔160可具有與該承載晶粒110大致類似/相等之一z高度(例如，如圖1B所示)。
在一實施例中，該承載晶粒110可包括但不限於一半導體晶粒、一封裝體(例如，一承載晶圓封裝體)、一電子裝置(例如，一無線裝置)、一積體電路(IC)、一中央處理單元(CPU)、一微處理器、一平台路徑控制集線器(PCH)、一記憶體及一現場可規劃閘陣列(FPGA)。該承載晶粒110可由如矽之一材料形成且具有可與例如一電腦母板之另一基材耦接的電路。
在一實施例中，該模層130係由具有一或多數填充材料之一環氧樹脂(例如，一軟環氧樹脂、一硬環氧樹脂、不透明環氧樹脂等)形成。依據某些實施例，用於該模層130之一或多數材料可包括，但不限於：用於半導體裝置、壓力感測器之超順應材料；用以阻擋光子進入該等晶粒之可見光、紫外線(UV)及紅外光(IR)吸收/反射材料；用以封裝該等互連及/或焊線之硬聚合物；及/或用於能源收集之透明材料(例如，一太陽能電池)。
在一實施例中，該半導體封裝體100使用該第一重分佈層170來安裝/耦接(或機械地附接)該頂晶粒105在該模製承載晶粒110之一頂表面130a上。在一實施 例中，該第一重分佈層170設置在該模層130之頂表面130a上，其中該第一重分佈層170可包括一或多數導電墊170(即，該第一重分佈層170可由一或多數導電墊170形成)。在其他實施例中，該模層130可進一步凹陷以便暴露該承載晶粒110之頂表面110a(當該等通孔160可與該承載晶粒110之頂表面110a共平面且可具有與該承載晶粒110大致類似或相等之一z高度時)，其中該第一重分佈層170可具有直接地設置在該承載晶粒之頂表面110a及該等通孔160上的一或多數導電墊/線路。
在另一實施例中，該第一重分佈層170係直接地設置在該模層130之一頂表面130a上，其中該第一重分佈層170可包括一或多數導電墊170及一或多數UBM墊171。請注意該等UBM墊171可附加/形成在該等導電墊170上作為一選擇實施例(即，該重分佈層170可只由該等導電墊形成)。例如，該第一重分佈層170可包括一第一層導電墊170及接著設置在該第一層導電墊170上之一第二層UBM墊171(例如，亦如圖2D所示)。在其他實施例中，該重分佈層170可依據所需封裝設計直接地形成在一封裝層(例如，該模層)、一黏著層及/或一晶粒(如，使用冷噴塗)上，及/或可布線(或形成)在一層聚合物上。
請再參閱圖1，在一實施例中，該第一重分佈層170只設置(或濺鍍)在該模層130之頂表面130a上。在另一實施例中，該第一重分佈層170設置在該模層130之頂表面130a及該等通孔160之暴露部份上。在一實施例 中，該第一重分佈層170可使用包括蒸發、濺鍍、電鍍、印刷、噴射、柱撞擊(stud bumping)、直接放置等之任何適當方法，藉由濺鍍(或設置/沈積)一仿形導電層，例如一Cu、Ni、Sn、Au、Ag、Al、一Al合金、W、Ti、Ta、TiN、TaN層等來形成。在一實施例中，該第一重分佈層170圖案化且設置在該模層之頂表面130a上以形成作為該等第一重分佈層170之導電墊及重分佈線的該等導電墊170(或該等導電元件/接頭)。請注意該第一重分佈層170可包括該(等)導電墊而不需要一UBM墊。
在一實施例中，該重分佈層170可顯示為具有沿著右側大致覆蓋(或在)該等通孔160上之二第一導電墊(或通孔接頭)及沿著左側之另一第一導電墊，其中這一第一導電墊未直接地覆蓋一通孔而是位在該承載晶粒110之頂表面110a上方的模層130之頂表面130a上。該等第一導電墊170作為一第一重分佈層，其中該等導電墊/元件用於提供與該等通孔160之一電連接且用於提供耦接該頂晶粒105及該承載晶粒110之多數重分佈線。
依據某些實施例，如果需要，依據該封裝設計，在左側且設置在該承載晶粒110上方之該一導電墊170可定位在該承載晶粒110之一覆蓋區內且定位成耦接該頂晶粒105之一第一邊緣105c。在一實施例中，這一導電墊170可設置在該承載晶粒110上方以便為該頂晶粒105提供機械支持。在某些實施例中，如果需要，依據該封裝設計，在右側且設置在該等通孔160上之該等二第一 導電墊170可定位在該承載晶粒110之覆蓋區外且定位成耦接該頂晶粒105之一第二邊緣105d及該等通孔160。在一實施例中，該等二導電墊170可設置且耦接該等通孔160以便發送該頂晶粒105、該承載晶粒110及一或多數電組件(例如，一印刷電路板、一第三晶粒等)中之至少一者的電信號。
該半導體封裝體更包括具有多數焊料球134之該頂晶粒105(或一第二晶粒)，該等焊料球134耦接在該頂晶粒105之一底表面105b上的多數晶粒墊106。在一實施例中，該頂晶粒105可包括，但不限於：一半導體晶粒、一頂封裝體、一電子裝置(例如，一無線裝置)、一IC、一CPU、一微處理器、一PCH、一記憶體及一FPGA。該頂晶粒105可由如矽之一材料形成且其上具有可與另一基材及/或如該承載晶粒110之另一晶粒耦接的電路。
在一實施例中，該頂晶粒105設置在該第一重分佈層170上以便耦接該頂晶粒105及該承載晶粒110。在一實施例中，在該頂晶粒105之底表面105b上的晶粒墊106及焊料球134與該第一重分佈層170耦接，因此藉由該第一重分佈層170及該等通孔160耦接該頂晶粒105及該承載晶粒110。請注意，在一實施例中，因為該頂晶粒105之一或多數焊料球134可直接地耦接在該等通孔160之暴露表面上，所以可省略在該等通孔160上之二導電墊170。在這實施例中，當該等導電墊170未設置在該等暴露通孔160上，而是設置在該模層130上時，該頂晶粒105之一或 多數焊料球134可具有比該頂晶粒105之其他/剩餘焊料球134大的一間距尺寸。
在一實施例中，如上所述，該頂晶粒105具有在左側之第一邊緣105c及在右側之第二邊緣105d，其中該第二邊緣105d與該第一邊緣105c相對。該頂晶粒105可具有定位(設置)在該承載晶粒110之一覆蓋區內的第一邊緣105c及定位在該承載晶粒110之覆蓋區外的第二邊緣105d。在一實施例中，頂晶粒105之覆蓋區延伸超出該承載晶粒110之覆蓋區，其中該承載晶粒110之表面積可比該頂晶粒105之表面積大。在這實施例中，該半導體封裝體100可在該承載晶粒110之覆蓋區上方具有額外(或另外/剩餘)表面積或空間，其中，但不限於，另一晶粒、一IC、一電子組件及/或一封裝體可附加在該承載晶粒110上方之剩餘表面積上且可與該頂晶粒105相鄰。此外，在一實施例中，該頂晶粒105可具有封裝體堆疊在該頂晶粒105之一頂表面105a上方的一或多數晶粒(即，該半導體封裝體100可包括多數三維(3D)封裝體堆疊晶粒)。
在另一實施例中，(如果需要，依據封裝設計)該承載晶粒110之表面積可比該頂晶粒105之表面積小，這可藉由該第一重分佈層170來達成。在一實施例中，一第二重分佈層120可形成在該承載晶粒110之一底表面110b上，其中該第二重分佈層120包括可用於耦接該承載晶粒110及一基材(例如，一印刷電路板(PCB)、一母板、一封裝體、一電子裝置等)之多數焊料球135。
請注意圖1A之半導體封裝體100可依據所需封裝設計包括更少或更多封裝組件。
圖1B係實施一封裝體堆疊之一半導體封裝體150的橫截面圖及個別平面圖。該半導體封裝體150類似於圖1A之半導體封裝體100，但該半導體封裝體150可具有設置在該承載晶粒110上方之二或二以上電子裝置，例如該等頂晶粒105、115與125。請注意在該承載晶粒110上方之額外空間可用於另一晶粒(例如，該等頂晶粒115與125)，但亦可包括，但不限於另一或多數封裝組件，例如IC、封裝體/基材、被動組件、晶粒、分立組件(例如，一電感器及一電容器)及/或任何另外之組件。
在一實施例中，該半導體封裝體150使用該第一重分佈層170來安裝/耦接(或機械地附接)該等頂晶粒105、115與125在該模製承載晶粒110之頂表面110a上。在一實施例中，該頂晶粒105之覆蓋區延伸超出該承載晶粒110之覆蓋區(至該承載晶粒110之右側)，該頂晶粒115之覆蓋區係在該承載晶粒110之覆蓋區內，且該頂晶粒125之覆蓋區延伸超出該承載晶粒110之覆蓋區(至該承載晶粒100之左側)。在一實施例中，該重分佈層170具有一或多數導電墊以便耦接該等頂晶粒105、115與125及該承載晶粒110之頂表面110a。在一實施例中，如俯視/平面圖所示，該重分佈層170可具有二導電墊(或導電線)以便耦接該等頂晶粒105與115，且可具有三導電墊以便耦接該等頂晶粒115與125。此外，該重分佈層170容許該 頂晶粒115可完全地設置在該承載晶粒110之覆蓋區內且安裝/附接在該承載晶粒110之頂表面110a上且不需要一通孔桿及/或一TMV。
在一實施例中，如上所述，該頂晶粒105可使用一通孔160(而非圖1A所示之二通孔160)設置在該承載晶粒110上方。此外，該等通孔160可為貫穿模通孔及/或通孔桿/柱。請注意，在其他實施例中，如果需要，該等頂晶粒105與125可與二或二以上通孔耦接。在另一實施例中，該重分佈層170可用於耦接四頂晶粒，其中各頂晶粒可定位在該承載晶粒110之一角上(其中各頂晶粒可延伸超出該承載晶粒之角覆蓋區)。此外，如該半導體封裝體150之俯視圖所示，該等頂晶粒105、115與125具有暴露頂表面105a、115a與125a，同時該等頂晶粒105、115與125之底表面(如橫截面圖所示之105b、115b與125b)係與該第一重分佈層170及該承載晶粒110之頂表面110a平行。此外，在某些實施例中，該等頂晶粒105、115與125可具有封裝體堆疊在該等頂晶粒105、115與125之暴露頂表面105a、115a與125a中之至少一暴露表面上方的一或多數晶粒(例如，3D封裝體堆疊晶粒)。
請注意圖1B之半導體封裝體150可依據所需封裝設計包括更少或更多封裝組件。
圖2A至2E係依據某些實施例之用於形成一半導體晶圓201之一流程200，該半導體晶圓201包括一模層230、多數承載晶粒210、多數頂晶粒205、(多數)重分 佈層270、多數圖案化遮罩280至281及多數通孔260。在一實施例中，該流程200包括用於形成該半導體晶圓201之一或多數步驟，且該半導體晶圓201可被切割以便產生如在此所述之該等半導體封裝體(例如，圖1A至1B之半導體封裝體100與150)。此外，該流程200可以面板等級形成在此所述之半導體封裝體(例如，圖1A至1B之半導體封裝體100與150)(即，該等半導體封裝體可藉由供扇出型面板等級封裝(FOPLP)實施之一類似流程來形成)。請注意由該流程200形成之半導體封裝體(例如，如圖2E所示)可類似於圖1A至1B之半導體封裝體，其中如圖2E所示之該等半導體封裝體可依據所需封裝設計包括更少或更多封裝組件。此外，該半導體晶圓201之圖2A至2E之圖可只顯示該半導體晶圓201之一部份。亦請注意在圖2A至2E中，該等通孔260(或通孔桿)可與該承載晶粒210(或埋入晶片)同時地設置/放置。
圖2A顯示一或多數模製承載晶粒210且多數通孔260在各模製承載晶粒210之右側。在一實施例中，該等承載晶粒210具有設置成覆蓋且環繞該等承載晶粒210及該等通孔260之模層230。在一實施例中，該等通孔260可形成在該等承載晶粒210之任一邊緣上，且該等通孔260可依據例如該等頂晶粒之尺寸、該等頂晶粒之電氣要求及/或該重分佈層之圖案，由一通孔、二通孔或二或二以上通孔形成。此外，在某些實施例中，該等承載晶粒210可作為放置在上或下位置(例如，如圖2A所示，該等承載晶粒 在下位置)之扇出型晶圓等級封裝(FOWLP)使用。在一實施例中，該半導體晶圓201可積層在一晶圓載體(例如，一玻璃載體)上之一切割帶(例如，一熱釋放帶)上。
該半導體晶圓201包括該模層230，該模層230可用壓縮模製來實施以便封裝該半導體晶圓201。請注意如圖2A所示，該半導體晶圓201可由該帶及該晶圓載體移除。例如，該模層230可用於承載該半導體晶圓201之扇出區域及保護該等承載晶粒210之背側。
請注意圖2A之半導體晶圓201可依據所需封裝設計包括更少或更多封裝組件。
圖2B顯示設置一第二重分佈層220且多數焊料球235在該等承載晶粒210之底表面上。此外，圖2B亦顯示依據一實施例之一薄化/研磨製程，該薄化/研磨製程係在該半導體晶圓201之背側實施以暴露該等通孔260之頂表面260a。在某些實施例中，該薄化製程可研磨該模層230以暴露該等通孔260，其中該薄化製程可使用一機械研磨製程、一化學機械拋光(CMP)製程、一濕或乾式蝕刻製程及/或其組合來實施。在另一實施例中，可在研磨該半導體晶圓201之背側至最後/所需厚度後，在該流程200之這階段形成該等通孔260。因此，該等通孔260可由圖2A省略或在圖2B中之該流程200的這階段形成。
請注意圖2B之半導體晶圓201可依據所需封裝設計包括更少或更多封裝組件。
圖2C顯示設置在該半導體晶圓201之背側 以形成該第一重分佈層270的一第一圖案化遮罩280。在一實施例中，該第一圖案化遮罩280具有用於在該模層230及該等通孔260之頂表面260a上產生該第一重分佈層270的多數開口280a。在另一實施例中，如上所述，該第一重分佈層270可只形成在該模層230上，同時讓該等通孔260之頂表面260a保持暴露。在另一實施例中，該第一重分佈層270可設置在該模層230上且二相鄰通孔260中之一通孔設置在各承載晶粒210之右側。
在一實施例中，該第一圖案化遮罩280之開口280a界定可作為導電墊及重分佈線的該第一重分佈層270之多數部份。在一實施例中，該第一圖案化遮罩280可為一圖案化光阻遮罩、一硬遮罩或其組合等。在一實施例中，一第一導電材料(例如，Cu、Al、Au、Ni或Ag等)可設置成穿過該第一圖案化遮罩280之開口280a以便使用例如一濺鍍製程、一蒸發製程、一印刷製程(例如，一3D列印製程)、一噴射製程或一電鍍製程等之任何適當方法來形成該第一重分佈層270之一或多數導電墊(或導電線/線路)。在其他實施例中，該第一圖案化遮罩280可包括用於形成該第一重分佈層270之另外導電墊且可收納在各承載晶粒210上方之二或二以上組件(例如，如圖1B所示之在該承載晶粒上方的二或二以上組件)的多數另外開口(例如該等開口280a)。
在一實施例中，該第一重分佈層270可為單一金屬導電墊層及/或一或多數封裝體堆疊金屬墊與層，例 如Ti/Al/Ti、Cu、Al、Ni/Cu或Cr/Cu/Cr等。在一實施例中，用於該第一重分佈層270之該第一導電材料可形成圓形或矩形圖案以產生該等導電墊(或導電線路、著陸墊等)。該等第一重分佈層270可用來提供用於後續封裝體堆疊封裝之多數連接點。該等導電墊270可為單一金屬層或一封裝體堆疊金屬層，例如Al、Al/Ni/Cu、Ti/Al/Ti、Cu或Ni/Au/Cu等。
請注意圖2C之半導體晶圓201可依據所需封裝設計包括更少或更多封裝組件。
圖2D顯示設置在該半導體晶圓201之背側以形成該第一重分佈層270的一第二圖案化遮罩281。在一實施例中，該第二圖案化遮罩281具有用於在該第一重分佈層270之導電墊上且在各承載晶粒210之覆蓋區內形成多數UBM墊271(即，該等UBM墊271設置在左側之導電墊270上且未在位於該等通孔260上方之右側的導電墊270上)的多數開口281a。在一實施例中，該第一重分佈層270之UBM墊271可由與用於形成該等導電墊270之材料不同的一材料形成。在另一實施例中，如上所述，該第一重分佈層270可省略該等UBM墊271，其中該等頂晶粒可因此與該等導電墊270直接地耦接而未在該等導電墊270與該等頂晶粒之焊料球間形成UBM墊。
在一實施例中，該第二圖案化遮罩281之開口281a界定可作為UBM墊的該第一重分佈層270之該等部份以便在該第一重分佈層270之導電墊與該等頂晶粒之 晶粒墊間提供較佳接合。在一實施例中，該第二圖案化遮罩281可為一圖案化光阻遮罩、一硬遮罩或其組合等。在一實施例中，一第二導電材料(例如，Cu、Al、Au、Ni、Ag或其組合等)可設置成穿過該第一圖案化遮罩281之開口281a以便使用例如一濺鍍製程、一蒸發製程、一印刷製程(例如，一3D列印製程)、一噴射製程或一電鍍製程等之任何適當方法來形成該第一重分佈層270之該一或多數UBM墊271。在一實施例中，該等導電墊270之第一導電材料可與該等UBM墊271之第二材料相同或不同。在其他實施例中，該第二圖案化遮罩281可包括用於形成該第一重分佈層270之另外UBM墊271且可收納在各承載晶粒210上方之二或二以上組件(例如，如圖1B所示之該承載晶粒上方的二或二以上組件)的多數另外開口(例如該等開口281a)。此外，在一實施例中，該第二圖案化遮罩281可包括用於在該第一重分佈層270之一或多數剩餘導電墊上形成多數另外UBM墊271(即，一或多數另外UBM墊271可形成在位於該等通孔260上之一或多數導電墊270上)的多數另外開口(例如該等開口281a)。請注意，在一實施例中，該UBM墊271之直徑可等於或小於該導電墊270之直徑。
請注意圖1B之半導體封裝體150可依據所需封裝設計包括更少或更多封裝組件。
圖2E顯示切割/鋸切成半導體封裝體250至252之半導體晶圓201。在一實施例中，可使用一分割製程來切割/鋸切該半導體晶圓201成為該等半導體封裝體250 至252，其中該分割程序可藉由如使用一鋸片、一雷射等之任何適當方法來實施。此外，在分割各半導體封裝體250至252後，具有多數晶粒墊206及多數焊料球234之各頂晶粒205設置在各對應半導體封裝體250至252之對應第一重分佈層270上以形成在此所述之封裝體堆疊。在其他實施例中，可附加與該頂晶粒205相鄰(例如，在該頂晶粒205之左側或在該承載晶粒210上方剩餘覆蓋區中任一處)及/或封裝體堆疊在該頂晶粒205上方的一或多數晶粒/組件(例如，圖1B所示之頂晶粒115)。
請注意圖2E之半導體封裝體250至252可依據所需封裝設計包括更少或更多封裝組件。
圖3係依據一實施例之一半導體封裝體300(或一半導體封裝系統)之橫截面圖，該半導體封裝體300具有一或多數封裝體堆疊(POP)350、一封裝體基材302、一基材312及一晶粒314。詳而言之，圖3顯示該等封裝體堆疊350(例如，如在此所述之半導體封裝體)依據某些實施例具有一承載晶粒、一(多數)頂晶粒、一模層、一或多數通孔及一第一重分佈層。請注意該等封裝體堆疊350可類似於圖1A至1B與2E之半導體封裝體100、150與250至252。
在一實施例中，該半導體封裝體300只是一實施例，其中一積體電路晶粒314透過由各微凸塊形成之一或多數焊料凸塊/接點而與一基材(例如，一插入物)312耦接。在一實施例中，一焊料球(或一焊料接點)可藉由焊 接本身可稱為一「凸塊」及/或一「微凸塊」之依據一實施例的一微凸塊形成。在某些實施例中，該半導體封裝體300可具有設置在一插入物312上之一晶粒314，其中該封裝體堆疊晶粒314及插入物312設置在一封裝體基材302上。依據某些實施例，該封裝體基材302可包括，但不限於：一封裝體、一基材、一PCB及一母板。在一實施例中，該封裝體基材302係一PCB。在一實施例中，該PCB係由具有積層在兩側之薄銅箔的一FR-4玻璃環氧基底形成。在某些實施例中，可使用一多層PCB，且使用預浸材及銅箔來形成多數其他層。例如，該多層PCB可包括一或多數介電層，其中各介電層可為一感光介電層。在某些實施例中，可在該PCB302中鑽出多數孔。在一實施例中，該PCB302亦可包括多數導電銅線路、多數金屬墊及多數孔。
在一實施例中，該晶粒314可包括，但不限於：一半導體晶粒、一電子裝置(例如，一無線裝置)、一IC、一CPU、一微處理器、一PCH、一記憶體及FPGA。該晶粒314可由如矽之材料形成且該晶粒上具有欲與該插入物312耦接之電路。雖然某些實施例不限於這情形，但該封裝體基材302可接著與例如一電腦母板之另一本體耦接。例如包括某些或全部凸塊316、318與320之在該封裝體基材302、該插入物312及該晶粒314間的一或多數連接可包括一或多數互連結構。在某些實施例中，這些互連結構(或連接)可多樣地包含一鎳、鈀與錫(且在某些實 施例中係銅)之合金。
在該封裝體基材302與另一本體間之連接可使用如所示之說明用凸塊320的任何適當結構來形成。該封裝體基材302可包括形成在其上或其中之各種電子結構。該插入物312亦可包括形成在其上或其中之多數電子結構，且該等電子結構可用於耦接該晶粒314及該封裝體基材302。在一實施例中，可使用一或多數不同材料來形成該封裝體基材及該插入物。在某些實施例中，該封裝體基材302係由一或多數層聚合物基底材料構成之一有機基材，且具有用於發送信號之多數導電區域。在某些實施例中，該插入物312係由一陶瓷基底材料構成且包括用於發送信號之多數金屬區域。雖然某些實施例不限於這情形，但該半導體封裝體300可包括例如定位在該封裝體基材302與該插入物312間之多數間隙控制結構330。該等間隙控制結構330可減少在該封裝體基材302與該插入物312間之間隙高度的變化，這間隙高度的變化會在將晶粒314附接在插入物312上時在迴焊期間發生。請注意該半導體封裝體300包括在該插入物312與該晶粒314間之一底流材料328，及在該封裝體基材302與該插入物312間之一底流材料326。該等底流材料(或層)326與328可為注入該等層間之一或多數聚合物。
請注意該半導體封裝體300可依據所需封裝設計包括更少或更多封裝組件。
圖4係顯示依據一實施例之形成一半導體封 裝體之一方法的流程400，該半導體封裝體包括一模層、一承載晶粒、一頂晶粒、一重分佈層及一或多數通孔。在一實施例中，該流程400包括用於形成如在此所述之封裝體堆疊半導體封裝體(例如，圖1A至1B之半導體封裝體100與150，圖2E之半導體封裝體250至252及圖3之半導體封裝體350)的一或多數步驟。
在方塊405，該流程400將一模層設置成覆蓋及環繞一第一晶粒及一第一通孔，其中該第一通孔延伸穿過該模且與該第一晶粒之一邊緣相鄰(例如，如圖2A所示)。在方塊410，該流程400使該模層凹陷以暴露該第一通孔之一頂表面及該第一晶粒之一頂表面(例如，如圖2B所示)。在方塊415，該流程400將一第二重分佈層設置在該第一晶粒之一底表面上(例如，如圖2B所示)。在方塊420，該流程400將一第一重分佈層之一導電墊設置在該第一晶粒之頂表面及該模層之一頂表面中之至少一頂表面上(即，將該導電墊設置在該第一晶粒及/或該模層上)，其中該導電墊依據一第一圖案化遮罩中之一開口圖案化及定位在該第一晶粒之頂表面及/或該模層上(例如，如圖2C所示)。
在方塊425，該流程400將一UBM墊設置在該第一重分佈層之該導電墊上，其中該UBM墊依據一第二圖案化遮罩中之一開口圖案化及定位在該導電墊上(例如，如圖2D所示)。在方塊430，該流程400耦接(設置或機械地附接)在該UBM墊上之一第二晶粒及該第一重分佈層之 該導電墊，其中該第二晶粒之一底表面與一焊料球耦接，其中該第二晶粒之該焊料球設置在該UBM墊及該第一重分佈層之該導電墊上，其中該第一重分佈層耦接該第二晶粒及該第一晶粒，其中該第二晶粒具有一第一邊緣及與該第一邊緣相對之一第二邊緣，且其中該第一邊緣定位在該第一晶粒之一覆蓋區內且該第二邊緣定位在該第一晶粒之該覆蓋區外(例如，如圖2E所示)。
在其他實施例中，該流程可包括設置成與該第一通孔相鄰之一第二通孔，其中該第二通孔延伸穿過該模，其中該第一重分佈層包括設置在該第一通孔及該第二通孔中之至少一通孔上的一或多數通孔導電墊(例如，如圖2C所示)，其中該第二晶粒與該第一通孔、該第二通孔及該導電墊耦接，且其中該第二重分佈層包括一第二焊料球(例如，如圖2E所示)。在一實施例中，該流程可具有比該第二晶粒之一覆蓋區大的該第一晶粒之覆蓋區(例如，如圖1A所示)。
在其他實施例中，該流程可具有只設置在該第一晶粒之頂表面及該模層之頂表面中之至少一頂表面上的該第一重分佈層，且該第一重分佈層未設置在該等第一與第二通孔上，因此該第二晶粒可與該第一重分佈層之該導電墊及該等第一與第二通孔上之暴露表面直接地耦接。在其他實施例中，該流程可包括將該第一重分佈層之一或多數導電墊設置在一第三通孔及該第一晶粒之頂表面及該模層之頂表面中之至少一頂表面上，其中該第三通 孔與該第一晶粒之一第二邊緣相鄰，且其中該第二邊緣與該第一晶粒之該邊緣相對(例如，如圖1A所示)。
在其他實施例中，該流程可包括耦接一第三頂晶粒及該第一重分佈層之該一或多數導電墊，其中該第三晶粒之一底表面與一或多數焊料球耦接，其中該第三晶粒之該等焊料球設置在該第一重分佈層之該一或多數導電墊上，其中該第一重分佈層耦接該第三晶粒及該第一晶粒，其中該第三晶粒具有一第一邊緣及與該第一邊緣相對之一第二邊緣，且其中該第一邊緣定位在該第一晶粒之該覆蓋區外且該第二邊緣定位在該第一晶粒之該覆蓋區內(例如，如圖1A所示)。在其他實施例中，該流程可具有設置在該第一重分佈層之相同導電墊上的一或多數頂晶粒(例如，設置在相同導電墊170上之頂晶粒105與115，如圖1B所示)。
請注意由該流程400形成之半導體封裝體可依據所需封裝設計包括更少或更多封裝組件(例如，如圖1至3所示)。
圖5係一示意方塊圖，顯示依據一實施例之使用具有一封裝體堆疊封裝之一裝置封裝體510(或一半導體封裝體)的電腦系統500，該封裝體堆疊封裝體包括一模層、一承載晶粒、一(多數)頂晶粒、一重分佈層及一或多數通孔。圖5顯示一運算裝置500之例子。運算裝置500收容母板502。在一實施例中，母板502可類似於圖3之封裝體基材(例如，圖3之封裝體基材302)。母板502可包括 多數組件，包括但不限於：處理器504、裝置封裝體510及至少一通訊晶片506。處理器504實體地及電氣地耦接母板502。在某些實施例中，至少一通訊晶片506亦實體地及電氣地耦接母板502。在其他實施例中，至少一通訊晶片506係處理器504之一部份。
依據其應用，該運算裝置500可包括可或未實體地及電氣地耦接母板502之多數其他組件。這些其他組件包括，但不限於：依電性記憶體(例如，DRAM)、非依電性記憶體(例如，ROM)、快閃記憶體、一圖形處理器、一數位信號處理器、一密碼處理器、一晶片組、一天線、一顯示器、一觸控螢幕顯示器、一觸控螢幕控制器、一電池、一音訊編碼器、一視訊編碼器、一功率放大器、一全球定位系統(GPS)裝置、一羅盤、一加速計、一陀螺儀、一揚聲器及一攝影機及大容量儲存裝置(例如硬碟、光碟(CD)、多樣化數位光碟(DVD)等)。
至少一通訊晶片506可進行無線通訊以便傳送資料至該運算裝置500及由該運算裝置500傳送資料。該用語「無線」及其衍生用語可被用來說明可透過使用調變電磁輻射傳送資料通過一非實體媒介之電路、裝置、系統、方法、技術、通訊通道等。該用語未暗示相關裝置未包含任何線，但在某些實施例中它們可未包含。至少一通訊晶片506可實施任一數目之無線標準或通訊協定，包括但不限於：Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進 (LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、CDMA、TDMA、DECT、藍芽、其衍生語、及稱為3G、4G、5G等之任何其他無線通訊協定等。運算裝置500可包括多數通訊晶片506。例如，一第一通訊晶片506可專用於如Wi-Fi及藍芽等之短程無線通訊且一第二通訊晶片506可專用於如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等之長程無線通訊。
運算裝置500之處理器504包括封裝在處理器504內之一積體電路晶粒。裝置封裝體510可為，但不限於一封裝基材及/或一印刷電路板。裝置封裝體510可為一封裝體堆疊半導體封裝體，該封裝體堆疊半導體封裝體具有該運算裝置500之一模層、一承載晶粒、一或多數頂晶粒、一重分佈層、及一或多數通孔(如圖1至3所示)，或來自在此所述之圖的任何其他組件。此外，如在此所述，藉由在該模製承載晶粒上提供一第一重分佈層(例如，圖1A之第一重分佈層170)來減少該頂晶粒之所需覆蓋區且不需要如微影術及/或蝕刻之另外步驟，該裝置封裝體510有助於減少該運算裝置500之加工/組裝步驟及良率風險損失。
請注意裝置封裝體510可為一單一組件/裝置、一子組之組件及/或整個系統，其中該等材料、形貌體及組件可限於需要該第一重分佈層在該模製承載晶粒上以便封裝體堆疊封裝的裝置封裝體510及/或該運算裝置500之任何其他組件(例如，該母板502及/或該處理 器504需要在此所述之一類似封裝體堆疊封裝)。
在某些實施例中，該積體電路晶粒可與一封裝體基材上之一或多數裝置封裝在一起以減少該運算裝置之z高度，該一或多數裝置包括供無線通訊使用之一熱穩定RFIC及天線以及在此所述之裝置封裝體。該用語「處理器」可表示處理來自暫存器及/或記憶體之電子資料以便將該電子資料轉變成可儲存在暫存器及/或記憶體中之其他電子資料的任何裝置或一裝置之一部分。
至少一通訊晶片506亦包括封裝在該通訊晶片506內之一積體電路晶粒。在某些實施例中，該通訊晶片之積體電路晶粒可與一封裝基材上之一或多數裝置封裝在一起，該一或多數裝置包括在此所述之一或多數裝置封裝體。
在前述說明書中，已參照其特定示範實施例說明了多數實施例。但是，應記住的是全部這些及類似用語可與適當物理量相關且只是應用於這些量之方便標記。顯而易見的是可在不偏離較廣精神與範疇之情形下進行各種修改。因此，該說明書及圖應被視為說明而非限制。
雖然以上說明了示範設備及方法之特定實施例，但所屬技術領域中具有通常知識者可了解在其他實施例中可重新排列及/或省略上述步驟中之許多步驟。前述特定實施例之說明充分地揭露其他人可藉由應用現有知識在不偏離上位觀念之情形下輕易地改變及/或修改它用於各種應用的該揭示之一般本質。例如，另外之重分佈線路、 墊及聚合物層可用於在該半導體封裝體(或半導體晶圓)上方形成一或多數材料(例如，金屬)之另外或多數層。因此，該等修改及改變係在揭露實施例之等效物的意義及範圍內。
以下例子係有關於多數其他實施例。該等不同實施例之各種特徵可與包含之特徵及排除之其他特徵多樣地組合以配合各種不同應用。
以下例子係有關於多數其他實施例：
例1係一種半導體封裝體，其包含：一模，其覆蓋且環繞一第一晶粒及一第一通孔。該第一通孔延伸穿過該模且與該第一模之一邊緣相鄰；一第一重分佈層，其在該第一晶粒之一頂表面及該模之一頂表面中之至少一頂表面上。該第一重分佈層包括一導電墊；及一第二模，其具有一焊料球，該焊料球與在該第二晶粒之一底表面上的一晶粒墊耦接。該第二晶粒之該焊料球與該第一重分佈層耦接。該第一重分佈層耦接該第二晶粒及該第一晶粒。該第二晶粒具有一第一邊緣及與該第一邊緣相對之一第二邊緣。該第一邊緣定位在該第一晶粒之一覆蓋區內且該第二邊緣定位在該第一晶粒之該覆蓋區外。
在例2中，例1之標的物可選擇地包括在該第一晶粒之一底表面上的一第二重分佈層；該第一重分佈層包括在該導電墊上之一下金屬凸塊(UBM)墊。該導電墊設置在該第一晶粒之該頂表面及該模之該頂表面中之至少一頂表面上；一第二通孔與該第一通孔相鄰。該第二通 孔延伸穿過該模。該第一重分佈層包括設置在該第一通孔及該第二通孔中之至少一通孔上的一或多數通孔導電墊；該第一焊料球在該UBM墊上。該第二晶粒與該第一通孔、該第二通孔及該導電墊耦接；且一第二焊料球在該第二重分佈層上。
在例3中，例1至2中之任一例之標的物可選擇地包括該第一晶粒之該覆蓋區比該第二晶粒之一覆蓋區大。
在例4中，例1至3中之任一例之標的物可選擇地包括該第一重分佈層只設置在該第一晶粒之該頂表面及該模之該頂表面中之至少一頂表面上，且該第一重分佈層未設置在該等第一與第二通孔上。
在例5中，例1至4中之任一例之標的物可選擇地包括該第二晶粒直接地耦接該第一重分佈層之該導電墊及該等第一與第二通孔上之暴露表面。
在例6中，例1至5中之任一例之標的物可選擇地包括一第三通孔，其設置成與該第一晶粒之一第二邊緣相鄰。該第二邊緣與該第一晶粒之該邊緣相對；該第一重分佈層將一或多數導電墊設置在該第三通孔及該第一晶粒之該頂表面及該模之該頂表面中之至少一頂表面上；及一第三晶粒，其具有多數焊料球，該等焊料球與在該第三晶粒之一底表面上的一或多數晶粒墊耦接。該第三晶粒之該等焊料球與該第一重分佈層之該一或多數導電墊耦接。該第一重分佈層耦接該第三晶粒及該第一晶粒。該第 三晶粒具有一第一邊緣及與該第一邊緣相對之一第二邊緣。該第一邊緣定位在該第一晶粒之該覆蓋區外且該第二邊緣定位在該第一晶粒之該覆蓋區內。
在例7中，例1至6中之任一例之標的物可選擇地包括該導電墊及通孔導電墊包括一第一材料，且該UBM墊包括一第二材料。該第一材料與該第二材料不同。
在例8中，例1至7中之任一例之標的物可選擇地包括該第一重分佈層之該導電墊具有一第一直徑，且該UBM墊具有一第二直徑。該第二直徑等於或小於該第一直徑。
在例9中，例1至8中之任一例之標的物可選擇地包括一或多數頂晶粒設置在該第一重分佈層之相同導電墊上。
例10係一種用於形成半導體封裝體之方法，其包含以下步驟：將一模設置成覆蓋及環繞一第一晶粒及一第一通孔。該第一通孔延伸穿過該模且與該第一晶粒之一邊緣相鄰；使該模凹陷以暴露該第一通孔之一頂表面及該第一晶粒之一頂表面；將一第二重分佈層設置在該第一晶粒之一底表面上；將一第一重分佈層之一導電墊設置在該第一晶粒之該頂表面及該模之一頂表面中之至少一頂表面上。該導電墊係依據一第一圖案化遮罩中之一開口圖案化及定位；將一UBM墊設置在該第一重分佈層之該導電墊上。該UBM墊係依據一第二圖案化遮罩中之一開口圖案化及定位；及耦接該UBM墊上之一第二晶粒及該第一 重分佈層之該導電墊。該第二晶粒之一底表面與一焊料球耦接。該第二晶粒之該焊料球設置在該UBM墊及該第一重分佈層之該導電墊上。該第一重分佈層耦接該第二晶粒及該第一晶粒。該第二晶粒具有一第一邊緣及與該第一邊緣相對之一第二邊緣。該第一邊緣定位在該第一晶粒之一覆蓋區內且該第二邊緣定位在該第一晶粒之該覆蓋區外。
在例11中，例10之標的物可選擇地包括一第二通孔，其與該第一通孔相鄰。該第二通孔延伸穿過該模。該第一重分佈層包括設置在該第一通孔及該第二通孔中之至少一通孔上的一或多數通孔導電墊。該第二晶粒耦接該第一通孔、該第二通孔及該導電墊。該第二重分佈層包括一第二焊料球。
在例12中，例10至11中之任一例之標的物可選擇地包括該第一晶粒之該覆蓋區比該第二晶粒之一覆蓋區大。
在例13中，例10至12中之任一例之標的物可選擇地包括該第一重分佈層只設置在該第一晶粒之該頂表面及該模之該頂表面中之至少一頂表面上，且該第一重分佈層未設置在該等第一與第二通孔上。
在例14中，例10至13中之任一例之標的物可選擇地包括該第二晶粒直接地耦接該第一重分佈層之該導電墊及該等第一與第二通孔上之暴露表面。
在例15中，例10至14中之任一例之標的物可選擇地包括在一第三通孔及該第一晶粒之該頂表面及 該模之該頂表面中之至少一頂表面上設置該第一重分佈層之一或多數導電墊。該第三通孔與該第一晶粒之一第二邊緣相鄰。該第二邊緣與該第一晶粒之該邊緣相對；及耦接一第三晶粒及該第一重分佈層之該一或多數導電墊。該第三晶粒之一底表面與一或多數焊料球耦接。該第三晶粒之該等焊料球設置在該第一重分佈層之該一或多數導電墊上。該第一重分佈層耦接該第三晶粒及該第一晶粒。該第三晶粒具有一第一邊緣及與該第一邊緣相對之一第二邊緣。該第一邊緣定位在該第一晶粒之該覆蓋區外且該第二邊緣定位在該第一晶粒之該覆蓋區內。
在例16中，例10至15中之任一例之標的物可選擇地包括該導電墊及通孔導電墊包括一第一材料，且該UBM墊包括一第二材料。該第一材料與該第二材料不同。
在例17中，例10至16中之任一例之標的物可選擇地包括該第一重分佈層之該導電墊具有一第一直徑，且該UBM墊具有一第二直徑。該第二直徑等於或小於該第一直徑。
在例18中，例10至17中之任一例之標的物可選擇地包括一或多數頂晶粒設置在該第一重分佈層之相同導電墊上。
例19係一種半導體封裝系統，其包含：一基材，其在一封裝基材上；一晶粒，其在該基材上；及一封裝體堆疊(POP)，其在該封裝體基材上，其中該封裝體堆 疊包括：一模，其覆蓋且環繞一第一晶粒及一第一通孔。該第一通孔延伸穿過該模且與該第一晶粒之一邊緣相鄰；一第一重分佈層，其在該第一晶粒之一頂表面及該模之一頂表面中之至少一頂表面上。該第一重分佈層包括一導電墊；及一第二模，其具有一焊料球，該焊料球與在該第二晶粒之一底表面上的一晶粒墊耦接。該第二晶粒之該焊料球與該第一重分佈層耦接。該第一重分佈層耦接該第二晶粒及該第一晶粒。該第二晶粒具有一第一邊緣及與該第一邊緣相對之一第二邊緣。該第一邊緣定位在該第一晶粒之一覆蓋區內且該第二邊緣定位在該第一晶粒之該覆蓋區外。
在例20中，例19之標的物可選擇地包括該封裝體堆疊更包括：一第二重分佈層，其在該第一晶粒之一底表面上；該第一重分佈層包括在該導電墊上之一下金屬凸塊(UBM)墊。該導電墊設置在該第一晶粒之該頂表面及該模之該頂表面中之至少一頂表面上；一第二通孔與該第一通孔相鄰。該第二通孔延伸穿過該模。該第一重分佈層包括設置在該第一通孔及該第二通孔中之至少一通孔上的一或多數通孔導電墊；該第一焊料球在該UBM墊上。該第二晶粒與該第一通孔、該第二通孔及該導電墊耦接；且一第二焊料球在該第二重分佈層上。
在例21中，例19至20中之任一例之標的物可選擇地包括該第一晶粒之該覆蓋區比該第二晶粒之一覆蓋區大。一第二封裝體堆疊設置在該基材上。
在例22中，例19至21中之任一例之標的物可選擇地包括該第一重分佈層只設置在該第一晶粒之該頂表面及該模之該頂表面中之至少一頂表面上，且該第一重分佈層未設置在該等第一與第二通孔上。
在例23中，例19至22中之任一例之標的物可選擇地包括該第二晶粒直接地耦接該第一重分佈層之該導電墊及該等第一與第二通孔上之暴露表面。
在例24中，例19至23中之任一例之標的物可選擇地包括該封裝體堆疊更包括：一第三通孔，其設置成與該第一晶粒之一第二邊緣相鄰。該第二邊緣與該第一晶粒之該邊緣相對；該第一重分佈層將一或多數導電墊設置在該第三通孔及該第一晶粒之該頂表面及該模之該頂表面中之至少一頂表面上；及一第三晶粒，其具有多數焊料球，該等焊料球與在該第三晶粒之一底表面上的一或多數晶粒墊耦接。該第三晶粒之該等焊料球與該第一重分佈層之該一或多數導電墊耦接。該第一重分佈層耦接該第三晶粒及該第一晶粒。該第三晶粒具有一第一邊緣及與該第一邊緣相對之一第二邊緣。該第一邊緣定位在該第一晶粒之該覆蓋區外且該第二邊緣定位在該第一晶粒之該覆蓋區內。
在例25中，例19至24中之任一例之標的物可選擇地包括該導電墊及通孔導電墊包括一第一材料，且該UBM墊包括一第二材料。該第一材料與該第二材料不同。該第一重分佈層之該導電墊具有一第一直徑，且該 UBM墊具有一第二直徑。該第二直徑等於或小於該第一直徑。一或多數頂晶粒設置在該第一重分佈層之相同導電墊上。
在前述說明書中，已參照其特定示範實施例說明了方法及設備。顯而易見的是可在不偏離較廣精神與範疇之情形下進行各種修改。因此，該說明書及圖應被視為說明而非限制。
100:半導體封裝體
105:頂晶粒
105a:頂表面
105b:底表面
105c:第一邊緣
105d:第二邊緣
106:晶粒墊
110:承載晶粒
110a,130a:頂表面
110b:底表面
120:第二重分佈層
130:模層
134,135:焊料球
160:通孔
170:第一重分佈層；導電墊
171:UBM墊

Claims (18)

  1. 一種半導體封裝體，其包含：一模，其環繞一第一晶粒及一第一通孔，其中該第一通孔延伸穿過該模且與該第一晶粒之一邊緣相鄰，且其中該模並未與該第一晶粒垂直地重疊；一第一重分佈層，其在該第一晶粒之一頂表面上，其中該第一重分佈層包括一導電墊；及一第二晶粒，其具有與在該第二晶粒之一底表面上的一晶粒墊耦接之一焊料球，其中該第一重分佈層未設置在該第一通孔上，其中該第二晶粒之該焊料球與該第一重分佈層之該導電墊及該第一通孔上之暴露表面耦接，其中該第一重分佈層將該第二晶粒耦接至該第一晶粒，其中該第二晶粒具有一第一邊緣及與該第一邊緣相對之一第二邊緣，且其中該第一邊緣被定位在該第一晶粒之一覆蓋區內且該第二邊緣被定位在該第一晶粒之該覆蓋區外。
  2. 如請求項1之半導體封裝體，更包含：一第二重分佈層，其在該第一晶粒之一底表面上；該第一重分佈層包括在該導電墊上之一底金屬凸塊(UBM)墊，其中該導電墊設置在該第一晶粒之該頂表面上；一第二通孔，其與該第一通孔相鄰，其中該第二通孔延伸穿過該模；該焊料球在該UBM墊上，其中該第二晶粒與該第一 通孔、該第二通孔及該導電墊耦接；及一第二焊料球，其在該第二重分佈層上。
  3. 如請求項1或2之半導體封裝體，其中該第一晶粒之該覆蓋區比該第二晶粒之一覆蓋區大。
  4. 如請求項1之半導體封裝體，更包含：一第三通孔，其設置成與該第一晶粒之一第二邊緣相鄰，其中該第二邊緣與該第一晶粒之該邊緣相對；該第一重分佈層將一或多數導電墊設置在在該第一晶粒之該頂表面上；及一第三晶粒，其具有與在該第三晶粒之一底表面上之對應的一或多數晶粒墊耦接之一或多數焊料球，其中該第三晶粒之該等焊料球與該第一重分佈層之該一或多數導電墊之對應者耦接，其中該第一重分佈層將該第三晶粒耦接至該第一晶粒，其中該第三晶粒具有一第一邊緣及與該第一邊緣相對之一第二邊緣，且其中該第一邊緣被定位在該第一晶粒之該覆蓋區外且該第二邊緣被定位在該第一晶粒之該覆蓋區內。
  5. 如請求項2之半導體封裝體，其中該導電墊包括一第一材料，且該UBM墊包括一第二材料，且其中該第一材料與該第二材料不同。
  6. 如請求項2之半導體封裝體，其中該第一重分佈層之該導電墊具有一第一直徑，且該UBM墊具有一第二直徑，且其中該第二直徑等於或小於該第一直徑。
  7. 一種形成一半導體封裝體之方法，其包含 以下步驟：將一模設置成覆蓋及環繞一第一晶粒及一第一通孔，其中該第一通孔延伸穿過該模且與該第一晶粒之一邊緣相鄰；使該模凹陷以暴露該第一通孔之一頂表面及該第一晶粒之一頂表面，其中該模並未與該第一晶粒垂直地重疊；將一第二重分佈層設置在該第一晶粒之一底表面上；將一第一重分佈層之一導電墊設置在該第一晶粒之該頂表面上，其中該導電墊係依據一第一圖案化遮罩中之一開口來被圖案化及定位；將一UBM墊設置在該第一重分佈層之該導電墊上，其中該UBM墊係依據一第二圖案化遮罩中之一開口來被圖案化及定位；及將一第二晶粒耦接在該UBM墊及該第一重分佈層之該導電墊上，其中該第二晶粒之一底表面與一焊料球耦接，其中該第一重分佈層未設置在該第一通孔上，其中該第二晶粒之該焊料球設置在該UBM墊、該第一重分佈層之該導電墊及該第一通孔上之暴露表面上，其中該第一重分佈層將該第二晶粒耦接至該第一晶粒，其中該第二晶粒具有一第一邊緣及與該第一邊緣相對之一第二邊緣，且其中該第一邊緣被定位在該第一晶粒之一覆蓋區內且該第二邊緣被定位在該第一晶粒之該覆蓋區外。
  8. 如請求項7之方法，其中一第二通孔與該第一通孔相鄰，其中該第二通孔延伸穿過該模，其中該第二晶粒耦接至該第一通孔、該第二通孔及該導電墊，且其中該第二重分佈層包括一第二焊料球。
  9. 如請求項7或8之方法，其中該第一晶粒之該覆蓋區比該第二晶粒之一覆蓋區大。
  10. 如請求項8之方法，其中該第一重分佈層只設置在該第一晶粒之該頂表面上。
  11. 如請求項7或8之方法，更包含：在該第一晶粒之該頂表面上設置該第一重分佈層之一或多數導電墊，其中一第三通孔與該第一晶粒之一第二邊緣相鄰，其中該第二邊緣與該第一晶粒之該邊緣相對；及將一第三晶粒耦接至該第一重分佈層之該一或多數導電墊，其中該第三晶粒之一底表面與一或多數焊料球耦接，其中該第三晶粒之該等焊料球設置在該第一重分佈層之該一或多數導電墊上，其中該第一重分佈層將該第三晶粒耦接至該第一晶粒，其中該第三晶粒具有一第一邊緣及與該第一邊緣相對之一第二邊緣，且其中該第一邊緣被定位在該第一晶粒之該覆蓋區外且該第二邊緣被定位在該第一晶粒之該覆蓋區內。
  12. 如請求項7或8之方法，其中該導電墊包括一第一材料，且該UBM墊包括一第二材料，且其中該第一材料與該第二材料不同。
  13. 如請求項7或8之方法，其中該第一重分佈層之該導電墊具有一第一直徑，且該UBM墊具有一第二直徑，且其中該第二直徑等於或小於該第一直徑。
  14. 一種半導體封裝系統，其包含：一基材，其在一封裝基材上；一晶粒，其在該基材上；及一封裝體堆疊(POP)，其在該封裝基材上，其中該封裝體堆疊包括：一模，其環繞一第一晶粒及一第一通孔，其中該第一通孔延伸穿過該模且與該第一晶粒之一邊緣相鄰，且其中該模並未與該第一晶粒垂直地重疊；一第一重分佈層，其在該第一晶粒之一頂表面上，其中該第一重分佈層包括一導電墊；及一第二晶粒，其具有與在該第二晶粒之一底表面上的一晶粒墊耦接之一焊料球，其中該第一重分佈層未設置在該第一通孔上，其中該第二晶粒之該焊料球與該第一重分佈層之該導電墊及該第一通孔上之暴露表面耦接，其中該第一重分佈層將該第二晶粒耦接至該第一晶粒，其中該第二晶粒具有一第一邊緣及與該第一邊緣相對之一第二邊緣，且其中該第一邊緣被定位在該第一晶粒之一覆蓋區內且該第二邊緣被定位在該第一晶粒之該覆蓋區外。
  15. 如請求項14之半導體封裝系統，其中該封 裝體堆疊更包括：一第二重分佈層，其在該第一晶粒之一底表面上；該第一重分佈層包括在該導電墊上之一底金屬凸塊(UBM)墊，其中該導電墊設置在該第一晶粒之該頂表面上；一第二通孔，其與該第一通孔相鄰，其中該第二通孔延伸穿過該模；該焊料球在該UBM墊上，其中該第二晶粒與該第一通孔、該第二通孔及該導電墊耦接；及一第二焊料球，其在該第二重分佈層上。
  16. 如請求項14或15之半導體封裝系統，其中該第一晶粒之該覆蓋區比該第二晶粒之一覆蓋區大，且其中一第二封裝體堆疊設置在該封裝基材上。
  17. 如請求項15之半導體封裝系統，其中該第一重分佈層只設置在該第一晶粒之該頂表面上。
  18. 如請求項14或15之半導體封裝系統，其中該封裝體堆疊更包括：一第三通孔，其設置成與該第一晶粒之一第二邊緣相鄰，其中該第二邊緣與該第一晶粒之該邊緣相對；該第一重分佈層包含在該第一晶粒之該頂表面上之一導電墊；及一第三晶粒，其具有與在該第三晶粒之一底表面上的一或多數晶粒墊耦接之多數焊料球，其中該第三晶粒之該等焊料球與該第一重分佈層之該一或多數導電墊之對應 者耦接，其中該第一重分佈層將該第三晶粒耦接至該第一晶粒，其中該第三晶粒具有一第一邊緣及與該第一邊緣相對之一第二邊緣，且其中該第一邊緣被定位在該第一晶粒之該覆蓋區外且該第二邊緣被定位在該第一晶粒之該覆蓋區內。
TW108101190A 2018-04-04 2019-01-11 半導體封裝體、半導體封裝系統及形成半導體封裝體之方法 TWI808115B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/945,648 US11735570B2 (en) 2018-04-04 2018-04-04 Fan out packaging pop mechanical attach method
US15/945,648 2018-04-04

Publications (2)

Publication Number Publication Date
TW201943033A TW201943033A (zh) 2019-11-01
TWI808115B true TWI808115B (zh) 2023-07-11

Family

ID=67991957

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108101190A TWI808115B (zh) 2018-04-04 2019-01-11 半導體封裝體、半導體封裝系統及形成半導體封裝體之方法

Country Status (5)

Country Link
US (3) US11735570B2 (zh)
KR (2) KR102840647B1 (zh)
CN (2) CN116864500A (zh)
DE (1) DE102019105020A1 (zh)
TW (1) TWI808115B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11735570B2 (en) * 2018-04-04 2023-08-22 Intel Corporation Fan out packaging pop mechanical attach method
CN109994438B (zh) * 2019-03-29 2021-04-02 上海中航光电子有限公司 芯片封装结构及其封装方法
CN111106013B (zh) * 2019-10-31 2022-03-15 广东芯华微电子技术有限公司 Tmv结构的制备方法、大板扇出型异构集成封装结构及其制备方法
US11456289B2 (en) * 2019-12-27 2022-09-27 Micron Technology, Inc. Face-to-face semiconductor device with fan-out porch
US11310911B2 (en) * 2020-07-14 2022-04-19 Qualcomm Incorporated Three-dimensional (3D) integrated circuit (IC) integration of an embedded chip and a preformed metal routing structure
KR20220150075A (ko) 2021-05-03 2022-11-10 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US12438087B2 (en) 2021-09-24 2025-10-07 Intel Corporation High throughput additive manufacturing for integrated circuit components containing traces with feature size and grain boundaries
US20230098710A1 (en) * 2021-09-24 2023-03-30 Intel Corporation Technologies for high throughput additive manufacturing for integrated circuit components
US12431430B2 (en) 2021-09-24 2025-09-30 Intel Corporation Technologies for high throughput additive manufacturing for integrated circuit components
US12334422B2 (en) * 2021-09-24 2025-06-17 Intel Corporation Methods and apparatus to reduce defects in interconnects between semicondcutor dies and package substrates
KR102628100B1 (ko) * 2021-12-28 2024-01-23 (주)심텍 내장된 칩을 구비하는 반도체 패키지 및 이의 제조 방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200901413A (en) * 2007-04-23 2009-01-01 Flipchip Int Llc Solder bump interconnect for improved mechanical and thermo mechanical performance
TW201312663A (zh) * 2011-09-09 2013-03-16 台灣積體電路製造股份有限公司 封裝的半導體裝置、用於半導體裝置的封裝體及半導體裝置封裝方法
TW201415586A (zh) * 2012-10-11 2014-04-16 台灣積體電路製造股份有限公司 封裝裝置及其製造方法
US20170018476A1 (en) * 2015-07-16 2017-01-19 Taiwan Semiconductor Manufacturing Company, Ltd. Die Packages and Methods of Manufacture Thereof
TW201727864A (zh) * 2015-11-04 2017-08-01 英特爾股份有限公司 三維小型系統級封裝架構
US9859245B1 (en) * 2016-09-19 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure with bump and method for forming the same
US20180047571A1 (en) * 2016-08-11 2018-02-15 Advanced Semiconductor Engineering, Inc. Semiconductor device packages and stacked package assemblies including high density interconnections

Family Cites Families (128)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10209922A1 (de) * 2002-03-07 2003-10-02 Infineon Technologies Ag Elektronisches Modul, Nutzen mit zu vereinzelnden elektronischen Modulen und Verfahren zu deren Herstellung
US7633765B1 (en) * 2004-03-23 2009-12-15 Amkor Technology, Inc. Semiconductor package including a top-surface metal layer for implementing circuit features
TW567601B (en) * 2002-10-18 2003-12-21 Siliconware Precision Industries Co Ltd Module device of stacked semiconductor package and method for fabricating the same
US7145226B2 (en) * 2003-06-30 2006-12-05 Intel Corporation Scalable microelectronic package using conductive risers
JP4581768B2 (ja) * 2005-03-16 2010-11-17 ソニー株式会社 半導体装置の製造方法
US7378726B2 (en) * 2005-12-28 2008-05-27 Intel Corporation Stacked packages with interconnecting pins
US7420269B2 (en) * 2006-04-18 2008-09-02 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
US20070290333A1 (en) * 2006-06-16 2007-12-20 Intel Corporation Chip stack with a higher power chip on the outside of the stack
US20080042265A1 (en) * 2006-08-15 2008-02-21 Merilo Leo A Chip scale module package in bga semiconductor package
US8193034B2 (en) * 2006-11-10 2012-06-05 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure using stud bumps
US8133762B2 (en) * 2009-03-17 2012-03-13 Stats Chippac, Ltd. Semiconductor device and method of providing z-interconnect conductive pillars with inner polymer core
JP5559452B2 (ja) * 2006-12-20 2014-07-23 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8685792B2 (en) * 2007-03-03 2014-04-01 Stats Chippac Ltd. Integrated circuit package system with interposer
US8384199B2 (en) * 2007-06-25 2013-02-26 Epic Technologies, Inc. Integrated conductive structures and fabrication methods thereof facilitating implementing a cell phone or other electronic system
JP2009044110A (ja) * 2007-08-13 2009-02-26 Elpida Memory Inc 半導体装置及びその製造方法
US20090170241A1 (en) * 2007-12-26 2009-07-02 Stats Chippac, Ltd. Semiconductor Device and Method of Forming the Device Using Sacrificial Carrier
US8008764B2 (en) * 2008-04-28 2011-08-30 International Business Machines Corporation Bridges for interconnecting interposers in multi-chip integrated circuits
US7969009B2 (en) * 2008-06-30 2011-06-28 Qualcomm Incorporated Through silicon via bridge interconnect
JP2010021306A (ja) * 2008-07-10 2010-01-28 Hitachi Ltd 半導体装置
US9293385B2 (en) * 2008-07-30 2016-03-22 Stats Chippac Ltd. RDL patterning with package on package system
US8237257B2 (en) * 2008-09-25 2012-08-07 King Dragon International Inc. Substrate structure with die embedded inside and dual build-up layers over both side surfaces and method of the same
US7858441B2 (en) * 2008-12-08 2010-12-28 Stats Chippac, Ltd. Semiconductor package with semiconductor core structure and method of forming same
US8039304B2 (en) * 2009-08-12 2011-10-18 Stats Chippac, Ltd. Semiconductor device and method of dual-molding die formed on opposite sides of build-up interconnect structures
US9397050B2 (en) * 2009-08-31 2016-07-19 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming pre-molded semiconductor die having bumps embedded in encapsulant
US8446017B2 (en) * 2009-09-18 2013-05-21 Amkor Technology Korea, Inc. Stackable wafer level package and fabricating method thereof
US8143097B2 (en) * 2009-09-23 2012-03-27 Stats Chippac, Ltd. Semiconductor device and method of forming open cavity in TSV interposer to contain semiconductor die in WLCSMP
US9941195B2 (en) * 2009-11-10 2018-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical metal insulator metal capacitor
TWI411075B (zh) * 2010-03-22 2013-10-01 日月光半導體製造股份有限公司 半導體封裝件及其製造方法
US9484279B2 (en) * 2010-06-02 2016-11-01 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming EMI shielding layer with conductive material around semiconductor die
KR101686553B1 (ko) * 2010-07-12 2016-12-14 삼성전자 주식회사 반도체 패키지 및 패키지 온 패키지
US8518746B2 (en) * 2010-09-02 2013-08-27 Stats Chippac, Ltd. Semiconductor device and method of forming TSV semiconductor wafer with embedded semiconductor die
US8354297B2 (en) * 2010-09-03 2013-01-15 Stats Chippac, Ltd. Semiconductor device and method of forming different height conductive pillars to electrically interconnect stacked laterally offset semiconductor die
US8736065B2 (en) * 2010-12-22 2014-05-27 Intel Corporation Multi-chip package having a substrate with a plurality of vertically embedded die and a process of forming the same
US8535980B2 (en) * 2010-12-23 2013-09-17 Stmicroelectronics Pte Ltd. Method for producing vias in fan-out wafers using dry film and conductive paste, and a corresponding semiconductor package
US8766422B2 (en) * 2010-12-30 2014-07-01 Stmicroelectronics Pte Ltd. Through hole via filling using electroless plating
US8531021B2 (en) * 2011-01-27 2013-09-10 Unimicron Technology Corporation Package stack device and fabrication method thereof
US9064781B2 (en) * 2011-03-03 2015-06-23 Broadcom Corporation Package 3D interconnection and method of making same
US8508045B2 (en) * 2011-03-03 2013-08-13 Broadcom Corporation Package 3D interconnection and method of making same
JP2012238725A (ja) * 2011-05-12 2012-12-06 Toshiba Corp 半導体装置とその製造方法、およびそれを用いた半導体モジュール
US9006031B2 (en) * 2011-06-23 2015-04-14 Stats Chippac, Ltd. Semiconductor device and method of forming EWLB package with standoff conductive layer over encapsulant bumps
US9385009B2 (en) * 2011-09-23 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming stacked vias within interconnect structure for Fo-WLCSP
US8916481B2 (en) * 2011-11-02 2014-12-23 Stmicroelectronics Pte Ltd. Embedded wafer level package for 3D and package-on-package applications, and method of manufacture
JP6122290B2 (ja) * 2011-12-22 2017-04-26 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 再配線層を有する半導体パッケージ
US9059179B2 (en) * 2011-12-28 2015-06-16 Broadcom Corporation Semiconductor package with a bridge interposer
US8716859B2 (en) * 2012-01-10 2014-05-06 Intel Mobile Communications GmbH Enhanced flip chip package
US8686570B2 (en) * 2012-01-20 2014-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-dimensional integrated circuit structures and methods of forming the same
US20130299967A1 (en) * 2012-05-10 2013-11-14 Texas Instruments Incorporated Wsp die having redistribution layer capture pad with at least one void
US9443797B2 (en) * 2012-09-14 2016-09-13 STATS ChipPAC Pte. Ltd. Semiconductor device having wire studs as vertical interconnect in FO-WLP
US9559039B2 (en) * 2012-09-17 2017-01-31 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using substrate having base and conductive posts to form vertical interconnect structure in embedded die package
US10008475B2 (en) * 2012-09-27 2018-06-26 Intel Corporation Stacked-die including a die in a package substrate
US9209156B2 (en) * 2012-09-28 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional integrated circuits stacking approach
US9190380B2 (en) * 2012-12-06 2015-11-17 Intel Corporation High density substrate routing in BBUL package
KR20140083657A (ko) * 2012-12-26 2014-07-04 하나 마이크론(주) 인터포저가 임베디드 되는 전자 모듈 및 그 제조방법
US8729714B1 (en) * 2012-12-31 2014-05-20 Intel Mobile Communications GmbH Flip-chip wafer level package and methods thereof
US9461025B2 (en) * 2013-03-12 2016-10-04 Taiwan Semiconductor Manfacturing Company, Ltd. Electric magnetic shielding structure in packages
JP2015065553A (ja) * 2013-09-25 2015-04-09 株式会社東芝 接続部材、半導体デバイスおよび積層構造体
WO2015047330A1 (en) * 2013-09-27 2015-04-02 Intel Corporation Die package with superposer substrate for passive components
US9583456B2 (en) * 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) * 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
WO2015088486A1 (en) * 2013-12-09 2015-06-18 Intel Corporation Antenna on ceramics for a packaged die
MY171261A (en) * 2014-02-19 2019-10-07 Carsem M Sdn Bhd Stacked electronic packages
US9735129B2 (en) * 2014-03-21 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
US20150282367A1 (en) * 2014-03-27 2015-10-01 Hans-Joachim Barth Electronic assembly that includes stacked electronic components
US9666520B2 (en) * 2014-04-30 2017-05-30 Taiwan Semiconductor Manufactuing Company, Ltd. 3D stacked-chip package
US9859265B2 (en) * 2014-06-06 2018-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and methods of forming the same
US9385110B2 (en) * 2014-06-18 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
KR102108608B1 (ko) * 2014-07-11 2020-05-07 인텔 코포레이션 스케일링가능한 패키지 아키텍처 및 연관된 기법과 구성
US9666559B2 (en) * 2014-09-05 2017-05-30 Invensas Corporation Multichip modules and methods of fabrication
US9542522B2 (en) * 2014-09-19 2017-01-10 Intel Corporation Interconnect routing configurations and associated techniques
US9941207B2 (en) * 2014-10-24 2018-04-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of fabricating 3D package with short cycle time and high yield
US20160141234A1 (en) * 2014-11-17 2016-05-19 Qualcomm Incorporated Integrated device package comprising silicon bridge in photo imageable layer
US9627367B2 (en) * 2014-11-21 2017-04-18 Micron Technology, Inc. Memory devices with controllers under memory packages and associated systems and methods
US9484307B2 (en) * 2015-01-26 2016-11-01 Advanced Semiconductor Engineering, Inc. Fan-out wafer level packaging structure
US20160218092A1 (en) * 2015-01-27 2016-07-28 Mediatek Inc. Chip package with embedded passive device
KR101654518B1 (ko) 2015-01-30 2016-09-06 앰코 테크놀로지 코리아 주식회사 칩 적층형 반도체 패키지 및 이의 제조 방법
US10497660B2 (en) * 2015-02-26 2019-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures, packaged semiconductor devices, and methods of packaging semiconductor devices
US9583472B2 (en) * 2015-03-03 2017-02-28 Apple Inc. Fan out system in package and method for forming the same
US9633974B2 (en) * 2015-03-04 2017-04-25 Apple Inc. System in package fan out stacking architecture and process flow
EP3073527A1 (en) * 2015-03-17 2016-09-28 MediaTek, Inc Semiconductor package assembly
US9601471B2 (en) * 2015-04-23 2017-03-21 Apple Inc. Three layer stack structure
US10032756B2 (en) * 2015-05-21 2018-07-24 Mediatek Inc. Semiconductor package assembly with facing active surfaces of first and second semiconductor die and method for forming the same
US20160343685A1 (en) * 2015-05-21 2016-11-24 Mediatek Inc. Semiconductor package assembly and method for forming the same
US9679801B2 (en) * 2015-06-03 2017-06-13 Apple Inc. Dual molded stack TSV package
US9484227B1 (en) * 2015-06-22 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Dicing in wafer level package
WO2017014777A1 (en) * 2015-07-22 2017-01-26 Intel Corporation Multi-layer package
TWI562318B (en) * 2015-09-11 2016-12-11 Siliconware Precision Industries Co Ltd Electronic package and fabrication method thereof
US9842813B2 (en) * 2015-09-21 2017-12-12 Altera Corporation Tranmission line bridge interconnects
US9490222B1 (en) * 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10490528B2 (en) * 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US9607967B1 (en) * 2015-11-04 2017-03-28 Inotera Memories, Inc. Multi-chip semiconductor package with via components and method for manufacturing the same
US9786614B2 (en) * 2015-11-16 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out structure and method of forming
WO2017109536A1 (en) * 2015-12-21 2017-06-29 Intel IP Corporation System-in-package devices and methods for forming system-in-package devices
DE112015007232T5 (de) * 2015-12-23 2019-02-28 Intel IP Corporation Auf eplb/ewlb basierendes pop für hbm oder kundenspezifischer gehäusestapel
WO2017111836A1 (en) * 2015-12-26 2017-06-29 Intel IP Corporation Package stacking using chip to wafer bonding
US9984992B2 (en) * 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
CN106971993B (zh) * 2016-01-14 2021-10-15 三星电子株式会社 半导体封装件
US9773757B2 (en) * 2016-01-19 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Devices, packaged semiconductor devices, and semiconductor device packaging methods
US10566310B2 (en) * 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US10049893B2 (en) * 2016-05-11 2018-08-14 Advanced Semiconductor Engineering, Inc. Semiconductor device with a conductive post
US9859258B2 (en) * 2016-05-17 2018-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
DE102016110862B4 (de) * 2016-06-14 2022-06-30 Snaptrack, Inc. Modul und Verfahren zur Herstellung einer Vielzahl von Modulen
US9972609B2 (en) * 2016-07-22 2018-05-15 Invensas Corporation Package-on-package devices with WLP components with dual RDLs for surface mount dies and methods therefor
US10672741B2 (en) * 2016-08-18 2020-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages with thermal-electrical-mechanical chips and methods of forming the same
KR101982044B1 (ko) * 2016-08-31 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지
US10529666B2 (en) * 2016-11-29 2020-01-07 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
KR102653238B1 (ko) * 2016-12-29 2024-03-29 인텔 코포레이션 시스템 인 패키지 장치를 위해 구리 필러와 연결된 베어 다이 스마트 브리지
KR101877897B1 (ko) * 2017-03-06 2018-07-12 엘비세미콘 주식회사 범프 구조체의 제조방법
DE102017123326B4 (de) * 2017-03-15 2021-04-01 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiter-Packages und Verfahren zu deren Herstellung
US10593563B2 (en) * 2017-04-13 2020-03-17 Invensas Corporation Fan-out wafer level package with resist vias
US10685924B2 (en) * 2017-08-24 2020-06-16 Qualcomm Incorporated Antenna-on-package arrangements
US10290571B2 (en) * 2017-09-18 2019-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with si-substrate-free interposer and method forming same
US11646288B2 (en) * 2017-09-29 2023-05-09 Intel Corporation Integrating and accessing passive components in wafer-level packages
US10886263B2 (en) * 2017-09-29 2021-01-05 Advanced Semiconductor Engineering, Inc. Stacked semiconductor package assemblies including double sided redistribution layers
US10867954B2 (en) * 2017-11-15 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect chips
US11177201B2 (en) * 2017-11-15 2021-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages including routing dies and methods of forming same
US11177142B2 (en) * 2017-11-30 2021-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method for dicing integrated fan-out packages without seal rings
US10410999B2 (en) * 2017-12-19 2019-09-10 Amkor Technology, Inc. Semiconductor device with integrated heat distribution and manufacturing method thereof
WO2019132965A1 (en) * 2017-12-29 2019-07-04 Intel Corporation Microelectronic assemblies
WO2019132970A1 (en) * 2017-12-29 2019-07-04 Intel Corporation Microelectronic assemblies
US10431549B2 (en) * 2018-01-10 2019-10-01 Powertech Technology Inc. Semiconductor package and manufacturing method thereof
KR102395199B1 (ko) * 2018-02-22 2022-05-06 삼성전자주식회사 반도체 패키지
US11735570B2 (en) * 2018-04-04 2023-08-22 Intel Corporation Fan out packaging pop mechanical attach method
US11469206B2 (en) * 2018-06-14 2022-10-11 Intel Corporation Microelectronic assemblies
US11152333B2 (en) * 2018-10-19 2021-10-19 Micron Technology, Inc. Semiconductor device packages with enhanced heat management and related systems
KR102699633B1 (ko) * 2019-06-25 2024-08-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20260007629A (ko) * 2019-11-29 2026-01-14 양쯔 메모리 테크놀로지스 씨오., 엘티디. 칩 패키지 구조체 및 그 제조 방법
KR102643424B1 (ko) * 2019-12-13 2024-03-06 삼성전자주식회사 반도체 패키지
KR20230026712A (ko) * 2021-08-18 2023-02-27 삼성전자주식회사 반도체

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200901413A (en) * 2007-04-23 2009-01-01 Flipchip Int Llc Solder bump interconnect for improved mechanical and thermo mechanical performance
TW201312663A (zh) * 2011-09-09 2013-03-16 台灣積體電路製造股份有限公司 封裝的半導體裝置、用於半導體裝置的封裝體及半導體裝置封裝方法
TW201415586A (zh) * 2012-10-11 2014-04-16 台灣積體電路製造股份有限公司 封裝裝置及其製造方法
US20170018476A1 (en) * 2015-07-16 2017-01-19 Taiwan Semiconductor Manufacturing Company, Ltd. Die Packages and Methods of Manufacture Thereof
TW201727864A (zh) * 2015-11-04 2017-08-01 英特爾股份有限公司 三維小型系統級封裝架構
US20180047571A1 (en) * 2016-08-11 2018-02-15 Advanced Semiconductor Engineering, Inc. Semiconductor device packages and stacked package assemblies including high density interconnections
US9859245B1 (en) * 2016-09-19 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure with bump and method for forming the same

Also Published As

Publication number Publication date
KR20190116054A (ko) 2019-10-14
US12243856B2 (en) 2025-03-04
KR102840647B1 (ko) 2025-08-01
US11735570B2 (en) 2023-08-22
TW201943033A (zh) 2019-11-01
KR102853686B1 (ko) 2025-09-02
KR20230120621A (ko) 2023-08-17
US20250167183A1 (en) 2025-05-22
CN116864500A (zh) 2023-10-10
CN110349944A (zh) 2019-10-18
US20230343766A1 (en) 2023-10-26
US20190312016A1 (en) 2019-10-10
DE102019105020A1 (de) 2019-10-10

Similar Documents

Publication Publication Date Title
TWI808115B (zh) 半導體封裝體、半導體封裝系統及形成半導體封裝體之方法
US12266585B2 (en) Arrangement and thermal management of 3D stacked dies
TWI653719B (zh) 半導體裝置及其形成方法
CN108511426B (zh) 封装、半导体封装及封装结构的形成方法
KR101892801B1 (ko) 집적 팬아웃 패키지 및 그 제조 방법
KR101830043B1 (ko) E-wlb 및 e-plb에 wlcsp 부품을 매립하는 방법
CN104051334B (zh) 半导体封装和封装半导体装置的方法
CN112310049A (zh) 集成电路封装
KR20220013891A (ko) 반도체 패키지들에서의 방열 및 그 형성 방법
CN113838840B (zh) 半导体封装及制造半导体封装的方法
TW202021085A (zh) 半導體封裝
US20130313727A1 (en) Multi-stacked bbul package
WO2019066945A1 (en) INTEGRATION AND ACCESS TO PASSIVE COMPONENTS IN WAFER-LEVEL BOXES
TW202406047A (zh) 半導體裝置封裝及其形成方法
KR101803605B1 (ko) 패키지화된 반도체 디바이스 및 그 패키징 방법
TWI830728B (zh) 具有黏著的晶粒附接之扇出型堆疊式封裝
TWI828032B (zh) 封裝結構及其形成方法