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TWI805991B - 金屬氧化物半導體場效應電晶體元件 - Google Patents

金屬氧化物半導體場效應電晶體元件 Download PDF

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TWI805991B
TWI805991B TW110102764A TW110102764A TWI805991B TW I805991 B TWI805991 B TW I805991B TW 110102764 A TW110102764 A TW 110102764A TW 110102764 A TW110102764 A TW 110102764A TW I805991 B TWI805991 B TW I805991B
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trench
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曙明 許
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大陸商上海晶豐明源半導體股份有限公司
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Abstract

MOSFET元件包括形成於基板的上表面的外延層和至少兩個形成於該外延層中的基體區域。該基體區域位於靠近該外延層的上表面，且橫向彼此間隔。MOSFET元件還包括至少兩個設置於對應的該基體區域中且靠近該基體區域的上表面的位置的源極區，以及包括至少兩個平面閘極和一個溝槽閘極的閘極結構。每個平面閘極均位於該外延層的該上表面，並與相應的該基體區域的至少一部分重疊。該溝槽閘極位於兩個該基體區域之間且至少部分位於該外延層之中；以及包括位於該基板的背面且與該基板電連接的汲極觸點。

Description

金屬氧化物半導體場效應電晶體元件
本發明一般涉及電氣、電子和電腦技術，更具體地涉及功率電晶體元件和製造方法。
功率電晶體，例如功率金屬氧化物半導體場效應電晶體(MOSFET)，通常被設計成能夠在導通狀態下維持高的汲源電流密度，並且在關閉狀態下維持源極汲極間的高阻斷電壓。有許多電晶體元件類型，例如橫向和垂直元件、平面閘極和溝槽閘極、單極和雙極電晶體，每一種都是為特定的應用而設計的。許多設計參數是互斥的，因此一個參數的改進會導致另一個參數的退化。因此，在不同的電晶體設計中，存在著一種特殊的性能權衡。
電晶體的設計和性能標準可以用幾個屬性來衡量，包括汲極源極崩潰電壓(BVds)、特徵導通電阻(Rsp)、閘極電容(Cg)和閘極汲極電容(Cgd)。這些性能特性在很大程度上取決於電晶體的設計、結構和材料的選擇等因素。此外，這些電晶體性能特性通常在關鍵設計參數上遵循相反的趨勢，例如閘極長度、通道和漂移區摻雜濃度、漂移區長度、整個閘極寬度等等，從而使得電晶體元件的設計具有挑戰性。例如，增加電晶體中的漂移區摻雜濃度會降低特徵導通電阻，同時也會 降低崩潰電壓，這可能使電晶體元件無法滿足特定應用下的崩潰電壓額定值。同樣的，較大的閘極寬度可以降低電晶體元件的總導通電阻，但同時也會增加寄生閘極電容，從而增加電晶體的開關損耗。因此，在電晶體設計的實踐中，往往涉及到某些關鍵設計參數的權衡，以便在各性能特性之間達成妥協。
決定電晶體元件效率和可靠性的一個重要性能參數是密勒電容，或稱閘極汲極電容。隨著人們對更高效率的需求不斷增加，功率MOSFET的設計趨向於更小的閘極尺寸，從而降低閘極電荷(Qg)和更低的臨界電壓(Vt)，由於密勒電容耦合效應，使元件更容易受到汲極電壓峰值的影響。與此同時，較高的電晶體開關頻率，以及增加的寄生電感，導致汲極電壓發生振鈴的情況增加。這些效應的綜合影響使得現今的功率電晶體元件容易有汲極電壓導致假導通的情況發生，從而損壞元件。另外一個極富挑戰性的事實是減小密勒電容，並且作為一種設計妥協，常常導致元件的導通電阻增加。降低寄生閘極汲極電容的常用方法不可避免地會導致更高的元件導通電阻，因此降低功率電晶體元件中的密勒電容可能是最難實現的設計目標之一，也是產品性能和應用可靠性的關鍵需要。
如一個或多個實施例所示，本發明有利地提供了用於橫向雙擴散金屬氧化物半導體(Laterally Double Diffused Metal Oxide Semiconductor，LDMOS)電晶體元件的增強閘極結構以及用於製造該元件的方法。該閘極結構有利於與現有的互補金屬氧化物半導體 (CMOS)製造技術相容，並且不依賴於深奧且昂貴的工藝和材料的使用，例如，碳化矽(SiC)、氮化鎵(GaN)等，在不顯著降低元件阻斷電壓和元件可靠性的前提下，實現元件導通電阻的大幅降低。
根據本發明的實施例，金屬氧化物半導體場效應電晶體(MOSFET)元件包括設置在基板的上表面上的第一導電類型的外延層，以及在該外延層中形成的第二導電類型的至少兩個基體區域，該第二導電類型與該第一導電類型具有相反的導電類型。該至少兩個基體區域分佈於靠近該外延層的上表面並且彼此橫向間隔。該元件還包括設置於各相應的該基體區域中且靠近該基體區域的上表面的具有該第一導電類型的至少兩個源極區，還包括至少具有兩個平面閘極和一個溝槽閘極的閘極結構。每個該平面閘極均設置於該外延層的該上表面，並且與對應的該基體區域的至少一部分重疊。該溝槽閘極部分形成於該外延層之中，並且位於該至少兩個基體區域之間。設置在該基板的背面的汲極觸點提供與該基板間的電連接。
根據本發明的實施例，製造該MOSFET元件的方法包括：在第一導電類型的基板的上表面上形成第一導電類型的外延層；在該外延層中形成第二導電類型的至少兩個體區域，該第二導電類型與該第一導電類型的導電類型相反，該至少兩個基體區域設置於靠近該外延層的上表面並且彼此橫向間隔；形成第一導電類型的至少兩個源極區，每個該源極區均分別設置與靠近該體區域的上表面的相應的對應的該基體區域中；形成包括至少兩個平面閘極和一個溝槽閘極的閘極結構，該平面閘極均被設置於該外延層的該上表面上，並且與相應的該基體區域的至 少一部分重疊，該溝槽閘極部分形成於外延層之中，並且位於該至少兩個基體區域之間；以及在該基板的背面形成汲極觸點並與該基板電連接。
本發明的技術可以提供實質性的有益技術效果。僅作為示例而不是作為限制，本發明的一個或多個實施例中的LDMOS可以提供以下一個或多個有益效果：‧更低的導通電阻Rdson‧更低的閘極汲極(密勒)電容；‧更低的開關損耗；‧更高的關閉狀態的阻斷電壓。
本發明的這些和其他特徵和優點將透過以下說明性實施例中的詳細描述並結合附圖加以闡述。
100:VDMOSFET元件
102:基板
104:外延層
106:基體區域
108:源極區
110:基體區域觸點
112:汲極觸點
114:閘極
116:氧化層
118:絕緣側牆
200:溝槽閘極MOSFET元件
202:基板
204:外延層
206:基體區域
208:源極區
210:基體區域觸點
212:汲極觸點
214:溝槽閘極
216:介電材料
230:溝槽閘極MOSFET元件
232:薄弱點
250:溝槽閘極MOSFET元件
252:厚氧化物區域
300:分裂溝槽閘極MOSFET元件
302:基板
304:外延層
306:基體區域
308:源極區
310:基體區域觸點
312:汲極觸點
314:介質溝槽
316:溝槽閘極
318:遮罩閘極
330:分裂溝槽閘極MOSFET元件
332:薄弱點區域
350:分裂溝槽閘極MOSFET元件
352:氧化區域
400:超級閘極MOSFET元件
402:基板
404:外延層
406:基體區域
408:源極區
410:基體區域觸點
412:源極電極
414:汲極觸點
416:平面閘極
418:溝槽閘極
420:介電材料
422:介電層
424:介電側牆
426:第一閘極電極
428:第二閘極電極
430:強積累層
502:溝槽閘極MOSFET元件的特徵導通電阻與崩潰電壓之間的比例關係
504:分裂溝槽閘極MOSFET元件的特徵導通電阻與崩潰電壓之間的比例關係
506:超級閘極MOSFET元件的特徵導通電阻與崩潰電壓之間的比例關係
600:超級閘極MOSFET元件
602:閘極
604:平面閘極部分
606:溝槽閘極部分
608:閘極氧化層
610:介電側牆
612:強積累層
702:基板
704:外延層
706:遮罩層
708:溝槽
710:第一介電層
711:第二介電層
712:平面閘極
714:溝槽閘極
716:基體區域
718:注入區域
720:介電側牆
722:源極區
724:基體區域觸點
726:金屬矽化物觸點
728:金屬矽化物觸點
730:金屬矽化物觸點
732:汲極觸點
800:超級閘極MOSFET元件
802:基板
804:外延層
806:基體區域
808:源極區
810:基體區域觸點
812:源極電極
814:汲極電極
816:平面閘極
818:溝槽閘極
820:介電層
822:第二介電層
824:介電側牆
826:第一閘極電極
828:第二閘極電極
830:溝槽閘極結構下部
832:溝槽閘極結構上部
902:基板
904:外延層
906:遮罩層
908:溝槽
910:絕緣層
912:氧化層
914:溝槽
916:閘極氧化層
918:平面閘極
920:溝槽閘極
922:基體區域
924:注入區域
926:介電側牆
928:源極區
930:基體區域觸點
1000:超級閘極MOSFET元件
1104:標準MOSFET元件的汲極電壓的函數曲線
1202:源極觸點
1204:標準MOSFET元件的閘極電壓的函數曲線
1205:超級閘極MOSFET元件的閘極電壓的擾動
1206:標準MOSFET元件的閘極電壓的擾動
VDS_1:超級閘極MOSFET元件的汲極電壓隨時間變化的函數曲線
VDS_2:標準MOSFET元件的汲極電壓隨時間變化的函數曲線
VG_1:超級閘極MOSFET元件的閘極電壓隨時間變化的函數曲線
VG_2:標準MOSFET元件的閘極電壓隨時間變化的函數曲線
Cgd:閘極汲極電容
D:汲極
G:閘極
G1:平面閘極
G2:溝槽閘極
N:N型導電類型
N+:N型導電類型
N+SUB:N型基板
N-EPI:N型外延層
P+:P導電類型
P-BODY:P導電類型的基體區域
RBODY:基體通道電阻
REPI:外延層電阻
RJFET:通道電阻
S:源極
參照以下僅作為示例的附圖描述的本發明各實施例是非限制性和非窮盡性的。除非另有規定，附圖中所使用的附圖標記在多個視圖中標識相同的元素。
圖1A和1B分別是包括導通電阻和寄生閘極汲極電容圖示的垂直雙擴散金屬氧化物半導體場效應電晶體(VDMOSFET)元件的至少一部分的截面圖；圖2A至2C為溝槽閘極MOSFET元件的至少一部分的截面圖，其顯示出減小的導通電阻，並說明元件中基體區域深度變化帶來的一些影響； 圖3A至3C為分裂溝槽閘極MOSFET元件的至少一部分的截面圖，其顯示出減小的寄生閘極汲極電容和增加的關閉狀態的阻斷電壓，並說明元件中基體區域深度變化帶來的一些影響；圖4A表示本發明的一個實施例的超級閘極MOSFET元件的至少一部分的透視圖；圖4B為沿圖4A中沿剖面線的超級閘極MOSFET元件的截面圖；圖4C為圖4B中所示的具有在溝槽閘極結構附近形成的累積層的超級閘極MOSFET元件的截面圖，；圖5概念性地描述了三種不同類型MOSFET元件的特徵導通電阻RSP與崩潰電壓之間的關係；圖6表示本發明的另一實施例的超級閘極MOSFET元件的至少一部分的透視圖；圖7A至7I為圖4B所示的本發明的一個實施例的超級閘極MOSFET元件的至少一部分的製造過程截面示意圖；圖8為本發明的一個實施例中具有增強電壓阻斷能力閘極結構的超級閘極MOSFET元件的至少一部分的截面圖；圖9A至9L為圖8所示的本發明的一個實施例的超級閘極MOSFET元件的至少一部分的製造過程截面示意圖；圖10為本發明的一個實施例中具有增強源極觸點的超級閘極MOSFET元件的至少一部分的截面圖； 圖11為與標準MOSFET元件相比，本發明的一個或多個實施例的超級閘極MOSFET元件的汲極電壓隨時間變化的函數曲線示意圖；以及圖12為與標準MOSFET元件相比，本發明的一個或多個實施例的超級閘極MOSFET元件的閘極電壓隨時間變化的函數曲線示意圖。
應當理解，圖中所示的元件是為了表示的簡單和清楚。在商業上可行的實施例中，為了減少視圖中的阻礙，可能有一些有用或必要的但屬於公知內容的元件沒有在圖中表示出來。
本發明的橫向擴散金屬氧化物半導體(LDMOS)元件以及製造LDMOS元件的方法的原理將在本文中透過一個或多個實施例及上下文進行描述，該元件在不顯著降低功率和線性性能的情況下增強了高頻性能。然而應當認識到，本發明不限於本文中說明性地列出的特定元件和/或方法。應當認為，對於本領域技術人員而言，鑒於本文的啟示，許多對於實施例的修改將變得顯而易見，而這些內容都在本發明要求保護的範圍之內。也就是說，本文中的各實施例不是作為也不應視作對本發明的限制。
為了描述和要求本發明的實施例，本文中可能使用的術語MISFET應當被寬泛地解釋為包括任何類型的金屬絕緣體半導體場效應電晶體(metal-insulator-semiconductor field-effect transistor)。例如，MISFET可以包括利用氧化物材料作為閘極電介質的半導體場效應電晶 體(即MOSFET)以及其它不使用氧化物材料的半導體場效應電晶體。另外，儘管在縮寫詞MISFET和MOSFET中提到了“金屬”(metal)一詞，但是MISFET和MOSFET還包括閘極由非金屬材料，例如多晶矽，形成的半導體場效應電晶體，這種情況下MISFET和MOSFET可以互換使用。
儘管本發明中所形成的整體製造方法和結構都是全新的，然而實施本發明的一個或多個實施例的方法的一個或多個部分所需的某些個別加工步驟可利用傳統半導體製造技術和傳統半導體製造工具。這些技術和工具是本領域普通技術人員所熟知的。此外，大量的現有出版物中也記載了許多用於製造半導體元件的加工步驟和工具，舉例來說，包括：P.H.Holloway等所著的《複合半導體手冊：生長、加工、特性和元件》(Handbook of Compound Semiconductors：Growth,Processing,Characterization,and Devices)，劍橋大學出版社，2008；以及R.K.Willardson等所著的《複合半導體的工藝與性能》(Processing and Properties of Compound Semiconductors)，學術出版社，2001，上述文獻以引用方式併入本文中。需要強調的是，雖然本文闡述了一些單獨的加工步驟，但是這些步驟僅僅是說明性的，本領域技術人員可能熟悉的其它同樣合適的替代方案也包含在本發明的範圍之內。
應當理解，附圖中所示的各個層和/或區域不一定按比例繪製。此外，為了描述的經濟性，可能在所示附圖的積體電路元件中沒有將該元件中常用的一種或多種半導體層表示出來。然而，這並不意味著在實際的積體電路元件中省略這些沒有被明確表示的半導體層。
圖1A所示為垂直雙擴散金屬氧化物半導體場效應電晶體(VDMOSFET)元件100的至少一部分的截面圖。該VDMOSFET元件100包括基板102，該基板102可由單晶矽形成，單晶矽透過添加雜質或摻雜劑(例如硼、磷、砷等)來改變材料的導電性(例如，N型或P型)。在本例中，基板102具有N導電類型，因此可被稱為N型基板(N+SUB)。
外延層104形成於該基板102的上表面。在本例中，外延層104透過添加雜質或摻雜劑具有N導電類型(N-EPI)。在該VDMOSFET元件100中，該外延層104作為該元件的輕摻雜漂移區。在本實施例中P導電類型的兩個基體區域(P-BODY)形成於靠近外延層104的上表面，並在橫向上相互間隔開。該VDMOSFET元件100還包括形成於各基體區域106的至少一部分中並靠近該基體區域的上表面的源極區108。較佳的是，可採用傳統的注入步驟，用已知濃度的雜質摻雜該源極區108，從而根據需要選擇性地改變材料的導電性。例如，該源極區108為N導電類型(N+)。形成於靠近基體區域106的上表面的基體區域觸點110(重摻雜區域，P導電類型，P+)具有與基體區域106相同的導電類型(例如本例中的P型)，其橫向與對應的源極區108相鄰，以形成該VDMOSFET元件100的基體區域觸點110。每個該源極區108均與對應的基體區域觸點110電連接作為源極觸點(S)。
在VDMOSFET結構中，基板102作為元件的汲極區域。形成於基板102背面的汲極觸點112(D)提供與該基板102(汲極)之間的電連接。
在源極區108之間的至少一部分基體區域106及外延層104之上形成閘極114(G)。在該閘極114下形成薄的氧化層116(例如，二氧化矽SiO2)作為閘極氧化物，用於將閘極與該VDMOSFET元件100中的源極區108、基體區域106和外延層104作電性隔離。在閘極114和氧化層116的側面形成絕緣側牆118，以將閘極與源極區108進行電性隔離。如本領域技術人員所熟知的，施加於閘極的偏壓在閘極下的基體區域106中形成通道，以控制源極區108和作為汲極區域的基板102之間的電流。
該VDMOSFET元件100採用在元件表面的平面閘極結構，具有製作步驟簡單、應用可靠性佳等優點。然而，VDMOSFET設計也顯示出明顯的缺點，包括具有較高的導通電阻和較大的寄生閘極汲極電容(即，密勒電容)，這使得這種元件不適合大功率、高頻應用。較高的導通電阻RON主要歸因於P型基體通道電阻RBODY(可稱為MOSFET通道電阻)、接面場效電晶體(Junction Field-Effect Transistor，JFET)通道電阻RJFET和外延層電阻REPI的結合(即RON=RBODY+RJFET+REPI)。其中，REPI是主要因素(在100伏特的元件中，占總導通電阻RON的百分之50以上)。
圖1B為圖1A中至少一部分的VDMOSFET元件100的截面圖，其中表示出了寄生閘極汲極電容(密勒電容)。如圖1B所示，較大的寄生閘極汲極電容Cgd主要歸因於閘極114和外延層104之間的較大的重疊區。這種大寄生閘極汲極電容Cgd元件在高頻應用中會造成顯著的開關功率損耗，因此不適用。
人們一直努力降低VDMOSFET元件的導通電阻，從而提高電導率。特別是希望透過減小基體區域106的橫向間距來增加 VDMOSFET元件100的通道密度。然而，更窄的基體區域間隔帶來的接面場效電晶體效應會增加基體區域106之間的JFET電阻RJFET，從而抵消增加通道密度所帶來的好處，總需要在MOSFET通道電阻RBODY和JFET通道電阻RJFET之間進行權衡。同樣，雖然可以透過增加外延層104(JFET區域)的上表面中的摻雜濃度來減小JFET通道電阻，但是這種JFET通道電阻的減小也會導致不期望的元件關閉狀態的雪崩崩潰電壓的降低。在這一方面，也有嘗試在元件的關閉狀態下，使用電荷平衡方法來平衡N型外延層104中的正電荷與P型基體區域106中的負電荷，以增加外延層104的摻雜濃度，從而減小漂移區電阻REPI，然而，對於一個給定的尺寸，摻雜濃度被限定在一個特定的等級，通常低於1017/cm3左右。
圖2A至2C分別為典型溝槽閘極MOSFET元件200、230和250的至少一部分的截面圖，其顯示出減小的導通電阻，並概念性地說明元件中基體區域深度變化帶來的一些影響。參考圖2A所示，溝槽閘極MOSFET元件200包括基板202，該基板202可由單晶矽形成，單晶矽透過添加具有N導電類型的雜質或摻雜劑形成，因此可被稱為N型基板(N+SUB)。
外延層204形成於該基板202的上表面。在本例中，外延層204透過添加雜質或摻雜劑具有N導電類型(N-EPI)。與圖1A中所示的VDMOSFET元件100類似，在該溝槽閘極MOSFET元件200(VDMOSFET元件)中，該外延層204作為該元件的輕摻雜漂移區。在本實施例中具有P導電類型的兩個基體區域(P-BODY)206形成於靠近外延層204的上表面，並在橫向上相互間隔開。該溝槽閘極MOSFET元件200還包括形成於 各基體區域206的至少一部分中並靠近該基體區域的上表面的源極區208。較佳的是，可採用傳統的注入步驟，用已知濃度的雜質摻雜該源極區208以具有N導電類型(N+)。形成於靠近基體區域206的上表面的基體區域觸點210(重摻雜區域)具有P導電類型，其橫向與對應的源極區208相鄰，以形成該溝槽閘極MOSFET元件200的源極觸點。每個該源極區208均與對應的基體區域觸點210電連接。
與圖1A所示的VDMOSFET元件100類似，在該溝槽閘極MOSFET元件200中，基板202作為元件的汲極區域。形成於基板202背面的汲極觸點212提供與該基板202(汲極)之間的電連接。
該溝槽閘極MOSFET元件200還包括溝槽閘極214，該包含多晶矽的溝槽閘極214形成於基體區域206之間以及源極區208之間的外延層204的上表面。溝槽閘極214可以透過形成部分穿過基體區域206之間以及源極區208之間的外延層204的通道(即，溝槽)，並在通道中用介電材料216填充來製造。該介電材料較佳為氧化物，例如二氧化矽。溝槽閘極214隨後部分穿過介電材料216垂直延伸，並超過源極區208和基體區域206。圍繞該溝槽閘極214側壁的介電材料216的側壁厚度較佳為剛好能夠防止該溝槽閘極214與相鄰的源極區208和基體區域206之間直接電性接觸。
與圖1A所示的VDMOSFET元件100中的平面閘極設置相反，溝槽閘極MOSFET元件200透過消除JFET電阻RJFET實現具有較低導通電阻的優點。然而，寄生閘極汲極(密勒)電容Cgd仍然很高。如圖2B所示的溝槽閘極MOSFET元件230，透過增加溝槽底部的介電材料216的 厚度，閘極汲極電容Cgd可以稍微減小。該溝槽閘極MOSFET元件230基本上與圖2A中所示的溝槽閘極MOSFET元件200相同，只是基體區域206進入外延層204的深度略微減小。雖然溝槽閘極MOSFET元件230減小了寄生閘極汲極電容Cgd，但是在多晶矽溝槽閘極214的底部轉角處和外延層204之間產生了薄弱點232，該薄弱點232會導致人們所不期望的元件崩潰電壓的降低。
使得在基體區域206內形成通道的這一過程的困難進一步複雜化的是，外延層204中，體區域的深度必須參照溝槽閘極214的深度進行嚴格控制。基體區域206不能太淺，因為如圖2B所示的溝槽閘極MOSFET元件230所示，這會導致在高阻斷電壓下被過早崩潰的薄弱點232。類似的，如圖2C中的溝槽閘極MOSFET元件250所示，基體區域206也不能在外延層204中太深，因為這將與人們所希望的相反，增加溝槽閘極214底部附近的閘極氧化層厚度，如圖2C中由厚氧化物區域252所表示的那樣。溝槽閘極MOSFET元件250中的厚氧化物區域252減少了對形成於基體區域206中的通道的閘極控制，從而使得元件難以導通；也就是說，溝槽閘極MOSFET元件250將表現出人們所不希望的元件臨界電壓的增大。
圖3A至3C分別為具有分裂溝槽閘極MOSFET元件300、330、350的至少一部分的截面圖。如圖3A所示，該具有分裂溝槽閘極MOSFET元件300包括基板302，該基板302可由單晶矽形成，單晶矽透過添加具有N導電類型的雜質或摻雜劑形成，因此可被稱為N型基板(N+SUB)。外延層304形成於該基板302的上表面。在本例中，外延層 304透過添加雜質或摻雜劑具有N導電類型(N-EPI)。與圖1A中所示的VDMOSFET元件100及圖2A中所示的溝槽閘極MOSFET元件200類似，在該分裂溝槽閘極MOSFET元件300中，該外延層304作為該元件的輕摻雜漂移區。在本實施例中具有P導電類型的兩個基體區域(P-BODY)306形成於靠近外延層304的上表面，並在橫向上相互間隔開。該分裂溝槽閘極MOSFET元件300還包括形成於各基體區域306的至少一部分中並靠近該基體區域的上表面的源極區308。較佳的是，可採用傳統注入N型雜質的方式形成具有N導電類型的源極區308(N+)。在本實施例中，形成於靠近基體區域306上表面的基體區域觸點310(重摻雜區域)具有P導電類型，其橫向與對應的源極區308相鄰，以形成該分裂溝槽閘極MOSFET元件300的基體區域觸點。因此，每個該源極區308均與對應的基體區域觸點310電性連接。
與圖1A所示的VDMOSFET元件100及圖2A中所示的溝槽閘極MOSFET元件200類似，在該分裂溝槽閘極MOSFET元件300中，基板302作為元件的汲極區域。形成於基板302(汲極)背面的汲極觸點312提供與該基板302(汲極)之間的電連接。
該分裂溝槽閘極MOSFET元件300還包括填充了介質材料(例如二氧化矽)的介質溝槽314，該介質溝槽314垂直延伸於基體區域306之間以及源極區308之間的外延層304中。可包含多晶矽的溝槽閘極316形成於該介質溝槽314中，溝槽閘極316的深度剛好低於基體區域306的底部。在介質溝槽314中還形成了位於該溝槽閘極316的正下方的遮罩閘極318。介質溝槽314中的介質材料將該遮罩閘極318與該溝槽閘極316 以及外延層304電性隔離。在本實施例中，溝槽閘極316比遮罩閘極318略寬，由此，與溝槽閘極相比，遮罩閘極被更厚的介質材料層包圍。較佳的是，遮罩閘極318連接到源極區308。
在該分裂溝槽閘極MOSFET元件300中，該遮罩閘極318有助於減小寄生閘極汲極電容Cgd，並增加關閉狀態的阻斷電壓。然而，這種分裂溝槽閘極MOSFET設計所提供的任何改進都只能在元件關閉狀態下適用，也就是說，在最大摻雜濃度由元件所需的崩潰電壓決定的情況下，基本上沒有改善導通狀態的性能。在精確控制基體區域306的深度和厚度方面，分裂溝槽閘極設計面臨類似的困難。
例如，如圖3B所示的具有淺的基體區域306的分裂溝閘極MOSFET元件330。如前文中結合圖2B表述的那樣，該分裂溝槽閘極MOSFET元件330中的淺的基體區域306會在溝槽閘極316的底部轉角處附近產生薄弱點區域332，這會導致在高阻斷電壓下元件被過早崩潰。
同樣，圖3C表示了具有深的基體區域306的分裂溝槽閘極MOSFET元件350，其使得基體區域的底部延伸到溝槽閘極316的底部之下。如前文中結合圖2C表述的那樣，該分裂溝槽閘極MOSFET元件350中的深的基體區域306會在溝槽閘極316底部轉角處附近形成厚的氧化區域352，該厚的氧化區域352減少了對形成於基體區域306中的通道上的閘極的控制，從而增大了元件的臨界電壓，使得元件難以導通。
如在一個或多個實施例中所示的，本發明利用平面閘極和溝槽閘極結構的有益特性來提供具有超級閘極結構的MOSFET元件，其有利地實現了增強型高頻性能，且不會顯著降低元件中的功率和線性性 能。圖4A及4B所示，分別為本發明的一個實施例中超級閘極MOSFET元件400的至少一部分的透視圖和截面圖。
該超級閘極MOSFET元件400包括基板402，該基板402可由單晶矽(例如具有<100>或<111>的晶向)形成，單晶矽透過添加雜質或摻雜劑(例如硼、磷、砷、銻等)來形成所需要的導電類型(例如，N型或P型)和摻雜等級。P型基板可透過例如以擴散或注入步驟，向基板材料中添加指定濃度(例如，每立方公分約1014至約1018個原子)的P型雜質或摻雜劑(例如，III族元素，例如硼)來形成，以根據需要改變材料的導電特性。在其它實施例中，N型基板可透過向基板材料中添加指定濃度的N型雜質或摻雜劑(例如，V族元素，例如磷)來形成。在該實施例中，基板402被摻雜而具有N導電類型，因此可被稱為N型基板(N+SUB)。其它可用於形成基板402的類似材料，例如但不限於：鍺、砷化鎵、碳化矽、氮化鎵、磷化銦等。
外延層404形成於該基板402的上表面。在本例中，外延層404透過添加雜質或摻雜劑而具有N導電類型(N-EPI)，類似的，也可考慮採用P型外延(例如，透過添加P型摻雜劑)。與圖1A所示的VDMOSFET元件100及圖2A中所示的溝槽閘極MOSFET元件200類似，在該超級閘極MOSFET元件400中，該外延層404作為該元件的輕摻雜漂移區。在本實施例中具有P導電類型的兩個基體區域(P-BODY)406形成於靠近外延層404的上表面，並在橫向上相互間隔開。本實施例中的基體區域406可透過使用標準互補金屬氧化物半導體(CMOS)製造技術，將P型雜質(例如：硼)注入外延層404的指定區域來形成。相對於基板的 摻雜程度，基體區域406較佳是採用更重的摻雜，例如，約5×1016個原子/立方公分(cm3)至約1×1018個原子/cm3。在採用P型外延層的一個或多個可選的實施例中，基體區域406可以包括使用類似CMOS製造技術形成的N型井(Well)。
該超級閘極MOSFET元件400還包括形成於各基體區域406的至少一部分中並靠近該基體區域的上表面的源極區408。較佳的是，源極區408採用與該基體區域406的導電類型相反的雜質摻雜。在本實施例中，該源極區408為N導電類型(N+)。在本實施例中，形成於靠近基體區域406上表面並橫向與對應的源極區408相鄰的基體區域觸點410(重摻雜區域)具有P導電類型，從而形成該超級閘極MOSFET元件400的基體區域觸點。相應的源極(S)電極412將每一源極區408電性連接到對應的基體區域觸點410。
與圖1A所示的VDMOSFET元件100類似，在該超級閘極MOSFET元件400中，基板402作為元件的汲極區域。汲極(D)觸點414較佳的是形成於基板402(汲極)背面，其提供與基板/汲極之間的電連接。與標準橫向MOSFET元件中汲極和源極電極均形成在元件的上表面不同，該超級閘極MOSFET元件400的汲極觸點414形成於與源極電極412相反的元件下表面，也就是說，汲極觸點414和源極電極412分佈於該超級閘極MOSFET元件400的垂直方向上相反的兩個表面上。
該超級閘極MOSFET元件400還包括閘極結構，其至少包括兩個部分，平面閘極(G1)416和溝槽閘極(G2)418。在本實施例的圖示中，兩個平面閘極416分別設置於溝槽閘極418的兩側。平面閘極416 和溝槽閘極418較佳的是形成為彼此結構分離的梳狀(條狀)結構，即便平面閘極和溝槽閘極在其條狀結構的一端或兩端電連接(圖中未明示，但隱含)。在一個或多個可替代的實施例中，平面閘極416和溝槽閘極418可以形成具有平面和溝槽閘極功能的相連閘極結構，下文中將結合圖6進一步詳細描述。
在一個或多個實施例中，可包含有多晶矽的溝槽閘極418通常可透過位於基體區域406之間，也位於源極區408之間的外延層404的上表面垂直形成，從而使得在溝槽閘極418的兩側都有一個源極區408。更具體地說，溝槽閘極418可以在兩個基體區406(以及源極區408)之間的外延層404上開口(即，挖槽)，並用介電材料420填充該開口來製造。在一個或多個實施例中，該介電材料420是一種氧化物，例如二氧化矽，然而本發明不限於任何特定的電絕緣材料。該溝槽閘極418隨後部分穿過介電材料420形成，垂直延伸到源極區408和基體區域406的更下方。由此，介電材料420將溝槽閘極418與周圍的外延層404電隔離，從而防止溝槽閘極418與相鄰源極區408和基體區域406之間的直接電性接觸，因此該介電材料420可被稱為溝槽閘極氧化層。
在一個或多個實施例中，各平面閘極416均設置於外延層404的上表面上，其至少一部分重疊於相應的基體區域406。在每個平面閘極416與基體區域406以及外延層404的上表面之間形成介電層422，以將平面閘極416與基體區域及外延層電隔離，因此可稱為平面閘極氧化層。儘管在圖4A中未明確示出，如圖4B所示，較佳的是在平面閘極416的側壁和延伸於外延層404的上表面上的溝槽閘極418的一部分側壁上 形成介電側牆424。如圖4B所示，介電側牆424(閘極側牆)將平面閘極與溝槽閘極電隔離，並且將平面閘極416與對應的源極電極412電隔離。
繼續參考圖4B，該超級閘極MOSFET元件400還包括與平面閘極416連接的第一閘極電極426(平面柵閘極觸點)，以及與溝槽閘極418連接的第二閘極電極428(溝槽閘極觸點)。第一閘極電極426及第二閘極電極428可以透過分別在閘極416和418的上表面的至少一部分上形成金屬矽化物層的方式實現。如本領域技術人員所知，在閘極矽化步驟中，金屬膜(例如鈦、鎢、鉑、鈷、鎳等)沉積於多晶矽閘極的上表面上，並且透過退火使沉積的金屬膜與多晶矽閘極中的矽之間發生反應，最終形成金屬矽化物觸點。
當超過臨界電壓的正偏壓施加於N通道MOSFET元件時，例如透過在該平面閘極416和相應的源極區408之間施加正電壓，在平面閘極下的基體區域406中形成通道，從而導通該超級閘極MOSFET元件400。同時，由於溝槽閘極418電性連接到平面閘極416，正偏壓將施加於溝槽閘極上，從而如圖4C所示，在外延層404靠近溝槽閘極氧化層420的表面處形成一個具有多數載子(例如本實施例中的電子)的強積累層430。這個積累層430有益地增加了超級閘極MOSFET元件400的導電度，這使得元件能夠獲得非常低的導通電阻，舉例而言，在30伏特的阻斷電壓額定值下，大約二毫歐姆-平方公釐(2mΩ-mm2)。如下文中所將敘述的，相比傳統的平面閘極和溝槽閘極元件，該超級閘極MOSFET元件400獲得了實質性的性能提升。
圖5概念性地描述了三種不同類型MOSFET元件的特徵導通電阻RSP(歐姆-平方公分)與崩潰電壓(伏特)之間的比例關係。具體而言，標號502表示與圖2A中所示的溝槽閘極MOSFET元件200一致的溝槽閘極MOSFET元件的特徵導通電阻RSP與崩潰電壓之間的比例關係。標號504表示與圖3A中所示的分裂溝槽閘極MOSFET元件300一致的分裂溝槽閘極MOSFET元件的特徵導通電阻RSP與崩潰電壓之間的比例關係。標號506表示為根據本發明的一個或多個實施例形成的超級閘極MOSFET元件(例如圖4A中所示的超級閘極MOSFET元件400)的特徵導通電阻RSP與崩潰電壓之間的比例關係。在理想情況下，MOSFET元件將表現出高崩潰電壓和低特徵導通電阻，然而，在實踐中，元件特性通常是相互矛盾的，也就是說，具有非常低導通電阻的MOSFET元件也將具有非常低的崩潰電壓，反之亦然，如圖中標號分別為502及504所示的溝槽閘極及分裂溝槽閘極MOSFET元件那樣。
如圖5所示，與溝槽閘極MOSFET元件(標號502)或分裂溝槽閘極MOSFET元件(標號504)相比，根據本發明實施例形成的超級閘極MOSFET元件(標號506)至少具有兩個明顯的優點。首先，相較於502和504，表示特徵導通電阻RSP與崩潰電壓之間的比例關係506的斜率顯著降低，即在與具有相同額定崩潰電壓的溝槽閘極MOSFET元件或分裂溝槽閘極MOSFET元件相比，超級閘極MOSFET元件具有明顯更小的特徵導通電阻。從而，晶片的尺寸可以按比例縮小，與晶片尺寸成正比的，進一步導致寄生閘極電容和閘極汲極電容的明顯減小。
通常情況下，平行板電容的電容值C根據下式確定：
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 其中，ε 0是絕對介電常數(即真空介電常數ε 0=8.854×10-12F/m)，ε r 是平行板之間的介質或介電材料的相對介電常數，A是每個平行板的一個側面的表面積，d是平行板之間的距離(即，平行板之間介電材料的厚度)。因此，透過減小晶片尺寸，可以減少寄生閘極電容和/或寄生閘極汲極電容的一個或兩個平行板的表面積。寄生閘極電容和閘極對汲極電容減小有利於降低在高頻應用(例如同步DC-DC變換器)中的開關損耗。
繼續參考圖5，如標記506的梯形形狀所示的，本發明實施例的超級閘極MOSFET元件的第二個顯著的優點在於，該超級閘極MOSFET元件能夠在元件運行期間調節特徵導通電阻，而常規MOSFET元件具有固定的特徵導通電阻。這主要是由於在常規MOSFET設計中，摻雜濃度及其關聯的載子濃度，在元件製造完成後是固定的。相比之下，在本發明的一個或多個實施例的超級閘極MOSFET元件中，載子濃度不是固定的，而是依賴於施加於溝槽閘極結構的偏壓，是可以方便地進行調節的。由此帶來了許多的好處，包括為元件設計提供了更大的靈活性，更寬的製程容許範圍(Process Window)，並且為超級閘極MOSFET元件的運行提供了更高的可靠性。
圖6為本發明的一個可選的實施例所示的典型的超級閘極MOSFET元件600的至少一部分的透視圖。更具體地說，該超級閘極MOSFET元件600與圖4A和4B中所示的典型的超級閘極MOSFET元件400類似，區別在於該超級閘極MOSFET元件600包括簡化的閘極設計，其將平面閘極(圖4B中的416)和溝槽閘極(圖4B中418)合併在一起，在該 超級閘極MOSFET元件600形成具有平面閘極和溝槽閘極功能的T形的閘極602。具體的，該閘極602包括作為相連結構的平面閘極部分604和溝槽閘極部分606。
溝槽閘極部分606位於兩個基體區域406之間，並至少部分垂直延伸於外延層404中。本發明的實施例中溝槽閘極部分606不限於任何特定尺寸，但溝槽閘極部分606的深度較佳是約1-2微米(μm)。平面閘極部分604開始於溝槽閘極部分606，並沿外延層404和基體區域406的上表面，向兩個相反的橫向方向(即水準方向)延伸，直至相應的源極區408的邊緣。在閘極602下方形成氧化層608以將閘極與相鄰的結構和區域電隔離。較佳的是，介電側牆610設置於該閘極602的側壁上，以防止閘極與源極電極412之間電接觸。
平面和溝槽閘極部分604和606較佳的是分別與圖4b中的示例超級閘極MOSFET元件400中平面閘極416和溝槽閘極418相同的方式工作。更具體地說，透過在閘極602和源極區408之間施加大於超級閘極MOSFET元件600臨界電壓的閘極偏壓信號，每個平面閘極部分604將誘導在平面閘極部分正下方的相應基體區域406中形成通道；當施加的閘極偏壓信號低於元件臨界電壓時，通道被根本性地關閉。與此同時，所施加的閘極偏壓信號將導致溝槽閘極部分606在靠近氧化層608的位置形成一個具有大多數載子的且具有溝槽閘極部分的輪廓的強積累層612。如前文所述，即使在基體區域406之間僅有一個狹窄的空間，該強積累層612能夠增加超級閘極MOSFET元件600的導電度，從而降低元件的導通 電阻。將閘極602連接到源極電極412，可關閉基體區域406內的通道，從而關閉該超級閘極MOSFET元件600。
僅作為舉例的，而非限制性的，圖7A至7I所示為圖4B中本發明的一個實施例的超級閘極MOSFET元件的至少一部分的示例性的製造過程的截面示意圖。參考圖7A所示，該示例性的製造過程從基板702開始，在一個或多個實施例中，該基板702包括單晶矽或其它替代性的半導體材料，例如但不限於，鍺、矽鍺、碳化矽、砷化鎵、氮化鎵等。在本說明性實施例中，該基板702摻雜N型雜質或摻雜劑(例如：磷等)形成N導電類型基板(N+SUB)。本發明的實施例中也可考慮使用P導電類型的基板。基板702最好經過清洗和表面處理。
然後在基板702的上表面，透過例如外延生長過程，形成外延層704。在一個或多個實施例中，該外延層具有N導電類型(N-EPI)，當然也可以考慮採用相類似的P導電類型的外延層。外延層704的摻雜濃度最好低於基板702的摻雜濃度。
如圖7B所示，為在外延層704的表面上形成硬遮罩層706。在一個或多個實施例中，可以包括氮化矽的硬遮罩層706較佳的是使用標準沉積製程形成。然後將硬遮罩層706進行圖案化(例如，使用標準微影蝕刻)，並蝕刻以形成至少部分位於該外延層704中的溝槽708。在一個或多個實施例中，可以採用反應式離子蝕刻(reactive ion etching，RIE)形成溝槽708。隨後如圖7c所示，在溝槽708的內壁(例如側壁和底部)上形成第一介電層710，在一個或多個實施例中，該第一介電層710可以是的氧化層。儘管本發明的實施例不限於任何特定的介電材料，然而， 在一個或多個實施例中，該第一介電層710包括使用乾式或濕式氧化製程形成的二氧化矽。該第一介電層710將形成本示例的超級閘極MOSFET元件中的溝槽閘極的閘極氧化物(例如，圖4A中的418)。
現在參考圖7D，舉例而言，透過使用濕法或幹法蝕刻工藝(例如化學或等離子體蝕刻)移除硬遮罩層(圖7C中的706)。然後在外延層704的上表面形成第二介電層711，在一個或多個實施例中，該第二介電層711可以是的氧化層。該第二介電層711將形成超級閘極MOSFET元件的平面閘極的閘極氧化物(例如圖4A中的416)。通常是由高溫環境(例如，約800攝氏度(℃)至1200℃)驅動氧和矽之間發生化學反應，產生二氧化矽，形成第一和第二介電層710、711；然而，即使在室溫下，也可以在周圍環境中形成一層薄(例如，約1-3埃(Å))的天然氧化物。為了在受控環境中生長較厚的氧化物，可以使用幾種已知的方法，例如，透過原位生成的蒸鍍或遠端電漿源(例如，遠端電漿氧化(Remote Plasma Oxidation，RPO))進行氧化。
接下來，如圖7E所示，形成一個包括平面閘極712和溝槽閘極714的閘極結構。平面閘極和溝槽閘極712、714較佳的是包括多晶矽，並使用標準沉積製程形成，然後進行圖案化(例如，使用標準微影蝕刻)和蝕刻。在本實施例中，在溝槽閘極714的兩側各設置有一個平面閘極712。雖然在圖7E中沒有明確的表示出來，但是，平面閘極712和溝槽閘極714較佳的是形成在結構上相互分離的梳狀(即條狀)結構，該結構中，平面閘極和溝槽閘極在條狀的一端或(相對的)兩端電連接。在 一個或多個可替代的實施例中，平面閘極712和溝槽閘極714可以形成如前文中結合圖6所示的具有平面閘極和溝槽閘極功能的相連結構。
如圖7F所示，採用例如標準的選擇性蝕刻製程，將位於外延層704的上表面的第二介電層(圖7E中的711)的暴露部分(即不被平面閘極712和溝槽閘極714覆蓋的部分第二介電層)移除。然後在靠近外延層上表面的外延層704中形成自對準的基體區域716。在本示例性實施例中，較佳的是，透過將規定濃度的P型摻雜劑注入外延層704，然後進行熱處理(例如退火)將摻雜劑驅動到外延層，來形成基體區域716。
可選的，在圖7F所示的實施例中，注入區域718最好形成於外延層704中，並靠近外延層的上表面，且位於基體區域716和溝槽閘極714之間。在一個或多個實施例中，該注入區域718是透過將規定濃度的N型摻雜劑注入位於該平面閘極712和該溝槽閘極714之間的外延層704而形成的。在注入過程中，平面閘極和溝槽閘極作為遮罩。較佳的是，該注入區域718用於提高在該基體區域716中形成的通道的邊緣的N型摻雜濃度，從而降低該MOSFET元件的導通電阻。注入區域718還可以限制閘極712下方的通道區域，從而提升高頻性能。雖然本發明的實施例不限於任何特定的摻雜濃度，然而，在一個或多個實施例中，該注入區域718較佳的摻雜濃度約為1×1016至1×1018個原子/立方公分。
如圖7G所示，而後，在平面閘極712和溝槽閘極714的側壁上形成介電側牆720。儘管本發明不限於任何特定的介電材料，然而，在一個或多個實施例中，該介電側牆720可以包括二氧化矽或氮化矽。而後， 採用蝕刻製程產生所需的圖案化，形成元件中的源極區觸點(例如，N型)和基體區域拾取觸點(例如，P型)。
在圖7H中，源極區722形成於對應的基體區域716中接近基體區域的上表面和自對準的平面閘極712的位置。在本示例性實施例中，使用例如標準注入製程(例如離子注入)形成具有N導電類型的源極區域722。在該實施例中，具有P導電類型的基體區域觸點724(重摻雜區域)形成於靠近基體區域716的上表面，且橫向相鄰於對應的源極區722的位置，以形成該超級閘極MOSFET元件的基體區域觸點。因此，每個源極區722均電性連接到相應的基體區域觸點724。
現在參考圖7I，採用標準的前端矽化製程，分別在源極區722形成金屬矽化物觸點726，並在平面閘極和溝槽閘極分別形成金屬矽化物觸點728和730。眾所周知，在矽化過程中，先在晶片的上表面沉積一層金屬，然後進行熱處理(例如熱退火)，以便在金屬與暴露的矽接觸的位置形成合金(金屬矽化物)。然後使用例如標準蝕刻製程去除未反應的金屬，在源極和閘極觸點處形成低電阻的矽化物。然後利用金屬(如：鋁等)進行正面互連和鈍化，並在前段工序(front-end-of-line，FEOL)中進行介電沉積和圖案化。在FEOL處理之後，晶片被翻轉以進行背面減薄(例如，使用化學機械拋光，CMP)和背面金屬化以形成超級閘極MOSFET元件的汲極觸點732。
圖8為本發明的一個實施例中超級閘極MOSFET元件800的至少一部分的截面圖。該超級閘極MOSFET元件800與圖4B中所示的超級閘極MOSFET元件400相似，區別在於，其閘極結構被配置為具有增 強電壓阻斷能力。如圖8所示，超級閘極MOSFET元件800包括基板802，該基板802可由單晶矽形成，且可透過添加具有期望的導電類型(N型或P型)和摻雜程度的雜質或摻雜劑(如硼、磷、砷、銻等)來改變。在本示例性實施例中，基板802被摻雜以具有N導電類型，因此可以稱為N型基板(N+SUB)。也可以考慮採用其它材料形成基板802，例如，但不限於鍺、砷化鎵、碳化矽、氮化鎵、磷化銦等。
外延層804形成於該基板802的上表面。在本例中，外延層804透過添加具有N導電類型的雜質或摻雜劑(N-EPI)來改變，當然，也可考慮採用P型外延層。在該超級閘極MOSFET元件800中，該外延層804作為該元件的輕摻雜漂移區。在本實施例中具有P導電類型的兩個基體區域(P-BODY)806形成於靠近外延層804的上表面，並在橫向上相互間隔開。本實施例中的基體區域806可透過使用標準互補金屬氧化物半導體(CMOS)製造技術，將P型雜質(例如：硼)注入外延層804的指定區域來形成。
源極區808形成於對應基體區域806的至少一部分中並靠近該基體區域的上表面。較佳的是，在該示例性的超級閘極MESFET元件800中，源極區808具有N導電類型。在本實施例中，形成於靠近基體區域806的上表面並橫向與對應的源極區808相鄰的基體區域觸點810(重摻雜區域)具有P導電類型，從而形成該超級閘極MOSFET元件800的基體區域觸點。相應的源極(S)電極812將每一源極區808電性連接到對應的基體區域觸點810。
在該超級閘極MOSFET元件800中，基板802作為元件的汲極區域。相應的，例如在後段工序(back-end-of-line，BEOL)中，汲極(D)電極814較佳的是形成於基板802(汲極)的背面，其提供與基板/汲極之間的電性連接。與圖4B中所示的MOSFET元件400相似，汲極電極814形成於該超級閘極MOSFET元件800的背面，是位於與形成於元件上/前表面的源極電極812相反的一面上，也就是說，汲極電極814和源極電極812分佈於該MOSFET元件800的垂直方向上相反的兩個表面上。
該超級閘極MOSFET元件800還包括閘極結構，其至少包括兩個部分，平面閘極(G1)816和溝槽閘極(G2)818。在本實施例的圖示中，兩個平面閘極816分別設置於溝槽閘極818的兩側。平面閘極816和溝槽閘極818較佳的是形成為彼此結構分離的梳狀(條狀)結構，即平面閘極和溝槽閘極在其條狀結構的一端或兩端電性連接(圖中未明示，但隱含)。在一個或多個可替代的實施例中，平面閘極816和溝槽閘極818可以形成具有平面和溝槽閘極功能的相連閘極結構。
在一個或多個實施例中，可包含有多晶矽的溝槽閘極818通常可透過位於基體區域806之間，也位於源極區808之間的外延層804的上表面垂直形成，從而使得在溝槽閘極818的兩側都有一個源極區808。該超級閘極MOSFET元件800還包括將溝槽閘極818與周圍的外延層804電隔離的介電層820，從而防止溝槽閘極818與相鄰源極區808和基體區域806之間的直接電性接觸。在一個或多個實施例中，該介電層820包括一種氧化物，例如二氧化矽，可被稱為溝槽閘極氧化層，然而本發明不限於任何特定的電絕緣材料。
在一個或多個實施例中，各平面閘極816均設置於外延層804的上表面上，其至少一部分重疊於相應的基體區域806。在每個平面閘極816與基體區域806以及外延層804的上表面之間形成第二介電層822，以將平面閘極816與基體區域及外延層電隔離，因此可稱為平面閘極氧化層。較佳的是在平面閘極816的側壁和溝槽閘極818的側壁上形成介電側牆824(閘極側牆)。介電側牆824將平面閘極與溝槽閘極電隔離，並且將平面閘極816與對應的源極電極812電隔離。
繼續參考圖8，該超級閘極MOSFET元件800還包括與平面閘極816連接的第一閘極電極826，以及與溝槽閘極818連接的第二閘極電極828。第一閘極電極426及第二閘極電極428可以透過分別在閘極816和818的上表面的至少一部分上形成金屬矽化物層的方式實現。
為了優化超級閘極MOSFET元件800的電壓阻斷能力，溝槽閘極結構較佳的是配置有介電層820(溝槽閘極氧化層)，該介電層820位於該溝槽閘極結構下部830的部分比位於溝槽閘極結構上部832的部分更厚。儘管本發明的實施例不限於任何特定的尺寸，然而，在一個或多個實施例中，在溝槽閘極結構上部832處的氧化層820的厚度約為10-50nm，而位於溝槽閘極結構下部830處的溝槽閘極氧化層厚度約為50-500nm。每個平面閘極(G1)816下的第二介電層822(平面閘極氧化層)較佳的是在5-50nm左右。以下結合圖9A到9L，說明性地介紹配置具有溝槽閘極結構的超級閘極MOSFET元件的方法。
具體而言，圖9A至9L為圖8所示的本發明的圖8所示的實施例中超級閘極MOSFET元件800的至少一部分的製造過程的截面示意 圖。參考圖9A所示，該示例性的製造過程從基板902開始，在一個或多個實施例中，該基板902包括單晶矽或其它替代性的半導體材料，例如但不限於，鍺、矽鍺、碳化矽、砷化鎵、氮化鎵等。在本說明性實施例中，該基板902摻雜N型雜質或摻雜劑(例如：磷等)而形成N導電類型的基板(N+SUB)。本發明的實施例中也可考慮使用P導電類型的基板。基板902最好經過清洗和表面處理。
然後在基板902的上表面，透過例如外延生長過程，形成外延層904。在一個或多個實施例中，該外延層具有N導電類型(N-EPI)，當然也可以考慮採用相類似的P導電類型的外延層。外延層904的摻雜濃度最好低於基板902的摻雜濃度。
如圖9B所示，為在外延層904的表面上形成硬遮罩層906。在一個或多個實施例中，較佳的是使用標準沉積製程，形成可以包括氮化矽的硬遮罩層906。然後使用例如標準微影蝕刻，將硬遮罩層906進行圖案化，在利用例如蝕刻製程形成至少部分位於該外延層904中的溝槽908；在一個或多個實施例中，可以採用反應式離子蝕刻(RIE)形成溝槽908。隨後如圖9c所示，採用例如蝕刻的方法去除硬遮罩層906。
該超級閘極MOSFET元件800的製造過程中，一開始的兩個步驟與圖7A和7B中所描繪的圖4B所示的示例性的超級閘極MOSFET元件400的製造過程相同。現在參考圖9D，在溝槽908中以及外延層904上表面的至少一部分上形成絕緣層910。在一個或多個實施例中，絕緣層910包括生長或沉積於溝槽908中以及外延層904的上表面的氧化物(例如二氧化矽)。然後如圖9E所示，利用回蝕刻製程，例如濕式蝕刻，以去除 外延層904上表面的絕緣層910和溝槽908中的部分側壁上的絕緣層910，允許部分絕緣層910保留在溝槽底部，如圖9F所示，晶片透過熱氧化程式，形成較薄的共形氧化層912(介電層或閘極氧化層)。儘管本發明的實施例不限於任何特定尺寸，然而在一個或多個實施例中，該外延層904的上表面上以及溝槽908的側壁上的氧化層912的厚度約為30-50nm。
如圖9G所示，在一個或多個實施例中，利用各向異性蝕刻(例如RIE)在絕緣層910中形成一個較窄的溝槽914。然後，如圖9H所示，在第一溝槽908的側壁的頂部和外延層904的上表面生長一個薄的閘極氧化層916(例如，約30-50nm)。接下來，如圖9I所示，形成一個包括平面閘極918和溝槽閘極920的閘極結構。每個平面閘極和溝槽閘極918、920較佳的是包括多晶矽，並使用標準沉積製程形成，然後進行圖案化(例如，使用標準微影蝕刻)和蝕刻。在本實施例中，在溝槽閘極920的兩側各設置有一個平面閘極918。雖然在圖9I中沒有明確的表示出來，但是，平面閘極918和溝槽閘極920較佳的是形成在結構上相互分離的梳狀(即條狀)結構，該結構中，平面閘極和溝槽閘極在條狀的一端或(相對的)兩端電性連接。
現在參考圖9J所示，採用例如選擇性蝕刻製程，將位於外延層904的上表面的閘極氧化層(圖9I中的916)的暴露部分(即不被平面閘極918和溝槽閘極920覆蓋的部分閘極氧化層)移除。然後在靠近外延層上表面的外延層904中形成自對準的基體區域922。在本示例性實施例中，較佳的是，透過將規定濃度的P型摻雜劑注入外延層904，然後進行熱處理(例如退火)將摻雜劑驅動到外延層，來形成基體區域922。
可選的，在圖9J所示的實施例中，注入區域924較佳的是形成於外延層904中，並靠近外延層的上表面，且位於基體區域922和溝槽閘極920之間。在一個或多個實施例中，所述注入區域924是透過將規定濃度的N型摻雜劑注入位於該平面閘極918和該溝槽閘極920之間的外延層904而形成的。在注入過程中，平面閘極和溝槽閘極作為遮罩。與圖7F中所示的注入區域718相同的，較佳的是，該注入區域924用於提高在該基體區域922中形成的通道的邊緣的N型摻雜濃度，從而降低該MOSFET元件的導通電阻。注入區域924還可以限制平面閘極918下方的通道區域，從而提升高頻性能。雖然本發明的實施例不限於任何特定的摻雜濃度，然而，在一個或多個實施例中，該注入區域924較佳的摻雜濃度約為1×1016至1×1018個原子/立方公分。
如圖9K所示，而後，在平面閘極918和溝槽閘極920的側壁上形成介電側牆926。儘管本發明不限於任何特定的介電材料，然而，在一個或多個實施例中，該介電側牆926可以包括二氧化矽。而後，採用蝕刻製程產生所需的圖案化，形成元件中的源極區觸點(例如，N型)和基體區域觸點(例如，P型)。
在圖9L中，源極區928形成於對應的基體區域922中接近基體區域的上表面和自對準的平面閘極918的位置。在本示例性實施例中，使用例如標準注入工序(例如離子注入)形成具有N導電類型的源極區928。在該實施例中，具有P導電類型的基體區域觸點930(重摻雜區域)形成於靠近基體區域922的上表面，且橫向相鄰於對應的源極區928的位 置，以形成該超級閘極MOSFET元件的基體區域觸點。因此，每個源極區928均電性連接到相應的基體區域觸點930。
採用標準的前端矽化程式，分別在源極區928形成金屬矽化物觸點(812)，並在平面閘極918和溝槽閘極920分別形成金屬矽化物觸點(826和828)。然後利用金屬(如：鋁等)進行正面互連和鈍化，並在前段工序(front-end-of-line，FEOL)中進行介電沉積和圖案化。在FEOL處理之後，晶片被翻轉以進行背面減薄(例如，CMP)和背面金屬化以形成汲極觸點(814)，藉此形成圖8所示的超級閘極MOSFET元件800。
圖10為本發明的另一個實施例中具有增強源極觸點的超級閘極MOSFET元件的至少一部分的截面圖。該超級閘極MOSFET元件1000與圖4B中所示的超級閘極MOSFET元件400一致，區別在於源極觸點。具體而言，如圖10所示，該超級閘極MOSFET元件1000包括在對應的基體區域406中形成的嵌入式的源極觸點1202，該源極觸點1202靠近基體區域的上表面，並與相鄰的源極區408電性連接。在一個或多個實施例中，每個嵌入式的源極觸點1202均包括金屬，例如鎢，當然，本發明的實施例不限於鎢。這種源極觸點結構在源極金屬和源極區408之間提供了更大的接觸面積，因此有利於降低源極觸點的電阻。令人滿意的是，這種源極觸點結構可以與本文描述的任何超級閘極MOSFET元件結構一起使用，對於本領域技術人員而言，基於這一啟示，這一方案是顯而易見的。雖然沒有在圖10中明確表示出來，但是利用與第一閘極電極426和第二閘極電極428的形成相同的金屬矽化程式，金屬矽化物也可以形成於 嵌入式源極觸點1202周圍形成，對於本領域技術人員而言，基於這一啟示，這一方案也將是顯而易見的。
與標準MOSFET元件設計相比，本發明各實施例的MOSFET元件實現了優越的性能。例如，圖11是超級閘極MOSFET元件(標號1102)，例如圖4B中所示的超級閘極MOSFET元件400的汲極電壓隨時間變化的函數曲線VDS_1與標準MOSFET元件(標號1104)的汲極電壓隨時間變化的函數曲線VDS_2相比的示意圖。從圖11中可以看出，相對於標準MOSFET元件，新型超級閘極MOSFET元件的汲極電壓隨時間上升(即dv/dt)要快得多。這證明瞭新型超級閘極MOSFET元件的開關速度是有進步的。
圖12為超級閘極MOSFET元件(標號1205)，例如圖4B中所示的超級閘極MOSFET元件400，的閘極電壓隨時間變化的函數曲線VG_1與標準MOSFET元件(標號1204)的閘極電壓隨時間變化的函數曲線VG_2相比的示意圖。從圖12中可以看出，當元件關閉時，標準MOSFET元件的閘極電壓表現出嚴重的擾動1206。這種擾動主要是由於與標準MOSFET元件相關的較大的寄生密勒電容(Cgd)的汲極電壓耦合效應引起的(如前文中所述)，其可能超過元件的臨界電壓，從而導致元件誤導通。這種元件的誤導通可能會導致短路狀態，特別是當MOSFET元件被用作功率開關應用(例如DC-DC轉換器)中的低側電晶體時。透過比較可以發現，標號1205所代表的超級閘極MOSFET元件表現出非常小的閘極電壓擾動，遠低於元件的臨界電壓，從而很好地消除了元件誤導通問 題。因此，相比傳統MOSFET元件，在更高頻DC-DC轉換器應用中，本發明各實施例的超級閘極MOSFET元件具有更高效率和更高可靠性。
本發明的至少部分技術可以在積體電路中實現。在形成積體電路時，相同的模具通常是在半導體晶片表面上以反復圖形化的方式製造的。每個模具包括本文描述的元件，並且還可能包括其它結構和/或電路。單個模具從晶片上切割下來，然後封裝為積體電路。本領域技術人員將知道如何從晶片切割並封裝模具以形成積體電路。附圖中所示的任何示例性結構或電路，或者其一部分，都可以是積體電路的一部分。這樣的積體電路製造方法也被認為是本發明的一部分。
本領域技術人員應當理解可以將本發明的一個或多個實施例中的上述示例性的結構，以原始形式(即具有多個未封裝晶片的單個晶片)、裸晶片、或以封裝形式，或作為中間產品或終端產品的組成部分應用於具有功率MOSFET元件中，例如射頻(RF)功率放大器、功率管理積體電路等。
基本上任何高頻、高功率應用和/或電子系統，例如但不限於射頻功率放大器、功率管理積體電路等，都可以使用符合本發明所公開的積體電路。適用於實施本發明各實施例的系統可以包括，但不限於，DC-DC轉換器。包含這種積體電路的系統被認為是本發明的一部分。鑒於本文所提供的本公開的啟示，本領域普通技術人員將能夠考慮本發明實施例的其它實現與應用。
本發明實施例及附圖旨在提供對各種實施例的一般理解，而不作為對可能利用本發明的電路和技術的設備和系統的所有元素和特 徵的完整描述。基於本文的啟示，對於本領域技術人員而言，許多其它實施例將變得顯而易見，或由此派生出來，這樣就可以在不偏離本本發明所披露的範圍的情況下，進行結構和邏輯上的替換和更改。附圖也僅具有代表性，而並不是按比例繪製的。因此，說明書和附圖都應被視為說明性的，而非限制性的。
本文所列舉的本發明的各實施例，單獨和/或共同地提及“實施例”一詞，“實施例”僅僅是為了方便，而不是將本發明的應用的範圍限制在任何單一的或幾個實施例或發明概念上。因此，雖然在本文中對具體實施例進行了說明和描述，但應理解的是，實現相同發明目的的安排可以取代所示的具體實施例；也就是說，本公開旨在涵蓋各種實施例的任何和所有適應或變化。對於本領域技術人員而言，上述實施例的組合，以及在這裡沒有具體描述的其它實施例，也將是顯而易見的。
本文所使用的術語僅用於描述特定實施例，而不是對於本發明的限制。如本文所使用的冠詞單數形式也可包括複數形式，除非上下文清楚地表示另一種情況。進一步的，在本文說明書中所使用的“包括”和/或“組成”時，僅所述特徵、步驟、操作、元素和/或元件的存在，而不排除存在或添加一個或多個其它的特徵、步驟、操作、元素、元件和/或其元件。而諸如“之上”，“之下”，“上面”和“下面”等術語被用來表示元素或結構之間的相對位置關係，而不是絕對位置。
在申請專利範圍中所有方法或行為加功能要素的相應結構、材料、步驟和等價物旨在包括任何結構、材料或行為，以便與請求項中的其它要素一起實現該功能。所述各種實施例的描述用於說明和描 述的目的，而非窮盡的或僅限於所公開的形式。不偏離本發明的範圍和精神的前提下，對於本領域普通技術人員而言，本發明許多修改和變化將是顯而易見的。本文中所選的進行描述的實施例是為了最好地解釋本發明的原理和實際應用，並使本發明普通技術人員能夠理解適合於所設想的特定用途的關於各實施例的各種修改。
摘要用於使讀者能夠迅速確定技術公開的內容。所提交的摘要並不用於解釋或限制請求項的範圍或含義。此外，在前文的詳細敘述中，可以看出，為了簡化，在單個實施例中將各種特徵組合在一起。這種公開不應被解釋為反映出實施例所需的技術特徵要比請求項中來得更多。相反，正如所請求項所反映的那樣，各創造性方案僅包括比單個實施例更少的技術特徵。因此，各請求項應結合於上述的說明書內容中，且各請求項均是完整的技術方案。
基於本發明各實施例的啟示，本領域普通技術人員能夠相關本發明實施例技術的其它實現和應用。雖然本發明的說明性實施例已在本文中參照附圖進行了描述，但應理解的是，本發明的實施例並不限於這些精確的實施例，在不偏離請求項的範圍的情況下，本領域技技術人員可以對其中的實施例進行各種其它的修改。
400:超級閘極MOSFET元件
402:基板
404:外延層
406:基體區域
408:源極區
410:基體區域觸點
412:源極電極
414:汲極觸點
416:平面閘極
418:溝槽閘極
420:介電材料
422:介電層
424:介電側牆
426:第一閘極電極
428:第二閘極電極
D:汲極
G1:平面閘極
G2:溝槽閘極
N+:N導電類型
N+SUB:N型基板
N-EPI:N型外延層
P+:P導電類型
P-BODY:P導電類型的基體區域
S:源極

Claims (3)

  1. 一種金屬氧化物半導體場效應電晶體元件，包括：基板，具有第一導電類型；外延層，具有該第一導電類型，並設置於該基板的上表面；至少兩個基體區域，具有第二導電類型，形成於該外延層中，該第二導電類型與該第一導電類型相反，該些基體區域位於靠近該外延層的上表面且在橫向上相互間隔；至少兩個源極區，具有該第一導電類型，每個該源極區均被設置於對應的該基體區域中靠近該基體區域的上表面的位置；閘極結構，包括：至少兩個平面閘極，每個該平面閘極均位於該外延層的該上表面，並與相應的該基體區域的至少一部分重疊；和位於該些基體區域之間且至少部分位於該外延層之中的溝槽閘極；汲極觸點，設置於該基板的背面並與該基板電連接；以及多個具有該第一導電類型的注入區域，每個該注入區域均形成於靠近該外延層的上表面，且位於相應的該基體區域和該溝槽閘極之間。
  2. 根據請求項1所述的金屬氧化物半導體場效應電晶體元件，其中每個該注入區域的垂直邊緣均與該閘極結構的該平面閘極和該溝槽閘極自對準。
  3. 根據請求項1所述的金屬氧化物半導體場效應電晶體元件，其中每個該注入區域的摻雜濃度為1×1016個原子/立方公分至1×1018個原子/立方公分。
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