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CN116936634A - 半导体装置及其制造方法 - Google Patents

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CN116936634A
CN116936634A CN202210361348.8A CN202210361348A CN116936634A CN 116936634 A CN116936634 A CN 116936634A CN 202210361348 A CN202210361348 A CN 202210361348A CN 116936634 A CN116936634 A CN 116936634A
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CN
China
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region
semiconductor device
gate structure
trench gate
epitaxial layer
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Application number
CN202210361348.8A
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陈劲甫
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Agco Microelectronics Shenzhen Co ltd
Original Assignee
Agco Microelectronics Shenzhen Co ltd
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Publication date
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Priority to TW111123137A priority patent/TWI829206B/zh
Priority to US18/122,726 priority patent/US12414324B2/en
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Priority to US19/291,645 priority patent/US20250359144A1/en
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Abstract

本发明公开半导体装置及其制造方法，包括基底、外延层、第一基体区、第一沟槽栅极结构、第一平面栅极、第一源极电极、第一源极区及漏极电极。外延层设置于基底上，第一基体区设置于外延层中，第一沟槽栅极结构设置于外延层中，沿着第一方向延伸且邻近第一基体区，第一平面栅极设置于外延层上，沿着第二方向延伸且至少部分位于第一基体区正上方，其中第二方向与第一方向间具有非零的夹角，第一源极电极设置于外延层上，且向下延伸至第一基体区中，第一源极区设置于第一基体区中，且至少部分邻接第一源极电极，漏极电极设置于基底下。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体技术，特别是涉及一种包含沟槽栅极和平面栅极的功率晶体管的半导体装置及其制造方法。
背景技术
功率晶体管是指在高电压、大电流的条件下工作的晶体管，最常见的功率晶体管例如为功率金属氧化物半导体场效晶体管(power MOSFET)，其可以应用在许多不同的领域中，例如电源供应器、直流-直流变压器(DC-to-DC converter)、低电压电机控制器等。
近年来，因应各种电子产品的发展，功率MOSFET的功率及布局密度也随之增加，并且应用在直流-直流变压器的频率也显着提高，而目前功率MOSFET的技术，例如分裂栅极沟槽(split gate trench，SGT)、横向扩散金属氧化物半导体(laterally-diffused metal-oxide semiconductor，LDMOS)、U型槽金属氧化物半导体(UMOS)等功率晶体管，难以在各方面均完全满足电子产品的需求，例如难以达成同时减小芯片面积、增加组件布局密度、增加电流和降低开关损耗(switching loss)等需求，因此，业界亟需发展新的功率晶体管，以克服上述问题。
发明内容
有鉴于此，本发明提出一种包含沟槽栅极和平面栅极的功率晶体管的半导体装置，以满足应用在电子产品时的各种需求，例如减小芯片面积、增加组件布局密度、增加电流和降低开关损耗等。
根据本发明的一实施例，提供一种半导体装置，包括基底、外延层、第一基体区、第一沟槽栅极结构、第一平面栅极、第一源极电极、第一源极区及漏极电极。其中，外延层设置于基底上，第一基体区设置于外延层中，第一沟槽栅极结构设置于外延层中，沿着第一方向延伸且邻近第一基体区，第一平面栅极设置于外延层上，沿着第二方向延伸且至少部分位于第一基体区正上方，其中第二方向与第一方向间具有非零的夹角，第一源极电极设置于外延层上，且向下延伸至第一基体区中，第一源极区设置于第一基体区中，且至少部分邻接第一源极电极，漏极电极设置于基底下。
根据本发明的一实施例，提供一种半导体装置的制造方法，包括以下步骤：提供基底，并形成外延层于基底上；形成沟槽栅极结构于外延层中，其中沟槽栅极结构沿着第一方向延伸；形成基体区于外延层中，且基体区邻近沟槽栅极结构；形成平面栅极于外延层上，且位于基体区和沟槽栅极结构正上方，其中平面栅极沿着第二方向延伸，且第二方向垂直于第一方向；形成源极区于基体区中；形成层间介电层于外延层上，且覆盖平面栅极；形成源极电极该层间介电层中，且源极电极向下延伸穿过源极区到基体区中；以及形成漏极电极于基底下。
附图说明
为了使下文更容易被理解，在阅读本发明时可同时参考图式及其详细文字说明。通过本文中的具体实施例并参考相对应的图式，俾以详细解说本发明的具体实施例，并用以阐述本发明的具体实施例的作用原理。此外，为了清楚起见，图式中的各特征可能未按照实际的比例绘制，因此某些图式中的部分特征的尺寸可能被刻意放大或缩小。
图1是根据本发明一实施例所绘示的半导体装置的一个重复单元的立体透视示意图。
图2是根据本发明一实施例所绘示的半导体装置的一个重复单元的剖面示意图，其中剖面A沿着图1中的剖面切线a-a取得，剖面B沿着图1中的剖面切线b-b取得。
图3是根据本发明另一实施例所绘示的半导体装置的连续二个重复单元的剖面示意图，其剖面切线位置与图1中的剖面切线b-b相同。
图4、图5、图6、图7和图8是根据本发明一实施例所绘示的半导体装置的制造方法的各阶段的剖面示意图，其中图4和图5沿着图1中的剖面切线b-b的连续二个重复单元，图6、图7和图8沿着图1中的剖面切线a-a和剖面切线b-b的连续二个重复单元。
图9是根据本发明一实施例所绘示的半导体装置的一个重复单元的电流路径示意图，其中剖面A绘示沿着图1中的剖面切线a-a，由平面栅极控制的电流路径，剖面B绘示沿着图1中的剖面切线b-b，由沟槽栅极控制的电流路径。
图10是根据本发明一实施例所绘示的半导体装置的局部区域的电流强度分布的立体示意图，其中电流强度分布10-1表示只有平面栅极导通时的电流状态，电流强度分布10-2表示平面栅极和沟槽栅极均导通时的电流状态。
图11是根据本发明一实施例所绘示的半导体装置的局部区域的电压等位线分布的立体示意图，其中电压等位线分布11-1表示只有平面栅极导通时的电压状态，电压等位线分布11-2表示平面栅极和沟槽栅极均导通时的电压状态。
图12是根据本发明一实施例所绘示的应用半导体装置的半桥电路。
图13是根据本发明一实施例所绘示的半导体装置的连续四个重复单元的立体透视示意图。
附图标记
100、200…半导体装置
100U…重复单元
101…基底
102…中间介电部
103…外延层
104…场板
105…第一导电部分
106…第一介电层
107…第二导电部分
108…第二介电层
109…介电覆盖层
110、TG…沟槽栅极
110-1…第一沟槽栅极结构
110-2…第二沟槽栅极结构
112…基体区
112-1…第一基体区
112-1A…第一Y-Z方向侧面
112-1B…第二Y-Z方向侧面
112-1C…X-Y方向顶面
112-2…第二基体区
112-2C…X-Y方向顶面
112B…底面
112C…第一基体中心区
112D…第一基体周缘区
112E…第二基体中心区
112F…第二基体周缘区
113…重掺杂区
120、PG…平面栅极
120-1…第一平面栅极
120-2…第二平面栅极
121…介电层
122…间隙壁
124、S…源极区
124-1…第一源极区
124-2…第二源极区
124L…轻掺杂区
124H…重掺杂区
126…层间介电层
128…源极电极
128-1…第一源极电极
128-2…第二源极电极
130、D…漏极电极
140…图案化掩膜
142…沟槽
144…导电层
146…图案化硬掩膜
S401、S403、S405、S407、S409…步骤
S501…多道离子注入工艺
901、902…电流路径
10-1、10-2…电流强度分布
11-1、11-2…电压等位线分布
a-a、b-b…剖面切线
A、B…剖面
E、F、G、H…区域
1201、1202…驱动组件
1203…接地端
1204…负载
1205…电源供应
12HS…高压场效晶体管
12LS…低压场效晶体管
具体实施方式
本发明提供了数个不同的实施例，可用于实现本发明的不同特征。为简化说明起见，本发明也同时描述了特定构件与布置的范例。提供这些实施例的目的仅在于示意，而非予以任何限制。举例而言，下文中针对“第一特征形成在第二特征上或上方”的叙述，其可以是指“第一特征与第二特征直接接触”，也可以是指“第一特征与第二特征间另存在有其他特征”，致使第一特征与第二特征并不直接接触。此外，本发明中的各种实施例可能使用重复的参考符号和/或文字注记。使用这些重复的参考符号与注记是为了使叙述更简洁和明确，而非用以指示不同的实施例及/或配置之间的关联性。
另外，针对本发明中所提及的空间相关的叙述词汇，例如：“在...之下”，“低”，“下”，“上方”，“之上”，“上”，“顶”，“底”和类似词汇时，为便于叙述，其用法均在于描述图式中一个组件或特征与另一个(或多个)组件或特征的相对关系。除了图式中所显示的摆向外，这些空间相关词汇也用来描述半导体装置在使用中以及操作时的可能摆向。随着半导体装置的摆向的不同(旋转90度或其它方位)，用以描述其摆向的空间相关叙述亦应通过类似的方式予以解释。
虽然本发明使用第一、第二、第三等等用词，以叙述种种组件、部件、区域、层、及/或区块(section)，但应了解此等组件、部件、区域、层、及/或区块不应被此等用词所限制。此等用词仅是用以区分某一组件、部件、区域、层、及/或区块与另一个组件、部件、区域、层、及/或区块，其本身并不意含及代表该组件有任何之前的序数，也不代表某一组件与另一组件的排列顺序、或是制造方法上的顺序。因此，在不背离本发明的具体实施例的范畴下，下列所讨论的第一组件、部件、区域、层、或区块亦可以第二组件、部件、区域、层、或区块的词称之。
本发明中所提及的“约”或“实质上”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。应注意的是，说明书中所提供的数量为大约的数量，亦即在没有特定说明“约”或“实质上”的情况下，仍可隐含“约”或“实质上”的含义。
本发明中所提及的“耦接”、“耦合”、“电连接”一词包含任何直接及间接的电气连接手段。举例而言，若文中描述第一部件耦接于第二部件，则代表第一部件可直接电气连接于第二部件，或通过其他装置或连接手段间接地电气连接至该第二部件。
虽然下文藉由具体实施例以描述本发明的发明，然而本发明的发明原理亦可应用至其他的实施例。此外，为了不致使本发明的精神晦涩难懂，特定的细节会被予以省略，该些被省略的细节属于本领域技术人员的知识范围。
本发明关于包含沟槽栅极和平面栅极的功率晶体管的半导体装置，其利用平面栅极(planar gate，PG)和沟槽栅极(trench gate，TG)形成更多的信道，包含水平信道和垂直信道，在负载功率较轻时开启平面栅极，以加快半导体装置的开关速度，在负载功率较重时同时开启沟槽栅极和平面栅极，以进一步减少半导体装置的导通电阻。此外，沟槽栅极还可提供更好的电场遮蔽效果以分散电压，而平面栅极则可以改善工艺控制能力以微缩通道长度，藉此同时达到减小芯片面积、增加组件布局密度，以及降低栅极-漏极电荷(Qgd)、栅极-漏极电容(Cgd)、栅极电荷(Qg)、栅极电容(Cg)和导通电阻，以增加半导体装置的电流和降低半导体装置的开关损耗。
图1是根据本发明一实施例所绘示的半导体装置的一个重复单元(cell)的立体透视示意图。如图1所示，在一实施例中，半导体装置100包含基底101，基底101具有第一导电类型，例如为n型重掺杂硅基底(N+substrate)，外延层103设置于基底101上，并具有第一导电类型，例如为n型硅外延层(N epitaxial layer)。半导体装置100还包含基体区112，例如第一基体区112-1和第二基体区(在图1中被遮蔽而未显示)设置于外延层103中，并具有与第一导电类型相反的第二导电类型，例如为p型基体区(P body)，其中基体区112的第二导电类型掺质的掺质浓度会高于外延层103的第一导电类型掺质的掺质浓度。虽然在图1中第二基体区因为被遮蔽而未显示，但如图2所示，实际上第二基体区112-2沿着Y轴方向与第一基体区112-1分开设置。
此外，半导体装置100还包含设置于外延层103中的沟槽栅极结构，例如包含设置于外延层103中的第一沟槽栅极结构110-1和第二沟槽栅极结构110-2，此二沟槽栅极结构110-1、110-2的水平长轴实质上沿着第一方向(例如Y轴方向)延伸，且第二沟槽栅极结构110-2较佳可实质平行于第一沟槽栅极结构110-1。如图1所示，沿着第二方向(例如X轴方向)上，第一沟槽栅极结构110-1和第二沟槽栅极结构110-2分别位于基体区112的两侧(例如分别位于第一基体区112-1的两侧，同时也分别位于第二基体区112-2的两侧)，并且第一沟槽栅极结构110-1和第二沟槽栅极结构110-2均邻近第一基体区112-1和第二基体区112-2，其中第一基体区112-1和第二基体区112-2均设置于第一沟槽栅极结构110-1和第二沟槽栅极结构110-2之间。在一些实施例中，第一沟槽栅极结构110-1和第二沟槽栅极结构110-2各自包含第一导电部分105、第二导电部分107、第一介电层106、第二介电层108和介电覆盖层109，其中第二导电部分107位于第一导电部分105下方，第一介电层106邻接第一导电部分105，第二介电层108邻接第二导电部分107，介电覆盖层109位于第一导电部分105上。在一实施例中，第一导电部分105和第二导电部分107可互相电连接，以共同作为沟槽栅极电极。在第二方向(例如X轴方向)上，第一导电部分105的宽度大于第二导电部分107的宽度，第一介电层106的厚度小于第二介电层108的厚度。在一些实施例中，第一导电部分105和第二导电部分107可由多晶硅、金属、合金、其他导电材料、或包含上述材料的堆栈层形成，例如为p型或n型多晶硅。第一介电层106、第二介电层108和介电覆盖层109可由氧化硅、氮化硅、氮氧化硅或高介电常数的介电材料形成，其中第一介电层106、第二介电层108和介电覆盖层109可由相同的材料形成。
此外，半导体装置100还包含第一平面栅极120-1和第二平面栅极120-2设置于外延层103上，此二平面栅极120-1、120-2的长轴实质上沿着第二方向(例如X轴方向)延伸，第二方向与第一方向间具有非零的夹角，此非零的夹角例如为90度，亦即第二方向可垂直于第一方向。第二平面栅极120-2较佳可实质平行于第一平面栅极120-1，其中第一平面栅极120-1至少部分位于第一基体区112-1正上方，第二平面栅极120-2至少部分位于第二基体区112-2正上方。另外，对应第一沟槽栅极结构110-1的介电覆盖层109至少部分设置于第一平面栅极120-1和第二平面栅极120-2与第一沟槽栅极结构110-1的第一导电部分105之间；对应第二沟槽栅极结构110-2的介电覆盖层109至少部分设置于第一平面栅极120-1和第二平面栅极120-2与第二沟槽栅极结构110-2的第一导电部分105之间。使得第一平面栅极120-1和第二平面栅极120-2在垂直方向(例如Z轴方向)分离于对应的第一导电部分105。在一些实施例中，第一平面栅极120-1和第二平面栅极120-2可由多晶硅、金属、合金、其他导电材料或包含上述材料的堆栈层形成，例如为p型或n型多晶硅。在一些实施例中，第一平面栅极120-1和第二平面栅极120-2的多晶硅的导电类型与第一沟槽栅极结构110-1和第二沟槽栅极结构110-2的多晶硅导电部分的导电类型相同。在另一些实施例中，第一平面栅极120-1和第二平面栅极120-2的多晶硅的导电类型与第一沟槽栅极结构110-1和第二沟槽栅极结构110-2的多晶硅导电部分的导电类型相反。在一些实施例中，第一平面栅极120-1、第二平面栅极120-2、第一沟槽栅极结构110-1、第二沟槽栅极结构110-2的各自的多晶硅的导电类型可根据实际需求而独立决定。
继续参阅图1、2，半导体装置100还包含第一源极电极128-1和第二源极电极128-2设置于外延层103上，且形成于层间介电层(interlayer dielectric layer，ILD)126中，第一源极电极128-1和第二源极电极128-2分别向下延伸至第一基体区112-1和第二基体区112-2中。如图1所示，第一平面栅极120-1和第二平面栅极120-2设置于第一源极电极128-1与第二源极电极128-2之间，且第一平面栅极120-1和第二平面栅极120-2的延伸方向可实质平行于基底101的表面，第一源极电极128-1和第二源极电极128-2的延伸方向垂直于基底101的表面。此外，半导体装置100还包含源极区124，例如第一源极区124-1设置于第一基体区112-1中，且至少部分邻接而电性耦合于第一源极电极128-1，例如第一源极区124-1可包围第一源极电极128-1的底端。此外，虽然图1中未显示第二源极区，但第二源极区设置于第二基体区中，且至少部分邻接或包围而电性耦合于第二源极电极128-2的底端。在一些实施例中，第一源极区124-1和第二源极区具有第一导电类型，例如为n型重掺杂区，且源极区124的掺质浓度会高于外延层103的掺质浓度。此外，半导体装置100还包含漏极电极130设置于基底101下，漏极电极130的组成可包括金属或其他导电材料，且形成于基底101的底面。
如图1、2所示，第一方向(例如Y轴方向)与垂直方向(例如Z轴方向)定义一Y-Z平面，第一方向与第二方向(例如X轴方向)定义一X-Y平面，第一基体区112-1在实质平行于Y-Z平面方向上具有相对的第一Y-Z方向侧面112-1A与第二Y-Z方向侧面112-1B，类似地，第二基体区112-2在实质平行于Y-Z平面方向上具有相对的第三Y-Z方向侧面与第四Y-Z方向侧面，前述第一、第二、第三和第四Y-Z方向侧面均为平坦的Y-Z方向侧面，且第一沟槽栅极结构110-1邻近第一基体区112-1的第一Y-Z方向侧面112-1A和第二基体区的第三Y-Z方向侧面，第二沟槽栅极结构110-2邻近第一基体区112-1的第二Y-Z方向侧面112-1B和第二基体区的第四Y-Z方向侧面。参考图1、2，第一基体区112-1沿着X-Y平面具有一X-Y方向顶面112-1C，且第一平面栅极120-1至少部分位于第一基体区112-1的X-Y方向顶面112-1C正上方。此外，第二基体区沿着X-Y平面也具有一X-Y方向顶面112-2C，且第二平面栅极120-2至少部分位于第二基体区的X-Y方向顶面112-2C正上方。另外，第一源极区124-1沿着X-Y平面包围第一源极电极128-1的底端，且第二源极区沿着X-Y平面包围第二源极电极128-2的底端。
图2根据本发明一实施例所绘示的半导体装置的一个重复单元的剖面示意图，其中剖面A为沿着图1中的剖面切线a-a取得的Y-Z平面，剖面B为沿着图1中的剖面切线b-b取得的X-Z平面。请同时参阅图1和图2的剖面A以及图6，于实质平行于X-Y平面方向上，第一基体区112-1具有第一基体中心区112C与第一基体周缘区112D，第一源极区124-1邻接第一基体中心区112C，第一平面栅极120-1沿着第二方向(例如X轴方向)延伸而依次跨过第一沟槽栅极结构110-1上方、第一基体周缘区112D上方与第二沟槽栅极结构110-2上方。此外，第一源极电极128-1沿着垂直方向(例如Z轴方向)且朝着第一基体中心区112C而向下延伸，于X-Y平面方向上，第一源极区124-1围绕第一源极电极128-1底端。类似地，于实质平行于X-Y平面方向上，第二基体区112-2具有第二基体中心区112E与第二基体周缘区112F，第二源极区124-2邻接第二基体中心区112E，第二平面栅极120-2沿着第二方向(例如X轴方向)延伸而依次跨过第一沟槽栅极结构110-1上方、第二基体周缘区112F上方与第二沟槽栅极结构110-2上方。此外，第二源极电极128-2沿着垂直方向且朝着第二基体中心区112E而向下延伸，于X-Y平面方向上，第二源极区124-2围绕第二源极电极128-2底端。
如图2的剖面A和图6所示，半导体装置还包含介电层121设置于第一平面栅极120-1和第一基体区112-1的第一基体周缘区112D之间，以及设置于第二平面栅极120-2和第二基体区112-2的第二基体周缘区112F之间。另外，如图2的剖面B所示，在第二方向(例如X轴方向)上，第一沟槽栅极结构110-1和第二沟槽栅极结构110-2的第一介电层106的厚度均小于第二介电层108的厚度，且第一沟槽栅极结构110-1和第二沟槽栅极结构110-2的第一导电部分105的宽度均大于第二导电部分107的宽度。
再参阅图2的剖面A，于Y-Z平面上，第一平面栅极120-1位置高于第一源极区124-1位置，第一基体区112-1的底面112B从第一平面栅极120-1朝向第一源极电极128-1底端延伸而逐渐下降。在一些实施例中，第一基体区112-1的底面112B为多阶梯状或多圆弧状底面，且多阶梯状或多圆弧状的底面从第一平面栅极120-1到第一源极电极128-1底端的方向上逐渐下降。类似地，第二平面栅极120-1的底面高于第二源极区124-2的顶面，第二基体区112-2的底面112B从第二平面栅极120-2朝向第二源极电极128-2底端延伸而逐渐下降。在一些实施例中，第二基体区112-2的底面112B为多阶梯状或多圆弧状底面，且多阶梯状或多圆弧状底面从第二平面栅极120-2到第二源极电极128-2底端的方向上逐渐下降。
图3是根据本发明另一实施例所绘示的半导体装置的连续二个重复单元100U的剖面示意图，其剖面切线位置与图1中的剖面切线b-b相同。如图3所示，在一实施例中，半导体装置的各沟槽栅极结构110包含第一导电部分105、场板(field plate，FP)104、第一介电层106、第二介电层108、中间介电部102和介电覆盖层109，其中场板104位于第一导电部分105下方，且中间介电部102位于第一导电部分105和场板104之间，使得第一导电部分105和场板104在垂直方向(例如Z轴方向)上互相分开，其中场板104自源极电极及沟槽栅极结构的第一导电部分二者其中之一接收电荷，以决定场板104的电位。举例而言，场板104、中间介电部102、第一导电部分105可以构成电容结构，当对第一导电部分105施加电压时，便可影响场板104的电位。此外，第一介电层106围绕第一导电部分105，第二介电层108围绕场板104和中间介电部102，介电覆盖层109位于第一导电部分105上。藉由使用场板104，可以调控沟槽栅极结构110外围的外延层103内电场分布，以分散电压，而提升半导体装置的耐压能力。
图4、图5、图6、图7和图8是根据本发明一实施例所绘示的半导体装置的制造方法的各阶段的剖面示意图，其中图4和图5沿着图1中的剖面切线b-b的连续二个重复单元，图6、图7和图8沿着图1中的剖面切线a-a和剖面切线b-b的连续二个重复单元。参阅图4，首先提供基底101，并形成外延层103于基底101上。在外延层103上形成图案化掩膜140，经由图案化掩膜140的开口及利用蚀刻工艺，在外延层103中形成多个沟槽142。接着，在步骤S401，于各沟槽142内形成第一介电层106和第二介电层108，其中第二介电层108位于第一介电层106下方，且第二介电层108的厚度大于第一介电层106的厚度。第二介电层108内衬于沟槽142的底面和下方侧壁，第一介电层106内衬于沟槽142的上方侧壁，可藉由沉积和蚀刻工艺来形成第一介电层106和第二介电层108。然后，在步骤S403，沉积导电层144填充各沟槽142的剩余空间，并覆盖于图案化掩膜140上。在一些实施例中，导电层144为n型或p型多晶硅、金属或其他导电材料，可使用化学气相沉积(CVD)或物理气相沉积(PVD)方式沉积导电层144。
接着，参阅图5，在步骤S405，回蚀刻导电层144，使得导电层144的剩余部分的顶面略低于外延层103的顶面，以在各沟槽142内形成第一导电部分105和第二导电部分107，其中第二导电部分107位于第一导电部分105下方，且在第二方向(例如X轴方向)上，第一导电部分105的宽度大于第二导电部分107的宽度，第一介电层106围绕第一导电部分105，第二介电层108围绕第二导电部分107。在一实施例中，第一导电部分105和第二导电部分107互相连接，以共同作为沟槽栅极电极。在另一实施例中，如图3所示，可于沟槽内形成互相分开的第一导电部分105和位于其下方的场板104，第一导电部分105作为沟槽栅极电极。可使用多道沉积工艺来分别形成第一导电部分105、场板104以及这两者之间的中间介电部102。
继续参阅图5，在步骤S407，于第一导电部分105上沉积介电材料，以形成介电覆盖层109，在一些实施例中，介电覆盖层109的顶面与外延层103的顶面齐平或略高。由上述步骤所形成的第一导电部分105、第二导电部分107、第一介电层106、第二介电层108和介电覆盖层109构成各沟槽栅极结构，例如图1及图2的剖面B所示的第一沟槽栅极结构110-1和第二沟槽栅极结构110-2。接着，在步骤S409，移除图案化掩膜140，暴露出后续即将形成基体区于其中的外延层103表面。
之后，参阅图6的剖面A和剖面B，首先在外延层103上依次沉积介电层121和平面栅极的材料层，并且在平面栅极的材料层上形成图案化硬掩膜146，使用图案化硬掩膜146作为蚀刻掩膜，利用蚀刻工艺将介电层121和平面栅极的材料层图案化，以形成图6的剖面A所示的第一平面栅极120-1、第二平面栅极120-2及位于这些平面栅极下方的介电层121，各平面栅极沿着第二方向(例如X轴方向)延伸，且延伸跨过各沟槽栅极结构正上方。继续参阅图6的剖面A，在一实施例中，使用第一平面栅极120-1、第二平面栅极120-2及图案化光阻(图6中未绘示)作为离子注入工艺的掩膜，其中图案化光阻遮蔽后续即将形成的各基体区之间的分隔区域，利用多道离子注入工艺S501在外延层103中形成各基体区，这些离子注入工艺S501分别使用不同的注入能量，并注入相同导电类型的离子于外延层103中，其中注入能量较低的离子注入工艺可采用倾斜角度注入离子，以形成底面较高的基体区部分，例如位于平面栅极正下方的各基体周缘区112D、112F，而注入能量较高的其他离子注入工艺则可形成底面较低的其他基体区部分，例如各基体中心区112C、112E，使得各基体区的底面112B具有多阶梯状，例如图6的剖面A所示的第一基体区112-1和第二基体区112-2的底面112B为多阶梯状底面，并且若后续的工艺中包含热处理步骤，则多阶梯状底面经由热扩散可变化成多圆弧状底面。
接着，参阅图7的剖面A和剖面B，移除各平面栅极上的图案化硬掩膜146，并且可在各平面栅极的侧壁上形成间隙壁(spacer)122。继续参阅图7的剖面A，利用离子注入工艺在各基体区中形成源极区，例如第一基体区112-1中的第一源极区124-1、第二基体区112-2中的第二源极区124-2，源极区的导电类型与基体区的导电类型相反，例如在p型基体区中形成n型源极区。在一实施例中，可先使用掺杂浓度较低且以倾斜角度注入的离子注入工艺形成各源极区的轻掺杂区，例如图7的剖面A所示的第二源极区124-2的轻掺杂区124L，其对应于各平面栅极的间隙壁122正下方，且位于基体区中。之后，使用掺杂浓度较高的离子注入工艺形成各源极区的重掺杂区，例如图7的剖面A所示的第二源极区124-2的重掺杂区124H，其位于第一平面栅极120-1和第二平面栅极120-2之间的基体区中。
之后，参阅图8的剖面A和剖面B，形成层间介电层126于外延层103上，并覆盖各平面栅极和各源极区，例如覆盖第一平面栅极120-1、第二平面栅极120-2、第一源极区124-1和第二源极区124-2。继续参阅图8的剖面A，蚀刻层间介电层126、源极区和基体区，以形成源极电极的开口，其穿过层间介电层126、源极区和基体区。然后，经由源极电极的开口，利用离子注入工艺在基体区中形成重掺杂区113，重掺杂区113的导电类型与基体区的导电类型相同，例如为p型重掺杂区(P+region)。之后，在源极电极的开口中填充导电材料，以形成源极电极，例如第一源极电极128-1和第二源极电极128-2，各源极电极向下延伸穿过源极区到基体区中，且重掺杂区113位于各源极电极的正下方。然后，在基底101的底面形成漏极电极130，可利用沉积和蚀刻工艺形成漏极电极130，并且漏极电极130可由金属或其他导电材料形成。
图9是根据本发明一实施例所绘示的半导体装置的一个重复单元的电流路径示意图，其中剖面A绘示沿着图1中的剖面切线a-a，由平面栅极(PG)控制的电流路径901，剖面B绘示沿着图1中的剖面切线b-b，由沟槽栅极(TG)控制的电流路径902，电流路径901和902均以箭头线段表示电流方向。如图9的剖面A所示，当平面栅极(PG)导通(on state)时，电流路径901会由漏极电极D向上流，经过基底101、外延层103，再流经平面栅极(PG)下方的载子通道(位于基体区112的顶面)以流向源极区S，最后流入源极电极128。
如图9的剖面B所示，当沟槽栅极(TG)导通时，电流路径902从漏极电极D向上流，经过基底101、外延层103，并沿着沟槽栅极结构110-1、110-2的底面和侧壁向上流动，再流经邻近于第一导电部分105及第二导电部分107的载子通道(位于基体区112的侧面)以流向源极区S，最后流入源极电极128。
图10是根据本发明一实施例所绘示的半导体装置的局部区域的电流强度分布的立体示意图，其中电流强度分布10-1表示只有平面栅极导通(PG On)时的电流状态，电流强度分布10-2表示平面栅极和沟槽栅极均导通(PG+TG On)时的电流状态。经由比较图10的电流强度分布10-1的区域E和电流强度分布10-2的区域F可以得知，当平面栅极和沟槽栅极被施予导通电压，而使得对应的载子均导通(PG+TG On)时，区域F的沟槽栅极(TG)的邻近半导体区域的电流强度(例如约4.9E+02至1.1E+04安培(A))大于只有平面栅极导通(PG On)时的区域E的沟槽栅极(TG)的邻近半导体区域的电流强度(例如约1.0E+00A)，这表示当本发明的实施例的平面栅极和沟槽栅极同时导通时，可以明显地增加半导体装置的电流强度，有利于大功率晶体管的应用。
图11是根据本发明一实施例所绘示的半导体装置的局部区域的电压等位线分布的立体示意图，其中电压等位线分布11-1表示只有平面栅极导通(PG On)时的电压状态，电压等位线分布11-2表示平面栅极和沟槽栅极均导通(PG+TG On)时的电压状态。经由比较图11的电压等位线分布11-1的区域G和电压等位线分布11-2的区域H可以得知，当平面栅极和沟槽栅极均导通(PG+TG On)时，区域H的沟槽栅极(TG)的邻近区域的电压分布较均匀(例如约6.0E-02伏特(V))，而只有平面栅极导通(PG On)时的区域G的沟槽栅极(TG)的邻近区域的电压分布则较不均匀(例如约6.0E-02至9.0E-02V)，这表示当本发明的实施例的平面栅极和沟槽栅极同时导通时，可以明显地分散半导体装置的电压，有利于大功率晶体管的应用。
图12是根据本发明一实施例所绘示的应用半导体装置的半桥电路。如图12所示，半桥电路包含高压场效晶体管(high side FET)12HS和低压场效晶体管(low side FET)12LS，高压场效晶体管12HS的栅极连接至驱动组件1201，低压场效晶体管12LS的栅极连接至另一驱动组件1202，驱动组件1201和1202接收脉冲宽度调制(Pulse-width modulation，PWM)的信号，高压场效晶体管12HS的漏极连接至电源供应1205，低压场效晶体管12LS的源极连接至接地端1203，低压场效晶体管12LS的漏极连接至高压场效晶体管12HS的源极，负载(load)1204的电流方向由高压场效晶体管12HS的源极流向低压场效晶体管12LS的源极。根据本发明的实施例，半桥电路中的低压场效晶体管12LS可以使用半导体装置100的平面栅极作为其栅极，以提升低压场效晶体管12LS的开关速度(switching speed)，半桥电路中的高压场效晶体管12HS可以使用半导体装置100的平面栅极和沟槽栅极两者作为其栅极，以同时达到降低高压场效晶体管12HS的开关损耗(switching loss)、栅极-漏极电荷(Qgd)(亦称为米勒电荷)、栅极电荷(Qg)和导通阻抗(on-state resistance，Ron)，相较于仅使用沟槽栅极(单一栅极)的高压场效晶体管，使用本发明的实施例的平面栅极和沟槽栅极(双栅极)的高压场效晶体管可降低栅极-漏极电荷(Qgd)约40％，并减少开关损耗约40％，藉此可提高约1％的组件输出功率效能(efficiency)。此外，使用本发明的实施例的平面栅极的低压场效晶体管还可以改善工艺控制能力，使得低压场效晶体管的通道长度缩减，藉此减小低压场效晶体管的面积约30％，以满足芯片尺寸缩小的需求。因此，本发明的实施例的半导体装置有利于大功率、高密度、高频、尺寸微缩的芯片产品的应用，且其功率耗损低。
图13是根据本发明一实施例所绘示的半导体装置的连续四个重复单元的立体透视示意图。可沿着第一方向(例如Y轴方向)和第二方向(例如X轴方向)将图1的半导体装置100的一个重复单元重复排列，以形成矩阵排列的一个芯片产品，图13显示以2x2矩阵排列的四个重复单元的半导体装置200的立体透视示意图，在一些实施例中，图1的半导体装置100的一个重复单元的尺寸介于0.5x0.5平方微米(μm2)至3x3平方微米(μm2)之间，而一个芯片尺寸则为0.5x0.5平方毫米(mm2)至15x15平方毫米(mm2)之间，亦即一个芯片产品可包含以矩阵方式排列的数百万个以上的重复单元。如图13所示，各平面栅极(PG)120长轴实质上互相平行，且沿着第二方向(例如X轴方向)延伸而横跨数个重复单元，一个重复单元的两个平面栅极(PG)设置于两个源极电极128之间，各沟槽栅极(TG)110长轴实质上互相平行，且沿着第一方向(例如Y轴方向)延伸而横跨数个重复单元，平面栅极(PG)120的延伸方向可垂直于沟槽栅极(TG)110的延伸方向。各源极电极128向下延伸至各自的基体区112中，各基体区112沿着第一方向(例如Y轴方向)互相分开，且基体区112设置于两个沟槽栅极(TG)110之间，位于各基体区112中的源极区124围绕各自的源极电极128的底端，漏极电极130设置于基底101的底面。
本发明的实施例的半导体装置可以是包含沟槽栅极和平面栅极的功率金属氧化物半导体场效晶体管(power MOSFET)，其利用平面栅极(PG)和沟槽栅极(TG)形成多个信道，包含水平信道和垂直信道，在负载功率较轻时可开启平面栅极，以加快半导体装置的开关速度，在负载功率较重时可同时开启沟槽栅极和平面栅极，以减少半导体装置的导通电阻。此外，沟槽栅极还可提供良好的电场遮蔽效果以分散电压，藉此提升崩溃电压，而平面栅极则可以改善工艺控制能力以微缩通道长度，藉此可同时达到减小芯片面积、增加晶体管布局密度，以及降低栅极-漏极电荷(Qgd)、栅极漏极电容(Cgd)、栅极电荷(Qg)和栅极电容(Cg)，以增加半导体装置的电流和降低开关损耗，有利于大功率、高密度、高频、尺寸微缩的芯片产品的应用，且其功率耗损低。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，均应属本发明的涵盖范围。

Claims (25)

1.一种半导体装置，其特征在于，包括：
一基底；
一外延层，设置于所述基底上；
一第一基体区，设置于所述外延层中；
一第一沟槽栅极结构，设置于所述外延层中，沿着一第一方向延伸，且邻近所述第一基体区；
一第一平面栅极，设置于所述外延层上，沿着一第二方向延伸，且至少部分位于所述第一基体区正上方，其中所述第二方向与所述第一方向之间具有一非零的夹角；
一第一源极电极，设置于所述外延层上，且向下延伸至所述第一基体区中；
一第一源极区，设置于所述第一基体区中，且至少部分邻接所述第一源极电极；以及
一漏极电极，设置于所述基底下。
2.如权利要求1所述的半导体装置，其特征在于，所述第一方向与一垂直方向定义一Y-Z平面，所述第一方向与所述第二方向定义一X-Y平面，所述第一基体区沿着所述Y-Z平面具有一Y-Z方向侧面，所述第一基体区沿着所述X-Y平面具有一X-Y方向顶面，所述第一沟槽栅极结构邻近所述Y-Z方向侧面，所述第一平面栅极至少部分位于所述X-Y方向顶面正上方。
3.如权利要求1所述的半导体装置，其特征在于，所述非零的夹角为90度，所述第二方向垂直于所述第一方向。
4.如权利要求1所述的半导体装置，其特征在于，所述第一方向与所述第二方向定义一X-Y平面，所述第一源极区沿着所述X-Y平面包围所述第一源极电极。
5.如权利要求1所述的半导体装置，其特征在于，还包括：
一第二基体区，设置于所述外延层中，与所述第一基体区分开，且邻近所述第一沟槽栅极结构；
一第二平面栅极，设置于所述外延层上，位于所述第二基体区正上方，且平行于所述第一平面栅极；
一第二源极电极，设置于所述外延层上，且向下延伸至所述第二基体区中；以及
一第二源极区，设置于所述第二基体区中，且包围所述第二源极电极。
6.如权利要求5所述的半导体装置，其特征在于，所述第一平面栅极和所述第二平面栅极设置于所述第一源极电极与所述第二源极电极之间，且所述第一平面栅极和所述第二平面栅极的延伸方向平行于所述基底的表面，所述第一源极电极和所述第二源极电极的延伸方向垂直于所述基底的表面。
7.如权利要求5所述的半导体装置，其特征在于，所述基底、所述外延层、所述第一源极区和所述第二源极区具有一第一导电类型，所述第一基体区和所述第二基体区具有一第二导电类型，且所述第二导电类型与所述第一导电类型相反。
8.如权利要求5所述的半导体装置，其特征在于，还包括一第二沟槽栅极结构，设置于所述外延层中，平行于所述第一沟槽栅极结构，且邻近所述第一基体区和所述第二基体区，其中所述第一基体区和所述第二基体区设置于所述第一沟槽栅极结构和所述第二沟槽栅极结构之间。
9.如权利要求8所述的半导体装置，其特征在于，所述第一方向与一垂直方向定义一Y-Z平面，在与所述Y-Z平面基本平行的方向上，所述第一基体区具有相对的一第一Y-Z方向侧面与一第二Y-Z方向侧面，所述第二基体区具有相对的一第三Y-Z方向侧面与一第四Y-Z方向侧面，所述第一沟槽栅极结构邻近所述第一Y-Z方向侧面与所述第三Y-Z方向侧面，所述第二沟槽栅极结构邻近所述第二Y-Z方向侧面与所述第四Y-Z方向侧面。
10.如权利要求8所述的半导体装置，其特征在于，所述第一方向与所述第二方向定义一X-Y平面，在与所述X-Y平面基本平行的方向上，所述第一基体区具有一第一基体中心区与一第一基体周缘区，所述第一源极区邻接所述第一基体中心区，所述第一平面栅极沿着所述第二方向延伸而依次跨过所述第一沟槽栅极结构上方、所述第一基体周缘区上方与所述第二沟槽栅极结构上方。
11.如权利要求10所述的半导体装置，其特征在于，所述第一源极电极沿着一垂直方向且朝着所述第一基体中心区而向下延伸，于所述X-Y平面方向上，所述第一源极区围绕所述第一源极电极底端。
12.如权利要求8所述的半导体装置，其特征在于，所述第一方向与所述第二方向定义一X-Y平面，在与所述X-Y平面基本平行的方向上，所述第二基体区具有一第二基体中心区与一第二基体周缘区，所述第二源极区邻接所述第二基体中心区，所述第二平面栅极沿着所述第二方向延伸而依次跨过所述第一沟槽栅极结构上方、所述第二基体周缘区上方与所述第二沟槽栅极结构上方。
13.如权利要求12所述的半导体装置，其特征在于，所述第二源极电极沿着一垂直方向且朝着所述第二基体中心区而向下延伸，于所述X-Y平面方向上，所述第二源极区围绕所述第二源极电极底端。
14.如权利要求5所述的半导体装置，其特征在于，还包括一介电层分别设置于所述第一基体区和所述第一平面栅极之间，以及设置于所述第二基体区和所述第二平面栅极之间。
15.如权利要求5所述的半导体装置，其特征在于，所述第一沟槽栅极结构包括：
一第一导电部分；
一第二导电部分，设置于所述第一导电部分下方；
一第一介电层，围绕所述第一导电部分；
一第二介电层，围绕所述第二导电部分；以及
一介电覆盖层，设置于所述第一导电部分上，且所述介电覆盖层设置于所述第一平面栅极和所述第二平面栅极与所述第一导电部分之间。
16.如权利要求15所述的半导体装置，其特征在于，所述第一介电层的厚度小于所述第二介电层的厚度，且在所述第二方向上，所述第一导电部分的宽度大于所述第二导电部分的宽度。
17.如权利要求2所述的半导体装置，其特征在于，所述第一沟槽栅极结构包括一场板设置于一导电部分下方，且所述第一沟槽栅极结构的所述导电部分和所述场板在所述垂直方向上互相分开。
18.如权利要求17所述的半导体装置，其特征在于，所述场板自所述源极电极及所述第一沟槽栅极结构的所述导电部分二者其中之一接收电荷，以决定所述场板的电位。
19.如权利要求1所述的半导体装置，其特征在于，所述第一方向与一垂直方向定义一Y-Z平面，所述第一平面栅极位置高于所述第一源极区位置，所述第一基体区底面从所述第一平面栅极朝向所述第一源极电极延伸而逐渐下降，所述第一基体区沿着所述Y-Z平面上具有一平坦的Y-Z方向侧面，所述第一沟槽栅极结构邻近所述Y-Z方向侧面。
20.如权利要求19所述的半导体装置，其特征在于，所述第一基体区具有一多阶梯状底面或一多圆弧状底面，所述多阶梯状底面或所述多圆弧状底面从所述第一平面栅极到所述第一源极电极的方向上逐渐下降。
21.如权利要求1所述的半导体装置，其特征在于，所述第一平面栅极包括多晶硅，所述第一沟槽栅极结构包括一多晶硅部分，且所述第一平面栅极的所述多晶硅的导电类型与所述第一沟槽栅极结构的所述多晶硅部分的导电类型相同。
22.如权利要求1所述的半导体装置，其特征在于，所述第一平面栅极包括多晶硅，所述第一沟槽栅极结构包括一多晶硅部分，且所述第一平面栅极的所述多晶硅的导电类型与所述第一沟槽栅极结构的所述多晶硅部分的导电类型相反。
23.一种半导体装置的制造方法，其特征在于，包括：
提供一基底，并形成一外延层于所述基底上；
形成一沟槽栅极结构于所述外延层中，其中所述沟槽栅极结构沿着一第一方向延伸；
形成一基体区于所述外延层中，且所述基体区邻近所述沟槽栅极结构；
形成一平面栅极于所述外延层上，且位于所述基体区和所述沟槽栅极结构正上方，其中所述平面栅极沿着一第二方向延伸，且所述第二方向垂直于所述第一方向；
形成一源极区于所述基体区中；
形成一层间介电层于所述外延层上，且覆盖所述平面栅极；
形成一源极电极于所述层间介电层中，且所述源极电极向下延伸穿过所述源极区到所述基体区中；以及
形成一漏极电极于所述基底下。
24.如权利要求23所述的半导体装置的制造方法，其特征在于，形成所述基体区包括施行多次离子注入工艺，所述离子注入工艺使用不同的注入能量并注入相同导电类型的离子于所述外延层中，以形成具有一多阶梯状底面或一多圆弧状底面的所述基体区。
25.如权利要求23所述的半导体装置的制造方法，其特征在于，形成所述沟槽栅极结构包括：
形成一沟槽于所述外延层中；
在所述沟槽内形成一第一介电层围绕一第一导电部分；
在所述沟槽内形成一第二介电层围绕一第二导电部分；以及
在所述沟槽内形成一介电覆盖层在所述第一导电部分上，其中所述第二导电部分位于所述第一导电部分下方，所述第一介电层的厚度小于所述第二介电层的厚度，且在所述第二方向上，所述第一导电部分的宽度大于所述第二导电部分的宽度。
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