TWI898184B - 半導體封裝及其形成方法 - Google Patents

Abstract

一種形成半導體封裝的方法包括：將第一晶圓直接接合 至第二晶圓，其中所述接合將第一晶圓的第一內連線結構電性連接至第二晶圓的第二內連線結構；將第一半導體裝置直接接合至第二晶圓，其中所述接合將第一半導體裝置電性連接至第二內連線結構；使用第一包封體對第一半導體裝置進行包封；以及在第一半導體裝置之上形成焊料凸塊。

Description

半導體封裝及其形成方法

本揭露實施例是有關於積體電路及其形成方法，且特別是有關於半導體封裝及其形成方法。

積體電路的封裝正變得日益複雜，越來越多的裝置晶粒封裝於同一封裝中以達成更多的功能。舉例而言，已開發出封裝結構以在同一封裝中包括多個裝置晶粒，例如同一封裝中的處理器及記憶體立方。所述封裝結構可包括利用不同技術形成的裝置晶粒，且具有接合至同一裝置晶粒的不同功能，藉此形成系統。此可節省製造成本並使裝置效能最佳化。晶粒堆疊中的裝置晶粒中的一些裝置晶粒可包括用於電性連接目的的矽穿孔。

依照本發明實施例，一種形成半導體封裝的方法包括：將第一晶圓直接接合至第二晶圓，其中所述接合將第一晶圓的第一內連線結構電性連接至第二晶圓的第二內連線結構；將第一半 導體裝置直接接合至第二晶圓，其中所述接合將第一半導體裝置電性連接至第二內連線結構；使用第一包封體對第一半導體裝置進行包封；以及在第一半導體裝置之上形成焊料凸塊。

依照本發明實施例，一種形成半導體封裝的方法包括：在第一半導體基底的第一側上形成第一接合接墊；在第二半導體基底的第一側上形成第二接合接墊；利用第一金屬對金屬接合製程將第一接合接墊接合至第二接合接墊；在進行第一金屬對金屬接合製程之後，在第一半導體基底中形成第一穿孔；在第一半導體基底的第二側上形成第三接合接墊，其中第三接合接墊電性連接至第一穿孔；利用第二金屬對金屬接合製程將半導體晶粒接合至第三接合接墊；在進行第二金屬對金屬接合製程之後，使用包封體環繞半導體晶粒；以及在半導體晶粒中形成第二穿孔。

依照本發明實施例，一種半導體封裝包括：第一晶圓，包括位於第一半導體基底上的第一內連線結構；多個第一半導體裝置，直接接合至第一內連線結構，其中每一第一半導體裝置包括穿孔；包封體，環繞每一第一半導體裝置；第一接合層，在包封體及第一半導體裝置之上延伸；多個第一接合接墊，位於第一接合層中，其中每一第一接合接墊與第一半導體裝置的相應的穿孔進行實體接觸及電性接觸；以及第二晶圓，包括位於第二半導體基底上的第二內連線結構，其中第二內連線結構直接接合至第一接合層及第一接合接墊。

100、600:第一晶圓/晶圓

102、202、302、602、702:基底

110、210、310、610、710:內連線結構

116、216:介電層

118、218、318:導電特徵

124、134、224、352、376、424、426、474、524、576、624、634、724、734、824:接合層

128、132、228、332、354、378、425、427、475、528、578、622、632、722、732、825:接合接墊

130、375、428、478、530、778、828:穿孔

200、700:第二晶圓/晶圓

300:第一層裝置/半導體裝置/裝置

301:第二層裝置/半導體裝置/裝置

330:穿孔/半導體裝置

350、356:包封體

360:鈍化層

362:導電接墊

364:導電連接件

400、420、430、440、450、800、820、830、840、850:晶圓封裝

410、810:封裝

410’:封裝區

411:切割區

422:第三晶圓/晶圓

472、822:第三晶圓

500:堆疊裝置

502:半導體裝置

W1:寬度

藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。

圖1、圖2、圖3、圖4、圖5、圖6、圖7、圖8及圖9示出根據一些實施例的形成晶圓封裝的中間階段的剖視圖。

圖10A及圖10B示出根據一些實施例的晶圓封裝的剖視圖。

圖11及圖12示出根據一些實施例的形成單體化封裝的中間階段的剖視圖。

圖13、圖14及圖15示出根據一些實施例的晶圓封裝的剖視圖。

圖16及圖17示出根據一些實施例的形成包括堆疊裝置的晶圓封裝的中間階段的剖視圖。

圖18、圖19、圖20、圖21及圖22示出根據一些實施例的形成晶圓封裝的中間階段的剖視圖。

圖23示出根據一些實施例的單體化封裝的剖視圖。

圖24、圖25、圖26及圖27示出根據一些實施例的晶圓封裝的剖視圖。

圖28示出根據一些實施例的形成晶圓封裝的中間階段的剖視圖。

以下揭露內容提供用於實施本發明的不同特徵的諸多不 同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「下伏於……下(underlying)」、「位於……下方(below)」、「下部的(lower)」、「上覆於……上(overlying)」、「上部的(upper)」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。

根據一些實施例提供一種封裝及其形成方法。本文中所闡述的封裝包括接合於一起的晶圓與裝置晶粒。舉例而言，本文中所闡述的封裝包括接合至晶圓的裝置晶粒、接合至晶圓的晶圓、連接至裝置晶粒的晶圓及/或多層裝置晶粒的組合。藉由此種方式，本文中所闡述的技術可使得在形成單個封裝中能夠利用晶 圓上晶圓(Wafer-on-Wafer，WoW)接合及晶圓上晶片(Chip-on-Wafer，CoW)接合兩者。本文中所闡述的技術可使得能夠以製程成本降低、製程步驟減少或製程時間減少的方式來製造封裝。本文中所闡述的技術可使得設計靈活性得以改善且封裝大小得以減小。

本文中所論述的實施例是為了提供能夠製造或使用本揭露的標的物的實例，且此項技術中具有通常知識者應易於理解，可在保持處於不同實施例所涵蓋的範圍內的同時進行潤飾。在各種視圖及例示性實施例通篇中，使用相同的參考編號來指定相同的元件。儘管方法實施例可被論述為以特定的次序來進行，然而其他方法實施例亦可以任何邏輯次序來進行。

圖1至圖9示出根據本揭露一些實施例的形成晶圓封裝400(參見圖9)的中間階段的剖視圖。圖1示出根據一些實施例的第一晶圓100的剖視圖。第一晶圓100可包括積體電路系統及/或內連線，且可提供例如以下功能：邏輯功能、記憶功能、處理功能、或者相似於以下針對半導體裝置300(參見圖7)所闡述功能的其他功能。

第一晶圓100包括基底102，基底102在一些實施例中可為半導體基底。舉例而言，基底102可為經摻雜或未經摻雜的矽晶圓或矽基底、或者由絕緣體上半導體(semiconductor-on-insulator，SOI)基底形成的主動層。基底102可包含：其他半導體材料，例如鍺；化合物半導體，包括碳化矽、 砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽鍺、砷磷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或砷磷化鎵銦；或其組合。亦可使用例如多層式基底(multi-layered substrate)或梯度基底(gradient substrate)等其他基底。基底102可具有有時被稱為前側的主動表面(例如，圖1中面朝上的表面)、以及有時被稱為後側的被動表面(例如，圖1中面朝下的表面)。基底102的前表面處可形成有裝置(未示出)。所述裝置可包括主動裝置(例如，電晶體、二極體等)及/或被動裝置(例如，電容器(例如，深溝渠電容器或其他類型的電容器)、電阻器等)。在一些實施例中，基底102不存在主動裝置及/或被動裝置。

可在基底102的前側之上形成內連線結構110以形成電性內連線且對裝置進行電性耦合及實體耦合。內連線結構110可包括形成於介電層116中的導電特徵118。圖1示意性地示出導電特徵118，導電特徵118可代表例如金屬化圖案、接觸插塞、金屬線、通孔、金屬接墊、金屬柱或相似組件等合適的導電特徵。導電特徵118可由導電材料(例如，金屬(例如，銅、鈷、鋁、金)、其組合或類似材料)形成。介電層116可包括由例如以下材料形成的一個或多個介電層：磷矽酸鹽玻璃(Phospho-Silicate Glass，PSG)、硼矽酸鹽玻璃(Boro-Silicate Glass，BSG)、摻雜硼的磷矽酸鹽玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)、未經摻雜的矽酸鹽玻璃(undoped Silicate Glass，USG)或類似材料；聚 合物，例如聚苯並噁唑(polybenzoxazole，PBO)、聚醯亞胺、苯並環丁烯(benzocyclobuten，BCB)系聚合物或類似材料；氮化物，例如氮化矽或類似材料；氧化物，例如氧化矽或類似材料；類似材料或其組合。介電層116可包括低介電常數介電層。在一些實施例中，介電層116可包括層間介電(inter-layer dielectric，ILD)層或金屬間(inter-metal，IMD)層。內連線結構110可藉由鑲嵌製程(例如，單鑲嵌製程、雙鑲嵌製程或類似製程)形成。亦可能為其他材料、特徵或形成技術。

在一些實施例中，第一晶圓100的內連線結構110包括形成於接合層124中的接合接墊128。接合接墊128可實體連接且電性連接至導電特徵118。接合接墊128及接合層124可用於將第一晶圓100接合至其他結構(例如，其他晶圓)或半導體裝置。舉例而言，接合層124可用於例如直接接合、熔合接合、介電質對介電質接合(dielectric-to-dielectric bonding)、氧化物對氧化物接合(oxide-to-oxide bonding)或類似製程等接合製程。接合接墊128可用於例如直接接合、熔合接合、金屬對金屬接合(metal-to-metal bonding)或類似製程等接合製程。在一些實施例中，接合層124及接合接墊128兩者皆用於將第一晶圓100接合至其他結構(例如，利用「混合接合」)。藉由此種方式，接合層124與接合接墊128可形成第一晶圓100的「接合表面」。

在一些實施例中，接合層124由含矽介電材料(例如，氧化矽、氮化矽、氮氧化矽或類似材料)形成。接合層124可利 用任何合適的方法(例如，原子層沈積(atomic layer deposition，ALD)、化學氣相沈積(chemical vapor deposition，CVD)、物理氣相沈積(physical vapor deposition，PVD)或類似製程)進行沈積。接合接墊128可利用任何合適的技術(例如，鑲嵌、雙鑲嵌或類似製程)來形成。做為實例，可藉由首先在接合層124內形成開口(未單獨示出)來形成接合接墊128。可例如藉由以下步驟來形成開口：在接合層124的頂表面之上施加光阻且對光阻進行圖案化，然後使用經圖案化的光阻做為蝕刻罩幕對接合層124進行蝕刻。可藉由乾式蝕刻(例如，反應離子蝕刻(reactive ion etching，RIE)、中性束蝕刻(neutral beam etching，NBE)或類似製程)、濕式蝕刻或類似製程對接合層124進行蝕刻。亦可能為形成開口的其他技術。在一些實施例中，然後可在開口中沈積導電材料以形成接合接墊128。在實施例中，導電材料可包括阻障層、晶種層、填充金屬或其組合。阻障層可包含鈦、氮化鈦、鉭、氮化鉭、類似材料或其組合，且可毯覆式地進行沈積。晶種層可為導電材料(例如，銅)且可利用合適的製程(例如，濺鍍、蒸鍍、電漿增強化學氣相沈積(plasma-enhanced chemical vapor deposition，PECVD)或類似製程)毯覆沈積於阻障層之上。填充金屬可為導電材料(例如，銅、銅合金、鋁或類似材料)且可利用合適的製程(例如，電鍍、無電鍍覆或類似製程)進行沈積。在一些實施例中，填充金屬可對開口進行填充或過度填充。一旦已沈積了填充金屬，則可利用例如平坦化製程(例如，化學機械拋光 (chemical-mechanical polish，CMP)製程)來移除填充金屬的過量材料、晶種層的過量材料及阻障層的過量材料。在平坦化製程之後，接合層124的頂表面與接合接墊128的頂表面可實質上齊平或共面。

然而，其中形成接合層124、對接合層124進行圖案化以具有開口、且在進行平坦化之前將接合接墊128的導電材料鍍覆至開口中的上述實施例旨在為例示性的，而非旨在對實施例進行限制。確切而言，可利用形成接合層124或接合接墊128的任何合適的方法。舉例而言，在其他實施例中，可首先利用例如微影圖案化製程及鍍覆製程來形成接合接墊128的導電材料。然後，可沈積接合層124的介電材料以對接合接墊128周圍的區域進行間隙填充。然後可進行平坦化製程以移除過量的材料。在其他實施例中，可利用單獨的處理步驟來形成接合接墊128。任何合適的製造製程皆完全旨在包括於實施例的範圍內。

在圖2中，根據一些實施例，對第一晶圓100的邊緣進行可選的修整製程。修整製程可使第一晶圓100的側壁中的一些側壁或所有側壁在側向上發生凹陷，此可減少在第一晶圓100接合至另一結構(例如，以下針對圖3所闡述的第二晶圓200)時發生破裂或翹曲的機會。修整製程可使第一晶圓100的上側壁在側向上發生凹陷，此可使基底102的側壁部分地發生凹陷，如圖2中所示。儘管亦可能為其他距離，然而修整製程可使第一晶圓100在側向上凹陷介於約0.1毫米至約3毫米的範圍內的寬度W1。

在圖3及圖4中，根據一些實施例，將第一晶圓100接合至第二晶圓200。圖3示出進行接合之前的第一晶圓100與第二晶圓200，而圖4示出進行接合之後的第一晶圓100與第二晶圓200。在一些情形中，當第一晶圓100與第二晶圓200接合於一起時，其可被稱為「晶圓堆疊(wafer stack)」。第二晶圓200可包括積體電路系統及/或內連線，且可提供例如邏輯、記憶、處理等功能、或者相似於以下針對半導體裝置300(參見圖7)所闡述的功能的其他功能。舉例而言，第二晶圓200可包括形成於基底202上的內連線結構210。在一些實施例中，基底202可由與先前針對基底102所闡述的材料相似的材料形成。舉例而言，基底202可為半導體晶圓，且可包括在上面形成的主動裝置及/或被動裝置。在一些實施例中，可利用與先前針對第一晶圓100所闡述的內連線結構110相似的材料或技術來形成內連線結構210。舉例而言，內連線結構210可包括形成於介電層216中的導電特徵218。內連線結構210亦可包括形成於接合層224中的接合接墊228，可利用與先前針對第一晶圓100所闡述的接合接墊128及接合層124相似的材料或技術來形成接合接墊228及接合層224。接合層224與接合接墊228用於將第一晶圓100接合至第二晶圓200，在下文中將更詳細地對其進行闡述。

在一些實施例中，利用例如介電質對介電質接合、金屬對金屬接合或其組合(例如，「混合接合」)將第一晶圓100接合至第二晶圓200。在一些情形中，接合製程可為「晶圓上晶圓」接 合製程或類似製程。在一些實施例中，可在進行接合之前對第一晶圓100的接合表面(例如，接合層124與接合接墊128)以及第二晶圓200的接合表面(例如，接合層224與接合接墊228)進行活化製程。對第一晶圓100的接合表面及第二晶圓200的接合表面進行活化可包括乾式處理、濕式處理、電漿處理、暴露於惰性氣體電漿、暴露於H₂、暴露於N₂、暴露於O₂、其組合或類似製程。對於其中利用濕式處理的實施例而言，可利用美國無線電公司(Radio Corporation of America，RCA)清潔。在其他實施例中，活化製程可包括其他類型的處理。活化製程可有利於第一晶圓100與第二晶圓200的接合。

在活化製程之後，可將第一晶圓100的接合表面放置成與第二晶圓200的接合表面進行接觸。舉例而言，可將第一晶圓100的接合層124放置成與第二晶圓200的接合層224進行實體接觸，且可將第一晶圓100的接合接墊128放置成與第二晶圓200的對應的接合接墊228進行實體接觸。在一些情形中，接合表面之間的接合製程是在接合表面彼此進行實體接觸時開始。

在一些實施例中，在接合表面進行實體接觸之後進行熱處理。在一些情形中，熱處理可加強第一晶圓100與第二晶圓200之間的接合。儘管亦可能為其他溫度，然而熱處理可包括介於約200℃至約400℃的範圍內的製程溫度。在一些實施例中，熱處理包括處於或高於接合接墊128的材料或接合接墊228的材料的共晶點(eutectic point)的製程溫度。藉由此種方式，利用介電質對 介電質接合及/或金屬對金屬接合對第一晶圓100與第二晶圓200進行接合。在接合之後，第二晶圓200的寬度可大於第一晶圓100的寬度，且在一些情形中，第二晶圓200的一些側壁表面可在側向上突出超過第一晶圓100的側壁表面。

此外，儘管已闡述特定的製程來發起及加強第一晶圓100與第二晶圓200之間的接合，但該些說明旨在進行例示而非旨在對實施例進行限制。確切而言，可利用烘焙、退火、壓製(pressing)、或其他接合製程或製程的組合的任何合適的組合。所有此種製程皆完全旨在包括於實施例的範圍內。

在圖5中，根據一些實施例，對第一晶圓100的基底102進行薄化且形成穿孔130。對基底102進行薄化可包括利用研磨製程、CMP製程、蝕刻製程、類似製程或其組合來移除基底102的部分。在對基底102進行薄化之後，可將穿孔130形成為延伸穿過基底102以與內連線結構110的導電特徵118進行實體接觸及電性接觸。藉由此種方式，穿孔130在一些情形中可被視為「基底穿孔」。在一些情形中，穿孔130可延伸至內連線結構110的一個或多個介電層116中。穿孔130可例如藉由以下方式形成：蝕刻出穿過基底102(且若適用，穿過一個或多個介電層116)的開口(未單獨示出)以暴露出導電特徵118。可在開口中沈積阻障層(例如，氮化鈦、氮化鉭或類似材料)，且然後將導電材料(例如，銅、鎢或類似材料)填充至開口中。然後進行平坦化製程(例如，CMP製程或類似製程)以移除導電材料的過量部分，進而留下穿 孔130。

在圖6中，根據一些實施例，在第一晶圓100上形成接合接墊132及接合層134。接合接墊132及接合層134用於將第一晶圓100接合至其他結構(例如，半導體裝置(例如，圖7中所示的半導體裝置300))或其他晶圓(例如，圖13中所示的晶圓422)。可利用與先前所述的接合接墊128及接合層124相似的材料或技術來形成接合接墊132及接合層134。舉例而言，可在基底102上形成接合層134，且可在接合層134中形成接合接墊132。接合接墊132可與穿孔130進行實體接觸及電性接觸。

在圖7中，根據一些實施例，將半導體裝置300接合至第一晶圓100。可以任何合適的排列方式將任何合適數目或類型的半導體裝置300接合至第一晶圓100。接合至第一晶圓100的各半導體裝置300可為相似類型的裝置或不同類型的裝置。半導體裝置300可為例如晶片、晶粒、積體電路裝置或類似裝置。舉例而言，半導體裝置300可為邏輯裝置(例如，中央處理單元(Central Processing Unit，CPU)、圖形處理單元(Graphics Processing Unit，GPU)、現場可程式化閘陣列(Field Programmable Gate Array，FPGA)、專用積體電路(Application Specific Integrated Circuit，ASIC)、輸入-輸出(Input-Output，IO)、網路處理單元(Network Processing Unit，NPU)、張量處理單元(Tensor Processing Unit，TPU)、人工智慧(Artificial Intelligence，AI)引擎、微控制器等)、記憶體裝置(例如，動態隨機存取記憶體(dynamic random access memory，DRAM)、靜態隨機存取記憶體(static random access memory，SRAM)、寬輸入/輸出(Input/Output，I/O)記憶體、反及(NAND)記憶體、電阻式隨機存取記憶體(Resistive Random Access Memory，RRAM)、磁阻式隨機存取記憶體(Magneto-resistive Random Access Memory，MRAM)、相變隨機存取記憶體(Phase Change Random Access Memory，PCRAM)等)、功率管理裝置(例如，功率管理積體電路(power management integrated circuit，PMIC)晶粒)、射頻(radio frequency，RF)裝置、感測器裝置、微機電系統(micro-electro-mechanical-system，MEMS)裝置、訊號處理裝置(例如，數位訊號處理(digital signal processing，DSP)晶粒)、前端裝置(例如，類比前端(analog front-end，AFE)晶粒)、類似裝置、或其組合(例如，系統晶片(system-on-a-chip，SoC)晶粒)。

在一些實施例中，半導體裝置是包括多個半導體基底的堆疊裝置。舉例而言，半導體裝置可為包括多個記憶體晶粒的記憶體裝置，例如混合記憶體立方(Hybrid Memory Cube，HMC)裝置、高頻寬記憶體(High Bandwidth Memory，HBM)裝置、或類似裝置。在一些實施例中，半導體裝置包括藉由基底穿孔(through-substrate via，TSV)(例如，矽穿孔)進行內連的多個半導體基底。圖14至圖17中示出接合至第一晶圓100的各種半導體裝置的一些例示性實例，在下文中將更詳細對其進行闡述。亦可能為半導體裝置300的其他類型或配置。

在一些實施例中，半導體裝置300包括基底302，基底302可包括在上面形成的主動裝置及/或被動裝置。可在基底302上形成包括導電特徵318及一個或多個介電層(未單獨示出)的內連線結構310，且內連線結構310可對主動裝置及/或被動裝置進行內連。內連線結構310可包括形成於接合層(未單獨示出)中的接合接墊332，接合接墊332用於接合至第一晶圓100。舉例而言，可利用直接接合、熔合接合、介電質對介電質接合、氧化物對氧化物接合或類似製程將所述接合層接合至接合層134，且可利用直接接合、熔合接合、金屬對金屬接合或類似製程將接合接墊332接合至接合接墊132。可利用可包括先前針對第一晶圓100所闡述的材料及技術的任何合適的材料及技術來形成半導體裝置300。

根據一些實施例，利用直接接合(例如，介電質對介電質接合、金屬對金屬接合、混合接合或類似製程)將半導體裝置300放置於第一晶圓100之上且接合至第一晶圓100。在一些情形中，接合製程可為「晶圓上晶片(chip-on-wafer)」接合製程或類似製程。所述接合製程可相似於先前針對圖3至圖4所闡述的接合製程。所述接合可處於晶圓級。因此，可將一個半導體裝置300或多個半導體裝置300(其可彼此等同或彼此不同)接合至第一晶圓100。應注意，半導體裝置300在不使用焊料連接部(例如，微凸塊或類似組件)的情況下接合至第一晶圓100。藉由將半導體裝置300直接接合至第一晶圓100，可達成例如以下優點：凸塊間距 更精細；由於利用混合接合而達成小形狀因數封裝(small form factor package)；晶片I/O接合間距可擴縮性更小，以達成高密度晶粒至晶粒內連線(die-to-die interconnect)；機械耐久性改善；電性效能改善；缺陷減少；以及良率(yield)提高。此外，可在半導體裝置300之間達成更短的晶粒至晶粒內連線，此具有形狀因數更小、頻寬更高、電源完整性(power integrity，PI)改善、訊號完整性(signal integrity，SI)改善及功耗更低的優點。

在圖8中，根據一些實施例，在各種組件上及各種組件周圍形成包封體350。在形成之後，包封體350對半導體裝置300進行包封，且可對第一晶圓100進行包封。包封體350可為模製化合物、環氧樹脂、旋塗玻璃(spin-on glass，SOG)或類似材料。可藉由壓縮模製(compression molding)、轉移模製(transfer molding)或類似製程來施加包封體350，且可在第二晶圓200之上形成包封體350，使得半導體裝置300被掩埋或覆蓋。可將包封體350進一步形成於半導體裝置300之間的間隙區中。在一些實施例中，包封體350可覆蓋第一晶圓100的側壁表面及/或第二晶圓200的頂表面。可以液體或半液體的形式施加包封體350，且然後隨後將其固化。

仍然參照圖8，可對包封體350進行平坦化製程以暴露出半導體裝置300。在一些實施例中，平坦化製程亦可移除半導體裝置300的材料。在平坦化製程之後，半導體裝置300的頂表面與包封體350的頂表面可實質上齊平或共面(在製程變化範圍內)。 平坦化製程可包括例如CMP製程、研磨製程或類似製程。在一些實施例中，舉例而言，若半導體裝置300已被暴露出，則可省略進行平坦化。

此外，在圖8中，根據一些實施例，在半導體裝置300中形成穿孔330。穿孔330可被形成為延伸穿過基底302以與內連線結構310的導電特徵318進行實體接觸及電性接觸。藉由此種方式，穿孔330在一些情形中可被視為「基底穿孔」。在一些情形中，穿孔330可延伸至內連線結構310的一個或多個介電層中。在一些實施例中，可利用與先前針對穿孔130所闡述的材料或技術相似的材料或技術來形成穿孔330。穿孔330可例如藉由以下方式形成：蝕刻出穿過基底302(且若適用，穿過一個或多個介電層)的開口(未單獨示出)以暴露出導電特徵318。可在開口中沈積阻障層(例如，氮化鈦、氮化鉭或類似材料)，且然後將導電材料(例如，銅、鎢或類似材料)填充至開口中。然後進行平坦化製程(例如，CMP製程或類似製程)以移除導電材料的過量部分，進而留下穿孔330。亦可能為其他材料或技術。

在其他實施例中，在將半導體裝置300接合至第一晶圓100之前，在半導體裝置300中形成穿孔330。此示出於圖28中，圖28示出在將半導體裝置300接合至第一晶圓100之前的半導體裝置300，其中半導體裝置300中已形成有穿孔330。穿孔330可相似於圖8所示穿孔330且可利用相似的技術來形成。在一些實施例中，可在將半導體裝置300單體化成單獨的半導體裝置300 之前，在半導體裝置300中形成穿孔330。在一些實施例中，一些半導體裝置330可具有在接合之前形成的穿孔330，而一些半導體裝置330可具有在接合之後形成的穿孔330。在其他實施例中，在已接合的半導體裝置300中的一或多者中不形成穿孔330。

轉至圖9，根據一些實施例，形成用於外部連接至晶圓封裝400的導電連接件364。在一些實施例中，可在半導體裝置300及包封體350之上形成鈍化層360。鈍化層360可為介電層，且可利用材料或技術(例如，先前針對介電層116所闡述的材料或技術)來形成。在一些實施例中，可將導電接墊362形成為延伸穿過鈍化層360以與穿孔330進行實體接觸及電性接觸。導電接墊362可為凸塊下金屬(under-bump metallization，UBM)。在一些實施例中，導電接墊362具有位於介電層136的主表面上並沿著介電層136的主表面延伸的凸塊部分，且具有延伸穿過鈍化層360以對穿孔330進行實體耦合及電性耦合的通孔部分。因此，導電接墊362電性耦合至穿孔330及半導體裝置300。儘管亦可能為其他材料或技術，然而導電接墊362可由與內連線結構110的導電特徵118相同的材料形成且可利用相似的技術來形成。在其他實施例中，可在穿孔330與導電接墊362之間形成內連線結構(例如，包括導電特徵)。

仍然參照圖9，根據一些實施例，可在導電接墊362上形成導電連接件364。導電連接件364可為球柵陣列(ball grid array，BGA)連接件、焊料球、金屬柱、受控塌陷晶片連接(controlled collapse chip connection，C4)凸塊、微凸塊、無電鍍鎳鈀浸金技術(electroless nickel-electroless palladium-immersion gold technique，ENEPIG)形成的凸塊或類似組件。導電連接件364可包含例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似材料、或其組合等導電材料。在一些實施例中，藉由最初透過蒸鍍、電鍍、印刷、焊料轉移(solder transfer)、植球或類似製程形成焊料層來形成導電連接件364。一旦已在所述結構上形成焊料層，便可進行迴焊(reflow)，以便將所述材料造型成所期望的凸塊形狀。在另一實施例中，導電連接件364包括藉由濺鍍、印刷、電鍍、無電鍍覆、CVD或類似製程形成的金屬柱(例如，銅柱)。金屬柱可不含焊料，且可具有實質上垂直的側壁。在一些實施例中，在金屬柱的頂部上形成金屬頂蓋層(metal cap layer)。金屬頂蓋層可包含鎳、錫、錫-鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金、類似材料或其組合，且可藉由鍍覆製程來形成。

藉由此種方式，根據一些實施例，可形成晶圓封裝400。如圖9中所示，包封體350可覆蓋晶圓封裝400的半導體裝置300的側壁及/或第一晶圓100的側壁。在其他實施例中，可將半導體裝置300的側壁及/或第一晶圓100的側壁暴露出，在下文中針對圖10A至圖10B更詳細地對晶圓封裝400的實例進行闡述。如本文中所述般藉由將晶圓(例如，晶圓100與晶圓200)直接接合於一起而形成晶圓封裝400可使得能夠更有效地製造封裝。舉例而言，可由形成於晶圓內的積體電路而非由單獨製造的半導體晶片 來提供功能。在一些情形中，藉由在晶圓內形成所述功能，可減少製造步驟的數目。如本文中所述般形成晶圓封裝亦可使得裝置設計的靈活性更強，且能夠增加封裝內的功能。

在一些實施例中，可對晶圓封裝400進行修整製程以移除所述結構的側壁部分或邊緣部分，此可減少晶圓封裝400的整體覆蓋區(footprint)。修整製程可包括例如鋸切製程或類似製程。圖10A及圖10B中示出經修整的晶圓封裝400的實例。除修整製程已移除覆蓋第一晶圓100的側壁的包封體350以外，圖10A中所示的晶圓封裝400相似於圖9中所示的晶圓封裝400。藉由此種方式，第一晶圓100的側壁被暴露出且不存在包封體350。如圖10A中所示，在進行修整製程之後，第一晶圓100的側壁、第二晶圓200的側壁及/或包封體350的側壁可共面或毗連。除修整製程已移除覆蓋第一晶圓100的側壁的包封體350及覆蓋一些半導體裝置300的一些外側壁的包封體350以外，圖10B中所示的晶圓封裝400相似於圖9中所示的晶圓封裝400。藉由此種方式，第一晶圓100的側壁被暴露出且不存在包封體350，且一些半導體裝置300的一些外側壁被暴露出且不存在包封體350。如圖10B中所示，在進行修整製程之後，第一晶圓100的側壁、第二晶圓200的側壁及/或一個或多個半導體裝置300的側壁可共面。在一些情形中，進行修整製程可減小晶圓封裝400的大小及/或減少晶圓封裝400的彎曲或翹曲。

在一些實施例中，可對晶圓封裝進行單體化以形成各別 的單體化封裝。此示出於圖11及圖12中，其中對晶圓封裝400(參見圖11)進行單體化以形成單獨的封裝410(參見圖12)。除圖11所示晶圓封裝400包括由切割區411分隔開的封裝區410’以外，晶圓封裝400可相似於先前針對圖9至圖10B所闡述的晶圓封裝400。每一封裝區410’對應於隨後形成的封裝410，且相應封裝區410’的特徵可相似或不同。每一封裝區410’可包括一個或多個半導體裝置300，所述一個或多個半導體裝置300在每一封裝區410’內可為相似的或不同的。

圖12示出根據一些實施例在已對圖11所示晶圓封裝400進行單體化製程之後的封裝410。單體化製程可包括沿著封裝區410’之間的切割區411進行的鋸切製程或類似製程。如圖12中所示，每一封裝410的第一晶圓100的側壁可不存在包封體350。因此，第一晶圓100的側壁、第二晶圓200的側壁及/或包封體350的側壁可共面。在其他實施例中，封裝410的半導體裝置300中的一些半導體裝置300的外側壁亦可不存在包封體350(未單獨示出)。在此種實施例中，第一晶圓100的側壁、第二晶圓200的側壁及/或一個或多個半導體裝置300的側壁可共面或毗連。在其他實施例中，在單體化之後，在每一封裝410上形成導電連接件364。

圖13至圖17示出根據一些實施例的實例性晶圓封裝。除非在對應說明中另外指出，否則圖13至圖17中所示的晶圓封裝可相似於圖9至圖11所示晶圓封裝400及/或圖12所示封裝410，且可利用相似的技術來形成。舉例而言，相似於晶圓封裝400 或封裝410，圖13至圖17中所示的晶圓封裝包括直接接合至第二晶圓200的第一晶圓100。在一些情形中，在本文中針對一個實施例所闡述的特徵可應用於本文中的其他實施例，且熟習此項技術者應認識到，可對本文中的各種實施例的各種特徵進行組合、重新配置或重新排列，此仍保持處於本揭露的範圍內。因此，圖9至圖17中所示的實施例是例示性實例，且亦可能為其他晶圓封裝或單體化封裝。因此，所有合適的晶圓封裝、單體化封裝或其變體皆被視為處於本揭露的範圍內。

圖13示出根據一些實施例的晶圓封裝420。除第三晶圓422直接接合至第一晶圓100，且半導體裝置300直接接合至第三晶圓422以外，晶圓封裝420相似於晶圓封裝400。在一些情形中，當第一晶圓100、第二晶圓200與第三晶圓422接合於一起時，其可被稱為「晶圓堆疊」。第三晶圓422可相似於第一晶圓100或第二晶圓200。舉例而言，在一些實施例中，第三晶圓422可包括形成於基底上的內連線結構，所述基底可為半導體晶圓。第三晶圓422可包括直接接合至第一晶圓100的接合層134及接合接墊132的接合層424及接合接墊425。所述接合製程可與用於將第一晶圓100接合至第二晶圓200的製程相似。在一些實施例中，在將第三晶圓422接合至第一晶圓100之後，在第三晶圓422中形成穿孔428。可在第三晶圓422上形成接合層426及接合接墊427，且然後可將半導體裝置300直接接合至接合層426及/或接合接墊427。第三晶圓422的側壁可不存在包封體350。

可利用先前所述的技術將半導體裝置300接合至第三晶圓422的接合層及/或接合接墊427。可藉由包封體350對半導體裝置300進行包封，且可在半導體裝置300中形成穿孔330。可在半導體裝置300之上形成鈍化層360及導電接墊362，且可在導電接墊362上形成導電連接件364。在其他實施例中，可以相似的方式將一個或多個附加的晶圓直接接合至第三晶圓422，且將半導體裝置300接合至「晶圓堆疊」的最上部晶圓。因此，晶圓封裝可包括包含任何合適數目的接合晶圓的「晶圓堆疊」，其中半導體裝置300接合至晶圓堆疊的最上部晶圓。

圖14示出根據一些實施例的包括多層半導體裝置的晶圓封裝430。除一個或多個半導體裝置301(例如，「第二層裝置301」)放置於半導體裝置300(例如，「第一層裝置300」)之上且連接至半導體裝置300(例如，「第一層裝置300」)以外，晶圓封裝430相似於晶圓封裝400。儘管圖14示出兩個第一層裝置300及一個第二層裝置301，然而可使用任何合適數目的第一層裝置300或第二層裝置301，且裝置300/301可具有任何合適的配置或排列方式。各裝置300/301可為相似類型的裝置或者可為不同類型的裝置，此可相似於先前針對半導體裝置300所闡述的裝置。在其他實施例中，可形成附加層的半導體裝置，例如放置於第二層裝置301之上的第三層半導體裝置。藉由此種方式，晶圓封裝可包括一層或多層半導體裝置。

可將第一層裝置300直接接合至第一晶圓100且可藉由 包封體350對第一層裝置300進行包封，此可相似於針對圖8所闡述的製程。亦可在第一層裝置300中形成穿孔330，此可相似於針對圖8所闡述的穿孔330。可在半導體裝置300之上形成接合層352，且可在接合層352中形成接合接墊354。可利用相似於先前所述的材料或技術(例如，用於接合層124及接合接墊128的材料或技術)來形成接合層352及接合接墊354。可在穿孔330之上形成接合接墊354且接合接墊354可與穿孔330電性接觸。

在一些實施例中，然後可將第二層裝置301直接接合至接合層352及接合接墊354。藉由此種方式，第二層裝置301可經由接合接墊354與第一層裝置300的穿孔330進行電性連接。第二層裝置301可電性連接至單個第一層裝置300或多個第一層裝置300。做為例示性實例，圖14示出電性連接至兩個單獨的第一層裝置300的第二層裝置301。亦可能為第二層裝置301的其他排列方式、連接或配置。

然後，可藉由包封體356對第二層裝置301進行包封，包封體356可相似於包封體350。然後可在第二層裝置301中形成穿孔330。可在第二層裝置301之上形成鈍化層360及導電接墊362，且可在導電接墊362上形成導電連接件364。晶圓封裝430僅為實例，且亦可能為具有多層裝置的其他晶圓封裝。

圖15示出根據一些實施例的包括具有上覆晶圓的多層半導體裝置的晶圓封裝440。除第三晶圓472直接接合至最頂層半導體裝置(例如，圖15中的第二層裝置301)以外，晶圓封裝440 相似於圖14所示晶圓封裝430。第三晶圓472可相似於針對圖13所闡述的第三晶圓422。舉例而言，第三晶圓472可包括穿孔478，且可包括用於進行接合及用於形成電性連接的接合層474及接合接墊475。在一些實施例中，可在第二層裝置301及包封體356之上形成接合層376及接合接墊378。可利用直接接合技術(例如，先前所述的直接接合技術)將第三晶圓472的接合層474及接合接墊475直接接合至接合層376及接合接墊378。可在第三晶圓472之上形成鈍化層360及導電接墊362，且可在導電接墊362上形成導電連接件364。導電接墊362可電性連接至第三晶圓472的穿孔478。晶圓封裝440僅為實例，且亦可能為其他晶圓封裝。舉例而言，在其他實施例中，晶圓封裝可包括多於兩層裝置或者多於一個接合於多層裝置的頂部上的晶圓。

此外，做為實例，晶圓封裝440包括延伸穿過包封體356以在第三晶圓472與第一層裝置300之間進行電性連接的穿孔375。在其他實施例中，不存在延伸穿過包封體356的穿孔375。在本揭露中所闡述的各種晶圓封裝的其他實施例中，一個或多個穿孔可延伸穿過包封體層。在一些實施例中，可在對第二層裝置301進行接合且使用包封體356對第二層裝置301進行包封之後形成穿孔375。舉例而言，可藉由對包封體356中的暴露出接合接墊354的開口進行蝕刻來形成穿孔375。然後可在開口中沈積導電材料，且可進行CMP製程或類似製程以移除過量的導電材料。亦可能為用於形成穿孔375的其他技術。

圖16及圖17示出根據一些實施例的包括堆疊裝置500的晶圓封裝450的形成。晶圓封裝450相似於晶圓封裝400，只是堆疊裝置500代替了半導體裝置300接合至第一晶圓100，或者除半導體裝置300接合至第一晶圓100以外堆疊裝置500亦接合至第一晶圓100。圖16示出在對堆疊裝置500進行接合之前的結構，而圖17示出在進行包括堆疊裝置500的接合的後續處理步驟之後的晶圓封裝450。堆疊裝置500可為單個裝置或包括多個半導體裝置502的封裝。舉例而言，在一些實施例中，堆疊裝置500可為系統積體晶片(System on Integrated Chip，SoIC)或類似裝置。半導體裝置502可為任何合適的裝置，例如先前針對半導體裝置300所闡述的裝置。堆疊裝置500可包括任何合適數目、類型、配置或排列方式的半導體裝置502。堆疊裝置500可包括用於對第一晶圓100進行接合且與第一晶圓100進行電性連接的接合層524及接合接墊528。接合層524可直接接合至接合層134，且接合接墊528可利用接合技術(例如，先前所述的接合技術)直接接合至接合接墊132。堆疊裝置500亦可包括使得能夠與堆疊裝置500的頂部進行電性連接的穿孔530或其他導電特徵(例如，導電接墊)。

圖17示出根據一些實施例的對堆疊裝置500進行接合之後的晶圓封裝450。在將堆疊裝置500接合至第一晶圓100之後，可藉由包封體350對堆疊裝置500進行包封。可在堆疊裝置500之上形成鈍化層360及導電接墊362，且可在導電接墊362上形成 導電連接件364。導電接墊362可與堆疊裝置500的穿孔530進行電性連接。晶圓封裝450僅為實例，且亦可能為包括堆疊裝置的其他晶圓封裝。舉例而言，在其他實施例中，晶圓封裝450可包括多於一個堆疊裝置500。

圖18至圖22示出根據本揭露一些實施例的形成晶圓封裝800(參見圖22)的中間階段的剖視圖。除在對附加的晶圓進行接合之前將半導體裝置300接合至第一晶圓以外，晶圓封裝800相似於圖9中所示的晶圓封裝400。在晶圓封裝800的形成中所利用的材料或製程中的一些可與針對圖1至圖9中的晶圓封裝400的形成所闡述的材料或製程相似，且因此可不再對一些細節予以贅述。

圖18示出根據一些實施例的第一晶圓600的剖視圖。第一晶圓600可相似於先前所述的第一晶圓100或第二晶圓200。舉例而言，第一晶圓600可包括形成於基底602上的積體電路系統及內連線結構610。第一晶圓600可包括形成於接合層624中的接合接墊622。

在圖19中，根據一些實施例，將半導體裝置300直接接合至第一晶圓600。各半導體裝置300可為相似類型的裝置或不同類型的裝置，所述裝置可為與先前針對半導體裝置300所闡述的實例相似的裝置。可以任何合適的配置或排列方式將任何合適數目的半導體裝置300接合至第一晶圓600。半導體裝置300可利用介電質對介電質接合、金屬對金屬接合、熔合接合、混合接合、 類似製程或其組合而直接接合至第一晶圓600的接合接墊622及/或接合層624。所述接合製程可相似於先前所述的接合製程。

在圖20中，根據一些實施例，藉由包封體350對半導體裝置300進行包封，且在半導體裝置300中形成穿孔330。舉例而言，可利用例如先前針對圖8所闡述製程等製程來形成包封體350及穿孔330。在其他實施例中，可將穿孔形成為延伸穿過包封體350且與第一晶圓600進行電性連接。圖20亦示出在半導體裝置300及包封體350上形成接合接墊632及接合層634。

在圖21中，根據一些實施例，將第二晶圓700直接接合至接合接墊632及/或接合層634。第二晶圓700可相似於先前所述的第一晶圓100或第二晶圓200。舉例而言，第二晶圓700可包括形成於基底702上的積體電路系統及內連線結構710。可利用直接接合技術(例如，先前所述的直接接合技術)將第二晶圓700直接接合於半導體裝置300之上。藉由此種方式，可將半導體裝置300「夾置於」兩個晶圓600與700之間。

圖22示出根據一些實施例的在形成穿孔778及導電連接件364之後的晶圓封裝800。在一些實施例中，可利用研磨製程、CMP製程或類似製程對基底602及/或基底702進行薄化。可將穿孔778形成為延伸穿過基底702且與內連線結構710進行電性連接。可在第二晶圓700之上形成鈍化層360及導電接墊362，且可在導電接墊362上形成導電連接件364。晶圓封裝800僅為實例，且亦可能為其他晶圓封裝。在一些實施例中，相似於先前針對圖 10A至圖10B所闡述的實施例，可在側向上對晶圓封裝800進行薄化。在一些實施例中，第一晶圓600的側壁、包封體350的側壁與第二晶圓700的側壁共面或毗連。

在一些實施例中，可對晶圓封裝進行單體化以形成各別的單體化封裝。此示出於圖23中，在圖23中，已對相似於晶圓封裝800的晶圓封裝進行單體化以形成單獨的封裝810。舉例而言，相似於圖11中所示的晶圓封裝400，晶圓封裝可包括藉由切割區(未單獨示出)分隔開的封裝區。每一封裝區可包括一個或多個半導體裝置300，每一封裝區內的所述一個或多個半導體裝置300可相似或不同。可利用合適的製程(例如，鋸切製程)將晶圓封裝單體化成封裝810。如圖23中所示，第一晶圓600的側壁、第二晶圓700的側壁及/或包封體350的側壁可共面或毗連。在其他實施例中，封裝810的半導體裝置300中的一些半導體裝置300的外側壁亦可不存在包封體350(未單獨示出)。在此種實施例中，第一晶圓600的側壁、第二晶圓700的側壁及/或一個或多個半導體裝置300的側壁可共面或毗連。在其他實施例中，在進行單體化之後，在每一封裝810上形成導電連接件364。

圖24至圖27示出根據一些實施例的實例性晶圓封裝。除非在對應說明中另外指出，否則圖24至圖27中所示的晶圓封裝可相似於圖22所示晶圓封裝800及/或圖23所示封裝810，且可利用相似的技術來形成。舉例而言，相似於晶圓封裝800或封裝810，圖24至圖27中所示的晶圓封裝包括直接接合至第一晶圓 600及/或夾置於兩個晶圓之間的一個或多個半導體裝置。在一些情形中，在本文中針對一個實施例所闡述的特徵可應用於本文中的其他實施例，且熟習此項技術者應認識到，可對本文中的各種實施例的各種特徵進行組合、重新配置或重新排列，此仍保持處於本揭露的範圍內。因此，圖24至圖27中所示的實施例是例示性實例，且亦可能為其他晶圓封裝或單體化封裝。因此，所有合適的晶圓封裝、單體化封裝或其變體皆被視為處於本揭露的範圍內。

圖24示出根據一些實施例的晶圓封裝820。除第三晶圓822直接接合至第二晶圓700以外，晶圓封裝820相似於晶圓封裝800。在一些情形中，當第二晶圓700與第三晶圓822接合於一起時，其可被稱為「晶圓堆疊」。可在第二晶圓700上形成接合層734及接合接墊732，且第三晶圓822可包括直接接合至第二晶圓700的接合層734及接合接墊732的接合層824及接合接墊825。在一些實施例中，在將第三晶圓822接合至第二晶圓700之後，在第三晶圓822中形成穿孔828。可在第三晶圓822之上形成鈍化層360及導電接墊362，且可在導電接墊362上形成導電連接件364。在其他實施例中，可以相似的方式將一個或多個附加的晶圓直接接合至第三晶圓822。因此，晶圓封裝可包括包含任何合適數目的接合晶圓的「晶圓堆疊」，且半導體裝置300夾置於晶圓與晶圓堆疊之間。在其他實施例中，半導體裝置300可夾置於兩個晶圓堆疊之間，每一晶圓堆疊包括二或更多個晶圓。

圖25示出根據一些實施例的包括多層半導體裝置的晶圓封裝830。除一個或多個半導體裝置301(例如，「第二層裝置301」)放置於半導體裝置300(例如，「第一層裝置300」)之上且連接至半導體裝置300(例如，「第一層裝置300」)以外，晶圓封裝830相似於晶圓封裝800。儘管圖25示出兩個第一層裝置300及一個第二層裝置301，然而可使用任何合適數目的第一層裝置300或第二層裝置301，且裝置300/301可具有任何合適的配置或排列方式。各裝置300/301可為相似類型的裝置或者可為不同類型的裝置，所述裝置可相似於先前針對半導體裝置300所闡述的裝置。在其他實施例中，可形成附加層的半導體裝置，例如放置於第二層裝置301之上的第三層半導體裝置。藉由此種方式，晶圓封裝可包括一層或多層半導體裝置。

可將第一層裝置300直接接合至第一晶圓600且可藉由包封體350對第一層裝置300進行包封。可在半導體裝置300之上形成接合層352，且可在接合層352中形成接合接墊354。在一些實施例中，然後可將第二層裝置301直接接合至接合層352及接合接墊354。第二層裝置301可電性連接至單個第一層裝置300或多個第一層裝置300。亦可能為第二層裝置301的其他排列方式、連接或配置。然後可藉由包封體356對第二層裝置301進行包封。可在第二層裝置301及包封體356之上形成接合層376及接合接墊378。然後可將第二晶圓700直接接合至接合層376及接合接墊378。舉例而言，可將第二晶圓700的接合層724直接接合 至接合層376，且可將第二晶圓700的接合接墊722直接接合至接合接墊378。可在第二晶圓700之上形成鈍化層360及導電接墊362，且可在導電接墊362上形成導電連接件364。晶圓封裝830僅為實例，且亦可能為具有多層裝置的其他晶圓封裝。

圖26示出根據一些實施例的包括藉由晶圓分隔開的多層半導體裝置的晶圓封裝840。除將第二晶圓700放置於第一層裝置300之上且連接至第一層裝置300，且然後將一個或多個第二層裝置301接合至第二晶圓700以外，晶圓封裝840相似於晶圓封裝800。儘管圖26示出兩個第一層裝置300及兩個第二層裝置301，然而可使用任何合適數目的第一層裝置300或第二層裝置301，且裝置300/301可具有任何合適的配置或排列方式。各裝置300/301可為相似類型的裝置或者可為不同類型的裝置，所述裝置可相似於先前針對半導體裝置300所闡述的裝置。舉例而言，第一層裝置300可為混合記憶體立方(HMC)裝置，而第二層裝置301可為邏輯裝置。亦可能為裝置的其他組合。在其他實施例中，可形成附加層的半導體裝置，例如放置於第一層裝置300或第二層裝置301之上且連接至第一層裝置300或第二層裝置301的第三層半導體裝置。在其他實施例中，可將一個或多個晶圓放置於第二層裝置301之上且連接至第二層裝置301。藉由此種方式，晶圓封裝可包括一層或多層半導體裝置，且各個層可藉由一個或多個晶圓分隔開。晶圓封裝840僅為實例，且亦可能為具有多層裝置的其他晶圓封裝。

圖27示出根據一些實施例的包括堆疊裝置500的晶圓封裝850。晶圓封裝850相似於晶圓封裝800，只是堆疊裝置500代替半導體裝置300接合至第一晶圓600，或者除半導體裝置300接合至第一晶圓600以外堆疊裝置500亦接合至第一晶圓600。堆疊裝置500可相似於先前針對圖16至圖17所闡述的堆疊裝置500。可將堆疊裝置500直接接合至第一晶圓600，且然後藉由包封體350對堆疊裝置500進行包封。可在堆疊裝置500及包封體之上形成接合層576及接合接墊578，且然後可將第二晶圓700直接接合至接合層576及/或接合接墊578。晶圓封裝850僅為實例，且亦可能為具有多層裝置的其他晶圓封裝。

在上述實施例中，根據本揭露一些實施例對一些製程及特徵進行論述以形成三維(three-dimensional，3D)封裝。亦可包括其他特徵及製程。舉例而言，可包括測試結構以幫助對3D封裝或三維積體電路(three-dimensional integrated circuit，3DIC)裝置進行驗證測試。所述測試結構可例如包括在重佈線層中或在基底上形成的測試接墊(test pad)，以便能夠對3D封裝或3DIC進行測試、對探針及/或探針卡(probe card)進行使用以及進行類似操作。可對中間結構以及最終結構進行驗證測試。此外，可將本文中所揭露的結構及方法與包括對已知良好晶粒(known good die)進行中間驗證的測試方法結合使用，以提高良率(yield)並降低成本。

本揭露的實施例具有一些有利的特徵。本文中所闡述的 晶圓封裝利用晶圓對晶圓接合及晶片對晶圓接合兩者，且因此可具有晶圓上晶圓(WoW)結構與晶圓上晶片(CoW)結構兩者的優點。舉例而言，利用直接接合(例如，熔合接合、金屬接合、混合接合或類似製程)能夠達成更短、電阻更小或更可靠的電性連接，且亦能夠達成更小的封裝大小。藉由在晶圓上形成結構，且然後對晶圓進行直接接合(例如，利用晶圓對晶圓接合技術或類似製程)，可減少製造成本及製造時間。舉例而言，相較於將提供相同功能的多個晶片接合至晶圓而言，對包括多個積體電路功能的晶圓進行接合可減少製造成本或製造時間。本文中所闡述的實施例能夠達成晶圓封裝的靈活設計，例如使得晶圓與半導體裝置的各種組合能夠以各種排列方式接合於一起。

根據本揭露一些實施例，一種形成半導體封裝的方法包括：將第一晶圓直接接合至第二晶圓，其中所述接合將第一晶圓的第一內連線結構電性連接至第二晶圓的第二內連線結構；將多個第一半導體裝置直接接合至第二晶圓，其中所述接合將多個第一半導體裝置電性連接至第二內連線結構；使用第一包封體對多個第一半導體裝置進行包封；以及在多個第一半導體裝置之上形成焊料凸塊。在實施例中，將第一晶圓直接接合至第二晶圓包括介電質對介電質接合及金屬對金屬接合。在實施例中，其中第二晶圓的側壁不存在第一包封體。在實施例中，所述方法包括：在多個第一半導體裝置中的兩個相鄰的第一半導體裝置之間進行單體化製程。在實施例中，將多個第一半導體裝置直接接合至第二 晶圓包括：在第二晶圓上形成第一接合層及第一接合接墊，且將多個第一半導體裝置直接接合至第一接合層及第一接合接墊。在實施例中，所述方法包括：將第三晶圓直接接合至第一晶圓，其中所述接合將第三晶圓的第三內連線結構電性連接至第一晶圓的第一內連線結構。在實施例中，所述方法包括：在將第一晶圓直接接合至第二晶圓之後，在第二晶圓中形成基底穿孔，其中基底穿孔自第二晶圓的外表面延伸至第二晶圓的第二內連線結構。在實施例中，所述方法包括：在將多個第一半導體裝置直接接合至第二晶圓之後，在多個第一半導體裝置中形成穿孔；以及在多個第一半導體裝置上形成第二接合層及第二接合接墊。在實施例中，所述方法包括：將第二半導體裝置直接接合至第二接合層及第二接合接墊；以及使用第二包封體對第二半導體裝置進行包封。在實施例中，所述方法包括：將第四晶圓直接接合至第二接合層及第二接合接墊。

根據本揭露一些實施例，一種形成半導體封裝的方法包括：在第一半導體基底的第一側上形成第一接合接墊；在第二半導體基底的第一側上形成第二接合接墊；利用第一金屬對金屬接合製程將第一接合接墊接合至第二接合接墊；在進行第一金屬對金屬接合製程之後，在第一半導體基底中形成第一穿孔；在第一半導體基底的第二側上形成第三接合接墊，其中第三接合接墊電性連接至第一穿孔；利用第二金屬對金屬接合製程將半導體晶粒接合至第三接合接墊；在進行第二金屬對金屬接合製程之後，使 用包封體環繞半導體晶粒；以及在半導體晶粒中形成第二穿孔。在實施例中，所述方法包括：在進行第一金屬對金屬接合製程之前，對第一半導體基底的側壁進行第一修整製程。在實施例中，所述方法包括：在第一半導體基底中形成積體電路。在實施例中，所述方法包括：在使用包封體環繞半導體晶粒之後，進行第二修整製程以自第一半導體基底的側壁移除包封體。在實施例中，所述方法包括：在半導體晶粒上形成焊料凸塊。在實施例中，第一半導體基底是矽晶圓。

根據本揭露一些實施例，一種半導體封裝包括：第一晶圓，包括位於第一半導體基底上的第一內連線結構；多個第一半導體裝置，直接接合至第一內連線結構，其中每一第一半導體裝置包括穿孔；包封體，環繞每一第一半導體裝置；第一接合層，在包封體及第一半導體裝置之上延伸；多個第一接合接墊，位於第一接合層中，其中每一第一接合接墊與第一半導體裝置的相應的穿孔進行實體接觸及電性接觸；以及第二晶圓，包括位於第二半導體基底上的第二內連線結構，其中第二內連線結構直接接合至第一接合層及第一接合接墊。在實施例中，第二晶圓的側壁不存在包封體。在實施例中，所述封裝包括：基底穿孔，位於第二半導體基底中；第二接合層，在第二半導體基底之上延伸；以及第二接合接墊，位於第二接合層中，其中每一第二接合接墊與相應的基底穿孔進行實體接觸及電性接觸。在實施例中，所述封裝包括第二半導體裝置，所述第二半導體裝置直接接合至第二接合 層及第二接合接墊。

以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各態樣。熟習此項技術者應理解，他們可容易地使用本揭露做為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中對其作出各種改變、代替及變更。

100:第一晶圓/晶圓

102、202:基底

116、216:介電層

200:第二晶圓/晶圓

300:半導體裝置/第一層裝置/裝置

350:包封體

360:鈍化層

364:導電連接件

400:晶圓封裝

Claims (10)

1. 一種形成半導體封裝的方法，包括：直接接合第一晶圓至第二晶圓，其中所述接合將所述第一晶圓的第一內連線結構電性連接至所述第二晶圓的第二內連線結構；直接接合多個第一半導體裝置至所述第二晶圓，其中所述接合將所述多個第一半導體裝置電性連接至所述第二內連線結構；在直接接合所述多個第一半導體裝置至所述第二晶圓之後，在所述多個第一半導體裝置中形成穿孔；使用第一包封體包封所述多個第一半導體裝置；以及在所述多個第一半導體裝置之上形成焊料凸塊。
2. 如請求項1所述的形成半導體封裝的方法，其中所述第二晶圓的側壁不存在所述第一包封體。
3. 如請求項1所述的形成半導體封裝的方法，其中直接接合所述多個第一半導體裝置至所述第二晶圓包括：在所述第二晶圓上形成第一接合層及第一接合接墊，且將所述多個第一半導體裝置直接接合至所述第一接合層及所述第一接合接墊。
4. 如請求項1所述的形成半導體封裝的方法，更包括：直接接合第三晶圓至所述第一晶圓，其中所述接合將所述第三晶圓的第三內連線結構電性連接至所述第一晶圓的所述第一內連線結構。
5. 如請求項1所述的形成半導體封裝的方法，更包括： 在直接接合所述第一晶圓至所述第二晶圓之後，在所述第二晶圓中形成基底穿孔，其中所述基底穿孔自所述第二晶圓的外表面延伸至所述第二晶圓的所述第二內連線結構。
6. 一種形成半導體封裝的方法，包括：在第一半導體基底的第一側上形成第一接合接墊；在第二半導體基底的第一側上形成第二接合接墊；利用第一金屬對金屬接合製程將所述第一接合接墊接合至所述第二接合接墊；在進行所述第一金屬對金屬接合製程之後，在所述第一半導體基底中形成第一穿孔；在所述第一半導體基底的第二側上形成第三接合接墊，其中所述第三接合接墊電性連接至所述第一穿孔；利用第二金屬對金屬接合製程將半導體晶粒接合至所述第三接合接墊；在進行所述第二金屬對金屬接合製程之後，使用包封體環繞所述半導體晶粒；以及在所述半導體晶粒中形成第二穿孔。
7. 如請求項6所述的形成半導體封裝的方法，更包括：在進行所述第一金屬對金屬接合製程之前，對所述第一半導體基底的側壁進行第一修整製程。
8. 如請求項6所述的形成半導體封裝的方法，更包括：在使用所述包封體環繞所述半導體晶粒之後，進行第二修整製程 以自所述第一半導體基底的側壁移除所述包封體。
9. 一種半導體封裝，包括：第一晶圓，包括位於第一半導體基底上的第一內連線結構；多個第一半導體裝置，直接接合至所述第一內連線結構，其中所述多個第一半導體裝置中的每一第一半導體裝置包括穿孔；包封體，環繞所述多個第一半導體裝置中的每一第一半導體裝置；第一接合層，在所述包封體及所述多個第一半導體裝置之上延伸，其中所述第一接合層的側壁與所述包封體及所述第一半導體裝置中的一者的側壁齊平；多個第一接合接墊，位於所述第一接合層中，其中所述多個第一接合接墊中的每一第一接合接墊與所述多個第一半導體裝置中的每一第一半導體裝置的相應的所述穿孔進行實體接觸及電性接觸；以及第二晶圓，包括位於第二半導體基底上的第二內連線結構，其中所述第二內連線結構直接接合至所述第一接合層及所述多個第一接合接墊。
10. 如請求項9所述的半導體封裝，其中所述第二晶圓的側壁不存在所述包封體。