TWI853489B - 晶粒結構及其形成方法 - Google Patents

Abstract

闡述晶粒結構及其形成方法。在實施例中，裝置包括：下部積體電路晶粒；第一上部積體電路晶粒，面對面接合至下部積體電路晶粒，第一上部積體電路晶粒包括第一半導體基底及第一基底穿孔；間隙填充介電質，位於第一上部積體電路晶粒周圍，間隙填充介電質的頂表面與第一半導體基底的頂表面及第一基底穿孔的頂表面實質上共面；以及內連線結構，包括第一介電層及多個第一導通孔，第一介電層設置於間隙填充介電質的頂表面及第一半導體基底的頂表面上，多個第一導通孔延伸穿過第一介電層以接觸第一基底穿孔的頂表面。

Description

晶粒結構及其形成方法

本發明的實施例是有關於晶粒結構及其形成方法。

由於各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的積體密度的不斷提高，半導體行業已經歷快速發展。在很大程度上，積體密度的提高源於最小特徵大小(minimum feature size)的迭代減小，此使得能夠將更多的組件整合至給定的面積中。隨著對日益縮小的電子裝置的需求的增長，出現了對更小且更具創造性的半導體晶粒封裝技術的需求。

本發明實施例的一種晶粒結構，包括下部積體電路晶粒；第一上部積體電路晶粒，面對面接合至所述下部積體電路晶粒，所述第一上部積體電路晶粒包括第一半導體基底及第一基底穿孔；間隙填充介電質，位於所述第一上部積體電路晶粒周圍，所述間隙填充介電質的頂表面與所述第一半導體基底的頂表面及所述第一基底穿孔的頂表面實質上共面；以及內連線結構，包括第一介電層及多個第一導通孔，所述第一介電層設置於所述間隙 填充介電質的所述頂表面及所述第一半導體基底的所述頂表面上，所述多個第一導通孔延伸穿過所述第一介電層以接觸所述第一基底穿孔的所述頂表面。

本發明實施例的一種晶粒結構，包括下部積體電路晶粒；上部積體電路晶粒，面對面接合至所述下部積體電路晶粒，所述上部積體電路晶粒包括半導體基底及基底穿孔，所述基底穿孔自所述半導體基底的表面突出；介電特徵，位於所述上部積體電路晶粒周圍，所述介電特徵包括：第一氮化物襯墊，位於所述上部積體電路晶粒的側壁上；氧化物襯墊，位於所述第一氮化物襯墊上；第二氮化物襯墊，位於所述氧化物襯墊上，所述第二氮化物襯墊的頂表面設置於所述半導體基底的所述表面下方；以及氧化物填料，位於所述第二氮化物襯墊上，其中所述氧化物填料的頂表面、所述氧化物襯墊的頂表面及所述第一氮化物襯墊的頂表面設置於所述半導體基底的所述表面上方。

本發明實施例的一種晶粒結構的形成方法，包括將第一積體電路晶粒的第一前側接合至第二積體電路晶粒的第二前側，所述第一積體電路晶粒包括半導體基底及基底穿孔；在所述第一積體電路晶粒上及所述第二積體電路晶粒上形成間隙填充介電質；對所述間隙填充介電質進行平坦化，直至所述間隙填充介電質的頂表面、所述半導體基底的頂表面及所述基底穿孔的頂表面實質上共面；在所述間隙填充介電質的所述頂表面、所述半導體基底的所述頂表面及所述基底穿孔的所述頂表面上沈積第一介電 層；以及在所述第一介電層中形成多個導通孔，所述多個導通孔延伸穿過所述第一介電層以接觸所述基底穿孔的所述頂表面。

以下揭露內容提供用於實施本發明的不同特徵的諸多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭 露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「位於……之下」、「位於……下方」、「下部的」、「位於……上方」、「上部的」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。

根據各種實施例，藉由以面對面方式接合多個積體電路晶粒來形成晶粒結構。晶粒結構的上部積體電路晶粒包括半導體基底及多個基底穿孔(through-substrate via，TSV)，且晶粒結構的背側內連線結構藉由多個TSV電性耦合至多個積體電路晶粒。背側內連線結構包括與多個TSV接觸的多個導通孔的附加層。利用多個導通孔的附加層可除去用於使上部積體電路晶粒的半導體基底凹陷的製程。省略使半導體基底凹陷可有助於減少晶粒結構 中的針孔缺陷(pin hole defect)。

圖1是積體電路晶粒50的剖視圖。積體電路晶粒50將在後續處理中接合至其他多個晶粒以形成晶粒結構。積體電路晶粒50可為邏輯晶粒(例如，中央處理單元(central processing unit，CPU)、圖形處理單元(graphics processing unit，GPU)、系統晶片(system-on-a-chip，SoC)、應用處理器(application processor，AP)、微控制器等)、記憶體晶粒(例如，動態隨機存取記憶體(dynamic random access memory，DRAM)晶粒、靜態隨機存取記憶體(static random access memory，SRAM)晶粒等)、電源管理晶粒(例如，電源管理積體電路(power management integrated circuit，PMIC)晶粒)、射頻(radio frequency，RF)晶粒、感測器晶粒、微機電系統(micro-electro-mechanical-system，MEMS)晶粒、訊號處理晶粒(例如，數位訊號處理(digital signal processing，DSP)晶粒)、前端晶粒(例如，類比前端(analog front-end，AFE)晶粒)、類似晶粒或其組合。

積體電路晶粒50可形成於晶圓中，所述晶圓可包括在後續步驟中被單體化以形成多個積體電路晶粒的不同裝置區。積體電路晶粒50可根據適用的製造製程進行處理以形成多個積體電路。舉例而言，積體電路晶粒50包括半導體基底52(例如經摻雜或未經摻雜的矽)或者絕緣層上半導體(semiconductor-on-insulator，SOI)基底的主動層(active layer)。半導體基底52可包含：其他半導體材料，例如鍺；化合物半導體， 包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或者其組合。亦可使用例如多層式基底(multi-layered substrate)或梯度基底(gradient substrate)等其他基底。半導體基底52具有有時被稱為前側(front side)的主動表面(active surface)(例如，圖1中面朝上的表面)及有時被稱為背側(back side)的非主動表面(inactive surface)(例如，圖1中面朝下的表面)。

半導體基底52的主動表面處設置有多個裝置(未單獨示出)。所述裝置可為主動裝置(例如，電晶體、二極體等)、電容器、電阻器等。半導體基底52的主動表面之上設置有內連線結構54。內連線結構54對半導體基底52的所述多個裝置進行內連以形成積體電路。內連線結構54可由例如多個介電層58中的多個金屬化圖案56形成。介電層58可為例如低介電常數(low-k)介電層58。金屬化圖案56包括可藉由鑲嵌製程(例如單鑲嵌製程(single damascene process)、雙鑲嵌製程(dual damascene process)或類似製程)而形成於介電層58中的金屬線及通孔。金屬化圖案56可由適合的導電材料(例如銅、鎢、鋁、銀、金、其組合或類似材料)形成，所述導電材料可藉由例如鍍覆或類似方法形成。多個金屬化圖案56電性耦合至半導體基底52的所述多個裝置。

可選地，多個導通孔(conductive via)60延伸至內連線結構54及/或半導體基底52中。導通孔60電性耦合至內連線結構 54的金屬化圖案56。作為形成多個導通孔60的實例，可藉由例如蝕刻、銑削(milling)、雷射技術、其組合或類似技術在內連線結構54及/或半導體基底52中形成多個凹陷(recess)。可例如藉由化學氣相沈積(chemical vapor deposition，CVD)、原子層沈積(atomic layer deposition，ALD)、物理氣相沈積(physical vapor deposition，PVD)、熱氧化(thermal oxidation)、其組合或類似技術在所述多個凹陷中共形地沈積薄的障壁層(barrier layer)。障壁層可由氧化物、氮化物、其組合或類似材料形成。可在障壁層之上及在多個凹陷中沈積導電材料。可藉由電化學鍍覆製程(electro-chemical plating process)、CVD、ALD、PVD、其組合或類似技術來形成所述導電材料。導電材料的實例包括銅、鎢、鋁、銀、金、其組合或類似材料。藉由例如化學機械研磨(chemical-mechanical polish，CMP)而自內連線結構54或半導體基底52的表面移除過量的導電材料及障壁層。多個凹陷中的障壁層及導電材料的剩餘部分形成多個導通孔60。在其初始形成之後，多個導通孔60可被掩埋於半導體基底52中。可在後續處理中對半導體基底52進行薄化，以在半導體基底52的非主動表面處暴露出多個導通孔60。在暴露製程之後，多個導通孔60是延伸穿過半導體基底52的基底穿孔(TSV)(例如矽穿孔)。

在此實施例中，多個導通孔60藉由中通孔製程(via-middle process)形成，使得多個導通孔60延伸穿過內連線結構54的一部分(例如，多個介電層58的子集)且延伸至半導 體基底52中。藉由中通孔製程形成的多個導通孔60連接至內連線結構54的中間金屬化圖案56。在另一實施例中，多個導通孔60藉由前通孔製程(via-first process)形成，使得多個導通孔60延伸至半導體基底52中但不延伸至內連線結構54中。由前通孔製程形成的多個導通孔60連接至內連線結構54的下部金屬化圖案56。在又一實施例中，多個導通孔60藉由後通孔製程(via-last process)形成，使得多個導通孔60延伸穿過內連線結構54的整體(例如，多個介電層58中的每一者)並延伸至半導體基底52中。由後通孔製程形成的多個導通孔60連接至內連線結構54的上部金屬化圖案56。

在內連線結構54之上在積體電路晶粒50的前側處具有介電層62。介電層62可由以下材料形成：氧化物，例如氧化矽、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼矽酸鹽玻璃(borosilicate glass，BSG)、摻雜硼的磷矽酸鹽玻璃(boron-doped phosphosilicate glass，BPSG)、正矽酸四乙酯(tetraethyl orthosilicate，TEOS)系氧化物或類似氧化物；氮化物，例如氮化矽或類似氮化物；聚合物，例如聚苯並噁唑(polybenzoxazole，PBO)、聚醯亞胺、苯並環丁烯(benzocyclobutene，BCB)系聚合物或類似聚合物；其組合；或者類似材料。介電層62可例如藉由CVD、旋轉塗佈(spin coating)、疊層(lamination)或類似技術來形成。在一些實施例中，介電層62由TEOS系氧化矽形成。可選地，介電層62與內連線結構54之間設置有一或多個鈍化層(未 單獨示出)。

多個晶粒連接件64延伸穿過介電層62。晶粒連接件64可包括可進行外部連接的導電柱、接墊或類似組件。在一些實施例中，多個晶粒連接件64包括位於積體電路晶粒50的前側處的多個接合墊(bond pad)，且包括將所述多個接合墊連接至內連線結構54的上部金屬化圖案56的多個接合墊通孔(bond pad via)。在此種實施例中，晶粒連接件64(包括接合墊及接合墊通孔)可藉由鑲嵌製程(例如單鑲嵌製程、雙鑲嵌製程或類似製程)來形成。晶粒連接件64可由適合的導電材料(例如銅、鎢、鋁、銀、金、其組合或類似材料)形成，所述導電材料可藉由例如鍍覆或類似方法來形成。

可選地，在積體電路晶粒50的形成期間，可在多個晶粒連接件64上形成多個焊料區(未單獨示出)。焊料區可用於對積體電路晶粒50實行晶片探針(chip probe，CP)測試。舉例而言，焊料區可為焊料球、焊料凸塊或類似組件，其用於將晶片探針附接至多個晶粒連接件64。可對積體電路晶粒50實行晶片探針測試，以判斷積體電路晶粒50是否是已知良好晶粒(known good die，KGD)。因此，只有作為KGD的積體電路晶粒50會經歷後續處理，且未通過晶片探針測試的晶粒則不會經歷後續處理。在測試之後，可移除焊料區。在一些實施例中，利用平坦化製程，例如化學機械研磨(CMP)、回蝕製程(etch-back process)、其組合或類似製程。

在一些實施例中，積體電路晶粒50為包括多個半導體基底52的堆疊裝置。舉例而言，積體電路晶粒50可為包括多個記憶體晶粒的記憶體裝置，例如混合記憶體立方(hybrid memory cube，HMC)裝置、高頻寬記憶體(high bandwidth memory，HBM)裝置或類似裝置。在此種實施例中，積體電路晶粒50包括藉由多個TSV內連的多個半導體基底52。多個半導體基底52中的每一者可(或者可不)具有獨立的內連線結構54。

圖2至圖11是根據一些實施例的製造晶粒結構100的中間階段的剖視圖。晶粒結構100是多個積體電路晶粒50的堆疊(包括下部積體電路晶粒50A及上部積體電路晶粒50B)。將藉由將上部積體電路晶粒50B接合至包括下部積體電路晶粒50A的晶圓102來形成晶粒結構100。示出晶圓102的一個裝置區102D中接合一個上部積體電路晶粒50B，但應瞭解，晶圓102可具有任何數目的裝置區，且可在每一裝置區中接合任意量的上部積體電路晶粒50B。裝置區102D將被單體化以形成晶粒結構100。

晶粒結構100是可隨後被封裝以形成積體電路封裝的組件。晶粒結構100的多個積體電路晶粒50可為異質晶粒(heterogeneous die)。對晶粒結構100進行封裝而不再各別地對多個晶粒進行封裝可使得多個異質晶粒能夠以更小的佔用面積(footprint)進行整合。晶粒結構100可為系統整合晶片(system-on-integrated-chip，SoIC)裝置，然而亦可形成其他類型的裝置。

在圖2中，獲得晶圓102。晶圓102包括裝置區102D中的下部積體電路晶粒50A，下部積體電路晶粒50A將在後續處理中被單體化以包括於晶粒結構100中。除了下部積體電路晶粒50A不包括延伸至下部積體電路晶粒50A的半導體基底52A中的導通孔之外，下部積體電路晶粒50A具有與針對圖1闡述的結構相似的結構。在一些實施例中，下部積體電路晶粒50A是邏輯晶粒(先前闡述)。

在圖3中，將上部積體電路晶粒50B附接至下部積體電路晶粒50A(例如，附接至晶圓102)。上部積體電路晶粒50B具有與針對圖1闡述的結構相似的結構。在一些實施例中，上部積體電路晶粒50B是記憶體晶粒、電源管理晶粒或類似晶粒(先前闡述)。上部積體電路晶粒50B的功能可(或可不)不同於下部積體電路晶粒50A的功能。下部積體電路晶粒50A與上部積體電路晶粒50B可在相同技術節點的製程中形成，或者可在不同技術節點的製程中形成。舉例而言，下部積體電路晶粒50A可為較上部積體電路晶粒50B更先進的製程節點。下部積體電路晶粒50A較上部積體電路晶粒50B寬。

藉由將上部積體電路晶粒50B放置於下部積體電路晶粒50A上(例如，在晶圓102上)且然後將上部積體電路晶粒50B接合至下部積體電路晶粒50A，進而可將上部積體電路晶粒50B附接至下部積體電路晶粒50A。可藉由例如拾取及放置製程(pick-and-place process)來放置上部積體電路晶粒50B。接合製 程可包括熔合接合、介電質接合、金屬接合、其組合(例如，介電質對介電質接合(dielectric-to-dielectric bonding)與金屬對金屬接合的組合)或類似製程。作為接合製程的實例，可藉由介電質對介電質接合與金屬對金屬接合的組合將上部積體電路晶粒50B接合至下部積體電路晶粒50A。上部積體電路晶粒50B的介電層62B藉由介電質對介電質接合直接接合至下部積體電路晶粒50A的介電層62A，而不使用任何黏合材料(例如，晶粒貼合膜(die attach film))。上部積體電路晶粒50B的多個晶粒連接件64B藉由金屬對金屬接合直接接合至下部積體電路晶粒50A的相應的多個晶粒連接件64A，而不使用任何共晶材料(例如焊料)。接合可包括預接合(pre-bonding)及退火(annealing)。在預接合期間，施加小的壓力以將上部積體電路晶粒50B(例如，介電層62B)壓向下部積體電路晶粒50A(例如，介電層62A)。預接合在低溫(例如約室溫)下實行，且在預接合之後，介電層62A接合至介電層62B。然後在隨後的退火製程中提高接合強度，在所述退火製程中，對介電層62A、62B及晶粒連接件64A、64B進行退火。在退火之後，形成將介電層62A接合至介電層62B的直接鍵結(direct bond)(例如熔合鍵結(fusion bond))。舉例而言，所述鍵結可為介電層62A的材料與介電層62B的材料之間的共價鍵結。多個晶粒連接件64A以一一對應的方式連接至多個晶粒連接件64B。晶粒連接件64A與晶粒連接件64B可在預接合之後實體接觸，或者可在退火期間擴展至實體接觸。此外，在退火期間，晶粒連接件 64A的材料(例如，銅)與晶粒連接件64B的材料(例如，銅)混合(intermingle)，以使得亦會形成金屬對金屬鍵結。因此，下部積體電路晶粒50A與上部積體電路晶粒50B之間的所得鍵結包括介電質對介電質鍵結與金屬對金屬鍵結二者。

上部積體電路晶粒50B以面對面的方式附接至下部積體電路晶粒50A。在一些實施例中，上部積體電路晶粒50B與下部積體電路晶粒50A面對面接合。如此一來，下部積體電路晶粒50A的前側面朝上部積體電路晶粒50B的前側。下部積體電路晶粒50A的背側背對上部積體電路晶粒50B的背側。

可選地對上部積體電路晶粒50B的半導體基底52B進行薄化，此可有助於減小晶粒結構100的總厚度。薄化製程可為例如化學機械研磨(CMP)、磨製製程、回蝕製程或類似製程，所述薄化製程是在上部積體電路晶粒50B的背側處實行。薄化製程減小半導體基底52B的厚度。在此薄化製程之後，上部積體電路晶粒50B的多個導通孔60B保持被半導體基底52B掩埋。在此處理步驟處對半導體基底52B進行薄化可有助於降低在後續處理步驟中暴露出多個導通孔60B的成本。

在圖4中，在上部積體電路晶粒50B周圍及下部積體電路晶粒50A上形成間隙填充介電質106。最初，可在上部積體電路晶粒50B及下部積體電路晶粒50A上形成間隙填充介電質106，使得間隙填充介電質106掩埋或覆蓋上部積體電路晶粒50B。因此，間隙填充介電質106的頂表面最初可位於上部積體電 路晶粒50B的頂表面上方。間隙填充介電質106設置於下部積體電路晶粒50A(例如，晶圓102)的與上部積體電路晶粒50B相鄰的部分之上，且可接觸下部積體電路晶粒50A的頂表面。間隙填充介電質106是填充(且可過度填充)上部積體電路晶粒50B與其他裝置區(未單獨示出)中的上部積體電路晶粒50B之間的間隙的介電質填料(或介電特徵)。間隙填充介電質106可由一或多種介電材料形成。可接受的間隙填充介電材料包括氧化物(例如氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻雜硼的磷矽酸鹽玻璃(BPSG)、正矽酸四乙酯(TEOS)系氧化物或類似氧化物)；氮化物(例如氮化矽或類似氮化物)；其組合；或者類似材料，間隙填充介電材料可藉由例如化學氣相沈積(CVD)、原子層沈積(ALD)或類似製程等適合的沈積製程形成。

在一些實施例中，間隙填充介電質106是包括一或多個襯墊層及主層的多層結構。在此實施例中，間隙填充介電質106包括第一襯墊106A、第二襯墊106B、第三襯墊106C及主填料106D。間隙填充介電質106可具有氮化物-氧化物-氮化物-氧化物(nitride-oxide-nitride-oxide，NONO)結構，其中第一襯墊106A及第三襯墊106C由氮化物(先前闡述)形成，且其中第二襯墊106B及主填料106D由氧化物(先前闡述)形成。舉例而言，第一襯墊106A及第三襯墊106C可為由氮化矽形成的氮化物襯墊，第二襯墊106B可為由氧化矽形成的氧化物襯墊，且主填料106D可為由氧化矽形成的氧化物填料。當形成間隙填充介電質106時， 利用NONO結構可降低損壞積體電路晶粒50的風險。舉例而言，當形成NONO結構時，可避免間隙填充介電質106沿著上部積體電路晶粒50B的邊緣開裂。

在圖5中，可可選地移除間隙填充介電質106的位於上部積體電路晶粒50B上方的部分以形成開口108。可藉由適合的微影及蝕刻技術移除間隙填充介電質106的位於上部積體電路晶粒50B上方的部分。開口108可暴露出上部積體電路晶粒50B的背側。藉由蝕刻移除間隙填充介電質106的部分可在用於對間隙填充介電質106進行平坦化的後續製程期間減少圖案加載效應(pattern loading effect)。

在圖6中，實行移除製程以使間隙填充介電質106的表面與上部積體電路晶粒50B的背側(例如，半導體基底52B的非主動表面)齊平。移除間隙填充介電質106的位於上部積體電路晶粒50B上方的剩餘部分。在一些實施例中，利用平坦化製程，例如化學機械研磨(CMP)、回蝕製程、其組合或類似製程。

另外，將半導體基底52B薄化以暴露出多個導通孔60B。亦可藉由薄化製程移除間隙填充介電質106的部分。薄化製程可為例如化學機械研磨(CMP)、磨製製程、回蝕製程、類似製程或其組合，所述薄化製程是在上部積體電路晶粒50B的背側處實行。可實行平坦化製程，直至間隙填充介電質106的頂表面與上部積體電路晶粒50B的頂表面(包括半導體基底52B的表面及多個導通孔60B的表面)實質上共面(在製程變化內)。半導體基底 52B的薄化製程可(或可不)不同於間隙填充介電質106的移除製程。在暴露製程之後，多個導通孔60B是延伸穿過半導體基底52B的基底穿孔(TSV)。

如後續針對圖7至圖9所述，將在間隙填充介電質106與上部積體電路晶粒50B的共面頂表面上形成背側內連線結構110(參見圖9)。背側內連線結構110包括多個介電層以及位於多個介電層中的多個導電特徵。多個導電特徵是電性耦合至多個積體電路晶粒50(包括下部積體電路晶粒50A及上部積體電路晶粒50B)的多個裝置的內連線。具體而言，背側內連線結構110的多個導電特徵藉由多個導通孔60B耦合至多個積體電路晶粒50。

背側內連線結構110的下部部分110A(例如，小特徵部分)將藉由單鑲嵌製程形成。背側內連線結構110的上部部分110B(例如，大特徵部分)將藉由雙鑲嵌製程形成。背側內連線結構110的下部部分110A的導電特徵小於背側內連線結構110的上部部分110B的導電特徵。

在圖7中，在間隙填充介電質106與上部積體電路晶粒50B的共面頂表面上形成介電層112。介電層112可由介電材料形成。可接受的介電材料包括氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻雜硼的磷矽酸鹽玻璃(BPSG)或類似材料，介電材料可藉由CVD、ALD或類似製程形成。介電層112可由k值低於約3.0的低介電常數(low-k)介電材料形成。介電層112可由k值小於2.5的超低介電常數(extra-low-k，ELK)介電材料 形成。

在介電層112中形成多個導通孔114。多個導通孔114延伸穿過介電層112以接觸多個導通孔60B。導通孔114可藉由鑲嵌製程(具體而言，單鑲嵌製程)形成。作為形成導通孔114的實例，利用微影及蝕刻技術對介電層112進行圖案化，以形成與多個導通孔114的期望圖案對應的多個開口。然後可利用導電材料對多個開口進行填充。適合的導電材料包括銅、銀、金、鎢、鋁、其組合或類似材料，導電材料可藉由電鍍或類似方法形成。可實行移除製程，以自介電層112的表面移除過量的導電材料。在一些實施例中，利用平坦化製程，例如化學機械研磨(CMP)、回蝕製程、其組合或類似製程。剩餘的導電材料在多個開口中形成多個導通孔114。

多個導通孔114電性耦合及實體耦合至每一導通孔60B。每一導通孔114較下伏的導通孔60B小(例如窄)。更具體而言，導通孔114的臨界尺寸(例如，寬度)小於導通孔60B的臨界尺寸(例如，寬度)。在一些實施例中，導通孔114的臨界尺寸處於0.2微米至2微米的範圍內，且導通孔60B的臨界尺寸處於1微米至5微米的範圍內。在一些實施例中，每一導通孔114的寬度小於下伏的導通孔60B的寬度的一半。形成較導通孔60B小的導通孔114有助於降低導通孔114接觸半導體基底52B的風險。因此，導通孔114藉由介電材料與半導體基底52B間隔開。

在多個導通孔60B上形成多個導通孔114代替使半導體 基底52B凹陷，進而使得多個導通孔60B自半導體基底52B的非主動表面突出。因此，可在不使半導體基底52B凹陷的情況下達成與上覆導電線的垂直連接。當間隙填充介電質106具有氮化物-氧化物-氮化物-氧化物結構時，省略使半導體基底52B凹陷可避免對第一襯墊106A及第三襯墊106C(例如氮化物)進行蝕刻，藉此減少晶粒結構100中的針孔缺陷。減少針孔缺陷可提高晶粒結構100的產率及可靠性。

在圖8中，在多個導通孔114及介電層112上形成介電層116。介電層116可由介電材料形成。可接受的介電材料包括氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻雜硼的磷矽酸鹽玻璃(BPSG)或類似材料，介電材料可藉由CVD、ALD或類似製程形成。介電層116可由k值低於約3.0的低介電常數介電材料形成。介電層116可由k值小於2.5的超低介電常數(ELK)介電材料形成。

在介電層116中形成多個導電線118。多條導電線118延伸穿過介電層116以接觸多個導通孔114，且多條導電線118沿著介電層112延伸。導電線118可藉由鑲嵌製程(具體而言，單鑲嵌製程)形成。作為形成多條導電線118的實例，利用微影及蝕刻技術對介電層116進行圖案化，以形成與多條導電線118的期望圖案對應的多個開口。然後可利用導電材料對多個開口進行填充。適合的導電材料包括銅、銀、金、鎢、鋁、其組合或類似材料，導電材料可藉由電鍍或類似方法形成。可實行移除製程，以 自介電層116的表面移除過量的導電材料。在一些實施例中，利用平坦化製程，例如化學機械研磨(CMP)、回蝕製程、其組合或類似製程。剩餘的導電材料在多個開口中形成多條導電線118。

在圖9中，在多條導電線118及介電層116上形成介電層128。介電層128可由介電材料形成。可接受的介電材料包括氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻雜硼的磷矽酸鹽玻璃(BPSG)或類似材料，介電材料可藉由CVD、ALD或類似製程形成。介電層128可由k值低於約3.0的低介電常數介電材料形成。介電層128可由k值小於2.5的超低介電常數(ELK)介電材料形成。

在介電層128中形成多個導電特徵130。多個導電特徵130可包括介電層128中的多條導電線及多個導通孔，其中導通孔與上覆的導電線的每一組合延伸穿過介電層128。多個導電特徵130延伸穿過介電層128以接觸多條導電線118。導電特徵130可藉由鑲嵌製程(具體而言，雙鑲嵌製程)形成。作為形成多個導電特徵130的實例，利用微影及蝕刻技術對介電層128進行圖案化，以形成與多個導電特徵130的期望圖案對應的多個內連線開口(包括多個溝渠開口及多個通孔開口)。然後可利用導電材料對多個內連線開口進行填充。適合的導電材料包括銅、銀、金、鎢、鋁、其組合或類似材料，導電材料可藉由電鍍或類似方法形成。可實行移除製程，以自介電層128的表面移除過量的導電材料。在一些實施例中，利用平坦化製程，例如化學機械研磨(CMP)、 回蝕製程、其組合或類似製程。剩餘的導電材料在多個內連線開口中形成多個導電特徵130。

背側內連線結構110可包括任意期望數目的導電特徵層。在此實施例中，背側內連線結構110的下部部分110A包括介電層112、116中的一個導電線及導通孔層(例如包括，多個導通孔114及多條導電線118)。相似地，背側內連線結構110的上部部分110B包括介電層128中的一個導電線及導通孔層(例如包括，多個導電特徵130)。在另一實施例中(隨後針對圖12闡述)，背側內連線結構110的下部部分110A及/或上部部分110B包括多個導電線及導通孔層。

如前所述，背側內連線結構110的下部部分110A的導電特徵藉由單鑲嵌製程形成，而背側內連線結構110的上部部分110B的導電特徵藉由雙鑲嵌製程形成。利用單鑲嵌製程來形成導通孔114可增加導通孔114搭接於導通孔60B上的精確度。利用雙鑲嵌製程來形成導電特徵130可降低製造成本。亦可考慮其他變化。在另一實施例中，背側內連線結構110的下部部分110A與上部部分110B二者均藉由雙鑲嵌製程形成。

在圖10中，在背側內連線結構110上形成一或多個鈍化層132。鈍化層132可由以下材料形成：一或多種適合的介電材料(例如氮氧化矽、氮化矽、低介電常數介電質(例如，摻雜碳的氧化物)、極低介電常數介電質(例如，摻雜多孔碳的氧化矽)、或類似材料)；聚合物(例如，聚醯亞胺、阻焊劑、聚苯並噁唑 (PBO)、苯並環丁烯(BCB)系聚合物)、模製化合物或類似材料；其組合；或類似材料。鈍化層132可藉由CVD、旋轉塗佈、疊層、類似製程或其組合形成。

將多個導電接墊134形成為延伸穿過鈍化層132，以電性耦合及實體耦合至背側內連線結構110的多個上部導電特徵130。可藉由鑲嵌製程(例如單鑲嵌製程)形成導電接墊134。導電接墊134可由適合的導電材料(例如銅、鎢、鋁、銀、金、其組合或類似材料)形成，導電材料可藉由例如鍍覆或類似方法形成。在一些實施例中，導電接墊134由低成本導電材料(例如，鋁)形成。

在多個導電接墊134及鈍化層132上形成介電層136。介電層136可掩埋或覆蓋多個導電接墊134。介電層136可由以下材料形成：聚合物，例如PBO、聚醯亞胺、BCB系聚合物、或類似材料；氮化物，例如氮化矽或類似材料；氧化物，例如氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻雜硼的磷矽酸鹽玻璃(BPSG)、正矽酸四乙酯(TEOS)系氧化物；類似材料或其組合。介電層136可例如藉由旋轉塗佈、疊層、CVD或類似製程形成。

在圖11中，沿著例如在裝置區102D與相鄰的多個裝置區(未單獨示出)之間的多個切割道區實行單體化製程。單體化製程可包括對晶圓102、間隙填充介電質106、背側內連線結構110、鈍化層132及介電層136實行鋸切製程、雷射切割製程或類似製程。單體化製程將裝置區102D(包括下部積體電路晶粒50A) 與晶圓102的相鄰的多個裝置區分離。所得的經單體化的晶粒結構100來自裝置區102D。在單體化製程之後，下部積體電路晶粒50A、間隙填充介電質106、背側內連線結構110、鈍化層132及介電層136在側向上毗連。

晶粒結構100是可隨後在積體電路封裝中實施的組件。晶粒結構100的多個積體電路晶粒50可為異質晶粒。代替各別地對多個晶粒進行封裝或者除了各別地對多個晶粒進行封裝之外，對晶粒結構100進行封裝可使得異質晶粒能夠以更小的佔用面積進行整合。在一些實施例中，藉由對晶粒結構100進行包封並在包封體上形成多條重佈線線以自晶粒結構100扇出連接來形成積體電路封裝。在一些實施例中，積體電路封裝藉由將晶粒結構100附接至附加組件(例如中介層(interposer)、封裝基底或類似組件)來形成。

晶粒結構100可包括用於將晶粒結構100附接至附加組件的附加特徵。在此實施例中，晶粒結構100更包括一或多個介電層142、多個晶粒連接件144及多個導電連接件146。多個導電連接件146可用於將晶粒結構100(例如晶粒連接件144)連接至附加組件。介電層142、多個晶粒連接件144及多個導電連接件146可在晶粒結構100被單體化之前或之後形成。

可在介電層136上形成介電層142。介電層142可由以下材料形成：一或多種適合的介電材料(例如氮氧化矽、氮化矽、低介電常數介電質(例如，摻雜碳的氧化物)、極低介電常數介電 質(例如，摻雜多孔碳的氧化矽))、聚合物(例如，聚醯亞胺、阻焊劑、聚苯並噁唑(PBO)、苯丙環丁烯(BCB)系聚合物)、模製化合物、類似材料或其組合。介電層142可藉由化學氣相沈積(CVD)、旋轉塗佈、疊層、類似製程或其組合形成。在一些實施例中，介電層142包括由氮化物(例如氮化矽)形成的下部介電層142A及由聚合物(例如聚醯亞胺)形成的上部介電層142B。

多個晶粒連接件144可形成為通過介電層142及介電層136以接觸多個導電接墊134。晶粒連接件144可包括可進行外部連接的導電柱、接墊或類似物。晶粒連接件144可由導電材料(例如金屬(例如銅、鋁或類似材料))形成，導電材料可藉由例如鍍覆或類似方法形成。

作為形成多個晶粒連接件144的實例，利用微影及蝕刻技術對介電層142及介電層136進行圖案化，以形成與多個晶粒連接件144的期望圖案對應的多個開口。在一些實施例中，在對多個開口進行圖案化期間將介電層142用作遮蔽層。舉例而言，可藉由可接受的製程(例如藉由在上部介電層142B是感光性材料時將上部介電層142B暴露至光或者藉由使用例如非等向性蝕刻(anisotropic etch)進行蝕刻)對上部介電層142B進行圖案化。若上部介電層142B是感光性材料，則上部介電層142B可在曝光後顯影。然後，可藉由使用上部介電層142B作為蝕刻罩幕對下部介電層142A進行蝕刻來對下部介電層142A進行圖案化。然後可將下部介電層142A用作蝕刻罩幕(例如，硬罩幕)以對介電層 136進行蝕刻。然後可利用導電材料(先前闡述)對多個開口進行填充以在多個開口中形成多個晶粒連接件144。

可在多個晶粒連接件144上形成多個導電連接件146。導電連接件146可為球柵陣列(ball grid array，BGA)連接件、焊料球、金屬柱、受控塌陷晶片連接(controlled collapse chip connection，C4)凸塊、微凸塊、無電鍍鎳鈀浸金技術(electroless nickel-electroless palladium-immersion gold technique，ENEPIG)形成的凸塊或類似組件。導電連接件146可包含例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似材料或其組合等導電材料。在一些實施例中，藉由最初透過蒸鍍、電鍍、印刷、焊料轉移、植球或類似製程形成可回焊材料(例如，焊料)層來形成多個導電連接件146。一旦已在所述結構上形成焊料層，便可實行回焊，以將所述材料造型成所期望的凸塊形狀。

圖12是根據一些實施例的晶粒結構100的剖視圖。除了背側內連線結構110的下部部分110A更包括介電層120、124以及附加的導電線及導通孔層之外，本實施例相似於圖11的實施例。具體而言，背側內連線結構110的下部部分110A包括介電層112、116、120、124中的兩個導電線及導通孔層(例如包括，多個導通孔114、122及多條導電線118、126)。

圖13是根據一些實施例的晶粒結構100的剖視圖。除了間隙填充介電質106包括環氧樹脂材料代替氮化物-氧化物-氮化物-氧化物(NONO)結構之外，本實施例相似於圖11的實施例。 環氧樹脂材料可為模製化合物、底部填充膠或類似材料。當使用模製化合物時，可藉由壓縮模製、轉移模製或類似方法施加。當使用底部填充膠時，可藉由毛細流動製程(capillary flow process)、沈積製程或類似製程施加。

圖14是根據一些實施例的晶粒結構100的剖視圖。除了多個上部積體電路晶粒50B接合至下部積體電路晶粒50A之外，本實施例相似於圖11的實施例。間隙填充介電質106填充多個上部積體電路晶粒50B之間的間隙。多個上部積體電路晶粒50B可藉由多條導電線118中的一些導電線118至少部分地進行內連。

圖15至圖17是根據一些實施例的製造晶粒結構100的中間階段的剖視圖。在此實施例中，晶粒結構100包括延伸穿過介電材料以有助於將下部積體電路晶粒50A連接至背側內連線結構110的多個導電特徵的多個介電質穿孔(through-dielectric via，TDV)。TDV可在背側內連線結構110的形成期間形成。

在圖15中，獲得圖7的結構。多個導通孔154形成為穿過間隙填充介電質106及介電層112。多個導通孔154可在多個導通孔114之後形成。每一導通孔154接觸晶粒連接件64A。導通孔154是延伸穿過介電材料的介電質穿孔(TDV)。

作為形成多個導通孔154的實例，利用微影及蝕刻技術對間隙填充介電質106及介電層112進行圖案化，以形成與多個導通孔154的期望圖案對應的多個開口。多個開口會暴露出下部積體電路晶粒50A的多個晶粒連接件64A的子集。於介電層112 上及多個晶粒連接件64A的被多個開口暴露出的部分上形成晶種層。在一些實施例中，晶種層是金屬層，可為單層或包括由不同材料形成的多個子層的複合層。在具體實施例中，晶種層包括鈦層及位於鈦層之上的銅層。可利用例如PVD或類似製程形成晶種層。在晶種層上形成導電材料。導電材料可藉由鍍覆(例如，電鍍或無電鍍覆或類似方法)形成。導電材料可包括例如銅、鈦、鎢、鋁或類似金屬等金屬。然後自間隙填充介電質106的表面移除晶種層及導電材料的過量部分。在一些實施例中，利用平坦化製程，例如化學機械研磨(CMP)、回蝕製程、其組合或類似製程。多個開口中的晶種層及導電材料的剩餘部分形成多個導通孔154。

在圖16中，在多個導通孔154、多個導通孔114及介電層112上形成介電層116。介電層116可以與先前針對圖8闡述的方式相似的方式形成。然後在介電層116中形成多條導電線118。多條導電線118的子集電性耦合及實體耦合至多個導通孔154。導電線118可以與先前針對圖8闡述的方式相似的方式形成。

在圖17中，實行先前針對圖9至圖11闡述的適當處理以完成晶粒結構100。在本實施例的晶粒結構100中，多個導通孔154將下部積體電路晶粒50A連接至背側內連線結構110的多個導電特徵。多個導通孔154延伸穿過介電層112及間隙填充介電質106中的每一層。

圖18是根據一些實施例的晶粒結構100的剖視圖。除了背側內連線結構110的下部部分110A更包括介電層120、124以 及附加的導電線及導通孔層之外，本實施例相似於圖17的實施例。具體而言，背側內連線結構110的下部部分110A包括介電層112、116、120、124中的兩個導電線及導通孔層(例如包括，多個導通孔114、122及多條導電線118、126)。

圖19是根據一些實施例的晶粒結構100的剖視圖。除了間隙填充介電質106包括環氧樹脂材料代替氮化物-氧化物-氮化物-氧化物(NONO)結構之外，本實施例相似於圖17的實施例。環氧樹脂材料可為模製化合物、底部填充膠或類似材料。當使用模製化合物時，可藉由壓縮模製、轉移模製或類似方法施加。當使用底部填充膠時，可藉由毛細流動製程(capillary flow process)、沈積製程或類似製程施加。

圖20是根據一些實施例的晶粒結構100的剖視圖。除了多個上部積體電路晶粒50B接合至下部積體電路晶粒50A之外，本實施例相似於圖17的實施例。間隙填充介電質106填充多個上部積體電路晶粒50B之間的間隙。多個上部積體電路晶粒50B可藉由多條導電線118中的一些導電線118至少部分地進行內連。另外，多個導通孔154中的一些導通孔154可用於對多個上部積體電路晶粒50B進行內連。舉例而言，導通孔154可用於藉由下部積體電路晶粒50A的晶粒連接件64A將上部積體電路晶粒50B的背側連接至另一上部積體電路晶粒50B的前側。

各種實施例可實現各種優點。在多個導通孔60B上形成多個導通孔114使得達成至多條導電線118的垂直連接而無需使 半導體基底52B凹陷。當間隙填充介電質106具有氮化物-氧化物-氮化物-氧化物結構時，省略使半導體基底52B凹陷可避免對第一襯墊106A及第三襯墊106C(例如氮化物)進行蝕刻，藉此減少晶粒結構100中的針孔缺陷。減少針孔缺陷可提高晶粒結構100的產率及可靠性。

可使用其他技術來減少晶粒結構100中的針孔缺陷。如隨後更詳細闡述所示，間隙填充介電質106可以允許半導體基底52B凹陷同時避免對間隙填充介電質106的襯墊造成損壞的方式形成。因此，即使半導體基底52B凹陷使得多個導通孔60B自半導體基底52B的非主動表面突出，亦可減少晶粒結構100中的針孔缺陷。

圖21至圖26是根據一些實施例的製造晶粒結構100的中間階段的剖視圖。在此實施例中，將主填料106D形成為覆蓋第三襯墊106C。如此一來，主填料106D可在使半導體基底52B凹陷期間保護第三襯墊106C。

在圖21中，獲得圖3的結構。然後在上部積體電路晶粒50B周圍及下部積體電路晶粒50A上形成間隙填充介電質106的襯墊層(例如第一襯墊106A、第二襯墊106B及第三襯墊106C)。第一襯墊106A、第二襯墊106B及第三襯墊106C可以與先前針對圖4闡述的方式相似的方式形成。

在圖22中，對第三襯墊106C進行圖案化，使得第三襯墊106C凹陷。可藉由對第三襯墊106C進行蝕刻來對第三襯墊 106C進行圖案化，以移除第三襯墊106C的多個水平部分。可實行任何可接受的蝕刻製程(例如乾式蝕刻、濕式蝕刻、類似蝕刻或其組合)以對第三襯墊106C進行圖案化。所述蝕刻可為非等向性的。當對第三襯墊106C進行蝕刻時可將第二襯墊106B用作蝕刻終止層，使得第二襯墊106B的多個水平部分藉由對第三襯墊106C進行圖案化而暴露出。當第三襯墊106C被蝕刻時，第三襯墊106C具有保留在第二襯墊106B的多個側壁上的多個垂直部分。第三襯墊106C的剩餘的多個垂直部分沿著上部積體電路晶粒50B的多個邊緣。因此，間隙填充介電質106沿著上部積體電路晶粒50B的多個邊緣仍然具有氮化物-氧化物-氮化物-氧化物結構。

在本實施例中，對第三襯墊106C進行圖案化，使得第三襯墊106C的多個頂表面是傾斜的頂表面。具體而言，第三襯墊106C的每一頂表面與第三襯墊106C的內側壁形成銳角，並與第三襯墊106C的外側壁形成鈍角。在另一實施例中(隨後針對圖30闡述)，第三襯墊106C的多個頂表面是平的頂表面。

如隨後更詳細闡述所示，將使半導體基底52B凹陷，使得多個導通孔60B自半導體基底52B的非主動表面突出。對第三襯墊106C進行圖案化，使得第三襯墊106C的多個頂表面位於多個導通孔60B的頂表面之下。因此，當隨後使半導體基底52B凹陷以暴露出多個導通孔60B時，不會對第三襯墊106C進行蝕刻。

在圖23中，在間隙填充介電質106的襯墊層(例如第三 襯墊106C及第二襯墊106B)上形成間隙填充介電質106的主層(例如，主填料106D)。主填料106D可以與先前針對圖4闡述的方式相似的方式形成。

在圖24中，實行移除製程以使間隙填充介電質106的表面與上部積體電路晶粒50B的背側(例如，半導體基底52B的非主動表面)齊平。移除製程可以與先前針對圖6闡述的方式相似的方式實行。移除製程可包括以與先前針對圖5闡述的方式相似的方式藉由蝕刻移除間隙填充介電質106的位於上部積體電路晶粒50B上方的部分。另外，可以與先前針對圖6闡述的方式相似的方式對半導體基底52B進行薄化以暴露出多個導通孔60B。在移除製程之後，第三襯墊106C保持被主填料106D掩埋及覆蓋。主填料106D沿著第三襯墊106C的多個外側壁及多個頂表面延伸。

在圖25中，可選地在上部積體電路晶粒50B的多個導通孔60B周圍形成隔離層156。隔離層156可有助於將多個導通孔60B彼此電性隔離，因此避免短路，且亦可用於後續接合製程中。另外，隔離層156有助於保護半導體基底52B的非主動表面。作為形成隔離層156的實例，使半導體基底52B凹陷，使得多個導通孔60B自半導體基底52B的非主動表面突出。凹陷暴露出多個導通孔60B的側壁的部分。所述凹陷可藉由蝕刻製程(例如，乾式蝕刻、濕式蝕刻或其組合)來進行。然後，可在凹陷中形成介電材料。介電材料可為氧化物(例如氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻雜硼的磷矽酸鹽玻璃(BPSG)、正矽酸 四乙酯(TEOS)系氧化物或類似材料)，介電材料可藉由適合的沈積製程(例如化學氣相沈積(CVD)、原子層沈積(ALD)或類似製程)形成。亦可使用其他適合的介電材料，例如低溫聚醯亞胺材料、PBO、包封體、該些材料的組合或類似材料。可實行平坦化製程(例如CMP、磨製或回蝕)以移除介電材料的位於多個導通孔60B之上的過量部分。介電材料的位於凹陷中的剩餘部分形成隔離層156。隔離層156在側向上環繞相應的多個導通孔60B的側壁的部分。

如前所述，使第三襯墊106C凹陷，進而使得其被主填料106D掩埋及覆蓋。第三襯墊106C的多個頂表面位於半導體基底52B的非主動表面之下。第一襯墊106A的頂表面、第二襯墊106B的頂表面及主填料106D的頂表面位於半導體基底52B的非主動表面上方，且與多個導通孔60B的頂表面及隔離層156的頂表面實質上共面(在製程變化內)。因此，第三襯墊106C在使半導體基底52B凹陷期間不被蝕刻，藉此減少晶粒結構100中的針孔缺陷。減少針孔缺陷可提高晶粒結構100的產率及可靠性。

在圖26中，實行先前針對圖8至圖11闡述的適當處理以完成晶粒結構100。由於在本實施例中，多個導通孔60B自半導體基底52B的非主動表面突出，因此可省略多個導通孔114及介電層112。因此，多條導電線118延伸穿過介電層116以接觸多個導通孔60B。導通孔60B的寬度小於接觸導通孔60B的導電線118的寬度。

圖27是根據一些實施例的晶粒結構100的剖視圖。除了背側內連線結構110的下部部分110A更包括介電層120、124以及附加的導電線及導通孔層之外，本實施例相似於圖26的實施例。具體而言，背側內連線結構110的下部部分110A更包括介電層120、124中的多個導通孔122及多條導電線126。

圖28是根據一些實施例的晶粒結構100的剖視圖。除了多個上部積體電路晶粒50B接合至下部積體電路晶粒50A之外，本實施例相似於圖26的實施例。間隙填充介電質106填充多個上部積體電路晶粒50B之間的間隙。多個上部積體電路晶粒50B可藉由多條導電線118中的一些導電線118至少部分地進行內連。另外，多個導通孔154中的一些導通孔154可用於對多個上部積體電路晶粒50B進行內連。舉例而言，導通孔154可用於藉由下部積體電路晶粒50A的晶粒連接件64A將上部積體電路晶粒50B的背側連接至另一上部積體電路晶粒50B的前側。

圖29是根據一些實施例的晶粒結構100的剖視圖。除了間隙填充介電質106包括第一襯墊106A、第二襯墊106B、第三襯墊106C、第四襯墊106DL、第五襯墊106E及主填料106F之外，本實施例相似於圖26的實施例。第五襯墊106E可以與第三襯墊106C相似的方式(例如凹陷)形成，使得其被主填料106F掩埋及覆蓋。

圖30是根據一些實施例的晶粒結構100的剖視圖。除了第三襯墊106C的多個頂表面是平的頂表面之外，本實施例相似於 圖26的實施例。具體而言，第三襯墊106C的每一頂表面與第三襯墊106C的內側壁形成直角，且與第三襯墊106C的外側壁形成直角。

圖31至圖35是根據一些實施例的晶粒結構100的剖視圖。除了晶粒結構100包括延伸穿過介電材料以有助於將下部積體電路晶粒50A連接至背側內連線結構110的多個導電特徵的介電質穿孔(TDV)之外，該些實施例相似於圖26至圖30的實施例。TDV可以與先前針對圖21至圖26闡述的方式相似的方式在背側內連線結構110的形成期間形成。

在實施例中，一種裝置包括：下部積體電路晶粒；第一上部積體電路晶粒，面對面接合至所述下部積體電路晶粒，所述第一上部積體電路晶粒包括第一半導體基底及第一基底穿孔；間隙填充介電質，位於所述第一上部積體電路晶粒周圍，所述間隙填充介電質的頂表面與所述第一半導體基底的頂表面及所述第一基底穿孔的頂表面實質上共面；以及內連線結構，包括第一介電層及多個第一導通孔，所述第一介電層設置於所述間隙填充介電質的所述頂表面及所述第一半導體基底的所述頂表面上，所述多個第一導通孔延伸穿過所述第一介電層以接觸所述第一基底穿孔的所述頂表面。在所述裝置的一些實施例中，所述內連線結構更包括第二介電層及第一導電線，所述第二介電層設置於所述第一介電層上，所述第一導電線延伸穿過所述第二介電層以接觸所述多個第一導通孔中的每一者。在所述裝置的一些實施例中，所述 內連線結構更包括第三介電層及多個導電特徵，所述第三介電層設置於所述第二介電層上，所述多個導電特徵包括所述第三介電層中的多條第二導電線及多個第二導通孔。在所述裝置的一些實施例中，所述多個第一導通孔中的每一者的寬度小於所述第一基底穿孔的寬度的一半。在所述裝置的一些實施例中，所述多個第一導通孔中的每一者與所述第一半導體基底間隔開。在所述裝置的一些實施例中，所述間隙填充介電質包括氮化物-氧化物-氮化物-氧化物結構。在所述裝置的一些實施例中，所述間隙填充介電質包括環氧樹脂材料。在一些實施例中，所述裝置更包括：第二上部積體電路晶粒，接合至所述下部積體電路晶粒，所述間隙填充介電質設置於所述第二上部積體電路晶粒周圍，所述第二上部積體電路晶粒包括第二半導體基底及第二基底穿孔，所述間隙填充介電質的所述頂表面與所述第二半導體基底的頂表面及所述第二基底穿孔的頂表面實質上共面；其中所述內連線結構更包括多個第二導通孔，所述多個第二導通孔延伸穿過所述第一介電層以接觸所述第二基底穿孔的所述頂表面。在一些實施例中，所述裝置更包括：介電質穿孔，延伸穿過所述內連線結構的所述第一介電層且延伸穿過所述間隙填充介電質，其中所述內連線結構更包括接觸所述介電質穿孔的導電線。

在實施例中，一種裝置包括：下部積體電路晶粒；上部積體電路晶粒，面對面接合至所述下部積體電路晶粒，所述上部積體電路晶粒包括半導體基底及基底穿孔，所述基底穿孔自所述 半導體基底的表面突出；介電特徵，位於所述上部積體電路晶粒周圍，所述介電特徵包括：第一氮化物襯墊，位於所述上部積體電路晶粒的側壁上；氧化物襯墊，位於所述第一氮化物襯墊上；第二氮化物襯墊，位於所述氧化物襯墊上，所述第二氮化物襯墊的頂表面設置於所述半導體基底的所述表面下方；以及氧化物填料，位於所述第二氮化物襯墊上，其中所述氧化物填料的頂表面、所述氧化物襯墊的頂表面及所述第一氮化物襯墊的頂表面設置於所述半導體基底的所述表面上方。在一些實施例中，所述裝置更包括：隔離層，位於所述基底穿孔周圍，所述隔離層的頂表面與所述氧化物填料的所述頂表面、所述氧化物襯墊的所述頂表面及所述第一氮化物襯墊的所述頂表面實質上共面；介電層，位於所述隔離層及所述介電特徵上；以及導電線，延伸穿過所述介電層以接觸所述基底穿孔，所述基底穿孔的寬度小於所述導電線的寬度。在所述裝置的一些實施例中，所述下部積體電路晶粒包括第一晶粒連接件及第一介電層，所述上部積體電路晶粒更包括第二晶粒連接件及第二介電層，所述第一晶粒連接件直接接合至所述第二晶粒連接件，且所述第一介電層直接接合至所述第二介電層。在所述裝置的一些實施例中，所述第二氮化物襯墊的所述頂表面是傾斜的頂表面。在所述裝置的一些實施例中，所述第二氮化物襯墊的所述頂表面是平的頂表面。

在實施例中，一種方法包括：將第一積體電路晶粒的第一前側接合至第二積體電路晶粒的第二前側，所述第一積體電路 晶粒包括半導體基底及基底穿孔；在所述第一積體電路晶粒上及所述第二積體電路晶粒上形成間隙填充介電質；對所述間隙填充介電質進行平坦化，直至所述間隙填充介電質的頂表面、所述半導體基底的頂表面及所述基底穿孔的頂表面實質上共面；在所述間隙填充介電質的所述頂表面、所述半導體基底的所述頂表面及所述基底穿孔的所述頂表面上沈積第一介電層；以及在所述第一介電層中形成多個導通孔，所述多個導通孔延伸穿過所述第一介電層以接觸所述基底穿孔的所述頂表面。在所述方法的一些實施例中，形成所述間隙填充介電質包括在所述第一積體電路晶粒上及所述第二積體電路晶粒上形成氧化物-氮化物-氧化物結構。在所述方法的一些實施例中，形成所述間隙填充介電質包括在所述第一積體電路晶粒上及所述第二積體電路晶粒上形成環氧樹脂材料。在一些實施例中，所述方法更包括：形成延伸穿過所述第一介電層並穿過所述間隙填充介電質的介電質穿孔；在所述介電質穿孔、所述多個導通孔及所述第一介電層上沈積第二介電層；以及在所述第二介電層中形成多條導電線，所述多條導電線延伸穿過所述第二介電層以接觸所述介電質穿孔及所述多個導通孔。在一些實施例中，所述方法更包括：在所述多個導通孔及所述第一介電層上沈積第二介電層；在所述第二介電層中形成多條導電線，所述多條導電線延伸穿過所述第二介電層以接觸所述多個導通孔；在所述多條導電線及所述第二介電層上沈積第三介電層；以及在所述第三介電層中形成多個導電特徵，其中所述多個導通 孔及所述多條導電線各自在單鑲嵌製程中形成，且其中所述多個導電特徵在雙鑲嵌製程中形成。在所述方法的一些實施例中，將所述第一積體電路晶粒的所述第一前側接合至所述第二積體電路晶粒的所述第二前側包括將所述第一積體電路晶粒接合至包括所述第二積體電路晶粒的晶圓，所述間隙填充介電質形成於所述晶圓上，且所述方法更包括：對所述晶圓進行單體化，其中所述第二積體電路晶粒、所述間隙填充介電質及所述第一介電層在對所述晶圓進行單體化之後在側向上毗連。

以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替及變更。

50:積體電路晶粒

50A:下部積體電路晶粒

50B:上部積體電路晶粒

52、52A、52B:半導體基底

54:內連線結構

56:金屬化圖案

58:介電層

60、60B、114、122、154:導通孔

62、62A、62B、112、116、120、124、128、136、142:介電層

64、64A、64B、144:晶粒連接件

100:晶粒結構

102:晶圓

102D:裝置區

106:間隙填充介電質

106A:第一襯墊

106B:第二襯墊

106C:第三襯墊

106D:主填料

106DL:第四襯墊

106E:第五襯墊

106F:主填料

108:開口

110:背側內連線結構

110A:下部部分

110B:上部部分

118、126:導電線

130:導電特徵

132:鈍化層

134:導電接墊

142A:下部介電層

142B:上部介電層

146:導電連接件

156:隔離層

藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。

圖1是積體電路晶粒的剖視圖。

圖2至圖11是根據一些實施例的製造晶粒結構的中間階段的剖視圖。

圖12至圖14是根據一些實施例的晶粒結構的剖視圖。

圖15至圖17是根據一些實施例的製造晶粒結構的中間階段的剖視圖。

圖18至圖20是根據一些實施例的晶粒結構的剖視圖。

圖21至圖26是根據一些實施例的製造晶粒結構的中間階段的剖視圖。

圖27至圖30是根據一些實施例的晶粒結構的剖視圖。

圖31至圖35是根據一些實施例的晶粒結構的剖視圖。

50A:下部積體電路晶粒

50B:上部積體電路晶粒

52A、52B:半導體基底

60B、114:導通孔

100:晶粒結構

106:間隙填充介電質

106A:第一襯墊

106B:第二襯墊

106C:第三襯墊

106D:主填料

110:背側內連線結構

112、116、128、136、142:介電層

118:導電線

130:導電特徵

132:鈍化層

134:導電接墊

142A:下部介電層

142B:上部介電層

144:晶粒連接件

146:導電連接件

Claims (9)

1. 一種晶粒結構，包括：下部積體電路晶粒；第一上部積體電路晶粒，面對面接合至所述下部積體電路晶粒，所述第一上部積體電路晶粒包括第一半導體基底及多個第一基底穿孔；間隙填充介電質，位於所述第一上部積體電路晶粒周圍，所述間隙填充介電質的頂表面與所述第一半導體基底的頂表面及所述多個第一基底穿孔的頂表面實質上共面；以及內連線結構，包括第一介電層及多個第一導通孔，所述第一介電層設置於所述間隙填充介電質的所述頂表面及所述第一半導體基底的所述頂表面上，所述多個第一導通孔延伸穿過所述第一介電層以接觸所述多個第一基底穿孔的所述頂表面，其中所述多個第一導通孔中的至少兩者與所述多個第一基底穿孔中的任一者實體接觸，且其中所述多個第一導通孔中的每一者與所述第一半導體基底間隔開。
2. 如請求項1所述的晶粒結構，其中所述內連線結構更包括第二介電層及第一導電線，所述第二介電層設置於所述第一介電層上，所述第一導電線延伸穿過所述第二介電層以接觸所述多個第一導通孔中的每一者。
3. 如請求項1所述的晶粒結構，其中所述多個第一導 通孔中的每一者的寬度小於所述多個第一基底穿孔中的任一者的寬度的一半。
4. 如請求項1所述的晶粒結構，其中所述間隙填充介電質包括氮化物層-氧化物層-氮化物層-氧化物層的疊層結構。
5. 一種晶粒結構，包括：下部積體電路晶粒；上部積體電路晶粒，面對面接合至所述下部積體電路晶粒，所述上部積體電路晶粒包括半導體基底及基底穿孔，所述基底穿孔自所述半導體基底的表面突出；介電特徵，位於所述上部積體電路晶粒周圍，所述介電特徵包括：第一氮化物襯墊，位於所述上部積體電路晶粒的側壁上；氧化物襯墊，位於所述第一氮化物襯墊上；第二氮化物襯墊，位於所述氧化物襯墊上，所述第二氮化物襯墊的頂表面設置於所述半導體基底的所述表面下方；以及氧化物填料，位於所述第二氮化物襯墊上，其中所述氧化物填料的頂表面、所述氧化物襯墊的頂表面及所述第一氮化物襯墊的頂表面設置於所述半導體基底的所述表面上方。
6. 如請求項5所述的晶粒結構，更包括：隔離層，位於所述基底穿孔周圍，所述隔離層的頂表面與所述氧化物填料的所述頂表面、所述氧化物襯墊的所述頂表面及所述第一氮化物襯墊的所述頂表面實質上共面； 介電層，位於所述隔離層及所述介電特徵上；以及導電線，延伸穿過所述介電層以接觸所述基底穿孔，所述基底穿孔的寬度小於所述導電線的寬度。
7. 如請求項5所述的晶粒結構，其中所述第二氮化物襯墊的所述頂表面是傾斜的頂表面。
8. 一種晶粒結構的形成方法，包括：將第一積體電路晶粒的第一前側接合至第二積體電路晶粒的第二前側，所述第一積體電路晶粒包括半導體基底及多個基底穿孔；在所述第一積體電路晶粒上及所述第二積體電路晶粒上形成間隙填充介電質；對所述間隙填充介電質進行平坦化，直至所述間隙填充介電質的頂表面、所述半導體基底的頂表面及所述多個基底穿孔的頂表面實質上共面；在所述間隙填充介電質的所述頂表面、所述半導體基底的所述頂表面及所述多個基底穿孔的所述頂表面上沈積第一介電層；以及在所述第一介電層中形成多個導通孔，所述多個導通孔延伸穿過所述第一介電層以接觸所述多個基底穿孔的所述頂表面，其中所述多個導通孔中的至少兩者與所述多個基底穿孔中的任一者實體接觸，且所述多個導通孔中的每一者與所述半導體基底間隔開。
9. 如請求項8所述的晶粒結構的形成方法，其中形成所述間隙填充介電質包括在所述第一積體電路晶粒上及所述第二積體電路晶粒上形成氧化物層-氮化物層-氧化物層的疊層結構。

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