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TWI896035B - 半導體裝置及其形成方法 - Google Patents

半導體裝置及其形成方法

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Publication number
TWI896035B
TWI896035B TW113109830A TW113109830A TWI896035B TW I896035 B TWI896035 B TW I896035B TW 113109830 A TW113109830 A TW 113109830A TW 113109830 A TW113109830 A TW 113109830A TW I896035 B TWI896035 B TW I896035B
Authority
TW
Taiwan
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nanostructure
semiconductor
gate structure
gate
drain region
Prior art date
Application number
TW113109830A
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English (en)
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TW202510295A (zh
Inventor
林鑫成
姚慶旺
邱冠穎
劉致為
Original Assignee
台灣積體電路製造股份有限公司
國立陽明交通大學
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司, 國立陽明交通大學 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202510295A publication Critical patent/TW202510295A/zh
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    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/851—Complementary IGFETs, e.g. CMOS comprising IGFETs having stacked nanowire, nanosheet or nanoribbon channels
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

各種實施例包含堆疊電晶體及形成堆疊電晶體的方法。在一實施例中，一種裝置包含：一第一奈米結構；位於該第一奈米結構上方的一第二奈米結構；沿著該第一奈米結構的一頂表面及一底表面延伸的一第一閘極結構；及沿著該第二奈米結構的一頂表面及一底表面延伸的一第二閘極結構。該第一閘極結構安置於該第一奈米結構的一第一側及該第二奈米結構的一第一側處。該第二閘極結構安置於該第一奈米結構的一第二側及該第二奈米結構的一第二側處。該第一奈米結構的該第二側與該第一奈米結構的該第一側相對。該第二奈米結構的該第二側與該第二奈米結構的該第一側相對。

Description

半導體裝置及其形成方法
本揭露是有關於一種半導體裝置及其形成方法。
半導體裝置用於諸如(例如)個人電腦、手機、數位相機及其他電子裝備的各種電子應用程式中。通常藉由以下步驟來製造半導體裝置：在半導體基板上方按順序沈積絕緣或介電層、導電層及半導體層以及使用微影術來使各種材料層圖案化以在這些材料層上形成電路組件及元件。
半導體工業藉由不斷減小最小特徵尺寸來連續提高各種電子組件(例如電晶體、二極體、電阻器、電容器等)的整合密度，此允許將更多組件整合至給定區域中。然而，隨著最小特徵尺寸的減小，出現了應解決的額外問題。
於一些實施例中，一種半導體裝置包括第一奈米結構、第二奈米結構、第一閘極結構及第二閘極結構。第二奈米結構位於第一奈米結構上方。第一閘極結構沿著第一奈米結構的頂表面及底表面延伸，第一閘極結構安置於第 一奈米結構的第一側及第二奈米結構的第一側處。第二閘極結構沿著第二奈米結構的頂表面及底表面延伸，第二閘極結構安置於第一奈米結構的第二側及第二奈米結構的第二側處，第一奈米結構的第二側與第一奈米結構的第一側相對，第二奈米結構的第二側與第二奈米結構的第一側相對。
於一些實施例中，一種半導體裝置包括第一下部奈米結構FET、第二下部奈米結構FET、第一上部奈米結構FET及第二上部奈米結構FET。第一下部奈米結構FET包括第一下部半導體奈米結構及位於第一下部半導體奈米結構周圍的第一下部閘極結構。第二下部奈米結構FET包括第二下部半導體奈米結構及位於第二下部半導體奈米結構周圍的第二下部閘極結構，第二下部半導體奈米結構安置於第一下部半導體奈米結構上方。第一上部奈米結構FET包括第一上部半導體奈米結構及位於第一上部半導體奈米結構周圍的第一上部閘極結構，第一上部半導體奈米結構安置於第二下部半導體奈米結構上方，第一上部閘極結構耦接至第一下部閘極結構。第二上部奈米結構FET包括第二上部半導體奈米結構及位於第二上部半導體奈米結構周圍的第二上部閘極結構，第二上部半導體奈米結構安置於第一上部半導體奈米結構上方，第二上部閘極結構耦接至第二下部閘極結構。
於一些實施例中，一種半導體裝置的形成方法包括以下步驟。形成第一半導體奈米結構、第二半導體奈米結 構、多個第一虛設奈米結構及多個第二虛設奈米結構，第一半導體奈米結構安置於第一虛設奈米結構之間，第二半導體奈米結構安置於第二虛設奈米結構之間。形成在第一橫截面中鄰近於第一半導體奈米結構及第二半導體奈米結構的第一源極/汲極區。用第一閘極結構替換第一虛設奈米結構，第一閘極結構在第二橫截面中安置於第一半導體奈米結構的第一側及第二半導體奈米結構的第一側處，其中第一橫截面與第二橫截面不同。在替換第一虛設奈米結構之後，用第二閘極結構替換第二虛設奈米結構，第二閘極結構在第二橫截面中安置於第一半導體奈米結構的第二側及第二半導體奈米結構的第二側處。
50:基板
52:下部多層堆疊
54:下部虛設層
54A:第一下部虛設層
54B:第二下部虛設層
56:下部半導體層
56A:第一下部半導體層
56B:第二下部半導體層
62:半導體鰭片
64:下部虛設奈米結構
64A:第一下部虛設奈米結構
64B:第二下部虛設奈米結構
66:下部半導體奈米結構
66A:第一下部半導體奈米結構
66B:第二下部半導體奈米結構
70:隔離區
72:下部虛設介電層
74:下部虛設閘極層
82:下部虛設介電質
84:下部虛設閘極
90:下部閘極間隔物
92:下部光罩
98:下部內部間隔物
106:下部隔離介電質
108:下部磊晶源極/汲極區
108A:第一下部磊晶源極/汲極區
108B:第二下部磊晶源極/汲極區
108C:第三下部磊晶源極/汲極區
110:下部源極/汲極接觸
112、122、142、212、222、242:凹槽
114:下部介電質
124A:第一下部內部間隔物
124B:第二下部內部間隔物
126、146、226、230、246、250:開口
132:下部閘極介電質
132A:第一下部閘極介電質
132B:第二下部閘極介電質
134:下部閘電極
134A:第一下部閘電極
134B:第二下部閘電極
136:功函數調諧層
138:填充材料
150:隔離介電質
152:上部多層堆疊
154:上部虛設層
154A:第一上部虛設層
154B:第二上部虛設層
156:上部半導體層
156A:第一上部半導體層
156B:第二上部半導體層
164:上部虛設奈米結構
164A:第一上部虛設奈米結構
164B:第二上部虛設奈米結構
166:上部半導體奈米結構
166A:第一上部半導體奈米結構
166B:第二上部半導體奈米結構
172:上部虛設介電層
174:上部虛設閘極層
182:上部虛設介電質
184:上部虛設閘極
190:上部閘極間隔物
192:上部光罩
198:上部內部間隔物
204:下部源極/汲極通孔
206:上部隔離介電質
208:上部磊晶源極/汲極區
208A:第一上部磊晶源極/汲極區
208B:第二上部磊晶源極/汲極區
208C:第三上部磊晶源極/汲極區
210:上部源極/汲極接觸
214:上部介電質
224A:第一上部內部間隔物
224B:第二上部內部間隔物
228A:第一閘極介電層
228B:第二閘極介電層
232:上部閘極介電質
232A:第一上部閘極介電質
232B:第二上部閘極介電質
234:上部閘電極
234A:第一上部閘電極
234B:第二上部閘電極
252:ESL
254:ILD
256:閘極接觸
258:源極/汲極通孔
302:第一下部奈米結構FET
304:第二下部奈米結構FET
306:第一上部奈米結構FET
308:第二上部奈米結構FET
312:下部奈米結構FET
314:上部奈米結構FET
A-A'、B-B':橫截面
IN:輸入端
INA:第一輸入端
INB:第二輸入端
OUT:輸出端
VDD:供應電壓
VSS:參考電壓
在結合隨附圖式閱讀以下詳細描述時可最佳地理解本發明的各個態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，為了論述清楚，各種特徵的尺寸可任意地增大或減小。
第1圖說明根據一些實施例的堆疊電晶體示意圖的實例。
第2A圖至第46B圖係根據一些實施例的製造堆疊電晶體的中間階段的視圖。
第47圖及第48圖係根據一些實施例的反及閘的視圖。
第49A圖至第49B圖係根據一些其他實施例的堆疊電晶體的視圖。
第50圖及第51圖係根據一些實施例的反或閘的視圖。
第52A圖至第52B圖係根據一些其他實施例的堆疊電晶體的視圖。
第53圖及第54圖係根據一些實施例的非閘的視圖。
以下揭示內容提供了用於實現本發明的不同特徵的許多不同實施例或實例。下面描述組件及配置的具體實例係為了簡化本發明。當然，這些僅為實例且不意欲作為限制。舉例而言，在以下描述中，在第二特徵上方或第二特徵上形成第一特徵可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含可在第一特徵與第二特徵之間形成有額外特徵以使得第一特徵及第二特徵可不直接接觸的實施例。此外，本發明可在各種實例中重複附圖標記及/或字母。此重複係出於簡單及清楚的目的，且本身並不指示所論述的各種實施例及/或組態之間的關係。
另外，為易於描述，在本文中可使用諸如「在......之下」、「下方」、「下部」、「上方」、「上部」及類似者的空間相對術語來描述如圖中所說明的一個元件或特徵與另一元件或特徵的關係。除了圖中所描繪的取向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中的不同取向。設備可以其他方式定向(旋轉90度或處於其他取向)，且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
根據各種實施例，堆疊電晶體包含多個下部閘極結 構及多個上部閘極結構。下部閘極結構位於不同的下部半導體奈米結構周圍，且可經單獨控制。上部閘極結構位於不同的上部半導體奈米結構周圍，且亦可經單獨控制。堆疊電晶體可互連以形成邏輯裝置，諸如布林邏輯閘。因為電晶體係堆疊的，所以這些電晶體具有小佔地面積。具體而言，即使在布林邏輯閘包含多個電晶體時，所得布林邏輯閘亦可具有單電晶體(one-transistor，1T)佔地面積。
第1圖說明根據一些實施例的堆疊電晶體示意圖的實例。第1圖係三維視圖，其中出於說明清楚起見而省略了堆疊電晶體的一些特徵。
堆疊電晶體包含多個垂直堆疊的奈米結構FET(例如奈米線FET、奈米片FET、多橋通道(multi bridge channel，MBC)FET、奈米帶FET、全環繞閘極(gate-all-around，GAA)FET或類似者)。舉例而言，堆疊電晶體可包含第一裝置類型(例如n型/p型)的下部奈米結構FET及與第一裝置類型相反的第二裝置類型(例如p型/n型)的上部奈米結構FET。具體而言，堆疊電晶體可包含下部PMOS電晶體及上部NMOS電晶體，或堆疊電晶體可包含下部NMOS電晶體及上部PMOS電晶體。奈米結構FET包含半導體奈米結構(包含下部半導體奈米結構66及上部半導體奈米結構166)，其中半導體奈米結構充當奈米結構FET的通道區。半導體奈米結構可為奈米片、奈米線或類似者。下部半導體奈米結構66用於下部奈 米結構FET，而上部半導體奈米結構166用於上部奈米結構FET。
閘極介電質(包含下部閘極介電質132及上部閘極介電質232)係沿著多個表面(包含半導體奈米結構的頂表面及底表面的。閘電極(包含下部閘電極134及上部閘電極234)位於閘極介電質上方及半導體奈米結構周圍。源極/汲極區(包含下部磊晶源極/汲極區108及上部磊晶源極/汲極區208)安置於閘極介電質及閘電極的相對側處。單獨或共同取決於上下文，源極/汲極區可指源極或汲極。可形成隔離特徵以分離源極/汲極區中的所需源極/汲極區及/或閘電極中的所需閘電極。舉例而言，任選地，下部閘電極134可藉由隔離介電質150與上部閘電極234分離。另外，上部磊晶源極/汲極區208可藉由隔離介電質150與下部磊晶源極/汲極區108分離(第1圖中未明確說明，參見第46A圖至第46B圖)。通道區、閘極及源極/汲極區之間的隔離特徵允許垂直堆疊的電晶體，從而提高了裝置密度。由於堆疊電晶體的垂直堆疊性質，因此該示意圖亦可被稱為折疊電晶體。
第1圖進一步說明在之後的圖中使用的參考橫截面：沿著堆疊電晶體的閘電極的縱軸的橫截面A-A'。橫截面B-B'垂直於橫截面A-A'且平行於堆疊電晶體的半導體奈米結構的縱軸，且處於例如堆疊電晶體的源極/汲極區之間的電流方向上。出於清楚起見，後續各圖參考了這些參考橫截面。
第2A圖至第46B圖係根據一些實施例的製造堆疊電晶體的中間階段的視圖。第2A圖、第3A圖、第4A圖、第5A圖、第6A圖、第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖、第20A圖、第21A圖、第22A圖、第23A圖、第24A圖、第25A圖、第26A圖、第27A圖、第28A圖、第29A圖、第30A圖、第31A圖、第32A圖、第33A圖、第34A圖、第35A圖、第36A圖、第37A圖、第38A圖、第39A圖、第40A圖、第41A圖、第42A圖、第43A圖、第44A圖、第45A圖及第46A圖說明沿著與第1圖中的參考橫截面A-A'類似的橫截面的橫截面圖。第2B圖、第3B圖、第4B圖、第5B圖、第6B圖、第7B圖、第8B圖、第9B圖、第10B圖、第11B圖、第12B圖、第13B圖、第14B圖、第15B圖、第16B圖、第17B圖、第18B圖、第19B圖、第20B圖、第21B圖、第22B圖、第23B圖、第24B圖、第25B圖、第26B圖、第27B圖、第28B圖、第29B圖、第30B圖、第31B圖、第32B圖、第33B圖、第34B圖、第35B圖、第36B圖、第37B圖、第38B圖、第39B圖、第40B圖、第41B圖、第42B圖、第43B圖、第44B圖、第45B圖及第46B圖說明沿著與第1圖中的參考橫截面B-B'類似的橫截面的橫截面圖。
在第2A圖至第2B圖中，設置基板50。基板50 可為半導體基板，諸如主體半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基板或類似者，該半導體基板可為摻雜的(例如摻雜有p型或n型摻雜劑)或無摻雜的。基板50可為晶圓，諸如矽晶圓。一般而言，SOI基板係形成於絕緣體層上的半導體材料層。絕緣體層可為例如埋入式氧化物(buried oxide，BOX)層、氧化矽層或類似者。絕緣體層設置於基板(通常為矽或玻璃基板)上。亦可使用其他基板，諸如多層或梯度基板。在一些實施例中，基板50的半導體材料可包含矽；鍺；化合物半導體(包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)；合金半導體(包含矽鍺、磷化砷鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷化砷鎵銦)；或它們的組合。
在基板50上方形成下部多層堆疊52。下部多層堆疊52包含下部虛設層54(包含第一下部虛設層54A及第二下部虛設層54B)及下部半導體層56(包含第一下部半導體層56A及第二下部半導體層56B)。第一下部半導體層56A位於第一下部虛設層54A之間。第二下部半導體層56B位於第二下部虛設層54B之間。如隨後更詳細地描述的，將移除下部虛設層54，且將使下部半導體層56圖案化以形成堆疊電晶體的通道區。具體而言，將使第一下部半導體層56A圖案化以形成堆疊電晶體的第一下部奈米結構FET的第一通道區，且將使第二下部半導體層56B圖案化以形成堆疊電晶體的第二下部奈米結構FET 的第二通道區。
下部多層堆疊52經說明為包含四個下部虛設層54及兩個下部半導體層56。應瞭解，下部多層堆疊52可包含任何數目的下部虛設層54及下部半導體層56。下部多層堆疊52的每一層可藉由諸如氣相磊晶(vapor phase epitaxy，VPE)或分子束磊晶(molecular beam epitaxy，MBE)的製程生長；藉由諸如化學氣相沈積(chemical vapor deposition，CVD)或原子層沈積(atomic layer deposition，ALD)的製程沈積；或類似者。
第一下部虛設層54A由第一半導體材料形成，而第二下部虛設層54B由第二半導體材料形成。第一半導體材料及第二半導體材料可選自基板50的候選半導體材料。第一半導體材料及第二半導體材料對彼此具有高蝕刻選擇性。因而，在後續處理中，第一下部虛設層54A的材料可以比第二下部虛設層54B的材料更快的速率被移除。在一些實施例中，第一下部虛設層54A由具有高鍺濃度(例如在75%至95%的範圍內(諸如約80%)的鍺濃度)的矽鍺形成，而第二下部虛設層54B由具有低鍺濃度(例如在50%至65%的範圍內(諸如約60%)的鍺濃度)的矽鍺形成。
下部半導體層56(包含第一下部半導體層56A及第二下部半導體層56B)由半導體材料形成。半導體材料可選自基板50的候選半導體材料。在一些實施例中，第一下部半導體層56A及第二下部半導體層56B均由適用於n 型裝置的諸如矽、鍺、III-V族材料或類似者的半導體材料形成。在一些實施例中，第一下部半導體層56A及第二下部半導體層56B均由適用於p型裝置的諸如矽鍺、鍺錫、錫、矽鍺錫或類似者的半導體材料形成。下部半導體層56的半導體材料對下部虛設層54的半導體材料具有高蝕刻選擇性。因而，在後續處理中，下部虛設層54的材料可以比下部半導體層56的材料更快的速率被移除。在一些實施例中，下部半導體層56由矽形成，在該處理步驟中，矽可為無摻雜的或輕摻雜的。
下部多層堆疊52的一些層可比下部多層堆疊52的其他層更厚。舉例而言，下部虛設層54的厚度可(可不)與下部半導體層56的厚度不同。另外，第一下部半導體層56A的厚度可(可不)與第二下部半導體層56B的厚度不同。在一些實施例中，下部半導體層56中的每一者的厚度在1nm至50nm的範圍內。
在第3A圖至第3B圖中，在基板50中形成半導體鰭片62。另外，在下部多層堆疊52中形成下部奈米結構64、66(包含第一下部虛設奈米結構64A、第二下部虛設奈米結構64B、第一下部半導體奈米結構66A及第二下部半導體奈米結構66B)。在一些實施例中，可藉由在下部多層堆疊52及基板50中蝕刻溝槽來在下部多層堆疊52及基板50中形成下部奈米結構64、66及半導體鰭片62。蝕刻可為任何可接受的蝕刻製程，諸如反應離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、類似者或它們的組合。蝕刻可為非等向性的。藉由蝕刻下部多層堆疊52來形成下部奈米結構64、66可根據第一下部虛設層54A來界定第一下部虛設奈米結構64A，根據第二下部虛設層54B來界定第二下部虛設奈米結構64B，根據第一下部半導體層56A來界定第一下部半導體奈米結構66A，且根據第二下部半導體層56B來界定第二下部半導體奈米結構66B。第一下部虛設奈米結構64A及第二下部虛設奈米結構64B可進一步被統稱為下部虛設奈米結構64。第一下部半導體奈米結構66A及第二下部半導體奈米結構66B可進一步被統稱為下部半導體奈米結構66。
如隨後更詳細地描述的，將移除下部奈米結構64、66中的各種奈米結構以形成堆疊電晶體的通道區。具體而言，第一下部半導體奈米結構66A將充當堆疊電晶體的第一下部奈米結構FET的通道區。另外，第二下部半導體奈米結構66B將充當堆疊電晶體的第二下部奈米結構FET的通道區。
可藉由任何合適的方法來使半導體鰭片62及下部奈米結構64、66圖案化。舉例而言，可使用一或多種光微影術製程(包含雙圖案化或多圖案化製程)來使半導體鰭片62及下部奈米結構64、66圖案化。一般而言，雙圖案化或多圖案化製程組合光微影術及自對準製程，從而允許形成具有例如比可使用單一直接光微影術製程獲得的間距更小的間距的圖案。舉例而言，在一個實施例中，在基板 上方形成犧牲層，且使用光微影術製程來使該犧牲層圖案化。使用自對準製程來在圖案化犧牲層旁邊形成間隔物。接著移除犧牲層，且接著可使用剩餘間隔物中的一者來使半導體鰭片62及下部奈米結構64、66圖案化。在一些實施例中，光罩(或其他層)可保留於下部奈米結構64、66上。
儘管半導體鰭片62及下部奈米結構64、66中的每一者經說明為始終具有恆定寬度，但在其他實施例中，半導體鰭片62及/或下部奈米結構64、66可具有錐形側壁，使得半導體鰭片62及/或下部奈米結構64、66中的每一者的寬度在朝向基板50的方向上連續增加。在此類實施例中，下部奈米結構64、66中的每一者可具有不同的寬度且可為梯形。可替代地，下部奈米結構64、66中的每一者可為矩形、正方形、菱形、圓形、橢圓形或類似者。另外，在該步驟中或在後續處理步驟之後，下部奈米結構64、66中的每一者可(或可不)具有圓角。在一些實施例中，下部半導體奈米結構66的寬度/直徑在1nm至50nm的範圍內。
在第4A圖至第4B圖中，隔離區70形成為鄰近於半導體鰭片62。可藉由將絕緣材料沈積於基板50、半導體鰭片62及下部奈米結構64、66上方來形成隔離區70。絕緣材料可為諸如氧化矽的氧化物、氮化物、類似者或它們的組合，且可藉由高密度電漿化學氣相沈積(high-density plasma chemical vapor deposition， HDP-CVD)、可流動化學氣相沈積(flowable chemical vapor deposition，FCVD)、類似者或它們的組合來形成。可使用藉由任何可接受的製程而形成的其他絕緣材料。在一些實施例中，絕緣材料係藉由FCVD製程而形成的氧化矽。一旦形成了絕緣材料，便可進行退火製程。在實施例中，絕緣材料經形成為使得過量的絕緣材料覆蓋下部奈米結構64、66。儘管絕緣材料經說明為單層，但一些實施例可利用多層。舉例而言，在一些實施例中，可首先沿著基板50、半導體鰭片62及下部奈米結構64、66的表面形成襯裡(未單獨說明)。此後，可在襯裡上方形成填充材料，諸如先前描述的絕緣材料中的一者。
接著將移除製程應用於絕緣材料，以移除下部奈米結構64、66上方的過量的絕緣材料。在一些實施例中，可利用平坦化製程，諸如化學機械研磨(chemical mechanical polish，CMP)、回蝕製程、它們的組合或類似者。平坦化製程曝露下部奈米結構64、66，使得在平坦化製程完成之後，下部奈米結構64、66的頂表面及絕緣材料係齊平的。
接著使絕緣材料凹進以形成隔離區70。使絕緣材料凹進，使得至少下部奈米結構64、66自鄰近隔離區70之間突出。另外，隔離區70的頂表面可具有如所說明的平坦表面、凸面、凹面(諸如凹陷的)或它們的組合。隔離區70的頂表面可藉由適當的蝕刻而經形成為平坦的、凸形的及/或凹形的。可使用蝕刻製程，諸如對絕緣材料具有選擇 性的蝕刻製程(例如以比半導體鰭片62及下部奈米結構64、66的材料更快的速率選擇性地蝕刻絕緣材料)來使隔離區70凹進。舉例而言，可使用氧化物移除，氧化物移除使用例如稀氫氟酸(dilute hydrofluoric，dHF)。
先前描述的製程僅為可如何形成半導體鰭片62及下部奈米結構64、66的一個實例。在一些實施例中，可使用光罩及磊晶生長製程來形成半導體鰭片62及/或下部奈米結構64、66。舉例而言，可在基板50的頂表面上方形成介電層，且可穿過介電層蝕刻溝槽以曝露下伏基板50。磊晶結構可在溝槽中磊晶生長，且可使介電層凹進，使得磊晶結構自介電層突出，以形成半導體鰭片62及/或下部奈米結構64、66。磊晶結構可包括先前描述的交替半導體材料。在磊晶結構磊晶生長的一些實施例中，可在生長期間原位摻雜磊晶生長的材料，此可避免先前及/或後續的佈植，但原位摻雜及佈植摻雜可一起使用。
另外，可在下部半導體奈米結構66中形成適當的井(未單獨說明)。舉例而言，可進行n型雜質佈植及/或p型雜質佈植，或可在生長期間原位摻雜半導體材料。n型雜質可為濃度在1017原子/cm3至1019原子/cm3的範圍內的磷、砷、銻或類似者。p型雜質可為濃度在1017原子/cm3至1019原子/cm3的範圍內的硼、氟化硼、銦、鎵或類似者。可利用其他可接受的雜質。下部半導體奈米結構66中的井具有與隨後將形成為鄰近於下部半導體奈米結構66的下部源極/汲極區的導電性型相反的導電性型。
在第5A圖至第5B圖中，在半導體鰭片62及/或下部奈米結構64、66上形成下部虛設介電層72。下部虛設介電層72可為例如氧化矽、氮化矽、它們的組合或類似者，且可根據可接受的技術來沈積或熱生長。在下部虛設介電層72上方形成下部虛設閘極層74。可將下部虛設閘極層74沈積於下部虛設介電層72上方，且接著諸如藉由CMP來使其平坦化。下部虛設閘極層74可為導電或非導電材料且可選自包含以下各者的群組：非晶矽、多晶矽(聚矽)、多晶矽鍺(聚SiGe)、金屬氮化物、金屬矽化物、金屬氧化物及金屬。可藉由物理氣相沈積(physical vapor deposition，PVD)、CVD、濺射沈積或用於沈積選定材料的其他技術來沈積下部虛設閘極層74。下部虛設閘極層74可由對絕緣材料具有高蝕刻選擇性的其他材料形成。可將光罩層(未單獨說明)沈積於下部虛設閘極層74上方。光罩層可包含例如氮化矽、氧氮化矽或類似者。在所說明實施例中，下部虛設介電層72僅覆蓋下部奈米結構64、66。在另一實施例中，下部虛設介電層72覆蓋隔離區70，使得下部虛設介電層72在下部虛設閘極層74與隔離區70之間延伸。
在第6A圖至第6B圖中，使下部虛設閘極層74圖案化以形成下部虛設閘極84。舉例而言，當在下部虛設閘極層74上方形成光罩層時，可使用可接受的光微影術及蝕刻技術來使光罩層圖案化以形成光罩。接著可將光罩的圖案轉移至下部虛設閘極層74及下部虛設介電層72，以 分別形成下部虛設閘極84及下部虛設介電質82。任選地，可移除下部虛設閘極層74的覆蓋隔離區70的部分。下部虛設閘極84覆蓋下部奈米結構64、66的各別通道區。任選地，在圖案化之後可諸如藉由任何可接受的蝕刻技術來移除光罩。
在第7A圖至第7B圖中，在下部奈米結構64、66上方及下部虛設閘極84的曝露側壁上形成下部閘極間隔物90。可在下部虛設介電質82上形成下部閘極間隔物90。可藉由保形地形成一或多種介電材料且隨後蝕刻介電材料來形成下部閘極間隔物90。可接受的介電材料可包含氧化矽、氮化矽、氧氮化矽、碳氮氧化矽或類似者，可藉由諸如化學氣相沈積(chemical vapor deposition，CVD)、原子層沈積(atomic layer deposition，ALD)或類似者的沈積製程來形成該些介電材料。可使用藉由任何可接受的製程而形成的其他介電材料。可進行諸如乾式蝕刻的任何可接受的蝕刻製程，以使介電材料圖案化。蝕刻可為非等向性的。介電材料在被蝕刻時具有留在下部虛設閘極84的側壁上的部分(從而形成了下部閘極間隔物90)。
另外，可進行輕摻雜源極/汲極(lightly doped drain，LDD)區(未單獨說明)的佈植。可在形成下部閘極間隔物90之前進行LDD佈植。可將適當類型的雜質佈植於下部奈米結構64、66中達至所需深度。LDD區可具有與隨後將形成為鄰近於下部半導體奈米結構66的源極/汲 極區的導電性型相同的導電性型。在一些實施例中，下部半導體奈米結構66包含p型LDD區。在一些實施例中，下部半導體奈米結構66包含n型LDD區。n型雜質可為先前論述的n型雜質中的任一者，而p型雜質可為先前論述的p型雜質中的任一者。輕摻雜源極/汲極區可具有在1017原子/cm3至1020原子/cm3的範圍內的雜質濃度。可使用退火來修復佈植損傷及激活所佈植雜質。在一些實施例中，可在生長期間原位摻雜下部奈米結構64、66的生長材料，此可避免佈植，但原位摻雜及佈植摻雜可一起使用。
應注意，先前的揭示內容大體上描述了形成間隔物及LDD區的製程。可使用其他製程及序列。舉例而言，可利用更少的或額外的間隔物，可利用不同步驟序列，可形成及移除額外的間隔物及/或類似者。
可在隔離區70上方及下部奈米結構64、66周圍(例如在第7A圖的橫截面中的下部虛設介電質82及下部虛設閘極84的側壁上)形成下部光罩92。在用於形成下部閘極間隔物90的蝕刻製程期間，下部光罩92可用作蝕刻光罩。因此，在第7A圖的橫截面中，可不在下部虛設閘極84的側壁上形成下部閘極間隔物90。下部光罩92可包含硬光罩。在一些實施例中，下部光罩92由光阻劑形成。光阻劑可藉由旋塗、諸如CVD的沈積製程、它們的組合或類似者來形成且可使用任何可接受的光微影術技術來進行圖案化，以具有下部閘極間隔物90的所需圖案。
在第8A圖至第8B圖中，使下部虛設介電質82圖案化以在第8B圖的橫截面中曝露下部奈米結構64、66的側壁。使用下部光罩92及下部閘極間隔物90作為蝕刻光罩，可使用合適的蝕刻製程來使下部虛設介電質82圖案化。蝕刻可為任何可接受的蝕刻製程，諸如反應離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、類似者或它們的組合。蝕刻可為非等向性的。在蝕刻之後，在第8B圖的橫截面中，下部奈米結構64、66、下部虛設介電質82及下部閘極間隔物90的側壁可橫向相連。蝕刻可曝露隔離區70。
在第9A圖至第9B圖中，移除下部光罩92以曝露隔離區70。在下部光罩92包含光阻劑的實施例中，可用灰化製程移除光阻劑。
在第10A圖至第10B圖中，在下部虛設奈米結構64的側壁上形成下部內部間隔物98。如隨後更詳細地描述的，源極/汲極區將形成為鄰近於下部半導體奈米結構66，且將用對應閘極結構替換下部虛設奈米結構64。下部內部間隔物98充當隨後形成的源極/汲極區與隨後形成的閘極結構之間的隔離特徵。
作為形成下部內部間隔物98的實例，下部虛設奈米結構64的側壁部分在第10B圖的橫截面中凹進以形成側壁凹槽。可藉由任何可接受的蝕刻製程，諸如對下部虛設奈米結構64的材料具有選擇性的蝕刻製程(例如以比下部半導體奈米結構66的材料更快的速率選擇性地蝕刻第 一下部虛設奈米結構64A的材料及第二下部虛設奈米結構64B的材料)來使側壁凹進。蝕刻可為等向性的。儘管下部虛設奈米結構64的側壁經說明為直的，但側壁可為凹形的或凸形的。在蝕刻期間，下部虛設介電質82在第10A圖的橫截面中覆蓋了下部虛設奈米結構64的側壁。接著可在側壁凹槽中保形地形成絕緣材料。絕緣材料可為氮化矽、氧氮化矽、碳氮氧化矽或類似者。可利用具有小於約3.5的k值的其他低介電常數(低k)材料。下部內部間隔物98的絕緣材料對下部虛設奈米結構64的半導體材料具有高蝕刻選擇性。可藉由諸如ALD、CVD或類似者的沈積製程來形成絕緣材料。接著可蝕刻絕緣材料。絕緣材料的蝕刻可為非等向性的。舉例而言，蝕刻製程可為乾式蝕刻，諸如RIE、NBE或類似者。絕緣材料在被蝕刻時具有保留於側壁凹槽中的部分(從而形成了下部內部間隔物98)。儘管下部內部間隔物98的外側壁經說明為與下部半導體奈米結構66的側壁齊平，但下部內部間隔物98的外側壁可延伸超過下部半導體奈米結構66的側壁或自下部半導體奈米結構66的側壁凹進。因此，下部內部間隔物98可部分填充、完全填充或過度填充側壁凹槽。此外，儘管下部內部間隔物98的側壁經說明為直的，但下部內部間隔物98的側壁可為凹形的或凸形的。
在第11A圖至第11B圖中，在下部半導體奈米結構66的側壁上形成下部磊晶源極/汲極區108。下部虛設介電質82在第11A圖的橫截面中掩蔽了下部半導體奈米 結構66，使得下部磊晶源極/汲極區108在第11B圖的橫截面中位於下部半導體奈米結構66的側壁上。在一些實施例中，下部磊晶源極/汲極區108在下部半導體奈米結構66的各別通道區中施加應力，從而提高了效能。下部磊晶源極/汲極區108經形成為使得下部半導體奈米結構66安置於下部磊晶源極/汲極區108之間。在一些實施例中，下部內部間隔物98用於將下部磊晶源極/汲極區108與下部虛設奈米結構64分隔開適當的橫向距離，使得下部磊晶源極/汲極區108不會與所得裝置的隨後形成的閘極形成短路。
下部磊晶源極/汲極區108可自下部半導體奈米結構66的曝露側壁橫向生長。下部磊晶源極/汲極區108具有適用於下部奈米結構FET的裝置類型的導電性型。在一些實施例中，下部磊晶源極/汲極區108係n型源極/汲極區。舉例而言，若下部半導體奈米結構66係矽，則下部磊晶源極/汲極區108可包含在下部半導體奈米結構66上施加拉伸應變的材料，諸如矽、碳化矽、磷摻雜矽、磷化矽、砷化矽、銻摻雜矽、它們的組合或類似者。在一些實施例中，下部磊晶源極/汲極區108係p型源極/汲極區。舉例而言，若下部半導體奈米結構66係矽，則下部磊晶源極/汲極區108可包含在下部半導體奈米結構66上施加壓縮應變的材料，諸如矽鍺、硼摻雜矽鍺、鎵摻雜矽鍺、硼摻雜矽、鍺、鍺錫、它們的組合或類似者。下部磊晶源極/汲極區108可具有自下部半導體奈米結構66的各別上表 面凸起的表面且可具有小平面。
下部磊晶源極/汲極區108可佈植有摻雜劑以形成源極/汲極區，類似於先前論述的用於形成輕摻雜源極/汲極區的製程，接著為退火。源極/汲極區可具有在1019原子/cm3至1021原子/cm3的範圍內的雜質濃度。用於源極/汲極區的n型及/或p型雜質可為先前論述的雜質中的任一者。在一些實施例中，在生長期間原位摻雜下部磊晶源極/汲極區108。
作為用於形成下部磊晶源極/汲極區108的磊晶製程的結果，下部磊晶源極/汲極區108的上表面具有橫向向外擴展超過下部奈米結構64、66的側壁的小平面。在一些實施例中，在磊晶製程完成之後，相鄰下部磊晶源極/汲極區108保持分離。在其他實施例中，這些小平面致使同一奈米結構FET的相鄰下部磊晶源極/汲極區108合併(未單獨說明)。下部磊晶源極/汲極區108的生長可延伸至隔離區70的表面。
下部磊晶源極/汲極區108可包括一或多個半導體層。舉例而言，下部磊晶源極/汲極區108可包括第一半導體層、第二半導體層及第三半導體層。任何數目的半導體層皆可用於下部磊晶源極/汲極區108。第一半導體層、第二半導體層及第三半導體層中的每一者可由不同半導體材料形成且可經摻雜至不同摻雜劑濃度。在一些實施例中，第一半導體層具有小於第二半導體層且大於第三半導體層的摻雜劑濃度。在下部磊晶源極/汲極區108包括三個半導 體層的實施例中，第一半導體層可自半導體特徵(例如下部半導體奈米結構66)生長，第二半導體層可在第一半導體層上生長，且第三半導體層可在第二半導體層上生長。
另外，針對下部磊晶源極/汲極區108形成下部源極/汲極接觸110。下部源極/汲極接觸110可實體耦接及電耦合至下部磊晶源極/汲極區108。在下部磊晶源極/汲極區108上形成諸如擴散阻障層、黏附層或類似者的襯裡(未單獨說明)及導電材料。襯裡可包含鈦、氮化鈦、鉭、氮化鉭或類似者。導電材料可為鈷、鎢、銅、銅合金、銀、金、鋁、鎳或類似者。可進行移除製程以自下部閘極間隔物90及下部虛設閘極84的頂表面移除過量的材料。剩餘襯裡及導電材料在下部磊晶源極/汲極區108上形成下部源極/汲極接觸110。在一些實施例中，利用回蝕製程或類似者。
在該實施例中，下部磊晶源極/汲極區108包含第一下部磊晶源極/汲極區108A、第二下部磊晶源極/汲極區108B及第三下部磊晶源極/汲極區108C。第一下部磊晶源極/汲極區108A位於第一下部半導體奈米結構66A及第二下部半導體奈米結構66B兩者的側壁上。在第二下部半導體奈米結構66B的側壁上形成第二下部磊晶源極/汲極區108B。在第一下部半導體奈米結構66A的側壁上形成第三下部磊晶源極/汲極區108C。第一下部磊晶源極/汲極區108A與第二下部磊晶源極/汲極區108B及第三下部磊晶源極/汲極區108C中的每一者相對。因此，將在 第一下部奈米結構FET與第二下部奈米結構FET之間共用第一下部磊晶源極/汲極區108A。可在不同橫截面中形成第二下部磊晶源極/汲極區108B及第三下部磊晶源極/汲極區108C的下部源極/汲極接觸110。
可在第二下部磊晶源極/汲極區108B與第三下部磊晶源極/汲極區108C之間形成下部隔離介電質106。下部隔離介電質106充當第二下部磊晶源極/汲極區108B與第三下部磊晶源極/汲極區108C之間的隔離特徵。可藉由使用合適的掩蔽及沈積技術在第三下部磊晶源極/汲極區108C上保形地形成介電材料，隨後使介電材料凹進來形成下部隔離介電質106。可接受的介電材料可包含氧化矽、氮化矽、氧氮化矽、碳氮氧化矽、它們的組合或類似者，可藉由諸如化學氣相沈積(chemical vapor deposition，CVD)、原子層沈積(atomic layer deposition，ALD)或類似者的沈積製程來形成該些介電材料。可使用藉由任何可接受的製程而形成的其他介電材料。可進行諸如乾式蝕刻、濕式蝕刻、類似者或它們的組合的任何可接受的蝕刻製程，以使介電材料凹進。蝕刻可為非等向性的。介電材料在被蝕刻時具有留在第三下部磊晶源極/汲極區108C上的部分(從而形成了下部隔離介電質106)。
可藉由不同的製程來形成下部磊晶源極/汲極區108中的各種下部磊晶源極/汲極區。舉例而言，可形成第三下部磊晶源極/汲極區108C，隨後可在第三下部磊晶源 極/汲極區108C上方形成下部隔離介電質106，且隨後可在下部隔離介電質106上方形成第二下部磊晶源極/汲極區108B。第一下部磊晶源極/汲極區108A可與第三下部磊晶源極/汲極區108C、下部隔離介電質106及第二下部磊晶源極/汲極區108B分開形成(例如在其之前或之後形成)。當使用不同的製程時，可使用各種掩蔽步驟來掩蔽及曝露適當的區。
在第12A圖至第12B圖中，在一或多個蝕刻步驟中移除下部虛設閘極84，使得在下部磊晶源極/汲極區108之間形成凹槽112。亦移除下部虛設介電質82在凹槽112中的部分。在一些實施例中，藉由非等向性乾式蝕刻製程來移除下部虛設閘極84及下部虛設介電質82。舉例而言，蝕刻製程可包含使用反應氣體的乾式蝕刻製程，該反應氣體以比隔離區70及下部源極/汲極接觸110的材料更快的速率選擇性地蝕刻下部虛設閘極84的材料。任選地，在形成凹槽112期間亦可移除下部閘極間隔物90。凹槽112曝露下部半導體奈米結構66的部分及/或覆蓋於這些部分上，該些部分充當所得裝置中的通道區。下部半導體奈米結構66的充當通道區的部分安置於鄰近對的下部磊晶源極/汲極區108之間。在移除期間，當蝕刻下部閘極間隔物90及/或下部虛設閘極84時，下部虛設介電質82可用作蝕刻終止層。接著在移除下部閘極間隔物90及/或下部虛設閘極84之後可移除下部虛設介電質82。
在第13A圖至第13B圖中，在凹槽112中，諸 如在下部奈米結構64、66上方形成下部介電質114。亦可在下部磊晶源極/汲極區108周圍形成下部介電質114。下部介電質114可由介電材料形成，可藉由諸如CVD、電漿增強化學氣相沈積(plasma-enhanced chemical vapor deposition，PECVD)或FCVD的任何合適的方法來沈積該介電材料。介電材料可包含碳氧化矽、碳氮氧化矽、氧化矽或類似者。可使用藉由任何可接受的製程而形成的其他介電材料。
進行移除製程以使下部介電質114的頂表面與下部源極/汲極接觸110的頂表面齊平。在一些實施例中，可利用平坦化製程，諸如化學機械研磨(chemical mechanical polish，CMP)、回蝕製程、它們的組合或類似者。在平坦化製程之後，下部介電質114及下部源極/汲極接觸110的頂表面實質上共面(在製程變化內)。下部介電質114覆蓋下部奈米結構64、66。
如隨後更詳細地描述的，將在第一下部半導體奈米結構66A周圍形成第一下部閘極結構，而將在第二下部半導體奈米結構66B周圍形成第二下部閘極結構。第一下部閘極結構及第二下部閘極結構將安置於下部半導體奈米結構66的相對側處。第一下部閘極結構用於第一下部奈米結構FET，而第二下部閘極結構用於第二下部奈米結構FET。第二下部奈米結構FET將堆疊於第一下部奈米結構FET上方。
在第14A圖至第14B圖中，在下部介電質114 中形成凹槽122以曝露下部奈米結構64、66的第一側壁。在第14A圖的橫截面中，第一側壁位於下部奈米結構64、66的第一側處。在該步驟中，下部奈米結構64、66的與第一側壁相對的第二側壁保持被下部介電質114覆蓋。可使用蝕刻製程，諸如對下部介電質114具有選擇性的蝕刻製程(例如以比下部奈米結構64、66的材料更快的速率選擇性地蝕刻下部介電質114的介電材料)來形成凹槽122。
在第15A圖至第15B圖中，在下部半導體奈米結構66的側壁上形成第一下部內部間隔物124A。如隨後更詳細地描述的，將在第一下部半導體奈米結構66A周圍形成第一下部閘極結構。第一下部內部間隔物124A充當隨後形成的第一下部閘極結構與第二下部半導體奈米結構66B之間的隔離特徵。
作為形成第一下部內部間隔物124A的實例，下部半導體奈米結構66在凹槽122中曝露的側壁部分在第15A圖的橫截面中凹進以形成側壁凹槽。可藉由任何可接受的蝕刻製程，諸如對下部半導體奈米結構66的材料具有選擇性的蝕刻製程(例如以比下部虛設奈米結構64及下部內部間隔物98的材料更快的速率選擇性地蝕刻第一下部半導體奈米結構66A的材料及第二下部半導體奈米結構66B的材料)來使側壁凹進。蝕刻可為等向性的。儘管下部半導體奈米結構66的側壁經說明為直的，但側壁可為凹形的或凸形的。接著可在側壁凹槽中保形地形成絕緣材料。 絕緣材料可為含碳介電材料，諸如硼碳氮化矽、碳氮氧化矽、碳氧化矽、氧氮化矽或類似者。可利用具有小於約3.5的k值的其他低介電常數(低k)材料。第一下部內部間隔物124A的絕緣材料對下部虛設奈米結構64的半導體材料及下部內部間隔物98的絕緣材料具有高蝕刻選擇性。可藉由諸如ALD、CVD或類似者的沈積製程來形成絕緣材料。接著可蝕刻絕緣材料。絕緣材料的蝕刻可為非等向性的。舉例而言，蝕刻製程可為乾式蝕刻，諸如RIE、NBE或類似者。絕緣材料在被蝕刻時具有保留於側壁凹槽中的部分(從而形成了第一下部內部間隔物124A)。儘管第一下部內部間隔物124A的外側壁經說明為與下部虛設奈米結構64的側壁齊平，但第一下部內部間隔物124A的外側壁可延伸超過下部虛設奈米結構64的側壁或自下部虛設奈米結構64的側壁凹進。因此，第一下部內部間隔物124A可部分填充、完全填充或過度填充側壁凹槽。此外，儘管第一下部內部間隔物124A的側壁經說明為直的，但第一下部內部間隔物124A的側壁可為凹形的或凸形的。
在第16A圖至第16B圖中，移除第一下部虛設奈米結構64A的剩餘部分，以在第一下部半導體奈米結構66A與半導體鰭片62之間的區中及在第一下部半導體奈米結構66A與第二下部虛設奈米結構64B之間的區中形成開口126。可藉由任何可接受的蝕刻製程來移除第一下部虛設奈米結構64A的剩餘部分，該蝕刻製程以比下部半導體奈米結構66、下部內部間隔物98及第一下部內部間 隔物124A的材料更快的速率選擇性地蝕刻第一下部虛設奈米結構64A的材料。蝕刻可為等向性的。舉例而言，當第一下部虛設奈米結構64A由矽鍺形成且下部半導體奈米結構66由矽形成時，蝕刻製程可為使用氫氧化四甲銨(tetramethylammonium hydroxide，TMAH)、氫氧化銨(NH4OH)或類似者的濕式蝕刻。
在第17A圖至第17B圖中，針對替換閘極形成第一下部閘極介電質132A及第一下部閘電極134A。第一下部閘極介電質132A及第一下部閘電極134A可被統稱為「第一下部閘極結構」。第一下部閘極結構沿著第一下部半導體奈米結構66A的頂表面及底表面延伸且安置於第一下部半導體奈米結構66A的一側處。因此，第一下部閘極結構位於第一下部半導體奈米結構66A的三個表面周圍且控制該三個表面。第一下部閘極結構亦可沿著半導體鰭片62的頂表面及/或側壁延伸。
第一下部閘極介電質132A包含安置於第一下部半導體奈米結構66A的頂表面及底表面上；安置於半導體鰭片62的頂表面上；安置於第二下部虛設奈米結構64B的側壁及底表面上；安置於下部內部間隔物98的側壁上；安置於第一下部內部間隔物124A的側壁上；及安置於下部介電質114的側壁上的一或多個閘極介電層。第一下部閘極介電質132A可由諸如氧化矽或金屬氧化物的氧化物、諸如金屬矽酸鹽的矽酸鹽、它們的組合、它們的多層或類似者形成。另外或可替代地，第一下部閘極介電質132A 可由諸如鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及它們的組合的金屬氧化物或矽酸鹽的高k介電材料(例如具有大於約7.0的k值的介電材料)形成。可藉由分子束沈積(molecular-beam deposition，MBD)、ALD、PECVD或類似者來形成第一下部閘極介電質132A的介電材料。儘管說明了單層的第一下部閘極介電質132A，但第一下部閘極介電質132A可包含任何數目的介面層及任何數目的主層。舉例而言，第一下部閘極介電質132A可包含介面層及上覆高k介電層。
第一下部閘電極134A包含安置於第一下部閘極介電質132A上方及第一下部半導體奈米結構66A的三個側面周圍的一或多個閘電極層。第一下部閘電極134A可由諸如鎢、鈦、氮化鈦、鉭、氮化鉭、碳化鉭、鋁、釕、鈷、它們的組合、它們的多層或類似者的含金屬材料形成。第一下部閘電極134A可包含任何數目的功函數調諧層、任何數目的阻障層、任何數目的膠層及填充材料。舉例而言，第一下部閘電極134A可包含(例如氮化鈦的)功函數調諧層136及(例如鎢的)填充材料138，其中功函數調諧層136完全填充開口126的未被第一下部閘極介電質132A填充的部分，而填充材料138安置於凹槽122中，而非安置於開口126中。
作為形成第一下部閘極結構的實例，可將一或多個閘極介電層沈積於凹槽122及開口126中。亦可將閘極介電層沈積於下部源極/汲極接觸110及下部介電質114的 頂表面上。隨後，可將一或多個閘電極層沈積於閘極介電層上及凹槽122及開口126的剩餘部分中。進行移除製程以移除閘極介電層及閘電極層的過量部分，該些過量部分位於下部源極/汲極接觸110及下部介電質114的頂表面上方。在一些實施例中，可利用平坦化製程，諸如化學機械研磨(chemical mechanical polish，CMP)、回蝕製程、它們的組合或類似者。在移除製程之後，閘極介電層具有保留於凹槽122及開口126中的部分(從而形成了第一下部閘極介電質132A)。在移除製程之後，閘電極層具有保留於凹槽122及開口126中的部分(從而形成了第一下部閘電極134A)。當利用平坦化製程時，第一下部閘電極134A、第一下部閘極介電質132A、下部源極/汲極接觸110及下部介電質114的頂表面實質上共面(在製程變化內)。
在第18A圖至第18B圖中，在下部介電質114中形成凹槽142以曝露下部奈米結構64、66的第二側壁。在第18A圖的橫截面中，第二側壁位於下部奈米結構64、66的第二側處。下部奈米結構64、66的第二側壁與第一下部內部間隔物124A相對。可使用蝕刻製程，諸如對下部介電質114具有選擇性的蝕刻製程(例如以比下部奈米結構64、66的材料更快的速率選擇性地蝕刻下部介電質114的介電材料)來形成凹槽142。凹槽142亦曝露第二下部虛設奈米結構64B的頂表面、下部內部間隔物98的頂表面及下部源極/汲極接觸110的側壁。
在第19A圖至第19B圖中，在下部半導體奈米結構66的側壁上形成第二下部內部間隔物124B。如隨後更詳細地描述的，將在第二下部半導體奈米結構66B周圍形成第二下部閘極結構。第二下部內部間隔物124B充當隨後形成的第二下部閘極結構與第一下部半導體奈米結構66A之間的隔離特徵。第二下部內部間隔物124B可由與第一下部內部間隔物124A類似的材料形成，且可藉由與用於形成第一下部內部間隔物124A的製程(先前針對第15A圖至第15B圖描述的)類似的製程來形成。
在第20A圖至第20B圖中，移除第二下部虛設奈米結構64B的剩餘部分，以在第二下部半導體奈米結構66B與第一下部閘電極134A之間的區中形成開口146。可藉由與用於移除第一下部虛設奈米結構64A的製程(先前針對第16A圖至第16B圖描述的)類似的製程來移除第二下部虛設奈米結構64B的剩餘部分。
在第21A圖至第21B圖中，針對替換閘極形成第二下部閘極介電質132B及第二下部閘電極134B。第二下部閘極介電質132B及第二下部閘電極134B可被統稱為「第二下部閘極結構」。第二下部閘極結構沿著第二下部半導體奈米結構66B的頂表面及底表面延伸且安置於第二下部半導體奈米結構66B的一側處。因此，第二下部閘極結構位於第二下部半導體奈米結構66B的三個表面周圍且控制該三個表面。
第二下部閘極介電質132B包含安置於第二下部 半導體奈米結構66B的頂表面及底表面上；安置於下部內部間隔物98的側壁上；安置於第二下部內部間隔物124B的側壁上；安置於下部介電質114的側壁上；及安置於下部源極/汲極接觸110的側壁上的一或多個閘極介電層。第二下部閘極介電質132B可由與第一下部閘極介電質132A類似的材料形成，且可藉由與用於形成第一下部閘極介電質132A的製程(先前針對第17A圖至第17B圖描述的)類似的製程來形成。第一下部閘極介電質132A及第二下部閘極介電質132B可進一步被統稱為下部閘極介電質132。
第二下部閘電極134B包含安置於第二下部閘極介電質132B上方及第二下部半導體奈米結構66B的三個側面周圍的一或多個閘電極層。第二下部閘電極134B可由與第一下部閘電極134A類似的材料形成，且可藉由與用於形成第一下部閘電極134A的製程(先前針對第17A圖至第17B圖描述的)類似的製程來形成。舉例而言，第二下部閘電極134B可包含(例如氮化鈦的)功函數調諧層136及(例如鎢的)填充材料138，其中功函數調諧層136完全填充開口146的未被第二下部閘極介電質132B填充的部分，而填充材料138安置於凹槽142中，而非安置於開口146中。第一下部閘電極134A及第二下部閘電極134B可進一步被統稱為下部閘電極134。
在第22A圖至第22B圖中，在下部源極/汲極接觸110、下部介電質114、下部閘極介電質132及下部閘 電極134上形成隔離介電質150。可藉由保形地形成介電材料來形成隔離介電質150。可接受的介電材料可包含氧化矽、氮化矽、氧氮化矽、碳氮氧化矽、它們的組合或類似者，可藉由諸如化學氣相沈積(chemical vapor deposition，CVD)、原子層沈積(atomic layer deposition，ALD)或類似者的沈積製程來形成該些介電材料。可使用藉由任何可接受的製程而形成的其他介電材料。
在第23A圖至第23B圖中，在隔離介電質150上方形成上部多層堆疊152。上部多層堆疊152包含上部虛設層154(包含第一上部虛設層154A及第二上部虛設層154B)及上部半導體層156(包含第一上部半導體層156A及第二上部半導體層156B)。第一上部半導體層156A位於第一上部虛設層154A之間。第二上部半導體層156B位於第二上部虛設層154B之間。如隨後更詳細地描述的，將移除上部虛設層154，且將使上部半導體層156圖案化以形成堆疊電晶體的通道區。具體而言，將使第一上部半導體層156A圖案化以形成堆疊電晶體的第一上部奈米結構FET的第一通道區，且將使第二上部半導體層156B圖案化以形成堆疊電晶體的第二上部奈米結構FET的第二通道區。上部多層堆疊152可由與下部多層堆疊52類似的材料形成，且可藉由與用於形成下部多層堆疊52的製程(先前針對第2A圖至第2B圖描述的)類似的製程來形成。上部半導體層156的導電性型與下部半導體層 56的導電性型相反。在一些實施例中，下部半導體層56由適用於n型裝置的半導體材料形成，而上部半導體層156由適用於p型裝置的半導體材料形成。
在第24A圖至第24B圖中，在上部多層堆疊152中形成上部奈米結構164、166(包含第一上部虛設奈米結構164A、第二上部虛設奈米結構164B、第一上部半導體奈米結構166A及第二上部半導體奈米結構166B)。在一些實施例中，可藉由在上部多層堆疊152中蝕刻溝槽來在上部多層堆疊152中形成上部奈米結構164、166。可藉由與用於使下部多層堆疊52圖案化的製程(先前針對第3A圖至第3B圖描述的)類似的製程來使上部多層堆疊152圖案化。第一上部虛設奈米結構164A及第二上部虛設奈米結構164B可進一步被統稱為上部虛設奈米結構164。第一上部半導體奈米結構166A及第二上部半導體奈米結構166B可進一步被統稱為上部半導體奈米結構166。
第一上部虛設奈米結構164A與第二上部虛設奈米結構164B之間的垂直距離可(或可不)與第一下部虛設奈米結構64A與第二下部虛設奈米結構64B之間的垂直距離不同。在一些實施例中，第一下部虛設奈米結構64A與第二下部虛設奈米結構64B之間的垂直距離在3nm至200nm的範圍內。在一些實施例中，第一上部虛設奈米結構164A與第二上部虛設奈米結構164B之間的垂直距離在3nm至200nm的範圍內。
如隨後更詳細地描述的，將移除上部奈米結構164、166中的各種奈米結構以形成堆疊電晶體的通道區。具體而言，第一上部半導體奈米結構166A將充當堆疊電晶體的第一上部奈米結構FET的通道區。另外，第二上部半導體奈米結構166B將充當堆疊電晶體的第二上部奈米結構FET的通道區。
另外，可在上部半導體奈米結構166中形成適當的井(未單獨說明)。可藉由與用於在下部半導體奈米結構66中形成井的製程(先前針對第4A圖至第4B圖描述的)類似的製程來在上部半導體奈米結構166中形成井。上部半導體奈米結構166中的井具有與隨後將形成為鄰近於上部半導體奈米結構166的下部源極/汲極區的導電性型相反的導電性型。
在第25A圖至第25B圖中，在上部奈米結構164、166上形成上部虛設介電層172。上部虛設介電層172可由與下部虛設介電層72類似的材料形成，且可藉由與用於形成下部虛設介電層72的製程(先前針對第5A圖至第5B圖描述的)類似的製程來形成。在上部虛設介電層172上方形成上部虛設閘極層174。上部虛設閘極層174可由與下部虛設閘極層74類似的材料形成，且可藉由與用於形成下部虛設閘極層74的製程(先前針對第5A圖至第5B圖描述的)類似的製程來形成。
在第26A圖至第26B圖中，使上部虛設閘極層174圖案化以形成上部虛設閘極184。可藉由與用於使下 部虛設閘極層74圖案化的製程(先前針對第6A圖至第6B圖描述的)類似的製程來使上部虛設閘極層174圖案化。另外，使上部虛設介電層172圖案化以形成上部虛設介電質182。可藉由與用於使下部虛設介電層72圖案化的製程(先前針對第6A圖至第6B圖描述的)類似的製程來使上部虛設介電層172圖案化。
在第27A圖至第27B圖中，在上部奈米結構164、166上方及上部虛設閘極184的曝露側壁上形成上部閘極間隔物190。上部閘極間隔物190可由與下部閘極間隔物90類似的材料形成，且可藉由與用於形成下部閘極間隔物90的製程(先前針對第7A圖至第7B圖描述的)類似的製程來形成。
另外，可進行輕摻雜源極/汲極(lightly doped drain，LDD)區(未單獨說明)的佈植。可藉由與用於在下部半導體奈米結構66中進行LDD佈植的製程(先前針對第7A圖至第7B圖描述的)類似的製程來在上部半導體奈米結構166中進行LDD佈植。
可在隔離介電質150上方及上部奈米結構164、166周圍(例如在第27A圖的橫截面中的上部虛設介電質182及上部虛設閘極184的側壁上)形成上部光罩192。上部光罩192可由與下部光罩92類似的材料形成，且可藉由與用於形成下部光罩92的製程(先前針對第7A圖至第7B圖描述的)類似的製程來形成。
在第28A圖至第28B圖中，使上部虛設介電質 182圖案化以在第28B圖的橫截面中曝露上部奈米結構164、166的側壁。可例如使用上部光罩192及上部閘極間隔物190作為蝕刻光罩，藉由與用於使下部虛設介電質82圖案化的製程(先前針對第8A圖至第8B圖描述的)類似的製程來使上部虛設介電質182圖案化。
在第29A圖至第29B圖中，移除上部光罩192以曝露隔離介電質150。可藉由與用於移除下部光罩92的製程(先前針對第9A圖至第9B圖描述的)類似的製程來移除上部光罩192。
在第30A圖至第30B圖中，在上部虛設奈米結構164的側壁上形成上部內部間隔物198。上部內部間隔物198可由與下部內部間隔物98類似的材料形成，且可藉由與用於形成下部內部間隔物98的製程(先前針對第10A圖至第10B圖描述的)類似的製程來形成。
在第31A圖至第31B圖中，在上部半導體奈米結構166的側壁上形成上部磊晶源極/汲極區208。上部虛設介電質182在第31A圖的橫截面中掩蔽了上部半導體奈米結構166，使得上部磊晶源極/汲極區208在第31B圖的橫截面中位於上部半導體奈米結構166的側壁上。在一些實施例中，上部磊晶源極/汲極區208在上部半導體奈米結構166的各別通道區中施加應力，從而提高了效能。上部磊晶源極/汲極區208經形成為使得上部半導體奈米結構166安置於上部磊晶源極/汲極區208之間。在一些實施例中，上部內部間隔物198用於將上部磊晶源極/汲極 區208與上部虛設奈米結構164分隔開適當的橫向距離，使得上部磊晶源極/汲極區208不會與所得裝置的隨後形成的閘極形成短路。
上部磊晶源極/汲極區208可由與下部磊晶源極/汲極區108類似的材料形成，且可藉由與用於形成下部磊晶源極/汲極區108的製程(先前針對第11A圖至第11B圖描述的)類似的製程來形成。上部磊晶源極/汲極區208的導電性型與下部磊晶源極/汲極區108的導電性型相反。在一些實施例中，下部磊晶源極/汲極區108係n型源極/汲極區，而上部磊晶源極/汲極區208係p型源極/汲極區。
作為用於形成上部磊晶源極/汲極區208的磊晶製程的結果，上部磊晶源極/汲極區208的上表面具有橫向向外擴展超過上部奈米結構164、166的側壁的小平面。在一些實施例中，在磊晶製程完成之後，相鄰上部磊晶源極/汲極區208保持分離。在其他實施例中，這些小平面致使同一奈米結構FET的相鄰上部磊晶源極/汲極區208合併(未單獨說明)。上部磊晶源極/汲極區208的生長可延伸至隔離介電質150的表面。
在該實施例中，上部磊晶源極/汲極區208包含第一上部磊晶源極/汲極區208A及第二上部磊晶源極/汲極區208B。第一上部磊晶源極/汲極區208A位於第一上部半導體奈米結構166A及第二上部半導體奈米結構166B兩者的側壁上。第二上部磊晶源極/汲極區208B位於第一 上部半導體奈米結構166A及第二上部半導體奈米結構166B的側壁上、與第一上部磊晶源極/汲極區208A相對。因此，第一上部磊晶源極/汲極區208A及第二上部磊晶源極/汲極區208B將各自在第一上部奈米結構FET與第二上部奈米結構FET之間共用。
可穿過隔離介電質150形成下部源極/汲極通孔204。下部源極/汲極通孔204將下部磊晶源極/汲極區108連接至上部磊晶源極/汲極區208。在該實施例中，下部源極/汲極通孔204將第二上部磊晶源極/汲極區208B連接至第二下部磊晶源極/汲極區108B。下部源極/汲極通孔204可由導電材料藉由諸如單鑲嵌製程的合適鑲嵌製程形成。導電材料可為鈷、鎢、銅、銅合金、銀、金、鋁、鎳或類似者。
另外，針對上部磊晶源極/汲極區208形成上部源極/汲極接觸210。上部源極/汲極接觸210可實體耦接及電耦合至上部磊晶源極/汲極區208或下部源極/汲極接觸110。可在與針對下部源極/汲極接觸110的上部源極/汲極接觸210(未單獨說明)不同的橫截面中形成針對上部磊晶源極/汲極區208的上部源極/汲極接觸210(第31B圖中示出)。上部源極/汲極接觸210可由與下部源極/汲極接觸110類似的材料形成，且可藉由與用於形成下部源極/汲極接觸110的製程(先前針對第11A圖至第11B圖描述的)類似的製程來形成。
在第32A圖至第32B圖中，在一或多個蝕刻步驟 中移除上部虛設閘極184，使得在上部磊晶源極/汲極區208之間形成凹槽212。亦移除上部虛設介電質182在凹槽212中的部分。可藉由與用於移除下部虛設閘極84及下部虛設介電質82的製程(先前針對第12A圖至第12B圖描述的)類似的製程來移除上部虛設閘極184及上部虛設介電質182。任選地，在形成凹槽212期間亦可移除上部閘極間隔物190。
在第33A圖至第33B圖中，在凹槽212中，諸如在上部奈米結構164、166上方形成上部介電質214。亦可在上部磊晶源極/汲極區208周圍形成上部介電質214。上部介電質214可由與下部介電質114類似的材料形成，且可藉由與用於形成下部介電質114的製程(先前針對第13A圖至第13B圖描述的)類似的製程來形成。進行移除製程以使上部介電質214的頂表面與上部源極/汲極接觸210的頂表面齊平。在一些實施例中，可利用平坦化製程，諸如化學機械研磨(chemical mechanical polish，CMP)、回蝕製程、它們的組合或類似者。在平坦化製程之後，上部介電質214及上部源極/汲極接觸210的頂表面實質上共面(在製程變化內)。上部介電質214覆蓋上部奈米結構164、166。
如隨後更詳細地描述的，將在第一上部半導體奈米結構166A周圍形成第一上部閘極結構，而將在第二上部半導體奈米結構1661B周圍形成第二上部閘極結構。第一上部閘極結構及第二上部閘極結構將安置於上部半導體奈 米結構166的相對側處。第一上部閘極結構用於第一上部奈米結構FET，而第二上部閘極結構用於第二上部奈米結構FET。第二上部奈米結構FET將堆疊於第一上部奈米結構FET上方。
在第34A圖至第34B圖中，在上部介電質214中形成凹槽222以曝露上部奈米結構164、166的第一側壁。在第34A圖的橫截面中，第一側壁位於上部奈米結構164、166的第一側處。在該步驟中，上部奈米結構164、166的與第一側壁相對的第二側壁保持被上部介電質214覆蓋。可藉由與用於形成凹槽122的製程(先前針對第14A圖至第14B圖描述的)類似的製程來形成凹槽222。
在第35A圖至第35B圖中，在上部半導體奈米結構166的側壁上形成第一上部內部間隔物224A。如隨後更詳細地描述的，將在第一上部半導體奈米結構166A周圍形成第一上部閘極結構。第一上部內部間隔物224A充當隨後形成的第一上部閘極結構與第二上部半導體奈米結構166B之間的隔離特徵。第一上部內部間隔物224A可由與第一下部內部間隔物124A類似的材料形成，且可藉由與用於形成第一下部內部間隔物124A的製程(先前針對第15A圖至第15B圖描述的)類似的製程來形成。
在第36A圖至第36B圖中，移除第一上部虛設奈米結構164A的剩餘部分，以在第一上部半導體奈米結構166A與隔離介電質150之間的區中及在第一上部半導體奈米結構166A與第二上部虛設奈米結構164B之間的區 中形成開口226。可藉由與用於移除第一下部虛設奈米結構64A的製程(先前針對第16A圖至第16B圖描述的)類似的製程來移除第一上部虛設奈米結構164A的剩餘部分。
在第37A圖至第37B圖中，在凹槽222及開口226中以及上部介電質214上形成一或多個第一閘極介電層228A。第一閘極介電層228A安置於第一上部半導體奈米結構166A的頂表面及底表面上；安置於隔離介電質150的頂表面上；安置於第二上部虛設奈米結構164B的側壁及底表面上；安置於上部內部間隔物198的側壁上；安置於第一上部內部間隔物224A的側壁上；且安置於上部介電質214的側壁及頂表面上。第一閘極介電層228A可由與第一下部閘極介電質132A類似的材料形成，且可藉由與用於形成第一下部閘極介電質132A的材料的製程(先前針對第17A圖至第17B圖描述的)類似的製程來形成。
在第38A圖至第38B圖中，在凹槽222的底部處，在第一閘極介電層228A及隔離介電質150中使開口230圖案化。可使用可接受的光微影術及蝕刻技術來使開口230圖案化。開口230曝露第一下部閘電極134A。開口230與凹槽222對準。
在第39A圖至第39B圖中，在第一閘極介電層228A上方及開口230中形成第一上部閘電極234A。第一上部閘電極234A可由與第一下部閘電極134A類似的 材料形成，且可藉由與用於形成第一下部閘電極134A的製程(先前針對第17A圖至第17B圖描述的)類似的製程來形成。另外，將移除製程應用於第一閘極介電層228A，以用第一閘極介電層228A的保留於凹槽222及開口226中的部分形成第一上部閘極介電質232A。可在形成第一上部閘電極234A時進行移除製程。第一上部閘電極234A可包含(例如氮化鈦的)功函數調諧層136及(例如鎢的)填充材料138，其中功函數調諧層136完全填充開口226的未被第一上部閘極介電質232A填充的部分，而填充材料138安置於凹槽222及開口230中，而非安置於開口226中。第一上部閘電極234A的功函數調諧層136安置於第一上部閘電極234A的填充材料138與第一下部閘電極134A的填充材料之間。
第一上部閘極介電質232A及第一上部閘電極234A可被統稱為「第一上部閘極結構」。第一上部閘極結構沿著第一上部半導體奈米結構166A的頂表面及底表面延伸且安置於第一上部半導體奈米結構166A的一側處。因此，第一上部閘極結構位於第一上部半導體奈米結構166A的三個表面S1、S2、S3周圍且控制該三個表面S1、S2、S3。
第一上部閘電極234A延伸穿過隔離介電質150中的開口230。因此，第一上部閘電極234A接觸第一下部閘電極134A。因此，可一起控制第一下部閘電極134A及第一上部閘電極234A。
在第40A圖至第40B圖中，在上部介電質214中形成凹槽242以曝露上部奈米結構164、166的第二側壁。在第40A圖的橫截面中，第二側壁位於上部奈米結構164、166的第二側處。上部奈米結構164、166的第二側壁與第一上部內部間隔物224A相對。可藉由與用於在下部介電質114中形成凹槽142的製程(先前針對第18A圖至第18B圖描述的)類似的製程來形成凹槽242。凹槽242亦曝露第二上部虛設奈米結構164B的頂表面、上部內部間隔物198的頂表面及上部源極/汲極接觸210的側壁。
在第41A圖至第41B圖中，在上部半導體奈米結構166的側壁上形成第二上部內部間隔物224B。第二上部內部間隔物224B可由與第二下部內部間隔物124B類似的材料形成，且可藉由與用於形成第二下部內部間隔物124B的製程(先前針對第19A圖至第19B圖描述的)類似的製程來形成。
在第42A圖至第42B圖中，移除第二上部虛設奈米結構164B的剩餘部分，以在第二上部半導體奈米結構166B與第一上部閘電極234A之間的區中形成開口246。可藉由與用於移除第二下部虛設奈米結構64B的製程(先前針對第20A圖至第20B圖描述的)類似的製程來移除第二上部虛設奈米結構164B的剩餘部分。
在第43A圖至第43B圖中，在凹槽242及開口246中以及上部介電質214上形成一或多個第二閘極介電 層228B。第二閘極介電層228B安置於第二上部半導體奈米結構166B的頂表面及底表面上；安置於隔離介電質150的頂表面上；安置於上部內部間隔物198的側壁上；安置於第二上部內部間隔物224B的側壁上；安置於上部介電質214的側壁及頂表面上；且安置於上部源極/汲極接觸210的側壁上。第二閘極介電層228B可由與第二下部閘極介電質132B類似的材料形成，且可藉由與用於形成第二下部閘極介電質132B的材料的製程(先前針對第21A圖至第21B圖描述的)類似的製程來形成。
在第44A圖至第44B圖中，在凹槽242的底部處，在第二閘極介電層228B及隔離介電質150中使開口250圖案化。可使用可接受的光微影術及蝕刻技術來使開口250圖案化。開口250曝露第二下部閘電極134B。開口250與凹槽242對準。
在第45A圖至第45B圖中，在第二閘極介電層228B上方及開口250中形成第二上部閘電極234B。第二上部閘電極234B可由與第二下部閘電極134B類似的材料形成，且可藉由與用於形成第二下部閘電極134B的製程(先前針對第21A圖至第21B圖描述的)類似的製程來形成。另外，將移除製程應用於第二閘極介電層228B，以用第二閘極介電層228B的保留於凹槽242及開口246中的部分形成第二上部閘極介電質232B。可在形成第二上部閘電極234B時進行移除製程。第二上部閘電極234B可包含(例如氮化鈦的)功函數調諧層136及(例如鎢的)填 充材料138，其中功函數調諧層136完全填充開口246的未被第二上部閘極介電質232B填充的部分，而填充材料138安置於凹槽242及開口250中，而非安置於開口246中。第二上部閘電極234B的功函數調諧層136安置於第二上部閘電極234B的填充材料138與第二下部閘電極134B的填充材料之間。
第二上部閘極介電質232B及第二上部閘電極234B可被統稱為「第二上部閘極結構」。第二上部閘極結構沿著第二上部半導體奈米結構166B的頂表面及底表面延伸且安置於第二上部半導體奈米結構166B的一側處。因此，第二上部閘極結構位於第二上部半導體奈米結構166B的三個表面S4、S5、S6周圍且控制該三個表面S4、S5、S6。
第二上部閘電極234B延伸穿過隔離介電質150中的開口250。因此，第二上部閘電極234B接觸第二下部閘電極134B。因此，可一起控制第二下部閘電極134B及第二上部閘電極234B。
在第46A圖至第46B圖中，層間介電質(inter-layer dielectric，ILD)254安置於上部源極/汲極接觸210、上部介電質214、上部閘極介電質232及上部閘電極234上方。在一些實施例中，ILD 254係藉由可流動CVD方法而形成的可流動膜，該可流動膜隨後經固化。在一些實施例中，ILD 254由諸如PSG、BSG、BPSG、USG或類似者的介電材料形成，可藉由諸如CVD、 PECVD或類似者的任何合適的方法來沈積該介電材料。
在一些實施例中，在ILD 254與上部源極/汲極接觸210、上部介電質214、上部閘極介電質232及上部閘電極234之間形成蝕刻終止層(etch stop layer，ESL)252。ESL 252可包含對ILD 254的介電材料具有高蝕刻選擇性的介電材料，諸如氮化矽、氧化矽、氧氮化矽或類似者。
穿過ILD 254形成閘極接觸256及源極/汲極通孔258，以分別接觸上部閘電極234及上部源極/汲極接觸210。閘極接觸256可實體耦接及電耦合至上部閘電極234。源極/汲極通孔258可實體耦接及電耦合至上部源極/汲極接觸210。
作為形成閘極接觸256及源極/汲極通孔258的實例，穿過ILD 254及ESL 252形成閘極接觸256及源極/汲極通孔258的開口。可使用可接受的光微影術及蝕刻技術來形成開口。在開口中形成諸如擴散阻障層、黏附層或類似者的襯裡(未單獨說明)及導電材料。襯裡可包含鈦、氮化鈦、鉭、氮化鉭或類似者。導電材料可為鈷、鎢、銅、銅合金、銀、金、鋁、鎳或類似者。可進行諸如CMP的平坦化製程，以自ILD 254的頂表面移除過量的材料。剩餘襯裡及導電材料在開口中形成閘極接觸256及源極/汲極通孔258。可在不同的製程中形成或可在相同的製程中形成閘極接觸256及源極/汲極通孔258。應瞭解，可在不同的橫截面中形成閘極接觸256及源極/汲極通孔 258中的每一者，此可避免接觸短路。
第46A圖至第46B圖中所示的結構包含四個裝置：第一下部奈米結構FET 302、第二下部奈米結構FET 304、第一上部奈米結構FET 306及第二上部奈米結構FET 308。第二下部奈米結構FET 304堆疊於第一下部奈米結構FET 302上方。第二上部奈米結構FET 308堆疊於第一上部奈米結構FET 306上方。另外，第一上部奈米結構FET 306及第二上部奈米結構FET 308堆疊於第一下部奈米結構FET 302及第二下部奈米結構FET 304上方。堆疊電晶體可互連以形成邏輯裝置，諸如布林邏輯閘(例如反及閘、反或閘、非閘等)。
奈米結構FET可由上覆互連結構中的金屬化層互連，以形成包含布林邏輯閘的積體電路。舉例而言，金屬化層可包含耦接至閘極結構的控制互連件。可在後段製程(back end of line，BEOL)製程中形成上覆互連結構，其中金屬化層連接至閘極接觸256及源極/汲極通孔258。在BEOL製程期間，諸如被動裝置、記憶體或類似者的額外特徵可與互連結構整合。
在該實施例中，第一下部奈米結構FET 302包含第一下部閘極結構(包含第一下部閘極介電質132A及第一下部閘電極134A)、第一下部半導體奈米結構66A、第一下部磊晶源極/汲極區108A及第三下部磊晶源極/汲極區108C。第一下部閘極結構沿著第一下部半導體奈米結構66A的頂表面及底表面延伸。在第46A圖的橫截面中， 第一下部閘極結構亦係沿著下部半導體奈米結構66的第一側的，其中第一下部內部間隔物124A安置於第一下部閘極結構與下部半導體奈米結構66的第一側壁之間。
在該實施例中，第二下部奈米結構FET 304包含第二下部閘極結構(包含第二下部閘極介電質132B及第二下部閘電極134B)、第二下部半導體奈米結構66B、第一下部磊晶源極/汲極區108A及第二下部磊晶源極/汲極區108B。第二下部閘極結構沿著第二下部半導體奈米結構66B的頂表面及底表面延伸。在第46A圖的橫截面中，第二下部閘極結構亦係沿著下部半導體奈米結構66的第二側的，其中第二下部內部間隔物124B安置於第二下部閘極結構與下部半導體奈米結構66的第二側壁之間。
在該實施例中，第一上部奈米結構FET 306包含第一上部閘極結構(包含第一上部閘極介電質232A及第一上部閘電極234A)、第一上部半導體奈米結構166A、第一上部磊晶源極/汲極區208A及第二上部磊晶源極/汲極區208B。第一上部閘極結構沿著第一上部半導體奈米結構166A的頂表面及底表面延伸。在第46A圖的橫截面中，第一上部閘極結構亦係沿著上部半導體奈米結構166的第一側的，其中第一上部內部間隔物224A安置於第一上部閘極結構與上部半導體奈米結構166的第一側壁之間。
在該實施例中，第二上部奈米結構FET 308包含第二上部閘極結構(包含第二上部閘極介電質232B及第 二上部閘電極234B)、第二上部半導體奈米結構166B、第一上部磊晶源極/汲極區208A及第二上部磊晶源極/汲極區208B。第二上部閘極結構沿著第二上部半導體奈米結構166B的頂表面及底表面延伸。在第46A圖的橫截面中，第二上部閘極結構亦係沿著上部半導體奈米結構166的第二側的，其中第二上部內部間隔物224B安置於第二上部閘極結構與上部半導體奈米結構166的第二側壁之間。
如先前所提到，堆疊電晶體可互連以形成布林邏輯閘。在該實施例中，奈米結構FET 302、304、306、308係反及閘的一部分，此在第47圖中示意性地示出。第48圖係根據一些實施例的反及閘的自上而下視圖。第48圖中的參考橫截面A-A'及B-B'類似於第46A圖及第46B圖分別經說明的橫截面。由於當下部奈米結構FET共用第一下部磊晶源極/汲極區108A時，下部隔離介電質106位於第二下部磊晶源極/汲極區108B與第三下部磊晶源極/汲極區108C之間，因此第一下部奈米結構FET 302及第二下部奈米結構FET 304串聯連接。由於上部奈米結構FET共用第一上部磊晶源極/汲極區208A及第二上部磊晶源極/汲極區208B兩者，因此第一上部奈米結構FET 306及第二上部奈米結構FET 308並聯連接。第一上部磊晶源極/汲極區208A耦接至供應電壓VDD，而第三下部磊晶源極/汲極區108C耦接至參考電壓VSS。第一下部閘電極134A及第一上部閘電極234A耦接在一起以形 成反及閘的第一輸入端INA。第二下部閘電極134B及第二上部閘電極234B耦接在一起以形成反及閘的第二輸入端INB。第二上部磊晶源極/汲極區208B及第二下部磊晶源極/汲極區108B藉由下部源極/汲極通孔204耦接在一起以形成反及閘的輸出端OUT。
在該實施例中，第一閘極結構堆疊(例如第一下部閘電極134A及第一上部閘電極234A)耦接至第一控制互連件，而第二閘極結構堆疊(例如第二下部閘電極134B及第二上部閘電極234B)耦接至第二控制互連件。第一控制互連件及第二控制互連件係不同的控制互連件，使得可單獨控制各別閘極結構堆疊。在另一實施例中，第一閘極結構堆疊(例如第一下部閘電極134A及第一上部閘電極234A)及第二閘極結構堆疊(例如第二下部閘電極134B及第二上部閘電極234B)耦接至同一控制互連件，使得可一起控制各別閘極結構堆疊。
實施例可實現優勢。因為奈米結構FET 302、304、306、308係堆疊的，所以它們具有小佔地面積。具體而言，即使在布林邏輯閘包含四個電晶體時，所得布林邏輯閘亦可具有單電晶體(one-transistor，1T)佔地面積。在一些源極/汲極區(而非其他區)之間形成隔離介電質106、150允許源極/汲極區中的所需源極/汲極區被垂直隔離，此可允許奈米結構FET中的各種奈米結構FET根據需要串聯或並聯連接。
第49A圖至第49B圖係根據一些其他實施例的堆 疊電晶體的視圖。除了下部磊晶源極/汲極區108包含第一下部磊晶源極/汲極區108A及第二下部磊晶源極/汲極區108B之外，該實施例類似於第46A圖至第46B圖的實施例。第一下部磊晶源極/汲極區108A及第二下部磊晶源極/汲極區108B各自在第一下部奈米結構FET 302與第二下部奈米結構FET 304之間共用。另外，上部磊晶源極/汲極區208包含第一上部磊晶源極/汲極區208A、第二上部磊晶源極/汲極區208B及第三上部磊晶源極/汲極區208C。可在第二上部磊晶源極/汲極區208B與第三上部磊晶源極/汲極區208C之間形成上部隔離介電質206。上部隔離介電質206可由與下部隔離介電質106類似的材料形成，且可藉由與用於形成下部隔離介電質106的製程(先前針對第11A圖至第11B圖描述的)類似的製程來形成。第一上部磊晶源極/汲極區208A在第一上部奈米結構FET 306與第二上部奈米結構FET 308之間共用。
在該實施例中，第一下部奈米結構FET 302包含第一下部閘極結構(包含第一下部閘極介電質132A及第一下部閘電極134A)、第一下部半導體奈米結構66A、第一下部磊晶源極/汲極區108A及第二下部磊晶源極/汲極區108B。同樣，第二下部奈米結構FET304包含第二下部閘極結構(包含第二下部閘極介電質132B及第二下部閘電極134B)、第二下部半導體奈米結構66B、第一下部磊晶源極/汲極區108A及第二下部磊晶源極/汲極區108B。另外，第一上部奈米結構FET 306包含第一上部 閘極結構(包含第一上部閘極介電質232A及第一上部閘電極234A)、第一上部半導體奈米結構166A、第一上部磊晶源極/汲極區208A及第二上部磊晶源極/汲極區208B。最後，第二上部奈米結構FET 308包含第二上部閘極結構(包含第二上部閘極介電質232B及第二上部閘電極234B)、第二上部半導體奈米結構166B、第一上部磊晶源極/汲極區208A及第三上部磊晶源極/汲極區208C。
如先前所提到，堆疊電晶體可互連以形成布林邏輯閘。在該實施例中，奈米結構FET 302、304、306、308係反或閘的一部分，此在第50圖中示意性地示出。第51圖係根據一些實施例的反或閘的自上而下視圖。第51圖中的參考橫截面A-A'及B-B'類似於第49A圖及第49B圖分別經說明的橫截面。由於下部奈米結構FET共用第一下部磊晶源極/汲極區108A及第二下部磊晶源極/汲極區108B兩者，因此第一下部奈米結構FET 302及第二下部奈米結構FET 304並聯連接。由於當上部奈米結構FET共用第一上部磊晶源極/汲極區208A時，上部隔離介電質206位於第二上部磊晶源極/汲極區208B與第三上部磊晶源極/汲極區208C之間，因此第一上部奈米結構FET 306及第二上部奈米結構FET 308串聯連接。第二上部磊晶源極/汲極區208B耦接至供應電壓VDD，而第一下部磊晶源極/汲極區108A耦接至參考電壓VSS。第一下部閘電極134A及第一上部閘電極234A耦接在一起以形成反 或閘的第一輸入端INA。第二下部閘電極134B及第二上部閘電極234B耦接在一起以形成反或閘的第二輸入端INB。第二下部磊晶源極/汲極區108B及第二上部磊晶源極/汲極區208B藉由下部源極/汲極通孔204耦接在一起以形成反或閘的輸出端OUT。
第52A圖至第52B圖係根據一些其他實施例的堆疊電晶體的視圖。除了所示結構包含兩個裝置：下部奈米結構FET 312及上部奈米結構FET 314之外，該實施例類似於第46A圖至第46B圖的實施例。下部磊晶源極/汲極區108包含第一下部磊晶源極/汲極區108A及第二下部磊晶源極/汲極區108B。另外，上部磊晶源極/汲極區208包含第一上部磊晶源極/汲極區208A及第二上部磊晶源極/汲極區208B。
在該實施例中，下部奈米結構FET 312包含第一下部閘極結構(包含第一下部閘極介電質132A及第一下部閘電極134A)、第二下部閘極結構(包含第二下部閘極介電質132B及第二下部閘電極134B)、下部半導體奈米結構66(包含第一下部半導體奈米結構66A及第二下部半導體奈米結構66B)、第一下部磊晶源極/汲極區108A及第二下部磊晶源極/汲極區108B。同樣，上部奈米結構FET 314包含第一上部閘極結構(包含第一上部閘極介電質232A及第一上部閘電極234A)、第二上部閘極結構(包含第二上部閘極介電質232B及第二上部閘電極234B)、上部半導體奈米結構166(包含第一上部半導體奈米結構 166A及第二上部半導體奈米結構166B)、第一上部磊晶源極/汲極區208A及第二上部磊晶源極/汲極區208B。
如先前所提到，堆疊電晶體可互連以形成布林邏輯閘。在該實施例中，奈米結構FET 312、314係非閘的一部分，此在第53圖中示意性地示出。第54圖係根據一些實施例的非閘的自上而下視圖。第54圖中的參考橫截面A-A'及B-B'類似於第52A圖及第52B圖分別經說明的橫截面。下部奈米結構FET 312及上部奈米結構FET 314串聯連接。第一上部磊晶源極/汲極區208A耦接至供應電壓VDD，而第一下部磊晶源極/汲極區108A耦接至參考電壓VSS。第一下部閘電極134A、第一上部閘電極234A、第二下部閘電極134B及第二上部閘電極234B耦接在一起(例如藉由上層互連件)以形成非閘的輸入端IN。第二上部磊晶源極/汲極區208B及第二下部磊晶源極/汲極區108B藉由下部源極/汲極通孔204耦接在一起以形成非閘的輸出端OUT。
先前描述的布林邏輯閘可互連以形成其他邏輯裝置。舉例而言，四個反及閘可互連(例如藉由上層互連件)以形成互斥或閘。另外，該結構可具有任何所需數量的堆疊通道區。在一些實施例中，該結構具有4個至100個堆疊通道區。
在實施例中，一種裝置包含：第一奈米結構；位於第一奈米結構上方的第二奈米結構；沿著第一奈米結構的頂表面及底表面延伸的第一閘極結構，該第一閘極結構安 置於第一奈米結構的第一側及第二奈米結構的第一側處；及沿著第二奈米結構的頂表面及底表面延伸的第二閘極結構，該第二閘極結構安置於第一奈米結構的第二側及第二奈米結構的第二側處，第一奈米結構的第二側與第一奈米結構的第一側相對，第二奈米結構的第二側與第二奈米結構的第一側相對。在該裝置的一些實施例中，第一奈米結構及第二奈米結構具有相同的導電性型。在該裝置的一些實施例中，第一閘極結構及第二閘極結構耦接至不同控制互連件。在該裝置的一些實施例中，第一閘極結構及第二閘極結構耦接至相同的控制互連件。在一些實施例中，該裝置進一步包含：鄰近於第一奈米結構及第二奈米結構的第一源極/汲極區；鄰近於第二奈米結構的第二源極/汲極區；鄰近於第一奈米結構的第三源極/汲極區；及位於第三源極/汲極區與第二源極/汲極區之間的隔離介電質。在一些實施例中，該裝置進一步包含：鄰近於第一奈米結構及第二奈米結構的第一源極/汲極區；及鄰近於第一奈米結構及第二奈米結構的第二源極/汲極區。在該裝置的一些實施例中，第一閘極結構的第一頂表面與第二閘極結構的第二頂表面實質上共面。
在實施例中，一種裝置包含：第一下部奈米結構FET，其包含第一下部半導體奈米結構及位於第一下部半導體奈米結構周圍的第一下部閘極結構；第二下部奈米結構FET，其包含第二下部半導體奈米結構及位於第二下部半導體奈米結構周圍的第二下部閘極結構，該第二下部半 導體奈米結構安置於第一下部半導體奈米結構上方；第一上部奈米結構FET，其包含第一上部半導體奈米結構及位於第一上部半導體奈米結構周圍的第一上部閘極結構，該第一上部半導體奈米結構安置於第二下部半導體奈米結構上方，該第一上部閘極結構耦接至第一下部閘極結構；及第二上部奈米結構FET，其包含第二上部半導體奈米結構及位於第二上部半導體奈米結構周圍的第二上部閘極結構，該第二上部半導體奈米結構安置於第一上部半導體奈米結構上方，該第二上部閘極結構耦接至第二下部閘極結構。在該裝置的一些實施例中，第一下部奈米結構FET進一步包含下部源極/汲極區，第二下部奈米結構FET進一步包含下部源極/汲極區，第一上部奈米結構FET進一步包含上部源極/汲極區，且第二上部奈米結構FET進一步包含上部源極/汲極區。在一些實施例中，該裝置進一步包含位於下部源極/汲極區與上部源極/汲極區之間的隔離介電質，第一上部閘極結構及第二上部閘極結構各自延伸穿過隔離介電質。在該裝置的一些實施例中，第一下部奈米結構FET及第二下部奈米結構FET串聯連接，且第一上部奈米結構FET及第二上部奈米結構FET並聯連接。在該裝置的一些實施例中，第一下部奈米結構FET、第二下部奈米結構FET、第一上部奈米結構FET及第二上部奈米結構FET係反及閘的一部分。在該裝置的一些實施例中，第一下部奈米結構FET及第二下部奈米結構FET並聯連接，且第一上部奈米結構FET及第二上部奈米結構FET串聯連接。 在該裝置的一些實施例中，第一下部奈米結構FET、第二下部奈米結構FET、第一上部奈米結構FET及第二上部奈米結構FET係反或閘的一部分。
在實施例中，一種方法包含：形成第一半導體奈米結構、第二半導體奈米結構、第一虛設奈米結構及第二虛設奈米結構，第一半導體奈米結構安置於第一虛設奈米結構之間，第二半導體奈米結構安置於第二虛設奈米結構之間；形成在第一橫截面中鄰近於第一半導體奈米結構及第二半導體奈米結構的第一源極/汲極區；用第一閘極結構替換第一虛設奈米結構，第一閘極結構在第二橫截面中安置於第一半導體奈米結構的第一側及第二半導體奈米結構的第一側處，其中第一橫截面與第二橫截面不同；及在替換第一虛設奈米結構之後，用第二閘極結構替換第二虛設奈米結構，第二閘極結構在第二橫截面中安置於第一半導體奈米結構的第二側及第二半導體奈米結構的第二側處。在一些實施例中，該方法進一步包含：形成在第一橫截面中鄰近於第一半導體奈米結構的第二源極/汲極區；在第二源極/汲極區上形成隔離介電質；及形成位於隔離介電質上且在第一橫截面中鄰近於第二半導體奈米結構的第三源極/汲極區。在一些實施例中，該方法進一步包含：形成在第一橫截面中鄰近於第一半導體奈米結構及第二半導體奈米結構的第二源極/汲極區。在一些實施例中，該方法進一步包含：形成鄰近於第一半導體奈米結構的第二源極/汲極區；及在第一源極/汲極區、第二源極/汲極區、第一閘極結構 及第二閘極結構上方形成隔離介電質。在一些實施例中，該方法進一步包含：形成穿過隔離介電質的通孔，該通孔連接至第二源極/汲極區。在該方法的一些實施例中，第一半導體奈米結構及第二半導體奈米結構具有相同的導電性型。
前述內容概述了若干實施例的特徵，使得熟習此項技術者可更佳地理解本發明的各個態樣。熟習此項技術者應瞭解，他們可容易地使用本發明作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優勢的其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不脫離本發明的精神及範疇，且在不脫離本發明的精神及範疇的情況下可在本文中進行各種改變、替換及變更。
66:下部半導體奈米結構 108:下部磊晶源極/汲極區 132:下部閘極介電質 134:下部閘電極 150:隔離介電質 166:上部半導體奈米結構 208:上部磊晶源極/汲極區 232:上部閘極介電質 234:上部閘電極 A-A'、B-B':橫截面

Claims (10)

  1. 一種半導體裝置，包括： 一第一奈米結構；一第二奈米結構，位於該第一奈米結構上方；一第一閘極結構，沿著該第一奈米結構的一頂表面及一底表面延伸，該第一閘極結構安置於該第一奈米結構的一第一側及該第二奈米結構的一第一側處；一第二閘極結構，沿著該第二奈米結構的一頂表面及一底表面延伸，該第二閘極結構安置於該第一奈米結構的一第二側及該第二奈米結構的一第二側處，該第一奈米結構的該第二側與該第一奈米結構的該第一側相對，該第二奈米結構的該第二側與該第二奈米結構的該第一側相對，其中該第一閘極結構的一第一頂表面實質上和該第二閘極結構的一第二頂表面齊平；及一內部間隔物，橫向位於該第一奈米結構和該第二閘極結構之間且具有一絕緣材料。
  2. 如請求項1所述之半導體裝置，其中該第一奈米結構及該第二奈米結構具有相同的導電性型。
  3. 如請求項1所述之半導體裝置，其中該第一閘極結構及該第二閘極結構耦接至多個不同控制互連件。
  4. 如請求項1所述之半導體裝置，其中該第一閘極結構及該第二閘極結構耦接至相同的控制互連件。
  5. 一種半導體裝置，包括：一第一下部奈米結構FET，包括一第一下部半導體奈米結構及位於該第一下部半導體奈米結構周圍的一第一下部閘極結構；一第二下部奈米結構FET，包括一第二下部半導體奈米結構及位於該第二下部半導體奈米結構周圍的一第二下部閘極結構，該第二下部半導體奈米結構安置於該第一下部半導體奈米結構上方，該第一下部閘極結構的一第一頂表面實質上和該第二下部閘極結構的一第二頂表面齊平；一內部間隔物，橫向位於該第一下部半導體奈米結構和該第二下部閘極結構之間且具有一絕緣材料；一第一上部奈米結構FET，包括一第一上部半導體奈米結構及位於該第一上部半導體奈米結構周圍的一第一上部閘極結構，該第一上部半導體奈米結構安置於該第二下部半導體奈米結構上方，該第一上部閘極結構耦接至該第一下部閘極結構；及一第二上部奈米結構FET，包括一第二上部半導體奈米結構及位於該第二上部半導體奈米結構周圍的一第二上部閘極結構，該第二上部半導體奈米結構安置於該第一上部半導體奈米結構上方，該第二上部閘極結構耦接至該第二下部閘極結構。
  6. 如請求項5所述之半導體裝置，其中該第一下部奈米結構FET進一步包括一下部源極/汲極區，該第二下部奈米結構FET進一步包括該下部源極/汲極區，該第一上部奈米結構FET進一步包括一上部源極/汲極區，且該第二上部奈米結構FET進一步包括該上部源極/汲極區。
  7. 如請求項6所述之半導體裝置，進一步包括：一隔離介電質，位於該下部源極/汲極區與該上部源極/汲極區之間，該第一上部閘極結構及該第二上部閘極結構各自延伸穿過該隔離介電質。
  8. 一種半導體裝置的形成方法，包括以下步驟：形成一第一半導體奈米結構、一第二半導體奈米結構、多個第一虛設奈米結構及多個第二虛設奈米結構，該第一半導體奈米結構安置於該些第一虛設奈米結構之間，該第二半導體奈米結構安置於該些第二虛設奈米結構之間；形成在一第一橫截面中鄰近於該第一半導體奈米結構及該第二半導體奈米結構的一第一源極/汲極區；用一第一閘極結構替換該些第一虛設奈米結構，該第一閘極結構在一第二橫截面中安置於該第一半導體奈米結構的一第一側及該第二半導體奈米結構的一第一側處，其中該第一橫截面與該第二橫截面不同；形成一內部間隔物橫向位於該第一半導體奈米結構旁且具有一絕緣材料；及在替換該些第一虛設奈米結構之後，用一第二閘極結構替換該些第二虛設奈米結構，該第二閘極結構在該第二橫截面中安置於該第一半導體奈米結構的一第二側及該第二半導體奈米結構的一第二側處，該第一閘極結構的一第一頂表面實質上和該第二閘極結構的一第二頂表面齊平，該內部間隔物橫向位於該第一半導體奈米結構及該第二閘極結構之間。
  9. 如請求項8所述之方法，進一步包括以下步驟：形成在該第一橫截面中鄰近於該第一半導體奈米結構的一第二源極/汲極區；在該第二源極/汲極區上形成一隔離介電質；及形成位於該隔離介電質上且在該第一橫截面中鄰近於該第二半導體奈米結構的一第三源極/汲極區。
  10. 如請求項8所述之方法，進一步包括以下步驟：形成在該第一橫截面中鄰近於該第一半導體奈米結構及該第二半導體奈米結構的一第二源極/汲極區。
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