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TWI895675B - 製造半導體裝置的方法 - Google Patents

製造半導體裝置的方法

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Publication number
TWI895675B
TWI895675B TW111150182A TW111150182A TWI895675B TW I895675 B TWI895675 B TW I895675B TW 111150182 A TW111150182 A TW 111150182A TW 111150182 A TW111150182 A TW 111150182A TW I895675 B TWI895675 B TW I895675B
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layer
conductive layer
blanket
conductive
opening
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TW111150182A
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Inventor
邱詩航
志安 徐
Original Assignee
台灣積體電路製造股份有限公司
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Abstract

在製造半導體裝置的方法中，在介電層中第一導電層上方形成開口，在開口中第一導電層上方形成第二導電層，而不會在介電層的至少上表面上形成第二導電層，在開口中第二導電層上方形成第三導電層，而不會在介電層的至少上表面上形成第三導電層，及在開口中第三導電層上方形成上部層。

Description

製造半導體裝置的方法
本揭露是關於一種製造半導體裝置的方法。
隨著半導體行業向奈米技術製程節點發展以追求更高的裝置密度、更高的性能、及更低的成本，製造及設計問題帶來的挑戰已導致三維設計的發展，如多閘極場效電晶體(field effect transistor，FET)，包括使用奈米結構(例如，奈米片或奈米線)的鰭式FET(FinFET)及閘極全環繞(gate-all-around，GAA)FET。在FinFET中，閘極電極相鄰於通道區的三個側表面，閘極介電層插入兩者之間。FinFET的閘極電極包括一或多個金屬材料層，金屬材料由閘極替換技術形成。
根據本揭露的一個態樣，在製造半導體裝置的方法中，在介電層的第一導電層上方形成開口，在開口中第一導電層上方形成第二導電層，而不會在介電層的至少上表面上形成第二導電層，在開口中第二導電層上方形成第三 導電層，而不會在介電層的至少上表面上形成第三導電層，及上部層藉由第三導電層與第二導電層分離開。
根據本揭露的又一態樣，製造半導體裝置的方法包含在介電層中的第一導電層上方形成開口；在開口中的第一導電層上方形成毯覆層，毯覆層的一部分在開口的側壁及介電層的上表面上；移除形成於開口的側壁及介電層的上表面上的毯覆層的部分，從而在第一導電層上形成一第二導電層；在開口中的第二導電層上方形成第三導電層，而不會在介電層的至少該上表面上形成第三導電層；及在開口中的第三導電層上方形成上部層，其中上部層藉由第三導電層與第二導電層分離開。
根據本揭露的另一態樣，在一種製造半導體裝置的方法中，藉由移除犧牲閘極電極在介電層中形成閘極空間，在閘極空間中形成閘極介電層，在閘極介電層上形成導電層以完全填充閘極空間，使閘極介電層及導電層凹陷以形成凹陷導電層，在閘極空間中凹陷導電層上形成第一帽蓋金屬層，而不會在介電層的上表面上形成第一帽蓋金屬層，及在閘極空間中第一帽蓋金屬層上方形成帽蓋絕緣層。帽蓋絕緣層藉由第一帽蓋金屬層與凹陷導電層分離開。
10:基板
11:底部鰭片結構/鰭片結構底部部分/凹陷鰭片結構
20:鰭片結構
20A:鰭片結構
21:源極/汲極空間
22:空腔
30:隔離絕緣層
40:虛設(犧牲)閘極結構
42:虛設(犧牲)閘極介電層
44:虛設(犧牲)閘極電極層
45A:介電層
46:側壁間隔物
46L:第一覆蓋層
47:閘極空間
48A:襯墊氮化矽層
48B:氧化矽遮罩層
49A:開口
50:ILD層
52:絕緣襯裡層/蝕刻終止層
54:介電層
60:源極/汲極磊晶層
72:導電接觸層
79:填充材料層
80A:下部導電層
80W:功函數調整層
81:介面層
82:閘極介電層
83:阻障層
84:第一WFM層
85:第二WFM層
85A:第一導電層
85B:第二導電層
85BL:毯覆導電層
85C:第三導電層
85CL:毯覆導電層
85D:第四導電層
86:阻擋金屬層/黏著層
87:帽蓋金屬層
87A:第一帽蓋金屬層
87B:第二帽蓋金屬層
88:金屬閘極電極
90:閘極帽蓋絕緣層
90A:上部層
120:第一半導體層
125:第二半導體層
130:第一絕緣層
135:內部間隔物
150:光阻劑層
152:阻劑圖案
160:下部導電層
170:第二ILD層
180:導電層
190:通孔觸點
190L:毯覆層
H11:高度
W11~W12:寬度
本揭露的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中的標準規範，各種特徵未按比例繪製。實際上，各種特徵的尺寸可 為了論述清楚經任意地增大或減小。
第1A圖、第1B圖、第1C圖、及第1D圖顯示根據本揭露的實施例的製造半導體裝置的順序製程的各個階段。
第2A圖、第2B圖、第2C圖、第2D圖、第2E圖、第2F圖、第2G圖、第2H圖、第2I圖及第2J圖顯示根據本揭露的實施例的製造半導體裝置的順序製程的各個階段。
第3A圖、第3B圖、第3C圖、第3D圖、第3E圖、第3F圖、及第3G圖顯示根據本揭露的實施例的製造半導體裝置的順序製程的各個階段。
第4A圖、第4B圖、第4C圖、第4D圖、第4E圖、及第4F圖顯示根據本揭露的實施例的製造半導體裝置的順序製程的各個階段。
第5A圖、第5B圖、第5C圖、及第5D圖顯示根據本揭露的實施例的製造半導體裝置的順序製程的各個階段中之一者。
第6A圖、第6B圖、第6C圖、第6D圖、第6E圖、及第6F圖顯示根據本揭露的實施例的製造半導體裝置的順序製程的各個階段。
第7A圖、第7B圖、及第7C圖顯示根據本揭露的實施例的製造半導體裝置的順序製程的各個階段。
第8A圖、第8B圖、及第8C圖顯示根據本揭露的實施例的製造半導體裝置的順序製程的各個階段。
第9A圖及第9B圖顯示根據本揭露的實施例的製造半導體 裝置的順序製程的各個階段。
第10A圖及第10B圖顯示根據本揭露的實施例的製造半導體裝置的順序製程的各個階段。
第11A圖及第11B圖顯示根據本揭露的實施例的製造半導體裝置的順序製程的各個階段。
第12A圖及第12B圖顯示根據本揭露的實施例的製造半導體裝置的順序製程的各個階段。
第13A圖及第13B圖顯示根據本揭露的實施例的製造半導體裝置的順序製程的各個階段。
第14A圖及第14B圖顯示根據本揭露的實施例的製造半導體裝置的順序製程的各個階段。
第15A圖及第15B圖顯示根據本揭露的實施例的製造半導體裝置的順序製程的各個階段。
第16A圖及第16B圖顯示根據本揭露的實施例的製造半導體裝置的順序製程的各個階段。
第17A圖、第17B圖、第17C圖、第17D圖、第17E圖、第17F圖、第17G圖及第17H圖顯示根據本揭露的實施例的用於FET裝置的鑲嵌製程的各個階段。
應理解，以下揭示內容提供用於實施本揭露的不同特徵的許多不同實施例、或實例。下文描述組件及配置的特定實施例及實例以簡化本揭露。當然，這些僅為實例且非意欲為限制性的。舉例而言，元件的尺寸不限於所揭示 之範圍或值，而是取決於製程條件及/或裝置的期望性質。此外，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成為插入第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。各種特徵可出於簡單及清楚之目的以不同的比例任意繪製。
此外，為了便於描述，在本文中可使用空間相對術語，諸如「在......下方」、「在......之下」、「下部」、「在......之上」、「上部」及類似者，來描述諸圖中圖示之一個元件或特徵與另一(多個)元件或特徵之關係。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。器件可另外定向(旋轉90度或處於其他定向)，且本文中所使用之空間相對描述符可類似地加以相應解釋。此外，術語「由......製成」可意謂「包含」或「由......組成」。此外，在以下製造製程中，在所述操作之間可能存在一或多個額外操作，且操作次序可能會改變。在本揭露中，「A、B及C中之一者」意謂「A、B及/或C」(A，B，C，A及B，A及C，B及C，或A、B及C)，且除非另有說明，否則不表示A中的一個元素、B中的一個元素及C中的一個元素。在整個揭示內容中，源極與汲極交替使用，且源極/汲極是指源極及汲極中之一者或兩者。在以下實施例中，關於一個實施例(例如，一或多個圖)描述的材料、組態、尺寸、製程及/或操作可在其他實施例中使用，且可省略其詳細描述。
在半導體製造製程中，採用各種金屬填充製程來填充形成於介電材料中或由介電材料形成的空間、孔或開口。在一些實施例中，金屬填充製程用於形成連接下部導電層與上部導電層的通孔或觸點。在一些實施例中，金屬填充製程用於在閘極替換技術中形成金屬閘極電極。
在閘極替換技術中，首先在通道區上方形成包括犧牲閘極電極(舉例而言，由多晶矽製成)的犧牲閘極結構，隨後用金屬閘極結構替換。在金屬閘極FinFET或GAA FET中，在自其移除犧牲閘極結構的空間中填充各種金屬材料，諸如阻障層、功函數調整層、黏附層或主體金屬層。在一些FET裝置中，在用以形成金屬閘極結構的閘極替換製程之後，使金屬閘極結構的上部部分凹陷，且在凹陷閘極結構上方形成帽蓋絕緣層，以確保金屬閘極電極與相鄰導電觸點之間的隔離區。此外，在高級FET裝置中，在一個裝置中製造具有不同臨限電壓的各種FET(n型通道及p型通道FET)，且FET可具有不同的金屬(例如，功函數調整金屬)結構。
在通孔或觸點形成中，在介電層中形成空間、孔或開口，且空間、孔或開口由一或多個導電層填充。在一些實施例中，使用電鍍製程來形成導電層，這通常需要種晶層以供導電層生長。在一些實施例中，在孔中使用一或多個阻障層以抑制金屬自上部層擴散至下部層。
在本揭露中，揭示用於在空間、孔或開口中形成一或多個導電層以形成僅底部的帽層的新穎製程，該製程會 改善導電層的底部覆蓋率並改善製程窗口。
第1A圖至第1D圖顯示根據本揭露的實施例的製造FET裝置的順序製程。應理解，針對方法的額外實施例，可在第1A圖至第1D圖所示的製程之前、期間、及之後提供額外操作，且可替換或消除以下描述的操作中之一些。操作/製程的次序可互換。
在一些實施例中，空間、孔或開口49A由介電層45A形成。在一些實施例中，下部導電層80A設置於開口49A的底部處，如第1A圖中所示。在一些實施例中，介電層45A是閘極側壁間隔物，且開口49A是自其移除犧牲閘極結構的閘極空間。下部導電層80A是一或多個導電材料層，諸如功函數調整層。在其他實施例中，介電層45A是層間介電(interlayer dielectric，ILD)層，且下部導電層80A是下部金屬佈線圖案。在一些實施例中，下部導電層80A是半導體層，諸如源極/汲極磊晶層，且介電層45A是ILD層。在一些實施例中，開口49A的深寬比(高度/寬度)在約1.25至約7的範圍內。當開口49A在平面圖中具有矩形形狀時，寬度是矩形形狀的較短側。
在一些實施例中，如第1B圖中所示，在下部導電層80A上方形成第一導電層85A。在一些實施例中，藉由原子層沉積(atomic layer deposition，ALD)在下部導電層80A上選擇性地形成第一導電層85A。因此，第一導電層85A與介電層45A的不高於第一導電層85A之高度的側壁接觸。在一些實施例中，第一導電層不會形成於 介電層45A的上表面上。
在一些實施例中，第一導電層85A藉由使用WCl5氣體作為前驅物的ALD形成的鎢或藉由使用MoCl5氣體作為前驅物的ALD形成的鉬製成。當金屬五氯化物用作ALD(或化學氣相沉積(chemical vapor deposition，CVD))的前驅物時，金屬層不會在介電層上生長，而選擇性地在導電層上生長。在一些實施例中，導電層(例如，下部導電層80A)包括Ti、Ta、TiAl、TiAlC、TiN、TiSiN、TaN、TaSiN、WN、WCN、或導電金屬氧化物。在一些實施例中，第一導電層85A的厚度在約1nm至約10nm的範圍內，且在約2nm至約6nm的範圍內，這取決於裝置及/或製程要求。
在一些實施例中，使用金屬五氯化物(metal penta-chloride)的ALD製程在約400℃至約500℃範圍內的基板溫度下、約100℃至約150℃範圍內的前驅物溫度下、及約10托至約50托的壓力下執行。在一些實施例中，作為還原氣體的氫氣(H2)及作為載體氣體的氬氣與前驅物氣體一起引入，並排出作為副產品的HCl氣體。在一些實施例中，第一導電層85A的上表面的平坦度(上表面的峰至底)在約0.1nm至約1nm的範圍內。在一些實施例中，第一導電層85A包括約1ppm至約100ppm的氯量，且不含氟。
接著，如第1C圖中所示，在第一導電層85A上方形成第二導電層85B。在一些實施例中，第二導電層85B 藉由ALD選擇性地形成於第一導電層85A上。因此，第二導電層85B與介電層45A的不高於第二導電層85B之高度的側壁接觸。在一些實施例中，第二導電層不會形成於介電層45A的上表面上。
在一些實施例中，第二導電層85B由使用WF6氣體作為前驅物的ALD形成的鎢製成。當金屬氟化物用作ALD(或CVD)的前驅物時，金屬層不會在介電層上生長，而選擇性地在導電層上生長。在一些實施例中，第二導電層85B的厚度在約1nm至約10nm的範圍內，且在約2nm至約6nm的範圍內，這取決於裝置及/或製程要求。
在一些實施例中，使用WF6氣體的ALD製程在約200℃至約400℃範圍內的基板溫度(低於第一導電層85A的ALD製程)下、約10℃至約30℃範圍內的前驅物溫度(低於第一導電層85A的ALD製程，例如，室溫)下、10托至50托之間的壓力下執行。在一些實施例中，作為還原氣體的氫氣(H2)及作為載體氣體的氬氣與前驅物氣體一起引入，並排出作為副產品的HF氣體。在一些實施例中，第二導電層85B的上表面的平坦度(上表面的峰至底)在約0.1nm至約1nm的範圍內。在一些實施例中，第二導電層85B包括約1ppm至約100ppm的氟量，且不含氯。
在一些實施例中，在形成第二導電層85B之前，不會執行用以移除形成於介電層(若有)上的第一導電層的非所需部分的乾式蝕刻製程。類似地，在形成第二導電層 85B之後，不會執行用以移除形成於介電層(若有)上的第二導電層85B的非所需部分的乾式蝕刻製程。
在形成第二導電層85B之後，在第二導電層85B上方形成上部層90A，如第1D圖中所示。在一些實施例中，上部層90A包括一或多個額外導電層(例如，鎢、銅、鈷、釕等)或一或多個介電層(例如，氧化矽、氮化矽、SiON、SiOC、SiOCN等)。在一些實施例中，不會形成第二導電層，且上部層90A形成於第一導電層85A上。如第1D圖中所示，第一導電層85A或第二導電層85B均不具有U形橫截面。
第2A圖至第2H圖顯示根據本揭露的實施例的製造FET裝置的順序製程。應理解，對於方法的額外實施例，可在第2A圖至第2H圖中所示的製程之前、期間、及之後提供額外操作，且可替換或消除以下描述的操作中之一些。操作/製程的次序可互換。
第2A圖與第1A圖相同。在一些實施例中，如第2B圖中所示，在下部導電層80A上方形成用於第三導電層的毯覆導電層85CL。在一些實施例中，毯覆導電層85CL藉由諸如濺射製程的物理氣相沉積(physical vapor deposition，PVD)、或CVD形成。在一些實施例中，如第2B圖中所示，毯覆導電層85CL亦形成於開口49A中介電層45A的側壁上及介電層45A的上表面上。在一些實施例中，沉積於下部導電層80A上的毯覆導電層85CL的厚度大於介電層45A的側壁上的厚度。在一些實 施例中，沉積於下部導電層80A上的毯覆導電層85CL的厚度等於或小於介電層45A的上表面上的厚度。
在一些實施例中，毯覆導電層85CL包括金屬、導電金屬氮化物/氧化物、或半導體材料。金屬材料包括W、Ti、Ta、Co、Ni、Mo、Ru、Cu、Al或其合金中之一或多者。導電金屬氮化物或氧化物包括TiN、TaN、WN、WCN、SnO2、等。半導體材料包括Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP中之一或多者。在一些實施例中，毯覆導電層85CL由與下部導電層80A相同的材料製成。在某些實施例中，毯覆導電層85CL為介電層。
在PVD(濺射)製程中，當離子密度較大時，介電層45A的側壁上的沉積經抑制。在一些實施例中，濺射製程在約25℃至約500℃的溫度下、約20mTorr至約500mTorr的壓力下，用約2kW至約4kW的RF功率及用約50V至300V的RF偏壓執行。在一些實施例中，毯覆導電層85CL不含氯及氟。
接著，如第2C圖中所示，移除沉積於介電層45A的側壁上的毯覆導電層85CL的部分。在一些實施例中，使用用去離子水、臭氧水、H2O2、酸(HF、HCl、H2SO4、H3PO4等)、及/或氨水的濕式蝕刻製程。在一些實施例中，濕式蝕刻劑是NH4OH、H2O2及H2O的混合物或HCl、H2O2及H2O的混合物。在一些實施例中，使用含氟氣體(例如，CF4)、含氯氣體(BCl3)等的乾式蝕刻製程，接著 使用如上所述的濕式蝕刻製程。在一些實施例中，使用定向蝕刻製程以移除介電層45A的側壁上的毯覆導電層85CL的部分。在定向蝕刻製程中，以相對於介電層45A的上表面約10度至約60度的角度施加活性物種。如第2C圖中所示，在移除介電層45A的側壁上的毯覆導電層85CL的部分之後，下部導電層80A上及介電層45A的上表面上的毯覆導電層85CL的部分仍然保留。在一些實施例中，剩餘導電層(即，第三導電層85C)的厚度在約1nm至約10nm的範圍內，而在其他實施例中，厚度在約2nm至約6nm的範圍內。在一些實施例中，第三導電層85C的上表面的平坦度(上表面的峰至底)在約0.1nm至約1nm的範圍內。
接下來，如第2D圖中所示，填充材料層79形成於開口49A中及毯覆導電層85CL保留於其上的介電層45A的上表面上。在一些實施例中，填充材料層79包括諸如聚合物的有機材料。在一些實施例中，填充材料層79是光阻劑層或底部抗反射塗佈(bottom antireflective coating，BARC)層。
接著，如第2E圖中所示，藉由回蝕操作使填充材料層79凹陷，以曝光介電層45A的上表面上的剩餘毯覆導電層85CL，同時藉由填充材料層79保護第三導電層85C。
此外，如第2F圖中所示，藉由如上所述的濕式蝕刻操作及/或乾式蝕刻操作移除介電層45A的上表面上的 剩餘毯覆導電層85CL，接著如第2G圖中所示移除開口49A中的填充材料層79。
在一些實施例中，如第2H圖中所示，藉由如上所述的ALD製程在第三導電層85C上方進一步形成與第一導電層85A一致的第四導電層85D。在一些實施例中，類似於第1D圖，在第四導電層85D上進一步形成包括一或多個額外導電層(例如，鎢、銅、鈷、釕等)或一或多個介電層(例如，氧化矽、氮化矽、SiON、SiOC、SiOCN等)的上部層。在其他實施例中，不會在第三導電層85C上形成第四導電層，而在第三導電層85C上形成一或多個額外導電層或一或多個介電層。在其他實施例中，在形成於第三導電層85C上的第四導電層85D上形成與第二導電層85B一致的第五導電層。
第2I圖及第2J圖是沿Y方向的橫截面圖，對應於沿X方向的橫截面圖的第2B圖及第2C圖。在一些實施例中，當使用定向蝕刻操作以移除毯覆導電層85CL的部分且平面圖中開口49A的形狀為矩形時，毯覆導電層85CL的一部分保留在開口49A的較短側上的側壁上，如第2I圖及第2J圖中所示。
第3A圖至第3G圖顯示根據本揭露的實施例的製造FET裝置的順序製程。應理解，對於方法的額外實施例，可在第3A圖至第3G圖中所示的製程之前、期間、及之後提供額外操作，且可替換或消除以下描述的操作中之一些。操作/製程的次序可互換。
第3A圖與第1B圖相同。在一些實施例中，第一導電層85A藉由如上所述的ALD製程、或藉由濺射製程接著藉由如上所述的移除製程形成。
在一些實施例中，如第3B圖中所示，在第一導電層85A上方形成用於第二導電層的毯覆導電層85BL。在一些實施例中，毯覆導電層85BL藉由諸如濺射製程的PVD、或CVD形成。PVD(濺射)製程的製程條件與上述相同。在一些實施例中，如第3B圖中所示，毯覆導電層85BL亦形成於開口49A中的介電層45A的側壁上及介電層45A的上表面上。在一些實施例中，沉積於第一導電層85A上的毯覆導電層85BL的厚度大於介電層45A的側壁上的厚度。在一些實施例中，沉積於第一導電層85A上的毯覆導電層85BL的厚度等於或小於介電層45A的上表面上的厚度。
在一些實施例中，毯覆導電層85BL包括金屬、導電金屬氮化物/氧化物、或半導體材料。金屬材料包括W、Ti、Ta、Co、Ni、Mo、Ru、Cu、Al或其合金中之一或多者。導電金屬氮化物或氧化物包括TiN、TaN、WN、WCN、SnO2等。半導體材料包括Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP中之一或多者。在某些實施例中，毯覆層85BL為介電層。
接著，如第3C圖中所示，移除沉積於介電層45A的側壁上的毯覆導電層85BL的部分。在一些實施例中， 使用去離子水、臭氧水、H2O2、酸(HF、HCl、H2SO4、H3PO4等)、及/或氨水的濕式蝕刻製程。在一些實施例中，濕式蝕刻劑是NH4OH、H2O2及H2O的混合物或HCl、H2O2及H2O的混合物。在一些實施例中，使用含氟氣體(例如，CF4)、含氯氣體(BCl3)等的乾式蝕刻製程，接著使用如上所述的濕式蝕刻製程。在一些實施例中，定向蝕刻製程用於移除介電層45A的側壁上的毯覆導電層85BL的部分。在定向蝕刻製程中，以相對於介電層45A的上表面約10度至約60度的角度施加活性物種。如第3C圖中所示，在移除介電層45A的側壁上的毯覆導電層85BL的部分之後，第一導電層85A及介電層45A的上表面上的毯覆導電層85BL的部分保留。在一些實施例中，剩餘導電層(即，第二導電層85B)的厚度在約1nm至約10nm的範圍內，而在其他實施例中，厚度在約2nm至約6nm的範圍內。在一些實施例中，第二導電層85B的上表面的平坦度(上表面的峰至底)在約0.1nm至約1nm的範圍內。
接下來，如第3D圖中所示，填充材料層79形成於開口49A中及毯覆導電層85BL保留於其上的介電層45A的上表面上。在一些實施例中，填充材料層79包括諸如聚合物的有機材料。在一些實施例中，填充材料層79是光阻劑層或BARC層。
接著，如第3E圖中所示，藉由回蝕操作使填充材料層79凹陷，以曝光介電層45A的上表面上的剩餘毯覆 導電層85BL，同時藉由填充材料層79保護第二導電層85B。
此外，自如上所述的濕式蝕刻操作及/或乾式蝕刻操作移除介電層45A的上表面上的剩餘毯覆層85BL，如第3F圖中所示，接著移除開口49A中的填充材料層79，如第3G圖中所示。
在一些實施例中，類似於第1D圖，在第二導電層85B上進一步形成包括一或多個額外導電層(例如，鎢、銅、鈷、釕等)或一或多個介電層(例如，氧化矽、氮化矽、SiON、SiOC、SiOCN等)的上部層。在其他實施例中，如上所述，在形成第一導電層及第二導電層之前，在下部導電層80A上形成上部層。
第4A圖至第8C圖顯示根據本揭露的實施例的FET裝置的閘極更換製程的各個階段。應理解，對於方法的額外實施例，可在第4A圖至第8C圖中所示的製程之前、期間、及之後提供額外操作，且可替換或消除以下描述的操作中之一些。操作/製程的次序可互換。
如第4A圖中所示，在基板10上方製造一或多個鰭片結構20。基板10是例如具有約1×1015cm-3至約1×1018cm-3範圍內的雜質濃度的p型矽基板。在其他實施例中，基板10是具有約1×1015cm-3至約1×1018cm-3範圍內的雜質濃度的n型矽基板。或者，基板10可包含另一元素半導體，諸如鍺；化合物半導體，包括IV-IV群組化合物半導體，諸如SiC及SiGe；III-V群組化合 物半導體，諸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；或其組合物。在一個實施例中，基板10是矽層之SOI(絕緣體上矽)基板。諸如非晶Si或非晶SiC的非晶基板、或諸如氧化矽的絕緣材料亦可用作基板10。基板10可包括已適當摻雜有雜質(例如，p型或n型導電性)的各種區域。在一些實施例中，用於p型FET的基板10的一部分藉由蝕刻凹陷，且在凹槽上方形成SiGe層。第4A圖至第4F圖顯示n型FET的情況，但大多數製造製程與p型FET基本相同。
鰭片結構20可藉由任何適合的方法來圖案化。舉例而言，鰭片結構20可使用一或多個光學微影術製程來圖案化，包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程將光學微影術與自對準製程結合在一起，允許產生具有例如比使用單一直接光學微影術製程可獲得的節距更小節距的圖案。舉例而言，在一個實施例中，在基板上方形成犧牲層，並使用光學微影術製程來圖案化。使用自對準製程沿經圖案化犧牲層形成間隔物。接著移除犧牲層，且接著可使用剩餘的間隔物來圖案化鰭片結構20。
如第4A圖中所示，在Y方向上延伸的兩個鰭片結構20在X方向上相鄰於彼此設置。然而，鰭片結構20的數目不限於兩個。數目可是1、3、4、5或更多。此外，一或多個虛設鰭片結構可相鄰於鰭片結構20的兩側設置， 以提高圖案化製程中的圖案逼真度。在一些實施例中，鰭片結構20的寬度在約5nm至約40nm的範圍內，而在某些實施例中在約7nm至約15nm的範圍內。在一些實施例中，鰭片結構20的高度在約100nm至約300nm的範圍內，而在其他實施例中在約50nm至100nm的範圍內。在一些實施例中，鰭片結構20之間的空間在約5nm至約80nm的範圍內，而在其他實施例中在約7nm至15nm的範圍內。然而，熟習此項技術者將認識到，在整個說明書中所述的尺寸及值僅是實例，且可改變以適應積體電路的不同規模。
在形成鰭片結構20之後，在鰭片結構20上方形成隔離絕緣層30，如第4B圖中所示。隔離絕緣層30包括由LPCVD(低壓化學氣相沉積)、電漿CVD或可流動CVD形成的一或多個絕緣材料層，諸如氧化矽、氧氮化矽或氮化矽。在可流動CVD中，沉積可流動介電材料而非氧化矽。正如其名稱所示，可流動介電材料可在沉積製程期間「流動」，以一高深寬比填充間隙或空間。通常，在含矽前驅物中添加各種化學物質，以使經沉積薄膜流動。在一些實施例中，添加氮氫化物鍵。可流動介電前驅物的實例，特別是可流動氧化矽前驅物，包括矽酸鹽、矽氧烷、甲基倍半矽氧烷(MSQ)、氫倍半矽氧烷(HSQ)、MSQ與HSQ的混合物、全氫矽氮烷(TCPS)、全氫聚矽氮烷(PSZ)、正矽酸乙酯(TEOS)、或矽胺，諸如三矽胺(TSA)。這些可流動氧化矽材料形成於多重操作製程中。可流動膜經沉 積之後，其經固化，接著經退火以移除非所需元素(多個)從而形成氧化矽。可流動膜可摻雜有硼及/或磷。在一些實施例中，隔離絕緣層30可由一或多個層的旋塗式玻璃(spin-on-glass，SOG)、SiO、SiON、SiOCN及/或氟矽玻璃(FSG)形成。
在鰭片結構20上方形成隔離絕緣層30之後，執行平坦化操作以移除隔離絕緣層30及遮罩層(例如，襯墊氧化層及形成於襯墊氧化層上的氮化矽遮罩層)。平坦化操作可包括化學機械研磨(chemical mechanical polishing，CMP)及/或回蝕製程。接著，進一步移除隔離絕緣層30，以便曝光待成為通道層的鰭片結構20的上部部分，如第4B圖中所示。在某些實施例中，使用濕式蝕刻製程來執行隔離絕緣層30的部分移除，舉例而言，藉由將基板浸入氫氟酸(HF)中。在另一實施例中，隔離絕緣層30的部分移除使用乾式蝕刻製程來執行。舉例而言，可使用CHF3或BF3作為蝕刻氣體的乾式蝕刻製程。在形成隔離絕緣層30之後，可執行熱處理，舉例而言，退火製程，以改善隔離絕緣層30的品質。在某些實施例中，熱處理是藉由使用快速熱退火(rapid thermal annealing，RTA)在惰性氣體環境(諸如N2、Ar或He環境)中在約900℃至約1050℃範圍內的溫度下執行約1.5秒至約10秒。
接著，如第4C圖中所示，在鰭片結構20的部分上方形成虛設閘極結構40。在隔離絕緣層30及經曝光鰭片結構20上方形成介電層及多晶矽層，接著執行圖案化操 作以獲得包括由多晶矽製成的虛設閘極電極層44及虛設閘極介電層42的虛設閘極結構40。在一些實施例中，藉由使用包括氮化矽層及氧化層的硬遮罩來執行多晶矽層的圖案化。虛設閘極介電層42可是藉由CVD、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、電子束蒸發、或其他適合製程形成的氧化矽。在一些實施例中，虛設閘極介電層42包括一或多個層的氧化矽、氮化矽、氧氮化矽、或高k介電質。在一些實施例中，虛設閘極介電層42的厚度在約1nm至約5nm的範圍內。
在一些實施例中，虛設閘極電極層44摻雜有均勻或非均勻摻雜的多晶矽。在本實施例中，虛設閘極電極層44的寬度在約30nm至約60nm的範圍內。在一些實施例中，虛設閘極電極層的厚度在約30nm至約50nm的範圍內。此外，一或多個虛設閘極結構可相鄰於虛設閘極結構40的兩側設置，以提高圖案化製程中的圖案逼真度。在一些實施例中，虛設閘極結構40的寬度在約5nm至約40nm的範圍內，而在某些實施例中在約7nm至約15nm的範圍內。
此外，如第4C圖及第4D圖中所示，側壁間隔物46形成於虛設閘極結構40的相對側面上。第4D圖是y-z平面中的橫截面。側壁間隔物46的絕緣材料層形成於虛設閘極結構40上方。絕緣材料層以共形方式沉積，使得其形成為在虛設閘極結構40的諸如側壁的垂直表面、水平表面、 及頂部上分別具有基本相等的厚度。在一些實施例中，絕緣材料層具有約5nm至約20nm範圍內的厚度。絕緣材料層包括SiN、SiON及SiCN或任何其他適合的介電材料中之一或多者。絕緣材料層可藉由ALD或CVD、或任何其他適合的方法形成。接下來，藉由各向異性蝕刻移除絕緣材料層的底部部分，從而形成閘極側壁間隔物46。在一些實施例中，側壁間隔物46包括兩至四層的不同絕緣材料。在一些實施例中，虛設閘極介電層42的部分設置於側壁間隔物46與隔離絕緣層30之間。在其他實施例中，虛設閘極介電層42沒有任何部分設置於側壁間隔物46與隔離絕緣層30之間。
隨後，在一些實施例中，將未由虛設閘極結構40覆蓋的鰭片結構20的源極/汲極區向下蝕刻(凹陷)以形成源極/汲極凹槽。在形成源極/汲極凹槽之後，在源極/汲極凹槽中形成一或多個源極/汲極磊晶層60，如第4D圖中所示。在一些實施例中，形成第一磊晶層、第二磊晶層及第三磊晶層。在其他實施例中，不形成凹槽，而在鰭片結構上方形成磊晶層。
在一些實施例中，第一磊晶層包括用於n型FinFET的SiP或SiCP，及用於p型FinFET的摻雜有B的SiGe或Ge。在一些實施例中，第一磊晶層中的P(磷)量在約1×1018原子/cm3至約1×1020原子/cm3的範圍內。在一些實施例中，第一磊晶層的厚度在約5nm至20nm的範圍內，而在其他實施例中，第一磊晶層的厚度在約 5nm至約15nm的範圍內。當第一磊晶層為SiGe時，Ge量在一些實施例中為約25原子%至約32原子%，在其他實施例中約為28原子%至約30原子%。在一些實施例中，第二磊晶層包括用於n型FinFET的SiP或SiCP，及用於p型FinFET的摻雜有B的SiGe。在一些實施例中，第二磊晶層中的磷量高於第一磊晶層中的磷量，且在約1×1020原子/cm3至約2×1020原子/cm3的範圍內。在本實施例中，第二磊晶層的厚度在約20nm至40nm的範圍內，或在其他實施例中在約25nm至約35nm的範圍內。當第二磊晶層為SiGe時，Ge量在一些實施例中約為35原子%至約55原子%，而在其他實施例中為約41原子%至約46原子%。在一些實施例中，第三磊晶層包括SiP磊晶層。第三磊晶層是用於在源極/汲極中形成矽化物的犧牲層。在一些實施例中，第三磊晶層中的磷量小於第二磊晶層中的磷量，且在約1×1018原子/cm3至約1×1021原子/cm3的範圍內。當第三磊晶層為SiGe時，Ge量在一些實施例中小於約20原子%，而在其他實施例中為約1原子%至約18原子%。
在至少一個實施例中，源極/汲極磊晶層60藉由LPCVD製程、分子束磊晶、原子層沉積或任何其他適合的方法來磊晶生長。LPCVD製程使用矽源氣體，諸如SiH4、Si2H6、或Si3H8；鍺源氣體，諸如GeH4、或G2H6；碳源氣體，諸如CH4或SiH3CH3；及磷源氣體，諸如PH3，在約400℃至約850℃的溫度下及約1托至 約200托的壓力下執行。
仍然參考第4C圖及第4D圖，層間介電(interlayer dielectric，ILD)層50形成於源極/汲極磊晶層60及虛設閘極結構40上方。用於ILD層50的材料包括包含Si、O、C及/或H的化合物，諸如氧化矽、SiCOH及SiOC。諸如聚合物的有機材料亦可用於ILD層50。
在形成ILD層50之後，執行諸如CMP的平坦化操作，以便曝光虛設閘極電極層44的頂部部分，如第4D圖中所示。在一些實施例中，在形成ILD層50之前，形成接觸蝕刻終止層，諸如氮化矽層或氧氮化矽層。
接著，移除虛設閘極電極層44及虛設閘極介電層42，從而形成如第4E圖及第4F圖中所示的閘極空間47。第4F圖是沿Y方向(源極至汲極方向)的橫截面。可使用電漿乾式蝕刻及/或濕式蝕刻來移除虛設閘極結構40。當虛設閘極電極層44為多晶矽且ILD層50為氧化矽時，可使用諸如TMAH溶液的濕式蝕刻劑來選擇性地移除虛設閘極電極層44。隨後，使用電漿乾式蝕刻及/或濕式蝕刻移除虛設閘極介電層42。
在一些實施例中，如第1A圖至第3G圖中所示，閘極空間47對應於開口49A，且側壁間隔物46對應於介電層45A。
第5A圖至第5D圖顯示如上所述移除虛設閘極結構(虛設閘極電極44及虛設閘極介電層42)從而形成閘極 空間47之後的各種視圖。第5A圖是沿第5D圖的X1-X1的橫截面圖(平面圖或投影圖)，第5B圖是沿第5D圖的Y1-Y1的橫截面圖，且第5C圖是沿第5D圖的Y2-Y2的橫截面圖。在一些實施例中，在形成ILD層50之前，形成用作蝕刻終止層的絕緣襯裡層52。在一些實施例中，絕緣襯裡層52包括氮化矽。在一些實施例中，在ILD層50上方形成額外介電層54。在一些實施例中，額外介電層54包括氮化矽。
在一些實施例中，閘極側壁間隔物46的上部部分凹陷，如第5B圖及第5C圖中所示。在一些實施例中，在移除犧牲閘極介電層期間使閘極側壁間隔物46凹陷，且在其他實施例中，執行一或多個乾式及/或濕式蝕刻操作以使閘極側壁間隔物46凹陷。在一些實施例中，在閘極側壁間隔物46凹陷之後，最上表面僅由基於氮化矽的材料(例如，氮化矽)(層52及54)製成。在其他實施例中，不會執行閘極側壁間隔物46的凹槽蝕刻，且閘極側壁間隔物46的頂部位於與介電層54的頂部相同的位準上。
第6A圖至第8C圖是第5B圖或第5C圖中所示的閘極空間47及周圍層的放大視圖。如第6A圖中所示，在一些實施例中，在鰭片結構20的通道區上形成介面層81，並在介面層及閘極側壁間隔物46的內壁上方形成閘極介電層82。在一些實施例中，閘極介電層82形成於蝕刻終止層52及額外介電層54的上表面上方。在一些實施例中，閘極介電層82藉由ALD製程形成，以在高深寬比 結構上方共形地形成層。在一些實施例中，在形成閘極介電層82之後，在閘極空間47的窄部分的高度中心處量測的窄部分之寬度W11比在閘極空間47的寬部分的高度中心處量測的寬部分之寬度W12小0.5nm至約20nm。在一些實施例中，閘極空間47的窄部分的深寬比(高度H11/寬度W11)在約1.25至約7的範圍內。
在某些實施例中，閘極介電層82包括一或多個介電材料層，諸如氧化矽、氮化矽、或高k介電材料、其他適合的介電材料、及/或其組合。高k介電材料的實例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他適合的高k介電材料、及/或其組合。在一些實施例中，閘極介電層82包括形成於通道層與介電材料之間的介面層。
接著，如第6B圖中所示，在閘極介電層82上方形成阻障層83。在一些實施例中，阻障層83包括一或多個層的Ta、TaN、Ti、TiN或TiSiN。在一些實施例中，阻障層83的厚度在約1nm至約3nm的範圍內。在一些實施例中，不會形成阻障層83。在一些實施例中，阻障層83底部處的厚度比側面處的厚度更厚。在一些實施例中，阻障層83底部處的厚度約為側面處厚度的0.5倍至3倍。
此外，如第6C圖中所示，在阻障層83上方形成一或多個第一功函數調整材料(work function adjustment material，WFM)層84。在一些實施例中， 第一WFM層84是p型WFM材料，諸如WN、WCN、W、Ru、Co、TiN或TiSiN。在一些實施例中，第一WFM層84的厚度在約0.5nm至約10nm的範圍內，而在其他實施例中在約1nm至約2nm的範圍內。在一些實施例中，第一WFM層84底部處的厚度約為側面處厚度的0.8倍至兩倍。當第一WFM層由TiN製成時，TiN層自包括TiCl4及NH3的源氣體形成。在一些實施例中，TiN層含有作為雜質的Cl。在一些實施例中，TiN層中的Ti濃度在約10原子%至約80原子%的範圍內。當Ti濃度過低時，TiN層的電阻增大，而Ti濃度過高時，Ti擴散可導致各種問題(例如，沖穿)。
接著，如第6D圖中所示，移除第一WFM層84的上部部分，使得第一WFM層84的最上部分在蝕刻終止層52及額外介電層54的最上部分之下。在一些實施例中，第一WFM層84的最上部分在閘極側壁間隔物46的最上部分之下，而在其他實施例中，第一WFM層84的最上部分相當於或高於閘極側壁間隔物46的最上部分，且在蝕刻終止層52及額外介電層54的最上部分之下。
此外，如第6E圖中所示，在第一WFM層84上方形成一或多個第二WFM層85。在一些實施例中，第二WFM層85是n型WFM材料，諸如TiAl、TiSiAl、TiAlC、TaAl或TaAlC。在一些實施例中，第二WFM層85的厚度在約0.5nm至約6nm的範圍內，而在其他實施例中在約2nm至約5nm的範圍內。在一些實施例 中，第二WFM層85底部處的厚度等於或高達側面處厚度的三倍。
當第二WFM層由TiAlC製成時，TiAlC層自包括TiCl4及有機鋁(例如，三乙基鋁)的源氣體形成。在一些實施例中，TiAlC層含有作為雜質的Cl。在一些實施例中，TiAlC層中Al濃度在約5原子%至約80原子%的範圍內。當鋁濃度太小時，TiAlC層的電阻增大，而當鋁濃度太高時，鋁擴散可導致各種問題(例如，Vt偏移)。在一些實施例中，p型FET包括第6E圖中所示的p型WFM材料及n型WFM材料兩者，而n型FET不包括第一WFM層(p型WFM材料)84。在一些實施例中，類似於關於第6D圖所解釋的操作，移除第二WFM層85的上部部分。
在形成WFM層之後，使用一或多個沉積及CMP操作在WFM層上方形成作為阻擋金屬層的黏著層86，如第6F圖中所示。在一些實施例中，阻擋金屬層86包括Ta、TaN、Ti、TiN或TiSiN中之一或多者。在某些實施例中，使用TiN。在其他實施例中，使用WCN。在一些實施例中，層83、84、85及86均不包括含有超過9原子0%的W的金屬W層。在一些實施例中，阻擋金屬層86的厚度在約3nm至約20nm的範圍內。如第6F圖中所示，阻擋金屬層86完全填充閘極空間，而閘極介電層82、阻障層83及WFM層84、85包括在Y方向(源極至汲極方向)上的U形橫截面(具有底部及兩個垂直部分)。在 一些實施例中，由於閘極側壁間隔物46凹陷，故使用蝕刻終止層52及額外介電層54(兩者均由氮化矽製成)作為CMP終止層來執行CMP。因此，在CMP操作中不研磨氧化矽或基於氧化矽的材料。
接著，如第7A圖中所示，藉由一或多個蝕刻操作，使形成於閘極空間中的層的上部部分凹陷。在一些實施例中，在蝕刻操作中，亦蝕刻側壁間隔物46的上部部分及/或閘極介電層82的上部部分。
隨後，如第7B圖中所示，藉由如關於第1A圖至第3G圖所解釋的製程，在凹陷導電層上方形成對應於上述第一、第二及第三導電層中之一者的第一帽蓋金屬層87A。
在一些實施例中，第一帽蓋金屬層87A包括W、Ta、Sn、Nb、Ru、Co或Mo。在一些實施例中，第一帽蓋金屬層87A藉由使用金屬鹵化物(氯化物)氣體(例如，TaCl5、SnCl4、NbCl5或MoCl4)的ALD製程形成。在一些實施例中，第一帽蓋金屬層87A包括無氟金屬，舉例而言，由WCl5作為源氣體形成無氟W。在一些實施例中，ALD製程是與蝕刻製程相結合的選擇性沉積製程，使得第一帽蓋金屬層87A自諸如阻障層、WFM層及阻擋金屬層的金屬下方層生長，而不會自介電層生長金屬層。由於形成接觸金屬層時閘極空間47的深寬比較高(例如，1.25~7)，故使用金屬鹵化物氣體的ALD製程有效地形成第一帽蓋金屬層87A，而無需形成空隙。此外，隨著金 屬閘極節距縮小，閘極空間47的寬度不足以形成額外(例如，犧牲)層。藉由在WFM層上直接使用選擇性沉積，減少對金屬閘極結構的損壞是可能的。在其他實施例中，如關於第2A圖至第3G圖所解釋的，第一帽蓋金屬層87A由濺射製程及隨後的移除製程形成。
在一些實施例中，在第一帽蓋金屬層87A上形成類似於第一、第二及第三導電層中之一者的第二帽蓋金屬層87B。在一些實施例中，第二帽蓋金屬層87B的頂部相當於或低於閘極側壁間隔物46的頂部。在其他實施例中，第二帽蓋金屬層87B的頂部高於閘極側壁間隔物46的頂部(但低於絕緣襯裡層52的頂部)，使得第二帽蓋金屬層87B覆蓋閘極側壁間隔物46的頂部。
此外，如第8A圖、第8B圖、及第8C圖中所示，在第一(或第二)帽蓋金屬層87A上方形成閘極帽蓋絕緣層90。在一些實施例中，閘極帽蓋絕緣層90包括氮化矽、SiON及/或SiOCN或任何其他適合的材料。第8B圖顯示對應於第5D圖的X1-X1線的橫截面圖，且第8C圖顯示對應於第5D圖的Y2-Y2線的隔離絕緣層上方的橫截面圖。在第8B圖中，阻障層經省略。如第8A圖中所示，導電層84、85、86及87(及可選的83)可統稱為金屬閘極電極88。在一些實施例中，在n型FET中未形成第一WFM層(p型材料層)。
第9A圖至第16B圖顯示根據本揭露的實施例的使用奈米線或奈米片製造GAA FET裝置的金屬閘極結構 的各個階段。可理解，針對方法的額外實施例，可在第9A圖至第16B圖中所示的製程之前、期間、及之後提供額外操作，且可替換或消除以下描述的操作中之一些。操作/製程的次序可互換。
如第9A圖中所示，形成一或多個鰭片結構20A，包括交替形成於設置於基板10上的底部鰭片結構11上方的第一半導體層120與第二半導體層125。第一半導體層120及第二半導體層125由具有不同晶格常數的材料製成，且可包括一或多個層的Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP。在一些實施例中，第一半導體層120及第二半導體層125由Si、Si化合物、SiGe、Ge或Ge化合物製成。在一些實施例中，第一半導體層120為Si1-xGex，其中x等於或大於約0.1並等於或小於約0.6，而第二半導體層125為Si或Si1-yGey，其中y小於x且等於或小於約0.2。在本揭露中，「M化合物」或「基於M的化合物」意謂化合物的大多數為M。
第一半導體層120及第二半導體層125磊晶地形成於基板10上方。第一半導體層120的厚度可等於或大於第二半導體層125的厚度，且在一些實施例中在約5nm至約60nm的範圍內，而在其他實施例中在約10nm至約30nm的範圍內。在一些實施例中，第二半導體層125的厚度在約5nm至約60nm的範圍內，而在其他實施例中，厚度在約10nm至約30nm的範圍內。第一半導體 層120的厚度可與第二半導體層125的厚度相同或不同。雖然第9A圖及第9B圖中顯示四個第一半導體層120及四個第二半導體層125，但數目不限於四個，可是1、2、3或大於4個，且小於20個。在一些實施例中，第一半導體層120的數目比第二半導體層125的數目大1(即，頂層是第一半導體層)。
堆疊半導體層形成之後，藉由使用一或多個微影術及蝕刻操作形成鰭片結構20A，如第9A圖及第9B圖中所示。鰭片結構20A可藉由任何適合的方法來圖案化。舉例而言，鰭片結構20A可使用一或多個光學微影術製程來圖案化，包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程將光學微影術與自對準製程結合在一起，允許產生具有例如比使用單一直接光學微影術製程可獲得的節距更小節距的圖案。舉例而言，在一個實施例中，在基板上方形成犧牲層，並使用光學微影術製程來圖案化。使用自對準製程沿經圖案化犧牲層形成間隔物。接著移除犧牲層，且接著可使用剩餘間隔物來圖案化鰭片結構。
如第9A圖及第9B圖中所示，鰭片結構20A在X方向上延伸並在Y方向上排列。鰭片結構20A的數目不限於兩個，並可小至一個及三個或更多個。在一些實施例中，在鰭片結構20A的兩側上形成一或多個虛設鰭片結構，以提高圖案化操作中的圖案逼真度。鰭片結構20A具有由堆疊半導體層構成的上部部分。在一些實施例中，鰭片結 構20A的上部部分沿Y方向的寬度在約10nm至約40nm的範圍內，而在其他實施例中在約20nm至約30nm的範圍內。
在形成鰭片結構20A之後，在基板上方形成包括一或多個層的絕緣材料的絕緣材料層，以便鰭片結構20A完全嵌入絕緣層中。用於絕緣層的絕緣材料可包括氧化矽、氮化矽、氧氮化矽(SiON)、SiOCN、SiCN、氟矽玻璃(FSG)、或低k介電材料，藉由LPCVD(低壓化學氣相沉積)、電漿增強CVD(plasma-enhanced CVD，PECVD)或可流動CVD形成。退火操作可在絕緣層形成之後執行。接著，執行諸如化學機械研磨(chemical mechanical polishing，CMP)方法及/或回蝕方法的平坦化操作，使得最上第二半導體層125的上表面自絕緣材料層經曝光。在一些實施例中，在形成絕緣材料層之前，在鰭片結構上方形成一或多個鰭片襯裡層。在一些實施例中，鰭片襯裡層包括形成於基板10上方及鰭片結構底部部分11的側壁上的第一鰭片襯裡層，及形成於第一鰭片襯裡層上的第二鰭片襯裡層。鰭片襯裡層由氮化矽或基於氮化矽的材料(例如，SiON、SiCN或SiOCN)製成。鰭片襯裡層可經由一或多個製程，諸如物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積(chemical vapor deposition，CVD)、或原子層沉積(atomic layer deposition，ALD)來沉積，雖然可利用任何可接受的製程。
接著，如第9B圖中所示，使絕緣材料層凹陷以形成隔離絕緣層30，從而曝光鰭片結構20A的上部部分。運用這一操作，鰭片結構20A藉由隔離絕緣層30彼此分離開，隔離絕緣層30亦稱為淺溝槽隔離(shallow trench isolation，STI)。隔離絕緣層30可由適合的介電材料製成，諸如氧化矽、氮化矽、氧氮化矽、氟矽玻璃(FSG)；低k介電質，諸如碳摻雜氧化物；極低k介電質，諸如多孔碳摻雜二氧化矽；聚合物，諸如聚醯亞胺；這些的組合；或類似物。在一些實施例中，隔離絕緣層30經由諸如CVD、可流動CVD(flowable CVD，FCVD)、或旋裝玻璃製程的製程形成，雖然可使用任何可接受的製程。
在形成隔離絕緣層30之後，形成犧牲(虛設)閘極結構40，如第10A圖及第10B圖中所示。第10A圖及第10B圖圖示在經曝光鰭片結構上方形成犧牲閘極結構40之後的結構。犧牲閘極結構40形成於待成為通道區的鰭片結構的一部分上方。犧牲閘極結構40界定GAA FET的通道區。犧牲閘極結構40包括犧牲閘極介電層42及犧牲閘極電極層44。犧牲閘極介電層42包括一或多個層的絕緣材料，諸如基於氧化矽的材料。在一個實施例中，使用藉由CVD形成的氧化矽。在一些實施例中，犧牲閘極介電層42的厚度在約1nm至約5nm的範圍內。
犧牲閘極結構40是藉由首先將犧牲閘極介電層42毯覆沉積於鰭片結構上方形成的。接著將犧牲閘極電極層毯覆沉積於犧牲閘極介電層上及鰭片結構上方，使得鰭 片結構完全嵌入犧牲閘極電極層中。犧牲閘極電極層包括矽，諸如多晶矽或非晶矽。在一些實施例中，犧牲閘極電極層的厚度在約100nm至約200nm的範圍內。在一些實施例中，犧牲閘極電極層經受平坦化操作。使用CVD(包括LPCVD及PECVD)、PVD、ALD、或其他適合的製程來沉積犧牲閘極介電層及犧牲閘極電極層。隨後，在犧牲閘極電極層上方形成遮罩層。遮罩層包括襯墊氮化矽層48A及氧化矽遮罩層48B。
接下來，在遮罩層上執行圖案化操作，並將犧牲閘極電極層圖案化至犧牲閘極結構40中，如第10A圖及第10B圖中所示。犧牲閘極結構包括犧牲閘極介電層42、犧牲閘極電極層44(例如，多晶矽)、襯墊氮化矽層48A及氧化矽遮罩層48B。藉由圖案化犧牲閘極結構，第一半導體層與第二半導體層的堆疊層部分曝光於犧牲閘極結構的相對側上，從而界定源極/汲極區，如第10A圖及第10B圖中所示。在本揭露中，源極與汲極可互換使用，且其結構基本相同。在第10A圖及第10B圖中，一個犧牲閘極結構形成於兩個鰭片結構上方，但犧牲閘極結構的數目不限於一個。在一些實施例中，在X方向上排列兩個或兩個以上犧牲閘極結構。在某些實施例中，在犧牲閘極結構的兩側上形成一或多個虛設犧牲閘極結構以提高圖案逼真度。
此外，在犧牲閘極結構40上方形成用於側壁間隔物的第一覆蓋層46L，如第10A圖及第10B圖中所示。 第一覆蓋層46L以共形方式沉積，使得其形成為在犧牲閘極結構的諸如側壁的垂直表面、水平表面、及頂部上分別具有基本相等的厚度。在一些實施例中，第一覆蓋層46L具有約5nm至約20nm範圍內的厚度。第一覆蓋層46L包括氮化矽、SiON、SiCN、SiCO、SiOCN或任何其他適合介電材料中之一或多者。第一覆蓋層46L可藉由ALD或CVD、或任何其他適合的方法形成。接著，各向異性地蝕刻第一覆蓋層46L以移除設置於源極/汲極區上的第一覆蓋層46L，同時在犧牲閘極結構40的側面上留下第一覆蓋層作為側壁間隔物46(見第11A圖)。
接著，藉由使用一或多個微影術及蝕刻操作，在源極/汲極區處向下蝕刻第一半導體層120與第二半導體層125的堆疊結構，從而形成源極/汲極空間21，如第11A圖中所示。在一些實施例中，基板10(或鰭片結構底部部分11)亦經部分蝕刻。在一些實施例中，分開製造n型FET及p型FET，且在這種情況下，一個類型之FET的區域經處理，而另一類型之FET的區域由諸如氮化矽的保護層覆蓋。在一些實施例中，如第11A圖中所示，凹陷鰭片結構具有U形。在其他實施例中，凹陷鰭片結構具有顯示矽晶體的(111)小平面的V形。在其他實施例中，凹槽具有反向梯形形狀、或矩形形狀。在一些實施例中，凹槽由是各向異性的乾式蝕刻製程形成。各向異性蝕刻製程可使用包括BF2、Cl2、CH3F、CH4、HBr、O2、Ar、其他蝕刻氣體的製程氣體混合物來執行。在一些實施例中，電漿 是在連接至處理腔室的分離電漿產生腔室中產生的遠端電漿。
此外，如第11B圖中所示，在源極/汲極空間21內第一半導體層120在X方向上經側向蝕刻，從而形成空腔22。當第一半導體層120為SiGe且第二半導體層125為Si時，第一半導體層120可藉由使用濕式蝕刻劑(諸如但不限於H2O2、CH3COOH及HF的混合溶液)、接著用H2O清洗來選擇性蝕刻。在一些實施例中，混合溶液的蝕刻及水的清洗重複10至20次。在一些實施例中，混合溶液的蝕刻時間在約1分鐘至約2分鐘的範圍內。在一些實施例中，混合溶液在約60℃至約90℃範圍內的溫度下使用。在一些實施例中，使用其他蝕刻劑。
接下來，如第12A圖中所示，在源極/汲極空間21中第一半導體層120的經蝕刻側向末端及第二半導體層125的末端面上以及在犧牲閘極結構40上方共形地形成第一絕緣層130。第一絕緣層130包括氮化矽及氧化矽、SiON、SiOC、SiCN及SiOCN、或任何其他適合的介電材料中之一者。第一絕緣層130由不同於側壁間隔物(第一覆蓋層)46的材料製成。在一些實施例中，第一絕緣層130具有約1.0nm至約10.0nm範圍內的厚度。在其他實施例中，第一絕緣層130具有約2.0nm至約5.0nm範圍內的厚度。第一絕緣層130可藉由ALD或任何其他適合的方法形成。藉由共形地形成第一絕緣層130，空腔22用第一絕緣層130完全填充。
在形成第一絕緣層130之後，執行蝕刻操作以部分移除第一絕緣層130，從而形成內部間隔物135，如第12B圖中所示。在一些實施例中，內部間隔物135的末端面比第二半導體層125的末端面凹陷得更多。在其他實施例中，凹陷量在約0.2nm至約3nm的範圍內並在約0.5nm至約2nm的範圍內。在其他實施例中，凹陷量小於0.5nm並可等於零(即，內部間隔物135的末端面與第二半導體層125的末端面彼此齊平)。
隨後，如第13A圖中所示，在源極/汲極空間21底部處的凹陷鰭片結構11上形成一或多個源極/汲極磊晶層60。在一些實施例中，源極/汲極磊晶層60包括非摻雜Si或非摻雜SiGe、摻雜Si、摻雜SiGe或摻雜Ge。在一些實施例中，摻雜劑為C、P、As、B、及/或In。
接著，如第13B圖中所示，形成蝕刻終止層52。蝕刻終止層52包括氮化矽及氧化矽、SiON、SiOC、SiCN及SiOCN、或任何其他適合的介電材料中之一者。蝕刻終止層52由不同於側壁間隔物(第一覆蓋層)46的材料製成。蝕刻終止層52可藉由ALD或任何其他適合的方法形成。接下來，在蝕刻終止層52上方形成層間介電(interlayer dielectric，ILD)層50。用於ILD層50的材料包括包含Si、O、C及/或H的化合物，諸如氧化矽、SiCOH及SiOC。諸如聚合物的有機材料可用於ILD層50。
在形成ILD層50之後，執行諸如CMP的平坦化操作，以便曝光犧牲閘極電極層44的頂部部分，如第14A 圖中所示。接著，移除犧牲閘極電極層44及犧牲閘極介電層42。ILD層50在移除犧牲閘極結構期間保護源極/汲極磊晶層60。犧牲閘極結構可使用電漿乾式蝕刻及/或濕式蝕刻來移除。當犧牲閘極電極層44為多晶矽且ILD層50為氧化矽時，可使用諸如TMAH溶液的濕式蝕刻劑來選擇性地移除犧牲閘極電極層44。隨後使用電漿乾式蝕刻及/或濕式蝕刻來移除犧牲閘極介電層42。
在移除犧牲閘極結構之後，移除第一半導體層120，從而形成第二半導體層125的導線或薄片(通道區)，如第14B圖中所示。如上所述，可使用可相對第二半導體層125選擇性地蝕刻第一半導體層120的蝕刻劑來移除或蝕刻第一半導體層120。由於形成第一絕緣層(內部間隔物)135，故第一半導體層120的蝕刻在第一絕緣層135處終止。換言之，第一絕緣層135用作蝕刻第一半導體層120的蝕刻終止層。
在形成第二半導體層125的半導體導線或薄片(通道區)之後，在通道區中之各者周圍形成閘極介電層82，如第15A圖中所示。在一些實施例中，閘極介電層82包括一或多個介電材料層，諸如氧化矽、氮化矽、或高k介電材料、其他適合的介電材料、及/或其組合。高k介電材料的實例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他適合的高k介電材料、及/或其組合。在一些實施例中，閘極介電層82包括在通道層與介 電材料之間形成的介面層(未顯示)。閘極介電層82可藉由CVD、ALD或任何適合的方法形成。在一個實施例中，閘極介電層82使用諸如ALD的高度共形沉積製程形成，以確保在各個通道層周圍形成具有均勻厚度的閘極介電層。在一個實施例中，閘極介電層82的厚度在約1nm至約6nm的範圍內。
在一些實施例中，在閘極介電層82上方形成一或多個功函數調整層80W，如第15A圖中所示。功函數調整層80W由導電材料製成，諸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的單層，或這些材料中之兩者或兩者以上的多層。在一些實施例中，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co中之一或多者用作p型通道FET的功函數調整層。針對n型通道FET，使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及TaSi中之一或多者作為功函數調整層。功函數調整層可藉由ALD、PVD、CVD、電子束蒸發、或其他適合的製程形成。此外，針對可使用不同金屬層的n型通道FET及p型通道FET，可分別形成功函數調整層。
接著，如第15B圖中所示，如上所述，形成對應於第1A圖至第3G圖的第一、第二及第三導電層中之一者的帽蓋金屬層87。帽蓋金屬層87包括W、Ta、Sn、Nb、Ru、Co或Mo。在一些實施例中，帽蓋金屬層87藉由使用金屬鹵化物(氯化物)氣體(例如，TaCl5、SnCl4、NbCl5 或MoCl4)的ALD製程形成。在一些實施例中，帽蓋金屬層87包括無氟金屬，舉例而言，由WCl5作為源氣體形成的無氟W。在一些實施例中，在帽蓋金屬層87上方形成類似於第一、第二及第三導電層中之一者的第二帽蓋金屬層。
此外，如第16A圖中所示，在帽蓋金屬層87上方形成閘極帽蓋絕緣層90。在一些實施例中，閘極帽蓋絕緣層90包括氮化矽、SiON及/或SiOCN或任何其他適合材料。
隨後，藉由使用乾式蝕刻在ILD層50及蝕刻終止層52中形成接觸孔，從而曝光源極/汲極磊晶層60的上部部分。在一些實施例中，在源極/汲極磊晶層60上方形成矽化物層。矽化物層包括WSi、CoSi、NiSi、TiSi、MoSi及TaSi中之一或多者。接著，在接觸孔中形成導電接觸層72，如第16B圖中所示。導電接觸層72包括Co、Ni、W、Ti、Ta、Cu、Al、TiN及TaN中之一或多者。
據瞭解，GAA FET經歷進一步的CMOS製程，以形成各種特徵，諸如觸點/通孔、互連金屬層、介電層、鈍化層等。
第17A圖至第17H圖顯示根據本揭露的實施例的FET裝置的鑲嵌製程的各個階段。應理解，對於方法的額外實施例，可在第17A圖至第17H圖中所示的製程之前、期間、及之後提供額外操作，且可替換或消除以下描述的操作中之一些。操作/製程的次序可互換。
第17A圖至第17H圖所示的製程與單個鑲嵌製程基本相同。如第17A圖中所示，在基板10上方形成第一ILD層50，並在第一ILD層50上方形成下部導電層160。此外，在下部導電層160上方形成第二ILD層170。在一些實施例中，下部導電層160是佈線圖案。接著，在一些實施例中，如第17B圖中所示，在第二ILD層170上方形成阻劑層，舉例而言，光阻劑層150，接著藉由使用微影術操作，將阻劑層圖案化為具有與上述開口49A對應的孔或開口的阻劑圖案152。接著，如第17D圖中所示，藉由使用電漿蝕刻來圖案化第二ILD層170以在第二ILD層170中形成孔。接著，如第17E圖中所示移除阻劑圖案152。
接著，在孔中形成一或多個導電層180，其對應於如上所述的第一、第二及第三導電層中之一或多者。在一些實施例中，導電層180包括由例如Ti、TiN、Ta及/或TaN製成的阻障層。導電層180進一步包括在阻障層上方形成的由例如Cu或Cu合金製成的種晶層。這些層由關於第1A圖至第3G圖描述的製程中之一者形成。
接著，如第17G圖中所示，形成用於通孔觸點的毯覆導電層190L，並執行諸如CMP製程的一或多個平坦化操作，以移除毯覆導電層190L的多餘部分，從而形成如第17H圖中所示的通孔觸點190。在一些實施例中，通孔觸點190包括W、Ti、Ta、Co、Ni、Mo、Ru、Cu、Al或其合金中之一或多者。
本文描述的各種實施例或實例提供與現存技術相比的幾個優點。在本揭露的實施例中，一或多個帽導電層選擇性地形成於由介電層形成的開口中的下部導電層上，而不形成於開口的上表面及內壁上。這種導電材料之僅底部沉積會提高製程靈活性，並抑制導電層中空隙或接縫之形成。
應理解，並非所有優點均在本文中進行必要的討論，沒有特定的優點需要用於所有的實施例或實例，且其他實施例或實例可提供不同的優點。
根據本揭露的一個態樣，在製造半導體裝置的方法中，在介電層的下部導電層上方形成開口，在開口中下部導電層上方形成第一導電層，而不會在介電層的至少上表面上形成第一導電層，在開口中第一導電層上方形成第二導電層，而不會在介電層的至少上表面上形成第二導電層，及在開口中第二導電層上方形成上部層。在上述及以下實施例中之一或多者中，上部層藉由第二導電層與第一導電層分離開。在上述及以下實施例中之一或多者中，藉由使用金屬氯化物作為前驅物的原子層沉積或化學氣相沉積形成第一導電層。在上述及以下實施例中之一或多者中，第一導電層含有1ppm至100ppm的氯量，且不含氟。在上述及以下實施例中之一或多者中，第二導電層藉由使用金屬氟化物作為前驅物的原子層沉積或化學氣相沉積形成。在上述及以下實施例中之一或多者中，第二導電層含有1ppm至100ppm的氟量。在上述及以下實施例中之一或 多者中，第一導電層由與第二導電層相同的材料製成。在上述及以下一或多個實施例中，上部層由絕緣材料製成。
根據本揭露的另一態樣，在製造半導體裝置的方法中，在介電層的下部導電層上方形成開口，在開口中下部導電層上方、開口的側壁及介電層的上表面上形成毯覆層，移除形成於開口的側壁及介電層的上表面上的毯覆層的一部分，從而在下部導電層上形成第一導電層，在開口中第一導電層上方形成第二導電層，而不會在介電層的至少上表面上形成第二導電層，及在開口中第二導電層上方形成上部層。在上述及以下實施例中之一或多者中，以如下方式移除形成於開口的側壁及介電層的上表面上的毯覆層的部分。移除形成於開口的側壁上的毯覆層的第一部分，在開口中並在形成於介電層的上表面上的毯覆層的第二部分上方形成保護層，使保護層凹陷，使得毯覆層的第二部分經曝光，而形成於下部導電層上的毯覆層的第三部分由保護層覆蓋，移除毯覆層的第二部分，移除覆蓋毯覆層的第三部分的保護層。在上述及以下實施例中之一或多者中，藉由使用定向蝕刻製程移除第一部分。在上述及以下實施例中之一或多者中，藉由濕式蝕刻製程移除第一部分。在上述及以下實施例中之一或多者中，第二導電層藉由使用金屬氯化物作為前驅物的原子層沉積或化學氣相沉積形成。在上述及以下實施例中之一或多者中，第二導電層藉由使用金屬氟化物作為前驅物的原子層沉積或化學氣相沉積形成。在上述及以下實施例中之一或多者中，在下部導電層 與第一導電層之間形成第三導電層，而不會在介電層的至少上表面上形成第三導電層。在上述及以下實施例中之一或多者中，第三導電層藉由使用金屬氯化物作為前驅物的原子層沉積或化學氣相沉積形成。
根據本揭露的另一態樣，在一種製造半導體裝置的方法中，藉由移除犧牲閘極電極在介電層中形成閘極空間，在閘極空間中形成閘極介電層，在閘極介電層上形成導電層以完全填充閘極空間，使閘極介電層及導電層凹陷以形成凹陷導電層，在閘極空間中凹陷導電層上形成第一帽蓋金屬層，而不會在介電層的上表面上形成第一帽蓋金屬層，及在閘極空間中第一帽蓋金屬層上方形成帽蓋絕緣層。帽蓋絕緣層藉由第一帽蓋金屬層與凹陷導電層分離開。在上述及以下實施例中之一或多者中，導電層中之至少一者具有U形橫截面，且第一帽蓋金屬層不具有U形橫截面。在上述及以下實施例中之一或多者中，導電層中之至少一者不具有U形橫截面且包括TiN或WCN。在上述及以下實施例中之一或多者中，藉由使用金屬五氯化物作為源氣體的原子層沉積形成第一帽蓋金屬層。在上述及以下實施例中之一或多者中，在形成帽蓋絕緣層之前，在閘極空間中第一帽蓋金屬層上形成第二帽蓋金屬層，而不會在介電層的上表面上形成第二帽蓋金屬層。
根據本揭露的一態樣，製造半導體裝置的方法包含在介電層中的第一導電層上方形成開口；在開口中的第一導電層上方形成第二導電層，而不會在介電層的至少一上 表面上形成第二導電層；在開口中的第二導電層上方形成第三導電層，而不會在介電層的至少上表面上形成第三導電層；及在開口中的第三導電層上方形成上部層，其中上部層藉由第三導電層與第二導電層分離開。在上述及以下實施例中之一或多者中，第二導電層藉由使用金屬氯化物作為前驅物的原子層沉積或化學氣相沉積形成。在上述及以下實施例中之一或多者中，第二導電層含有1ppm至100ppm的氯量且不含氟。在上述及以下實施例中之一或多者中，第三導電層藉由使用金屬氟化物作為前驅物的原子層沉積或化學氣相沉積形成。在上述及以下實施例中之一或多者中，第三導電層含有1ppm至100ppm的氟量。在上述及以下實施例中之一或多者中，第二導電層由與第三導電層相同的材料製成。在上述及以下實施例中之一或多者中，上部層由絕緣材料製成。
根據本揭露的又一態樣，製造半導體裝置的方法包含在介電層中的第一導電層上方形成開口；在開口中的第一導電層上方形成毯覆層，毯覆層的一部分在開口的側壁及介電層的上表面上；移除形成於開口的側壁及介電層的上表面上的毯覆層的部分，從而在第一導電層上形成一第二導電層；在開口中的第二導電層上方形成第三導電層，而不會在介電層的至少該上表面上形成第三導電層；及在開口中的第三導電層上方形成上部層，其中上部層藉由第三導電層與第二導電層分離開。在上述及以下實施例中之一或多者中，藉由以下步驟移除形成於開口的側壁及該介 電層的上表面上的毯覆層的部分：移除形成於開口的側壁上的毯覆層的第一部分；在開口中及形成於介電層的上表面上的毯覆層的第二部分上方形成保護層；使保護層凹陷，使得毯覆層的第二部分經曝光，而形成於第一導電層上的毯覆層的第三部分由保護層覆蓋；移除毯覆層的第二部分；及移除覆蓋毯覆層的第三部分的保護層。在上述及以下實施例中之一或多者中，藉由使用定向蝕刻製程移除第一部分。在上述及以下實施例中之一或多者中，藉由濕式蝕刻製程移除第一部分。在上述及以下實施例中之一或多者中，第三導電層藉由使用金屬氯化物作為前驅物的原子層沉積或化學氣相沉積形成。在上述及以下實施例中之一或多者中，第三導電層藉由使用金屬氟化物作為前驅物的原子層沉積或化學氣相沉積形成。在上述及以下實施例中之一或多者中，方法進一步包含在第一導電層與第二導電層之間形成第四導電層、而不會在介電層的至少該上表面上形成第四導電層之步驟。在上述及以下實施例中之一或多者中，第四導電層藉由使用金屬氯化物作為前驅物的原子層沉積或化學氣相沉積形成。
根據本揭露的另一態樣，在製造半導體裝置的方法中，形成自設置於基板上方的隔離絕緣層突出的鰭片結構，在鰭片結構上方形成犧牲閘極介質層，在犧牲閘極介電層上方形成犧牲閘極電極層，形成閘極側壁間隔物，形成一或多個介電層，藉由移除犧牲閘極電極層及犧牲閘極介電層形成閘極空間，在形成閘極空間之後，使閘極側壁間隔 物凹陷，在閘極空間中形成閘極介電層，在閘極介電層上形成導電層以完全填充閘極空間，使閘極介電層及導電層凹陷以形成凹陷導電層，在閘極空間中凹陷導電層上形成第一帽蓋金屬層，而不在閘極側壁間隔物的上表面及一或多個介電層的上表面上形成第一帽蓋金屬層，及在閘極空間中第一帽蓋金屬層上方形成帽蓋絕緣層。帽蓋絕緣層藉由第一帽蓋金屬層與凹陷導電層分離開。在上述及以下實施例中之一或多者中，一或多個介電層包括共形地形成於閘極側壁間隔物的側面上的蝕刻終止層及形成於蝕刻終止層上的層間介電(interlayer dielectric，ILD)層。在上述及以下實施例中之一或多者中，ILD層包括氧化矽層及氮化矽層，兩者均與蝕刻終止層接觸。在上述及以下實施例中之一或多者中，蝕刻終止層包括氮化矽。在上述及以下實施例中之一或多者中，閘極介電層形成於凹陷閘極側壁間隔物的頂部上，並與蝕刻終止層接觸。在上述及以下實施例中之一或多者中，第一帽蓋金屬層是藉由使用金屬氯化物氣體的沉積方法形成的W、Ta、Sn、Nb或Mo中之一者。在上述及以下實施例中之一或多者中，在形成帽蓋絕緣層之前，在閘極空間中第一帽蓋金屬層上形成第二帽蓋金屬層，而不會在閘極側壁間隔物的上表面及一或多個介電層的上表面上形成第二帽蓋金屬層。在上述及以下實施例中之一或多者中，第一帽蓋金屬層包括低於第二帽蓋金屬層的氟量或不含氟。
前述內容概述若干實施例的特徵，使得熟習此項技 術者可更佳地理解本揭露的態樣。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本揭露的精神及範疇。
45A:介電層
80A:下部導電層
85CL:毯覆導電層

Claims (10)

  1. 一種製造半導體裝置的方法，包含以下步驟：在一介電層中的一第一導電層上方形成一開口，其中該開口具有均勻的寬度；在該介電層的一上表面及該開口中的該第一導電層上方形成一毯覆導電層，該毯覆導電層的一部分在該開口的一側壁及該介電層的該上表面上，其中位於該介電層的該上表面上的該毯覆導電層的厚度大於位於該開口的該側壁上的厚度；移除形成於該開口的該側壁及該介電層的該上表面上的該毯覆導電層的該部分，從而使形成在該開口中的該第一導電層上方的該毯覆導電層成為一第二導電層，而不會在該介電層的至少一上表面上形成該第二導電層，其中該第二導電層的一上表面的一平坦度在約0.1 nm至約1 nm的範圍內，且該第二導電層藉由使用一金屬氯化物作為一前驅物的原子層沉積或化學氣相沉積形成；在該開口中的該第二導電層上方形成一第三導電層，而不會在該介電層的至少該上表面上形成該第三導電層，其中該第三導電層的一上表面的一平坦度在約0.1 nm至約1 nm的範圍內；及在該開口中的該第三導電層上方形成一上部層，其中該上部層藉由該第三導電層與該第二導電層分離開。
  2. 如請求項1所述之方法，其中該第二導電層由與該第三導電層相同的一材料製成。
  3. 如請求項1所述之方法，其中該第二導電層含有1 ppm至100 ppm的一氯量且不含氟。
  4. 如請求項1所述之方法，其中該第三導電層藉由使用一金屬氟化物作為一前驅物的原子層沉積或化學氣相沉積形成。
  5. 一種製造半導體裝置的方法，包含以下步驟：在一介電層中的一第一導電層上方形成一開口，其中該開口具有均勻的寬度；在該介電層的一上表面及該開口中的該第一導電層上方形成一毯覆導電層，該毯覆導電層的一部分在該開口的一側壁及該介電層的該上表面上，其中位於該開口的該側壁上的該毯覆導電層的一第一部分的厚度小於位於該介電層的該上表面上的該毯覆導電層的一第二部分的厚度；移除形成於該開口的該側壁及該介電層的該上表面上的該毯覆導電層的該部分，從而使形成在該第一導電層上的該毯覆導電層成為一第二導電層，其中該第二導電層的一上表面的一平坦度在約0.1 nm至約1 nm的範圍內，且該第二導電層藉由使用一金屬氯化物作為一前驅物的原子層沉積或化學氣相沉積形成；在該開口中的該第二導電層上方形成一第三導電層，而不會在該介電層的至少該上表面上形成該第三導電層，其中該第三導電層的一上表面的一平坦度在約0.1 nm至約1 nm的範圍內；及在該開口中的該第三導電層上方形成一上部層，其中該上部層藉由該第三導電層與該第二導電層分離開。
  6. 如請求項5所述之方法，其中藉由以下步驟移除形成於該開口的該側壁及該介電層的該上表面上的該毯覆導電層的該部分：移除形成於該開口的該側壁上的該毯覆導電層的該第一部分；在該開口中及形成於該介電層的該上表面上的該毯覆導電層的該第二部分上方形成一保護層；使該保護層凹陷，使得該毯覆導電層的該第二部分經曝光，而形成於該第一導電層上的該毯覆導電層的一第三部分由該保護層覆蓋；移除該毯覆導電層的該第二部分；及移除覆蓋該毯覆導電層該第三部分的該保護層。
  7. 如請求項6所述之方法，進一步包含在該第一導電層與該第二導電層之間形成一第四導電層、而不會在該介電層的至少該上表面上形成該第四導電層之步驟。
  8. 一種製造半導體裝置的方法，包含以下步驟：藉由移除一犧牲閘極電極在一介電層中形成一閘極空間；在該閘極空間中形成一閘極介電層；在該閘極介電層上形成複數個導電層以完全填充該閘極空間；使該閘極介電層及該些導電層凹陷以形成多個凹陷導電層；在該介電層的一上表面上及該閘極空間中的該些凹陷導電層上形成一毯覆導電層，該毯覆導電層的一部分在該閘極空間的一側壁及該介電層的該上表面上，其中位於該介電層的該上表面上的該毯覆導電層的厚度大於位於該閘極空間的該側壁上的厚度；移除形成於該閘極空間的該側壁及該介電層的該上表面上的該毯覆導電層的該部分，從而使形成在該閘極空間中的該些凹陷導電層上的該毯覆導電層成為一第一帽蓋金屬層，而不會在該介電層的一上表面上形成該第一帽蓋金屬層；及在該閘極空間中的該第一帽蓋金屬層上方形成一帽蓋絕緣層，其中該帽蓋絕緣層藉由該第一帽蓋金屬層與該些凹陷導電層分離開。
  9. 如請求項8所述之方法，其中：該些導電層中之至少一者具有一U形橫截面，且該第一帽蓋金屬層不具有一U形橫截面。
  10. 如請求項8所述之方法，其中該第一帽蓋金屬層是藉由使用一金屬五氯化物作為一源氣體的一原子層沉積形成。
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