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TWI893810B - 半導體記憶裝置 - Google Patents

半導體記憶裝置

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TWI893810B
TWI893810B TW113118250A TW113118250A TWI893810B TW I893810 B TWI893810 B TW I893810B TW 113118250 A TW113118250 A TW 113118250A TW 113118250 A TW113118250 A TW 113118250A TW I893810 B TWI893810 B TW I893810B
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TW113118250A
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TW202437879A (zh
Inventor
石原英恵
Original Assignee
日商鎧俠股份有限公司
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  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本發明之實施方式提供一種不會使字元線之電壓控制性變差而可靠性較高之半導體記憶裝置。 本發明之一實施方式之半導體記憶裝置包含：複數個導電層，其等相互隔開間隔於第1方向上積層；及接觸插塞，其連接於作為上述複數個導電層中之一層之第1導電層；且上述第1導電層具有：第1部分；第2部分，其相對於上述第1部分在與上述第1方向正交之第2方向上隔開；及第3部分，其位於上述第1部分與上述第2部分之間。上述半導體記憶裝置具備第3區域，該第3區域包含上述第3部分、及於上述第3部分中沿上述第1方向延伸並且具有絕緣材料之複數個第3柱；且上述第3區域包含第4區域及第5區域；上述第3部分於上述第4區域中將上述第1部分與上述第2部分連接；上述第3部分與上述接觸插塞於上述第5區域中連接；上述複數個第3柱中設置於上述第4區域內之第4柱、或上述複數個第3柱中至少一部分設置於上述第4區域內之第5柱在與上述第1方向及上述第2方向交叉之第3方向上之寬度，小於上述複數個第3柱中設置於上述第5區域內之第6柱在上述第3方向上之寬度。

Description

半導體記憶裝置
本實施方式係關於一種半導體記憶裝置。
NAND(Not-And，反及)型快閃記憶體之類的半導體記憶裝置有時會具有三維配置有複數個記憶胞之立體型記憶胞陣列。對於此種記憶胞陣列，要求不會使字元線之電壓控制性變差而可靠性較高。
實施方式提供一種不會使字元線之電壓控制性變差而可靠性較高之半導體記憶裝置。
一實施方式之半導體記憶裝置包含：複數個導電層，其等相互隔開間隔於第1方向上積層；及接觸插塞，其連接於作為上述複數個導電層中之一層之第1導電層；且上述第1導電層具有：第1部分；第2部分，其相對於上述第1部分在與上述第1方向正交之第2方向上隔開；及第3部分，其位於上述第1部分與上述第2部分之間；且上述半導體記憶裝置具備：第1區域，其包含上述第1部分、及於上述第1部分中沿上述第1方向延伸並且具有半導體材料之第1柱，且上述第1部分與上述第1柱相對向之部位作為第1記憶胞發揮功能；第2區域，其包含上述第2部分、及於上述第2部分中沿上述第1方向延伸並且具有半導體材料之第2柱，且上述第2部分與上述第2柱相對向之部位作為第2記憶胞發揮功能；及第3區域，其包含上述第3部分、及於上述第3部分中沿上述第1方向延伸並且具有絕緣材料之複數個第3柱；且上述第3區域包含第4區域及第5區域；上述第3部分於上述第4區域中將上述第1部分與上述第2部分連接；上述第3部分與上述接觸插塞於上述第5區域中連接；上述複數個第3柱中設置於上述第4區域內之第4柱、或上述複數個第3柱中至少一部分設置於上述第4區域內之第5柱在與上述第1方向及上述第2方向交叉之第3方向上之寬度，小於上述複數個第3柱中設置於上述第5區域內之第6柱在上述第3方向上之寬度。
以下，參照圖式對本發明之實施方式進行說明。本實施方式並不限定本發明。於以下實施方式中，半導體基板之上下方向表示將設置有半導體元件之面設為上之情形時之相對方向，有時與按照重力加速度之上下方向不同。圖式係模式圖或概念圖，各部分之比率等未必與實物相同。於說明書及圖式中，對與上文中針對已出現之圖式所敍述之要素相同之要素標註相同之符號，並適當省略詳細說明。
(第1實施方式) 圖1係例示第1實施方式之半導體記憶裝置100之立體圖。圖2係表示積層體2之俯視圖。於本說明書中，將積層體2之積層方向設為Z軸方向。將與Z軸方向正交之1個方向設為Y軸方向。將與Z及Y軸方向分別正交之方向設為X軸方向。圖3及圖4之各者係表示三維構造之記憶胞之一例之剖視圖。圖5係表示第1實施方式之半導體記憶裝置100之一例之俯視圖。如圖1～圖5所示，第1實施方式之半導體記憶裝置100係具有三維構造之記憶胞陣列之非揮發性記憶體。
半導體記憶裝置100包含基體部1、積層體2、板狀部3、複數個柱狀部CL及複數個絕緣體柱CLHR。
基體部1包含半導體晶圓(基板)10、絕緣膜11、導電膜12及半導體部13。絕緣膜11設置於半導體晶圓10上。導電膜12設置於絕緣膜11上。半導體部13設置於導電膜12上。半導體晶圓10例如為矽晶圓。半導體晶圓10之導電型例如為p型。於半導體晶圓10之表面區域，例如設置有元件分離區域10i。元件分離區域10i例如為包含氧化矽膜之絕緣區域，於半導體晶圓10之表面區域中規定主動區域AA。主動區域AA中設置有電晶體Tr之源極及汲極區域。電晶體Tr構成CMOS(Complementary Metal Oxide Semiconductor，互補金氧半導體)電路作為非揮發性記憶體之控制電路。絕緣膜11例如包含氧化矽膜，將電晶體Tr絕緣。於絕緣膜11內設置有配線11a。配線11a與電晶體Tr電性連接。導電膜12包含導電性金屬，例如鎢(W)。半導體部13例如包含n型矽。半導體部13之一部分亦可包含非摻雜矽。
積層體2相對於半導體部13位於Z軸方向之上方。積層體2係將作為複數個第1導電層之複數個導電層21與作為複數個第1絕緣層之複數個絕緣層22於Z軸方向上交替地積層而構成。複數個導電層21夾著絕緣層22相互隔開間隔地積層。導電層21包含導電性金屬，例如鎢。絕緣層22例如包含氧化矽。絕緣層22將導電層21彼此絕緣。導電層21及絕緣層22之各者之積層數為任意數。絕緣層22例如亦可為間隙。於積層體2與半導體部13之間例如設置有絕緣膜2g。絕緣膜2g例如包含氧化矽膜。絕緣膜2g亦可包含相對介電常數較氧化矽高之高介電體。高介電體亦可為例如氧化鉿膜等氧化物。
導電層21包含至少1個源極側選擇閘極SGS、複數個字元線WL及至少1個汲極側選擇閘極SGD。源極側選擇閘極SGS係源極側選擇電晶體STS之閘極電極。字元線WL係記憶胞MC之閘極電極。汲極側選擇閘極SGD係汲極側選擇電晶體STD之閘極電極。源極側選擇閘極SGS設置於積層體2之下部區域。汲極側選擇閘極SGD設置於積層體2之上部區域。下部區域係指積層體2之靠近基體部1之側之區域，上部區域係指積層體2之遠離基體部1之側之區域。字元線WL設置於源極側選擇閘極SGS與汲極側選擇閘極SGD之間。
複數個絕緣層22中將源極側選擇閘極SGS與字元線WL絕緣之絕緣層22之Z軸方向之厚度例如可較將字元線WL與字元線WL絕緣之絕緣層22之Z軸方向之厚度厚。進而，亦可於距基體部1最遠之最上層之絕緣層22之上設置覆蓋絕緣膜。覆蓋絕緣膜例如包含氧化矽。
半導體記憶裝置100具有串聯連接於源極側選擇電晶體STS與汲極側選擇電晶體STD之間的複數個記憶胞MC。將源極側選擇電晶體STS、記憶胞MC及汲極側選擇電晶體STD串聯連接而成之構造稱為“記憶體串”或“NAND串”。記憶體串例如經由接點Cb連接於位元線BL。位元線BL設置於積層體2之上方，沿Y軸方向延伸。
積層體2內設置有複數個較深之狹縫ST及複數個較淺之狹縫SHE。如圖2所示，狹縫ST於平面佈局內沿X軸方向延伸。又，狹縫ST於Z方向(積層方向)之截面中，自積層體2之上端貫通積層體2直至基體部1，設置於積層體2內。圖2之板狀部3設置於狹縫ST內。板狀部3例如使用氧化矽膜等絕緣膜。或者，板狀部3亦可由與半導體部13電性連接之導電物(例如，鎢、銅)等導電性金屬構成，並且藉由絕緣膜而與積層體2電絕緣。狹縫SHE於平面佈局中與狹縫ST大致平行地沿X軸方向延伸。又，狹縫SHE於Z方向之截面中，自積層體2之上端設置至積層體2之中途。於狹縫SHE內例如設置有絕緣物4。絕緣物4例如使用氧化矽膜等絕緣膜。
如圖2所示，積層體2包含階梯部分2s及記憶胞陣列MCA。階梯部分2s設置於積層體2之緣部。記憶胞陣列MCA被階梯部分2s所夾或者包圍。狹縫ST自積層體2之一端之階梯部分2s經過記憶胞陣列MCA設置至積層體2之另一端之階梯部分2s。狹縫SHE至少設置於記憶胞陣列MCA中。
由2個狹縫ST(板狀部3)所夾之積層體2之部分稱為區塊BLK。區塊例如構成資料抹除之最小單位。狹縫SHE(絕緣物4)設置於區塊內。狹縫ST與狹縫SHE之間的積層體2稱為指狀部(finger)。汲極側選擇閘極SGD係對應於每個指狀部而被區隔。因此，於寫入及讀出資料時，可利用汲極側選擇閘極SGD將區塊內之1個指狀部設為選擇狀態。
如圖5所示，記憶胞陣列MCA包含單元區域Cell及除此之外之區域。於單元區域Cell中，複數個柱狀部CL設置於記憶體孔MH內。於除單元區域Cell以外之區域中，設置有分接頭(tap)區域Tap、階梯區域SSA及橋接區域BRA。分接頭區域Tap設置於相對於階梯區域SSA及橋接區域BRA隔著狹縫ST於Y方向上相鄰之區塊BLK中。如圖6所示，分接頭區域Tap可於X方向上設置於單元區域彼此之間。階梯區域SSA及橋接區域BRA亦可於X方向上設置於單元區域彼此之間。階梯區域SSA係設置有複數個接觸插塞CC之區域。如圖6所示，橋接區域BRA係為了將隔著階梯區域SSA於X方向上相鄰之區塊BLK之字元線WL之各配線層電性連接而設置。分接頭區域Tap係設置有接觸插塞C4之區域。接觸插塞CC、C4之各者例如沿Z軸方向延伸。接觸插塞CC分別與例如導電層21電性連接。接觸插塞C4為了向電晶體Tr供給電源等，而與例如配線11a電性連接。接觸插塞CC、C4例如使用銅、鎢等低電阻金屬。橋接區域BRA係針對至少上層之字元線WL，更具體而言最上層之字元線WL來定義。
於接觸插塞CC、C4之周圍分別設置有絕緣膜(未圖示)。藉此，接觸插塞CC、C4與積層體2電絕緣。藉此，接觸插塞CC、C4可於維持與積層體2絕緣之狀態下，將位於積層體2上方之配線等電性連接於位於積層體2下方之配線等。絕緣膜例如使用氧化矽膜等絕緣膜。
複數個柱狀部CL之各者設置在設於積層體2內之記憶體孔MH內。記憶體孔MH沿著積層體2之積層方向(Z軸方向)自積層體2之上端起貫通積層體2，延伸至積層體2內及半導體部13內。如圖3及圖4所示，複數個柱狀部CL分別包含作為半導體柱之半導體本體210、記憶體膜220及核心層230。半導體本體210於積層體2內沿其積層方向(Z方向)延伸。半導體本體210與半導體部13電性連接。記憶體膜220於半導體本體210與導電層21之間具有電荷捕獲部。導電層21與半導體本體210相對向之部位作為記憶胞發揮功能。自各指狀部分別選擇1個柱狀部CL，所選出之複數個柱狀部CL經由接點Cb共通連接於1個位元線BL。柱狀部CL之各者設置於例如圖5之單元區域(Cell)內。
如圖3及圖4所示，X-Y平面中之記憶體孔MH之形狀例如為圓或橢圓。導電層21與絕緣層22之間可設置有構成記憶體膜220之一部分之阻擋絕緣膜21a。阻擋絕緣膜21a例如為氧化矽膜或金屬氧化物膜。金屬氧化物之一例為氧化鋁。導電層21與絕緣層22之間以及導電層21與記憶體膜220之間可設置有阻障膜21b。阻障膜21b例如於導電層21為鎢之情形時，例如選擇氮化鈦與鈦之積層構造膜。阻擋絕緣膜21a抑制電荷自導電層21向記憶體膜220側之反向穿隧。阻障膜21b提高導電層21與阻擋絕緣膜21a之密接性。
半導體本體210之形狀例如為筒狀。半導體本體210例如包含矽。矽例如為使非晶矽結晶化而成之多晶矽。半導體本體210例如為非摻雜矽。又，半導體本體210亦可為p型矽。半導體本體210係汲極側選擇電晶體STD、記憶胞MC及源極側選擇電晶體STS之各者之通道。
記憶體膜220中除阻擋絕緣膜21a以外之部分設置於記憶體孔MH之內壁與半導體本體210之間。記憶體膜220之形狀例如為筒狀。複數個記憶胞MC於半導體本體210與成為字元線WL之導電層21之間具有記憶區域，且於Z軸方向上積層。記憶體膜220例如包含覆蓋絕緣膜221、電荷捕獲膜222及隧道絕緣膜223。半導體本體210、電荷捕獲膜222及隧道絕緣膜223之各者沿Z軸方向延伸。
覆蓋絕緣膜221設置於絕緣層22與電荷捕獲膜222之間。覆蓋絕緣膜221例如使用氧化矽。覆蓋絕緣膜221係為了於製造程序中將設置於絕緣層22間之犧牲膜替換(replace)為導電層21時，保護電荷捕獲膜222使其不被蝕刻而設置。覆蓋絕緣膜221亦可於替換步驟中，自導電層21與記憶體膜220之間被去除。於此情形時，如圖3及圖4所示，於導電層21與電荷捕獲膜222之間例如設置有阻擋絕緣膜21a。又，於在形成導電層21時不利用替換步驟之情形時，亦可不設置覆蓋絕緣膜221。
電荷捕獲膜222設置於阻擋絕緣膜21a及覆蓋絕緣膜221、與隧道絕緣膜223之間。電荷捕獲膜222例如包含氮化矽，具有將電荷捕獲至膜中之捕獲部位。電荷捕獲膜222中夾於成為字元線WL之導電層21與半導體本體210之間的部分作為電荷捕獲部而構成記憶胞MC之記憶區域。記憶胞MC之閾值電壓根據電荷捕獲部中有無電荷、或被捕獲至電荷捕獲部中之電荷量而變化。藉此，記憶胞MC能保存資訊。
隧道絕緣膜223設置於半導體本體210與電荷捕獲膜222之間。隧道絕緣膜223例如使用氧化矽、或氧化矽及氮化矽。隧道絕緣膜223係半導體本體210與電荷捕獲膜222之間的電位障壁。例如，於自半導體本體210向電荷捕獲部注入電子時(寫入動作)、及自半導體本體210向電荷捕獲部注入電洞時(抹除動作)，電子及電洞分別通過(穿隧)隧道絕緣膜223之電位障壁。
核心層230嵌埋筒狀之半導體本體210之內部空間。核心層230之形狀例如為柱狀。核心層230例如使用氧化矽膜等絕緣膜。
圖5所示之複數個絕緣體柱CLHR之各者設置在設於積層體2內之孔HR內。孔HR沿著Z軸方向自積層體2之上端貫通積層體2，設置至積層體2內及半導體部13內。絕緣體柱CLHR例如使用氧化矽膜等絕緣物。又，絕緣體柱CLHR之各者可為與柱狀部CL相同之構造。絕緣體柱CLHR之各者設置於例如分接頭區域Tap、階梯區域SSA、橋接區域BRA。絕緣體柱CLHR於將犧牲膜(未圖示)替換為導電層21時(替換步驟)，作為用以保持形成於階梯區域及分接頭區域內之空隙之支持構件發揮功能。絕緣體柱CLHR之孔HR具有較柱狀部CL大之直徑(X方向或Y方向上之寬度)。
如圖1所示，半導體記憶裝置100進而包含半導體部14。半導體部14位於積層體2與半導體部13之間。半導體部14設置於絕緣層22中最靠近半導體部13之絕緣層22與絕緣膜2g之間。半導體部14之導電型例如為n型。半導體部14例如作為源極側選擇閘極SGS發揮功能。
圖6係表示連接區域101及記憶胞區域100a之佈局之概略俯視圖。記憶胞區域100a包含彼此相鄰之第1記憶胞區域100a_1及第2記憶胞區域100a_2。第1記憶胞區域100a_1及第2記憶胞區域100a_2分別包含複數個區塊BLK。於Y方向上，複數個區塊BLK分別由沿X方向延伸之狹縫ST分斷。
第1記憶胞區域100a_1及第2記憶胞區域100a_2均具備上述複數個柱狀部CL(記憶體孔MH)，且具有三維配置之複數個記憶胞。記憶胞形成於複數個字元線WL與柱狀部CL之交叉點。
為方便起見，將屬於第1記憶胞區域100a_1之區塊BLK記為區塊BLK_1。又，將屬於第2記憶胞區域100a_2之區塊BLK記為區塊BLK_2。
連接區域101於與Z方向交叉之X方向上設置於第1記憶胞區域100a_1與第2記憶胞區域100a_2之間，每個區塊BLK均具備分接頭區域Tap、階梯區域SSA及橋接區域BRA。階梯區域SSA及橋接區域BRA於下文中亦稱為階梯區域SSA等。
如上所述，分接頭區域Tap與階梯區域SSA等隔著狹縫ST於Y方向上相鄰。如圖6所示，分接頭區域Tap與階梯區域SSA等於Y方向上交替設置。又，雖未圖示，但分接頭區域Tap與階梯區域SSA等於X方向上亦交替設置。即，分接頭區域Tap與階梯區域SSA等於Y方向上隔著狹縫ST交替設置，且於X方向上隔著記憶體區域Cell(區塊BLK)交替設置。
於階梯區域SSA中，選擇閘極線(源極側選擇閘極)SGS及複數個字元線WL各者之端部自下層起於X方向上依序設置有階差，而形成為階梯狀。換言之，於階梯區域SSA中，選擇閘極線SGS及複數個字元線WL各者於端部具有不與下層之配線層(導電層)重合之階台部分(亦稱為階梯、階梯部、引出部)。於各階台部分上形成有圖5之接觸插塞CC。選擇閘極線SGS及複數個字元線WL可經由接觸插塞CC分別分開地被施加電壓。如此，階梯區域SSA被設為階台區域，該階台區域係用以將複數個接點分別連接於與選擇閘極線SGS及複數個字元線WL連接之複數個導電層。
再者，接觸插塞CC經由上層配線(未圖示)電性連接於圖5之分接頭區域之接觸插塞C4，且經由接觸插塞C4電性連接於設置在記憶胞陣列之下之列解碼器。藉此，列解碼器可經由接觸插塞CC控制各導電層21(字元線WL)之電壓。接觸插塞CC及C4之直徑大於絕緣體柱CLHR之直徑。
於橋接區域BRA中，於Z方向上相互隔開間隔地積層有與選擇閘極線SGS及複數個字元線WL之各者對應之複數個第3導電層。第3導電層將第1記憶胞區域100a_1之導電層21(選擇閘極線SGS及複數個字元線WL)與第2記憶胞區域100a_2之導電層21(選擇閘極線SGS及複數個字元線WL)之間分別電性連接。因此，第1及第2記憶胞區域100a_1、100a_2可作為1個記憶胞陣列MCA發揮功能。
如此，藉由將連接區域101配置於記憶胞陣列MCA之中間部，可使得接觸插塞CC位於字元線WL之配線中間，而縮短自接觸插塞CCa至字元線WL之端部之距離。藉此，半導體記憶裝置100可經由接觸插塞CC快速地將電供給至字元線WL之端部，從而容易控制字元線WL之電壓。又，由於可於1個連接區域101之兩側配置記憶胞區域100a_1、100a_2，故能維持動作速度，並且增大記憶胞陣列MCA之規模(記憶容量)。
橋接區域BRA具有與第1及第2記憶胞區域100a_1、100a_2相同之積層體之構造。因此，橋接區域BRA之積層體係將複數個導電層21與複數個絕緣層22於Z軸方向上交替地積層而構成。即，作為複數個第3導電層之複數個導電層21係隔著絕緣層22相互隔開間隔地積層。絕緣層22如上所述亦可為氣隙。
圖7A及圖7B係表示某區塊BLK之連接區域101之概略情況之立體圖。連接區域101之階梯區域SSA係為了將複數個接觸插塞CC連接於複數個導電層21(字元線WL)之各者而設置成階梯狀。橋接區域BRA中，複數個導電層21將第1及第2記憶胞區域100a_1、100a_2之各者之導電層21(字元線WL)之間電性連接。
橋接區域BRA於連接區域101內，相對於階梯區域SSA於Y方向(與狹縫ST之延伸方向大致垂直之方向)上相鄰地設置，且未被刻蝕成階梯狀。因此，橋接區域BRA具有與第1及第2記憶胞區域100a_1、100a_2之積層體2數量相同之導電層21及數量相同之絕緣層22。
圖8A及圖8B係更詳細地表示連接區域101之若干導電層21之俯視圖。圖8A表示導電層21積層之狀態，圖8B將導電層21之各層分開表示。於圖8A及圖8B中，示出了5個導電層21。當然，導電層21亦可為4層以下，亦可為6層以上。再者，於圖8A及圖8B中，示出了1個區塊BLK部分，省略了圖5所示之柱狀部CL(記憶體孔MH)、絕緣體柱CLHR、狹縫SHE之圖示。
如圖8A所示，連接區域101之階梯區域SSA以自Z方向可看見各導電層21之表面(階面)之方式形成為階梯狀。各導電層21之表面(階面)具有能夠供接觸插塞CC自Z方向連接之寬度(面積)。於圖8A中，階梯區域SSA之階梯部係以對向之方式設置於連接區域101之X方向之兩側。如圖8A及圖8B所示，接觸插塞CC於階梯區域SSA之導電層21之每一層中各設置有1個，且連接於導電層21之階面上。例如，於圖8所示之例子中，接觸插塞CC交替地連接於階梯區域SSA之左右階梯部。更詳細而言，於最上層之導電層21中，接觸插塞CC連接於階梯區域SSA之左側階梯部之階面。於第2層導電層21中，接觸插塞CC連接於階梯區域SSA之右側階梯部之階面。於第3層導電層21中，接觸插塞CC連接於階梯區域SSA之左側階梯部之階面。於第4層導電層21中，接觸插塞CC連接於階梯區域SSA之右側階梯部之階面。於第5層(最下層)導電層21中，接觸插塞CC連接於階梯區域SSA之左側階梯部之階面。
再者，階梯區域SSA亦可僅設置於連接區域101之X方向之單側。於此情形時，接觸插塞CC連接於設置在連接區域101單側之階梯部之階面。
由於接觸插塞CC於各導電層21之每一層中各設置有1個，故未連接接觸插塞CC之側之記憶胞區域之導電層21經由橋接區域BRA電性連接於接觸插塞CC。例如，於右側第2記憶胞區域100a_2之最上層之導電層21中，未設置接觸插塞CC。因此，右側第2記憶胞區域100a_2之最上層之導電層21經由橋接區域BRA之最上層之導電層21電性連接於設置在左側第2記憶胞區域100a_2之最上層之導電層21中之接觸插塞CC。又，於左側第2記憶胞區域100a_2之第2層導電層21中，未設置接觸插塞CC。因此，左側第2記憶胞區域100a_2之第2層導電層21經由橋接區域BRA之第2層導電層21電性連接於設置在右側第2記憶胞區域100a_2之第2層導電層21中之接觸插塞CC。如此，位於連接區域101兩側之記憶胞區域100a_1、100a_2中之一者經由橋接區域BRA電性連接於設置在另一者中之接觸插塞CC。因此，若橋接區域BRA之各導電層21之電阻變高，則記憶胞區域100a_1、100a_2之電壓控制性變差。因此，橋接區域BRA之各導電層21較佳為低電阻。即，較佳為Y方向之寬度W較寬之橋接區域BRA。
另一方面，若使橋接區域BRA之Y方向之寬度W變寬，則階梯區域SSA會變窄。於此情形時，於階梯區域SSA中，保持向Z方向之凹陷深度不變而使階梯區域SSA變窄，故階梯區域SSA之縱橫比變高。因此，當利用氧化矽膜(例如，TEOS(Tetraethylorthosilicate，正矽酸乙酯))嵌埋階梯區域SSA時，有可能會於氧化矽膜內產生孔隙。於此情形時，存在接觸插塞CC經由孔隙與其他接觸插塞CC產生短路之擔憂。
因此，於本實施方式中，如圖9所示般於連接區域101中改變絕緣體柱CLHR之大小或配置。
圖9A係圖8A之虛線框B之放大俯視圖。圖9A中，圖示了圖5所示之絕緣體柱CLHR。絕緣體柱CLHR係於連接區域101之橋接區域BRA及階梯區域SSA之導電層21之積層體內，沿積層方向(Z方向)延伸之複數個絕緣體柱。圖9A中，為方便起見，將設置於橋接區域BRA中之絕緣體柱CLHR稱為CLHR_1，將設置於階梯區域SSA中之絕緣體柱CLHR稱為CLHR_2。定義CLHR_1及CLHR_2時，至少使用上層之字元線WL相關之橋接區域BRA及階梯區域SSA。更具體而言，定義CLHR_1及CLHR_2時，例如使用最上層之字元線相關之橋接區域BRA及階梯區域SSA。
於本實施方式中，絕緣體柱CLHR例如錯位排列(排列成六方格子狀)。但是，絕緣體柱CLHR之排列並不限定於此，例如亦可排列成正方格子狀或長方格子狀等。
記憶胞區域100a_1、100a_2及連接區域101之積層體係藉由先形成為絕緣層22(例如，氧化矽膜)與犧牲膜(例如，氮化矽膜)之積層體，然後將犧牲膜(未圖示)替換為導電層21(例如，鎢)而形成。於將該犧牲膜替換為導電層21之替換步驟中去除犧牲膜時，會於絕緣層22之間形成用於嵌埋導電層21之空隙。絕緣體柱CLHR作為支持構件發揮功能，用以保持形成於連接區域101中之此種絕緣層22之間的空隙。若無絕緣體柱CLHR，則擔心絕緣層22會因無支持而於自身重量之作用下彎曲或者垮塌。因此，絕緣體柱CLHR大致均等地配置於連接區域101中。藉此，於自犧牲膜替換為導電層21之步驟中，絕緣體柱CLHR能支持絕緣層22，維持絕緣層22間之間隙。
此處，於本實施方式中，自導電層21之積層方向(Z方向)觀察時，絕緣體柱CLHR中設置於橋接區域BRA中之絕緣體柱CLHR_1之直徑R1小於設置於階梯區域SSA中之絕緣體柱CLHR_2之直徑R2。藉此，能夠在不使橋接區域BRA中之導電層21之寬度WBRA變寬之情況下，降低橋接區域BRA之導電層21之電阻值。藉由降低橋接區域BRA之導電層21之電阻值，而變得容易經由接觸插塞CC控制第1及第2記憶胞區域100a_1、100a_2之導電層21(字元線WL)之電壓。結果為，能使選擇記憶胞之讀出動作、寫入動作、抹除動作高速化。再者，絕緣體柱CLHR_1之直徑R1只要小於直徑R2即可，可互不相同。
再者，圖9A中，僅橋接區域BRA延伸之X方向上所排列之1行絕緣體柱CLHR_1與橋接區域BRA重疊。但是，與橋接區域BRA重疊之絕緣體柱CLHR_1亦可為複數行。例如，圖9B係表示於X方向上延伸且具有2行絕緣體柱CLHR_1之橋接區域BRA之一例之俯視圖。於此情形時，由於橋接區域BRA之積層體2由複數行絕緣體柱CLHR_1支持，故能更確實地支持積層體2之導電層21。又，藉由使複數行絕緣體柱CLHR_1之直徑R1小於階梯區域SSA之絕緣體柱CLHR_2之直徑R2，能減小橋接區域BRA之電阻值。
圖10係沿著圖9A或圖9B之10-10線(Y方向)之剖視圖。圖10中，示出了設置有接觸插塞CC及絕緣體柱CLHR_2之階梯區域SSA、以及設置有絕緣體柱CLHR_1之橋接區域BRA。接觸插塞CC設置於階梯區域SSA中之階台區域TRA。於階台區域TRA中，接觸插塞CC連接於下方之導電層21。於階梯區域SSA及橋接區域BRA中，絕緣體柱CLHR_1、CLHR_2於Z方向上貫通導電層21之積層體2。於階梯區域SSA中，導電層21形成為階梯狀，直徑相對較大之絕緣體柱CLHR_2貫通階梯狀之導電層21。於橋接區域BRA中，導電層21設置至積層體2之最上層，直徑相對較小之絕緣體柱CLHR_1貫通積層體2之全部導電層21。
如此，藉由減小橋接區域BRA之絕緣體柱CLHR_1之直徑R1，能夠在不擴大橋接區域BRA之寬度WBRA之情況下，降低橋接區域BRA之導電層21之電阻值。再者，絕緣體柱CLHR_1之直徑R1較佳為具有絕緣體柱CLHR_1能夠支持積層體2之導電層21之程度之大小。直徑R1之合適值根據導電層21之積層數或厚度而變化。
若使橋接區域BRA之寬度WBRA變寬，則階梯區域SSA之區域會變窄，因此嵌埋於階梯區域SSA中之氧化矽膜150容易產生孔隙。例如，若使設置於記憶胞陣列MCA之中間部分之階梯區域SSA變寬，則將其兩側之記憶胞陣列MCA連接之橋接區域BRA之電阻會增大，而字元線電阻會上升。字元線電阻上升有可能會使字元線WL之電壓控制性變差。另一方面，若為了使橋接區域BRA變寬而使階梯區域SSA變窄，則擔心嵌埋階梯區域SSA之氧化矽膜會產生孔隙。這會導致半導體記憶裝置之可靠性降低。
針對此，根據本實施方式，能夠在不使橋接區域BRA之寬度WBRA變寬之情況下，實質性地降低橋接區域BRA之導電層21之電阻值。因此，能抑制氧化矽膜150產生孔隙，並且容易控制導電層21(字元線WL)之電壓。
(第2實施方式) 圖11係表示第2實施方式之連接區域101之俯視圖。於第2實施方式中，絕緣體柱CLHR中至少一部分與橋接區域BRA重疊之絕緣體柱CLHR_1之直徑R1小於設置於階梯區域SSA中之絕緣體柱CLHR_2之直徑R2。於圖11中，排列於X方向之第1行絕緣體柱CLHR_1a全部與橋接區域BRA重疊，與上述第1行絕緣體柱相鄰之第2行絕緣體柱CLHR_1b之一部分與橋接區域BRA重疊。即，自Z方向觀察時，第2行絕緣體柱CLHR_1b設置於橋接區域BRA與階梯區域SSA之間的交界部。因此，橋接區域BRA所包含之絕緣體柱CLHR_1a之直徑R1及設置於橋接區域BRA與階梯區域SSA之交界部之絕緣體柱CLHR_1b之直徑R1形成為小於絕緣體柱CLHR_2之直徑R2。藉此，能夠在不使橋接區域BRA中之導電層21之寬度WBRA變寬之情況下，進一步降低橋接區域BRA之導電層21之電阻值。再者，絕緣體柱CLHR_1a、CLHR_1b之直徑只要小於直徑R2即可，可互不相同。第2實施方式之其他構成可與第1實施方式之對應構成相同。因此，第2實施方式亦能獲得第1實施方式之效果。
於第2實施方式中，第2行絕緣體柱CLHR_1b之一部分重疊於橋接區域BRA與階梯區域SSA之間的交界部。但是，第2行絕緣體柱CLHR_1b只要位於橋接區域BRA與階梯區域SSA之間的交界部附近，則亦可不重疊。例如，於假設絕緣體柱CLHR_1b具有與絕緣體柱CLHR_2相同之直徑R2之情形時，絕緣體柱CLHR_1b有時會重疊於橋接區域BRA與階梯區域SSA之間的交界部。另一方面，於此情形時，縮小絕緣體柱CLHR_1b之直徑，結果亦存在絕緣體柱CLHR_1b不重疊於橋接區域BRA與階梯區域SSA之間的交界部之情形。於此情形時，第2行絕緣體柱CLHR_1b位於橋接區域BRA與階梯區域SSA之間的交界部附近，但不重疊。
(第3實施方式) 圖12係表示第3實施方式之連接區域101之俯視圖。於第3實施方式中，絕緣體柱CLHR中一部分與橋接區域BRA重疊之絕緣體柱CLHR_1b之直徑R1小於設置於階梯區域SSA中之絕緣體柱CLHR_2之直徑R2。另一方面，於圖12中，全部與橋接區域BRA重疊之絕緣體柱CLHR_1a之直徑為與階梯區域SSA之絕緣體柱CLHR_2大致相等之直徑R2。如此，亦可僅減小重疊於橋接區域BRA與階梯區域SSA之間的交界部之絕緣體柱CLHR_1b之直徑R1。於此情形時，亦能夠在不使導電層21之寬度WBRA變寬之情況下，以某種程度降低橋接區域BRA之導電層21之電阻值。第2實施方式之其他構成可與第1實施方式之對應構成相同。因此，第2實施方式亦能獲得第1實施方式之效果。
第3實施方式亦與第2實施方式同樣，亦可使第2行絕緣體柱CLHR_1b位於橋接區域BRA與階梯區域SSA之間的交界部附近，且不重疊。
(第4實施方式) 圖13係表示第4實施方式之連接區域101之俯視圖。於第4實施方式中，自Z方向觀察時，絕緣體柱CLHR中與橋接區域BRA重疊之絕緣體柱CLHR_1為於橋接區域BRA之延伸方向(即，橋接區域BRA與階梯區域SSA之交界部之延伸方向：X方向)上具有長徑之大致橢圓形。該長徑可與階梯區域SSA之絕緣體柱CLHR_2之直徑R2相同或為該直徑R2以上。另一方面，絕緣體柱CLHR_1之短徑R1小於設置於階梯區域SSA中之絕緣體柱CLHR_2之直徑R2。藉此，能夠在不使橋接區域BRA中之導電層21之寬度WBRA變寬之情況下，使橋接區域BRA之導電層21之實際寬度變寬，而能進一步降低電阻值。第4實施方式之其他構成可與第1實施方式之對應構成相同。因此，第4實施方式亦能獲得第1實施方式之效果。
再者，於圖13中，僅橋接區域BRA延伸之X方向上所排列之1行絕緣體柱CLHR_1與橋接區域BRA重疊。但是，如參照圖9B所說明，與橋接區域BRA重疊之絕緣體柱CLHR_1亦可為複數行。於此情形時，由於橋接區域BRA之積層體2由複數行絕緣體柱CLHR_1支持，故能更確實地支持積層體2之導電層21。又，藉由使複數行絕緣體柱CLHR_1之短徑R1小於階梯區域SSA之絕緣體柱CLHR_2之直徑R2，能減小橋接區域BRA之電阻值。
(第5實施方式) 圖14係表示第5實施方式之連接區域101之俯視圖。於第5實施方式中，絕緣體柱CLHR中至少一部分與橋接區域BRA重疊之絕緣體柱CLHR_1a、CLHR_1b為於橋接區域BRA之延伸方向(即，橋接區域BRA與階梯區域SSA之交界部之延伸方向：X方向)上具有長徑之大致橢圓形。即，第5實施方式係第2實施方式與第4實施方式之組合。
圖14中，排列於X方向之1行絕緣體柱CLHR_1a全部與橋接區域BRA重疊，與上述絕緣體柱CLHR_1a相鄰之第2行絕緣體柱CLHR_1b之一部分與橋接區域BRA重疊。即，自Z方向觀察時，第2行絕緣體柱CLHR_1b設置於橋接區域BRA與階梯區域SSA之間的交界部。因此，橋接區域BRA所包含之絕緣體柱CLHR_1a之短徑R1及設置於橋接區域BRA與階梯區域SSA之交界部之絕緣體柱CLHR_1b之短徑R1形成為小於絕緣體柱CLHR_2之直徑R2。
絕緣體柱CLHR_1a、CLHR_1b之X方向之長徑可與階梯區域SSA之絕緣體柱CLHR_2之直徑R2相同或為該直徑R2以上。另一方面，絕緣體柱CLHR_1a、CLHR_1b之Y方向之短徑R1小於設置於階梯區域SSA中之絕緣體柱CLHR_2之直徑R2。藉此，能夠在不使橋接區域BRA中之導電層21之寬度WBRA變寬之情況下，使橋接區域BRA之導電層21之實際寬度變寬，而能進一步降低電阻值。第5實施方式之其他構成可與第1實施方式之對應構成相同。因此，第5實施方式亦能獲得第1實施方式之效果。
於第5實施方式中，第2行絕緣體柱CLHR_1b之一部分重疊於橋接區域BRA與階梯區域SSA之間的交界部。但是，第2行絕緣體柱CLHR_1b亦可位於橋接區域BRA與階梯區域SSA之間的交界部附近，且不重疊。例如，於假設絕緣體柱CLHR_1b之短徑具有與絕緣體柱CLHR_2相同之直徑R2之情形時，絕緣體柱CLHR_1b有時會重疊於橋接區域BRA與階梯區域SSA之間的交界部。另一方面，於此情形時，縮小絕緣體柱CLHR_1b之短徑，結果亦存在絕緣體柱CLHR_1b不重疊於橋接區域BRA與階梯區域SSA之間的交界部之情形。於此情形時，第2行絕緣體柱CLHR_1b位於橋接區域BRA與階梯區域SSA之間的交界部附近，但不重疊。
(第6實施方式) 圖15係表示第6實施方式之連接區域101之俯視圖。於第6實施方式中，自Z方向觀察時，第2行絕緣體柱CLHR_1b設置於橋接區域BRA與階梯區域SSA之間的交界部附近，但位置向階梯區域SSA側偏移。即，設置於橋接區域BRA與階梯區域SSA之交界部附近之絕緣體柱CLHR_1b相較於位於橋接區域BRA內之絕緣體柱CLHR_1a，配置於位於階梯區域SSA內之絕緣體柱CLHR_2之附近。換言之，第2行絕緣體柱CLHR_1b朝-Y方向，間距產生偏差。絕緣體柱CLHR_1b與絕緣體柱CLHR_2之間隔P1較絕緣體柱CLHR_1b與絕緣體柱CLHR_1a之間隔P3窄。藉此，第2行絕緣體柱CLHR_1b變得不與橋接區域BRA重疊。或者，第2行絕緣體柱CLHR_1與橋接區域BRA之重疊變小。又，絕緣體柱CLHR_1b與相鄰之絕緣體柱CLHR_2之間隔P1較絕緣體柱CLHR_2彼此之間隔P2窄。如此，藉由使設置於橋接區域BRA與階梯區域SSA之交界部附近之絕緣體柱CLHR_1b之間距產生偏差，能夠在不使橋接區域BRA中之導電層21之寬度WBRA變寬之情況下，進一步降低橋接區域BRA之導電層21之電阻值。第6實施方式之其他構成可與第1實施方式之對應構成相同。因此，第6實施方式亦能獲得第1實施方式之效果。
(第7實施方式) 圖16係表示第7實施方式之連接區域101之俯視圖。於第7實施方式中，自Z方向觀察時，第2行絕緣體柱CLHR_1b設置於最靠近橋接區域BRA與階梯區域SSA之間的交界部之位置，但位置向階梯區域SSA側偏移而設置於階梯區域SS內。與橋接區域BRA重疊之第1行絕緣體柱CLHR_1a具有與階梯區域SSA之絕緣體柱CLHR_2大致相同之直徑R2。第7實施方式之其他構成可與第6實施方式之對應構成相同。因此，自Z方向觀察時，設置於階梯區域SSA內且最靠近橋接區域BRA與階梯區域SSA之間的交界部之絕緣體柱CLHR_1b和相鄰之絕緣體柱CLHR_2之間隔P1，較設置於階梯區域SSA內且與絕緣體柱CLHR_1b相鄰之絕緣體柱CLHR_2彼此之間隔P2窄。又，間距P1較設置於橋接區域BRA內之絕緣體柱CLHR_1a與絕緣體柱CLHR_1b之間隔P3窄。
於此情形時，亦藉由使設置於橋接區域BRA與階梯區域SSA之交界部附近之絕緣體柱CLHR_1b之間距產生偏差，而使第2行絕緣體柱CLHR_1b變得不與橋接區域BRA重疊。或者，第2行絕緣體柱CLHR_1與橋接區域BRA之重疊變小。因此，能夠在不使橋接區域BRA中之導電層21之寬度WBRA變寬之情況下，以某種程度降低橋接區域BRA之導電層21之電阻值。
(變化例) 第7實施方式不僅可與第1實施方式組合，亦可與第2～第5實施方式組合。例如，圖17係表示將第2實施方式與第7實施方式組合後之例子之圖。於圖17中，自Z方向觀察時，第1行及第2行絕緣體柱CLHR_1a、CLHR_1b之直徑R1小於絕緣體柱CLHR_2之直徑R2。而且，第2行絕緣體柱CLHR_1b設置於橋接區域BRA與階梯區域SSA之間的交界部附近，但位置向階梯區域SSA側偏移。藉此，能夠在不使橋接區域BRA中之導電層21之寬度WBRA變寬之情況下，進一步降低電阻值。
例如，圖18係表示將第3實施方式與第7實施方式組合後之例子之圖。於圖18中，自Z方向觀察時，第1行絕緣體柱CLHR_1a之直徑與絕緣體柱CLHR_2之直徑R2大致相等。但是，第2行絕緣體柱CLHR_1b之直徑R1小於絕緣體柱CLHR_2之直徑R2，且第2行絕緣體柱CLHR_1b之位置向階梯區域SSA側偏移。藉此，第2行絕緣體柱CLHR_1b變得不與橋接區域BRA重疊。或者，第2行絕緣體柱CLHR_1與橋接區域BRA之重疊變小。因此，能夠在不使橋接區域BRA中之導電層21之寬度WBRA變寬之情況下，以某種程度降低橋接區域BRA之導電層21之電阻值。
例如，圖19係表示將第4實施方式與第7實施方式組合後之例子之圖。於圖19中，自Z方向觀察時，絕緣體柱CLHR中與橋接區域BRA重疊之絕緣體柱CLHR_1a為於橋接區域BRA之延伸方向(X方向)上具有長徑之大致橢圓形。另一方面，絕緣體柱CLHR_1a之短徑R1小於設置於階梯區域SSA中之絕緣體柱CLHR_2之直徑R2。第2行絕緣體柱CLHR_1b之直徑與絕緣體柱CLHR_2之直徑R2大致相等，但第2行絕緣體柱CLHR_1b之位置向階梯區域SSA側偏移。藉此，第2行絕緣體柱CLHR_1b變得不與橋接區域BRA重疊。或者，第2行絕緣體柱CLHR_1與橋接區域BRA之重疊變小。
藉由此種構成，能夠在不使橋接區域BRA中之導電層21之寬度WBRA變寬之情況下，進一步降低橋接區域BRA之導電層21之電阻值。
例如，圖20係表示將第5實施方式與第7實施方式組合後之例子之圖。於圖20中，自Z方向觀察時，絕緣體柱CLHR_1a、CLHR_1b兩者為於橋接區域BRA之延伸方向(X方向)上具有長徑之大致橢圓形。又，第2行絕緣體柱CLHR_1b之位置向階梯區域SSA側偏移。藉此，第2行絕緣體柱CLHR_1b變得不與橋接區域BRA重疊。或者，第2行絕緣體柱CLHR_1與橋接區域BRA之重疊變小。
藉由此種構成，能夠在不使橋接區域BRA中之導電層21之寬度WBRA變寬之情況下，進一步降低橋接區域BRA之導電層21之電阻值。
圖21係表示應用了上述實施方式中之任一者之半導體記憶裝置之構成例之方塊圖。半導體記憶裝置100係能夠非揮發地記憶資料之NAND型閃存，由外部之記憶體控制器1002控制。半導體記憶裝置100與記憶體控制器1002之間的通信支持例如NAND介面標準。
如圖21所示，半導體記憶裝置100例如具備記憶胞陣列MCA、指令暫存器1011、位址暫存器1012、定序器1013、驅動器模組1014、列解碼器模組1015及感測放大器模組1016。
記憶胞陣列MCA包含複數個區塊BLK(0)～BLK(n)(n為1以上之整數)。區塊BLK係能夠非揮發地記憶資料之複數個記憶胞之集合，例如用作資料之抹除單位。又，於記憶胞陣列MCA中，設置有複數個位元線及複數個字元線。各記憶胞例如與1個位元線及1個字元線相關聯。記憶胞陣列MCA之詳細構成將於下文中進行敍述。
指令暫存器1011保存半導體記憶裝置100自記憶體控制器1002接收到之指令CMD。指令CMD包含例如使定序器1013執行讀出動作、寫入動作、抹除動作等之命令。
位址暫存器1012保存半導體記憶裝置100自記憶體控制器1002接收到之位址資訊ADD。位址資訊ADD例如包含區塊位址BAdd、頁位址PAdd及行位址CAdd。例如，區塊位址BA、頁位址PAdd及行位址CAdd分別用於選擇區塊BLK、字元線及位元線。
定序器1013控制半導體記憶裝置100整體之動作。例如，定序器1013基於指令暫存器1011所保存之指令CMD，控制驅動器模組1014、列解碼器模組1015及感測放大器模組1016等，而執行讀出動作、寫入動作、抹除動作等。
驅動器模組1014產生讀出動作、寫入動作、抹除動作等中所使用之電壓。然後，驅動器模組1014例如基於位址暫存器1012所保存之頁位址PAdd，對與所選擇之字元線對應之信號線施加所產生之電壓。
列解碼器模組1015具備複數個列解碼器RD。列解碼器RD基於位址暫存器1012所保存之區塊位址BAdd，選擇對應之記憶胞陣列MCA內之1個區塊BLK。然後，列解碼器RD例如將施加於與所選擇之字元線對應之信號線之電壓傳輸至所選擇之區塊BLK內之所選擇之字元線。
感測放大器模組1016於寫入動作中，根據自記憶體控制器200接收到之寫入資料DAT，對各位元線施加所期望之電壓。又，感測放大器模組1016於讀出動作中，基於位元線之電壓判定記憶於記憶胞中之資料，將判定結果作為讀出資料DAT傳輸至記憶體控制器200。
以上所說明之半導體記憶裝置100及記憶體控制器2亦可藉由其等之組合而構成1個半導體裝置。作為此種半導體裝置，例如可例舉SD(Secure Digital，安全數位) TM卡之類的記憶卡、或SSD(solid state drive，固態磁碟機)等。
圖22係表示記憶胞陣列MCA之電路構成之一例之電路圖。抽取記憶胞陣列MCA所包含之複數個區塊BLK中之1個區塊BLK。如圖22所示，區塊BLK包含複數個串組件SU(0)～SU(k)(k為1以上之整數)。
各串組件SU包含與位元線BL(0)～BL(m)(m為1以上之整數)之各者相關聯之複數個NAND串NS。各NAND串NS例如包含記憶胞電晶體MT(0)～MT(15)、以及選擇電晶體ST(1)及ST(2)。記憶胞電晶體MT包含控制閘極及電荷蓄積層，非揮發地保存資料。選擇電晶體ST(1)及ST(2)之各者用於在各種動作時選擇串組件SU。
於各NAND串NS中，記憶胞電晶體MT(0)～MT(15)串聯連接。選擇電晶體ST(1)之汲極連接於相關聯之位元線BL，選擇電晶體ST(1)之源極連接於串聯連接之記憶胞電晶體MT(0)～MT(15)之一端。選擇電晶體ST(2)之汲極連接於串聯連接之記憶胞電晶體MT(0)～MT(15)之另一端。選擇電晶體ST(2)之源極連接於源極線SL。
於同一區塊BLK中，記憶胞電晶體MT(0)～MT(15)之控制閘極分別共通連接於字元線WL(0)～WL(7)。串組件SU(0)～SU(k)內之各選擇電晶體ST(1)之閘極分別共通連接於選擇閘極線SGD(0)～SGD(k)。選擇電晶體ST(2)之閘極共通連接於選擇閘極線SGS。
於以上所說明之記憶胞陣列10之電路構成中，位元線BL係由各串組件SU中被分配相同之行位址之NAND串NS所共用。源極線SL例如於複數個區塊BLK間被共用。
於1個串組件SU內連接於共通之字元線WL之複數個記憶胞電晶體MT之集合例如稱為單元組件CU。例如，將包含各自記憶1位元資料之記憶胞電晶體MT之單元組件CU的記憶容量定義為「1頁資料」。單元組件CU根據記憶胞電晶體MT所記憶之資料之位元數，能具有2頁資料以上之記憶容量。
再者，本實施方式之半導體記憶裝置100所具備之記憶胞陣列MCA並不限定於以上所說明之電路構成。例如，各NAND串NS所包含之記憶胞電晶體MT以及選擇電晶體ST(1)及ST(2)之個數可分別設計為任意個數。各區塊BLK所包含之串組件SU之個數可設計為任意個數。
對本發明之若干實施方式進行了說明，但該等實施方式係作為例子而提出者，並不意圖限定發明之範圍。該等實施方式能以其他各種方式實施，能於不脫離發明主旨之範圍內，進行各種省略、替換及變更。該等實施方式及其變化包含於發明之範圍或主旨內，同樣包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請案] 本申請案享有以日本專利申請案2021-017321號(申請日：2021年2月5日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:基體部 2:積層體 2g:絕緣膜 2s:階梯部分 3:板狀部 4:絕緣物 10:基板(半導體晶圓) 10i:元件分離區域 11:絕緣膜 11a:配線 12:導電膜 13:半導體部 14:半導體部 21:導電層 21a:阻擋絕緣膜 21b:阻障膜 22:絕緣層 100:半導體記憶裝置 100a:半導體裝置 100a_1:第1記憶胞區域 100a_2:第2記憶胞區域 101:連接區域 150:氧化矽膜 210:半導體本體 220:記憶體膜 221:覆蓋絕緣膜 222:電荷捕獲膜 223:隧道絕緣膜 230:核心層 1002:記憶體控制器 1011:指令暫存器 1012:位址暫存器 1013:定序器 1014:驅動器模組 1015:列解碼器模組 1016:感測放大器模組 AA:主動區域 BL,BL(0)～BL(m):位元線 BLK,BLK_1,BLK_2,BLK(0)～BLK(n):區塊 BRA:橋接器區域 C4:接觸插塞 Cb:接點 CC:接觸插塞 Cell:單元區域 CL:柱狀部 CLHR:絕緣體柱 CLHR_1:絕緣體柱 CLHR_1a:第1行絕緣體柱 CLHR_1b:第2行絕緣體柱 CLHR_2:絕緣體柱 CU:單元組件 HR:孔 MC:記憶胞 MCA:記憶胞陣列 MH:記憶體孔 MT(0)～MT(15):記憶胞電晶體 NS:NAND串 R1:直徑 R2:直徑 SGD:汲極側選擇閘極 SGS:源極側選擇閘極 SHE:狹縫 SL:源極線 SSA:階梯區域 ST:狹縫 STD:汲極側選擇電晶體 STS:源極側選擇電晶體 SU:串組件 Tap:分接頭區域 Tr:電晶體 TRA:階台區域 WBRA:寬度 WL:字元線
圖1係例示第1實施方式之半導體裝置之立體圖。 圖2係表示積層體之俯視圖。 圖3係表示三維構造之記憶胞之一例之剖視圖。 圖4係表示三維構造之記憶胞之一例之剖視圖。 圖5係表示第1實施方式之半導體裝置之一例之俯視圖。 圖6係表示連接區域及記憶胞區域之佈局之概略俯視圖。 圖7A係表示區塊BLK之連接區域之概略情況之立體圖。 圖7B係表示區塊BLK之連接區域之概略情況之立體圖。 圖8A係更詳細地表示連接區域之若干導電層之俯視圖。 圖8B係更詳細地表示連接區域之若干導電層之俯視圖。 圖9A係圖8A之虛線框B之放大俯視圖。 圖9B係表示具有2行絕緣體柱之橋接區域之一例之俯視圖。 圖10係沿著圖9之10-10線之剖視圖。 圖11係表示第2實施方式之連接區域之俯視圖。 圖12係表示第3實施方式之連接區域之俯視圖。 圖13係表示第4實施方式之連接區域之俯視圖。 圖14係表示第5實施方式之連接區域之俯視圖。 圖15係表示第6實施方式之連接區域之俯視圖。 圖16係表示第7實施方式之連接區域之俯視圖。 圖17係表示將第2實施方式與第7實施方式組合後之例子之圖。 圖18係表示將第3實施方式與第7實施方式組合後之例子之圖。 圖19係表示將第4實施方式與第7實施方式組合後之例子之圖。 圖20係表示將第5實施方式與第7實施方式組合後之例子之圖。 圖21係表示應用上述實施方式中之任一者之半導體記憶裝置之構成例的方塊圖。 圖22係表示記憶胞陣列之電路構成之一例之電路圖。
10:基板(半導體晶圓)
21:導電層
101:連接區域
BRA:橋接器區域
CC:接觸插塞
CLHR_1:絕緣體柱
CLHR_2:絕緣體柱
R1:直徑
R2:直徑
SSA:階梯區域
ST:狹縫
WBRA:寬度
WL:字元線

Claims (16)

  1. 一種半導體記憶裝置，其包含：第1區域，其包含：於第1方向上彼此隔開之複數個第1導電層、於上述第1方向上延伸穿過上述複數個第1導電層之第1半導體柱(semiconductor pillar)、及於上述複數個第1導電層與上述第1半導體柱之間的各交叉點形成之記憶胞；第2區域，其包含：於上述第1方向上彼此隔開之複數個第2導電層、於上述第1方向上延伸穿過上述複數個第2導電層之第2半導體柱、及於上述複數個第2導電層與上述第2半導體柱之間的各交叉點形成之記憶胞；及第3區域，其包含：於上述第1方向上彼此隔開之複數個第3導電層、及於上述第1方向上貫通上述複數個第3導電層之複數個柱(column)，其中上述第3區域係於與上述第1方向交叉之第2方向上配置於上述第1區域與上述第2區域之間，且上述複數個第3導電層之至少一者自上述複數個第1導電層之一者及上述複數個第2導電層之一者延伸；其中上述第3區域包含第4區域及第5區域，其中在上述第4區域中，上述複數個第3導電層之上述至少一者將上述複數個第1導電層之上述一者與上述複數個第2導電層之上述一者彼此電性連接，且其中在上述第5區域中，上述複數個第3導電層之上述至少一者係連接於接觸插塞，且上述第5區域係於與上述第1方向及上述第2方向交叉之第3方向上與上述第4區域相鄰；且其中上述複數個柱包含：第1柱、第2柱、及第3柱，其等於上述第3方向上最靠近彼此，且係自上述第4區域至上述第5區域依序設置； 上述第1柱係上述複數個柱中最靠近上述第4區域，且上述第1柱之至少一部分係設置於上述第5區域中；上述第2柱及上述第3柱係設置於上第5區域中；且上述第1柱與上述第2柱之間之第1距離較上述第2柱與上述第3柱之間之第2距離窄。
  2. 如請求項1之半導體記憶裝置，其中上述第1柱、上述第2柱、及上述第3柱係實質相同之形狀。
  3. 如請求項1之半導體記憶裝置，其中上述第1柱之徑(diameter)、上述第2柱之徑、及上述第3柱之徑相似。
  4. 如請求項1之半導體記憶裝置，其進而包含：複數個接觸插塞，其等各自電性連接於上述複數個第3導電層之一者。
  5. 如請求項1之半導體記憶裝置，其中上述第1柱之中心係位於上述第5區域中。
  6. 如請求項1之半導體記憶裝置，其中上述複數個第1導電層之上述一者係第4導電層；上述複數個第2導電層之上述一者係第5導電層； 上述複數個第3導電層之上述一者係第6導電層；上述第6導電層自上述第4導電層及上述第5導電層延伸；上述第1柱係絕緣體柱；且上述第1柱之側面之至少一部分與上述第6導電層接觸。
  7. 如請求項6之半導體記憶裝置，其中上述第2柱之側面及上述第3柱之側面不與上述第6導電層接觸。
  8. 如請求項6之半導體記憶裝置，其中上述第6導電層係設置於上述第4區域中，且靠近上述第5區域之上述第6導電層之側面具有凹陷部分；且上述第1柱係設置於上述第6導電層之上述凹陷部分。
  9. 如請求項6之半導體記憶裝置，其中上述第4導電層、上述第5導電層、及上述第6導電層係字元線。
  10. 如請求項1之半導體記憶裝置，其中上述第1柱具有：於上述第2方向之徑較於上述第3方向之徑長的橢圓形狀。
  11. 如請求項1之半導體記憶裝置，其中上述複數個第3導電層之端部各者係自下層起於上述第2方向上依序設置有階差，且形成為階梯狀；且 上述第1柱、上述第2柱、及上述第3柱係設置於上述端部形成為上述階梯狀之區域中。
  12. 如請求項1之半導體記憶裝置，其進一步包含：第4柱，其設置於上述第4區域中，且上述第4柱之徑小於上述第1柱之徑。
  13. 如請求項1之半導體記憶裝置，進一步包含：第4柱，其設置於上述第4區域中，且上述第4柱之徑小於上述第2柱之徑及上述第3柱之徑。
  14. 如請求項1之半導體記憶裝置，其中上述第4柱具有：於上述第2方向之徑較於上述第3方向之徑長的橢圓形狀。
  15. 如請求項1之半導體記憶裝置，其中上述複數個柱進一步包含第4柱，該第4柱與上述第1柱係實質相同之形狀。
  16. 如請求項1之半導體記憶裝置，其中上述複數個柱進一步包含：第4柱，其於上述第3方向上最靠近上述第1柱，且設置於上述第4區域中，上述第1距離較上述第1柱與上述第4柱之間之第3距離窄。
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