[go: up one dir, main page]

TWI893885B - 半導體裝置 - Google Patents

半導體裝置

Info

Publication number
TWI893885B
TWI893885B TW113125250A TW113125250A TWI893885B TW I893885 B TWI893885 B TW I893885B TW 113125250 A TW113125250 A TW 113125250A TW 113125250 A TW113125250 A TW 113125250A TW I893885 B TWI893885 B TW I893885B
Authority
TW
Taiwan
Prior art keywords
layer
field
channel
effect transistor
gate insulating
Prior art date
Application number
TW113125250A
Other languages
English (en)
Other versions
TW202508065A (zh
Inventor
牛膓哲雄
福崎勇三
三宅慎一
富田一行
Original Assignee
日商索尼半導體解決方案公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商索尼半導體解決方案公司 filed Critical 日商索尼半導體解決方案公司
Publication of TW202508065A publication Critical patent/TW202508065A/zh
Application granted granted Critical
Publication of TWI893885B publication Critical patent/TWI893885B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/014—Manufacture or treatment of FETs having zero-dimensional [0D] or one-dimensional [1D] channels, e.g. quantum wire FETs, single-electron transistors [SET] or Coulomb blockade transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/43—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 1D charge carrier gas channels, e.g. quantum wire FETs or transistors having 1D quantum-confined channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H10D30/6739—Conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/675—Group III-V materials, Group II-VI materials, Group IV-VI materials, selenium or tellurium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0167—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0181—Manufacturing their gate insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/856—Complementary IGFETs, e.g. CMOS the complementary IGFETs having different architectures than each other, e.g. high-voltage and low-voltage CMOS
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0128—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0144—Manufacturing their gate insulating layers

Landscapes

  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)

Abstract

本發明之半導體裝置具備：基體30；第1FET10n，其係至少2個具備具有奈米線構造12n之通道部13n、閘極絕緣膜14、及閘極電極27n之通道構造部11n積層而成；以及第2FET20n，其包含通道形成層23n、閘極絕緣層24、及閘極電極27n；第1FET10n及第2FET20n形成於基體30之上方，第1FET10n之通道部13n於通道構造部11n之積層方向上相互分開地配置，於將第1FET10n之通道部13n與通道部13n之間之距離設為L 1，將第2FET20n之閘極絕緣層24之厚度設為T 2時，滿足T 2≧(L 1/2)。

Description

半導體裝置
本發明係關於一種半導體裝置，具體而言，係關於一種具備具有奈米線構造或奈米片構造之場效電晶體之半導體裝置。
關於2012年後之尖端MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電晶體之定標動向，至20 nm代為止，平面構造之MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效電晶體)為主流，於14 nm代之後，轉為全面採用具有鰭式(Fin)構造之FET(為便於說明，稱為『Fin・FET』)或者具有FD-SOI(Fully Depleted-Silicon On Insulator，全空乏絕緣體矽晶)構造之FET(為便於說明，稱為『FD-SOI・FET』)。且說，認為與閘極長度之定標關係密切之矽層之厚度、即Fin・FET中之Fin構造之厚度、FD-SOI・FET中之矽層之厚度於FET之縮小化中成為重要之因素，但矽層之厚度之極限為5 nm。
作為用以打破此種構成FET之通道形成區域之矽層之厚度之極限的技術，正在研究通道形成區域具有奈米線構造之場效電晶體(為便於說明，稱為『奈米線FET』)(例如參照日本專利特開2015-195405號公報)。奈米線FET具有至少2個奈米線構造。並且，此種奈米線FET例如係以0.5伏特至0.8伏特驅動。
另一方面，屢屢要求半導體裝置不僅具備奈米線FET，亦具備例如以1.5伏特至3.3伏特驅動之場效電晶體(為便於說明，稱為『第2FET』)。 [先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2015-195405號公報
[發明所欲解決之問題]
且說，於半導體裝置之製造中，通常同時形成奈米線FET與第2FET，但奈米線FET中之奈米線構造間之間隔狹窄，因此難以於第2FET中形成較厚之閘極絕緣膜。又，強烈要求於第2FET中，藉由施加反偏壓進行閾值電壓V th之控制。
因此，本發明之第1目的在於提供一種半導體裝置，該半導體裝置中混合存在具有相對於奈米線FET而言相對較厚之閘極絕緣膜之第2FET及奈米線FET。又，本發明之第2目的在於提供一種半導體裝置，該半導體裝置中混合存在具有能施加反偏壓之構成、構造之第2FET及奈米線FET。 [解決問題之技術手段]
用以達成上述第1目的之本發明之第1態樣之半導體裝置具備： 基體； 第1場效電晶體，其係至少2個通道構造部積層而成，上述通道構造部具備具有奈米線構造或奈米片構造之通道部、包圍通道部之閘極絕緣膜、及包圍閘極絕緣膜之至少一部分之閘極電極；以及 第2場效電晶體，其包含通道形成層、包圍通道形成層之閘極絕緣層、及包圍閘極絕緣層之至少一部分之閘極電極； 第1場效電晶體及第2場效電晶體形成於基體之上方， 第1場效電晶體之通道部於通道構造部之積層方向上相互分開地配置， 於將第1場效電晶體之通道部與通道部之間之距離設為L 1，將第2場效電晶體之閘極絕緣層之厚度設為T 2時，滿足： T 2≧(L 1/2)， 較佳為滿足： T 2≧1.1×(L 1/2)， 更佳為滿足： T 2≧1.2×(L 1/2)。
用以達成上述第2目的之本發明之第2態樣之半導體裝置具備： 基體； 第1場效電晶體，其係至少2個通道構造部積層而成，上述通道構造部具備具有奈米線構造或奈米片構造之通道部、包圍通道部之閘極絕緣膜、及包圍閘極絕緣膜之至少一部分之閘極電極；以及 第2場效電晶體，其包含通道形成層、形成於通道形成層之頂面及側面之閘極絕緣層、及形成於閘極絕緣層之至少頂面之閘極電極； 第1場效電晶體及第2場效電晶體形成於基體之上方， 第1場效電晶體之通道部於通道構造部之積層方向上相互分開地配置， 於構成第2場效電晶體之通道形成層之底面與基體表面之間形成有絕緣材料層。
以下，參照圖式並基於實施例對本發明進行說明，但本發明並不限定於實施例，實施例中之各種數值或材料為例示。再者，說明係以以下順序進行。 1.與本發明之第1態樣~第2態樣之半導體裝置、整體相關之說明 2.實施例1(本發明之第1態樣之半導體裝置) 3.實施例2(本發明之第2態樣之半導體裝置) 4.其他
＜與本發明之第1態樣~第2態樣之半導體裝置、整體相關之說明＞ 於本發明之第1態樣之半導體裝置中，可設為於將基體表面至第2場效電晶體之通道形成層之距離設為L 2時，滿足 L 2≧L 1L 2≧T 2之形態，於該情形時，可設為進而較佳為滿足 L 2≧2×L 1之形態。
於包含上述較佳之形態之本發明之第1態樣之半導體裝置中，可設為於將第1場效電晶體之閘極絕緣膜之厚度設為T 1時，滿足 T 2≧2×T 1較佳為滿足 T 2≧3×T 1之形態。藉由設為此種形態，可確實地獲得具有相對於第1場效電晶體而言相對較厚之閘極絕緣膜之第2場效電晶體。
進而，於包含以上所說明之各種較佳形態之本發明之第1態樣之半導體裝置中，可設為於將通道部之厚度設為T 1-CH，將通道形成層之厚度設為T 2-CH時，滿足 T 2-CH≧2×T 1-CH較佳為滿足 T 2-CH≧3×T 1-CH之形態。藉由設為此種形態，可實現第2場效電晶體之通道形成層之低電阻化、互導g m之增加、低寄生電容化。
進而，於包含以上所說明之各種較佳形態之本發明之第1態樣之半導體裝置中，可設為構成第1場效電晶體之最下層之通道部之至少一部分由第1閘極電極包圍，除此以外之通道部由第2閘極電極包圍之形態。於構成第1場效電晶體之最下層之通道部由第1閘極電極包圍之情形時，於第1閘極電極與基體表面之間形成有絕緣層(為便於說明，存在稱為『第1絕緣層』之情形)。
可將構成第1場效電晶體之最下層之通道部之至少一部分由第1閘極電極包圍、除此以外之通道部由第2閘極電極包圍之構造應用於本發明之第2態樣之半導體裝置中之第1場效電晶體。
如上所述，於第1場效電晶體之通道部與第1閘極電極之間、及第1場效電晶體之通道部與第2閘極電極之間形成有閘極絕緣膜。即，於第1場效電晶體中，於通道部與通道部之間形成有包圍位於下方之通道部之閘極絕緣膜(即，形成於通道部之外周部之閘極絕緣膜)、及包圍位於上方之通道部之閘極絕緣膜(即，形成於通道部之外周部之閘極絕緣膜)，進而，於該等閘極絕緣膜之間形成有閘極電極。如此，通道部與通道部之間由閘極絕緣膜及閘極電極填埋。通道部之高度之合計係構成除閘極絕緣膜及閘極電極以外之通道部的奈米線構造之構成材料(例如Si或SiGe、Ge、InGaAs)之直徑之合計、或者構成除閘極絕緣膜及閘極電極以外時之奈米片構造之材料(例如Si或SiGe、Ge、InGaAs)之厚度之合計。以上之議論可應用於本發明之第2態樣之半導體裝置中之第1場效電晶體。
於以下之說明中，存在為便於說明而將構成第2場效電晶體之閘極電極稱為『第3閘極電極』之情形。並且，於本發明之第1態樣之半導體裝置之第2場效電晶體中，第3閘極電極包圍閘極絕緣層之至少一部分，但存在第3閘極電極包圍閘極絕緣層之形態之情形，亦存在第3閘極電極包圍閘極絕緣層之一部分之形態之情形。於前者之情形時，於基體表面與閘極絕緣層之間，隔著絕緣層(為便於說明，存在稱為『第2絕緣層』之情形)形成有第3閘極電極。第2絕緣層之厚度厚於上述第1絕緣層之厚度。另一方面，於後者之情形時，第3閘極電極隔著閘極絕緣層形成於通道形成層之頂面及側面之上，而未形成於基體表面與閘極絕緣層之間，L 2=T 2。
進而，於包含以上所說明之各種較佳形態、構成之本發明之第1態樣之半導體裝置中或者於本發明之第2態樣之半導體裝置中，可設為如下形態： 第2場效電晶體包含n通道型場效電晶體及p通道型場效電晶體， n通道型場效電晶體之通道形成層包含矽(Si)， p通道型場效電晶體之通道形成層包含矽(Si)或矽-鍺(SiGe)。
進而，於包含以上所說明之各種較佳形態、構成之本發明之第1態樣之半導體裝置中或者於包含上述較佳形態之本發明之第2態樣之半導體裝置中，可設為如下形態： 第1場效電晶體包含n通道型場效電晶體及p通道型場效電晶體， n通道型場效電晶體之通道部包含矽(Si)， p通道型場效電晶體之通道部包含矽-鍺(SiGe)、鍺(Ge)或InGaAs。
但是，並不限定於此，可設為如下形態： n通道型場效電晶體之通道部包含矽-鍺(SiGe)， p通道型場效電晶體之通道部包含矽(Si)、鍺(Ge)或InGaAs； 可設為如下形態： n通道型場效電晶體之通道部包含鍺(Ge)， p通道型場效電晶體之通道部包含矽(Si)、矽-鍺(SiGe)或InGaAs；且 可設為如下形態： n通道型場效電晶體之通道部包含InGaAs， p通道型場效電晶體之通道部包含矽(Si)、矽-鍺(SiGe)或鍺(Ge)。
於包含上述各種較佳形態之本發明之第2態樣之半導體裝置中，可設為對隔著絕緣材料層與通道形成層之底面對向之基體之部分施加反偏壓之形態。
於包含以上所說明之各種較佳形態之本發明之第2態樣之半導體裝置中，可設為如下構成：於將通道部之厚度設為T 1-CH時、將絕緣材料層之厚度設為T Ins時，滿足： 0.2≦T 1-CH/T Ins≦2 較佳為滿足： 0.5≦T 1-CH/T Ins≦1。
進而，於包含以上所說明之上述較佳形態之本發明之第2態樣之半導體裝置中，可設為如下構成：於第2場效電晶體中，於通道形成層與絕緣材料層之間形成有至少1層半導體層。並且，於該情形時，可設為如下構成：於通道形成層與半導體層之間、半導體層與半導體層之間形成有層間絕緣層。藉此，可藉由對半導體層施加適當之電位來施加反偏壓。進而，於該等情形時，可設為如下構成：半導體層具有與通道形成層所具有之導電型相反之導電型。於具有通道形成區域之整個外周被閘極電極包圍之GAA(Gate-All-Around，閘極全環)構造之MOSFET中，通常僅根據構成閘極電極之材料之功函數決定閾值電壓V th，但藉由施加反偏壓可控制閾值電壓V th，從而可設定作為電路最佳之所需閾值電壓V th。例如，可藉由降低閾值電壓V th實現電路之高速化，或可藉由增高閾值電壓V th達成低漏電流。
於包含以上所說明之較佳形態、構成之本發明之第1態樣~第2態樣之半導體裝置(以下，存在將該等統稱為『本發明之半導體裝置』之情形)中，可設為如下構成：第1場效電晶體係低耐壓場效電晶體，第2場效電晶體係高耐壓場效電晶體。並且，於該情形時，可設為如下構成：施加至第1場效電晶體之閘極電極之電壓例如為0.5伏特至0.8伏特，施加至第2場效電晶體之閘極電極之電壓例如為1.5伏特至3.3伏特。此處，適合作為低耐壓場效電晶體抑或是適合作為高耐壓場效電晶體大幅地依存於通道部或通道形成層之截面面積之合計、閘極絕緣膜或閘極絕緣層之厚度。
第1場效電晶體係n通道型抑或是p通道型例如取決於構成閘極電極之材料之功函數。第2場效電晶體係n通道型抑或是p通道型例如取決於構成閘極電極之材料之功函數。
於本發明之半導體裝置中，於通道部或者通道形成層包含Si之情形時，為了使各種場效電晶體成為n通道型，作為構成閘極電極之材料，可列舉TiN、TaN、Al、TiAl、W。另一方面，於通道部或者通道形成層包含SiGe之情形時，為了使各種場效電晶體成為p通道型，作為構成閘極電極之材料，可列舉TiN、W。
又，作為構成閘極絕緣膜或閘極絕緣層之材料，可列舉SiON、SiO 2，或可列舉高介電常數材料(所謂High-k材料)、例如HfO 2、HfAlON、Y 2O 3。
於本發明之半導體裝置中，作為基體，可列舉矽半導體基板或SOI基板。通道部或通道形成層較佳為具有結晶性，可包含多晶，視情形亦可包含非晶質。作為構成半導體層之材料，可列舉構成通道部或通道形成層之材料、具體而言為矽(Si)、矽-鍺(SiGe)、鍺(Ge)、InGaAs。作為通道部或通道形成層、半導體層之形成方法，可列舉磊晶CVD(Chemical Vapor Deposition，化學氣相沈積)法、電漿CVD法、原子層CVD法。
於本發明之半導體裝置中，第1場效電晶體之厚度方向上之通道構造部之數量為2以上即可，與第1場效電晶體之厚度方向正交之方向上之通道構造部之數量為1或者2以上即可。於構成本發明之半導體裝置之奈米線構造中，直徑例如為5 nm至10 nm之包含例如Si或SiGe等之線構造之兩端由構成第1場效電晶體之源極/汲極區域支持。又，於構成本發明之半導體裝置之奈米片構造中，寬度×厚度例如為(10 nm至50 nm)×(5 nm至10 nm)之包含例如Si或SiGe等之截面形狀為大致矩形之材料之兩端由構成第1場效電晶體之源極/汲極區域支持。成為奈米線構造抑或是奈米片構造依存於構成該等之材料之厚度、寬度。又，構成第2場效電晶體之通道形成層由構成第2場效電晶體之源極/汲極區域支持。
於半導體裝置中，如何配置第1場效電晶體及第2場效電晶體依存於所要求之半導體裝置之規格，因此無法一概規定。例如，可包含如下形態：由第1場效電晶體構成邏輯電路或SRAM(Static Random-Access Memory，靜態隨機存取記憶體)電路、CMOS(Complementary Metal Oxide Semiconductor，互補金屬氧化物半導體)電路等數位電路，由第2場效電晶體構成例如與外部進行信號等之收發之電晶體的形態；藉由第2場效電晶體進行構成類比數位轉換器之電晶體等攝像裝置中之攝像元件(受光元件)之控制，由第1場效電晶體構成進行攝像裝置之控制之邏輯電路或構成撮像裝置之撮像元件(受光元件)之驅動電路之形態；以及由第1場效電晶體構成CPU(Central Processing Unit，中央處理單元)或GPU(Graphics Processing Unit，圖形處理單元)等，由第2場效電晶體構成與外部進行信號等之收發之電晶體之形態；但並不限定於該等。 [實施例1]
實施例1係關於本發明之第1態樣之半導體裝置。
將實施例1之半導體裝置之模式性局部剖視圖示於圖1及圖2A及圖2B，將實施例1之半導體裝置中之第1場效電晶體之通道部、通道形成層及源極/汲極區域之模式性配置狀態示於圖3A，將第2場效電晶體之通道部、通道形成層及源極/汲極區域之模式性配置狀態示於圖3B，圖1係沿著圖3A之箭頭A-A及圖3B之箭頭B-B之模式性局部剖視圖，圖2A及圖2B係沿著圖3A之箭頭A-A之模式性局部剖視圖。再者，於圖1中示出n通道型之第1場效電晶體中之1個通道構造部之模式性局部剖視圖、p通道型之第1場效電晶體中之1個通道構造部之模式性局部剖視圖、n通道型之第2場效電晶體及p通道型之第2場效電晶體之模式性局部剖視圖。又，於圖2A中示出n通道型之第1場效電晶體之模式性局部剖視圖，於圖2B中示出p通道型之第1場效電晶體之模式性局部剖視圖。圖1雖為剖視圖，但省略了陰影線。
實施例1之半導體裝置具備： 基體30； 第1場效電晶體10n、10p，其等係至少2個(於圖示之例中，於通道構造部11n、11p之積層方向上為3個)通道構造部11n、11p積層而成，通道構造部11n、11p具備具有奈米線構造或奈米片構造(於圖示之例中具有奈米線構造12n、12p)之通道部13n、13p、包圍通道部13n、13p之閘極絕緣膜14、及包圍閘極絕緣膜14之至少一部分之閘極電極17n、17p；以及 第2場效電晶體20n、20p，其等包含通道形成層23n、23p、包圍通道形成層23n、23p之閘極絕緣層24、及包圍閘極絕緣層24之至少一部分(於圖示之例中包圍閘極絕緣層24)之閘極電極27n、27p； 第1場效電晶體10n、10p及第2場效電晶體20n、20p形成於基體30之上方， 第1場效電晶體10n、10p之通道部13n、13p於通道構造部11n、11p之積層方向上相互分開地配置。
並且，於將第1場效電晶體10n、10p之通道部13n、13p與通道部13n、13p之間之距離設為L 1，將第2場效電晶體20n、20p之閘極絕緣層24之厚度設為T 2時，滿足： T 2≧(L 1/2) 較佳為滿足： T 2≧1.1×(L 1/2) 更佳為滿足： T 2≧1.2×(L 1/2)。
於圖2A及圖2B所圖示之例中，於寬度方向上具有3個通道構造部11n、11p。另一方面，於圖1中圖示出其中之1個通道構造部11n、11p。由於在圖1中圖示1個通道構造部，故而第1場效電晶體之截面形狀於圖1與圖2A及圖2B中不同。於下述實施例2中亦相同。
又，於將基體30之表面至第2場效電晶體20n、20p之通道形成層23n、23p之距離設為L 2時，滿足： L 2≧L 1L 2≧T 2較佳為滿足： L 2≧2×L 1。
又，於將第1場效電晶體10n、10p之閘極絕緣膜14之厚度設為T 1時，滿足： T 2≧2×T 1較佳為滿足： T 2≧3×T 1於將通道部13n、13p之厚度設為T 1-CH、將通道形成層23n、23p之厚度設為T 2-CH時，滿足： T 2-CH≧2×T 1-CH較佳為滿足： T 2-CH≧3×T 1-CH。
具體而言，設為： T 2/(L 1/2)=1.5 L 2/L 1=2.0 L 2/T 2=2.7 T 2/T 1=3.0 T 2-CH/T 1-CH=2.0 但並不限定於該等值。此處，設為： T 1-CH=8 nm T 2-CH=16 nm T 1=2 nm T 2=6 nm L 1=8 nm L 2=16 nm。
又，構成第1場效電晶體之最下層之通道部之至少一部分由第1閘極電極包圍，除此以外之通道部由第2閘極電極包圍。具體而言，於圖示之例中，構成第1場效電晶體10n之最下層之通道部13n由閘極電極17n包圍，除此以外之通道部13n(第2層及最上層之通道部13n)亦由閘極電極17n包圍。下述實施例2之半導體裝置中之第1場效電晶體10n、10p亦可設為同樣。另一方面，構成第1場效電晶體10p之最下層之通道部13p之一部分由閘極電極17p包圍，除此以外之通道部13p(第2層及最上層之通道部13p)由閘極電極17p包圍。進而，構成第2場效電晶體20n、20p之閘極電極(第3閘極電極)27n、27p包圍閘極絕緣層24之至少一部分(於圖示之例中包圍閘極絕緣層24之整個外周部)。
構成第1場效電晶體10n之最下層之通道部13n由第1閘極電極17n包圍，且於第1閘極電極17n與基體30之表面之間形成有第1絕緣層14'。又，於構成第2場效電晶體20n、20p之閘極絕緣層24與基體30之表面之間隔著第2絕緣層24'形成有閘極電極27n、27p。第2絕緣層24'之厚度大於第1絕緣層14'之厚度。作為第2絕緣層24'之厚度T 2'與第1絕緣層14'之厚度T 1'之關係，例如可列舉： T 2'/T 1'≧3。
於第1場效電晶體10n、10p之通道部13n、13p與第1閘極電極17n、17p之間、及第1場效電晶體10n、10p之通道部13n、13p與第2閘極電極17n、17p之間形成有閘極絕緣膜14。即，於第1場效電晶體10n、10p中，於通道部13n、13p與通道部13n、13p之間形成有包圍位於下方之通道部之閘極絕緣膜(即，形成於通道部13n、13p之外周部之閘極絕緣膜)14、及包圍位於上方之通道部13n、13p之閘極絕緣膜(即，形成於通道部之外周部之閘極絕緣膜)14，進而，於該等閘極絕緣膜14之間形成有閘極電極17n、17p。如此，通道部13n、13p與通道部13n、13p之間由閘極絕緣膜14及閘極電極17n、17p填埋。通道部13n、13p之高度(厚度)之合計係構成除閘極絕緣膜14及閘極電極17n、17p以外之通道部13n、13p的奈米線構造12n、12p之構成材料之厚度之合計。於下述實施例2中亦可設為同樣。
於第2場效電晶體20n、20p中，第3閘極電極27n、27p包圍閘極絕緣層24之至少一部分，但亦存在第3閘極電極27n、27p如圖示般包圍閘極絕緣層24之形態之情形，亦包含第3閘極電極27n、27p如下所述般包圍閘極絕緣層24之一部分之形態之情形。於圖示之例中，於基體30之表面與閘極絕緣層24之間形成有第3閘極電極27n、27p。
進而，於實施例1之半導體裝置中，第2場效電晶體包含n通道型場效電晶體20n及p通道型場效電晶體20p，n通道型場效電晶體20n之通道形成層23n包含矽(Si)，p通道型場效電晶體20p之通道形成層23p包含矽-鍺(SiGe)。第1場效電晶體包含n通道型場效電晶體10n及p通道型場效電晶體10p，n通道型場效電晶體10n之通道部13n包含矽(Si)，p通道型場效電晶體10p之通道部13p包含矽-鍺(SiGe)。第1場效電晶體之此種構成亦可應用於下述實施例2。
又，作為構成閘極電極17n、17p、27n、27p之材料，可列舉TiN、TaN、Al、TiAl、W、具體而言例如TiN。構成閘極絕緣膜14及閘極絕緣層24之一部分(下層)之閘極絕緣膜15及閘極絕緣層25包含SiO 2，構成閘極絕緣膜14及閘極絕緣層24之其餘部分(上層)之閘極絕緣膜16及閘極絕緣層26包含高介電常數材料、具體而言例如HfO 2。基體30包含矽半導體基板。於基體30形成有包含絕緣材料71之元件分離區域70。於下述實施例2中亦可設為同樣。
通道部13n、13p之兩端由構成第1場效電晶體10n、10p之源極/汲極區域18n、18p支持，通道形成層23n、23p之兩端由構成第2場效電晶體20n、20p之源極/汲極區域28n、28p支持。於下述實施例2中亦可設為同樣。
於實施例1之半導體裝置中，第1場效電晶體10n、10p係低耐壓場效電晶體，第2場效電晶體20n、20p係高耐壓場效電晶體。對第1場效電晶體10n、10p施加之閘極電極17n、17p之電壓為0.5伏特至0.8伏特，對第2場效電晶體20n、20p之閘極電極27n、27p施加之電壓為1.5伏特至3伏特。於下述實施例2中亦可設為同樣。
以下，參照相當於沿著圖3A之箭頭A-A及圖3B之箭頭B-B的模式性局部剖視圖即圖8A、圖8B、圖8C、圖9A、圖9B、圖10A、圖10B、圖11A、圖11B、圖12、圖13、圖14、圖15、圖16、圖17及圖18、以及於第1場效電晶體中描繪出相當於沿著圖3A之箭頭A-A之模式性局部剖視圖(於各圖式中以(A)表示，亦參照圖19之(C)之箭頭A-A)、相當於沿著圖3之箭頭A'-A'之模式性局部剖視圖(於各圖式中以(B)表示，亦參照圖19之(C)之箭頭B-B)、及模式性局部俯視圖(於各圖式中以(C)表示)之圖19、圖21、圖23、圖25、圖27、圖29、圖31、圖33、圖35、圖37、圖39、圖41、於第2場效電晶體中描繪出相當於沿著圖3B之箭頭B-B之模式性局部剖視圖(於各圖式中以(A)表示，亦參照圖20之(C)之箭頭A-A)、相當於沿著圖3B之箭頭B'-B'之模式性局部剖視圖(於各圖式中以(B)表示，亦參照圖20之(C)之箭頭B-B)、及模式性局部俯視圖(於各圖式中以(C)表示)之圖20、圖22、圖24、圖26、圖28、圖30、圖32、圖34、圖36、圖38、圖40、圖42，對實施例1之半導體裝置之製造方法進行說明。再者，於以下之說明中，存在將應形成第1場效電晶體10n之基體30之區域稱為第1區域31、將應形成第1場效電晶體10p之基體30之區域稱為第2區域32、將應形成第2場效電晶體20n之基體30之區域稱為第3區域33、將應形成第2場效電晶體20p之基體30之區域稱為第4區域34之情形。並且，於圖式中，以參照編號[31]、[32]、[33]及[34]表示第1區域31、第2區域32、第3區域33及第4區域34。又，於圖19、圖20、圖21、圖22、圖23、圖24、圖25、圖26、圖27、圖28、圖29、圖30、圖31、圖32、圖33、圖34、圖35、圖36、圖37、圖38、圖39、圖40、圖41、圖42之各者中之(A)中，於第1Si-Ge層41、第1Si層42、第2Si-Ge層43、第2Si層44、第3Si-Ge層45、第3Si層46及第4Si-Ge層4省略陰影線。又，於某一區域中之各種加工等會對其他區域造成不良影響之情形時，可視需要於其他區域設置遮罩層等，但省略此種遮罩層之說明。
[步驟-100A] 首先，於利用周知之方法於基體30之第1區域31、第2區域32、第3區域33及第4區域34形成第1Si-Ge層41後(參照圖8A)，利用周知之方法將第4區域34上之第1Si-Ge層41去除。如此，可獲得圖8B所示之構造。
[步驟-100B] 繼而，於利用周知之方法於整個面形成第1Si層42後(參照圖8C)，利用周知之方法將第3區域33上之第1Si層42去除。如此，可獲得圖9A所示之構造。
[步驟-100C] 繼而，於利用周知之方法於整個面形成第2Si-Ge層43後(參照圖9B)，利用周知之方法將第4區域34上之第2Si-層43去除。如此，可獲得圖10A所示之構造。
[步驟-100D] 繼而，利用周知之方法於整個面形成第2Si層44。如此，可獲得圖10B所示之構造。
[步驟-100E] 繼而，於利用周知之方法於整個面形成第3Si-Ge層45後(參照圖11A)，利用周知之方法將第3區域33上之第3Si-層45去除。如此，獲得圖11B所示之構造。
[步驟-100F] 繼而，於利用周知之方法於整個面形成第3Si層46後(參照圖12)，利用周知之方法將第4區域34上之第3Si層46去除。如此，獲得圖13所示之構造。
[步驟-100G] 繼而，於利用周知之方法於整個面形成第4Si-Ge層47後(參照圖14)，利用周知之方法將第1區域31、第2區域32及第3區域33上之第4Si-Ge層47去除。如此，可獲得圖15所示之構造。
如此，於第1區域31及第2區域32形成第1Si-Ge層41、第1Si層42、第2Si-Ge層43、第2Si層44、第3Si-Ge層45及第3Si層46之積層構造，於第3區域33形成第1Si-Ge層41、第2Si-Ge層43、第2Si層44及第3Si層46之積層構造，於第4區域34形成第1Si層42、第2Si層44、第3Si-Ge層45及第4Si-Ge層47之積層構造。
[步驟-110] 其後，為了形成通道構造部11n、11p，利用周知之方法於第1區域31及第2區域32之第3Si層46之上、第3區域33之第3Si層46之上、及第4區域34之第4Si-Ge層47之上形成包含SiN之遮罩層51(參照圖16)，以該遮罩層51作為蝕刻用遮罩對第1區域31、第2區域32、第3區域33及第4區域34中之積層構造進行蝕刻，進而，對已露出之基體30之厚度方向之一部分進行蝕刻。如此，可獲得圖17所示之構造。於基體30形成有用以形成淺溝槽構造之元件分離區域70之槽部。接下來，將包含SiO 2之絕緣材料71成膜於整個面，並基於CMP(Chemical Mechanical Polishing，化學機械研磨)法進行頂面之平滑化處理後，對絕緣材料71進行蝕刻，並於槽部保留絕緣材料71，藉此可形成具有淺溝槽構造之元件分離區域70(參照圖18)。再者，可同時進行亦可單獨進行第1場效電晶體10n、10p中之元件分離區域70之形成與第2場效電晶體20n、20p中之元件分離區域70之形成。
[步驟-120] 繼而，於將遮罩層51去除後(參照圖19之(A)、(B)及(C)以及圖20之(A)、(B)及(C))進行熱氧化處理，於第1區域31、第2區域32、第3區域33及第4區域34中之積層構造之表面形成未圖示之虛設氧化層。接下來，利用周知之方法形成覆蓋第1區域31之積層構造之虛設閘極部、覆蓋第2區域32之積層構造之虛設閘極部、覆蓋第3區域33之積層構造之虛設閘極部、覆蓋第4區域34之積層構造之虛設閘極部。以參照編號52表示虛設閘極部。虛設閘極部52包含多晶矽。繼而，以虛設閘極部52作為蝕刻用遮罩，對已露出之第1區域31、第2區域32、第3區域33及第4區域34中之積層構造進行蝕刻。如此，可獲得圖21之(A)、(B)及(C)以及圖22之(A)、(B)及(C)所示之構造。於第2區域32及第4區域34亦可設置相同之構造。
[步驟-130] 其後，於整個面形成SiN層，並對該SiN層進行回蝕，藉此於虛設閘極部52之側面形成包含SiN之側壁53。但是，不於相當於通道部13n、13p之兩端、及通道形成層23n、23p之兩端之部分形成側壁53。如此，可獲得圖23之(A)、(B)及(C)以及圖24之(A)、(B)及(C)所示之構造。於第2區域32及第4區域34亦可設置相同之構造。
[步驟-140] 其後，基於周知之方法使用以形成構成第1場效電晶體10n之源極/汲極區域18n、及構成第2場效電晶體20n之源極/汲極區域28n之摻磷SiC層54n自露出之基體30之表面磊晶成長，繼而，基於周知之方法進行圖案化，藉此可獲得構成第1場效電晶體10n之源極/汲極區域18n、及構成第2場效電晶體20n之源極/汲極區域28n。同樣地，基於周知之方法使用以形成構成第1場效電晶體10p之源極/汲極區域18p、及構成第2場效電晶體20p之源極/汲極區域28p之摻硼Si-Ge層54p自露出之基體30之表面磊晶成長，繼而，基於周知之方法進行圖案化，藉此可獲得構成第1場效電晶體10p之源極/汲極區域18p、及構成第2場效電晶體20p之源極/汲極區域28p。
如此，可獲得圖25之(A)、(B)及(C)以及圖26之(A)、(B)及(C)所示之構造。於第2區域32及第4區域34亦可設置相同之構造。於第1區域31中，源極/汲極區域18n之一部分與積層構造之側面相接，其餘部分與側壁53相接。同樣地，於第2區域32中，源極/汲極區域18p之一部分與積層構造之側面相接，其餘部分與側壁相接，於第3區域33中，源極/汲極區域28n之一部分與積層構造之側面相接，其餘部分與側壁53相接，於第4區域34中，源極/汲極區域28p之一部分與積層構造之側面相接，其餘部分與側壁相接。
[步驟-150] 其後，利用周知之方法將虛設閘極部52去除[參照圖27之(A)、(B)及(C)以及圖28之(A)、(B)及(C)]，進而，利用周知之方法將未圖示之虛設氧化層去除。接下來，選擇性地將第1區域31之積層構造中之第3Si-Ge層45、第2Si-Ge層43及第1Si-Ge層41去除，且選擇性地將第3區域33之積層構造中之第2Si-Ge層43及第1Si-Ge層41去除。又，選擇性地將第2區域32之積層構造中之第3Si層46、第2Si層44及第1Si層42去除，且選擇性地將第4區域34之積層構造中之第2Si層44及第1Si層42去除。如此，可獲得圖29之(A)、(B)及(C)、圖30之(A)、(B)及(C)、圖31之(A)、(B)及(C)以及圖32之(A)、(B)及(C)所示之構造。
[步驟-160] 繼而，對第1區域31中露出之第3Si層46、第2Si層44及第1Si層42、第2區域32中露出之第3Si-Ge層45、第2Si-Ge層43及第1Si-Ge層41、第3區域33中露出之第2Si層44及第1Si層42、第4區域34中露出之第2Si-Ge層43及第1Si-Ge層41之外周進行熱氧化，形成氧化膜。藉由進行熱氧化處理，包含奈米線構造之第1場效電晶體10n、10p之奈米線構造12n、12p之截面形狀成為圓形。再者，該等氧化膜並未圖示。如此，可獲得圖33之(A)、(B)及(C)以及圖34之(A)、(B)及(C)所示之構造。於第2區域32及第4區域34中亦可設置相同之構造。
[步驟-170A] 接下來，基於原子層沈積法(ALD法)，於所形成之氧化膜之上形成構成閘極絕緣膜14之下層之閘極絕緣膜15 1(包含SiO 2)，並且，於所形成之氧化膜之上形成構成閘極絕緣層24之下層之閘極絕緣層25 1(包含SiO 2)。如此，可獲得圖35之(A)、(B)及(C)以及圖36之(A)、(B)及(C)所示之構造。於第2區域32及第4區域34亦可設置相同之構造。再者，與閘極絕緣膜相同之絕緣膜或與閘極絕緣層相同之絕緣層雖亦沈積於側壁53之內側之側面53A，但於圖式中，原則上省略該等之圖示。
[步驟-170B] 其後，利用周知之方法將第1場效電晶體10n、10p中之閘極絕緣膜15 1、第1絕緣層之下層15'去除。接下來，再次基於ALD法於所形成之氧化膜之上形成構成閘極絕緣膜14之下層之閘極絕緣膜15 2(包含SiO 2)，並且，於閘極絕緣層25 1之上形成構成閘極絕緣層24之下層之閘極絕緣層25 2(包含SiO 2)。第1場效電晶體10n、10p中之閘極絕緣膜包含閘極絕緣膜15 2。另一方面，第2場效電晶體20n、20p中之閘極絕緣層包含閘極絕緣層25 1及閘極絕緣層25 2之積層構造。又，可於基體30之表面形成較第1絕緣層之下層15'更厚之第2絕緣層之下層25'(第2絕緣層之下層25' 1及25' 2)，第1絕緣層之下層15'與閘極絕緣膜15 2同時形成，第2絕緣層之下層25'與閘極絕緣層25 1及閘極絕緣層25 2同時。如此，可獲得圖37之(A)、(B)及(C)以及圖38之(A)、(B)及(C)所示之構造。於第2區域32及第4區域34亦可設置相同之構造。
或者，亦可不於第1場效電晶體10n、10p形成閘極絕緣膜15 2，而於第2場效電晶體20n、20p形成閘極絕緣層25 2。於該情形時，第1場效電晶體10n、10p中之閘極絕緣膜包含閘極絕緣膜15 1。另一方面，第2場效電晶體20n、20p中之閘極絕緣層包含閘極絕緣層25 1及閘極絕緣層25 2之積層構造。於該情形時，亦可於基體30之表面形成較第1絕緣層之下層15'更厚之第2絕緣層之下層25'，第1絕緣層之下層15'與閘極絕緣膜15 1同時形成，第2絕緣層之下層25'與閘極絕緣層25 1及閘極絕緣層25 2同時形成。
或者，亦可分別進行第1場效電晶體10n、10p中之閘極絕緣膜15之形成與第2場效電晶體20n、20p中之閘極絕緣層25之形成。於該情形時，第1場效電晶體10n、10p中之閘極絕緣膜包含閘極絕緣膜15。另一方面，第2場效電晶體20n、20p中之閘極絕緣層包含閘極絕緣層25。於該情形時，亦可於基體30之表面形成較第1絕緣層之下層15'更厚之第2絕緣層之下層25'，第1絕緣層之下層15'與閘極絕緣膜15同時形成，第2絕緣層之下層25'與閘極絕緣層25同時形成。
構成第1場效電晶體10n、10p之閘極絕緣膜15係藉由第1次及第2次ALD法之任一者形成，構成第2場效電晶體20n、20p之閘極絕緣層25係藉由第1次及第2次ALD法形成。因此，可藉由控制藉由第1次ALD法形成之SiO 2膜或者SiO 2層之厚度、藉由第2次ALD法形成之SiO 2膜或者SiO 2層之厚度之各者，而獲得具有所需厚度之閘極絕緣膜15、閘極絕緣層25。又，亦可藉由於第1場效電晶體10n、10p形成單層閘極絕緣膜15、於第2場效電晶體20n、20p形成複數層閘極絕緣層25，或者藉由分別進行第1場效電晶體10n、10p中之閘極絕緣膜15之形成與第2場效電晶體20n、20p中之閘極絕緣層25之形成，而獲得具有所需厚度之閘極絕緣膜15、閘極絕緣層25。
[步驟-170C] 繼而，基於ALD法於閘極絕緣膜15 2及閘極絕緣層25 2之上形成構成閘極絕緣膜14及閘極絕緣層24之上層之閘極絕緣膜16及閘極絕緣層26。閘極絕緣膜16及閘極絕緣層26包含HfO 2。又，可於基體30之表面形成第1絕緣層之上層16'、第2絕緣層之上層26'。如此，可獲得圖39之(A)、(B)及(C)以及圖40之(A)、(B)及(C)所示之構造。於第2區域32及第4區域34亦可設置相同之構造。
藉由以上之製程，於最下層之第1閘極電極17n與基體30之表面之間之基體30之表面形成第1絕緣層14'(具有與閘極絕緣膜15 2及閘極絕緣膜16之積層構成相同之構成)，於閘極絕緣層24與基體30之表面之間之基體30之表面上形成第2絕緣層24'(具有與閘極絕緣層25 1、閘極絕緣層25 2及閘極絕緣層26之積層構成相同之構成)。於側壁53之側面亦形成與第1絕緣層14'及第2絕緣層24'相同之積層構成之絕緣層，不過於圖41及圖42以外之圖式中省略圖示。
[步驟-180] 其後，利用周知之方法於側壁53之內側之區域形成包含TiN之閘極電極17n、17p、27n、27p。如此，可獲得圖41之(A)、(B)及(C)以及圖42之(A)、(B)及(C)所示之構造。於第2區域32及第4區域34亦可設置相同之構造。接下來，進而利用周知之方法於閘極電極17n、17p、27n、27p之上形成包含鎢(W)之導電材料層19、29。如此，可獲得於圖1、圖2A、圖2B中示出模式性局部剖視圖之構造。
於實施例1之半導體裝置中，由於滿足T 2≧(L 1/2)，故而可提供具有相對於第1場效電晶體而言相對較厚之閘極絕緣膜之第2場效電晶體與具有奈米線構造等之第1場效電晶體混合存在的半導體裝置，且可以較低之電壓驅動第1場效電晶體，以較高之電壓驅動第2場效電晶體。又，可實現第2場效電晶體之通道形成層之低電阻化、互導g m之增加、低寄生電容化。再者，可藉由進而使第2場效電晶體20n、20p之通道形成層23n、23p之寬度變寬而使寄生電阻進一步低電阻化。
於實施例1之變化例1中，只要於上述[步驟-170A]中，於第2場效電晶體20n、20p形成較厚之閘極絕緣層25，於上述[步驟-170C]中，於閘極絕緣層25與基體30之表面之間形成閘極絕緣層26，即只要利用閘極絕緣層24將通道形成層23n、23p與基體30之表面之間填埋，便可獲得如圖4中之模式性局部剖視圖所示般構成第2場效電晶體20n、20p之閘極電極(第3閘極電極)17n、17p覆蓋閘極絕緣層24之頂面及側面之構造。
視情形，於實施例1之變化例2中亦可設為如下構造： 於第1區域31及第2區域32形成有第1Si-Ge層41、第1Si層42、第2Si-Ge層43、第2Si層44、第3Si-Ge層45及第3Si層46之積層構造， 於第3區域33形成有第1Si-Ge層41(或者第2Si-Ge層43)、第2Si層44及第3Si層46之積層構造， 於第4區域34形成有第1Si層42(或者第1Si層44)、第3Si-Ge層45及第4Si-Ge層47之積層構造。
或者，視情形，於實施例1之變化例3中亦可設為如下構造： 於第1區域31及第2區域32形成有第1Si-Ge層41、第1Si層42、第2Si-Ge層43、第2Si層44、第3Si-Ge層45及第3Si層46之積層構造， 於第3區域33形成有第1Si-Ge層41(或者第2Si-Ge層43)及第2Si層44(或者第3Si層46)之積層構造； 於第4區域34形成有第1Si層42(或者第1Si層44)及第3Si-Ge層45(或者第4Si-Ge層47)之積層構造。
於實施例1之變化例2或者變化例3之該等積層構造中，第2場效電晶體中之通道形成層之厚度T 2-CH、或者第2場效電晶體之閘極絕緣層之厚度T 2或基體表面至第2場效電晶體之通道形成層之距離L 2雖有所不同，但仍可獲得與實施例1中所說明者相同之構造。
又，於實施例1之變化例4中，視情形，亦可使第2場效電晶體20n、20p之通道形成層23n、23p包含例如矽(Si)，於該情形時，只要使構成閘極電極27n、27p之材料不同即可。具體而言，作為構成閘極電極27n之材料，可列舉Ti、V、Cr、Zr、Nb、Mo、Hf、Ta、W及包含該等金屬之化合物，作為構成閘極電極27p之材料，可列舉Fe、Co、Ni、Cu、Ru、Rh、Pd、Ag、Os、Ir、Pt、Au及包含該等金屬之化合物。將實施例1之半導體裝置之變化例(變化例4)之模式性局部剖視圖示於圖5中。 [實施例2]
實施例2係關於本發明之第2態樣之半導體裝置。
將實施例2之半導體裝置之模式性局部剖視圖示於圖6中。圖6係相當於沿著圖3A之箭頭A-A及圖3B之箭頭B-B之模式性局部剖視圖。於圖6中示出n通道型之第1場效電晶體中之1個通道構造部之模式性局部剖視圖、p通道型之第1場效電晶體中之1個通道構造部之模式性局部剖視圖、n通道型之第2場效電晶體及p通道型之第2場效電晶體之模式性局部剖視圖。再者，n通道型之第1場效電晶體及p通道型之第1場效電晶體之模式性局部剖視圖與圖1、圖2A及圖2B所示者相同。圖6係剖視圖，但省略了陰影線。
實施例2之半導體裝置具備： 基體30； 第1場效電晶體10n、10p，其係至少2個(於圖示之例中，於通道構造部11n、11p之積層方向上為3個)通道構造部11n、11p積層而成，通道構造部11n、11p具備具有奈米線構造或奈米片構造(於圖示之例中具有奈米線構造12n、12p)之通道部13n、13p、包圍通道部13n、13p之閘極絕緣膜14、及包圍閘極絕緣膜14之至少一部分之閘極電極17n、17p；以及 第2場效電晶體20n、20p，其包含通道形成層23n、23p、形成於通道形成層23n、23p之頂面及側面之閘極絕緣層24、及形成於閘極絕緣層24之至少頂面(於圖示之例中形成於閘極絕緣層24之頂面及側面)之閘極電極27n、27p； 第1場效電晶體10n、10p及第2場效電晶體20n、20p形成於基體30之上方， 第1場效電晶體10n、10p之通道部13n、13p於通道構造部11n、11p之積層方向上相互分開地配置， 於構成第2場效電晶體20n、20p之通道形成層23n、23p之底面與基體30之表面之間形成有絕緣材料層64。
並且，可對隔著絕緣材料層64與通道形成層23n、23p之底面對向之基體30之部分施加反偏壓。具體而言，於基體30之該部分，例如藉由離子注入法於包含矽半導體基板之基體30內形成n型或p型晶圓，將可對晶圓施加電壓之配線(未圖示)連接於晶圓，對晶圓施加偏壓，藉此可對第1場效電晶體10n、10p及第2場效電晶體20n、20p施加反偏壓。
又，於將通道部之厚度設為T 1-CH、將絕緣材料層之厚度設為T Ins時，滿足： 0.2≦T 1-CH/T Ins≦2。 具體而言，設為： T 1-CH/T Ins=8 nm/8 nm， 但並不限定於此種值。
以下，參照作為相當於沿著圖3A之箭頭A-A及圖3B之箭頭B-B之模式性局部剖視圖即圖43、以及於第2場效電晶體中描繪出相當於沿著圖3B之箭頭B-B之模式性局部剖視圖(於各圖式中以(A)表示，亦參照圖20之(C)之箭頭A-A)、相當於沿著圖3B之箭頭B'-B'之模式性局部剖視圖(於各圖式中以(B)表示，亦參照圖20之(C)之箭頭B-B)、及模式性局部俯視圖(於各圖式中以(C)表示)之圖44、圖45、圖46、圖47、圖48、圖49、圖50，又，一併參照與實施例1中所說明之第1場效電晶體相關之圖23、圖25、圖29、圖31、圖33、圖35、圖37、圖39及圖41，對實施例2之半導體裝置之製造方法進行說明。再者，於44、圖45、圖46、圖47、圖48、圖49、圖50之各者之(A)中，於第1Si-Ge層41、第1Si層42省略陰影線。
[步驟-200A] 首先，利用周知之方法於基體30之第1區域31、第2區域32、第3區域33及第4區域34形成第1Si-Ge層41。
[步驟-200B] 繼而，利用周知之方法於整個面形成第1Si層42。
[步驟-200C] 繼而，利用周知之方法於整個面形成第2Si-Ge層43後，利用周知之方法將第3區域33及第4區域34上之第2Si-層43去除。
[步驟-200D] 繼而，利用周知之方法於整個面形成第2Si層44後，利用周知之方法將第3區域33及第4區域34上之第2Si層44去除。
[步驟-200E] 繼而，利用周知之方法於整個面形成第3Si-Ge層45後，利用周知之方法將第3區域33及第4區域34上之第3Si-Ge層45去除。
[步驟-200F] 繼而，利用周知之方法於整個面形成第3Si層46後，利用周知之方法將第3區域33及第4區域34上之第3Si層46去除。如此，可獲得圖43所示之構造。
如此，於第1區域31及第2區域32形成第1Si-Ge層41、第1Si層42、第2Si-Ge層43、第2Si層44、第3Si-Ge層45及第3Si層46之積層構造，於第3區域33及第4區域34形成第1Si-Ge層41及第1Si層42之積層構造。
[步驟-210] 其後，為了形成通道構造部11n、11p，利用周知之方法於第1區域31及第2區域32之第3Si層46之上、第3區域33及第4區域34之第1Si層42之上形成包含SiN之遮罩層51，以該遮罩層51作為蝕刻用遮罩，對第1區域31、第2區域32、第3區域33及第4區域34中之積層構造進行蝕刻，進而，對已露出之基體30之厚度方向之一部分進行蝕刻。於基體30形成有用以形成淺溝槽構造之元件分離區域70之槽部。接下來，將包含SiO 2之絕緣材料71成膜於整個面，並基於CMP法進行頂面之平滑化處理後，對絕緣材料71進行蝕刻，並於槽部保留絕緣材料71，藉此可形成具有淺溝槽構造之元件分離區域70。再者，可同時進行亦可分別進行第1場效電晶體10n、10p中之元件分離區域70之形成與第2場效電晶體20n、20p中之元件分離區域70之形成。
[步驟-220] 繼而，將遮罩層51去除後進行熱氧化處理，於第1區域31、第2區域32、第3區域33及第4區域34中之積層構造之表面形成未圖示之虛設氧化層。接下來，利用周知之方法形成覆蓋第1區域31之積層構造之虛設閘極部、覆蓋第2區域32之積層構造之虛設閘極部、覆蓋第3區域33之積層構造之虛設閘極部、覆蓋第4區域34之積層構造之虛設閘極部。以參照編號52表示虛設閘極部。虛設閘極部52包含多晶矽。繼而，以虛設閘極部52作為蝕刻用遮罩，對已露出之第1區域31、第2區域32、第3區域33及第4區域34中之積層構造進行蝕刻。
[步驟-230] 其後，於整個面形成SiN層，並對該SiN層進行回蝕，藉此於虛設閘極部52之側面形成包含SiN之側壁53。但是，不於相當於通道部13n、13p之兩端、及通道形成層23n、23p之兩端之部分形成側壁53。如此，可獲得圖23之(A)、(B)及(C)以及圖44之(A)、(B)及(C)所示之構造。
[步驟-240] 其後，基於周知之方法使用以形成構成第1場效電晶體10n之源極/汲極區域18n、及構成第2場效電晶體20n之源極/汲極區域28n之摻磷SiC層54n自露出之基體30之表面磊晶成長，繼而，基於周知之方法進行圖案化，藉此可獲得構成第1場效電晶體10n之源極/汲極區域18n、及構成第2場效電晶體20n之源極/汲極區域28n。同樣地，基於周知之方法使用以形成構成第1場效電晶體10p之源極/汲極區域18p、及構成第2場效電晶體20p之源極/汲極區域28p之摻硼Si-Ge層54p自露出之基體30之表面磊晶成長，繼而，基於周知之方法進行圖案化，藉此可獲得構成第1場效電晶體10p之源極/汲極區域18p、及構成第2場效電晶體20p之源極/汲極區域28p。
如此，可獲得圖25之(A)、(B)及(C)以及圖45之(A)、(B)及(C)所示之構造。於第2區域32及第4區域34亦可設置相同之構造。於第1區域31中，源極/汲極區域18n之一部分與積層構造之側面相接，其餘部分與側壁53相接。同樣地，於第2區域32中，源極/汲極區域18p之一部分與積層構造之側面相接，其餘部分與側壁相接，於第3區域33中，源極/汲極區域28n之一部分與積層構造之側面相接，其餘部分與側壁53相接，於第4區域34中，源極/汲極區域28p之一部分與積層構造之側面相接，其餘部分與側壁相接。
[步驟-250] 其後，利用周知之方法將第3區域33及第4區域34之虛設閘極部52去除(參照圖46之(A)、(B)及(C))。保留第1區域31及第2區域32之虛設閘極部52。接下來，於利用周知之方法將第3區域33及第4區域34中之未圖示之虛設氧化層去除後，選擇性地將第3區域33及第4區域34之積層構造中之第1Si-Ge層41去除(參照圖47之(A)、(B)及(C))。其後，於整個面形成絕緣材料層64後進行回蝕，藉此可於第3區域33及第4區域34之積層構造中之第1Si層42與基體30之表面之間形成絕緣材料層64。絕緣材料層64自第3區域33及第4區域34之位於第1Si層42之下之部分於基體30之表面之上延伸。如此，可獲得圖48之(A)、(B)及(C)所示之構造。
[步驟-260] 繼而，利用周知之方法將第1區域31及第2區域32之虛設閘極部52去除，進而，利用周知之方法將未圖示之虛設氧化層去除。接下來，選擇性地將第1區域31之積層構造中之第3Si-Ge層45、第2Si-Ge層43及第1Si-Ge層41去除(參照圖29之(A)、(B)及(C))。又，選擇性地將第2區域32之積層構造中之第3Si層46、第2Si層44及第1Si層42去除(參照圖31之(A)、(B)及(C))。接下來，對第1區域31中露出之第3Si層46、第2Si層44及第1Si層42、第2區域32中露出之第3Si-Ge層45、第2Si-Ge層43及第1Si-Ge層41、第3區域33中露出之第1Si層42、第4區域34中露出之第1Si層42之外周進行熱氧化，形成氧化膜。藉由進行熱氧化處理，包含奈米線構造之第1場效電晶體10n、10p之奈米線構造12n、12p之截面形狀成為圓形。再者，該等氧化膜並未圖示。如此，可獲得圖33之(A)、(B)及(C)所示之構造。於第2區域32中亦可設置相同之構造。
[步驟-270A] 接下來，基於原子層沈積法(ALD法)，於所形成之氧化膜之上形成構成閘極絕緣膜14之下層之閘極絕緣膜15 1(包含SiO 2)，並且，於所形成之氧化膜之上形成構成閘極絕緣層24之下層之閘極絕緣層25 1(包含SiO 2)。如此，可獲得圖35之(A)、(B)及(C)以及圖36之(A)、(B)及(C)所示之構造。於第2區域32中亦可設置相同之構造。
[步驟-270B] 其後，利用周知之方法將第1場效電晶體10n、10p中之閘極絕緣膜15 1、第1絕緣層之下層15'去除。接下來，再次基於ALD法於所形成之氧化膜之上形成構成閘極絕緣膜14之下層之閘極絕緣膜15 2(包含SiO 2)，同時，於閘極絕緣層25 1之上形成構成閘極絕緣層24之下層之閘極絕緣層25 2(包含SiO 2)。第1場效電晶體10n、10p中之閘極絕緣膜包含閘極絕緣膜15 2。另一方面，第2場效電晶體20n、20p中之閘極絕緣層包含閘極絕緣層25 1及閘極絕緣層25 2之積層構造。第1絕緣層之下層15'與閘極絕緣膜15 2同時形成。如此，可獲得圖37之(A)、(B)及(C)以及圖38之(A)、(B)及(C)所示之構造。於第2區域32亦可設置相同之構造。
或者，亦可不於第1場效電晶體10n、10p形成閘極絕緣膜15 2，而於第2場效電晶體20n、20p形成閘極絕緣層25 2。於該情形時，第1場效電晶體10n、10p中之閘極絕緣膜包含閘極絕緣膜15 1。另一方面，第2場效電晶體20n、20p中之閘極絕緣層包含閘極絕緣層25 1及閘極絕緣層25 2之積層構造。於該情形時，第1絕緣層之下層15'亦與閘極絕緣膜15 1同時形成。
或者，亦可分別進行第1場效電晶體10n、10p中之閘極絕緣膜15之形成與第2場效電晶體20n、20p中之閘極絕緣層25之形成。於該情形時，第1場效電晶體10n、10p中之閘極絕緣膜包含閘極絕緣膜15。另一方面，第2場效電晶體20n、20p中之閘極絕緣層包含閘極絕緣層25。於該情形時，第1絕緣層之下層15'亦與閘極絕緣膜15同時形成。
構成第1場效電晶體10n、10p之閘極絕緣膜15係藉由第1次及第2次ALD法之任一者形成，構成第2場效電晶體20n、20p之閘極絕緣層25係藉由第1次及第2次ALD法形成。因此，可藉由控制藉由第1次ALD法形成之SiO 2膜或者SiO 2層之厚度、藉由第2次ALD法形成之SiO 2膜或者SiO 2層之厚度之各者，獲得具有所需厚度之閘極絕緣膜15、閘極絕緣層25。又，亦可藉由於第1場效電晶體10n、10p形成單層閘極絕緣膜15、於第2場效電晶體20n、20p形成複數層閘極絕緣層25，或者藉由分別進行第1場效電晶體10n、10p中之閘極絕緣膜15之形成與第2場效電晶體20n、20p中之閘極絕緣層25之形成，獲得具有所需厚度之閘極絕緣膜15、閘極絕緣層25。
[步驟-270C] 繼而，基於ALD法於閘極絕緣膜15 2及閘極絕緣層25 2之上形成構成閘極絕緣膜14及閘極絕緣層24之上層之閘極絕緣膜16及閘極絕緣層26。閘極絕緣膜16及閘極絕緣層26包含HfO 2。又，可於基體30之表面形成第1絕緣層之上層16'。如此，可獲得圖39之(A)、(B)及(C)以及圖49之(A)、(B)及(C)所示之構造。於第2區域32及第4區域34亦可設置相同之構造。
藉由以上之製程，於最下層之第1閘極電極17n與基體30之表面之間之基體30之表面形成第1絕緣層14'(具有與閘極絕緣膜15 2及閘極絕緣膜16之積層構成相同之構成)。亦於側壁53之側面形成與第1絕緣層14'及第2絕緣層24'相同之積層構成之絕緣層，但於圖41以外之圖式中省略圖示。
[步驟-280] 其後，利用周知之方法於側壁53之內側之區域形成包含TiN之閘極電極17n、17p、27n、27p。如此，可獲得圖41之(A)、(B)及(C)以及圖50之(A)、(B)及(C)所示之構造。於第2區域32及第4區域34亦可設置相同之構造。接下來，進而利用周知之方法於閘極電極17n、17p、27n、27p之上形成包含鎢(W)之導電材料層19、29。如此，可獲得於圖6中示出模式性局部剖視圖之構造。
於實施例2之半導體裝置中，構成第2場效電晶體之閘極電極至少形成於通道形成層之頂面，並且於構成第2場效電晶體之通道形成層之底面與基體表面之間形成有較薄(例如與通道部相同或者相同程度之厚度之)絕緣材料層，因此可提供可藉由施加反偏壓來控制閾值電壓V th之第2場效電晶體與具有奈米線構造等之第1場效電晶體混合存在的半導體裝置。
視情形，亦可如圖7之第2場效電晶體20n、20p之模式性局部剖視圖所示般，於通道形成層23n、23p與絕緣材料層64之間形成有至少1層半導體層61。於圖示之例中形成有2層半導體層61。藉由將半導體層61連接於形成於源極/汲極區域28n、28p之下方之配線層(未圖示)，可對半導體層61施加反偏壓。於通道形成層23n、23p與半導體層61之間、半導體層61與半導體層61之間形成有層間絕緣層65。
此種構造可利用以下之方法製造。即，於第3區域33及第4區域34中形成第1Si-Ge層41、第1Si層42、第2Si-Ge層43、第2Si層44、第3Si-Ge層45及第3Si層46之積層構造，於與[步驟-250]相同之步驟中，選擇性地將第3Si-Ge層45、第2Si-Ge層43及第1Si-Ge層41去除。接下來，於整個面形成絕緣材料層64後進行回蝕，藉此可於第3區域33及第4區域34之積層構造中之第1Si層42與基體30之表面之間形成絕緣材料層64，於半導體層61與半導體層61之間形成層間絕緣層65。
又，視情形亦可使第3區域33中之半導體層61具有與通道形成層23n所具有之導電型(n型)相反之導電型(p型)，且第4區域34中之半導體層61具有與通道形成層23p所具有之導電型(p型)相反之導電型(n型)。於此種半導體層61中，基於離子注入法將適當之雜質注入半導體層61中即可，可對半導體層61一次性實施離子注入，亦可與半導體層之層數相應地反覆執行半導體層61之形成、離子注入。
或者，視情形，亦可設為如下構造： 於第1區域31及第2區域32形成有第1Si-Ge層41、第1Si層42、第2Si-Ge層43、第2Si層44、第3Si-Ge層45及第3Si層46之積層構造， 於第3區域33及第4區域形成有2層或者2層以上之層數之Si-Ge層或者Si層之積層構造。
以上，基於較佳實施例對本發明進行了說明，但於實施例中所說明之半導體裝置之構成、構造、構成半導體裝置之材料、半導體裝置之製造方法為例示，可適當進行變更。又，各實施例中之半導體裝置之製造方法中之步驟順序可視需要適當進行變更。於實施例中，主要基於奈米線構造對通道構造部進行了說明，亦可設為奈米片構造。作為基體，亦可使用SOI基板代替矽半導體基板。亦可視情形於半導體裝置之製造方法之最初之步驟中形成元件分離區域。
於實施例中，積層構造包含第1Si-Ge層41、第1Si層42、第2Si-Ge層43、第2Si層44、第3Si-Ge層45、第3Si層46及第4Si-Ge層47，亦可取而代之，包含第1Si層42、第1Si-Ge層41、第2Si層44、第2Si-Ge層43、第3Si層46、第3Si-Ge層45及第4之Si層47。又，積層之通道構造部之數量為2以上即可。
SiGe層亦可藉由如下製程獲得：藉由於下層之Si層之上形成上層之SiGe層並進行氧化處理，使上層之SiGe層成為SiO 2，使下層之Si層成為SiGe層。
再者，本發明亦可採用如以下之構成。 [A01]《半導體裝置：第1態樣》 一種半導體裝置，其具備： 基體； 第1場效電晶體，其係至少2個通道構造部積層而成，該通道構造部具備具有奈米線構造或奈米片構造之通道部、包圍通道部之閘極絕緣膜、及包圍閘極絕緣膜之至少一部分之閘極電極；以及 第2場效電晶體，其包含通道形成層、包圍通道形成層之閘極絕緣層、及包圍閘極絕緣層之至少一部分之閘極電極； 第1場效電晶體及第2場效電晶體形成於基體之上方， 第1場效電晶體之通道部於通道構造部之積層方向上相互分開地配置， 於將第1場效電晶體之通道部與通道部之間之距離設為L 1、將第2場效電晶體之閘極絕緣層之厚度設為T 2時，滿足： T 2≧(L 1/2)。 [A02]如[A01]所記載之半導體裝置，其滿足： T 2≧1.1×(L 1/2) 較佳為滿足： T 2≧1.2×(L 1/2)。 [A03]如[A01]或[A02]所記載之半導體裝置，其於將基體表面至第2場效電晶體之通道形成層之距離設為L 2時，滿足： L 2≧L 1L 2≧T 2。 [A04]如[A03]所記載之半導體裝置，其滿足： L 2≧2×L 1。 [A05]如[A01]至[A04]中任一項所記載之半導體裝置，其於將第1場效電晶體之閘極絕緣膜之厚度設為T 1時，滿足： T 2≧2×T 1。 [A06]如[A01]至[A05]中任一項所記載之半導體裝置，其於將通道部之厚度設為T 1-CH、將通道形成層之厚度設為T 2-CH時，滿足： T 2-CH≧2×T 1-CH。 [A07]如[A01]至[A06]中任一項所記載之半導體裝置，其中構成第1場效電晶體之最下層之通道部之至少一部分由第1閘極電極包圍，除此以外之通道部由第2閘極電極包圍。 [A08]如[A01]至[A07]中任一項所記載之半導體裝置，其中第2場效電晶體包含n通道型場效電晶體及p通道型場效電晶體， n通道型場效電晶體之通道形成層包含矽， p通道型場效電晶體之通道形成層包含矽或矽-鍺。 [A09]如[A01]至[A08]中任一項所記載之半導體裝置，其中第1場效電晶體包含n通道型場效電晶體及p通道型場效電晶體， n通道型場效電晶體之通道部包含矽， p通道型場效電晶體之通道部包含矽-鍺、鍺或InGaAs。 [B01]《半導體裝置：第2態樣》 一種半導體裝置，其具備： 基體； 第1場效電晶體，其係至少2個通道構造部積層而成，該通道構造部具備具有奈米線構造或奈米片構造之通道部、包圍通道部之閘極絕緣膜、及包圍閘極絕緣膜之至少一部分之閘極電極；以及 第2場效電晶體，其包含通道形成層、形成於通道形成層之頂面及側面之閘極絕緣層、及形成於閘極絕緣層之至少頂面之閘極電極； 第1場效電晶體及第2場效電晶體形成於基體之上方， 第1場效電晶體之通道部於通道構造部之積層方向上相互分開地配置， 於構成第2場效電晶體之通道形成層之底面與基體表面之間形成有絕緣材料層。 [B02]如[B01]所記載之半導體裝置，其中隔著絕緣材料層與通道形成層之底面對向之基體之部分被施加反偏壓。 [B03]如[B01]或[B02]所記載之半導體裝置，其於將通道部之厚度設為T 1-CH、將絕緣材料層之厚度設為T Ins時，滿足： 0.2≦T 1-CH/T Ins≦2。 [B04]如[B01]至[B03]中任一項所記載之半導體裝置，其於第2場效電晶體中，於通道形成層與絕緣材料層之間形成有至少1層半導體層。 [B05]如[B04]所記載之半導體裝置，其於通道形成層與半導體層之間、半導體層與半導體層之間形成有層間絕緣層。 [B06]如[B04]或[B05]所記載之半導體裝置，其中半導體層具有與通道形成層所具有之導電型相反之導電型。
10n:第1場效電晶體 10p:第1場效電晶體 11n:通道構造部 11p:通道構造部 12n:奈米線構造 12p:奈米線構造 13n:通道部 13p:通道部 14:閘極絕緣膜 14':第1絕緣層 15:閘極絕緣膜之一部分(閘極絕緣膜之下層) 15 1:閘極絕緣膜之一部分(閘極絕緣膜之下層) 15 2:閘極絕緣膜之一部分(閘極絕緣膜之下層) 15':第1絕緣層之下層 16:閘極絕緣膜之其餘部分(閘極絕緣膜之上層) 16':第1絕緣層之上層 17n:閘極電極 17p:閘極電極 18n:源極/汲極區域 18p:源極/汲極區域 19:導電材料層 20n:第2場效電晶體 20p:第2場效電晶體 23n:通道形成層 23p:通道形成層 24:閘極絕緣層 24':第2絕緣層 25:閘極絕緣層之一部分(閘極絕緣層之下層) 25 1:閘極絕緣層之一部分(閘極絕緣層之下層) 25 2:閘極絕緣層之一部分(閘極絕緣層之下層) 25':第2絕緣層之下層 26:閘極絕緣層之其餘部分(閘極絕緣層之上層) 26':第2絕緣層之上層 27n:閘極電極 27p:閘極電極 28n:源極/汲極區域 28p:源極/汲極區域 29:導電材料層 30:基體 31:第1區域 32:第2區域 33:第3區域 34:第4區域 41:第1Si-Ge層 42:第1Si層 43:第2Si-Ge層 44:第2Si層 45:第3Si-Ge層 46:第3Si層 47:第4Si-Ge層 51:遮罩層 52:虛設閘極部 53:側壁 53A:側面 54n:摻磷SiC層 54p:摻硼Si-Ge層 61:半導體層 64:絕緣材料層 65:層間絕緣層 70:元件分離區域 71:絕緣材料
圖1係實施例1之半導體裝置之模式性局部剖視圖。 圖2A及圖2B係實施例1之半導體裝置中之第1場效電晶體之模式性局部剖視圖。 圖3A及圖3B係表示本發明之半導體裝置中之第1場效電晶體之通道部、通道形成層及源極/汲極區域之模式性配置狀態之圖、及表示本發明之半導體裝置中之第2場效電晶體之通道部、通道形成層及源極/汲極區域之模式性配置狀態之圖。 圖4係實施例1之半導體裝置之變化例(變化例1)之模式性局部剖視圖。 圖5係實施例1之半導體裝置之變化例(變化例4)之模式性局部剖視圖。 圖6係實施例2之半導體裝置之模式性局部剖視圖。 圖7係實施例2之半導體裝置之變化例之模式性局部剖視圖。 圖8A、圖8B及圖8C係用以說明實施例1之半導體裝置之製造方法之相當於沿著圖3A之箭頭A-A及圖3B之箭頭B-B的基體等之模式性局部剖視圖。 圖9A及圖9B係繼圖8C後用以說明實施例1之半導體裝置之製造方法之相當於沿著圖3A之箭頭A-A及圖3B之箭頭B-B的基體等之模式性局部剖視圖。 圖10A及圖10B係繼圖9B後用以說明實施例1之半導體裝置之製造方法之相當於沿著圖3A之箭頭A-A及圖3B之箭頭B-B的基體等之模式性局部剖視圖。 圖11A及圖11B係繼圖10B後用以說明實施例1之半導體裝置之製造方法之相當於沿著圖3A之箭頭A-A及圖3B之箭頭B-B的基體等之模式性局部剖視圖。 圖12係繼圖11B後用以說明實施例1之半導體裝置之製造方法之相當於沿著圖3A之箭頭A-A及圖3B之箭頭B-B的基體等之模式性局部剖視圖。 圖13係繼圖12後用以說明實施例1之半導體裝置之製造方法之相當於沿著圖3A之箭頭A-A及圖3B之箭頭B-B的基體等之模式性局部剖視圖。 圖14係繼圖13後用以說明實施例1之半導體裝置之製造方法之相當於沿著圖3A之箭頭A-A及圖3B之箭頭B-B的基體等之模式性局部剖視圖。 圖15係繼圖14後用以說明實施例1之半導體裝置之製造方法之相當於沿著圖3A之箭頭A-A及圖3B之箭頭B-B的基體等之模式性局部剖視圖。 圖16係繼圖15後用以說明實施例1之半導體裝置之製造方法之相當於沿著圖3A之箭頭A-A及圖3B之箭頭B-B的基體等之模式性局部剖視圖。 圖17係繼圖16後用以說明實施例1之半導體裝置之製造方法之相當於沿著圖3A之箭頭A-A及圖3B之箭頭B-B的基體等之模式性局部剖視圖。 圖18係繼圖17後用以說明實施例1之半導體裝置之製造方法之相當於沿著圖3A之箭頭A-A及圖3B之箭頭B-B的基體等之模式性局部剖視圖。 圖19之(A)(B)及(C)係實施例1之半導體裝置之製造步驟中途之第1場效電晶體之模式性局部剖視圖、及模式性局部俯視圖。 圖20之(A)(B)及(C)係實施例1之半導體裝置之製造步驟中途之第2場效電晶體之模式性局部剖視圖、及模式性局部俯視圖。 圖21之(A)(B)及(C)係繼圖19之(A)(B)及(C)之實施例1之半導體裝置之製造步驟中途之第1場效電晶體之模式性局部剖視圖、及模式性局部俯視圖。 圖22之(A)(B)及(C)係繼圖20之(A)(B)及(C)之實施例1之半導體裝置之製造步驟中途之第2場效電晶體之模式性局部剖視圖、及模式性局部俯視圖。 圖23之(A)(B)及(C)係繼圖21之(A)(B)及(C)之實施例1之半導體裝置之製造步驟中途之第1場效電晶體之模式性局部剖視圖、及模式性局部俯視圖。 圖24之(A)(B)及(C)係繼圖22之(A)(B)及(C)之實施例1之半導體裝置之製造步驟中途之第2場效電晶體之模式性局部剖視圖、及模式性局部俯視圖。 圖25之(A)(B)及(C)係繼圖23之(A)(B)及(C)之實施例1之半導體裝置之製造步驟中途之第1場效電晶體之模式性局部剖視圖、及模式性局部俯視圖。 圖26之(A)(B)及(C)係繼圖24之(A)(B)及(C)之實施例1之半導體裝置之製造步驟中途之第2場效電晶體之模式性局部剖視圖、及模式性局部俯視圖。 圖27之(A)(B)及(C)係繼圖25之(A)(B)及(C)之實施例1之半導體裝置之製造步驟中途之第1場效電晶體之模式性局部剖視圖、及模式性局部俯視圖。 圖28之(A)(B)及(C)係繼圖26之(A)(B)及(C)之實施例1之半導體裝置之製造步驟中途之第2場效電晶體之模式性局部剖視圖、及模式性局部俯視圖。 圖29之(A)(B)及(C)係繼圖27之(A)(B)及(C)之實施例1之半導體裝置之製造步驟中途之第1場效電晶體之模式性局部剖視圖、及模式性局部俯視圖。 圖30之(A)(B)及(C)係繼圖28之(A)(B)及(C)之實施例1之半導體裝置之製造步驟中途之第2場效電晶體之模式性局部剖視圖、及模式性局部俯視圖。 圖31之(A)(B)及(C)係繼圖27之(A)(B)及(C)之實施例1之半導體裝置之製造步驟中途之第1場效電晶體之模式性局部剖視圖、及模式性局部俯視圖。 圖32之(A)(B)及(C)係繼圖28之(A)(B)及(C)之實施例1之半導體裝置之製造步驟中途之第2場效電晶體之模式性局部剖視圖、及模式性局部俯視圖。 圖33之(A)(B)及(C)係繼圖29之(A)(B)及(C)之實施例1之半導體裝置之製造步驟中途之第1場效電晶體之模式性局部剖視圖、及模式性局部俯視圖。 圖34之(A)(B)及(C)係繼圖30之(A)(B)及(C)之實施例1之半導體裝置之製造步驟中途之第2場效電晶體之模式性局部剖視圖、及模式性局部俯視圖。 圖35之(A)(B)及(C)係繼圖33之(A)(B)及(C)之實施例1之半導體裝置之製造步驟中途之第1場效電晶體之模式性局部剖視圖、及模式性局部俯視圖。 圖36之(A)(B)及(C)係繼圖34之(A)(B)及(C)之實施例1之半導體裝置之製造步驟中途之第2場效電晶體之模式性局部剖視圖、及模式性局部俯視圖。 圖37之(A)(B)及(C)係繼圖35之(A)(B)及(C)之實施例1之半導體裝置之製造步驟中途之第1場效電晶體之模式性局部剖視圖、及模式性局部俯視圖。 圖38之(A)(B)及(C)係繼圖36之(A)(B)及(C)之實施例1之半導體裝置之製造步驟中途之第2場效電晶體之模式性局部剖視圖、及模式性局部俯視圖。 圖39之(A)(B)及(C)係繼圖37之(A)(B)及(C)之實施例1之半導體裝置之製造步驟中途之第1場效電晶體之模式性局部剖視圖、及模式性局部俯視圖。 圖40之(A)(B)及(C)係繼圖38之(A)(B)及(C)之實施例1之半導體裝置之製造步驟中途之第2場效電晶體之模式性局部剖視圖、及模式性局部俯視圖。 圖41之(A)(B)及(C)係繼圖39之(A)(B)及(C)之實施例1之半導體裝置之製造步驟中途之第1場效電晶體之模式性局部剖視圖、及模式性局部俯視圖。 圖42之(A)(B)及(C)係繼圖40之(A)(B)及(C)之實施例1之半導體裝置之製造步驟中途之第2場效電晶體之模式性局部剖視圖、及模式性局部俯視圖。 圖43係用以說明實施例2之半導體裝置之製造方法之相當於沿著圖3A之箭頭A-A及圖3B之箭頭B-B的基體等之模式性局部剖視圖。 圖44之(A)(B)及(C)係繼圖43之實施例2之半導體裝置之製造步驟中途之第2場效電晶體之模式性局部剖視圖、及模式性局部俯視圖。 圖45之(A)(B)及(C)係繼圖44之(A)(B)及(C)之實施例2之半導體裝置之製造步驟中途之第2場效電晶體之模式性局部剖視圖、及模式性局部俯視圖。 圖46之(A)(B)及(C)係繼圖45之(A)(B)及(C)之實施例2之半導體裝置之製造步驟中途之第2場效電晶體之模式性局部剖視圖、及模式性局部俯視圖。 圖47之(A)(B)及(C)係繼圖46之(A)(B)及(C)之實施例2之半導體裝置之製造步驟中途之第2場效電晶體之模式性局部剖視圖、及模式性局部俯視圖。 圖48之(A)(B)及(C)係繼圖47之(A)(B)及(C)之實施例2之半導體裝置之製造步驟中途之第2場效電晶體之模式性局部剖視圖、及模式性局部俯視圖。 圖49之(A)(B)及(C)係繼圖48之(A)(B)及(C)之實施例2之半導體裝置之製造步驟中途之第2場效電晶體之模式性局部剖視圖、及模式性局部俯視圖。 圖50之(A)(B)及(C)係繼圖49之(A)(B)及(C)之實施例2之半導體裝置之製造步驟中途之第2場效電晶體之模式性局部剖視圖、及模式性局部俯視圖。
10n:第1場效電晶體
10p:第1場效電晶體
11n:通道構造部
11p:通道構造部
12n:奈米線構造
12p:奈米線構造
13n:通道部
13p:通道部
14:閘極絕緣膜
14':第1絕緣層
15:閘極絕緣膜之一部分(閘極絕緣膜之下層)
16:閘極絕緣膜之其餘部分(閘極絕緣膜之上層)
16':第1絕緣層之上層
17n:閘極電極
17p:閘極電極
19:導電材料層
20n:第2場效電晶體
20p:第2場效電晶體
23n:通道形成層
23p:通道形成層
24:閘極絕緣層
24':第2絕緣層
25:閘極絕緣層之一部分(閘極絕緣層之下層)
25':第2絕緣層之下層
26:閘極絕緣層之其餘部分(閘極絕緣層之上層)
26':第2絕緣層之上層
27n:閘極電極
27p:閘極電極
29:導電材料層
30:基體
41:第1Si-Ge層
42:第1Si層
43:第2Si-Ge層
44:第2Si層
45:第3Si-Ge層
46:第3Si層
47:第4Si-Ge層
70:元件分離區域
71:絕緣材料

Claims (13)

  1. 一種半導體裝置，其具備： 基體； 第1場效電晶體，其中該第1場效電晶體係配置於該基體之第1側，且該第1場效電晶體包含： 第1通道部； 第2通道部，其中該第1通道部係配置於該第2通道部與該基體之間；以及 第1絕緣層，其中該第1絕緣層係配置於該第1通道部與該基體之間； 第2場效電晶體，其中該第2場效電晶體係配置於該基體之該第1側，且該第2場效電晶體包含： 通道形成層； 閘極絕緣層，其中至少一部分之該閘極絕緣層位於該通道形成層與該基體之間； 閘極電極，其中至少一部分之該閘極電極位於該閘極絕緣層與該基體之間；以及 第2絕緣層，其中 該第2絕緣層位於該閘極電極與該基體之間，並且 該第2絕緣層之厚度大於該第1絕緣層之厚度。
  2. 如請求項1之半導體裝置，其中於該第1場效電晶體中，該第1絕緣層之部分係配置於該第1通道部與該第2通道部之間。
  3. 如請求項2之半導體裝置，其中該第1場效電晶體進而包含第3通道部，且該第2通道部係配置於該第3通道部與該第1通道部之間。
  4. 如請求項3之半導體裝置，其中該第1場效電晶體之各該通道部具有奈米線構造。
  5. 如請求項4之半導體裝置，其中該第1場效電晶體之各該通道部至少一部分由對應之閘極絕緣膜包圍。
  6. 如請求項5之半導體裝置，其中該第2場效電晶體之該通道形成層由對應之閘極絕緣層包圍。
  7. 如請求項4之半導體裝置，其中該第1場效電晶體之該等通道部與相關之閘極絕緣膜由閘極電極包圍，或者該第1場效電晶體之該等通道部與相關之閘極絕緣膜至少一部分由閘極電極包圍。
  8. 如請求項4之半導體裝置，其中該第1場效電晶體之各該通道部與最近之其他通道部相距距離L 1，該第2場效電晶體之該通道形成層之厚度等於T 2，並且T 2≧(L 1/2)。
  9. 如請求項1之半導體裝置，其中該第2場效電晶體之該通道形成層由對應之閘極絕緣層包圍。
  10. 如請求項1之半導體裝置，其中該第1場效電晶體之各該通道部至少一部分由對應之閘極絕緣膜包圍。
  11. 如請求項10之半導體裝置，其中該第1場效電晶體之該等通道部與相關之閘極絕緣膜至少一部分由閘極電極包圍。
  12. 如請求項1之半導體裝置，其中該第1場效電晶體之各該通道部具有奈米線構造。
  13. 如請求項12之半導體裝置，其中該第1場效電晶體之各該通道部與最近之其他通道部相距距離L 1，該第2場效電晶體之該通道形成層之厚度等於T 2，並且T 2≧(L 1/2)。
TW113125250A 2018-07-26 2019-07-04 半導體裝置 TWI893885B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018140217 2018-07-26
JP2018-140217 2018-07-26

Publications (2)

Publication Number Publication Date
TW202508065A TW202508065A (zh) 2025-02-16
TWI893885B true TWI893885B (zh) 2025-08-11

Family

ID=69182172

Family Applications (2)

Application Number Title Priority Date Filing Date
TW108123524A TWI850236B (zh) 2018-07-26 2019-07-04 半導體裝置
TW113125250A TWI893885B (zh) 2018-07-26 2019-07-04 半導體裝置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW108123524A TWI850236B (zh) 2018-07-26 2019-07-04 半導體裝置

Country Status (6)

Country Link
US (4) US11476329B2 (zh)
KR (2) KR102795237B1 (zh)
CN (1) CN112437978A (zh)
DE (1) DE112019003768T5 (zh)
TW (2) TWI850236B (zh)
WO (1) WO2020021913A1 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112019003768T5 (de) 2018-07-26 2021-04-22 Sony Semiconductor Solutions Corporation Halbleitervorrichtung
US11101359B2 (en) * 2018-11-28 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Gate-all-around (GAA) method and devices
US11417653B2 (en) * 2019-09-30 2022-08-16 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for forming the same
TWI769683B (zh) * 2020-04-29 2022-07-01 台灣積體電路製造股份有限公司 半導體結構與其製造方法
US12538558B2 (en) 2020-04-29 2026-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain epitaxial structures for high voltage transistors
US11450686B2 (en) * 2020-06-29 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. High density 3D FERAM
US12176434B2 (en) * 2020-07-05 2024-12-24 International Business Machines Corporation Strained semiconductor FET devices with epitaxial quality improvement
KR102881993B1 (ko) * 2021-06-11 2025-11-05 삼성전자주식회사 반도체 장치
US20230023073A1 (en) * 2021-07-22 2023-01-26 Synopsys, Inc. Input/output devices that are compatible with gate-all-around technology
DE112022005439T5 (de) 2021-11-12 2024-08-29 Sony Group Corporation Halbleitervorrichtung
JP2025106682A (ja) * 2024-01-04 2025-07-16 Ｒａｐｉｄｕｓ株式会社 半導体装置および半導体装置の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110062417A1 (en) * 2009-09-16 2011-03-17 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
US20140151639A1 (en) * 2012-12-03 2014-06-05 International Business Machines Corporation Nanomesh complementary metal-oxide-semiconductor field effect transistors
TW201736249A (zh) * 2016-04-01 2017-10-16 聯華電子股份有限公司 奈米線電晶體及其製作方法
US20180151452A1 (en) * 2016-11-29 2018-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5720117B2 (ja) 2009-05-29 2015-05-20 住友化学株式会社 中空成形食品容器
US8753942B2 (en) 2010-12-01 2014-06-17 Intel Corporation Silicon and silicon germanium nanowire structures
CN103999226B (zh) 2011-12-19 2017-02-15 英特尔公司 在栅绕式架构中的锗和iii‑v纳米线及纳米带的cmos实现
KR102083627B1 (ko) * 2013-09-24 2020-03-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102413782B1 (ko) * 2016-03-02 2022-06-28 삼성전자주식회사 반도체 장치
US10236362B2 (en) * 2016-06-30 2019-03-19 International Business Machines Corporation Nanowire FET including nanowire channel spacers
US9653289B1 (en) 2016-09-19 2017-05-16 International Business Machines Corporation Fabrication of nano-sheet transistors with different threshold voltages
DE112019003768T5 (de) 2018-07-26 2021-04-22 Sony Semiconductor Solutions Corporation Halbleitervorrichtung

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110062417A1 (en) * 2009-09-16 2011-03-17 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
US20140151639A1 (en) * 2012-12-03 2014-06-05 International Business Machines Corporation Nanomesh complementary metal-oxide-semiconductor field effect transistors
TW201736249A (zh) * 2016-04-01 2017-10-16 聯華電子股份有限公司 奈米線電晶體及其製作方法
US20180151452A1 (en) * 2016-11-29 2018-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
CN112437978A (zh) 2021-03-02
KR20210035804A (ko) 2021-04-01
KR102795237B1 (ko) 2025-04-16
TW202008592A (zh) 2020-02-16
US11476329B2 (en) 2022-10-18
KR20250054834A (ko) 2025-04-23
US20240243173A1 (en) 2024-07-18
DE112019003768T5 (de) 2021-04-22
US20210280673A1 (en) 2021-09-09
TWI850236B (zh) 2024-08-01
TW202508065A (zh) 2025-02-16
US12389647B2 (en) 2025-08-12
US20230006042A1 (en) 2023-01-05
WO2020021913A1 (ja) 2020-01-30
US20250344465A1 (en) 2025-11-06
US11961885B2 (en) 2024-04-16

Similar Documents

Publication Publication Date Title
TWI893885B (zh) 半導體裝置
TWI618125B (zh) 半導體裝置及其製造方法
JP5057649B2 (ja) ダブルおよびトリプルゲートｍｏｓｆｅｔデバイス、およびこれらのｍｏｓｆｅｔデバイスを製造する方法
US9337193B2 (en) Semiconductor device with epitaxial structures
US9666715B2 (en) FinFET transistor with epitaxial structures
CN110970495B (zh) 半导体装置
JP7016177B2 (ja) 半導体装置
TWI496287B (zh) 雙介電體三閘極場效電晶體
US20100065917A1 (en) Semiconductor device and method of manufacturing the same
TW201727793A (zh) 半導體結構及其製造方法
US12176441B2 (en) Diode
TW201727832A (zh) 半導體裝置
CN116569321A (zh) 使用堆叠的n型和p型纳米片的具有互补电容匹配的ncfet
US10090398B2 (en) Manufacturing method of patterned structure of semiconductor
US20240204085A1 (en) Semiconductor device and method for fabricating the same
JP6064665B2 (ja) 半導体装置およびその製造方法
CN118039468A (zh) 半导体元件及其制作方法