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TWI618125B - 半導體裝置及其製造方法 - Google Patents

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TWI618125B
TWI618125B TW105139425A TW105139425A TWI618125B TW I618125 B TWI618125 B TW I618125B TW 105139425 A TW105139425 A TW 105139425A TW 105139425 A TW105139425 A TW 105139425A TW I618125 B TWI618125 B TW I618125B
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semiconductor
fin structure
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drain
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TW105139425A
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Inventor
陳奕升
吳政憲
葉致鍇
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台灣積體電路製造股份有限公司
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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一種半導體裝置包括設置於基底上的第一通道層、設置於基底上的一第一源極/汲極區、設置於每一第一通道層上的一閘極介電層以及設置於閘極介電層上的閘極電極層。每一第一通道層包括由第一半導體材料所形成的一半導體線。半導體線穿過第一源極/汲極區並進入一固定(anchor)區。在固定區處，半導體線不具有閘極電極層及閘極介電層，且夾設於一第二半導體材料內。

Description

半導體裝置及其製造方法
本發明實施例係關於一種半導體積體電路，且特別是關於一種具有環繞式閘極(gate-all-around,GAA)結構的半導體裝置及其製造方法。
當半導體業已進展至追求高裝置密度、高性能及低成本的奈米技術製程世代，來自於製造及設計雙方的挑戰而發展出三維(three-dimensional)設計，例如多閘極場效電晶體(field-effect transistor,FET)，其包括鰭式場效電晶體(Fin FET)及環繞式閘極場效電晶體(GAA FET)。在鰭式場效電晶體(Fin FET)中，一閘極電極鄰近於一通道區的三個側表面，且其間具有一閘極介電層。由於閘極結構環繞(包圍)鰭部的三個表面，因此電晶體實質上具有三個閘極來控制通過鰭部或通道區的電流。可惜的是第四側，通道區的底部遠離閘極電極，因而無法受到閘極密切控制。相反地，在環繞式閘極場效電晶體(GAA FET)中，閘極電極環繞通道區的所有側表面，其容許通道區內有較完全的空乏，且因較陡直的次臨限電流擺幅(sub-threshold current swing,SS)及較小的汲極引致能障下降(drain induced barrier lowering,DIBL)而有較輕微的短通道效應(short-channel effect)。
當電晶體的尺寸持續縮小而來到次10-15nm技術世代，需要進一步改善環繞式閘極場效電晶體。
根據一些實施例，本揭露提供一種半導體裝置之製造方法，包括：形成一堆疊結構於一基底上方，堆疊結構由複數個第一半導體層及複數個第二半導體層於一第一方向上交替堆疊而成；圖案化堆疊結構，以形成一鰭結構；形成一隔離絕緣層於鰭結構上方；形成一覆蓋層於隔離絕緣層上方；圖案化覆蓋層，以形成一開口並留下複數個邊界部；透過開口下凹隔離絕緣層，以局部露出鰭結構，鰭結構的端部埋入於隔離絕緣層內；去除位於局部露出的鰭結構內的第二半導體層，以露出第一半導體層；形成一犧牲閘極結構於除去第二半導體層的露出的鰭結構上方，使犧牲閘極結構覆蓋一部分的鰭結構，且同時露出鰭結構的複數個餘留部份，其中鰭結構的餘留部份作為複數個源極/汲極區，而鰭結構被犧牲閘極結構覆蓋的部份作為一通道區；形成複數個磊晶源極/汲極結構於源極/汲極區內的露出的第一半導體層上方，使磊晶源極/汲極結構包圍源極/汲極區內露出的第一半導體層的每一者；去除犧牲閘極結構，以露出鰭結構的通道區；以及形成一閘極介電層及一閘極電極層以圍繞位於通道區內露出的第一半導體層。
根據一些實施例，本揭露提供一種半導體裝置之製造方法，包括：形成一堆疊結構於一基底上方，堆疊結構由複數個第一半導體層及複數個第二半導體層於一第一方向上交替堆疊而成；圖案化堆疊結構，以形成一鰭結構；形成一隔 離絕緣層於鰭結構上方；形成一覆蓋層於隔離絕緣層上方；圖案化覆蓋層，以形成一開口並留下複數個邊界部；透過開口下凹隔離絕緣層，以局部露出鰭結構，鰭結構的端部埋入於隔離絕緣層內；局部去除位於局部露出的鰭結構內的第二半導體層；形成一犧性閘極結構於局部除去第二半導體層的露出的鰭結構上方，使犧牲閘極結構覆蓋一部分的鰭結構，且同時露出鰭結構的複數個餘留部份，其中鰭結構的餘留部份作為複數個源極/汲極區，而鰭結構被犧牲閘極結構覆蓋的部份作為一通道區；形成複數個磊晶源極/汲極結構於源極/汲極區內的露出的第一半導體層上方；去除犧牲閘極結構，以露出鰭結構的通道區；以及形成一閘極介電層及一閘極電極層於通道區內的鰭結構上方。
根據一些實施例，本揭露提供一種半導體裝置，包括：複數個第一通道層，設置於一基底上方；一第一源極/汲極區，設置於基底上方；一閘極介電層，設置於第一通道層的每一者上方；以及一閘極電極層，設置於閘極介電層上方；其中第一通道層的每一者包括由一第一半導體材料製成的一半導體線，半導體線穿過第一源極/汲極區且進入一固定區，且在固定區處，半導體線不具有閘極電極層及閘極介電層，且夾設於一第二半導體材料內。
10‧‧‧基底
15‧‧‧底層
20‧‧‧第一半導體層
20N、20P‧‧‧第一半導體層的堆疊結構
25‧‧‧第二半導體層
25N、25P‧‧‧第二半導體層的堆疊結構
30、60、71‧‧‧罩幕層
32‧‧‧第一罩幕層
34‧‧‧第二罩幕層
36‧‧‧第三罩幕層
42‧‧‧第一襯層
44‧‧‧第二襯層
50‧‧‧隔離絕緣層
55‧‧‧固定結構
61‧‧‧邊界部
70‧‧‧犧牲閘極電極
70N、70P、75‧‧‧犧牲閘極介電層
70D、72D、74D‧‧‧犧牲閘極圖案
72‧‧‧SiN墊層
74‧‧‧氧化矽罩幕層
75‧‧‧側壁間隙壁/犧牲閘極介電層
76‧‧‧毯覆層
80N、80P‧‧‧源極/汲極(S/D)層
90‧‧‧內層介電(ILD)層
92‧‧‧氧化矽層
94、96‧‧‧SiN層
100‧‧‧閘極介電層
102‧‧‧界面層
104‧‧‧介電材料
110‧‧‧閘極電極層
122、124、126‧‧‧介電層
130‧‧‧接觸層
132‧‧‧阻障層
Fn、Fp‧‧‧鰭結構
G1、G2、G3、G4‧‧‧(犧牲)閘極結構
H1‧‧‧高度
Y1、Y2‧‧‧線
W1、W2、W3‧‧‧寬度
第1-8、9A-11A、9B-11B、12A-12C、13A-13C、14A-14C、15A-15B、16-17、18A-18C圖係繪示出根據本揭露一實施例之 製造環繞式閘極場效電晶體的連續製程步驟。
第19A-19C、20、21A-21C圖係繪示出根據本揭露另一實施例之環繞式閘極場效電晶體的結構。
可理解的是以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以限定本發明。舉例來說，元件的尺寸並未限定於所揭露的範圍或數值，但可取決於製程條件及/或所需的裝置特性。再者，若是以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。為了達到簡化及明確目的，各種不同的特徵部件可任意地依不同的尺寸比例繪示。
再者，在空間上的相關用語，例如”之下”、”下方”、”下”、”上方”、”上”等等在此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，還涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其他方位)且此處所使用的空間上的相關符號同樣有相應的解釋。另外，”由...製成”之用 語也意指”包括”或”由...組成”。
第1至18C圖係繪示出根據本揭露一實施例之製造環繞式閘極場效電晶體的連續製程步驟。可以理解的是可在第1至18C圖所示的製程步驟進行之前、期間或之後進行額外的步驟，且可在方法的額外實施例中取代或排除某些所述及的步驟。
如第1圖所示，堆疊的半導體層形成於一基底10上方。堆疊的半導體層包括第一半導體層20及第二半導體層25。
在一實施例中，基底10的至少其表面部包括一單晶半導體層。基底10可包括一單晶半導體材料，例如但未限定於Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP。在本實施例中，基底10由Si製成。基底10的表面區可包括一或多個緩衝層(未繪示)。緩衝層可用以逐漸改變從基底到源極/汲極區的晶格常數。緩衝層可藉由磊晶成長單晶半導體材料(其例如但未限定於Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaNGaP及InP)而形成。在一特定實施例中，基底10包括鍺化矽(SiGe)緩衝層磊晶成長於矽基底10上。SiGe緩衝層的鍺濃度可從最底部的緩衝層的30atomic%增加至最頂部的緩衝層的70atomic%。
第一半導體層20及第二半導體層25由不同晶格常數的材料製成且可包括一或多個膜層，其例如但未限定於Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP。
在一些實施例中，第一半導體層20及第二半導體層25由Si、Si化合物、SiGe、Ge或Ge化合物製成。在一實施例中，第一半導體層20為Si1-xGex(其中x約大於0.3)或Ge(x=1.0)，且第二半導體層25為Si或Si1-yGey(其中y約大於0.4且x>y)。在本揭露中，”M化合物”或”M基化合物”表示化合物的主體(majority)為M。
在另一實施例中，第二半導體層25為Si1-yGey(其中y約大於0.3)或Ge，而第一半導體層20為Si或Si1-xGex(其中x約小於0.4且x<y)。又另一實施例中，第一半導體層20由Si1-xGex製成，其中x約在0.3至0.8的範圍，且第二半導體層25由Si1-xGex製成，其中x約在0.1至0.4的範圍，其中第一半導體層20的Ge含量不同於第二半導體層25的Ge含量。
在第1圖中，設置六層第一半導體層20及六層第二半導體層25。然而，膜層層數並未限定於六層，且可少於六層，如一層(每一種層)。在一些實施例中，第一半導體層20及第二半導體層25各形成2-10層。透過調整堆疊膜層的數量，可調整環繞式閘極場效電晶體(GAA FET)的驅動電流。
第一半導體層20及第二半導體層25係磊晶形成於基底10上方。第一半導體層20的厚度可相等或大於第二半導體層25的厚度，且在一些實施例中約在5nm至50nm的範圍，而在其他實施例中則約在10nm至30nm的範圍。在一些實施例中第二半導體層25的厚度約在5nm至30nm的範圍，而在其他實施例中則約在10nm至20nm的範圍。第一半導體層20的每一層厚度可為相同或不同。在某些實施例中，第一半導體層20的厚 度小於第二半導體層25的厚度。
在一些實施例中，底層第一半導體層(最接近基底10的膜層)厚於剩餘的第一半導體層。在一些實施例中，底層第一半導體層的厚度約在10nm至50nm的範圍，或在其他實施例中約在20nm至40nm的範圍。
接著，如第2圖所示，罩幕層30形成於堆疊層上方。在一些實施例中，罩幕層30包括一第一罩幕層32、一第二罩幕層34及一第三罩幕層36。第一罩幕層32為墊氧化層且由氧化矽製成，期可透過熱氧化而形成。第二罩幕層34由氮化矽(SiN)製成，且第三罩幕層36由氧化矽製成，兩者可由化學氣相沉積(chemical vapor deposition,CVD)(包括低壓化學氣相沉積(low pressure CVD,LPCVD)及電漿輔助化學氣相沉積(plasma enhanced CVD,PECVD))、物理氣相沉積(physical vapor deposition,PVD)、原子層沉積(atomic layer deposition,ALD)或其他適合的製程。利用圖案化操作步驟(包括光微影及蝕刻)圖案化罩幕層30以形成罩幕圖案。
接著，如第3圖所示，利用圖案化的罩幕層30來圖案化第一半導體層20及第二半導體層25的堆疊層而形成延伸於Y方向的鰭結構Fn及鰭結構Fp。在後續的製造操作步驟中，鰭結構Fn用於形成n型FET，而鰭結構Fp用於形成p型FET。每一鰭結構包括一底層15，其為一部分的蝕刻基底。
在一些實施例中，鰭結構沿X方向的寬度W1約在5nm至40nm的範圍，或在其他實施例中約在6nm至15nm的範圍。在一些實施例中，鰭結構沿Z方向的高度H1約在30nm至 200nm的範圍。
在形成鰭結構之後，一隔離絕緣層50(包括一或多層絕緣材料)形成於基底10上方，使鰭結構完全埋入於隔離絕緣層50內。隔離絕緣層50的絕緣材料可包括氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、氟摻雜矽玻璃(FSG)或低介電常數(low-K)介電材料，且由LPCVD(low pressure CVD)、電漿CVD(plasma CVD)或流動式CVD(flowable CVD)形成。可在形成隔離絕緣層50之後進行一退火操作步驟。接著，進行一平坦化操作步驟，例如化學機械研磨(chemical mechanical polishing,CMP)法及/或回蝕刻法，使第一罩幕層(墊氧化層)32的上表面露出於隔離絕緣層50，如第4圖所示。在一些實施例中，露出鰭結構的上表面。
在一些實施例中，一第一襯層42形成於第3圖的結構上方，且一第二襯層44形成於第一襯層42上方，如第4圖所示。第一襯層42由氧化矽或氧化矽基材料製成，而第二襯層44由SiN或由氮化矽基材料製成。在其他實施例中，第二襯層44由氧化矽或氧化矽基材料製成，而第一襯層42由SiN或由氮化矽基材料製成。
接著，如第5圖所示，一罩幕層60形成於第4圖的結構上方。罩幕層60由氮化矽基材料製成，例如SiN、SiON、或SiCN，其對於隔離絕緣層50具有較高的選擇比。
隨後，透過微影及蝕刻操作步驟來圖案化罩幕層60，以製作開口且留下邊界部61。之後，如第6圖所示，經由開口下凹隔離絕緣層50，以局部露出鰭結構的一部分。如第6 圖所示，鰭結構的端部埋入於隔離絕緣層50，藉以形成一固定(anchor)結構55。如第6圖所示，露出的鰭結構Fp及鰭結構Fn兩者包括第一半導體層的堆疊結構20P及20N以及第二半導體層的堆疊結構25P及25N。在第5圖中，之後，鰭結構包括七層第一半導體層及六層第二半導體層。
如第6圖所示，底層第一半導體層局部露出於隔離絕緣層50。在其他實施例中，底層第一半導體層完全埋入於隔離絕緣層50內或完全露出於隔離絕緣層50。
在一些實施例中，二個固定結構之間的寬度W2約在40nm至25μm的範圍。固定結構55的寬度W3約在15nm至25μm的範圍。二個固定結構的寬度可相同或彼此不同。
在鰭結構露出於隔離絕緣層50之後，去除鰭結構Fn內的第一半導體層的堆疊結構20N，藉以形成由第二半導體層的堆疊結構25N構成的線，如第7圖所示。由於固定結構55形成於鰭結構Fn的端部處，因此由第二半導體層的堆疊結構25N構成的線可由固定結構來支撐，且鰭結構Fn內的第一半導體層的堆疊結構20N可在此製造階段中去除。
相似地，蝕刻鰭結構Fp內的第二半導體層的堆疊結構25P。不同於鰭結構Fn，在此實施例中局部去除第二半導體層的堆疊結構25P。在某些實施例中，則完全去除鰭結構Fp內的第二半導體層的堆疊結構25P。
可利用一蝕刻劑(能夠相對於第二半導體層的堆疊結構25N而選擇性蝕刻第一半導體層的堆疊結構20N)或另一蝕刻劑(能夠相對於第一半導體層的堆疊結構20P而選擇性 蝕刻第二半導體層的堆疊結構25P)來去除或蝕刻第一半導體層的堆疊結構20N或第二半導體層的堆疊結構25P。
當第一半導體層的堆疊結構20N為Ge或SiGe且第二半導體層的堆疊結構25N為Si時，可使用一濕蝕刻劑(例如但未限定於氫氧化銨(NH4OH)、氫氧化四甲基銨(tetramethylammonium hydroxide,TMAH)、乙二胺-邻苯二酚(ethylenediamine pyrocatechol,EDP)或氫氧化鉀(potassium hydroxide,KOH)溶液)來選擇性去除第二半導體層的堆疊結構25N。
當第一半導體層的堆疊結構20N為Si且第二半導體層的堆疊結構25N為Ge或SiGe時，可使用一濕蝕刻劑(例如但未限定於氫氧化銨(NH4OH)、氫氧化四甲基銨(TMAH)、乙二胺-邻苯二酚(EDP)或氫氧化鉀(KOH)溶液)來選擇性去除第一半導體層的堆疊結構20N。
相似地，對於鰭結構Fp而言，可利用適合的蝕刻劑選擇性蝕刻第二半導體層的堆疊結構25P。當蝕刻鰭結構Fp時，蝕刻鰭結構Fn覆蓋一保護層，例如一光阻層或一介電層，且當蝕刻鰭結構Fn時，蝕刻鰭結構Fp覆蓋一保護層。可相互交換鰭結構Fp及鰭結構Fn的蝕刻操啜步驟順序。
第8圖繪示出一犧牲閘極結構形成於露出的鰭結構(線)上方之後。犧牲閘極結構包括一犧牲閘極電極70及一犧牲閘極介電層70N。犧牲閘極結構形成於一部分的鰭結構(其為一通道區)上方。犧牲閘極結構定義出環繞式閘極場效電晶體(GAA FET)的通道區。
犧牲閘極結構的製作為先毯覆式沉積一犧牲閘極介電層於鰭結構(線)上方。犧牲閘極介電層包括一或多層的氧化矽、氮化矽或氮氧化矽。在一些實施例中，犧牲閘極介電層的厚度約在1nm至5nm的範圍。接著一犧牲閘極電極層毯覆式沉積於犧牲閘極介電層上方且位於鰭結構(線)上方，使鰭結構(線)完全埋入於犧牲閘極電極層內。犧牲閘極電極層包括矽，例如多晶矽或非晶矽。在一些實施例中，犧牲閘極電極層的厚度約在100nm至200nm的範圍。在一些實施例中，對犧牲閘極電極層進行一平坦化操作步驟。犧牲閘極介電層及犧牲閘極電極層可利用CVD(其包括LPCVD及PECVD)、PVD、ALD或其他適合製程進行沉積。
隨後，一罩幕層71形成於犧牲閘極電極層上方。罩幕層71包括SiN墊層72及一氧化矽罩幕層74。
接著，對罩幕層71及犧牲閘極電極層進行一圖案化操作步驟，而圖案化成犧牲閘極結構G1-G4，如第8圖所示。透過犧牲閘極結構的圖案化，第一半導體層及第二半導體層的堆疊層局部露出於犧牲閘極結構的兩相對側，如源極/汲極(S/D)區。在本揭露中，源極及汲極可相互交換使用且其結構實質上為相同的。在一些實施例中，一額外的犧牲閘極結構(未繪示)(相似於犧牲閘極結構G4)，其沉積於犧牲閘極結構G1相對於犧牲閘極結構G4的一側。
在第8圖的一實施例中，犧牲閘極結構G1形成於鰭結構Fp及Fn上方，而犧牲閘極結構G2及G3僅形成於鰭結構Fp上方，且犧牲閘極結構G4僅形成於鰭結構Fn上方。犧牲閘極結 構的配置並未限定於第8圖的情形。
在形成犧牲閘極結構之後，藉由CVD或其他適合方法而順應性形成由絕緣材料構成且用於側壁間隙壁的一毯覆層76，如第9A及9B圖所示。第9B圖為對應於第9A圖的剖線X1-X1(位於犧牲閘極結構G1與G3之間)的剖面示意圖。以順應性方式沉積毯覆層76，使其於垂直表面(例如側壁)、水平表面及犧牲閘極結構的頂部形成具有大體相同的厚度。在一些實施例中，沉積毯覆層76至一厚度，其約在2nm至10nm的範圍。在一實施例中，構成毯覆層76的絕緣材料為氮化矽基材料，例如SiN、SiON、SiOCN或SiCN或其組合。
如第9B圖所示，在鰭結構Fn中，犧牲閘極介電層70N夾設於第二半導體層的堆疊結構25N之間，而鰭結構Fp包括第一半導體層的堆疊結構20P及局部蝕刻第二半導體層的堆疊結構25P交替堆疊。第二半導體層的堆疊結構25P的側邊覆蓋犧牲閘極介電層70P。
再者，如第10A及10B圖所示，側壁間隙壁75形成於犧牲閘極結構的相對側壁。第10B圖為對應於第10A圖的剖線X1-X1(位於犧牲閘極結構G1與G3之間)的剖面示意圖。
在形成毯覆層76之後，利用如反應離子蝕刻(reactive ion etching,RIE)對毯覆層76進行非等向性蝕刻。在進行非等向性蝕刻製程期間，大部分的絕緣材料自水平表面去除，而留下介電間隙壁層於垂直表面(例如犧牲閘極結構的側壁及露出的鰭結構的側壁)上。罩幕層74可露出於側壁間隙壁75。在一些實施例中，隨後進行等向性蝕刻，以自露出的鰭 結構Fn及Fp的側壁去除絕緣材料，如第10B圖所示。在其他實施例中，完全去除鰭結構側壁上的絕緣材料。在一些實施例中，等向性蝕刻為濕蝕刻製程。
在至少鰭結構Fn及Fp的上部露出於側壁間隙壁之後，p型FET的源極/汲極(S/D)層80P及n型FET的一源極/汲極(S/D)層80N形成於鰭結構Fn及Fp的露出部分上，且將其圍繞，如第11A及11B圖所示。第11B圖為對應於第11A圖的剖線X1-X1(位於犧牲閘極結構G1與G3之間)的剖面示意圖。
源極/汲極層80P的材料包括一或多層的Ge或SiGe，其中Ge含量高於第一半導體層的堆疊結構20P。一或多層的III-V族化合物半導體可用於源極/汲極層80P。源極/汲極層80N的材料包括一或多層的SiP或SiC。
源極/汲極層80P及80N可由利用CVD、ALD或分子束磊晶(molecular beam epitaxy,MBE)的磊晶成長法形成。當形成源極/汲極層80P時，鰭結構Fn覆蓋一保護層，例如SiN，且當形成源極/汲極層80N時，鰭結構Fp覆蓋一保護層。
第12A至14C圖係繪示出鰭結構Fp的源極/汲極區的放大圖。
在第12A、13A及14A圖中，於第7圖的製造階段中完全去除了第二半導體層的堆疊結構。源極/汲極層80P完全圍繞第一半導體層的堆疊結構20P，且可最大化源極/汲極層80P的表面積。
在第12B、13B及14B圖中，於第7圖的製造階段中局部蝕刻第二半導體層的堆疊結構25P。在此情形中，維持了 由餘留的第二半導體層的堆疊結構25P施加於第一半導體層的堆疊結構20P的應力，且可獲得具有相對較大表面積的源極/汲極層80P。在第12B、13B及14B圖中，第二半導體層的堆疊結構25P的剖面具有內凹形狀。在其他實施例中，第二半導體層的堆疊結構25P的剖面具有矩形形狀。
在第12C、13C及14C圖中，於第7圖的製造階段中未蝕刻第二半導體層的堆疊結構25P。在此情形中，由餘留的第二半導體層的堆疊結構25P施加於第一半導體層的堆疊結構20P的應力可最大化。
在形成源極/汲極層之後，一內層介電(interlayer dielectric,ILD)層90形成於整個結構上方，並接著藉由CMP操作步驟對內層介電(ILD)層90進行平坦化，使犧牲閘極電極70的上表面露出，如第15A及15B圖所示。第15B圖為對應於第15A圖的剖線X2-X2的剖面示意圖。
內層介電(ILD)層90的材料包括化合物，其包括Si、C、O及/或H，例如SiCOH及SiOC。有機材料，例如高分子，可用於內層介電(ILD)層90。再者，在一些實施例中，在形成內層介電(ILD)層90之前，一氧化矽層92形成於第11A及11B圖的結構上方，且一SiN層94形成於氧化矽層92上方。一SiN層96也形成於內層介電(ILD)層90上方，以保護內層介電(ILD)層90在去除犧牲閘極氧化物期間不受到蝕刻。當犧牲閘極氧化物厚度薄時，SiN層96並非必需的。
隨後，如第16圖所示，去除犧牲閘極電極70及犧牲閘極介電層75，藉以露出鰭結構Fp及Fn，其於後續成為FET 的通道層。第16圖為對應於第15A圖的剖線X1-X1(位於犧牲閘極結構G1與G3之間)的剖面示意圖。
內層介電(ILD)層90於去除犧牲閘極結構期間保護源極/汲極層80P及80N。可利用電漿乾蝕刻及/或濕蝕刻去除犧牲閘極結構。當犧牲閘極電極70為多晶矽且內層介電(ILD)層90為氧化矽可使用濕蝕刻劑(例如TMAH溶液)選擇性去除犧牲閘極電極70。接著利用電漿乾蝕刻及/或濕蝕刻去除犧牲閘極介電層75。第16圖係繪示出完全去除源極/汲極(S/D)區的側壁間隙壁的情形。
在去除犧牲閘極結構之後，形成一閘極介電層100圍繞每一通道層(第一半導體層的堆疊結構20P、第一半導體層的堆疊結構20N、第二半導體層的堆疊結構25N)，且一閘極電極層110形成於閘極介電層100上，如第17圖所示。在第17圖中，第二半導體層的堆疊結構25P的剖面具有內凹形狀。在其他實施例中，第二半導體層的堆疊結構25P的剖面具有矩形形狀。
在某些實施例中，閘極介電層100包括一或多層介電材料104，例如氧化矽、氮化矽或高介電常數(high-k)介電材料、其他適合的介電材料或其組合。高介電常數介電材料的範例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他合適的高介電常數介電材料及/或其組合。在一些實施例中，閘極介電層100包括一界面層102形成於通道層與介電材料104之間。
閘極介電層100可由CVD、ALD或任何適合方法形成。在一實施例中，利用高順應性沉積製程(例如，ALD)形成閘極介電層100，以確保形成的閘極介電層具有均勻的厚度圍繞每一通道層。在一實施例中，閘極介電層100的厚度約在1nm至6nm的範圍。
閘極電極層110形成於閘極介電層100上，以圍繞每一通道層。閘極電極層110包括一或多層導電材料，例如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他適合的材料及/或其組合。
閘極電極層110可由CVD、ALD、電鍍或其他適合方法形成。閘極電極層110也沉積於內層介電(ILD)層90上方。接著利用如CMP來平坦化形成於內層介電(ILD)層90上方的閘極介電層及閘極電極層，直至露出內層介電(ILD)層90的上表面。在一些實施例中，當使用SiN層96時，進行上述平坦化操作步驟直至露出SiN層96的上表面。
在本揭露的某些實施例中，一或多層功函數調整層(未繪示)夾設於閘極介電層100與閘極電極層110之間。功函數調整層可由導電材料製成，例如單層的TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC或為二層以上的這些材料構成的多層。對於n通道FET，可使用一或多層的TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及TaSi作為功函數調整層，而對於p通道FET，可使用一或多層的TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co作為功函數調 整層。功函數調整層可藉由ALD、PVD、CVD、電子束蒸鍍或其他適合的製程形成。再者，可使用不同的金屬層並個別形成n通道FET及p通道FET的功函數調整層。
之後，進一步形成介電層122、124及126於第17圖的結構上方，且形成接觸層130，如第18A至18C圖所示。第18B圖為對應第18A圖的線Y1的剖面示意圖，而第18C圖為對應第18A圖的線Y2的剖面示意圖。
介電層122由相同於SiN層96的材料製成。介電層124可由氮化矽基材料或氧化矽基材料製成。介電層126可由氧化矽基材料製成。接觸層130包括一或多層金屬材料，例如Co、W、Ni、Al或Cu。在一些實施例中，一阻障層132，例如TiN或TaN層形成於形成接觸層130之前。
在第18A至18C圖的結構中，固定結構55形成於鰭結構或線的端點處。特別地，在n型FET中，通道層包括半導體線，其由第二半導體層的堆疊結構25N製成，且半導體線穿過源極/汲極區並進入固定結構內。在固定結構處，半導體線的一端沒有閘極電極層也沒有閘極介電層，且夾設於第一半導體層的堆疊結構20N。在p型FET中，通道層包括第一半導體層的堆疊結構20P構成的鰭結構以及局部蝕刻的第二半導體層的堆疊結構25P。在固定結構處，鰭結構具有第一半導體層的堆疊結構20P以及未蝕刻的第二半導體層的堆疊結構25P，且沒有閘極電極層也沒有閘極介電層。
第19A至19C圖係繪示出閘極電極的佈局結構。在第19A圖中，三個閘極結構G1、G2及G3沿著第20圖的剖線 Y3-Y3設置於二個固定結構55之間。在一些實施例中，閘極結構G2及G3(G4也是)為虛置閘極結構，以改善於閘極圖案化操作步驟中圖案保真度(pattern fidelity)。而閘極結構G1作為主動閘極。
在第19B圖中，額外的犧牲閘極圖案74D、72D及70D形成於固定區55上方。第19C圖係繪示出源極/汲極層80P形成於第19B圖的情形之後的結構。在第20圖中，僅繪示出一個額外的犧牲閘極圖案。額外的犧牲閘極圖案70D、72D及74D對應用於閘極結構G1至G4的膜層(犧牲閘極電極70、SiN墊層72及氧化矽罩幕層74)。在此配置中，可進一步改善閘極圖案化操作步驟中圖案保真度。
需注意的是在一些實施例中，一額外的犧牲閘極結構(未繪示)(類似於閘極結構G4)，設置於閘極結構G1的相對於閘極結構G4的一側。
在本實施例中，形成固定結構55(及額外的犧牲閘極圖案)以包夾犧牲閘極結構G1至G3。此結構可增加位於閘極結構G2及G3外側的源極/汲極層(例如，80P)的體積，以加強應力。若無固定結構位於閘極結構G2及G3外側，源極/汲極層會具有刻面(facet)，其影響源極/汲極層的尺寸且源極/汲極應力源的效能會降低。
第21A至21C圖係繪示出當額外的犧牲閘極圖案74D、72D及70D形成於固定結構55上方時的結構。在第21A至21C圖中，額外的閘極電極110D形成於固定結構55上方。
可以理解的是環繞式閘極場效電晶體(GAA FET) 進一步進行CMOS製程，以形成各種不同的特徵部件，例如接觸連接窗(contact)/介層連接窗(via)、內連接金屬層、介電層、鈍化護層等等。
此處所述的各種實施例或範例提供許多勝於現行技藝的優點。舉例來說，在本揭露中，透過使用固定結構，可在形成源極/汲極層之前製造通道層(例如，線)。固定結構係利用垂直於通道層的絕緣材料”牆”而形成。透過使用固定結構，虛置閘極及主動閘極形成自組套入式(self-assembled nested)閘極結構，其特別對於p通道環繞式閘極電晶體來說，能保有通道應力並加強遷移率。再者，環繞式閘極場效電晶體包括堆疊的奈米線(Si及/或SiGe)，其中製造過程中，在相同的步驟中對閘極與源極/汲極區進行選擇性蝕刻。在環繞式閘極場效電晶體中，源極/汲極層完全或局部磊晶成長於蝕刻的Si或SiGe堆疊層，其增加用於接觸搭接(contact landing)的表面積。
可以理解的是此處未必詳述所有優點，對於所有實施例或範例來說也沒有特定優點是必要的。
根據本揭露的一型態，在一種半導體裝置之製造方法中，形成一堆疊結構於一基底上方，堆疊結構由複數個第一半導體層及複數個第二半導體層於一第一方向上交替堆疊而成。圖案化堆疊結構，以形成一鰭結構。形成一隔離絕緣層於鰭結構上方。形成一覆蓋層於隔離絕緣層上方。圖案化覆蓋層，以形成一開口並留下複數個邊界部。透過開口下凹隔離絕緣層，以局部露出鰭結構。鰭結構的端部埋入於隔離絕緣層 內。去除位於局部露出的鰭結構內的第二半導體層，以露出第一半導體層。形成一犧牲閘極結構於除去第二半導體層的露出的鰭結構上方，使犧牲閘極結構覆蓋一部分的鰭結構，且同時露出鰭結構的複數個餘留部份，其中鰭結構的餘留部份作為複數個源極/汲極區，而鰭結構被犧牲閘極結構覆蓋的部份作為一通道區。形成複數個磊晶源極/汲極結構於源極/汲極區內的露出的第一半導體層上方，使磊晶源極/汲極結構包圍源極/汲極區內露出的第一半導體層的每一者。去除犧牲閘極結構，以露出鰭結構的通道區。形成一閘極介電層及一閘極電極層以圍繞位於通道區內露出的第一半導體層。
根據本揭露的另一型態，在一種半導體裝置之製造方法中，形成一堆疊結構於一基底上方，堆疊結構由複數個第一半導體層及複數個第二半導體層於一第一方向上交替堆疊而成。圖案化堆疊結構，以形成一鰭結構。形成一隔離絕緣層於鰭結構上方。形成一覆蓋層於隔離絕緣層上方。圖案化覆蓋層，以形成一開口並留下複數個邊界部。透過開口下凹隔離絕緣層，以局部露出鰭結構。鰭結構的端部埋入於隔離絕緣層內。局部去除位於局部露出的鰭結構內的第二半導體層。形成一犧牲閘極結構於局部除去第二半導體層的露出的鰭結構上方，使犧牲閘極結構覆蓋一部分的鰭結構，且同時露出鰭結構的複數個餘留部份。鰭結構的餘留部份作為複數個源極/汲極區，而鰭結構被犧牲閘極結構覆蓋的部份作為一通道區。形成複數個磊晶源極/汲極結構於源極/汲極區內的露出的第一半導體層上方。去除犧牲閘極結構，以露出鰭結構的通道區。形成 一閘極介電層及一閘極電極層於通道區內的鰭結構上方。
根據本揭露的另一型態，一種半導體裝置包括設置於一基底上方的複數個第一通道層、設置於基底上方的一第一源極/汲極區、設置於第一通道層的每一者上方的一閘極介電層以及設置於閘極介電層上方的一閘極電極層。第一通道層的每一者包括由一第一半導體材料製成的一半導體線。半導體線穿過第一源極/汲極區且進入一固定區。在固定區處，半導體線不具有閘極電極層及閘極介電層，且夾設於一第二半導體材料內。
以上概略說明了本發明數個實施例的特徵，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神和保護範圍內，且可在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。

Claims (12)

  1. 一種半導體裝置之製造方法，包括：形成一堆疊結構於一基底上方，該堆疊結構由複數個第一半導體層及複數個第二半導體層於一第一方向上交替堆疊而成；圖案化該堆疊結構，以形成一鰭結構；形成一隔離絕緣層於該鰭結構上方；形成一覆蓋層於該隔離絕緣層上方；圖案化該覆蓋層，以形成一開口並留下複數個邊界部；透過該開口下凹該隔離絕緣層，以局部露出該鰭結構，該鰭結構的端部埋入於該隔離絕緣層內；去除位於該局部露出的鰭結構內的該等第二半導體層，以露出該等第一半導體層；形成一犧牲閘極結構於除去該等第二半導體層的該露出的鰭結構上方，使該犧牲閘極結構覆蓋一部分的該鰭結構，且同時露出該鰭結構的複數個餘留部份，其中該鰭結構的該等餘留部份作為複數個源極/汲極區，而該鰭結構被該犧牲閘極結構覆蓋的部份作為一通道區；形成複數個磊晶源極/汲極結構於該等源極/汲極區內的該等露出的第一半導體層上方，使該等磊晶源極/汲極結構包圍該等源極/汲極區內該等露出的第一半導體層的每一者；去除該犧牲閘極結構，以露出該鰭結構的該通道區；以及形成一閘極介電層及一閘極電極層以圍繞位於該通道區內該等露出的第一半導體層。
  2. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中該等第一半導體層由Si或Si基化合物製成。
  3. 如申請專利範圍第2項所述之半導體裝置之製造方法，其中該等第二半導體層由SiGe製成，且該等磊晶源極/汲極結構包括SiGe、SiP、SiCP及SiC中的至少一者。
  4. 一種半導體裝置之製造方法，包括：形成一堆疊結構於一基底上方，該堆疊結構由複數個第一半導體層及複數個第二半導體層於一第一方向上交替堆疊而成；圖案化該堆疊結構，以形成一鰭結構；形成一隔離絕緣層於該鰭結構上方；形成一覆蓋層於該隔離絕緣層上方；圖案化該覆蓋層，以形成一開口並留下複數個邊界部；透過該開口下凹該隔離絕緣層，以局部露出該鰭結構，該鰭結構的端部埋入於該隔離絕緣層內；局部去除位於該局部露出的鰭結構內的該等第二半導體層；形成一犧牲閘極結構於局部除去該等第二半導體層的該露出的鰭結構上方，使該犧牲閘極結構覆蓋一部分的該鰭結構，且同時露出該鰭結構的複數個餘留部份，其中該鰭結構的該等餘留部份作為複數個源極/汲極區，而該鰭結構被該犧牲閘極結構覆蓋的部份作為一通道區；形成複數個磊晶源極/汲極結構於該等源極/汲極區內的該等露出的第一半導體層上方； 去除該犧牲閘極結構，以露出該鰭結構的該通道區；以及形成一閘極介電層及一閘極電極層於該通道區內的該鰭結構上方。
  5. 如申請專利範圍第4項所述之半導體裝置之製造方法，其中該等第一半導體層由Si或Si基化合物製成。
  6. 如申請專利範圍第5項所述之半導體裝置之製造方法，其中該等第二半導體層由Si或Si基化合物製成，且該等磊晶源極/汲極結構包括SiGe、SiP、SiCP及SiC中的至少一者。
  7. 一種半導體裝置，包括：複數個第一通道層，設置於一基底上方；一第一源極/汲極區，設置於該基底上方；一閘極介電層，設置於該等第一通道層的每一者上方；以及一閘極電極層，設置於該閘極介電層上方；其中該等第一通道層的每一者包括由一第一半導體材料製成的一半導體線，該半導體線穿過該第一源極/汲極區且進入一固定區，且在該固定區處，該半導體線不具有該閘極電極層及該閘極介電層，且夾設於一第二半導體材料內。
  8. 如申請專利範圍第7項所述之半導體裝置，其中該第一半導體材料由SiGe製成，且該第二半導體材料由Si或Si基化合物製成。
  9. 如申請專利範圍第7項所述之半導體裝置，其中該第一半導體材料由Si或Si基化合物製成，且該第二半導體材料由SiGe製成。
  10. 如申請專利範圍第9項所述之半導體裝置，其中該第一源極/汲極區包括一磊晶材料，且該磊晶材料包圍位於該第一源極/汲極區內的該半導體線。
  11. 如申請專利範圍第10項所述之半導體裝置，其中該第一半導體材料為Si，且該磊晶材料為SiP、SiCP及SiC中的至少一者。
  12. 如申請專利範圍第10項所述之半導體裝置，其中該第一半導體材料為SiGe，且該磊晶材料為Si。
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